lib/Target/AArch64/AArch64TargetMachine.cpp

   1 //===-- AArch64TargetMachine.cpp - Define TargetMachine for AArch64 -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64.h"
  14 #include "AArch64TargetMachine.h"
  15 #include "AArch64TargetObjectFile.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/CodeGen/RegAllocRegistry.h"
  18 #include "llvm/IR/Function.h"
  19 #include "llvm/PassManager.h"
  20 #include "llvm/Support/CommandLine.h"
  21 #include "llvm/Support/TargetRegistry.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/Transforms/Scalar.h"
  24 using namespace llvm;
  25
  26 static cl::opt<bool>
  27 EnableCCMP("aarch64-ccmp", cl::desc("Enable the CCMP formation pass"),
  28            cl::init(true), cl::Hidden);
  29
  30 static cl::opt<bool> EnableMCR("aarch64-mcr",
  31                                cl::desc("Enable the machine combiner pass"),
  32                                cl::init(true), cl::Hidden);
  33
  34 static cl::opt<bool>
  35 EnableStPairSuppress("aarch64-stp-suppress", cl::desc("Suppress STP for AArch64"),
  36                      cl::init(true), cl::Hidden);
  37
  38 static cl::opt<bool>
  39 EnableAdvSIMDScalar("aarch64-simd-scalar", cl::desc("Enable use of AdvSIMD scalar"
  40                     " integer instructions"), cl::init(false), cl::Hidden);
  41
  42 static cl::opt<bool>
  43 EnablePromoteConstant("aarch64-promote-const", cl::desc("Enable the promote "
  44                       "constant pass"), cl::init(true), cl::Hidden);
  45
  46 static cl::opt<bool>
  47 EnableCollectLOH("aarch64-collect-loh", cl::desc("Enable the pass that emits the"
  48                  " linker optimization hints (LOH)"), cl::init(true),
  49                  cl::Hidden);
  50
  51 static cl::opt<bool>
  52 EnableDeadRegisterElimination("aarch64-dead-def-elimination", cl::Hidden,
  53                               cl::desc("Enable the pass that removes dead"
  54                                        " definitons and replaces stores to"
  55                                        " them with stores to the zero"
  56                                        " register"),
  57                               cl::init(true));
  58
  59 static cl::opt<bool>
  60 EnableLoadStoreOpt("aarch64-load-store-opt", cl::desc("Enable the load/store pair"
  61                    " optimization pass"), cl::init(true), cl::Hidden);
  62
  63 static cl::opt<bool>
  64 EnableAtomicTidy("aarch64-atomic-cfg-tidy", cl::Hidden,
  65                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  66                           " to make use of cmpxchg flow-based information"),
  67                  cl::init(true));
  68
  69 static cl::opt<bool>
  70 EnableEarlyIfConversion("aarch64-enable-early-ifcvt", cl::Hidden,
  71                         cl::desc("Run early if-conversion"),
  72                         cl::init(true));
  73
  74 static cl::opt<bool>
  75 EnableCondOpt("aarch64-condopt",
  76               cl::desc("Enable the condition optimizer pass"),
  77               cl::init(true), cl::Hidden);
  78
  79 static cl::opt<bool>
  80 EnableA53Fix835769("aarch64-fix-cortex-a53-835769", cl::Hidden,
  81                 cl::desc("Work around Cortex-A53 erratum 835769"),
  82                 cl::init(false));
  83
  84 static cl::opt<bool>
  85 EnableGEPOpt("aarch64-gep-opt", cl::Hidden,
  86              cl::desc("Enable optimizations on complex GEPs"),
  87              cl::init(true));
  88
  89 extern "C" void LLVMInitializeAArch64Target() {
  90   // Register the target.
  91   RegisterTargetMachine<AArch64leTargetMachine> X(TheAArch64leTarget);
  92   RegisterTargetMachine<AArch64beTargetMachine> Y(TheAArch64beTarget);
  93   RegisterTargetMachine<AArch64leTargetMachine> Z(TheARM64Target);
  94 }
  95
  96 //===----------------------------------------------------------------------===//
  97 // AArch64 Lowering public interface.
  98 //===----------------------------------------------------------------------===//
  99 static std::unique_ptr<TargetLoweringObjectFile> createTLOF(const Triple &TT) {
 100   if (TT.isOSBinFormatMachO())
 101     return make_unique<AArch64_MachoTargetObjectFile>();
 102
 103   return make_unique<AArch64_ELFTargetObjectFile>();
 104 }
 105
 106 /// TargetMachine ctor - Create an AArch64 architecture model.
 107 ///
 108 AArch64TargetMachine::AArch64TargetMachine(const Target &T, StringRef TT,
 109                                            StringRef CPU, StringRef FS,
 110                                            const TargetOptions &Options,
 111                                            Reloc::Model RM, CodeModel::Model CM,
 112                                            CodeGenOpt::Level OL,
 113                                            bool LittleEndian)
 114     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 115       TLOF(createTLOF(Triple(getTargetTriple()))),
 116       Subtarget(TT, CPU, FS, *this, LittleEndian), isLittle(LittleEndian) {
 117   initAsmInfo();
 118 }
 119
 120 const AArch64Subtarget *
 121 AArch64TargetMachine::getSubtargetImpl(const Function &F) const {
 122   AttributeSet FnAttrs = F.getAttributes();
 123   Attribute CPUAttr =
 124       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-cpu");
 125   Attribute FSAttr =
 126       FnAttrs.getAttribute(AttributeSet::FunctionIndex, "target-features");
 127
 128   std::string CPU = !CPUAttr.hasAttribute(Attribute::None)
 129                         ? CPUAttr.getValueAsString().str()
 130                         : TargetCPU;
 131   std::string FS = !FSAttr.hasAttribute(Attribute::None)
 132                        ? FSAttr.getValueAsString().str()
 133                        : TargetFS;
 134
 135   auto &I = SubtargetMap[CPU + FS];
 136   if (!I) {
 137     // This needs to be done before we create a new subtarget since any
 138     // creation will depend on the TM and the code generation flags on the
 139     // function that reside in TargetOptions.
 140     resetTargetOptions(F);
 141     I = llvm::make_unique<AArch64Subtarget>(TargetTriple, CPU, FS, *this, isLittle);
 142   }
 143   return I.get();
 144 }
 145
 146 void AArch64leTargetMachine::anchor() { }
 147
 148 AArch64leTargetMachine::
 149 AArch64leTargetMachine(const Target &T, StringRef TT,
 150                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 151                        Reloc::Model RM, CodeModel::Model CM,
 152                        CodeGenOpt::Level OL)
 153   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 154
 155 void AArch64beTargetMachine::anchor() { }
 156
 157 AArch64beTargetMachine::
 158 AArch64beTargetMachine(const Target &T, StringRef TT,
 159                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 160                        Reloc::Model RM, CodeModel::Model CM,
 161                        CodeGenOpt::Level OL)
 162   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 163
 164 namespace {
 165 /// AArch64 Code Generator Pass Configuration Options.
 166 class AArch64PassConfig : public TargetPassConfig {
 167 public:
 168   AArch64PassConfig(AArch64TargetMachine *TM, PassManagerBase &PM)
 169       : TargetPassConfig(TM, PM) {
 170     if (TM->getOptLevel() != CodeGenOpt::None)
 171       substitutePass(&PostRASchedulerID, &PostMachineSchedulerID);
 172   }
 173
 174   AArch64TargetMachine &getAArch64TargetMachine() const {
 175     return getTM<AArch64TargetMachine>();
 176   }
 177
 178   void addIRPasses()  override;
 179   bool addPreISel() override;
 180   bool addInstSelector() override;
 181   bool addILPOpts() override;
 182   bool addPreRegAlloc() override;
 183   bool addPostRegAlloc() override;
 184   bool addPreSched2() override;
 185   bool addPreEmitPass() override;
 186 };
 187 } // namespace
 188
 189 void AArch64TargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 190   // Add first the target-independent BasicTTI pass, then our AArch64 pass. This
 191   // allows the AArch64 pass to delegate to the target independent layer when
 192   // appropriate.
 193   PM.add(createBasicTargetTransformInfoPass(this));
 194   PM.add(createAArch64TargetTransformInfoPass(this));
 195 }
 196
 197 TargetPassConfig *AArch64TargetMachine::createPassConfig(PassManagerBase &PM) {
 198   return new AArch64PassConfig(this, PM);
 199 }
 200
 201 void AArch64PassConfig::addIRPasses() {
 202   // Always expand atomic operations, we don't deal with atomicrmw or cmpxchg
 203   // ourselves.
 204   addPass(createAtomicExpandPass(TM));
 205
 206   // Cmpxchg instructions are often used with a subsequent comparison to
 207   // determine whether it succeeded. We can exploit existing control-flow in
 208   // ldrex/strex loops to simplify this, but it needs tidying up.
 209   if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 210     addPass(createCFGSimplificationPass());
 211
 212   TargetPassConfig::addIRPasses();
 213
 214   if (TM->getOptLevel() == CodeGenOpt::Aggressive && EnableGEPOpt) {
 215     // Call SeparateConstOffsetFromGEP pass to extract constants within indices
 216     // and lower a GEP with multiple indices to either arithmetic operations or
 217     // multiple GEPs with single index.
 218     addPass(createSeparateConstOffsetFromGEPPass(TM, true));
 219     // Call EarlyCSE pass to find and remove subexpressions in the lowered
 220     // result.
 221     addPass(createEarlyCSEPass());
 222     // Do loop invariant code motion in case part of the lowered result is
 223     // invariant.
 224     addPass(createLICMPass());
 225   }
 226 }
 227
 228 // Pass Pipeline Configuration
 229 bool AArch64PassConfig::addPreISel() {
 230   // Run promote constant before global merge, so that the promoted constants
 231   // get a chance to be merged
 232   if (TM->getOptLevel() != CodeGenOpt::None && EnablePromoteConstant)
 233     addPass(createAArch64PromoteConstantPass());
 234   if (TM->getOptLevel() != CodeGenOpt::None)
 235     addPass(createGlobalMergePass(TM));
 236   if (TM->getOptLevel() != CodeGenOpt::None)
 237     addPass(createAArch64AddressTypePromotionPass());
 238
 239   return false;
 240 }
 241
 242 bool AArch64PassConfig::addInstSelector() {
 243   addPass(createAArch64ISelDag(getAArch64TargetMachine(), getOptLevel()));
 244
 245   // For ELF, cleanup any local-dynamic TLS accesses (i.e. combine as many
 246   // references to _TLS_MODULE_BASE_ as possible.
 247   if (TM->getSubtarget<AArch64Subtarget>().isTargetELF() &&
 248       getOptLevel() != CodeGenOpt::None)
 249     addPass(createAArch64CleanupLocalDynamicTLSPass());
 250
 251   return false;
 252 }
 253
 254 bool AArch64PassConfig::addILPOpts() {
 255   if (EnableCondOpt)
 256     addPass(createAArch64ConditionOptimizerPass());
 257   if (EnableCCMP)
 258     addPass(createAArch64ConditionalCompares());
 259   if (EnableMCR)
 260     addPass(&MachineCombinerID);
 261   if (EnableEarlyIfConversion)
 262     addPass(&EarlyIfConverterID);
 263   if (EnableStPairSuppress)
 264     addPass(createAArch64StorePairSuppressPass());
 265   return true;
 266 }
 267
 268 bool AArch64PassConfig::addPreRegAlloc() {
 269   // Use AdvSIMD scalar instructions whenever profitable.
 270   if (TM->getOptLevel() != CodeGenOpt::None && EnableAdvSIMDScalar) {
 271     addPass(createAArch64AdvSIMDScalar());
 272     // The AdvSIMD pass may produce copies that can be rewritten to
 273     // be register coaleascer friendly.
 274     addPass(&PeepholeOptimizerID);
 275   }
 276   return true;
 277 }
 278
 279 bool AArch64PassConfig::addPostRegAlloc() {
 280   // Change dead register definitions to refer to the zero register.
 281   if (TM->getOptLevel() != CodeGenOpt::None && EnableDeadRegisterElimination)
 282     addPass(createAArch64DeadRegisterDefinitions());
 283   if (TM->getOptLevel() != CodeGenOpt::None &&
 284       (TM->getSubtarget<AArch64Subtarget>().isCortexA53() ||
 285        TM->getSubtarget<AArch64Subtarget>().isCortexA57()) &&
 286       usingDefaultRegAlloc())
 287     // Improve performance for some FP/SIMD code for A57.
 288     addPass(createAArch64A57FPLoadBalancing());
 289   return true;
 290 }
 291
 292 bool AArch64PassConfig::addPreSched2() {
 293   // Expand some pseudo instructions to allow proper scheduling.
 294   addPass(createAArch64ExpandPseudoPass());
 295   // Use load/store pair instructions when possible.
 296   if (TM->getOptLevel() != CodeGenOpt::None && EnableLoadStoreOpt)
 297     addPass(createAArch64LoadStoreOptimizationPass());
 298   return true;
 299 }
 300
 301 bool AArch64PassConfig::addPreEmitPass() {
 302   if (EnableA53Fix835769)
 303     addPass(createAArch64A53Fix835769());
 304   // Relax conditional branch instructions if they're otherwise out of
 305   // range of their destination.
 306   addPass(createAArch64BranchRelaxation());
 307   if (TM->getOptLevel() != CodeGenOpt::None && EnableCollectLOH &&
 308       TM->getSubtarget<AArch64Subtarget>().isTargetMachO())
 309     addPass(createAArch64CollectLOHPass());
 310   return true;
 311 }