lib/Target/AArch64/AArch64RegisterInfo.cpp

   1 //===- AArch64RegisterInfo.cpp - AArch64 Register Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the AArch64 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "AArch64RegisterInfo.h"
  16 #include "AArch64FrameLowering.h"
  17 #include "AArch64InstrInfo.h"
  18 #include "AArch64Subtarget.h"
  19 #include "MCTargetDesc/AArch64AddressingModes.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/Triple.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetOptions.h"
  31
  32 using namespace llvm;
  33
  34 #define GET_REGINFO_TARGET_DESC
  35 #include "AArch64GenRegisterInfo.inc"
  36
  37 static cl::opt<bool>
  38 ReserveX18("aarch64-reserve-x18", cl::Hidden,
  39           cl::desc("Reserve X18, making it unavailable as GPR"));
  40
  41 AArch64RegisterInfo::AArch64RegisterInfo(StringRef TargetTriple)
  42     : AArch64GenRegisterInfo(AArch64::LR), TT(TargetTriple) {}
  43
  44 const MCPhysReg *
  45 AArch64RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
  46   assert(MF && "Invalid MachineFunction pointer.");
  47   if (MF->getFunction()->getCallingConv() == CallingConv::GHC)
  48     // GHC set of callee saved regs is empty as all those regs are
  49     // used for passing STG regs around
  50     return CSR_AArch64_NoRegs_SaveList;
  51   if (MF->getFunction()->getCallingConv() == CallingConv::AnyReg)
  52     return CSR_AArch64_AllRegs_SaveList;
  53   else
  54     return CSR_AArch64_AAPCS_SaveList;
  55 }
  56
  57 const uint32_t *
  58 AArch64RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
  59                                           CallingConv::ID CC) const {
  60   if (CC == CallingConv::GHC)
  61     // This is academic becase all GHC calls are (supposed to be) tail calls
  62     return CSR_AArch64_NoRegs_RegMask;
  63   if (CC == CallingConv::AnyReg)
  64     return CSR_AArch64_AllRegs_RegMask;
  65   else
  66     return CSR_AArch64_AAPCS_RegMask;
  67 }
  68
  69 const uint32_t *AArch64RegisterInfo::getTLSCallPreservedMask() const {
  70   if (TT.isOSDarwin())
  71     return CSR_AArch64_TLS_Darwin_RegMask;
  72
  73   assert(TT.isOSBinFormatELF() && "only expect Darwin or ELF TLS");
  74   return CSR_AArch64_TLS_ELF_RegMask;
  75 }
  76
  77 const uint32_t *
  78 AArch64RegisterInfo::getThisReturnPreservedMask(const MachineFunction &MF,
  79                                                 CallingConv::ID CC) const {
  80   // This should return a register mask that is the same as that returned by
  81   // getCallPreservedMask but that additionally preserves the register used for
  82   // the first i64 argument (which must also be the register used to return a
  83   // single i64 return value)
  84   //
  85   // In case that the calling convention does not use the same register for
  86   // both, the function should return NULL (does not currently apply)
  87   assert(CC != CallingConv::GHC && "should not be GHC calling convention.");
  88   return CSR_AArch64_AAPCS_ThisReturn_RegMask;
  89 }
  90
  91 BitVector
  92 AArch64RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
  93   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
  94
  95   // FIXME: avoid re-calculating this every time.
  96   BitVector Reserved(getNumRegs());
  97   Reserved.set(AArch64::SP);
  98   Reserved.set(AArch64::XZR);
  99   Reserved.set(AArch64::WSP);
 100   Reserved.set(AArch64::WZR);
 101
 102   if (TFI->hasFP(MF) || TT.isOSDarwin()) {
 103     Reserved.set(AArch64::FP);
 104     Reserved.set(AArch64::W29);
 105   }
 106
 107   if (TT.isOSDarwin() || ReserveX18) {
 108     Reserved.set(AArch64::X18); // Platform register
 109     Reserved.set(AArch64::W18);
 110   }
 111
 112   if (hasBasePointer(MF)) {
 113     Reserved.set(AArch64::X19);
 114     Reserved.set(AArch64::W19);
 115   }
 116
 117   return Reserved;
 118 }
 119
 120 bool AArch64RegisterInfo::isReservedReg(const MachineFunction &MF,
 121                                       unsigned Reg) const {
 122   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 123
 124   switch (Reg) {
 125   default:
 126     break;
 127   case AArch64::SP:
 128   case AArch64::XZR:
 129   case AArch64::WSP:
 130   case AArch64::WZR:
 131     return true;
 132   case AArch64::X18:
 133   case AArch64::W18:
 134     return TT.isOSDarwin() || ReserveX18;
 135   case AArch64::FP:
 136   case AArch64::W29:
 137     return TFI->hasFP(MF) || TT.isOSDarwin();
 138   case AArch64::W19:
 139   case AArch64::X19:
 140     return hasBasePointer(MF);
 141   }
 142
 143   return false;
 144 }
 145
 146 const TargetRegisterClass *
 147 AArch64RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 148                                       unsigned Kind) const {
 149   return &AArch64::GPR64RegClass;
 150 }
 151
 152 const TargetRegisterClass *
 153 AArch64RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 154   if (RC == &AArch64::CCRRegClass)
 155     return &AArch64::GPR64RegClass; // Only MSR & MRS copy NZCV.
 156   return RC;
 157 }
 158
 159 unsigned AArch64RegisterInfo::getBaseRegister() const { return AArch64::X19; }
 160
 161 bool AArch64RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 162   const MachineFrameInfo *MFI = MF.getFrameInfo();
 163
 164   // In the presence of variable sized objects, if the fixed stack size is
 165   // large enough that referencing from the FP won't result in things being
 166   // in range relatively often, we can use a base pointer to allow access
 167   // from the other direction like the SP normally works.
 168   if (MFI->hasVarSizedObjects()) {
 169     // Conservatively estimate whether the negative offset from the frame
 170     // pointer will be sufficient to reach. If a function has a smallish
 171     // frame, it's less likely to have lots of spills and callee saved
 172     // space, so it's all more likely to be within range of the frame pointer.
 173     // If it's wrong, we'll materialize the constant and still get to the
 174     // object; it's just suboptimal. Negative offsets use the unscaled
 175     // load/store instructions, which have a 9-bit signed immediate.
 176     if (MFI->getLocalFrameSize() < 256)
 177       return false;
 178     return true;
 179   }
 180
 181   return false;
 182 }
 183
 184 unsigned
 185 AArch64RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 186   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 187
 188   return TFI->hasFP(MF) ? AArch64::FP : AArch64::SP;
 189 }
 190
 191 bool AArch64RegisterInfo::requiresRegisterScavenging(
 192     const MachineFunction &MF) const {
 193   return true;
 194 }
 195
 196 bool AArch64RegisterInfo::requiresVirtualBaseRegisters(
 197     const MachineFunction &MF) const {
 198   return true;
 199 }
 200
 201 bool
 202 AArch64RegisterInfo::useFPForScavengingIndex(const MachineFunction &MF) const {
 203   const MachineFrameInfo *MFI = MF.getFrameInfo();
 204   // AArch64FrameLowering::resolveFrameIndexReference() can always fall back
 205   // to the stack pointer, so only put the emergency spill slot next to the
 206   // FP when there's no better way to access it (SP or base pointer).
 207   return MFI->hasVarSizedObjects() && !hasBasePointer(MF);
 208 }
 209
 210 bool AArch64RegisterInfo::requiresFrameIndexScavenging(
 211     const MachineFunction &MF) const {
 212   return true;
 213 }
 214
 215 bool
 216 AArch64RegisterInfo::cannotEliminateFrame(const MachineFunction &MF) const {
 217   const MachineFrameInfo *MFI = MF.getFrameInfo();
 218   // Only consider eliminating leaf frames.
 219   if (MFI->hasCalls() || (MF.getTarget().Options.DisableFramePointerElim(MF) &&
 220                           MFI->adjustsStack()))
 221     return true;
 222   return MFI->hasVarSizedObjects() || MFI->isFrameAddressTaken();
 223 }
 224
 225 /// needsFrameBaseReg - Returns true if the instruction's frame index
 226 /// reference would be better served by a base register other than FP
 227 /// or SP. Used by LocalStackFrameAllocation to determine which frame index
 228 /// references it should create new base registers for.
 229 bool AArch64RegisterInfo::needsFrameBaseReg(MachineInstr *MI,
 230                                             int64_t Offset) const {
 231   for (unsigned i = 0; !MI->getOperand(i).isFI(); ++i)
 232     assert(i < MI->getNumOperands() &&
 233            "Instr doesn't have FrameIndex operand!");
 234
 235   // It's the load/store FI references that cause issues, as it can be difficult
 236   // to materialize the offset if it won't fit in the literal field. Estimate
 237   // based on the size of the local frame and some conservative assumptions
 238   // about the rest of the stack frame (note, this is pre-regalloc, so
 239   // we don't know everything for certain yet) whether this offset is likely
 240   // to be out of range of the immediate. Return true if so.
 241
 242   // We only generate virtual base registers for loads and stores, so
 243   // return false for everything else.
 244   if (!MI->mayLoad() && !MI->mayStore())
 245     return false;
 246
 247   // Without a virtual base register, if the function has variable sized
 248   // objects, all fixed-size local references will be via the frame pointer,
 249   // Approximate the offset and see if it's legal for the instruction.
 250   // Note that the incoming offset is based on the SP value at function entry,
 251   // so it'll be negative.
 252   MachineFunction &MF = *MI->getParent()->getParent();
 253   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 254   MachineFrameInfo *MFI = MF.getFrameInfo();
 255
 256   // Estimate an offset from the frame pointer.
 257   // Conservatively assume all GPR callee-saved registers get pushed.
 258   // FP, LR, X19-X28, D8-D15. 64-bits each.
 259   int64_t FPOffset = Offset - 16 * 20;
 260   // Estimate an offset from the stack pointer.
 261   // The incoming offset is relating to the SP at the start of the function,
 262   // but when we access the local it'll be relative to the SP after local
 263   // allocation, so adjust our SP-relative offset by that allocation size.
 264   Offset += MFI->getLocalFrameSize();
 265   // Assume that we'll have at least some spill slots allocated.
 266   // FIXME: This is a total SWAG number. We should run some statistics
 267   //        and pick a real one.
 268   Offset += 128; // 128 bytes of spill slots
 269
 270   // If there is a frame pointer, try using it.
 271   // The FP is only available if there is no dynamic realignment. We
 272   // don't know for sure yet whether we'll need that, so we guess based
 273   // on whether there are any local variables that would trigger it.
 274   if (TFI->hasFP(MF) && isFrameOffsetLegal(MI, FPOffset))
 275     return false;
 276
 277   // If we can reference via the stack pointer or base pointer, try that.
 278   // FIXME: This (and the code that resolves the references) can be improved
 279   //        to only disallow SP relative references in the live range of
 280   //        the VLA(s). In practice, it's unclear how much difference that
 281   //        would make, but it may be worth doing.
 282   if (isFrameOffsetLegal(MI, Offset))
 283     return false;
 284
 285   // The offset likely isn't legal; we want to allocate a virtual base register.
 286   return true;
 287 }
 288
 289 bool AArch64RegisterInfo::isFrameOffsetLegal(const MachineInstr *MI,
 290                                              int64_t Offset) const {
 291   assert(Offset <= INT_MAX && "Offset too big to fit in int.");
 292   assert(MI && "Unable to get the legal offset for nil instruction.");
 293   int SaveOffset = Offset;
 294   return isAArch64FrameOffsetLegal(*MI, SaveOffset) & AArch64FrameOffsetIsLegal;
 295 }
 296
 297 /// Insert defining instruction(s) for BaseReg to be a pointer to FrameIdx
 298 /// at the beginning of the basic block.
 299 void AArch64RegisterInfo::materializeFrameBaseRegister(MachineBasicBlock *MBB,
 300                                                        unsigned BaseReg,
 301                                                        int FrameIdx,
 302                                                        int64_t Offset) const {
 303   MachineBasicBlock::iterator Ins = MBB->begin();
 304   DebugLoc DL; // Defaults to "unknown"
 305   if (Ins != MBB->end())
 306     DL = Ins->getDebugLoc();
 307   const MachineFunction &MF = *MBB->getParent();
 308   const AArch64InstrInfo *TII =
 309       MF.getSubtarget<AArch64Subtarget>().getInstrInfo();
 310   const MCInstrDesc &MCID = TII->get(AArch64::ADDXri);
 311   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 312   MRI.constrainRegClass(BaseReg, TII->getRegClass(MCID, 0, this, MF));
 313   unsigned Shifter = AArch64_AM::getShifterImm(AArch64_AM::LSL, 0);
 314
 315   BuildMI(*MBB, Ins, DL, MCID, BaseReg)
 316       .addFrameIndex(FrameIdx)
 317       .addImm(Offset)
 318       .addImm(Shifter);
 319 }
 320
 321 void AArch64RegisterInfo::resolveFrameIndex(MachineInstr &MI, unsigned BaseReg,
 322                                             int64_t Offset) const {
 323   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 324   unsigned i = 0;
 325
 326   while (!MI.getOperand(i).isFI()) {
 327     ++i;
 328     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 329   }
 330   const MachineFunction *MF = MI.getParent()->getParent();
 331   const AArch64InstrInfo *TII =
 332       MF->getSubtarget<AArch64Subtarget>().getInstrInfo();
 333   bool Done = rewriteAArch64FrameIndex(MI, i, BaseReg, Off, TII);
 334   assert(Done && "Unable to resolve frame index!");
 335   (void)Done;
 336 }
 337
 338 void AArch64RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 339                                               int SPAdj, unsigned FIOperandNum,
 340                                               RegScavenger *RS) const {
 341   assert(SPAdj == 0 && "Unexpected");
 342
 343   MachineInstr &MI = *II;
 344   MachineBasicBlock &MBB = *MI.getParent();
 345   MachineFunction &MF = *MBB.getParent();
 346   const AArch64InstrInfo *TII =
 347       MF.getSubtarget<AArch64Subtarget>().getInstrInfo();
 348   const AArch64FrameLowering *TFI = static_cast<const AArch64FrameLowering *>(
 349       MF.getSubtarget().getFrameLowering());
 350
 351   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 352   unsigned FrameReg;
 353   int Offset;
 354
 355   // Special handling of dbg_value, stackmap and patchpoint instructions.
 356   if (MI.isDebugValue() || MI.getOpcode() == TargetOpcode::STACKMAP ||
 357       MI.getOpcode() == TargetOpcode::PATCHPOINT) {
 358     Offset = TFI->resolveFrameIndexReference(MF, FrameIndex, FrameReg,
 359                                              /*PreferFP=*/true);
 360     Offset += MI.getOperand(FIOperandNum + 1).getImm();
 361     MI.getOperand(FIOperandNum).ChangeToRegister(FrameReg, false /*isDef*/);
 362     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 363     return;
 364   }
 365
 366   // Modify MI as necessary to handle as much of 'Offset' as possible
 367   Offset = TFI->resolveFrameIndexReference(MF, FrameIndex, FrameReg);
 368   if (rewriteAArch64FrameIndex(MI, FIOperandNum, FrameReg, Offset, TII))
 369     return;
 370
 371   assert((!RS || !RS->isScavengingFrameIndex(FrameIndex)) &&
 372          "Emergency spill slot is out of reach");
 373
 374   // If we get here, the immediate doesn't fit into the instruction.  We folded
 375   // as much as possible above.  Handle the rest, providing a register that is
 376   // SP+LargeImm.
 377   unsigned ScratchReg =
 378       MF.getRegInfo().createVirtualRegister(&AArch64::GPR64RegClass);
 379   emitFrameOffset(MBB, II, MI.getDebugLoc(), ScratchReg, FrameReg, Offset, TII);
 380   MI.getOperand(FIOperandNum).ChangeToRegister(ScratchReg, false, false, true);
 381 }
 382
 383 namespace llvm {
 384
 385 unsigned AArch64RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 386                                                   MachineFunction &MF) const {
 387   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 388
 389   switch (RC->getID()) {
 390   default:
 391     return 0;
 392   case AArch64::GPR32RegClassID:
 393   case AArch64::GPR32spRegClassID:
 394   case AArch64::GPR32allRegClassID:
 395   case AArch64::GPR64spRegClassID:
 396   case AArch64::GPR64allRegClassID:
 397   case AArch64::GPR64RegClassID:
 398   case AArch64::GPR32commonRegClassID:
 399   case AArch64::GPR64commonRegClassID:
 400     return 32 - 1                                // XZR/SP
 401            - (TFI->hasFP(MF) || TT.isOSDarwin()) // FP
 402            - (TT.isOSDarwin() || ReserveX18) // X18 reserved as platform register
 403            - hasBasePointer(MF);           // X19
 404   case AArch64::FPR8RegClassID:
 405   case AArch64::FPR16RegClassID:
 406   case AArch64::FPR32RegClassID:
 407   case AArch64::FPR64RegClassID:
 408   case AArch64::FPR128RegClassID:
 409     return 32;
 410
 411   case AArch64::DDRegClassID:
 412   case AArch64::DDDRegClassID:
 413   case AArch64::DDDDRegClassID:
 414   case AArch64::QQRegClassID:
 415   case AArch64::QQQRegClassID:
 416   case AArch64::QQQQRegClassID:
 417     return 32;
 418
 419   case AArch64::FPR128_loRegClassID:
 420     return 16;
 421   }
 422 }
 423
 424 } // namespace llvm