lib/Target/AArch64/AArch64InstrInfo.td

   1 //=- AArch64InstrInfo.td - Describe the AArch64 Instructions -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // AArch64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM Instruction Predicate Definitions.
  16 //
  17 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
  18                                AssemblerPredicate<"FeatureFPARMv8", "fp-armv8">;
  19 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
  20                                  AssemblerPredicate<"FeatureNEON", "neon">;
  21 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
  22                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
  23 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
  24                                  AssemblerPredicate<"FeatureCRC", "crc">;
  25 def IsLE             : Predicate<"Subtarget->isLittleEndian()">;
  26 def IsBE             : Predicate<"!Subtarget->isLittleEndian()">;
  27 def IsCyclone        : Predicate<"Subtarget->isCyclone()">;
  28
  29 //===----------------------------------------------------------------------===//
  30 // AArch64-specific DAG Nodes.
  31 //
  32
  33 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  34 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  35                                               [SDTCisSameAs<0, 2>,
  36                                                SDTCisSameAs<0, 3>,
  37                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  38
  39 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  40 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  41                                             [SDTCisSameAs<0, 1>,
  42                                              SDTCisSameAs<0, 2>,
  43                                              SDTCisInt<0>,
  44                                              SDTCisVT<3, i32>]>;
  45
  46 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  47 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  48                                             [SDTCisSameAs<0, 2>,
  49                                              SDTCisSameAs<0, 3>,
  50                                              SDTCisInt<0>,
  51                                              SDTCisVT<1, i32>,
  52                                              SDTCisVT<4, i32>]>;
  53
  54 def SDT_AArch64Brcond  : SDTypeProfile<0, 3,
  55                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  56                                       SDTCisVT<2, i32>]>;
  57 def SDT_AArch64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  58 def SDT_AArch64tbz : SDTypeProfile<0, 3, [SDTCisInt<0>, SDTCisInt<1>,
  59                                         SDTCisVT<2, OtherVT>]>;
  60
  61
  62 def SDT_AArch64CSel  : SDTypeProfile<1, 4,
  63                                    [SDTCisSameAs<0, 1>,
  64                                     SDTCisSameAs<0, 2>,
  65                                     SDTCisInt<3>,
  66                                     SDTCisVT<4, i32>]>;
  67 def SDT_AArch64FCmp   : SDTypeProfile<0, 2,
  68                                    [SDTCisFP<0>,
  69                                     SDTCisSameAs<0, 1>]>;
  70 def SDT_AArch64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  71 def SDT_AArch64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  72 def SDT_AArch64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  73                                           SDTCisSameAs<0, 1>,
  74                                           SDTCisSameAs<0, 2>]>;
  75 def SDT_AArch64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  76 def SDT_AArch64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  77 def SDT_AArch64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  78                                            SDTCisInt<2>, SDTCisInt<3>]>;
  79 def SDT_AArch64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  80 def SDT_AArch64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  81                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  82 def SDT_AArch64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  83
  84 def SDT_AArch64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  85 def SDT_AArch64fcmpz : SDTypeProfile<1, 1, []>;
  86 def SDT_AArch64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  87 def SDT_AArch64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  88                                            SDTCisSameAs<0,2>]>;
  89 def SDT_AArch64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                            SDTCisSameAs<0,2>,
  91                                            SDTCisSameAs<0,3>]>;
  92 def SDT_AArch64TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>]>;
  93 def SDT_AArch64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  94
  95 def SDT_AArch64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  96
  97 def SDT_AArch64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  98                                                  SDTCisPtrTy<1>]>;
  99 def SDT_AArch64WrapperLarge : SDTypeProfile<1, 4,
 100                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
 101                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
 102                                          SDTCisSameAs<1, 4>]>;
 103
 104
 105 // Node definitions.
 106 def AArch64adrp          : SDNode<"AArch64ISD::ADRP", SDTIntUnaryOp, []>;
 107 def AArch64addlow        : SDNode<"AArch64ISD::ADDlow", SDTIntBinOp, []>;
 108 def AArch64LOADgot       : SDNode<"AArch64ISD::LOADgot", SDTIntUnaryOp>;
 109 def AArch64callseq_start : SDNode<"ISD::CALLSEQ_START",
 110                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
 111                                 [SDNPHasChain, SDNPOutGlue]>;
 112 def AArch64callseq_end   : SDNode<"ISD::CALLSEQ_END",
 113                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
 114                                                SDTCisVT<1, i32> ]>,
 115                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 116 def AArch64call          : SDNode<"AArch64ISD::CALL",
 117                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 118                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                  SDNPVariadic]>;
 120 def AArch64brcond        : SDNode<"AArch64ISD::BRCOND", SDT_AArch64Brcond,
 121                                 [SDNPHasChain]>;
 122 def AArch64cbz           : SDNode<"AArch64ISD::CBZ", SDT_AArch64cbz,
 123                                 [SDNPHasChain]>;
 124 def AArch64cbnz           : SDNode<"AArch64ISD::CBNZ", SDT_AArch64cbz,
 125                                 [SDNPHasChain]>;
 126 def AArch64tbz           : SDNode<"AArch64ISD::TBZ", SDT_AArch64tbz,
 127                                 [SDNPHasChain]>;
 128 def AArch64tbnz           : SDNode<"AArch64ISD::TBNZ", SDT_AArch64tbz,
 129                                 [SDNPHasChain]>;
 130
 131
 132 def AArch64csel          : SDNode<"AArch64ISD::CSEL", SDT_AArch64CSel>;
 133 def AArch64csinv         : SDNode<"AArch64ISD::CSINV", SDT_AArch64CSel>;
 134 def AArch64csneg         : SDNode<"AArch64ISD::CSNEG", SDT_AArch64CSel>;
 135 def AArch64csinc         : SDNode<"AArch64ISD::CSINC", SDT_AArch64CSel>;
 136 def AArch64retflag       : SDNode<"AArch64ISD::RET_FLAG", SDTNone,
 137                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 138 def AArch64adc       : SDNode<"AArch64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 139 def AArch64sbc       : SDNode<"AArch64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 140 def AArch64add_flag  : SDNode<"AArch64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 141                             [SDNPCommutative]>;
 142 def AArch64sub_flag  : SDNode<"AArch64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 143 def AArch64and_flag  : SDNode<"AArch64ISD::ANDS",  SDTBinaryArithWithFlagsOut,
 144                             [SDNPCommutative]>;
 145 def AArch64adc_flag  : SDNode<"AArch64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 146 def AArch64sbc_flag  : SDNode<"AArch64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 147
 148 def AArch64threadpointer : SDNode<"AArch64ISD::THREAD_POINTER", SDTPtrLeaf>;
 149
 150 def AArch64fcmp      : SDNode<"AArch64ISD::FCMP", SDT_AArch64FCmp>;
 151
 152 def AArch64fmax      : SDNode<"AArch64ISD::FMAX", SDTFPBinOp>;
 153 def AArch64fmin      : SDNode<"AArch64ISD::FMIN", SDTFPBinOp>;
 154
 155 def AArch64dup       : SDNode<"AArch64ISD::DUP", SDT_AArch64Dup>;
 156 def AArch64duplane8  : SDNode<"AArch64ISD::DUPLANE8", SDT_AArch64DupLane>;
 157 def AArch64duplane16 : SDNode<"AArch64ISD::DUPLANE16", SDT_AArch64DupLane>;
 158 def AArch64duplane32 : SDNode<"AArch64ISD::DUPLANE32", SDT_AArch64DupLane>;
 159 def AArch64duplane64 : SDNode<"AArch64ISD::DUPLANE64", SDT_AArch64DupLane>;
 160
 161 def AArch64zip1      : SDNode<"AArch64ISD::ZIP1", SDT_AArch64Zip>;
 162 def AArch64zip2      : SDNode<"AArch64ISD::ZIP2", SDT_AArch64Zip>;
 163 def AArch64uzp1      : SDNode<"AArch64ISD::UZP1", SDT_AArch64Zip>;
 164 def AArch64uzp2      : SDNode<"AArch64ISD::UZP2", SDT_AArch64Zip>;
 165 def AArch64trn1      : SDNode<"AArch64ISD::TRN1", SDT_AArch64Zip>;
 166 def AArch64trn2      : SDNode<"AArch64ISD::TRN2", SDT_AArch64Zip>;
 167
 168 def AArch64movi_edit : SDNode<"AArch64ISD::MOVIedit", SDT_AArch64MOVIedit>;
 169 def AArch64movi_shift : SDNode<"AArch64ISD::MOVIshift", SDT_AArch64MOVIshift>;
 170 def AArch64movi_msl : SDNode<"AArch64ISD::MOVImsl", SDT_AArch64MOVIshift>;
 171 def AArch64mvni_shift : SDNode<"AArch64ISD::MVNIshift", SDT_AArch64MOVIshift>;
 172 def AArch64mvni_msl : SDNode<"AArch64ISD::MVNImsl", SDT_AArch64MOVIshift>;
 173 def AArch64movi : SDNode<"AArch64ISD::MOVI", SDT_AArch64MOVIedit>;
 174 def AArch64fmov : SDNode<"AArch64ISD::FMOV", SDT_AArch64MOVIedit>;
 175
 176 def AArch64rev16 : SDNode<"AArch64ISD::REV16", SDT_AArch64UnaryVec>;
 177 def AArch64rev32 : SDNode<"AArch64ISD::REV32", SDT_AArch64UnaryVec>;
 178 def AArch64rev64 : SDNode<"AArch64ISD::REV64", SDT_AArch64UnaryVec>;
 179 def AArch64ext : SDNode<"AArch64ISD::EXT", SDT_AArch64ExtVec>;
 180
 181 def AArch64vashr : SDNode<"AArch64ISD::VASHR", SDT_AArch64vshift>;
 182 def AArch64vlshr : SDNode<"AArch64ISD::VLSHR", SDT_AArch64vshift>;
 183 def AArch64vshl : SDNode<"AArch64ISD::VSHL", SDT_AArch64vshift>;
 184 def AArch64sqshli : SDNode<"AArch64ISD::SQSHL_I", SDT_AArch64vshift>;
 185 def AArch64uqshli : SDNode<"AArch64ISD::UQSHL_I", SDT_AArch64vshift>;
 186 def AArch64sqshlui : SDNode<"AArch64ISD::SQSHLU_I", SDT_AArch64vshift>;
 187 def AArch64srshri : SDNode<"AArch64ISD::SRSHR_I", SDT_AArch64vshift>;
 188 def AArch64urshri : SDNode<"AArch64ISD::URSHR_I", SDT_AArch64vshift>;
 189
 190 def AArch64not: SDNode<"AArch64ISD::NOT", SDT_AArch64unvec>;
 191 def AArch64bit: SDNode<"AArch64ISD::BIT", SDT_AArch64trivec>;
 192 def AArch64bsl: SDNode<"AArch64ISD::BSL", SDT_AArch64trivec>;
 193
 194 def AArch64cmeq: SDNode<"AArch64ISD::CMEQ", SDT_AArch64binvec>;
 195 def AArch64cmge: SDNode<"AArch64ISD::CMGE", SDT_AArch64binvec>;
 196 def AArch64cmgt: SDNode<"AArch64ISD::CMGT", SDT_AArch64binvec>;
 197 def AArch64cmhi: SDNode<"AArch64ISD::CMHI", SDT_AArch64binvec>;
 198 def AArch64cmhs: SDNode<"AArch64ISD::CMHS", SDT_AArch64binvec>;
 199
 200 def AArch64fcmeq: SDNode<"AArch64ISD::FCMEQ", SDT_AArch64fcmp>;
 201 def AArch64fcmge: SDNode<"AArch64ISD::FCMGE", SDT_AArch64fcmp>;
 202 def AArch64fcmgt: SDNode<"AArch64ISD::FCMGT", SDT_AArch64fcmp>;
 203
 204 def AArch64cmeqz: SDNode<"AArch64ISD::CMEQz", SDT_AArch64unvec>;
 205 def AArch64cmgez: SDNode<"AArch64ISD::CMGEz", SDT_AArch64unvec>;
 206 def AArch64cmgtz: SDNode<"AArch64ISD::CMGTz", SDT_AArch64unvec>;
 207 def AArch64cmlez: SDNode<"AArch64ISD::CMLEz", SDT_AArch64unvec>;
 208 def AArch64cmltz: SDNode<"AArch64ISD::CMLTz", SDT_AArch64unvec>;
 209 def AArch64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 210                         (AArch64not (AArch64cmeqz (and node:$LHS, node:$RHS)))>;
 211
 212 def AArch64fcmeqz: SDNode<"AArch64ISD::FCMEQz", SDT_AArch64fcmpz>;
 213 def AArch64fcmgez: SDNode<"AArch64ISD::FCMGEz", SDT_AArch64fcmpz>;
 214 def AArch64fcmgtz: SDNode<"AArch64ISD::FCMGTz", SDT_AArch64fcmpz>;
 215 def AArch64fcmlez: SDNode<"AArch64ISD::FCMLEz", SDT_AArch64fcmpz>;
 216 def AArch64fcmltz: SDNode<"AArch64ISD::FCMLTz", SDT_AArch64fcmpz>;
 217
 218 def AArch64bici: SDNode<"AArch64ISD::BICi", SDT_AArch64vecimm>;
 219 def AArch64orri: SDNode<"AArch64ISD::ORRi", SDT_AArch64vecimm>;
 220
 221 def AArch64neg : SDNode<"AArch64ISD::NEG", SDT_AArch64unvec>;
 222
 223 def AArch64tcret: SDNode<"AArch64ISD::TC_RETURN", SDT_AArch64TCRET,
 224                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 225
 226 def AArch64Prefetch        : SDNode<"AArch64ISD::PREFETCH", SDT_AArch64PREFETCH,
 227                                [SDNPHasChain, SDNPSideEffect]>;
 228
 229 def AArch64sitof: SDNode<"AArch64ISD::SITOF", SDT_AArch64ITOF>;
 230 def AArch64uitof: SDNode<"AArch64ISD::UITOF", SDT_AArch64ITOF>;
 231
 232 def AArch64tlsdesc_call : SDNode<"AArch64ISD::TLSDESC_CALL",
 233                                  SDT_AArch64TLSDescCall,
 234                                  [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 235                                   SDNPVariadic]>;
 236
 237 def AArch64WrapperLarge : SDNode<"AArch64ISD::WrapperLarge",
 238                                  SDT_AArch64WrapperLarge>;
 239
 240 def AArch64NvCast : SDNode<"AArch64ISD::NVCAST", SDTUnaryOp>;
 241
 242 def SDT_AArch64mull : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 243                                     SDTCisSameAs<1, 2>]>;
 244 def AArch64smull    : SDNode<"AArch64ISD::SMULL", SDT_AArch64mull>;
 245 def AArch64umull    : SDNode<"AArch64ISD::UMULL", SDT_AArch64mull>;
 246
 247 //===----------------------------------------------------------------------===//
 248
 249 //===----------------------------------------------------------------------===//
 250
 251 // AArch64 Instruction Predicate Definitions.
 252 //
 253 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 254 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 255 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 256 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 257 def ForCodeSize   : Predicate<"ForCodeSize">;
 258 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 259
 260 include "AArch64InstrFormats.td"
 261
 262 //===----------------------------------------------------------------------===//
 263
 264 //===----------------------------------------------------------------------===//
 265 // Miscellaneous instructions.
 266 //===----------------------------------------------------------------------===//
 267
 268 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 269 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 270                               [(AArch64callseq_start timm:$amt)]>;
 271 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 272                             [(AArch64callseq_end timm:$amt1, timm:$amt2)]>;
 273 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 274
 275 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 276 // FIXME: The following pseudo instructions are only needed because remat
 277 // cannot handle multiple instructions.  When that changes, they can be
 278 // removed, along with the AArch64Wrapper node.
 279
 280 let AddedComplexity = 10 in
 281 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 282                      [(set GPR64:$dst, (AArch64LOADgot tglobaladdr:$addr))]>,
 283               Sched<[WriteLDAdr]>;
 284
 285 // The MOVaddr instruction should match only when the add is not folded
 286 // into a load or store address.
 287 def MOVaddr
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaladdr:$hi),
 290                                             tglobaladdr:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292 def MOVaddrJT
 293     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 294              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tjumptable:$hi),
 295                                              tjumptable:$low))]>,
 296       Sched<[WriteAdrAdr]>;
 297 def MOVaddrCP
 298     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 299              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tconstpool:$hi),
 300                                              tconstpool:$low))]>,
 301       Sched<[WriteAdrAdr]>;
 302 def MOVaddrBA
 303     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 304              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tblockaddress:$hi),
 305                                              tblockaddress:$low))]>,
 306       Sched<[WriteAdrAdr]>;
 307 def MOVaddrTLS
 308     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 309              [(set GPR64:$dst, (AArch64addlow (AArch64adrp tglobaltlsaddr:$hi),
 310                                             tglobaltlsaddr:$low))]>,
 311       Sched<[WriteAdrAdr]>;
 312 def MOVaddrEXT
 313     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 314              [(set GPR64:$dst, (AArch64addlow (AArch64adrp texternalsym:$hi),
 315                                             texternalsym:$low))]>,
 316       Sched<[WriteAdrAdr]>;
 317
 318 } // isReMaterializable, isCodeGenOnly
 319
 320 def : Pat<(AArch64LOADgot tglobaltlsaddr:$addr),
 321           (LOADgot tglobaltlsaddr:$addr)>;
 322
 323 def : Pat<(AArch64LOADgot texternalsym:$addr),
 324           (LOADgot texternalsym:$addr)>;
 325
 326 def : Pat<(AArch64LOADgot tconstpool:$addr),
 327           (LOADgot tconstpool:$addr)>;
 328
 329 //===----------------------------------------------------------------------===//
 330 // System instructions.
 331 //===----------------------------------------------------------------------===//
 332
 333 def HINT : HintI<"hint">;
 334 def : InstAlias<"nop",  (HINT 0b000)>;
 335 def : InstAlias<"yield",(HINT 0b001)>;
 336 def : InstAlias<"wfe",  (HINT 0b010)>;
 337 def : InstAlias<"wfi",  (HINT 0b011)>;
 338 def : InstAlias<"sev",  (HINT 0b100)>;
 339 def : InstAlias<"sevl", (HINT 0b101)>;
 340
 341 // As far as LLVM is concerned this writes to the system's exclusive monitors.
 342 let mayLoad = 1, mayStore = 1 in
 343 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 344
 345 // NOTE: ideally, this would have mayStore = 0, mayLoad = 0, but we cannot
 346 // model patterns with sufficiently fine granularity.
 347 let mayLoad = ?, mayStore = ? in {
 348 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb",
 349                        [(int_aarch64_dmb (i32 imm32_0_15:$CRm))]>;
 350
 351 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb",
 352                        [(int_aarch64_dsb (i32 imm32_0_15:$CRm))]>;
 353
 354 def ISB   : CRmSystemI<barrier_op, 0b110, "isb",
 355                        [(int_aarch64_isb (i32 imm32_0_15:$CRm))]>;
 356 }
 357
 358 def : InstAlias<"clrex", (CLREX 0xf)>;
 359 def : InstAlias<"isb", (ISB 0xf)>;
 360
 361 def MRS    : MRSI;
 362 def MSR    : MSRI;
 363 def MSRpstate: MSRpstateI;
 364
 365 // The thread pointer (on Linux, at least, where this has been implemented) is
 366 // TPIDR_EL0.
 367 def : Pat<(AArch64threadpointer), (MRS 0xde82)>;
 368
 369 // Generic system instructions
 370 def SYSxt  : SystemXtI<0, "sys">;
 371 def SYSLxt : SystemLXtI<1, "sysl">;
 372
 373 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 374                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 375                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 376
 377 //===----------------------------------------------------------------------===//
 378 // Move immediate instructions.
 379 //===----------------------------------------------------------------------===//
 380
 381 defm MOVK : InsertImmediate<0b11, "movk">;
 382 defm MOVN : MoveImmediate<0b00, "movn">;
 383
 384 let PostEncoderMethod = "fixMOVZ" in
 385 defm MOVZ : MoveImmediate<0b10, "movz">;
 386
 387 // First group of aliases covers an implicit "lsl #0".
 388 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 389 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 390 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 391 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 392 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 393 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 394
 395 // Next, we have various ELF relocations with the ":XYZ_g0:sym" syntax.
 396 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 397 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 398 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 399 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 400
 401 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 402 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 403 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 404 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 405
 406 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g3:$sym, 48)>;
 407 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 408 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 409 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 410
 411 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 412 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 413
 414 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 415 def : InstAlias<"movn $Rd, $sym", (MOVNWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 416
 417 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 418 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 419
 420 // Final group of aliases covers true "mov $Rd, $imm" cases.
 421 multiclass movw_mov_alias<string basename,Instruction INST, RegisterClass GPR,
 422                           int width, int shift> {
 423   def _asmoperand : AsmOperandClass {
 424     let Name = basename # width # "_lsl" # shift # "MovAlias";
 425     let PredicateMethod = "is" # basename # "MovAlias<" # width # ", "
 426                                # shift # ">";
 427     let RenderMethod = "add" # basename # "MovAliasOperands<" # shift # ">";
 428   }
 429
 430   def _movimm : Operand<i32> {
 431     let ParserMatchClass = !cast<AsmOperandClass>(NAME # "_asmoperand");
 432   }
 433
 434   def : InstAlias<"mov $Rd, $imm",
 435                   (INST GPR:$Rd, !cast<Operand>(NAME # "_movimm"):$imm, shift)>;
 436 }
 437
 438 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 0>;
 439 defm : movw_mov_alias<"MOVZ", MOVZWi, GPR32, 32, 16>;
 440
 441 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 0>;
 442 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 16>;
 443 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 32>;
 444 defm : movw_mov_alias<"MOVZ", MOVZXi, GPR64, 64, 48>;
 445
 446 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 0>;
 447 defm : movw_mov_alias<"MOVN", MOVNWi, GPR32, 32, 16>;
 448
 449 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 0>;
 450 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 16>;
 451 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 32>;
 452 defm : movw_mov_alias<"MOVN", MOVNXi, GPR64, 64, 48>;
 453
 454 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 455     isAsCheapAsAMove = 1 in {
 456 // FIXME: The following pseudo instructions are only needed because remat
 457 // cannot handle multiple instructions.  When that changes, we can select
 458 // directly to the real instructions and get rid of these pseudos.
 459
 460 def MOVi32imm
 461     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 462              [(set GPR32:$dst, imm:$src)]>,
 463       Sched<[WriteImm]>;
 464 def MOVi64imm
 465     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 466              [(set GPR64:$dst, imm:$src)]>,
 467       Sched<[WriteImm]>;
 468 } // isReMaterializable, isCodeGenOnly
 469
 470 // If possible, we want to use MOVi32imm even for 64-bit moves. This gives the
 471 // eventual expansion code fewer bits to worry about getting right. Marshalling
 472 // the types is a little tricky though:
 473 def i64imm_32bit : ImmLeaf<i64, [{
 474   return (Imm & 0xffffffffULL) == static_cast<uint64_t>(Imm);
 475 }]>;
 476
 477 def trunc_imm : SDNodeXForm<imm, [{
 478   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i32);
 479 }]>;
 480
 481 def : Pat<(i64 i64imm_32bit:$src),
 482           (SUBREG_TO_REG (i64 0), (MOVi32imm (trunc_imm imm:$src)), sub_32)>;
 483
 484 // Materialize FP constants via MOVi32imm/MOVi64imm (MachO large code model).
 485 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 486 return CurDAG->getTargetConstant(
 487   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 488 }]>;
 489
 490 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 491 return CurDAG->getTargetConstant(
 492   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 493 }]>;
 494
 495
 496 def : Pat<(f32 fpimm:$in),
 497   (COPY_TO_REGCLASS (MOVi32imm (bitcast_fpimm_to_i32 f32:$in)), FPR32)>;
 498 def : Pat<(f64 fpimm:$in),
 499   (COPY_TO_REGCLASS (MOVi64imm (bitcast_fpimm_to_i64 f64:$in)), FPR64)>;
 500
 501
 502 // Deal with the various forms of (ELF) large addressing with MOVZ/MOVK
 503 // sequences.
 504 def : Pat<(AArch64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 505                              tglobaladdr:$g1, tglobaladdr:$g0),
 506           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 507                                   tglobaladdr:$g2, 32),
 508                           tglobaladdr:$g1, 16),
 509                   tglobaladdr:$g0, 0)>;
 510
 511 def : Pat<(AArch64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 512                              tblockaddress:$g1, tblockaddress:$g0),
 513           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 514                                   tblockaddress:$g2, 32),
 515                           tblockaddress:$g1, 16),
 516                   tblockaddress:$g0, 0)>;
 517
 518 def : Pat<(AArch64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 519                              tconstpool:$g1, tconstpool:$g0),
 520           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 521                                   tconstpool:$g2, 32),
 522                           tconstpool:$g1, 16),
 523                   tconstpool:$g0, 0)>;
 524
 525 def : Pat<(AArch64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 526                              tjumptable:$g1, tjumptable:$g0),
 527           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 528                                   tjumptable:$g2, 32),
 529                           tjumptable:$g1, 16),
 530                   tjumptable:$g0, 0)>;
 531
 532
 533 //===----------------------------------------------------------------------===//
 534 // Arithmetic instructions.
 535 //===----------------------------------------------------------------------===//
 536
 537 // Add/subtract with carry.
 538 defm ADC : AddSubCarry<0, "adc", "adcs", AArch64adc, AArch64adc_flag>;
 539 defm SBC : AddSubCarry<1, "sbc", "sbcs", AArch64sbc, AArch64sbc_flag>;
 540
 541 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 542 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 543 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 544 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 545
 546 // Add/subtract
 547 defm ADD : AddSub<0, "add", add>;
 548 defm SUB : AddSub<1, "sub">;
 549
 550 def : InstAlias<"mov $dst, $src",
 551                 (ADDWri GPR32sponly:$dst, GPR32sp:$src, 0, 0)>;
 552 def : InstAlias<"mov $dst, $src",
 553                 (ADDWri GPR32sp:$dst, GPR32sponly:$src, 0, 0)>;
 554 def : InstAlias<"mov $dst, $src",
 555                 (ADDXri GPR64sponly:$dst, GPR64sp:$src, 0, 0)>;
 556 def : InstAlias<"mov $dst, $src",
 557                 (ADDXri GPR64sp:$dst, GPR64sponly:$src, 0, 0)>;
 558
 559 defm ADDS : AddSubS<0, "adds", AArch64add_flag, "cmn">;
 560 defm SUBS : AddSubS<1, "subs", AArch64sub_flag, "cmp">;
 561
 562 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 563 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 564           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 565 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 566           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 567 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 568           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 569 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 570           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 571 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 572           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 573 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 574           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 575 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 576           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 577 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 578           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 579
 580 // Because of the immediate format for add/sub-imm instructions, the
 581 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 582 //  These patterns capture that transformation.
 583 let AddedComplexity = 1 in {
 584 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 585           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 586 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 587           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 588 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 589           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 590 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 591           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 592 }
 593
 594 // Because of the immediate format for add/sub-imm instructions, the
 595 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 596 //  These patterns capture that transformation.
 597 let AddedComplexity = 1 in {
 598 def : Pat<(AArch64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 599           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 600 def : Pat<(AArch64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 601           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 602 def : Pat<(AArch64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 603           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 604 def : Pat<(AArch64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 605           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 606 }
 607
 608 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 609 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 610 def : InstAlias<"neg $dst, $src$shift",
 611                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 612 def : InstAlias<"neg $dst, $src$shift",
 613                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 614
 615 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0), 3>;
 616 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0), 3>;
 617 def : InstAlias<"negs $dst, $src$shift",
 618                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift32:$shift), 2>;
 619 def : InstAlias<"negs $dst, $src$shift",
 620                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift64:$shift), 2>;
 621
 622
 623 // Unsigned/Signed divide
 624 defm UDIV : Div<0, "udiv", udiv>;
 625 defm SDIV : Div<1, "sdiv", sdiv>;
 626 let isCodeGenOnly = 1 in {
 627 defm UDIV_Int : Div<0, "udiv", int_aarch64_udiv>;
 628 defm SDIV_Int : Div<1, "sdiv", int_aarch64_sdiv>;
 629 }
 630
 631 // Variable shift
 632 defm ASRV : Shift<0b10, "asr", sra>;
 633 defm LSLV : Shift<0b00, "lsl", shl>;
 634 defm LSRV : Shift<0b01, "lsr", srl>;
 635 defm RORV : Shift<0b11, "ror", rotr>;
 636
 637 def : ShiftAlias<"asrv", ASRVWr, GPR32>;
 638 def : ShiftAlias<"asrv", ASRVXr, GPR64>;
 639 def : ShiftAlias<"lslv", LSLVWr, GPR32>;
 640 def : ShiftAlias<"lslv", LSLVXr, GPR64>;
 641 def : ShiftAlias<"lsrv", LSRVWr, GPR32>;
 642 def : ShiftAlias<"lsrv", LSRVXr, GPR64>;
 643 def : ShiftAlias<"rorv", RORVWr, GPR32>;
 644 def : ShiftAlias<"rorv", RORVXr, GPR64>;
 645
 646 // Multiply-add
 647 let AddedComplexity = 7 in {
 648 defm MADD : MulAccum<0, "madd", add>;
 649 defm MSUB : MulAccum<1, "msub", sub>;
 650
 651 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 652           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 653 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 654           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 655
 656 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 657           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 658 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 659           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 660 def : Pat<(i32 (mul (ineg GPR32:$Rn), GPR32:$Rm)),
 661           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 662 def : Pat<(i64 (mul (ineg GPR64:$Rn), GPR64:$Rm)),
 663           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 664 } // AddedComplexity = 7
 665
 666 let AddedComplexity = 5 in {
 667 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 668 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 669 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 670 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 671
 672 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 673           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 674 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 675           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 676
 677 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 678           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 679 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 680           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 681 } // AddedComplexity = 5
 682
 683 def : MulAccumWAlias<"mul", MADDWrrr>;
 684 def : MulAccumXAlias<"mul", MADDXrrr>;
 685 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 686 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 687 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 688 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 689 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 690 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 691
 692 // Multiply-high
 693 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 694 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 695
 696 // CRC32
 697 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_aarch64_crc32b, "crc32b">;
 698 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_aarch64_crc32h, "crc32h">;
 699 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_aarch64_crc32w, "crc32w">;
 700 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_aarch64_crc32x, "crc32x">;
 701
 702 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_aarch64_crc32cb, "crc32cb">;
 703 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_aarch64_crc32ch, "crc32ch">;
 704 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_aarch64_crc32cw, "crc32cw">;
 705 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_aarch64_crc32cx, "crc32cx">;
 706
 707
 708 //===----------------------------------------------------------------------===//
 709 // Logical instructions.
 710 //===----------------------------------------------------------------------===//
 711
 712 // (immediate)
 713 defm ANDS : LogicalImmS<0b11, "ands", AArch64and_flag, "bics">;
 714 defm AND  : LogicalImm<0b00, "and", and, "bic">;
 715 defm EOR  : LogicalImm<0b10, "eor", xor, "eon">;
 716 defm ORR  : LogicalImm<0b01, "orr", or, "orn">;
 717
 718 // FIXME: these aliases *are* canonical sometimes (when movz can't be
 719 // used). Actually, it seems to be working right now, but putting logical_immXX
 720 // here is a bit dodgy on the AsmParser side too.
 721 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 722                                           logical_imm32:$imm), 0>;
 723 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 724                                           logical_imm64:$imm), 0>;
 725
 726
 727 // (register)
 728 defm ANDS : LogicalRegS<0b11, 0, "ands", AArch64and_flag>;
 729 defm BICS : LogicalRegS<0b11, 1, "bics",
 730                         BinOpFrag<(AArch64and_flag node:$LHS, (not node:$RHS))>>;
 731 defm AND  : LogicalReg<0b00, 0, "and", and>;
 732 defm BIC  : LogicalReg<0b00, 1, "bic",
 733                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 734 defm EON  : LogicalReg<0b10, 1, "eon",
 735                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 736 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 737 defm ORN  : LogicalReg<0b01, 1, "orn",
 738                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 739 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 740
 741 def : InstAlias<"mov $dst, $src", (ORRWrs GPR32:$dst, WZR, GPR32:$src, 0), 2>;
 742 def : InstAlias<"mov $dst, $src", (ORRXrs GPR64:$dst, XZR, GPR64:$src, 0), 2>;
 743
 744 def : InstAlias<"mvn $Wd, $Wm", (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0), 3>;
 745 def : InstAlias<"mvn $Xd, $Xm", (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0), 3>;
 746
 747 def : InstAlias<"mvn $Wd, $Wm$sh",
 748                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift32:$sh), 2>;
 749 def : InstAlias<"mvn $Xd, $Xm$sh",
 750                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift64:$sh), 2>;
 751
 752 def : InstAlias<"tst $src1, $src2",
 753                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2), 2>;
 754 def : InstAlias<"tst $src1, $src2",
 755                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2), 2>;
 756
 757 def : InstAlias<"tst $src1, $src2",
 758                         (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0), 3>;
 759 def : InstAlias<"tst $src1, $src2",
 760                         (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0), 3>;
 761
 762 def : InstAlias<"tst $src1, $src2$sh",
 763                (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift32:$sh), 2>;
 764 def : InstAlias<"tst $src1, $src2$sh",
 765                (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift64:$sh), 2>;
 766
 767
 768 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 769 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 770
 771
 772 //===----------------------------------------------------------------------===//
 773 // One operand data processing instructions.
 774 //===----------------------------------------------------------------------===//
 775
 776 defm CLS    : OneOperandData<0b101, "cls">;
 777 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 778 defm RBIT   : OneOperandData<0b000, "rbit">;
 779
 780 def : Pat<(int_aarch64_rbit GPR32:$Rn), (RBITWr $Rn)>;
 781 def : Pat<(int_aarch64_rbit GPR64:$Rn), (RBITXr $Rn)>;
 782
 783 def  REV16Wr : OneWRegData<0b001, "rev16",
 784                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 785 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 786
 787 def : Pat<(cttz GPR32:$Rn),
 788           (CLZWr (RBITWr GPR32:$Rn))>;
 789 def : Pat<(cttz GPR64:$Rn),
 790           (CLZXr (RBITXr GPR64:$Rn))>;
 791 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 792                 (i32 1))),
 793           (CLSWr GPR32:$Rn)>;
 794 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 795                 (i64 1))),
 796           (CLSXr GPR64:$Rn)>;
 797
 798 // Unlike the other one operand instructions, the instructions with the "rev"
 799 // mnemonic do *not* just different in the size bit, but actually use different
 800 // opcode bits for the different sizes.
 801 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 802 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 803 def REV32Xr : OneXRegData<0b010, "rev32",
 804                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 805
 806 // The bswap commutes with the rotr so we want a pattern for both possible
 807 // orders.
 808 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 809 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 810
 811 //===----------------------------------------------------------------------===//
 812 // Bitfield immediate extraction instruction.
 813 //===----------------------------------------------------------------------===//
 814 let hasSideEffects = 0 in
 815 defm EXTR : ExtractImm<"extr">;
 816 def : InstAlias<"ror $dst, $src, $shift",
 817             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 818 def : InstAlias<"ror $dst, $src, $shift",
 819             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 820
 821 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 822           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 823 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 824           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 825
 826 //===----------------------------------------------------------------------===//
 827 // Other bitfield immediate instructions.
 828 //===----------------------------------------------------------------------===//
 829 let hasSideEffects = 0 in {
 830 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 831 defm SBFM : BitfieldImm<0b00, "sbfm">;
 832 defm UBFM : BitfieldImm<0b10, "ubfm">;
 833 }
 834
 835 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 836   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 837   return CurDAG->getTargetConstant(enc, MVT::i64);
 838 }]>;
 839
 840 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 841   uint64_t enc = 31 - N->getZExtValue();
 842   return CurDAG->getTargetConstant(enc, MVT::i64);
 843 }]>;
 844
 845 // min(7, 31 - shift_amt)
 846 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 847   uint64_t enc = 31 - N->getZExtValue();
 848   enc = enc > 7 ? 7 : enc;
 849   return CurDAG->getTargetConstant(enc, MVT::i64);
 850 }]>;
 851
 852 // min(15, 31 - shift_amt)
 853 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 854   uint64_t enc = 31 - N->getZExtValue();
 855   enc = enc > 15 ? 15 : enc;
 856   return CurDAG->getTargetConstant(enc, MVT::i64);
 857 }]>;
 858
 859 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 860   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 861   return CurDAG->getTargetConstant(enc, MVT::i64);
 862 }]>;
 863
 864 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 865   uint64_t enc = 63 - N->getZExtValue();
 866   return CurDAG->getTargetConstant(enc, MVT::i64);
 867 }]>;
 868
 869 // min(7, 63 - shift_amt)
 870 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 871   uint64_t enc = 63 - N->getZExtValue();
 872   enc = enc > 7 ? 7 : enc;
 873   return CurDAG->getTargetConstant(enc, MVT::i64);
 874 }]>;
 875
 876 // min(15, 63 - shift_amt)
 877 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 878   uint64_t enc = 63 - N->getZExtValue();
 879   enc = enc > 15 ? 15 : enc;
 880   return CurDAG->getTargetConstant(enc, MVT::i64);
 881 }]>;
 882
 883 // min(31, 63 - shift_amt)
 884 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 885   uint64_t enc = 63 - N->getZExtValue();
 886   enc = enc > 31 ? 31 : enc;
 887   return CurDAG->getTargetConstant(enc, MVT::i64);
 888 }]>;
 889
 890 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 891           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 892                               (i64 (i32shift_b imm0_31:$imm)))>;
 893 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 894           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 895                               (i64 (i64shift_b imm0_63:$imm)))>;
 896
 897 let AddedComplexity = 10 in {
 898 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 899           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 900 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 901           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 902 }
 903
 904 def : InstAlias<"asr $dst, $src, $shift",
 905                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 906 def : InstAlias<"asr $dst, $src, $shift",
 907                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 908 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 909 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 910 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 911 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 912 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 913
 914 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 915           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 916 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 917           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 918
 919 def : InstAlias<"lsr $dst, $src, $shift",
 920                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 921 def : InstAlias<"lsr $dst, $src, $shift",
 922                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 923 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 924 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 925 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 926 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 927 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 928
 929 //===----------------------------------------------------------------------===//
 930 // Conditionally set flags instructions.
 931 //===----------------------------------------------------------------------===//
 932 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 933 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 934
 935 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 936 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 937
 938 //===----------------------------------------------------------------------===//
 939 // Conditional select instructions.
 940 //===----------------------------------------------------------------------===//
 941 defm CSEL  : CondSelect<0, 0b00, "csel">;
 942
 943 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 944 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 945 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 946 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 947
 948 def : Pat<(AArch64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 949           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 950 def : Pat<(AArch64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 951           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 952 def : Pat<(AArch64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 953           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 954 def : Pat<(AArch64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 955           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 956 def : Pat<(AArch64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), NZCV),
 957           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 958 def : Pat<(AArch64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), NZCV),
 959           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 960
 961 def : Pat<(AArch64csel (i32 0), (i32 1), (i32 imm:$cc), NZCV),
 962           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 963 def : Pat<(AArch64csel (i64 0), (i64 1), (i32 imm:$cc), NZCV),
 964           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 965 def : Pat<(AArch64csel (i32 0), (i32 -1), (i32 imm:$cc), NZCV),
 966           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 967 def : Pat<(AArch64csel (i64 0), (i64 -1), (i32 imm:$cc), NZCV),
 968           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 969
 970 // The inverse of the condition code from the alias instruction is what is used
 971 // in the aliased instruction. The parser all ready inverts the condition code
 972 // for these aliases.
 973 def : InstAlias<"cset $dst, $cc",
 974                 (CSINCWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 975 def : InstAlias<"cset $dst, $cc",
 976                 (CSINCXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 977
 978 def : InstAlias<"csetm $dst, $cc",
 979                 (CSINVWr GPR32:$dst, WZR, WZR, inv_ccode:$cc)>;
 980 def : InstAlias<"csetm $dst, $cc",
 981                 (CSINVXr GPR64:$dst, XZR, XZR, inv_ccode:$cc)>;
 982
 983 def : InstAlias<"cinc $dst, $src, $cc",
 984                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 985 def : InstAlias<"cinc $dst, $src, $cc",
 986                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 987
 988 def : InstAlias<"cinv $dst, $src, $cc",
 989                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 990 def : InstAlias<"cinv $dst, $src, $cc",
 991                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 992
 993 def : InstAlias<"cneg $dst, $src, $cc",
 994                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, inv_ccode:$cc)>;
 995 def : InstAlias<"cneg $dst, $src, $cc",
 996                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, inv_ccode:$cc)>;
 997
 998 //===----------------------------------------------------------------------===//
 999 // PC-relative instructions.
1000 //===----------------------------------------------------------------------===//
1001 let isReMaterializable = 1 in {
1002 let hasSideEffects = 0, mayStore = 0, mayLoad = 0 in {
1003 def ADR  : ADRI<0, "adr", adrlabel, []>;
1004 } // hasSideEffects = 0
1005
1006 def ADRP : ADRI<1, "adrp", adrplabel,
1007                 [(set GPR64:$Xd, (AArch64adrp tglobaladdr:$label))]>;
1008 } // isReMaterializable = 1
1009
1010 // page address of a constant pool entry, block address
1011 def : Pat<(AArch64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
1012 def : Pat<(AArch64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
1013
1014 //===----------------------------------------------------------------------===//
1015 // Unconditional branch (register) instructions.
1016 //===----------------------------------------------------------------------===//
1017
1018 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1019 def RET  : BranchReg<0b0010, "ret", []>;
1020 def DRPS : SpecialReturn<0b0101, "drps">;
1021 def ERET : SpecialReturn<0b0100, "eret">;
1022 } // isReturn = 1, isTerminator = 1, isBarrier = 1
1023
1024 // Default to the LR register.
1025 def : InstAlias<"ret", (RET LR)>;
1026
1027 let isCall = 1, Defs = [LR], Uses = [SP] in {
1028 def BLR : BranchReg<0b0001, "blr", [(AArch64call GPR64:$Rn)]>;
1029 } // isCall
1030
1031 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1032 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
1033 } // isBranch, isTerminator, isBarrier, isIndirectBranch
1034
1035 // Create a separate pseudo-instruction for codegen to use so that we don't
1036 // flag lr as used in every function. It'll be restored before the RET by the
1037 // epilogue if it's legitimately used.
1038 def RET_ReallyLR : Pseudo<(outs), (ins), [(AArch64retflag)]> {
1039   let isTerminator = 1;
1040   let isBarrier = 1;
1041   let isReturn = 1;
1042 }
1043
1044 // This is a directive-like pseudo-instruction. The purpose is to insert an
1045 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
1046 // (which in the usual case is a BLR).
1047 let hasSideEffects = 1 in
1048 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
1049   let AsmString = ".tlsdesccall $sym";
1050 }
1051
1052 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
1053 // gets expanded to two MCInsts during lowering.
1054 let isCall = 1, Defs = [LR] in
1055 def TLSDESC_BLR
1056     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
1057              [(AArch64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
1058
1059 def : Pat<(AArch64tlsdesc_call GPR64:$dest, texternalsym:$sym),
1060           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
1061 //===----------------------------------------------------------------------===//
1062 // Conditional branch (immediate) instruction.
1063 //===----------------------------------------------------------------------===//
1064 def Bcc : BranchCond;
1065
1066 //===----------------------------------------------------------------------===//
1067 // Compare-and-branch instructions.
1068 //===----------------------------------------------------------------------===//
1069 defm CBZ  : CmpBranch<0, "cbz", AArch64cbz>;
1070 defm CBNZ : CmpBranch<1, "cbnz", AArch64cbnz>;
1071
1072 //===----------------------------------------------------------------------===//
1073 // Test-bit-and-branch instructions.
1074 //===----------------------------------------------------------------------===//
1075 defm TBZ  : TestBranch<0, "tbz", AArch64tbz>;
1076 defm TBNZ : TestBranch<1, "tbnz", AArch64tbnz>;
1077
1078 //===----------------------------------------------------------------------===//
1079 // Unconditional branch (immediate) instructions.
1080 //===----------------------------------------------------------------------===//
1081 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
1082 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
1083 } // isBranch, isTerminator, isBarrier
1084
1085 let isCall = 1, Defs = [LR], Uses = [SP] in {
1086 def BL : CallImm<1, "bl", [(AArch64call tglobaladdr:$addr)]>;
1087 } // isCall
1088 def : Pat<(AArch64call texternalsym:$func), (BL texternalsym:$func)>;
1089
1090 //===----------------------------------------------------------------------===//
1091 // Exception generation instructions.
1092 //===----------------------------------------------------------------------===//
1093 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
1094 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
1095 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
1096 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
1097 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
1098 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
1099 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
1100 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
1101
1102 // DCPSn defaults to an immediate operand of zero if unspecified.
1103 def : InstAlias<"dcps1", (DCPS1 0)>;
1104 def : InstAlias<"dcps2", (DCPS2 0)>;
1105 def : InstAlias<"dcps3", (DCPS3 0)>;
1106
1107 //===----------------------------------------------------------------------===//
1108 // Load instructions.
1109 //===----------------------------------------------------------------------===//
1110
1111 // Pair (indexed, offset)
1112 defm LDPW : LoadPairOffset<0b00, 0, GPR32, simm7s4, "ldp">;
1113 defm LDPX : LoadPairOffset<0b10, 0, GPR64, simm7s8, "ldp">;
1114 defm LDPS : LoadPairOffset<0b00, 1, FPR32, simm7s4, "ldp">;
1115 defm LDPD : LoadPairOffset<0b01, 1, FPR64, simm7s8, "ldp">;
1116 defm LDPQ : LoadPairOffset<0b10, 1, FPR128, simm7s16, "ldp">;
1117
1118 defm LDPSW : LoadPairOffset<0b01, 0, GPR64, simm7s4, "ldpsw">;
1119
1120 // Pair (pre-indexed)
1121 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1122 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1123 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1124 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1125 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1126
1127 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1128
1129 // Pair (post-indexed)
1130 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
1131 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
1132 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1133 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1134 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1135
1136 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1137
1138
1139 // Pair (no allocate)
1140 defm LDNPW : LoadPairNoAlloc<0b00, 0, GPR32, simm7s4, "ldnp">;
1141 defm LDNPX : LoadPairNoAlloc<0b10, 0, GPR64, simm7s8, "ldnp">;
1142 defm LDNPS : LoadPairNoAlloc<0b00, 1, FPR32, simm7s4, "ldnp">;
1143 defm LDNPD : LoadPairNoAlloc<0b01, 1, FPR64, simm7s8, "ldnp">;
1144 defm LDNPQ : LoadPairNoAlloc<0b10, 1, FPR128, simm7s16, "ldnp">;
1145
1146 //---
1147 // (register offset)
1148 //---
1149
1150 // Integer
1151 defm LDRBB : Load8RO<0b00,  0, 0b01, GPR32, "ldrb", i32, zextloadi8>;
1152 defm LDRHH : Load16RO<0b01, 0, 0b01, GPR32, "ldrh", i32, zextloadi16>;
1153 defm LDRW  : Load32RO<0b10, 0, 0b01, GPR32, "ldr", i32, load>;
1154 defm LDRX  : Load64RO<0b11, 0, 0b01, GPR64, "ldr", i64, load>;
1155
1156 // Floating-point
1157 defm LDRB : Load8RO<0b00,   1, 0b01, FPR8,   "ldr", untyped, load>;
1158 defm LDRH : Load16RO<0b01,  1, 0b01, FPR16,  "ldr", f16, load>;
1159 defm LDRS : Load32RO<0b10,  1, 0b01, FPR32,  "ldr", f32, load>;
1160 defm LDRD : Load64RO<0b11,  1, 0b01, FPR64,  "ldr", f64, load>;
1161 defm LDRQ : Load128RO<0b00, 1, 0b11, FPR128, "ldr", f128, load>;
1162
1163 // Load sign-extended half-word
1164 defm LDRSHW : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh", i32, sextloadi16>;
1165 defm LDRSHX : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh", i64, sextloadi16>;
1166
1167 // Load sign-extended byte
1168 defm LDRSBW : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb", i32, sextloadi8>;
1169 defm LDRSBX : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb", i64, sextloadi8>;
1170
1171 // Load sign-extended word
1172 defm LDRSW  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw", i64, sextloadi32>;
1173
1174 // Pre-fetch.
1175 defm PRFM : PrefetchRO<0b11, 0, 0b10, "prfm">;
1176
1177 // For regular load, we do not have any alignment requirement.
1178 // Thus, it is safe to directly map the vector loads with interesting
1179 // addressing modes.
1180 // FIXME: We could do the same for bitconvert to floating point vectors.
1181 multiclass ScalToVecROLoadPat<ROAddrMode ro, SDPatternOperator loadop,
1182                               ValueType ScalTy, ValueType VecTy,
1183                               Instruction LOADW, Instruction LOADX,
1184                               SubRegIndex sub> {
1185   def : Pat<(VecTy (scalar_to_vector (ScalTy
1186               (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset))))),
1187             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1188                            (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$offset),
1189                            sub)>;
1190
1191   def : Pat<(VecTy (scalar_to_vector (ScalTy
1192               (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset))))),
1193             (INSERT_SUBREG (VecTy (IMPLICIT_DEF)),
1194                            (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$offset),
1195                            sub)>;
1196 }
1197
1198 let AddedComplexity = 10 in {
1199 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v8i8,  LDRBroW, LDRBroX, bsub>;
1200 defm : ScalToVecROLoadPat<ro8,  extloadi8,  i32, v16i8, LDRBroW, LDRBroX, bsub>;
1201
1202 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v4i16, LDRHroW, LDRHroX, hsub>;
1203 defm : ScalToVecROLoadPat<ro16, extloadi16, i32, v8i16, LDRHroW, LDRHroX, hsub>;
1204
1205 defm : ScalToVecROLoadPat<ro16, load,       i32, v4f16, LDRHroW, LDRHroX, hsub>;
1206 defm : ScalToVecROLoadPat<ro16, load,       i32, v8f16, LDRHroW, LDRHroX, hsub>;
1207
1208 defm : ScalToVecROLoadPat<ro32, load,       i32, v2i32, LDRSroW, LDRSroX, ssub>;
1209 defm : ScalToVecROLoadPat<ro32, load,       i32, v4i32, LDRSroW, LDRSroX, ssub>;
1210
1211 defm : ScalToVecROLoadPat<ro32, load,       f32, v2f32, LDRSroW, LDRSroX, ssub>;
1212 defm : ScalToVecROLoadPat<ro32, load,       f32, v4f32, LDRSroW, LDRSroX, ssub>;
1213
1214 defm : ScalToVecROLoadPat<ro64, load,       i64, v2i64, LDRDroW, LDRDroX, dsub>;
1215
1216 defm : ScalToVecROLoadPat<ro64, load,       f64, v2f64, LDRDroW, LDRDroX, dsub>;
1217
1218
1219 def : Pat <(v1i64 (scalar_to_vector (i64
1220                       (load (ro_Windexed64 GPR64sp:$Rn, GPR32:$Rm,
1221                                            ro_Wextend64:$extend))))),
1222            (LDRDroW GPR64sp:$Rn, GPR32:$Rm, ro_Wextend64:$extend)>;
1223
1224 def : Pat <(v1i64 (scalar_to_vector (i64
1225                       (load (ro_Xindexed64 GPR64sp:$Rn, GPR64:$Rm,
1226                                            ro_Xextend64:$extend))))),
1227            (LDRDroX GPR64sp:$Rn, GPR64:$Rm, ro_Xextend64:$extend)>;
1228 }
1229
1230 // Match all load 64 bits width whose type is compatible with FPR64
1231 multiclass VecROLoadPat<ROAddrMode ro, ValueType VecTy,
1232                         Instruction LOADW, Instruction LOADX> {
1233
1234   def : Pat<(VecTy (load (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1235             (LOADW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1236
1237   def : Pat<(VecTy (load (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1238             (LOADX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1239 }
1240
1241 let AddedComplexity = 10 in {
1242 let Predicates = [IsLE] in {
1243   // We must do vector loads with LD1 in big-endian.
1244   defm : VecROLoadPat<ro64, v2i32, LDRDroW, LDRDroX>;
1245   defm : VecROLoadPat<ro64, v2f32, LDRDroW, LDRDroX>;
1246   defm : VecROLoadPat<ro64, v8i8,  LDRDroW, LDRDroX>;
1247   defm : VecROLoadPat<ro64, v4i16, LDRDroW, LDRDroX>;
1248   defm : VecROLoadPat<ro64, v4f16, LDRDroW, LDRDroX>;
1249 }
1250
1251 defm : VecROLoadPat<ro64, v1i64,  LDRDroW, LDRDroX>;
1252 defm : VecROLoadPat<ro64, v1f64,  LDRDroW, LDRDroX>;
1253
1254 // Match all load 128 bits width whose type is compatible with FPR128
1255 let Predicates = [IsLE] in {
1256   // We must do vector loads with LD1 in big-endian.
1257   defm : VecROLoadPat<ro128, v2i64,  LDRQroW, LDRQroX>;
1258   defm : VecROLoadPat<ro128, v2f64,  LDRQroW, LDRQroX>;
1259   defm : VecROLoadPat<ro128, v4i32,  LDRQroW, LDRQroX>;
1260   defm : VecROLoadPat<ro128, v4f32,  LDRQroW, LDRQroX>;
1261   defm : VecROLoadPat<ro128, v8i16,  LDRQroW, LDRQroX>;
1262   defm : VecROLoadPat<ro128, v8f16,  LDRQroW, LDRQroX>;
1263   defm : VecROLoadPat<ro128, v16i8,  LDRQroW, LDRQroX>;
1264 }
1265 } // AddedComplexity = 10
1266
1267 // zextload -> i64
1268 multiclass ExtLoadTo64ROPat<ROAddrMode ro, SDPatternOperator loadop,
1269                             Instruction INSTW, Instruction INSTX> {
1270   def : Pat<(i64 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1271             (SUBREG_TO_REG (i64 0),
1272                            (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
1273                            sub_32)>;
1274
1275   def : Pat<(i64 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1276             (SUBREG_TO_REG (i64 0),
1277                            (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
1278                            sub_32)>;
1279 }
1280
1281 let AddedComplexity = 10 in {
1282   defm : ExtLoadTo64ROPat<ro8,  zextloadi8,  LDRBBroW, LDRBBroX>;
1283   defm : ExtLoadTo64ROPat<ro16, zextloadi16, LDRHHroW, LDRHHroX>;
1284   defm : ExtLoadTo64ROPat<ro32, zextloadi32, LDRWroW,  LDRWroX>;
1285
1286   // zextloadi1 -> zextloadi8
1287   defm : ExtLoadTo64ROPat<ro8,  zextloadi1,  LDRBBroW, LDRBBroX>;
1288
1289   // extload -> zextload
1290   defm : ExtLoadTo64ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1291   defm : ExtLoadTo64ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1292   defm : ExtLoadTo64ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1293
1294   // extloadi1 -> zextloadi8
1295   defm : ExtLoadTo64ROPat<ro8,  extloadi1,   LDRBBroW, LDRBBroX>;
1296 }
1297
1298
1299 // zextload -> i64
1300 multiclass ExtLoadTo32ROPat<ROAddrMode ro, SDPatternOperator loadop,
1301                             Instruction INSTW, Instruction INSTX> {
1302   def : Pat<(i32 (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend))),
1303             (INSTW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1304
1305   def : Pat<(i32 (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend))),
1306             (INSTX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1307
1308 }
1309
1310 let AddedComplexity = 10 in {
1311   // extload -> zextload
1312   defm : ExtLoadTo32ROPat<ro8,  extloadi8,   LDRBBroW, LDRBBroX>;
1313   defm : ExtLoadTo32ROPat<ro16, extloadi16,  LDRHHroW, LDRHHroX>;
1314   defm : ExtLoadTo32ROPat<ro32, extloadi32,  LDRWroW,  LDRWroX>;
1315
1316   // zextloadi1 -> zextloadi8
1317   defm : ExtLoadTo32ROPat<ro8, zextloadi1, LDRBBroW, LDRBBroX>;
1318 }
1319
1320 //---
1321 // (unsigned immediate)
1322 //---
1323 defm LDRX : LoadUI<0b11, 0, 0b01, GPR64, uimm12s8, "ldr",
1324                    [(set GPR64:$Rt,
1325                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1326 defm LDRW : LoadUI<0b10, 0, 0b01, GPR32, uimm12s4, "ldr",
1327                    [(set GPR32:$Rt,
1328                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1329 defm LDRB : LoadUI<0b00, 1, 0b01, FPR8, uimm12s1, "ldr",
1330                    [(set FPR8:$Rt,
1331                          (load (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)))]>;
1332 defm LDRH : LoadUI<0b01, 1, 0b01, FPR16, uimm12s2, "ldr",
1333                    [(set (f16 FPR16:$Rt),
1334                          (load (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)))]>;
1335 defm LDRS : LoadUI<0b10, 1, 0b01, FPR32, uimm12s4, "ldr",
1336                    [(set (f32 FPR32:$Rt),
1337                          (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)))]>;
1338 defm LDRD : LoadUI<0b11, 1, 0b01, FPR64, uimm12s8, "ldr",
1339                    [(set (f64 FPR64:$Rt),
1340                          (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)))]>;
1341 defm LDRQ : LoadUI<0b00, 1, 0b11, FPR128, uimm12s16, "ldr",
1342                  [(set (f128 FPR128:$Rt),
1343                        (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)))]>;
1344
1345 // For regular load, we do not have any alignment requirement.
1346 // Thus, it is safe to directly map the vector loads with interesting
1347 // addressing modes.
1348 // FIXME: We could do the same for bitconvert to floating point vectors.
1349 def : Pat <(v8i8 (scalar_to_vector (i32
1350                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1351            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1352                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1353 def : Pat <(v16i8 (scalar_to_vector (i32
1354                (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
1355            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1356                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub)>;
1357 def : Pat <(v4i16 (scalar_to_vector (i32
1358                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1359            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1360                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1361 def : Pat <(v8i16 (scalar_to_vector (i32
1362                (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
1363            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1364                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub)>;
1365 def : Pat <(v2i32 (scalar_to_vector (i32
1366                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1367            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1368                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1369 def : Pat <(v4i32 (scalar_to_vector (i32
1370                (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
1371            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1372                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub)>;
1373 def : Pat <(v1i64 (scalar_to_vector (i64
1374                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1375            (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1376 def : Pat <(v2i64 (scalar_to_vector (i64
1377                (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))))),
1378            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1379                           (LDRDui GPR64sp:$Rn, uimm12s8:$offset), dsub)>;
1380
1381 // Match all load 64 bits width whose type is compatible with FPR64
1382 let Predicates = [IsLE] in {
1383   // We must use LD1 to perform vector loads in big-endian.
1384   def : Pat<(v2f32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1385             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1386   def : Pat<(v8i8 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1387             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1388   def : Pat<(v4i16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1389             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1390   def : Pat<(v2i32 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1391             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1392   def : Pat<(v4f16 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1393             (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1394 }
1395 def : Pat<(v1f64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1396           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1397 def : Pat<(v1i64 (load (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))),
1398           (LDRDui GPR64sp:$Rn, uimm12s8:$offset)>;
1399
1400 // Match all load 128 bits width whose type is compatible with FPR128
1401 let Predicates = [IsLE] in {
1402   // We must use LD1 to perform vector loads in big-endian.
1403   def : Pat<(v4f32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1404             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1405   def : Pat<(v2f64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1406             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1407   def : Pat<(v16i8 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1408             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1409   def : Pat<(v8i16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1410             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1411   def : Pat<(v4i32 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1412             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1413   def : Pat<(v2i64 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1414             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1415   def : Pat<(v8f16 (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1416             (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1417 }
1418 def : Pat<(f128  (load (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset))),
1419           (LDRQui GPR64sp:$Rn, uimm12s16:$offset)>;
1420
1421 defm LDRHH : LoadUI<0b01, 0, 0b01, GPR32, uimm12s2, "ldrh",
1422                     [(set GPR32:$Rt,
1423                           (zextloadi16 (am_indexed16 GPR64sp:$Rn,
1424                                                      uimm12s2:$offset)))]>;
1425 defm LDRBB : LoadUI<0b00, 0, 0b01, GPR32, uimm12s1, "ldrb",
1426                     [(set GPR32:$Rt,
1427                           (zextloadi8 (am_indexed8 GPR64sp:$Rn,
1428                                                    uimm12s1:$offset)))]>;
1429 // zextload -> i64
1430 def : Pat<(i64 (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1431     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1432 def : Pat<(i64 (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1433     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1434
1435 // zextloadi1 -> zextloadi8
1436 def : Pat<(i32 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1437           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1438 def : Pat<(i64 (zextloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1439     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1440
1441 // extload -> zextload
1442 def : Pat<(i32 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1443           (LDRHHui GPR64sp:$Rn, uimm12s2:$offset)>;
1444 def : Pat<(i32 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1445           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1446 def : Pat<(i32 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1447           (LDRBBui GPR64sp:$Rn, uimm12s1:$offset)>;
1448 def : Pat<(i64 (extloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1449     (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1450 def : Pat<(i64 (extloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))),
1451     (SUBREG_TO_REG (i64 0), (LDRHHui GPR64sp:$Rn, uimm12s2:$offset), sub_32)>;
1452 def : Pat<(i64 (extloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1453     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1454 def : Pat<(i64 (extloadi1 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))),
1455     (SUBREG_TO_REG (i64 0), (LDRBBui GPR64sp:$Rn, uimm12s1:$offset), sub_32)>;
1456
1457 // load sign-extended half-word
1458 defm LDRSHW : LoadUI<0b01, 0, 0b11, GPR32, uimm12s2, "ldrsh",
1459                      [(set GPR32:$Rt,
1460                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1461                                                       uimm12s2:$offset)))]>;
1462 defm LDRSHX : LoadUI<0b01, 0, 0b10, GPR64, uimm12s2, "ldrsh",
1463                      [(set GPR64:$Rt,
1464                            (sextloadi16 (am_indexed16 GPR64sp:$Rn,
1465                                                       uimm12s2:$offset)))]>;
1466
1467 // load sign-extended byte
1468 defm LDRSBW : LoadUI<0b00, 0, 0b11, GPR32, uimm12s1, "ldrsb",
1469                      [(set GPR32:$Rt,
1470                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1471                                                     uimm12s1:$offset)))]>;
1472 defm LDRSBX : LoadUI<0b00, 0, 0b10, GPR64, uimm12s1, "ldrsb",
1473                      [(set GPR64:$Rt,
1474                            (sextloadi8 (am_indexed8 GPR64sp:$Rn,
1475                                                     uimm12s1:$offset)))]>;
1476
1477 // load sign-extended word
1478 defm LDRSW  : LoadUI<0b10, 0, 0b10, GPR64, uimm12s4, "ldrsw",
1479                      [(set GPR64:$Rt,
1480                            (sextloadi32 (am_indexed32 GPR64sp:$Rn,
1481                                                       uimm12s4:$offset)))]>;
1482
1483 // load zero-extended word
1484 def : Pat<(i64 (zextloadi32 (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))),
1485       (SUBREG_TO_REG (i64 0), (LDRWui GPR64sp:$Rn, uimm12s4:$offset), sub_32)>;
1486
1487 // Pre-fetch.
1488 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1489                         [(AArch64Prefetch imm:$Rt,
1490                                         (am_indexed64 GPR64sp:$Rn,
1491                                                       uimm12s8:$offset))]>;
1492
1493 def : InstAlias<"prfm $Rt, [$Rn]", (PRFMui prfop:$Rt, GPR64sp:$Rn, 0)>;
1494
1495 //---
1496 // (literal)
1497 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1498 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1499 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1500 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1501 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1502
1503 // load sign-extended word
1504 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1505
1506 // prefetch
1507 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1508 //                   [(AArch64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1509
1510 //---
1511 // (unscaled immediate)
1512 defm LDURX : LoadUnscaled<0b11, 0, 0b01, GPR64, "ldur",
1513                     [(set GPR64:$Rt,
1514                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1515 defm LDURW : LoadUnscaled<0b10, 0, 0b01, GPR32, "ldur",
1516                     [(set GPR32:$Rt,
1517                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1518 defm LDURB : LoadUnscaled<0b00, 1, 0b01, FPR8, "ldur",
1519                     [(set FPR8:$Rt,
1520                           (load (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1521 defm LDURH : LoadUnscaled<0b01, 1, 0b01, FPR16, "ldur",
1522                     [(set FPR16:$Rt,
1523                           (load (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1524 defm LDURS : LoadUnscaled<0b10, 1, 0b01, FPR32, "ldur",
1525                     [(set (f32 FPR32:$Rt),
1526                           (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1527 defm LDURD : LoadUnscaled<0b11, 1, 0b01, FPR64, "ldur",
1528                     [(set (f64 FPR64:$Rt),
1529                           (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset)))]>;
1530 defm LDURQ : LoadUnscaled<0b00, 1, 0b11, FPR128, "ldur",
1531                     [(set (f128 FPR128:$Rt),
1532                           (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset)))]>;
1533
1534 defm LDURHH
1535     : LoadUnscaled<0b01, 0, 0b01, GPR32, "ldurh",
1536              [(set GPR32:$Rt,
1537                     (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1538 defm LDURBB
1539     : LoadUnscaled<0b00, 0, 0b01, GPR32, "ldurb",
1540              [(set GPR32:$Rt,
1541                     (zextloadi8 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1542
1543 // Match all load 64 bits width whose type is compatible with FPR64
1544 let Predicates = [IsLE] in {
1545   def : Pat<(v2f32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1546             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1547   def : Pat<(v2i32 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1548             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1549   def : Pat<(v4i16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1550             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1551   def : Pat<(v8i8 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1552             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1553   def : Pat<(v4f16 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1554             (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1555 }
1556 def : Pat<(v1f64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1557           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1558 def : Pat<(v1i64 (load (am_unscaled64 GPR64sp:$Rn, simm9:$offset))),
1559           (LDURDi GPR64sp:$Rn, simm9:$offset)>;
1560
1561 // Match all load 128 bits width whose type is compatible with FPR128
1562 let Predicates = [IsLE] in {
1563   def : Pat<(v2f64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1564             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1565   def : Pat<(v2i64 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1566             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1567   def : Pat<(v4f32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1568             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1569   def : Pat<(v4i32 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1570             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1571   def : Pat<(v8i16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1572             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1573   def : Pat<(v16i8 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1574             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1575   def : Pat<(v8f16 (load (am_unscaled128 GPR64sp:$Rn, simm9:$offset))),
1576             (LDURQi GPR64sp:$Rn, simm9:$offset)>;
1577 }
1578
1579 //  anyext -> zext
1580 def : Pat<(i32 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1581           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1582 def : Pat<(i32 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1583           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1584 def : Pat<(i32 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1585           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1586 def : Pat<(i64 (extloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1587     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1588 def : Pat<(i64 (extloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1589     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1590 def : Pat<(i64 (extloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1591     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1592 def : Pat<(i64 (extloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1593     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1594 // unscaled zext
1595 def : Pat<(i32 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1596           (LDURHHi GPR64sp:$Rn, simm9:$offset)>;
1597 def : Pat<(i32 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1598           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1599 def : Pat<(i32 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1600           (LDURBBi GPR64sp:$Rn, simm9:$offset)>;
1601 def : Pat<(i64 (zextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset))),
1602     (SUBREG_TO_REG (i64 0), (LDURWi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1603 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1604     (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1605 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1606     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1607 def : Pat<(i64 (zextloadi1 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1608     (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1609
1610
1611 //---
1612 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1613
1614 // Define new assembler match classes as we want to only match these when
1615 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1616 // associate a DiagnosticType either, as we want the diagnostic for the
1617 // canonical form (the scaled operand) to take precedence.
1618 class SImm9OffsetOperand<int Width> : AsmOperandClass {
1619   let Name = "SImm9OffsetFB" # Width;
1620   let PredicateMethod = "isSImm9OffsetFB<" # Width # ">";
1621   let RenderMethod = "addImmOperands";
1622 }
1623
1624 def SImm9OffsetFB8Operand : SImm9OffsetOperand<8>;
1625 def SImm9OffsetFB16Operand : SImm9OffsetOperand<16>;
1626 def SImm9OffsetFB32Operand : SImm9OffsetOperand<32>;
1627 def SImm9OffsetFB64Operand : SImm9OffsetOperand<64>;
1628 def SImm9OffsetFB128Operand : SImm9OffsetOperand<128>;
1629
1630 def simm9_offset_fb8 : Operand<i64> {
1631   let ParserMatchClass = SImm9OffsetFB8Operand;
1632 }
1633 def simm9_offset_fb16 : Operand<i64> {
1634   let ParserMatchClass = SImm9OffsetFB16Operand;
1635 }
1636 def simm9_offset_fb32 : Operand<i64> {
1637   let ParserMatchClass = SImm9OffsetFB32Operand;
1638 }
1639 def simm9_offset_fb64 : Operand<i64> {
1640   let ParserMatchClass = SImm9OffsetFB64Operand;
1641 }
1642 def simm9_offset_fb128 : Operand<i64> {
1643   let ParserMatchClass = SImm9OffsetFB128Operand;
1644 }
1645
1646 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1647                 (LDURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1648 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1649                 (LDURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1650 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1651                 (LDURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1652 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1653                 (LDURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1654 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1655                 (LDURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1656 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1657                 (LDURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
1658 def : InstAlias<"ldr $Rt, [$Rn, $offset]",
1659                (LDURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
1660
1661 // zextload -> i64
1662 def : Pat<(i64 (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))),
1663   (SUBREG_TO_REG (i64 0), (LDURBBi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1664 def : Pat<(i64 (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))),
1665   (SUBREG_TO_REG (i64 0), (LDURHHi GPR64sp:$Rn, simm9:$offset), sub_32)>;
1666
1667 // load sign-extended half-word
1668 defm LDURSHW
1669     : LoadUnscaled<0b01, 0, 0b11, GPR32, "ldursh",
1670                [(set GPR32:$Rt,
1671                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1672 defm LDURSHX
1673     : LoadUnscaled<0b01, 0, 0b10, GPR64, "ldursh",
1674               [(set GPR64:$Rt,
1675                     (sextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset)))]>;
1676
1677 // load sign-extended byte
1678 defm LDURSBW
1679     : LoadUnscaled<0b00, 0, 0b11, GPR32, "ldursb",
1680                 [(set GPR32:$Rt,
1681                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1682 defm LDURSBX
1683     : LoadUnscaled<0b00, 0, 0b10, GPR64, "ldursb",
1684                 [(set GPR64:$Rt,
1685                       (sextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset)))]>;
1686
1687 // load sign-extended word
1688 defm LDURSW
1689     : LoadUnscaled<0b10, 0, 0b10, GPR64, "ldursw",
1690               [(set GPR64:$Rt,
1691                     (sextloadi32 (am_unscaled32 GPR64sp:$Rn, simm9:$offset)))]>;
1692
1693 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1694 def : InstAlias<"ldrb $Rt, [$Rn, $offset]",
1695                 (LDURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1696 def : InstAlias<"ldrh $Rt, [$Rn, $offset]",
1697                 (LDURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1698 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1699                 (LDURSBWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1700 def : InstAlias<"ldrsb $Rt, [$Rn, $offset]",
1701                 (LDURSBXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
1702 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1703                 (LDURSHWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1704 def : InstAlias<"ldrsh $Rt, [$Rn, $offset]",
1705                 (LDURSHXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
1706 def : InstAlias<"ldrsw $Rt, [$Rn, $offset]",
1707                 (LDURSWi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
1708
1709 // Pre-fetch.
1710 defm PRFUM : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1711                   [(AArch64Prefetch imm:$Rt,
1712                                   (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
1713
1714 //---
1715 // (unscaled immediate, unprivileged)
1716 defm LDTRX : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1717 defm LDTRW : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1718
1719 defm LDTRH : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1720 defm LDTRB : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1721
1722 // load sign-extended half-word
1723 defm LDTRSHW : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1724 defm LDTRSHX : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1725
1726 // load sign-extended byte
1727 defm LDTRSBW : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1728 defm LDTRSBX : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1729
1730 // load sign-extended word
1731 defm LDTRSW  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1732
1733 //---
1734 // (immediate pre-indexed)
1735 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1736 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1737 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1738 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1739 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1740 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1741 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1742
1743 // load sign-extended half-word
1744 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1745 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1746
1747 // load sign-extended byte
1748 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1749 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1750
1751 // load zero-extended byte
1752 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1753 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1754
1755 // load sign-extended word
1756 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1757
1758 //---
1759 // (immediate post-indexed)
1760 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1761 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1762 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1763 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1764 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1765 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1766 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1767
1768 // load sign-extended half-word
1769 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1770 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1771
1772 // load sign-extended byte
1773 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1774 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1775
1776 // load zero-extended byte
1777 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1778 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1779
1780 // load sign-extended word
1781 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1782
1783 //===----------------------------------------------------------------------===//
1784 // Store instructions.
1785 //===----------------------------------------------------------------------===//
1786
1787 // Pair (indexed, offset)
1788 // FIXME: Use dedicated range-checked addressing mode operand here.
1789 defm STPW : StorePairOffset<0b00, 0, GPR32, simm7s4, "stp">;
1790 defm STPX : StorePairOffset<0b10, 0, GPR64, simm7s8, "stp">;
1791 defm STPS : StorePairOffset<0b00, 1, FPR32, simm7s4, "stp">;
1792 defm STPD : StorePairOffset<0b01, 1, FPR64, simm7s8, "stp">;
1793 defm STPQ : StorePairOffset<0b10, 1, FPR128, simm7s16, "stp">;
1794
1795 // Pair (pre-indexed)
1796 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, simm7s4, "stp">;
1797 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, simm7s8, "stp">;
1798 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, simm7s4, "stp">;
1799 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, simm7s8, "stp">;
1800 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, simm7s16, "stp">;
1801
1802 // Pair (pre-indexed)
1803 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1804 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1805 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1806 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1807 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1808
1809 // Pair (no allocate)
1810 defm STNPW : StorePairNoAlloc<0b00, 0, GPR32, simm7s4, "stnp">;
1811 defm STNPX : StorePairNoAlloc<0b10, 0, GPR64, simm7s8, "stnp">;
1812 defm STNPS : StorePairNoAlloc<0b00, 1, FPR32, simm7s4, "stnp">;
1813 defm STNPD : StorePairNoAlloc<0b01, 1, FPR64, simm7s8, "stnp">;
1814 defm STNPQ : StorePairNoAlloc<0b10, 1, FPR128, simm7s16, "stnp">;
1815
1816 //---
1817 // (Register offset)
1818
1819 // Integer
1820 defm STRBB : Store8RO< 0b00, 0, 0b00, GPR32, "strb", i32, truncstorei8>;
1821 defm STRHH : Store16RO<0b01, 0, 0b00, GPR32, "strh", i32, truncstorei16>;
1822 defm STRW  : Store32RO<0b10, 0, 0b00, GPR32, "str",  i32, store>;
1823 defm STRX  : Store64RO<0b11, 0, 0b00, GPR64, "str",  i64, store>;
1824
1825
1826 // Floating-point
1827 defm STRB : Store8RO< 0b00,  1, 0b00, FPR8,   "str", untyped, store>;
1828 defm STRH : Store16RO<0b01,  1, 0b00, FPR16,  "str", f16,     store>;
1829 defm STRS : Store32RO<0b10,  1, 0b00, FPR32,  "str", f32,     store>;
1830 defm STRD : Store64RO<0b11,  1, 0b00, FPR64,  "str", f64,     store>;
1831 defm STRQ : Store128RO<0b00, 1, 0b10, FPR128, "str", f128,    store>;
1832
1833 multiclass TruncStoreFrom64ROPat<ROAddrMode ro, SDPatternOperator storeop,
1834                                  Instruction STRW, Instruction STRX> {
1835
1836   def : Pat<(storeop GPR64:$Rt,
1837                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1838             (STRW (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1839                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1840
1841   def : Pat<(storeop GPR64:$Rt,
1842                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1843             (STRX (EXTRACT_SUBREG GPR64:$Rt, sub_32),
1844                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1845 }
1846
1847 let AddedComplexity = 10 in {
1848   // truncstore i64
1849   defm : TruncStoreFrom64ROPat<ro8,  truncstorei8,  STRBBroW, STRBBroX>;
1850   defm : TruncStoreFrom64ROPat<ro16, truncstorei16, STRHHroW, STRHHroX>;
1851   defm : TruncStoreFrom64ROPat<ro32, truncstorei32, STRWroW,  STRWroX>;
1852 }
1853
1854 multiclass VecROStorePat<ROAddrMode ro, ValueType VecTy, RegisterClass FPR,
1855                          Instruction STRW, Instruction STRX> {
1856   def : Pat<(store (VecTy FPR:$Rt),
1857                    (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1858             (STRW FPR:$Rt, GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1859
1860   def : Pat<(store (VecTy FPR:$Rt),
1861                    (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1862             (STRX FPR:$Rt, GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1863 }
1864
1865 let AddedComplexity = 10 in {
1866 // Match all store 64 bits width whose type is compatible with FPR64
1867 let Predicates = [IsLE] in {
1868   // We must use ST1 to store vectors in big-endian.
1869   defm : VecROStorePat<ro64, v2i32, FPR64, STRDroW, STRDroX>;
1870   defm : VecROStorePat<ro64, v2f32, FPR64, STRDroW, STRDroX>;
1871   defm : VecROStorePat<ro64, v4i16, FPR64, STRDroW, STRDroX>;
1872   defm : VecROStorePat<ro64, v8i8, FPR64, STRDroW, STRDroX>;
1873   defm : VecROStorePat<ro64, v4f16, FPR64, STRDroW, STRDroX>;
1874 }
1875
1876 defm : VecROStorePat<ro64, v1i64, FPR64, STRDroW, STRDroX>;
1877 defm : VecROStorePat<ro64, v1f64, FPR64, STRDroW, STRDroX>;
1878
1879 // Match all store 128 bits width whose type is compatible with FPR128
1880 let Predicates = [IsLE] in {
1881   // We must use ST1 to store vectors in big-endian.
1882   defm : VecROStorePat<ro128, v2i64, FPR128, STRQroW, STRQroX>;
1883   defm : VecROStorePat<ro128, v2f64, FPR128, STRQroW, STRQroX>;
1884   defm : VecROStorePat<ro128, v4i32, FPR128, STRQroW, STRQroX>;
1885   defm : VecROStorePat<ro128, v4f32, FPR128, STRQroW, STRQroX>;
1886   defm : VecROStorePat<ro128, v8i16, FPR128, STRQroW, STRQroX>;
1887   defm : VecROStorePat<ro128, v16i8, FPR128, STRQroW, STRQroX>;
1888   defm : VecROStorePat<ro128, v8f16, FPR128, STRQroW, STRQroX>;
1889 }
1890 } // AddedComplexity = 10
1891
1892 // Match stores from lane 0 to the appropriate subreg's store.
1893 multiclass VecROStoreLane0Pat<ROAddrMode ro, SDPatternOperator storeop,
1894                               ValueType VecTy, ValueType STy,
1895                               SubRegIndex SubRegIdx,
1896                               Instruction STRW, Instruction STRX> {
1897
1898   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1899                      (ro.Wpat GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)),
1900             (STRW (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1901                   GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend)>;
1902
1903   def : Pat<(storeop (STy (vector_extract (VecTy VecListOne128:$Vt), 0)),
1904                      (ro.Xpat GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)),
1905             (STRX (EXTRACT_SUBREG VecListOne128:$Vt, SubRegIdx),
1906                   GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend)>;
1907 }
1908
1909 let AddedComplexity = 19 in {
1910   defm : VecROStoreLane0Pat<ro16, truncstorei16, v8i16, i32, hsub, STRHroW, STRHroX>;
1911   defm : VecROStoreLane0Pat<ro16,      store   , v8i16, i16, hsub, STRHroW, STRHroX>;
1912   defm : VecROStoreLane0Pat<ro32, truncstorei32, v4i32, i32, ssub, STRSroW, STRSroX>;
1913   defm : VecROStoreLane0Pat<ro32,      store   , v4i32, i32, ssub, STRSroW, STRSroX>;
1914   defm : VecROStoreLane0Pat<ro32,      store   , v4f32, f32, ssub, STRSroW, STRSroX>;
1915   defm : VecROStoreLane0Pat<ro64,      store   , v2i64, i64, dsub, STRDroW, STRDroX>;
1916   defm : VecROStoreLane0Pat<ro64,      store   , v2f64, f64, dsub, STRDroW, STRDroX>;
1917 }
1918
1919 //---
1920 // (unsigned immediate)
1921 defm STRX : StoreUI<0b11, 0, 0b00, GPR64, uimm12s8, "str",
1922                    [(store GPR64:$Rt,
1923                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1924 defm STRW : StoreUI<0b10, 0, 0b00, GPR32, uimm12s4, "str",
1925                     [(store GPR32:$Rt,
1926                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1927 defm STRB : StoreUI<0b00, 1, 0b00, FPR8, uimm12s1, "str",
1928                     [(store FPR8:$Rt,
1929                             (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))]>;
1930 defm STRH : StoreUI<0b01, 1, 0b00, FPR16, uimm12s2, "str",
1931                     [(store (f16 FPR16:$Rt),
1932                             (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))]>;
1933 defm STRS : StoreUI<0b10, 1, 0b00, FPR32, uimm12s4, "str",
1934                     [(store (f32 FPR32:$Rt),
1935                             (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))]>;
1936 defm STRD : StoreUI<0b11, 1, 0b00, FPR64, uimm12s8, "str",
1937                     [(store (f64 FPR64:$Rt),
1938                             (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset))]>;
1939 defm STRQ : StoreUI<0b00, 1, 0b10, FPR128, uimm12s16, "str", []>;
1940
1941 defm STRHH : StoreUI<0b01, 0, 0b00, GPR32, uimm12s2, "strh",
1942                      [(truncstorei16 GPR32:$Rt,
1943                                      (am_indexed16 GPR64sp:$Rn,
1944                                                    uimm12s2:$offset))]>;
1945 defm STRBB : StoreUI<0b00, 0, 0b00, GPR32, uimm12s1,  "strb",
1946                      [(truncstorei8 GPR32:$Rt,
1947                                     (am_indexed8 GPR64sp:$Rn,
1948                                                  uimm12s1:$offset))]>;
1949
1950 // Match all store 64 bits width whose type is compatible with FPR64
1951 let AddedComplexity = 10 in {
1952 let Predicates = [IsLE] in {
1953   // We must use ST1 to store vectors in big-endian.
1954   def : Pat<(store (v2f32 FPR64:$Rt),
1955                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1956             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1957   def : Pat<(store (v8i8 FPR64:$Rt),
1958                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1959             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1960   def : Pat<(store (v4i16 FPR64:$Rt),
1961                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1962             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1963   def : Pat<(store (v2i32 FPR64:$Rt),
1964                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1965             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1966   def : Pat<(store (v4f16 FPR64:$Rt),
1967                    (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1968             (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1969 }
1970 def : Pat<(store (v1f64 FPR64:$Rt),
1971                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1972           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1973 def : Pat<(store (v1i64 FPR64:$Rt),
1974                  (am_indexed64 GPR64sp:$Rn, uimm12s8:$offset)),
1975           (STRDui FPR64:$Rt, GPR64sp:$Rn, uimm12s8:$offset)>;
1976
1977 // Match all store 128 bits width whose type is compatible with FPR128
1978 let Predicates = [IsLE] in {
1979   // We must use ST1 to store vectors in big-endian.
1980   def : Pat<(store (v4f32 FPR128:$Rt),
1981                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1982             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1983   def : Pat<(store (v2f64 FPR128:$Rt),
1984                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1985             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1986   def : Pat<(store (v16i8 FPR128:$Rt),
1987                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1988             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1989   def : Pat<(store (v8i16 FPR128:$Rt),
1990                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1991             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1992   def : Pat<(store (v4i32 FPR128:$Rt),
1993                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1994             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1995   def : Pat<(store (v2i64 FPR128:$Rt),
1996                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
1997             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
1998   def : Pat<(store (v8f16 FPR128:$Rt),
1999                    (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2000             (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2001 }
2002 def : Pat<(store (f128  FPR128:$Rt),
2003                  (am_indexed128 GPR64sp:$Rn, uimm12s16:$offset)),
2004           (STRQui FPR128:$Rt, GPR64sp:$Rn, uimm12s16:$offset)>;
2005
2006 // truncstore i64
2007 def : Pat<(truncstorei32 GPR64:$Rt,
2008                          (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset)),
2009   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s4:$offset)>;
2010 def : Pat<(truncstorei16 GPR64:$Rt,
2011                          (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset)),
2012   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s2:$offset)>;
2013 def : Pat<(truncstorei8 GPR64:$Rt, (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset)),
2014   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, uimm12s1:$offset)>;
2015
2016 } // AddedComplexity = 10
2017
2018 //---
2019 // (unscaled immediate)
2020 defm STURX : StoreUnscaled<0b11, 0, 0b00, GPR64, "stur",
2021                          [(store GPR64:$Rt,
2022                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2023 defm STURW : StoreUnscaled<0b10, 0, 0b00, GPR32, "stur",
2024                          [(store GPR32:$Rt,
2025                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2026 defm STURB : StoreUnscaled<0b00, 1, 0b00, FPR8, "stur",
2027                          [(store FPR8:$Rt,
2028                                  (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2029 defm STURH : StoreUnscaled<0b01, 1, 0b00, FPR16, "stur",
2030                          [(store (f16 FPR16:$Rt),
2031                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2032 defm STURS : StoreUnscaled<0b10, 1, 0b00, FPR32, "stur",
2033                          [(store (f32 FPR32:$Rt),
2034                                  (am_unscaled32 GPR64sp:$Rn, simm9:$offset))]>;
2035 defm STURD : StoreUnscaled<0b11, 1, 0b00, FPR64, "stur",
2036                          [(store (f64 FPR64:$Rt),
2037                                  (am_unscaled64 GPR64sp:$Rn, simm9:$offset))]>;
2038 defm STURQ : StoreUnscaled<0b00, 1, 0b10, FPR128, "stur",
2039                          [(store (f128 FPR128:$Rt),
2040                                  (am_unscaled128 GPR64sp:$Rn, simm9:$offset))]>;
2041 defm STURHH : StoreUnscaled<0b01, 0, 0b00, GPR32, "sturh",
2042                          [(truncstorei16 GPR32:$Rt,
2043                                  (am_unscaled16 GPR64sp:$Rn, simm9:$offset))]>;
2044 defm STURBB : StoreUnscaled<0b00, 0, 0b00, GPR32, "sturb",
2045                          [(truncstorei8 GPR32:$Rt,
2046                                   (am_unscaled8 GPR64sp:$Rn, simm9:$offset))]>;
2047
2048 // Match all store 64 bits width whose type is compatible with FPR64
2049 let Predicates = [IsLE] in {
2050   // We must use ST1 to store vectors in big-endian.
2051   def : Pat<(store (v2f32 FPR64:$Rt),
2052                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2053             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2054   def : Pat<(store (v8i8 FPR64:$Rt),
2055                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2056             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2057   def : Pat<(store (v4i16 FPR64:$Rt),
2058                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2059             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2060   def : Pat<(store (v2i32 FPR64:$Rt),
2061                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2062             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2063   def : Pat<(store (v4f16 FPR64:$Rt),
2064                    (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2065             (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2066 }
2067 def : Pat<(store (v1f64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2068           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2069 def : Pat<(store (v1i64 FPR64:$Rt), (am_unscaled64 GPR64sp:$Rn, simm9:$offset)),
2070           (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2071
2072 // Match all store 128 bits width whose type is compatible with FPR128
2073 let Predicates = [IsLE] in {
2074   // We must use ST1 to store vectors in big-endian.
2075   def : Pat<(store (v4f32 FPR128:$Rt),
2076                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2077             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2078   def : Pat<(store (v2f64 FPR128:$Rt),
2079                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2080             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2081   def : Pat<(store (v16i8 FPR128:$Rt),
2082                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2083             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2084   def : Pat<(store (v8i16 FPR128:$Rt),
2085                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2086             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2087   def : Pat<(store (v4i32 FPR128:$Rt),
2088                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2089             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2090   def : Pat<(store (v2i64 FPR128:$Rt),
2091                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2092             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2093   def : Pat<(store (v2f64 FPR128:$Rt),
2094                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2095             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2096   def : Pat<(store (v8f16 FPR128:$Rt),
2097                    (am_unscaled128 GPR64sp:$Rn, simm9:$offset)),
2098             (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9:$offset)>;
2099 }
2100
2101 // unscaled i64 truncating stores
2102 def : Pat<(truncstorei32 GPR64:$Rt, (am_unscaled32 GPR64sp:$Rn, simm9:$offset)),
2103   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2104 def : Pat<(truncstorei16 GPR64:$Rt, (am_unscaled16 GPR64sp:$Rn, simm9:$offset)),
2105   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2106 def : Pat<(truncstorei8 GPR64:$Rt, (am_unscaled8 GPR64sp:$Rn, simm9:$offset)),
2107   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$Rn, simm9:$offset)>;
2108
2109 //---
2110 // STR mnemonics fall back to STUR for negative or unaligned offsets.
2111 def : InstAlias<"str $Rt, [$Rn, $offset]",
2112                 (STURXi GPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2113 def : InstAlias<"str $Rt, [$Rn, $offset]",
2114                 (STURWi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2115 def : InstAlias<"str $Rt, [$Rn, $offset]",
2116                 (STURBi FPR8:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2117 def : InstAlias<"str $Rt, [$Rn, $offset]",
2118                 (STURHi FPR16:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2119 def : InstAlias<"str $Rt, [$Rn, $offset]",
2120                 (STURSi FPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb32:$offset), 0>;
2121 def : InstAlias<"str $Rt, [$Rn, $offset]",
2122                 (STURDi FPR64:$Rt, GPR64sp:$Rn, simm9_offset_fb64:$offset), 0>;
2123 def : InstAlias<"str $Rt, [$Rn, $offset]",
2124                 (STURQi FPR128:$Rt, GPR64sp:$Rn, simm9_offset_fb128:$offset), 0>;
2125
2126 def : InstAlias<"strb $Rt, [$Rn, $offset]",
2127                 (STURBBi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb8:$offset), 0>;
2128 def : InstAlias<"strh $Rt, [$Rn, $offset]",
2129                 (STURHHi GPR32:$Rt, GPR64sp:$Rn, simm9_offset_fb16:$offset), 0>;
2130
2131 //---
2132 // (unscaled immediate, unprivileged)
2133 defm STTRW : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
2134 defm STTRX : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
2135
2136 defm STTRH : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
2137 defm STTRB : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
2138
2139 //---
2140 // (immediate pre-indexed)
2141 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str",  pre_store, i32>;
2142 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str",  pre_store, i64>;
2143 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str",  pre_store, untyped>;
2144 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str",  pre_store, f16>;
2145 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str",  pre_store, f32>;
2146 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str",  pre_store, f64>;
2147 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str", pre_store, f128>;
2148
2149 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb", pre_truncsti8,  i32>;
2150 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh", pre_truncsti16, i32>;
2151
2152 // truncstore i64
2153 def : Pat<(pre_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2154   (STRWpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2155            simm9:$off)>;
2156 def : Pat<(pre_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2157   (STRHHpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2158             simm9:$off)>;
2159 def : Pat<(pre_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2160   (STRBBpre (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2161             simm9:$off)>;
2162
2163 def : Pat<(pre_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2164           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2165 def : Pat<(pre_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2166           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2167 def : Pat<(pre_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2168           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2169 def : Pat<(pre_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2170           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2171 def : Pat<(pre_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2172           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2173 def : Pat<(pre_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2174           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2175 def : Pat<(pre_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2176           (STRDpre FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2177
2178 def : Pat<(pre_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2179           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2180 def : Pat<(pre_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2181           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2182 def : Pat<(pre_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2183           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2184 def : Pat<(pre_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2185           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2186 def : Pat<(pre_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2187           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2188 def : Pat<(pre_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2189           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2190 def : Pat<(pre_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2191           (STRQpre FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2192
2193 //---
2194 // (immediate post-indexed)
2195 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32,  "str", post_store, i32>;
2196 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64,  "str", post_store, i64>;
2197 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,   "str", post_store, untyped>;
2198 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16,  "str", post_store, f16>;
2199 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32,  "str", post_store, f32>;
2200 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64,  "str", post_store, f64>;
2201 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str", post_store, f128>;
2202
2203 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb", post_truncsti8, i32>;
2204 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh", post_truncsti16, i32>;
2205
2206 // truncstore i64
2207 def : Pat<(post_truncsti32 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2208   (STRWpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2209             simm9:$off)>;
2210 def : Pat<(post_truncsti16 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2211   (STRHHpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2212              simm9:$off)>;
2213 def : Pat<(post_truncsti8 GPR64:$Rt, GPR64sp:$addr, simm9:$off),
2214   (STRBBpost (EXTRACT_SUBREG GPR64:$Rt, sub_32), GPR64sp:$addr,
2215              simm9:$off)>;
2216
2217 def : Pat<(post_store (v8i8 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2218           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2219 def : Pat<(post_store (v4i16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2220           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2221 def : Pat<(post_store (v2i32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2222           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2223 def : Pat<(post_store (v2f32 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2224           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2225 def : Pat<(post_store (v1i64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2226           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2227 def : Pat<(post_store (v1f64 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2228           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2229 def : Pat<(post_store (v4f16 FPR64:$Rt), GPR64sp:$addr, simm9:$off),
2230           (STRDpost FPR64:$Rt, GPR64sp:$addr, simm9:$off)>;
2231
2232 def : Pat<(post_store (v16i8 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2233           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2234 def : Pat<(post_store (v8i16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2235           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2236 def : Pat<(post_store (v4i32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2237           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2238 def : Pat<(post_store (v4f32 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2239           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2240 def : Pat<(post_store (v2i64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2241           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2242 def : Pat<(post_store (v2f64 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2243           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2244 def : Pat<(post_store (v8f16 FPR128:$Rt), GPR64sp:$addr, simm9:$off),
2245           (STRQpost FPR128:$Rt, GPR64sp:$addr, simm9:$off)>;
2246
2247 //===----------------------------------------------------------------------===//
2248 // Load/store exclusive instructions.
2249 //===----------------------------------------------------------------------===//
2250
2251 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
2252 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
2253 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
2254 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
2255
2256 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
2257 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
2258 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
2259 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
2260
2261 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
2262 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
2263 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
2264 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
2265
2266 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
2267 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
2268 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
2269 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
2270
2271 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
2272 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
2273 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
2274 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
2275
2276 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
2277 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
2278 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
2279 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
2280
2281 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
2282 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
2283
2284 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
2285 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
2286
2287 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
2288 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
2289
2290 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
2291 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
2292
2293 //===----------------------------------------------------------------------===//
2294 // Scaled floating point to integer conversion instructions.
2295 //===----------------------------------------------------------------------===//
2296
2297 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_aarch64_neon_fcvtas>;
2298 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_aarch64_neon_fcvtau>;
2299 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_aarch64_neon_fcvtms>;
2300 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_aarch64_neon_fcvtmu>;
2301 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_aarch64_neon_fcvtns>;
2302 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_aarch64_neon_fcvtnu>;
2303 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_aarch64_neon_fcvtps>;
2304 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_aarch64_neon_fcvtpu>;
2305 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2306 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2307 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
2308 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
2309 let isCodeGenOnly = 1 in {
2310 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2311 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2312 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_aarch64_neon_fcvtzs>;
2313 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_aarch64_neon_fcvtzu>;
2314 }
2315
2316 //===----------------------------------------------------------------------===//
2317 // Scaled integer to floating point conversion instructions.
2318 //===----------------------------------------------------------------------===//
2319
2320 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
2321 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
2322
2323 //===----------------------------------------------------------------------===//
2324 // Unscaled integer to floating point conversion instruction.
2325 //===----------------------------------------------------------------------===//
2326
2327 defm FMOV : UnscaledConversion<"fmov">;
2328
2329 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
2330 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
2331
2332 //===----------------------------------------------------------------------===//
2333 // Floating point conversion instruction.
2334 //===----------------------------------------------------------------------===//
2335
2336 defm FCVT : FPConversion<"fcvt">;
2337
2338 //===----------------------------------------------------------------------===//
2339 // Floating point single operand instructions.
2340 //===----------------------------------------------------------------------===//
2341
2342 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
2343 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
2344 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
2345 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
2346 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
2347 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
2348 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_aarch64_neon_frintn>;
2349 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
2350
2351 def : Pat<(v1f64 (int_aarch64_neon_frintn (v1f64 FPR64:$Rn))),
2352           (FRINTNDr FPR64:$Rn)>;
2353
2354 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
2355 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
2356 // <rdar://problem/13715968>
2357 // TODO: We should really model the FPSR flags correctly. This is really ugly.
2358 let hasSideEffects = 1 in {
2359 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
2360 }
2361
2362 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
2363
2364 let SchedRW = [WriteFDiv] in {
2365 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
2366 }
2367
2368 //===----------------------------------------------------------------------===//
2369 // Floating point two operand instructions.
2370 //===----------------------------------------------------------------------===//
2371
2372 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2373 let SchedRW = [WriteFDiv] in {
2374 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2375 }
2376 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_aarch64_neon_fmaxnm>;
2377 defm FMAX   : TwoOperandFPData<0b0100, "fmax", AArch64fmax>;
2378 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_aarch64_neon_fminnm>;
2379 defm FMIN   : TwoOperandFPData<0b0101, "fmin", AArch64fmin>;
2380 let SchedRW = [WriteFMul] in {
2381 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2382 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2383 }
2384 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2385
2386 def : Pat<(v1f64 (AArch64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2387           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2388 def : Pat<(v1f64 (AArch64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2389           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2390 def : Pat<(v1f64 (int_aarch64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2391           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2392 def : Pat<(v1f64 (int_aarch64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2393           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2394
2395 //===----------------------------------------------------------------------===//
2396 // Floating point three operand instructions.
2397 //===----------------------------------------------------------------------===//
2398
2399 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2400 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2401      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2402 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2403      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2404 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2405      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2406
2407 // The following def pats catch the case where the LHS of an FMA is negated.
2408 // The TriOpFrag above catches the case where the middle operand is negated.
2409
2410 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2411 // the NEON variant.
2412 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2413           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2414
2415 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2416           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2417
2418 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2419 // "(-a) + b*(-c)".
2420 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2421           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2422
2423 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2424           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2425
2426 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2427           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2428
2429 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2430           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2431
2432 //===----------------------------------------------------------------------===//
2433 // Floating point comparison instructions.
2434 //===----------------------------------------------------------------------===//
2435
2436 defm FCMPE : FPComparison<1, "fcmpe">;
2437 defm FCMP  : FPComparison<0, "fcmp", AArch64fcmp>;
2438
2439 //===----------------------------------------------------------------------===//
2440 // Floating point conditional comparison instructions.
2441 //===----------------------------------------------------------------------===//
2442
2443 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2444 defm FCCMP  : FPCondComparison<0, "fccmp">;
2445
2446 //===----------------------------------------------------------------------===//
2447 // Floating point conditional select instruction.
2448 //===----------------------------------------------------------------------===//
2449
2450 defm FCSEL : FPCondSelect<"fcsel">;
2451
2452 // CSEL instructions providing f128 types need to be handled by a
2453 // pseudo-instruction since the eventual code will need to introduce basic
2454 // blocks and control flow.
2455 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2456                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2457                       [(set (f128 FPR128:$Rd),
2458                             (AArch64csel FPR128:$Rn, FPR128:$Rm,
2459                                        (i32 imm:$cond), NZCV))]> {
2460   let Uses = [NZCV];
2461   let usesCustomInserter = 1;
2462 }
2463
2464
2465 //===----------------------------------------------------------------------===//
2466 // Floating point immediate move.
2467 //===----------------------------------------------------------------------===//
2468
2469 let isReMaterializable = 1 in {
2470 defm FMOV : FPMoveImmediate<"fmov">;
2471 }
2472
2473 //===----------------------------------------------------------------------===//
2474 // Advanced SIMD two vector instructions.
2475 //===----------------------------------------------------------------------===//
2476
2477 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_aarch64_neon_abs>;
2478 def : Pat<(xor (v8i8 (AArch64vashr V64:$src, (i32 7))),
2479                (v8i8 (add V64:$src, (AArch64vashr V64:$src, (i32 7))))),
2480           (ABSv8i8 V64:$src)>;
2481 def : Pat<(xor (v4i16 (AArch64vashr V64:$src, (i32 15))),
2482                (v4i16 (add V64:$src, (AArch64vashr V64:$src, (i32 15))))),
2483           (ABSv4i16 V64:$src)>;
2484 def : Pat<(xor (v2i32 (AArch64vashr V64:$src, (i32 31))),
2485                (v2i32 (add V64:$src, (AArch64vashr V64:$src, (i32 31))))),
2486           (ABSv2i32 V64:$src)>;
2487 def : Pat<(xor (v16i8 (AArch64vashr V128:$src, (i32 7))),
2488                (v16i8 (add V128:$src, (AArch64vashr V128:$src, (i32 7))))),
2489           (ABSv16i8 V128:$src)>;
2490 def : Pat<(xor (v8i16 (AArch64vashr V128:$src, (i32 15))),
2491                (v8i16 (add V128:$src, (AArch64vashr V128:$src, (i32 15))))),
2492           (ABSv8i16 V128:$src)>;
2493 def : Pat<(xor (v4i32 (AArch64vashr V128:$src, (i32 31))),
2494                (v4i32 (add V128:$src, (AArch64vashr V128:$src, (i32 31))))),
2495           (ABSv4i32 V128:$src)>;
2496 def : Pat<(xor (v2i64 (AArch64vashr V128:$src, (i32 63))),
2497                (v2i64 (add V128:$src, (AArch64vashr V128:$src, (i32 63))))),
2498           (ABSv2i64 V128:$src)>;
2499
2500 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_aarch64_neon_cls>;
2501 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2502 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", AArch64cmeqz>;
2503 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", AArch64cmgez>;
2504 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", AArch64cmgtz>;
2505 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", AArch64cmlez>;
2506 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", AArch64cmltz>;
2507 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2508 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2509
2510 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
2511 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
2512 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
2513 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
2514 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
2515 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_aarch64_neon_fcvtas>;
2516 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_aarch64_neon_fcvtau>;
2517 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2518 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2519           (FCVTLv4i16 V64:$Rn)>;
2520 def : Pat<(v4f32 (int_aarch64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2521                                                               (i64 4)))),
2522           (FCVTLv8i16 V128:$Rn)>;
2523 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2524 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2525                                                     (i64 2))))),
2526           (FCVTLv4i32 V128:$Rn)>;
2527
2528 def : Pat<(v4f32 (fextend (v4f16 V64:$Rn))), (FCVTLv4i16 V64:$Rn)>;
2529 def : Pat<(v4f32 (fextend (v4f16 (extract_subvector (v8f16 V128:$Rn),
2530                                                     (i64 4))))),
2531           (FCVTLv8i16 V128:$Rn)>;
2532
2533 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_aarch64_neon_fcvtms>;
2534 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_aarch64_neon_fcvtmu>;
2535 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_aarch64_neon_fcvtns>;
2536 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_aarch64_neon_fcvtnu>;
2537 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2538 def : Pat<(v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2539           (FCVTNv4i16 V128:$Rn)>;
2540 def : Pat<(concat_vectors V64:$Rd,
2541                           (v4i16 (int_aarch64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2542           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2543 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2544 def : Pat<(v4f16 (fround (v4f32 V128:$Rn))), (FCVTNv4i16 V128:$Rn)>;
2545 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2546           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2547 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_aarch64_neon_fcvtps>;
2548 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_aarch64_neon_fcvtpu>;
2549 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2550                                         int_aarch64_neon_fcvtxn>;
2551 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2552 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2553 let isCodeGenOnly = 1 in {
2554 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2555                                        int_aarch64_neon_fcvtzs>;
2556 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2557                                        int_aarch64_neon_fcvtzu>;
2558 }
2559 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2560 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_aarch64_neon_frecpe>;
2561 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2562 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2563 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2564 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_aarch64_neon_frintn>;
2565 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2566 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2567 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2568 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_aarch64_neon_frsqrte>;
2569 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2570 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2571                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2572 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2573 // Aliases for MVN -> NOT.
2574 def : InstAlias<"mvn{ $Vd.8b, $Vn.8b|.8b $Vd, $Vn}",
2575                 (NOTv8i8 V64:$Vd, V64:$Vn)>;
2576 def : InstAlias<"mvn{ $Vd.16b, $Vn.16b|.16b $Vd, $Vn}",
2577                 (NOTv16i8 V128:$Vd, V128:$Vn)>;
2578
2579 def : Pat<(AArch64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2580 def : Pat<(AArch64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2581 def : Pat<(AArch64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2582 def : Pat<(AArch64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2583 def : Pat<(AArch64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2584 def : Pat<(AArch64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2585 def : Pat<(AArch64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2586
2587 def : Pat<(AArch64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2588 def : Pat<(AArch64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2589 def : Pat<(AArch64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2590 def : Pat<(AArch64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2591 def : Pat<(AArch64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2592 def : Pat<(AArch64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2593 def : Pat<(AArch64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2594 def : Pat<(AArch64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2595
2596 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2597 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2598 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2599 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2600 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2601
2602 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_aarch64_neon_rbit>;
2603 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", AArch64rev16>;
2604 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", AArch64rev32>;
2605 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", AArch64rev64>;
2606 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2607        BinOpFrag<(add node:$LHS, (int_aarch64_neon_saddlp node:$RHS))> >;
2608 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_aarch64_neon_saddlp>;
2609 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2610 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2611 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
2612 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
2613 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_aarch64_neon_sqxtn>;
2614 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_aarch64_neon_sqxtun>;
2615 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_aarch64_neon_suqadd>;
2616 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2617        BinOpFrag<(add node:$LHS, (int_aarch64_neon_uaddlp node:$RHS))> >;
2618 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2619                     int_aarch64_neon_uaddlp>;
2620 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2621 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_aarch64_neon_uqxtn>;
2622 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_aarch64_neon_urecpe>;
2623 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_aarch64_neon_ursqrte>;
2624 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_aarch64_neon_usqadd>;
2625 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2626
2627 def : Pat<(v4f16 (AArch64rev32 V64:$Rn)), (REV32v4i16 V64:$Rn)>;
2628 def : Pat<(v4f16 (AArch64rev64 V64:$Rn)), (REV64v4i16 V64:$Rn)>;
2629 def : Pat<(v8f16 (AArch64rev32 V128:$Rn)), (REV32v8i16 V128:$Rn)>;
2630 def : Pat<(v8f16 (AArch64rev64 V128:$Rn)), (REV64v8i16 V128:$Rn)>;
2631 def : Pat<(v2f32 (AArch64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2632 def : Pat<(v4f32 (AArch64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2633
2634 // Patterns for vector long shift (by element width). These need to match all
2635 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2636 // definition.
2637 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2638   def : Pat<(AArch64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2639             (SHLLv8i8 V64:$Rn)>;
2640   def : Pat<(AArch64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2641             (SHLLv16i8 V128:$Rn)>;
2642   def : Pat<(AArch64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2643             (SHLLv4i16 V64:$Rn)>;
2644   def : Pat<(AArch64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2645             (SHLLv8i16 V128:$Rn)>;
2646   def : Pat<(AArch64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2647             (SHLLv2i32 V64:$Rn)>;
2648   def : Pat<(AArch64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2649             (SHLLv4i32 V128:$Rn)>;
2650 }
2651
2652 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2653 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2654 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2655
2656 //===----------------------------------------------------------------------===//
2657 // Advanced SIMD three vector instructions.
2658 //===----------------------------------------------------------------------===//
2659
2660 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2661 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_aarch64_neon_addp>;
2662 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", AArch64cmeq>;
2663 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", AArch64cmge>;
2664 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", AArch64cmgt>;
2665 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", AArch64cmhi>;
2666 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", AArch64cmhs>;
2667 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", AArch64cmtst>;
2668 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_aarch64_neon_fabd>;
2669 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_aarch64_neon_facge>;
2670 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_aarch64_neon_facgt>;
2671 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_aarch64_neon_addp>;
2672 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2673 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2674 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2675 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2676 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2677 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_aarch64_neon_fmaxnmp>;
2678 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_aarch64_neon_fmaxnm>;
2679 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_aarch64_neon_fmaxp>;
2680 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", AArch64fmax>;
2681 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_aarch64_neon_fminnmp>;
2682 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_aarch64_neon_fminnm>;
2683 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_aarch64_neon_fminp>;
2684 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", AArch64fmin>;
2685
2686 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2687 // instruction expects the addend first, while the fma intrinsic puts it last.
2688 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2689             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2690 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2691             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2692
2693 // The following def pats catch the case where the LHS of an FMA is negated.
2694 // The TriOpFrag above catches the case where the middle operand is negated.
2695 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2696           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2697
2698 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2699           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2700
2701 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2702           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2703
2704 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_aarch64_neon_fmulx>;
2705 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2706 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_aarch64_neon_frecps>;
2707 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_aarch64_neon_frsqrts>;
2708 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2709 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2710                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2711 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2712                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2713 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2714 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_aarch64_neon_pmul>;
2715 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2716       TriOpFrag<(add node:$LHS, (int_aarch64_neon_sabd node:$MHS, node:$RHS))> >;
2717 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_aarch64_neon_sabd>;
2718 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_aarch64_neon_shadd>;
2719 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_aarch64_neon_shsub>;
2720 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_aarch64_neon_smaxp>;
2721 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_aarch64_neon_smax>;
2722 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_aarch64_neon_sminp>;
2723 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_aarch64_neon_smin>;
2724 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_aarch64_neon_sqadd>;
2725 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_aarch64_neon_sqdmulh>;
2726 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_aarch64_neon_sqrdmulh>;
2727 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_aarch64_neon_sqrshl>;
2728 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_aarch64_neon_sqshl>;
2729 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_aarch64_neon_sqsub>;
2730 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_aarch64_neon_srhadd>;
2731 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_aarch64_neon_srshl>;
2732 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_aarch64_neon_sshl>;
2733 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2734 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2735       TriOpFrag<(add node:$LHS, (int_aarch64_neon_uabd node:$MHS, node:$RHS))> >;
2736 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_aarch64_neon_uabd>;
2737 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_aarch64_neon_uhadd>;
2738 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_aarch64_neon_uhsub>;
2739 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_aarch64_neon_umaxp>;
2740 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_aarch64_neon_umax>;
2741 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_aarch64_neon_uminp>;
2742 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_aarch64_neon_umin>;
2743 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_aarch64_neon_uqadd>;
2744 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_aarch64_neon_uqrshl>;
2745 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_aarch64_neon_uqshl>;
2746 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_aarch64_neon_uqsub>;
2747 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_aarch64_neon_urhadd>;
2748 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_aarch64_neon_urshl>;
2749 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_aarch64_neon_ushl>;
2750
2751 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2752 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2753                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2754 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2755 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", AArch64bit>;
2756 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2757     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2758 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2759 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2760                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2761 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2762
2763 // SABD Vd.<T>, Vn.<T>, Vm.<T> Subtracts the elements of Vm from the corresponding
2764 // elements of Vn, and places the absolute values of the results in the elements of Vd.
2765 def : Pat<(xor (v8i8 (AArch64vashr (v8i8(sub V64:$Rn, V64:$Rm)), (i32 7))),
2766                (v8i8 (add (v8i8(sub V64:$Rn, V64:$Rm)),
2767                (AArch64vashr (v8i8(sub V64:$Rn, V64:$Rm)), (i32 7))))),
2768           (SABDv8i8 V64:$Rn, V64:$Rm)>;
2769 def : Pat<(xor (v4i16 (AArch64vashr (v4i16(sub V64:$Rn, V64:$Rm)), (i32 15))),
2770                (v4i16 (add (v4i16(sub V64:$Rn, V64:$Rm)),
2771                (AArch64vashr (v4i16(sub V64:$Rn, V64:$Rm)), (i32 15))))),
2772           (SABDv4i16 V64:$Rn, V64:$Rm)>;
2773 def : Pat<(xor (v2i32 (AArch64vashr (v2i32(sub V64:$Rn, V64:$Rm)), (i32 31))),
2774                (v2i32 (add (v2i32(sub V64:$Rn, V64:$Rm)),
2775                (AArch64vashr (v2i32(sub V64:$Rn, V64:$Rm)), (i32 31))))),
2776           (SABDv2i32 V64:$Rn, V64:$Rm)>;
2777 def : Pat<(xor (v16i8 (AArch64vashr (v16i8(sub V128:$Rn, V128:$Rm)), (i32 7))),
2778                (v16i8 (add (v16i8(sub V128:$Rn, V128:$Rm)),
2779                (AArch64vashr (v16i8(sub V128:$Rn, V128:$Rm)), (i32 7))))),
2780           (SABDv16i8 V128:$Rn, V128:$Rm)>;
2781 def : Pat<(xor (v8i16 (AArch64vashr (v8i16(sub V128:$Rn, V128:$Rm)), (i32 15))),
2782                (v8i16 (add (v8i16(sub V128:$Rn, V128:$Rm)),
2783                (AArch64vashr (v8i16(sub V128:$Rn, V128:$Rm)), (i32 15))))),
2784           (SABDv8i16 V128:$Rn, V128:$Rm)>;
2785 def : Pat<(xor (v4i32 (AArch64vashr (v4i32(sub V128:$Rn, V128:$Rm)), (i32 31))),
2786                (v4i32 (add (v4i32(sub V128:$Rn, V128:$Rm)),
2787                (AArch64vashr (v4i32(sub V128:$Rn, V128:$Rm)), (i32 31))))),
2788           (SABDv4i32 V128:$Rn, V128:$Rm)>;
2789
2790 def : Pat<(v2f32 (fabs (fsub V64:$Rn, V64:$Rm))),
2791           (FABDv2f32 V64:$Rn, V64:$Rm)>;
2792 def : Pat<(v4f32 (fabs (fsub V128:$Rn, V128:$Rm))),
2793           (FABDv4f32 V128:$Rn, V128:$Rm)>;
2794 def : Pat<(v2f64 (fabs (fsub V128:$Rn, V128:$Rm))),
2795           (FABDv2f64 V128:$Rn, V128:$Rm)>;
2796
2797 def : Pat<(AArch64bsl (v8i8 V64:$Rd), V64:$Rn, V64:$Rm),
2798           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2799 def : Pat<(AArch64bsl (v4i16 V64:$Rd), V64:$Rn, V64:$Rm),
2800           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2801 def : Pat<(AArch64bsl (v2i32 V64:$Rd), V64:$Rn, V64:$Rm),
2802           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2803 def : Pat<(AArch64bsl (v1i64 V64:$Rd), V64:$Rn, V64:$Rm),
2804           (BSLv8i8 V64:$Rd, V64:$Rn, V64:$Rm)>;
2805
2806 def : Pat<(AArch64bsl (v16i8 V128:$Rd), V128:$Rn, V128:$Rm),
2807           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2808 def : Pat<(AArch64bsl (v8i16 V128:$Rd), V128:$Rn, V128:$Rm),
2809           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2810 def : Pat<(AArch64bsl (v4i32 V128:$Rd), V128:$Rn, V128:$Rm),
2811           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2812 def : Pat<(AArch64bsl (v2i64 V128:$Rd), V128:$Rn, V128:$Rm),
2813           (BSLv16i8 V128:$Rd, V128:$Rn, V128:$Rm)>;
2814
2815 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2816                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 1>;
2817 def : InstAlias<"mov{\t$dst.8h, $src.8h|.8h\t$dst, $src}",
2818                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2819 def : InstAlias<"mov{\t$dst.4s, $src.4s|.4s\t$dst, $src}",
2820                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2821 def : InstAlias<"mov{\t$dst.2d, $src.2d|.2d\t$dst, $src}",
2822                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2823
2824 def : InstAlias<"mov{\t$dst.8b, $src.8b|.8b\t$dst, $src}",
2825                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 1>;
2826 def : InstAlias<"mov{\t$dst.4h, $src.4h|.4h\t$dst, $src}",
2827                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2828 def : InstAlias<"mov{\t$dst.2s, $src.2s|.2s\t$dst, $src}",
2829                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2830 def : InstAlias<"mov{\t$dst.1d, $src.1d|.1d\t$dst, $src}",
2831                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2832
2833 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2834                 "|cmls.8b\t$dst, $src1, $src2}",
2835                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2836 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2837                 "|cmls.16b\t$dst, $src1, $src2}",
2838                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2839 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2840                 "|cmls.4h\t$dst, $src1, $src2}",
2841                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2842 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2843                 "|cmls.8h\t$dst, $src1, $src2}",
2844                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2845 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2846                 "|cmls.2s\t$dst, $src1, $src2}",
2847                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2848 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2849                 "|cmls.4s\t$dst, $src1, $src2}",
2850                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2851 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2852                 "|cmls.2d\t$dst, $src1, $src2}",
2853                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2854
2855 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2856                 "|cmlo.8b\t$dst, $src1, $src2}",
2857                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2858 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2859                 "|cmlo.16b\t$dst, $src1, $src2}",
2860                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2861 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2862                 "|cmlo.4h\t$dst, $src1, $src2}",
2863                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2864 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2865                 "|cmlo.8h\t$dst, $src1, $src2}",
2866                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2867 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2868                 "|cmlo.2s\t$dst, $src1, $src2}",
2869                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2870 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2871                 "|cmlo.4s\t$dst, $src1, $src2}",
2872                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2873 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2874                 "|cmlo.2d\t$dst, $src1, $src2}",
2875                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2876
2877 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2878                 "|cmle.8b\t$dst, $src1, $src2}",
2879                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2880 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2881                 "|cmle.16b\t$dst, $src1, $src2}",
2882                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2883 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2884                 "|cmle.4h\t$dst, $src1, $src2}",
2885                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2886 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2887                 "|cmle.8h\t$dst, $src1, $src2}",
2888                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2889 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2890                 "|cmle.2s\t$dst, $src1, $src2}",
2891                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2892 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2893                 "|cmle.4s\t$dst, $src1, $src2}",
2894                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2895 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2896                 "|cmle.2d\t$dst, $src1, $src2}",
2897                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2898
2899 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2900                 "|cmlt.8b\t$dst, $src1, $src2}",
2901                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2902 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2903                 "|cmlt.16b\t$dst, $src1, $src2}",
2904                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2905 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2906                 "|cmlt.4h\t$dst, $src1, $src2}",
2907                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2908 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2909                 "|cmlt.8h\t$dst, $src1, $src2}",
2910                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2911 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2912                 "|cmlt.2s\t$dst, $src1, $src2}",
2913                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2914 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2915                 "|cmlt.4s\t$dst, $src1, $src2}",
2916                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2917 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2918                 "|cmlt.2d\t$dst, $src1, $src2}",
2919                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2920
2921 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2922                 "|fcmle.2s\t$dst, $src1, $src2}",
2923                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2924 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2925                 "|fcmle.4s\t$dst, $src1, $src2}",
2926                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2927 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2928                 "|fcmle.2d\t$dst, $src1, $src2}",
2929                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2930
2931 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2932                 "|fcmlt.2s\t$dst, $src1, $src2}",
2933                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2934 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2935                 "|fcmlt.4s\t$dst, $src1, $src2}",
2936                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2937 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2938                 "|fcmlt.2d\t$dst, $src1, $src2}",
2939                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2940
2941 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2942                 "|facle.2s\t$dst, $src1, $src2}",
2943                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2944 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2945                 "|facle.4s\t$dst, $src1, $src2}",
2946                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2947 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2948                 "|facle.2d\t$dst, $src1, $src2}",
2949                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2950
2951 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2952                 "|faclt.2s\t$dst, $src1, $src2}",
2953                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2954 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2955                 "|faclt.4s\t$dst, $src1, $src2}",
2956                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2957 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2958                 "|faclt.2d\t$dst, $src1, $src2}",
2959                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2960
2961 //===----------------------------------------------------------------------===//
2962 // Advanced SIMD three scalar instructions.
2963 //===----------------------------------------------------------------------===//
2964
2965 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2966 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", AArch64cmeq>;
2967 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", AArch64cmge>;
2968 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", AArch64cmgt>;
2969 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", AArch64cmhi>;
2970 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", AArch64cmhs>;
2971 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", AArch64cmtst>;
2972 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_aarch64_sisd_fabd>;
2973 def : Pat<(v1f64 (int_aarch64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2974           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2975 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2976                                      int_aarch64_neon_facge>;
2977 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2978                                      int_aarch64_neon_facgt>;
2979 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", AArch64fcmeq>;
2980 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", AArch64fcmge>;
2981 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", AArch64fcmgt>;
2982 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_aarch64_neon_fmulx>;
2983 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_aarch64_neon_frecps>;
2984 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_aarch64_neon_frsqrts>;
2985 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_aarch64_neon_sqadd>;
2986 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_aarch64_neon_sqdmulh>;
2987 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
2988 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_aarch64_neon_sqrshl>;
2989 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_aarch64_neon_sqshl>;
2990 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_aarch64_neon_sqsub>;
2991 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_aarch64_neon_srshl>;
2992 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_aarch64_neon_sshl>;
2993 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2994 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_aarch64_neon_uqadd>;
2995 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_aarch64_neon_uqrshl>;
2996 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_aarch64_neon_uqshl>;
2997 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_aarch64_neon_uqsub>;
2998 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_aarch64_neon_urshl>;
2999 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_aarch64_neon_ushl>;
3000
3001 def : InstAlias<"cmls $dst, $src1, $src2",
3002                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3003 def : InstAlias<"cmle $dst, $src1, $src2",
3004                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3005 def : InstAlias<"cmlo $dst, $src1, $src2",
3006                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3007 def : InstAlias<"cmlt $dst, $src1, $src2",
3008                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3009 def : InstAlias<"fcmle $dst, $src1, $src2",
3010                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3011 def : InstAlias<"fcmle $dst, $src1, $src2",
3012                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3013 def : InstAlias<"fcmlt $dst, $src1, $src2",
3014                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3015 def : InstAlias<"fcmlt $dst, $src1, $src2",
3016                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3017 def : InstAlias<"facle $dst, $src1, $src2",
3018                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3019 def : InstAlias<"facle $dst, $src1, $src2",
3020                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3021 def : InstAlias<"faclt $dst, $src1, $src2",
3022                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1), 0>;
3023 def : InstAlias<"faclt $dst, $src1, $src2",
3024                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1), 0>;
3025
3026 //===----------------------------------------------------------------------===//
3027 // Advanced SIMD three scalar instructions (mixed operands).
3028 //===----------------------------------------------------------------------===//
3029 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
3030                                        int_aarch64_neon_sqdmulls_scalar>;
3031 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
3032 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
3033
3034 def : Pat<(i64 (int_aarch64_neon_sqadd (i64 FPR64:$Rd),
3035                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3036                                                         (i32 FPR32:$Rm))))),
3037           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3038 def : Pat<(i64 (int_aarch64_neon_sqsub (i64 FPR64:$Rd),
3039                    (i64 (int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3040                                                         (i32 FPR32:$Rm))))),
3041           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
3042
3043 //===----------------------------------------------------------------------===//
3044 // Advanced SIMD two scalar instructions.
3045 //===----------------------------------------------------------------------===//
3046
3047 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_aarch64_neon_abs>;
3048 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", AArch64cmeqz>;
3049 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", AArch64cmgez>;
3050 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", AArch64cmgtz>;
3051 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", AArch64cmlez>;
3052 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", AArch64cmltz>;
3053 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", AArch64fcmeqz>;
3054 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", AArch64fcmgez>;
3055 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", AArch64fcmgtz>;
3056 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", AArch64fcmlez>;
3057 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", AArch64fcmltz>;
3058 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
3059 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
3060 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
3061 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
3062 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
3063 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
3064 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
3065 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
3066 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
3067 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
3068 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
3069 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
3070 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
3071 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
3072 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
3073                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
3074 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", AArch64sitof>;
3075 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_aarch64_neon_sqabs>;
3076 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_aarch64_neon_sqneg>;
3077 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_aarch64_neon_scalar_sqxtn>;
3078 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_aarch64_neon_scalar_sqxtun>;
3079 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
3080                                      int_aarch64_neon_suqadd>;
3081 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", AArch64uitof>;
3082 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_aarch64_neon_scalar_uqxtn>;
3083 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
3084                                     int_aarch64_neon_usqadd>;
3085
3086 def : Pat<(f32 (fabs (fsub FPR32:$Rn, FPR32:$Rm))),
3087           (FABD32 FPR32:$Rn, FPR32:$Rm)>;
3088 def : Pat<(f64 (fabs (fsub FPR64:$Rn, FPR64:$Rm))),
3089           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
3090
3091 def : Pat<(AArch64neg (v1i64 V64:$Rn)), (NEGv1i64 V64:$Rn)>;
3092
3093 def : Pat<(v1i64 (int_aarch64_neon_fcvtas (v1f64 FPR64:$Rn))),
3094           (FCVTASv1i64 FPR64:$Rn)>;
3095 def : Pat<(v1i64 (int_aarch64_neon_fcvtau (v1f64 FPR64:$Rn))),
3096           (FCVTAUv1i64 FPR64:$Rn)>;
3097 def : Pat<(v1i64 (int_aarch64_neon_fcvtms (v1f64 FPR64:$Rn))),
3098           (FCVTMSv1i64 FPR64:$Rn)>;
3099 def : Pat<(v1i64 (int_aarch64_neon_fcvtmu (v1f64 FPR64:$Rn))),
3100           (FCVTMUv1i64 FPR64:$Rn)>;
3101 def : Pat<(v1i64 (int_aarch64_neon_fcvtns (v1f64 FPR64:$Rn))),
3102           (FCVTNSv1i64 FPR64:$Rn)>;
3103 def : Pat<(v1i64 (int_aarch64_neon_fcvtnu (v1f64 FPR64:$Rn))),
3104           (FCVTNUv1i64 FPR64:$Rn)>;
3105 def : Pat<(v1i64 (int_aarch64_neon_fcvtps (v1f64 FPR64:$Rn))),
3106           (FCVTPSv1i64 FPR64:$Rn)>;
3107 def : Pat<(v1i64 (int_aarch64_neon_fcvtpu (v1f64 FPR64:$Rn))),
3108           (FCVTPUv1i64 FPR64:$Rn)>;
3109
3110 def : Pat<(f32 (int_aarch64_neon_frecpe (f32 FPR32:$Rn))),
3111           (FRECPEv1i32 FPR32:$Rn)>;
3112 def : Pat<(f64 (int_aarch64_neon_frecpe (f64 FPR64:$Rn))),
3113           (FRECPEv1i64 FPR64:$Rn)>;
3114 def : Pat<(v1f64 (int_aarch64_neon_frecpe (v1f64 FPR64:$Rn))),
3115           (FRECPEv1i64 FPR64:$Rn)>;
3116
3117 def : Pat<(f32 (int_aarch64_neon_frecpx (f32 FPR32:$Rn))),
3118           (FRECPXv1i32 FPR32:$Rn)>;
3119 def : Pat<(f64 (int_aarch64_neon_frecpx (f64 FPR64:$Rn))),
3120           (FRECPXv1i64 FPR64:$Rn)>;
3121
3122 def : Pat<(f32 (int_aarch64_neon_frsqrte (f32 FPR32:$Rn))),
3123           (FRSQRTEv1i32 FPR32:$Rn)>;
3124 def : Pat<(f64 (int_aarch64_neon_frsqrte (f64 FPR64:$Rn))),
3125           (FRSQRTEv1i64 FPR64:$Rn)>;
3126 def : Pat<(v1f64 (int_aarch64_neon_frsqrte (v1f64 FPR64:$Rn))),
3127           (FRSQRTEv1i64 FPR64:$Rn)>;
3128
3129 // If an integer is about to be converted to a floating point value,
3130 // just load it on the floating point unit.
3131 // Here are the patterns for 8 and 16-bits to float.
3132 // 8-bits -> float.
3133 multiclass UIntToFPROLoadPat<ValueType DstTy, ValueType SrcTy,
3134                              SDPatternOperator loadop, Instruction UCVTF,
3135                              ROAddrMode ro, Instruction LDRW, Instruction LDRX,
3136                              SubRegIndex sub> {
3137   def : Pat<(DstTy (uint_to_fp (SrcTy
3138                      (loadop (ro.Wpat GPR64sp:$Rn, GPR32:$Rm,
3139                                       ro.Wext:$extend))))),
3140            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3141                                  (LDRW GPR64sp:$Rn, GPR32:$Rm, ro.Wext:$extend),
3142                                  sub))>;
3143
3144   def : Pat<(DstTy (uint_to_fp (SrcTy
3145                      (loadop (ro.Xpat GPR64sp:$Rn, GPR64:$Rm,
3146                                       ro.Wext:$extend))))),
3147            (UCVTF (INSERT_SUBREG (DstTy (IMPLICIT_DEF)),
3148                                  (LDRX GPR64sp:$Rn, GPR64:$Rm, ro.Xext:$extend),
3149                                  sub))>;
3150 }
3151
3152 defm : UIntToFPROLoadPat<f32, i32, zextloadi8,
3153                          UCVTFv1i32, ro8, LDRBroW, LDRBroX, bsub>;
3154 def : Pat <(f32 (uint_to_fp (i32
3155                (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3156            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3157                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3158 def : Pat <(f32 (uint_to_fp (i32
3159                      (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3160            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3161                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3162 // 16-bits -> float.
3163 defm : UIntToFPROLoadPat<f32, i32, zextloadi16,
3164                          UCVTFv1i32, ro16, LDRHroW, LDRHroX, hsub>;
3165 def : Pat <(f32 (uint_to_fp (i32
3166                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3167            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3168                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3169 def : Pat <(f32 (uint_to_fp (i32
3170                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3171            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
3172                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3173 // 32-bits are handled in target specific dag combine:
3174 // performIntToFpCombine.
3175 // 64-bits integer to 32-bits floating point, not possible with
3176 // UCVTF on floating point registers (both source and destination
3177 // must have the same size).
3178
3179 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3180 // 8-bits -> double.
3181 defm : UIntToFPROLoadPat<f64, i32, zextloadi8,
3182                          UCVTFv1i64, ro8, LDRBroW, LDRBroX, bsub>;
3183 def : Pat <(f64 (uint_to_fp (i32
3184                     (zextloadi8 (am_indexed8 GPR64sp:$Rn, uimm12s1:$offset))))),
3185            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3186                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset), bsub))>;
3187 def : Pat <(f64 (uint_to_fp (i32
3188                   (zextloadi8 (am_unscaled8 GPR64sp:$Rn, simm9:$offset))))),
3189            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3190                           (LDURBi GPR64sp:$Rn, simm9:$offset), bsub))>;
3191 // 16-bits -> double.
3192 defm : UIntToFPROLoadPat<f64, i32, zextloadi16,
3193                          UCVTFv1i64, ro16, LDRHroW, LDRHroX, hsub>;
3194 def : Pat <(f64 (uint_to_fp (i32
3195                   (zextloadi16 (am_indexed16 GPR64sp:$Rn, uimm12s2:$offset))))),
3196            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3197                           (LDRHui GPR64sp:$Rn, uimm12s2:$offset), hsub))>;
3198 def : Pat <(f64 (uint_to_fp (i32
3199                   (zextloadi16 (am_unscaled16 GPR64sp:$Rn, simm9:$offset))))),
3200            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3201                           (LDURHi GPR64sp:$Rn, simm9:$offset), hsub))>;
3202 // 32-bits -> double.
3203 defm : UIntToFPROLoadPat<f64, i32, load,
3204                          UCVTFv1i64, ro32, LDRSroW, LDRSroX, ssub>;
3205 def : Pat <(f64 (uint_to_fp (i32
3206                   (load (am_indexed32 GPR64sp:$Rn, uimm12s4:$offset))))),
3207            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3208                           (LDRSui GPR64sp:$Rn, uimm12s4:$offset), ssub))>;
3209 def : Pat <(f64 (uint_to_fp (i32
3210                   (load (am_unscaled32 GPR64sp:$Rn, simm9:$offset))))),
3211            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3212                           (LDURSi GPR64sp:$Rn, simm9:$offset), ssub))>;
3213 // 64-bits -> double are handled in target specific dag combine:
3214 // performIntToFpCombine.
3215
3216 //===----------------------------------------------------------------------===//
3217 // Advanced SIMD three different-sized vector instructions.
3218 //===----------------------------------------------------------------------===//
3219
3220 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_aarch64_neon_addhn>;
3221 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_aarch64_neon_subhn>;
3222 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_aarch64_neon_raddhn>;
3223 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_aarch64_neon_rsubhn>;
3224 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_aarch64_neon_pmull>;
3225 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
3226                                              int_aarch64_neon_sabd>;
3227 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
3228                                           int_aarch64_neon_sabd>;
3229 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
3230             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
3231 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
3232                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
3233 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
3234     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3235 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
3236     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
3237 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_aarch64_neon_smull>;
3238 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
3239                                                int_aarch64_neon_sqadd>;
3240 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
3241                                                int_aarch64_neon_sqsub>;
3242 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
3243                                      int_aarch64_neon_sqdmull>;
3244 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
3245                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
3246 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
3247                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
3248 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
3249                                               int_aarch64_neon_uabd>;
3250 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
3251                                           int_aarch64_neon_uabd>;
3252 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
3253                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
3254 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
3255                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
3256 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
3257     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3258 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
3259     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
3260 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_aarch64_neon_umull>;
3261 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
3262                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
3263 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
3264                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
3265
3266 // Additional patterns for SMULL and UMULL
3267 multiclass Neon_mul_widen_patterns<SDPatternOperator opnode,
3268   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3269   def : Pat<(v8i16 (opnode (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3270             (INST8B V64:$Rn, V64:$Rm)>;
3271   def : Pat<(v4i32 (opnode (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3272             (INST4H V64:$Rn, V64:$Rm)>;
3273   def : Pat<(v2i64 (opnode (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3274             (INST2S V64:$Rn, V64:$Rm)>;
3275 }
3276
3277 defm : Neon_mul_widen_patterns<AArch64smull, SMULLv8i8_v8i16,
3278   SMULLv4i16_v4i32, SMULLv2i32_v2i64>;
3279 defm : Neon_mul_widen_patterns<AArch64umull, UMULLv8i8_v8i16,
3280   UMULLv4i16_v4i32, UMULLv2i32_v2i64>;
3281
3282 // Additional patterns for SMLAL/SMLSL and UMLAL/UMLSL
3283 multiclass Neon_mulacc_widen_patterns<SDPatternOperator opnode,
3284   Instruction INST8B, Instruction INST4H, Instruction INST2S> {
3285   def : Pat<(v8i16 (opnode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm))),
3286             (INST8B V128:$Rd, V64:$Rn, V64:$Rm)>;
3287   def : Pat<(v4i32 (opnode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm))),
3288             (INST4H V128:$Rd, V64:$Rn, V64:$Rm)>;
3289   def : Pat<(v2i64 (opnode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm))),
3290             (INST2S  V128:$Rd, V64:$Rn, V64:$Rm)>;
3291 }
3292
3293 defm : Neon_mulacc_widen_patterns<
3294   TriOpFrag<(add node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3295   SMLALv8i8_v8i16, SMLALv4i16_v4i32, SMLALv2i32_v2i64>;
3296 defm : Neon_mulacc_widen_patterns<
3297   TriOpFrag<(add node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3298   UMLALv8i8_v8i16, UMLALv4i16_v4i32, UMLALv2i32_v2i64>;
3299 defm : Neon_mulacc_widen_patterns<
3300   TriOpFrag<(sub node:$LHS, (AArch64smull node:$MHS, node:$RHS))>,
3301   SMLSLv8i8_v8i16, SMLSLv4i16_v4i32, SMLSLv2i32_v2i64>;
3302 defm : Neon_mulacc_widen_patterns<
3303   TriOpFrag<(sub node:$LHS, (AArch64umull node:$MHS, node:$RHS))>,
3304   UMLSLv8i8_v8i16, UMLSLv4i16_v4i32, UMLSLv2i32_v2i64>;
3305
3306 // Patterns for 64-bit pmull
3307 def : Pat<(int_aarch64_neon_pmull64 V64:$Rn, V64:$Rm),
3308           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
3309 def : Pat<(int_aarch64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
3310                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
3311           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
3312
3313 // CodeGen patterns for addhn and subhn instructions, which can actually be
3314 // written in LLVM IR without too much difficulty.
3315
3316 // ADDHN
3317 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
3318           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3319 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3320                                            (i32 16))))),
3321           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3322 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3323                                            (i32 32))))),
3324           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3325 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3326                           (trunc (v8i16 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3327                                                     (i32 8))))),
3328           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3329                             V128:$Rn, V128:$Rm)>;
3330 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3331                           (trunc (v4i32 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3332                                                     (i32 16))))),
3333           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3334                             V128:$Rn, V128:$Rm)>;
3335 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3336                           (trunc (v2i64 (AArch64vlshr (add V128:$Rn, V128:$Rm),
3337                                                     (i32 32))))),
3338           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3339                             V128:$Rn, V128:$Rm)>;
3340
3341 // SUBHN
3342 def : Pat<(v8i8 (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
3343           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
3344 def : Pat<(v4i16 (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3345                                            (i32 16))))),
3346           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
3347 def : Pat<(v2i32 (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3348                                            (i32 32))))),
3349           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
3350 def : Pat<(concat_vectors (v8i8 V64:$Rd),
3351                           (trunc (v8i16 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3352                                                     (i32 8))))),
3353           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3354                             V128:$Rn, V128:$Rm)>;
3355 def : Pat<(concat_vectors (v4i16 V64:$Rd),
3356                           (trunc (v4i32 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3357                                                     (i32 16))))),
3358           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3359                             V128:$Rn, V128:$Rm)>;
3360 def : Pat<(concat_vectors (v2i32 V64:$Rd),
3361                           (trunc (v2i64 (AArch64vlshr (sub V128:$Rn, V128:$Rm),
3362                                                     (i32 32))))),
3363           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
3364                             V128:$Rn, V128:$Rm)>;
3365
3366 //----------------------------------------------------------------------------
3367 // AdvSIMD bitwise extract from vector instruction.
3368 //----------------------------------------------------------------------------
3369
3370 defm EXT : SIMDBitwiseExtract<"ext">;
3371
3372 def : Pat<(v4i16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3373           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3374 def : Pat<(v8i16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3375           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3376 def : Pat<(v2i32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3377           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3378 def : Pat<(v2f32 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3379           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3380 def : Pat<(v4i32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3381           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3382 def : Pat<(v4f32 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3383           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3384 def : Pat<(v2i64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3385           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3386 def : Pat<(v2f64 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3387           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3388 def : Pat<(v4f16 (AArch64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
3389           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
3390 def : Pat<(v8f16 (AArch64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
3391           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
3392
3393 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
3394 // 128-bit vector.
3395 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
3396           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3397 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
3398           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3399 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
3400           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3401 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
3402           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3403 def : Pat<(v4f16 (extract_subvector V128:$Rn, (i64 4))),
3404           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3405 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
3406           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3407 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
3408           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
3409
3410
3411 //----------------------------------------------------------------------------
3412 // AdvSIMD zip vector
3413 //----------------------------------------------------------------------------
3414
3415 defm TRN1 : SIMDZipVector<0b010, "trn1", AArch64trn1>;
3416 defm TRN2 : SIMDZipVector<0b110, "trn2", AArch64trn2>;
3417 defm UZP1 : SIMDZipVector<0b001, "uzp1", AArch64uzp1>;
3418 defm UZP2 : SIMDZipVector<0b101, "uzp2", AArch64uzp2>;
3419 defm ZIP1 : SIMDZipVector<0b011, "zip1", AArch64zip1>;
3420 defm ZIP2 : SIMDZipVector<0b111, "zip2", AArch64zip2>;
3421
3422 //----------------------------------------------------------------------------
3423 // AdvSIMD TBL/TBX instructions
3424 //----------------------------------------------------------------------------
3425
3426 defm TBL : SIMDTableLookup<    0, "tbl">;
3427 defm TBX : SIMDTableLookupTied<1, "tbx">;
3428
3429 def : Pat<(v8i8 (int_aarch64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3430           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
3431 def : Pat<(v16i8 (int_aarch64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3432           (TBLv16i8One V128:$Ri, V128:$Rn)>;
3433
3434 def : Pat<(v8i8 (int_aarch64_neon_tbx1 (v8i8 V64:$Rd),
3435                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
3436           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
3437 def : Pat<(v16i8 (int_aarch64_neon_tbx1 (v16i8 V128:$Rd),
3438                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
3439           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
3440
3441
3442 //----------------------------------------------------------------------------
3443 // AdvSIMD scalar CPY instruction
3444 //----------------------------------------------------------------------------
3445
3446 defm CPY : SIMDScalarCPY<"cpy">;
3447
3448 //----------------------------------------------------------------------------
3449 // AdvSIMD scalar pairwise instructions
3450 //----------------------------------------------------------------------------
3451
3452 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
3453 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
3454 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
3455 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
3456 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
3457 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
3458 def : Pat<(i64 (int_aarch64_neon_saddv (v2i64 V128:$Rn))),
3459           (ADDPv2i64p V128:$Rn)>;
3460 def : Pat<(i64 (int_aarch64_neon_uaddv (v2i64 V128:$Rn))),
3461           (ADDPv2i64p V128:$Rn)>;
3462 def : Pat<(f32 (int_aarch64_neon_faddv (v2f32 V64:$Rn))),
3463           (FADDPv2i32p V64:$Rn)>;
3464 def : Pat<(f32 (int_aarch64_neon_faddv (v4f32 V128:$Rn))),
3465           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
3466 def : Pat<(f64 (int_aarch64_neon_faddv (v2f64 V128:$Rn))),
3467           (FADDPv2i64p V128:$Rn)>;
3468 def : Pat<(f32 (int_aarch64_neon_fmaxnmv (v2f32 V64:$Rn))),
3469           (FMAXNMPv2i32p V64:$Rn)>;
3470 def : Pat<(f64 (int_aarch64_neon_fmaxnmv (v2f64 V128:$Rn))),
3471           (FMAXNMPv2i64p V128:$Rn)>;
3472 def : Pat<(f32 (int_aarch64_neon_fmaxv (v2f32 V64:$Rn))),
3473           (FMAXPv2i32p V64:$Rn)>;
3474 def : Pat<(f64 (int_aarch64_neon_fmaxv (v2f64 V128:$Rn))),
3475           (FMAXPv2i64p V128:$Rn)>;
3476 def : Pat<(f32 (int_aarch64_neon_fminnmv (v2f32 V64:$Rn))),
3477           (FMINNMPv2i32p V64:$Rn)>;
3478 def : Pat<(f64 (int_aarch64_neon_fminnmv (v2f64 V128:$Rn))),
3479           (FMINNMPv2i64p V128:$Rn)>;
3480 def : Pat<(f32 (int_aarch64_neon_fminv (v2f32 V64:$Rn))),
3481           (FMINPv2i32p V64:$Rn)>;
3482 def : Pat<(f64 (int_aarch64_neon_fminv (v2f64 V128:$Rn))),
3483           (FMINPv2i64p V128:$Rn)>;
3484
3485 //----------------------------------------------------------------------------
3486 // AdvSIMD INS/DUP instructions
3487 //----------------------------------------------------------------------------
3488
3489 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
3490 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
3491 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
3492 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
3493 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
3494 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
3495 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
3496
3497 def DUPv2i64lane : SIMDDup64FromElement;
3498 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
3499 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
3500 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
3501 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
3502 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
3503 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
3504
3505 def : Pat<(v2f32 (AArch64dup (f32 FPR32:$Rn))),
3506           (v2f32 (DUPv2i32lane
3507             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3508             (i64 0)))>;
3509 def : Pat<(v4f32 (AArch64dup (f32 FPR32:$Rn))),
3510           (v4f32 (DUPv4i32lane
3511             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
3512             (i64 0)))>;
3513 def : Pat<(v2f64 (AArch64dup (f64 FPR64:$Rn))),
3514           (v2f64 (DUPv2i64lane
3515             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
3516             (i64 0)))>;
3517 def : Pat<(v4f16 (AArch64dup (f16 FPR16:$Rn))),
3518           (v4f16 (DUPv4i16lane
3519             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3520             (i64 0)))>;
3521 def : Pat<(v8f16 (AArch64dup (f16 FPR16:$Rn))),
3522           (v8f16 (DUPv8i16lane
3523             (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR16:$Rn, hsub),
3524             (i64 0)))>;
3525
3526 def : Pat<(v4f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3527           (DUPv4i16lane V128:$Rn, VectorIndexH:$imm)>;
3528 def : Pat<(v8f16 (AArch64duplane16 (v8f16 V128:$Rn), VectorIndexH:$imm)),
3529           (DUPv8i16lane V128:$Rn, VectorIndexH:$imm)>;
3530
3531 def : Pat<(v2f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3532           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
3533 def : Pat<(v4f32 (AArch64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
3534          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
3535 def : Pat<(v2f64 (AArch64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
3536           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
3537
3538 // If there's an (AArch64dup (vector_extract ...) ...), we can use a duplane
3539 // instruction even if the types don't match: we just have to remap the lane
3540 // carefully. N.b. this trick only applies to truncations.
3541 def VecIndex_x2 : SDNodeXForm<imm, [{
3542   return CurDAG->getTargetConstant(2 * N->getZExtValue(), MVT::i64);
3543 }]>;
3544 def VecIndex_x4 : SDNodeXForm<imm, [{
3545   return CurDAG->getTargetConstant(4 * N->getZExtValue(), MVT::i64);
3546 }]>;
3547 def VecIndex_x8 : SDNodeXForm<imm, [{
3548   return CurDAG->getTargetConstant(8 * N->getZExtValue(), MVT::i64);
3549 }]>;
3550
3551 multiclass DUPWithTruncPats<ValueType ResVT, ValueType Src64VT,
3552                             ValueType Src128VT, ValueType ScalVT,
3553                             Instruction DUP, SDNodeXForm IdxXFORM> {
3554   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src128VT V128:$Rn),
3555                                                      imm:$idx)))),
3556             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3557
3558   def : Pat<(ResVT (AArch64dup (ScalVT (vector_extract (Src64VT V64:$Rn),
3559                                                      imm:$idx)))),
3560             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3561 }
3562
3563 defm : DUPWithTruncPats<v8i8,   v4i16, v8i16, i32, DUPv8i8lane,  VecIndex_x2>;
3564 defm : DUPWithTruncPats<v8i8,   v2i32, v4i32, i32, DUPv8i8lane,  VecIndex_x4>;
3565 defm : DUPWithTruncPats<v4i16,  v2i32, v4i32, i32, DUPv4i16lane, VecIndex_x2>;
3566
3567 defm : DUPWithTruncPats<v16i8,  v4i16, v8i16, i32, DUPv16i8lane, VecIndex_x2>;
3568 defm : DUPWithTruncPats<v16i8,  v2i32, v4i32, i32, DUPv16i8lane, VecIndex_x4>;
3569 defm : DUPWithTruncPats<v8i16,  v2i32, v4i32, i32, DUPv8i16lane, VecIndex_x2>;
3570
3571 multiclass DUPWithTrunci64Pats<ValueType ResVT, Instruction DUP,
3572                                SDNodeXForm IdxXFORM> {
3573   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v2i64 V128:$Rn),
3574                                                          imm:$idx))))),
3575             (DUP V128:$Rn, (IdxXFORM imm:$idx))>;
3576
3577   def : Pat<(ResVT (AArch64dup (i32 (trunc (vector_extract (v1i64 V64:$Rn),
3578                                                          imm:$idx))))),
3579             (DUP (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), (IdxXFORM imm:$idx))>;
3580 }
3581
3582 defm : DUPWithTrunci64Pats<v8i8,  DUPv8i8lane,   VecIndex_x8>;
3583 defm : DUPWithTrunci64Pats<v4i16, DUPv4i16lane,  VecIndex_x4>;
3584 defm : DUPWithTrunci64Pats<v2i32, DUPv2i32lane,  VecIndex_x2>;
3585
3586 defm : DUPWithTrunci64Pats<v16i8, DUPv16i8lane, VecIndex_x8>;
3587 defm : DUPWithTrunci64Pats<v8i16, DUPv8i16lane, VecIndex_x4>;
3588 defm : DUPWithTrunci64Pats<v4i32, DUPv4i32lane, VecIndex_x2>;
3589
3590 // SMOV and UMOV definitions, with some extra patterns for convenience
3591 defm SMOV : SMov;
3592 defm UMOV : UMov;
3593
3594 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3595           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
3596 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3597           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3598 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3599           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3600 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3601           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3602 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3603           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3604 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3605           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3606
3607 // Extracting i8 or i16 elements will have the zero-extend transformed to
3608 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3609 // for AArch64. Match these patterns here since UMOV already zeroes out the high
3610 // bits of the destination register.
3611 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3612                (i32 0xff)),
3613           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3614 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3615                (i32 0xffff)),
3616           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3617
3618 defm INS : SIMDIns;
3619
3620 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3621           (SUBREG_TO_REG (i32 0),
3622                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3623 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3624           (SUBREG_TO_REG (i32 0),
3625                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3626
3627 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3628           (SUBREG_TO_REG (i32 0),
3629                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3630 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3631           (SUBREG_TO_REG (i32 0),
3632                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3633
3634 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3635             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3636                                   (i32 FPR32:$Rn), ssub))>;
3637 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3638             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3639                                   (i32 FPR32:$Rn), ssub))>;
3640 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3641             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3642                                   (i64 FPR64:$Rn), dsub))>;
3643
3644 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3645           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3646 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3647           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3648 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3649           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3650
3651 def : Pat<(v4f16 (vector_insert (v4f16 V64:$Rn),
3652             (f16 FPR16:$Rm), (i64 VectorIndexS:$imm))),
3653           (EXTRACT_SUBREG
3654             (INSvi16lane
3655               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3656               VectorIndexS:$imm,
3657               (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3658               (i64 0)),
3659             dsub)>;
3660
3661 def : Pat<(v8f16 (vector_insert (v8f16 V128:$Rn),
3662             (f16 FPR16:$Rm), (i64 VectorIndexH:$imm))),
3663           (INSvi16lane
3664             V128:$Rn, VectorIndexH:$imm,
3665             (v8f16 (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR16:$Rm, hsub)),
3666             (i64 0))>;
3667
3668 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3669             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3670           (EXTRACT_SUBREG
3671             (INSvi32lane
3672               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3673               VectorIndexS:$imm,
3674               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3675               (i64 0)),
3676             dsub)>;
3677 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3678             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3679           (INSvi32lane
3680             V128:$Rn, VectorIndexS:$imm,
3681             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3682             (i64 0))>;
3683 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3684             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3685           (INSvi64lane
3686             V128:$Rn, VectorIndexD:$imm,
3687             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3688             (i64 0))>;
3689
3690 // Copy an element at a constant index in one vector into a constant indexed
3691 // element of another.
3692 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3693 // index type and INS extension
3694 def : Pat<(v16i8 (int_aarch64_neon_vcopy_lane
3695                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3696                    VectorIndexB:$idx2)),
3697           (v16i8 (INSvi8lane
3698                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3699           )>;
3700 def : Pat<(v8i16 (int_aarch64_neon_vcopy_lane
3701                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3702                    VectorIndexH:$idx2)),
3703           (v8i16 (INSvi16lane
3704                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3705           )>;
3706 def : Pat<(v4i32 (int_aarch64_neon_vcopy_lane
3707                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3708                    VectorIndexS:$idx2)),
3709           (v4i32 (INSvi32lane
3710                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3711           )>;
3712 def : Pat<(v2i64 (int_aarch64_neon_vcopy_lane
3713                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3714                    VectorIndexD:$idx2)),
3715           (v2i64 (INSvi64lane
3716                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3717           )>;
3718
3719 multiclass Neon_INS_elt_pattern<ValueType VT128, ValueType VT64,
3720                                 ValueType VTScal, Instruction INS> {
3721   def : Pat<(VT128 (vector_insert V128:$src,
3722                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3723                         imm:$Immd)),
3724             (INS V128:$src, imm:$Immd, V128:$Rn, imm:$Immn)>;
3725
3726   def : Pat<(VT128 (vector_insert V128:$src,
3727                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3728                         imm:$Immd)),
3729             (INS V128:$src, imm:$Immd,
3730                  (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn)>;
3731
3732   def : Pat<(VT64 (vector_insert V64:$src,
3733                         (VTScal (vector_extract (VT128 V128:$Rn), imm:$Immn)),
3734                         imm:$Immd)),
3735             (EXTRACT_SUBREG (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub),
3736                                  imm:$Immd, V128:$Rn, imm:$Immn),
3737                             dsub)>;
3738
3739   def : Pat<(VT64 (vector_insert V64:$src,
3740                         (VTScal (vector_extract (VT64 V64:$Rn), imm:$Immn)),
3741                         imm:$Immd)),
3742             (EXTRACT_SUBREG
3743                 (INS (SUBREG_TO_REG (i64 0), V64:$src, dsub), imm:$Immd,
3744                      (SUBREG_TO_REG (i64 0), V64:$Rn, dsub), imm:$Immn),
3745                 dsub)>;
3746 }
3747
3748 defm : Neon_INS_elt_pattern<v8f16, v4f16, f16, INSvi16lane>;
3749 defm : Neon_INS_elt_pattern<v4f32, v2f32, f32, INSvi32lane>;
3750 defm : Neon_INS_elt_pattern<v2f64, v1f64, f64, INSvi64lane>;
3751 defm : Neon_INS_elt_pattern<v16i8, v8i8,  i32, INSvi8lane>;
3752 defm : Neon_INS_elt_pattern<v8i16, v4i16, i32, INSvi16lane>;
3753 defm : Neon_INS_elt_pattern<v4i32, v2i32, i32, INSvi32lane>;
3754 defm : Neon_INS_elt_pattern<v2i64, v1i64, i64, INSvi32lane>;
3755
3756
3757 // Floating point vector extractions are codegen'd as either a sequence of
3758 // subregister extractions, possibly fed by an INS if the lane number is
3759 // anything other than zero.
3760 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3761           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3762 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3763           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3764 def : Pat<(vector_extract (v8f16 V128:$Rn), 0),
3765           (f16 (EXTRACT_SUBREG V128:$Rn, hsub))>;
3766 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3767           (f64 (EXTRACT_SUBREG
3768             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3769                          V128:$Rn, VectorIndexD:$idx),
3770             dsub))>;
3771 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3772           (f32 (EXTRACT_SUBREG
3773             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3774                          V128:$Rn, VectorIndexS:$idx),
3775             ssub))>;
3776 def : Pat<(vector_extract (v8f16 V128:$Rn), VectorIndexH:$idx),
3777           (f16 (EXTRACT_SUBREG
3778             (INSvi16lane (v8f16 (IMPLICIT_DEF)), 0,
3779                          V128:$Rn, VectorIndexH:$idx),
3780             hsub))>;
3781
3782 // All concat_vectors operations are canonicalised to act on i64 vectors for
3783 // AArch64. In the general case we need an instruction, which had just as well be
3784 // INS.
3785 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3786   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3787         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3788                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3789
3790 def : ConcatPat<v2i64, v1i64>;
3791 def : ConcatPat<v2f64, v1f64>;
3792 def : ConcatPat<v4i32, v2i32>;
3793 def : ConcatPat<v4f32, v2f32>;
3794 def : ConcatPat<v8i16, v4i16>;
3795 def : ConcatPat<v8f16, v4f16>;
3796 def : ConcatPat<v16i8, v8i8>;
3797
3798 // If the high lanes are undef, though, we can just ignore them:
3799 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3800   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3801         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3802
3803 def : ConcatUndefPat<v2i64, v1i64>;
3804 def : ConcatUndefPat<v2f64, v1f64>;
3805 def : ConcatUndefPat<v4i32, v2i32>;
3806 def : ConcatUndefPat<v4f32, v2f32>;
3807 def : ConcatUndefPat<v8i16, v4i16>;
3808 def : ConcatUndefPat<v16i8, v8i8>;
3809
3810 //----------------------------------------------------------------------------
3811 // AdvSIMD across lanes instructions
3812 //----------------------------------------------------------------------------
3813
3814 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3815 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3816 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3817 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3818 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3819 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3820 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3821 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_aarch64_neon_fmaxnmv>;
3822 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_aarch64_neon_fmaxv>;
3823 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_aarch64_neon_fminnmv>;
3824 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_aarch64_neon_fminv>;
3825
3826 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3827 // If there is a sign extension after this intrinsic, consume it as smov already
3828 // performed it
3829   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3830         (i32 (SMOVvi8to32
3831           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3832             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3833           (i64 0)))>;
3834   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3835         (i32 (SMOVvi8to32
3836           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3837             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3838           (i64 0)))>;
3839 // If there is a sign extension after this intrinsic, consume it as smov already
3840 // performed it
3841 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3842         (i32 (SMOVvi8to32
3843           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3844            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3845           (i64 0)))>;
3846 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3847         (i32 (SMOVvi8to32
3848           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3849            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3850           (i64 0)))>;
3851 // If there is a sign extension after this intrinsic, consume it as smov already
3852 // performed it
3853 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3854           (i32 (SMOVvi16to32
3855            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3856             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3857            (i64 0)))>;
3858 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3859           (i32 (SMOVvi16to32
3860            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3861             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3862            (i64 0)))>;
3863 // If there is a sign extension after this intrinsic, consume it as smov already
3864 // performed it
3865 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3866         (i32 (SMOVvi16to32
3867           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3868            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3869           (i64 0)))>;
3870 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3871         (i32 (SMOVvi16to32
3872           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3873            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3874           (i64 0)))>;
3875
3876 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3877         (i32 (EXTRACT_SUBREG
3878           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3879            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3880           ssub))>;
3881 }
3882
3883 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3884 // If there is a masking operation keeping only what has been actually
3885 // generated, consume it.
3886   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3887         (i32 (EXTRACT_SUBREG
3888           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3889             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3890           ssub))>;
3891   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3892         (i32 (EXTRACT_SUBREG
3893           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3894             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3895           ssub))>;
3896 // If there is a masking operation keeping only what has been actually
3897 // generated, consume it.
3898 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3899         (i32 (EXTRACT_SUBREG
3900           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3901             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3902           ssub))>;
3903 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3904         (i32 (EXTRACT_SUBREG
3905           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3906             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3907           ssub))>;
3908
3909 // If there is a masking operation keeping only what has been actually
3910 // generated, consume it.
3911 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3912           (i32 (EXTRACT_SUBREG
3913             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3914               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3915             ssub))>;
3916 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3917           (i32 (EXTRACT_SUBREG
3918             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3919               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3920             ssub))>;
3921 // If there is a masking operation keeping only what has been actually
3922 // generated, consume it.
3923 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3924         (i32 (EXTRACT_SUBREG
3925           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3926             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3927           ssub))>;
3928 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3929         (i32 (EXTRACT_SUBREG
3930           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3931             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3932           ssub))>;
3933
3934 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3935         (i32 (EXTRACT_SUBREG
3936           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3937             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3938           ssub))>;
3939
3940 }
3941
3942 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3943   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3944         (i32 (SMOVvi16to32
3945           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3946             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3947           (i64 0)))>;
3948 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3949         (i32 (SMOVvi16to32
3950           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3951            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3952           (i64 0)))>;
3953
3954 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3955           (i32 (EXTRACT_SUBREG
3956            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3957             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3958            ssub))>;
3959 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3960         (i32 (EXTRACT_SUBREG
3961           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3962            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3963           ssub))>;
3964
3965 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3966         (i64 (EXTRACT_SUBREG
3967           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3968            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3969           dsub))>;
3970 }
3971
3972 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3973                                                 Intrinsic intOp> {
3974   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3975         (i32 (EXTRACT_SUBREG
3976           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3977             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3978           ssub))>;
3979 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3980         (i32 (EXTRACT_SUBREG
3981           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3982             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3983           ssub))>;
3984
3985 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3986           (i32 (EXTRACT_SUBREG
3987             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3988               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3989             ssub))>;
3990 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3991         (i32 (EXTRACT_SUBREG
3992           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3993             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3994           ssub))>;
3995
3996 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3997         (i64 (EXTRACT_SUBREG
3998           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3999             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
4000           dsub))>;
4001 }
4002
4003 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_aarch64_neon_saddv>;
4004 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4005 def : Pat<(i32 (int_aarch64_neon_saddv (v2i32 V64:$Rn))),
4006           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4007
4008 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_aarch64_neon_uaddv>;
4009 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
4010 def : Pat<(i32 (int_aarch64_neon_uaddv (v2i32 V64:$Rn))),
4011           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4012
4013 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_aarch64_neon_smaxv>;
4014 def : Pat<(i32 (int_aarch64_neon_smaxv (v2i32 V64:$Rn))),
4015            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4016
4017 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_aarch64_neon_sminv>;
4018 def : Pat<(i32 (int_aarch64_neon_sminv (v2i32 V64:$Rn))),
4019            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4020
4021 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_aarch64_neon_umaxv>;
4022 def : Pat<(i32 (int_aarch64_neon_umaxv (v2i32 V64:$Rn))),
4023            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4024
4025 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_aarch64_neon_uminv>;
4026 def : Pat<(i32 (int_aarch64_neon_uminv (v2i32 V64:$Rn))),
4027            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
4028
4029 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_aarch64_neon_saddlv>;
4030 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_aarch64_neon_uaddlv>;
4031
4032 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
4033 def : Pat<(i64 (int_aarch64_neon_saddlv (v2i32 V64:$Rn))),
4034           (i64 (EXTRACT_SUBREG
4035             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4036               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
4037             dsub))>;
4038 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
4039 def : Pat<(i64 (int_aarch64_neon_uaddlv (v2i32 V64:$Rn))),
4040           (i64 (EXTRACT_SUBREG
4041             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4042               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
4043             dsub))>;
4044
4045 //------------------------------------------------------------------------------
4046 // AdvSIMD modified immediate instructions
4047 //------------------------------------------------------------------------------
4048
4049 // AdvSIMD BIC
4050 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", AArch64bici>;
4051 // AdvSIMD ORR
4052 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", AArch64orri>;
4053
4054 def : InstAlias<"bic $Vd.4h, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4055 def : InstAlias<"bic $Vd.8h, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4056 def : InstAlias<"bic $Vd.2s, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4057 def : InstAlias<"bic $Vd.4s, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4058
4059 def : InstAlias<"bic.4h $Vd, $imm", (BICv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4060 def : InstAlias<"bic.8h $Vd, $imm", (BICv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4061 def : InstAlias<"bic.2s $Vd, $imm", (BICv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4062 def : InstAlias<"bic.4s $Vd, $imm", (BICv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4063
4064 def : InstAlias<"orr $Vd.4h, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0)>;
4065 def : InstAlias<"orr $Vd.8h, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0)>;
4066 def : InstAlias<"orr $Vd.2s, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0)>;
4067 def : InstAlias<"orr $Vd.4s, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0)>;
4068
4069 def : InstAlias<"orr.4h $Vd, $imm", (ORRv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4070 def : InstAlias<"orr.8h $Vd, $imm", (ORRv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4071 def : InstAlias<"orr.2s $Vd, $imm", (ORRv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4072 def : InstAlias<"orr.4s $Vd, $imm", (ORRv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4073
4074 // AdvSIMD FMOV
4075 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
4076                                               "fmov", ".2d",
4077                        [(set (v2f64 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4078 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
4079                                               "fmov", ".2s",
4080                        [(set (v2f32 V64:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4081 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
4082                                               "fmov", ".4s",
4083                        [(set (v4f32 V128:$Rd), (AArch64fmov imm0_255:$imm8))]>;
4084
4085 // AdvSIMD MOVI
4086
4087 // EDIT byte mask: scalar
4088 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4089 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
4090                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
4091 // The movi_edit node has the immediate value already encoded, so we use
4092 // a plain imm0_255 here.
4093 def : Pat<(f64 (AArch64movi_edit imm0_255:$shift)),
4094           (MOVID imm0_255:$shift)>;
4095
4096 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
4097 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
4098 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
4099 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
4100
4101 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
4102 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
4103 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
4104 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
4105
4106 // EDIT byte mask: 2d
4107
4108 // The movi_edit node has the immediate value already encoded, so we use
4109 // a plain imm0_255 in the pattern
4110 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
4111 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
4112                                                 simdimmtype10,
4113                                                 "movi", ".2d",
4114                    [(set (v2i64 V128:$Rd), (AArch64movi_edit imm0_255:$imm8))]>;
4115
4116
4117 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
4118 // Complexity is added to break a tie with a plain MOVI.
4119 let AddedComplexity = 1 in {
4120 def : Pat<(f32   fpimm0),
4121           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
4122       Requires<[HasZCZ]>;
4123 def : Pat<(f64   fpimm0),
4124           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
4125       Requires<[HasZCZ]>;
4126 }
4127
4128 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4129 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4130 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4131 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
4132
4133 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4134 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4135 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4136 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
4137
4138 def : Pat<(v2f64 (AArch64dup (f64 fpimm0))), (MOVIv2d_ns (i32 0))>;
4139 def : Pat<(v4f32 (AArch64dup (f32 fpimm0))), (MOVIv2d_ns (i32 0))>;
4140
4141 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4142 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
4143
4144 def : InstAlias<"movi $Vd.4h, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4145 def : InstAlias<"movi $Vd.8h, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4146 def : InstAlias<"movi $Vd.2s, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4147 def : InstAlias<"movi $Vd.4s, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4148
4149 def : InstAlias<"movi.4h $Vd, $imm", (MOVIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4150 def : InstAlias<"movi.8h $Vd, $imm", (MOVIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4151 def : InstAlias<"movi.2s $Vd, $imm", (MOVIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4152 def : InstAlias<"movi.4s $Vd, $imm", (MOVIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4153
4154 def : Pat<(v2i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4155           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
4156 def : Pat<(v4i32 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4157           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
4158 def : Pat<(v4i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4159           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
4160 def : Pat<(v8i16 (AArch64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
4161           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
4162
4163 // EDIT per word: 2s & 4s with MSL shifter
4164 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
4165                       [(set (v2i32 V64:$Rd),
4166                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4167 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
4168                       [(set (v4i32 V128:$Rd),
4169                             (AArch64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4170
4171 // Per byte: 8b & 16b
4172 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
4173                                                  "movi", ".8b",
4174                        [(set (v8i8 V64:$Rd), (AArch64movi imm0_255:$imm8))]>;
4175 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
4176                                                  "movi", ".16b",
4177                        [(set (v16i8 V128:$Rd), (AArch64movi imm0_255:$imm8))]>;
4178
4179 // AdvSIMD MVNI
4180
4181 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
4182 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
4183
4184 def : InstAlias<"mvni $Vd.4h, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4185 def : InstAlias<"mvni $Vd.8h, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4186 def : InstAlias<"mvni $Vd.2s, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4187 def : InstAlias<"mvni $Vd.4s, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4188
4189 def : InstAlias<"mvni.4h $Vd, $imm", (MVNIv4i16 V64:$Vd,  imm0_255:$imm, 0), 0>;
4190 def : InstAlias<"mvni.8h $Vd, $imm", (MVNIv8i16 V128:$Vd, imm0_255:$imm, 0), 0>;
4191 def : InstAlias<"mvni.2s $Vd, $imm", (MVNIv2i32 V64:$Vd,  imm0_255:$imm, 0), 0>;
4192 def : InstAlias<"mvni.4s $Vd, $imm", (MVNIv4i32 V128:$Vd, imm0_255:$imm, 0), 0>;
4193
4194 def : Pat<(v2i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4195           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
4196 def : Pat<(v4i32 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4197           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
4198 def : Pat<(v4i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4199           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
4200 def : Pat<(v8i16 (AArch64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
4201           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
4202
4203 // EDIT per word: 2s & 4s with MSL shifter
4204 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
4205                       [(set (v2i32 V64:$Rd),
4206                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4207 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
4208                       [(set (v4i32 V128:$Rd),
4209                             (AArch64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
4210
4211 //----------------------------------------------------------------------------
4212 // AdvSIMD indexed element
4213 //----------------------------------------------------------------------------
4214
4215 let hasSideEffects = 0 in {
4216   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
4217   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
4218 }
4219
4220 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
4221 // instruction expects the addend first, while the intrinsic expects it last.
4222
4223 // On the other hand, there are quite a few valid combinatorial options due to
4224 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
4225 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4226            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
4227 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
4228            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
4229
4230 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4231            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
4232 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4233            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
4234 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4235            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
4236 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
4237            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
4238
4239 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
4240   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4241   // and DUP scalar.
4242   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4243                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4244                                            VectorIndexS:$idx))),
4245             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4246   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4247                            (v2f32 (AArch64duplane32
4248                                       (v4f32 (insert_subvector undef,
4249                                                  (v2f32 (fneg V64:$Rm)),
4250                                                  (i32 0))),
4251                                       VectorIndexS:$idx)))),
4252             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4253                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4254                                VectorIndexS:$idx)>;
4255   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
4256                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4257             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
4258                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4259
4260   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
4261   // and DUP scalar.
4262   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4263                            (AArch64duplane32 (v4f32 (fneg V128:$Rm)),
4264                                            VectorIndexS:$idx))),
4265             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
4266                                VectorIndexS:$idx)>;
4267   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4268                            (v4f32 (AArch64duplane32
4269                                       (v4f32 (insert_subvector undef,
4270                                                  (v2f32 (fneg V64:$Rm)),
4271                                                  (i32 0))),
4272                                       VectorIndexS:$idx)))),
4273             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4274                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
4275                                VectorIndexS:$idx)>;
4276   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
4277                            (AArch64dup (f32 (fneg FPR32Op:$Rm))))),
4278             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
4279                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
4280
4281   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
4282   // (DUPLANE from 64-bit would be trivial).
4283   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4284                            (AArch64duplane64 (v2f64 (fneg V128:$Rm)),
4285                                            VectorIndexD:$idx))),
4286             (FMLSv2i64_indexed
4287                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
4288   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
4289                            (AArch64dup (f64 (fneg FPR64Op:$Rm))))),
4290             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
4291                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
4292
4293   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
4294   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4295                          (vector_extract (v4f32 (fneg V128:$Rm)),
4296                                          VectorIndexS:$idx))),
4297             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4298                 V128:$Rm, VectorIndexS:$idx)>;
4299   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
4300                          (vector_extract (v2f32 (fneg V64:$Rm)),
4301                                          VectorIndexS:$idx))),
4302             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
4303                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
4304
4305   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
4306   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
4307                          (vector_extract (v2f64 (fneg V128:$Rm)),
4308                                          VectorIndexS:$idx))),
4309             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
4310                 V128:$Rm, VectorIndexS:$idx)>;
4311 }
4312
4313 defm : FMLSIndexedAfterNegPatterns<
4314            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
4315 defm : FMLSIndexedAfterNegPatterns<
4316            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
4317
4318 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_aarch64_neon_fmulx>;
4319 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
4320
4321 def : Pat<(v2f32 (fmul V64:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4322           (FMULv2i32_indexed V64:$Rn,
4323             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4324             (i64 0))>;
4325 def : Pat<(v4f32 (fmul V128:$Rn, (AArch64dup (f32 FPR32:$Rm)))),
4326           (FMULv4i32_indexed V128:$Rn,
4327             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
4328             (i64 0))>;
4329 def : Pat<(v2f64 (fmul V128:$Rn, (AArch64dup (f64 FPR64:$Rm)))),
4330           (FMULv2i64_indexed V128:$Rn,
4331             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
4332             (i64 0))>;
4333
4334 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_aarch64_neon_sqdmulh>;
4335 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_aarch64_neon_sqrdmulh>;
4336 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
4337               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
4338 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
4339               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
4340 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
4341 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
4342     TriOpFrag<(add node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4343 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
4344     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_smull node:$MHS, node:$RHS))>>;
4345 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
4346                 int_aarch64_neon_smull>;
4347 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
4348                                            int_aarch64_neon_sqadd>;
4349 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
4350                                            int_aarch64_neon_sqsub>;
4351 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_aarch64_neon_sqdmull>;
4352 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
4353     TriOpFrag<(add node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4354 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
4355     TriOpFrag<(sub node:$LHS, (int_aarch64_neon_umull node:$MHS, node:$RHS))>>;
4356 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
4357                 int_aarch64_neon_umull>;
4358
4359 // A scalar sqdmull with the second operand being a vector lane can be
4360 // handled directly with the indexed instruction encoding.
4361 def : Pat<(int_aarch64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
4362                                           (vector_extract (v4i32 V128:$Vm),
4363                                                            VectorIndexS:$idx)),
4364           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
4365
4366 //----------------------------------------------------------------------------
4367 // AdvSIMD scalar shift instructions
4368 //----------------------------------------------------------------------------
4369 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
4370 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
4371 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
4372 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
4373 // Codegen patterns for the above. We don't put these directly on the
4374 // instructions because TableGen's type inference can't handle the truth.
4375 // Having the same base pattern for fp <--> int totally freaks it out.
4376 def : Pat<(int_aarch64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
4377           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
4378 def : Pat<(int_aarch64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
4379           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
4380 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
4381           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4382 def : Pat<(i64 (int_aarch64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
4383           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4384 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
4385                                             vecshiftR64:$imm)),
4386           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
4387 def : Pat<(v1i64 (int_aarch64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
4388                                             vecshiftR64:$imm)),
4389           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
4390 def : Pat<(int_aarch64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
4391           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4392 def : Pat<(int_aarch64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
4393           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
4394 def : Pat<(f64 (int_aarch64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4395           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4396 def : Pat<(f64 (int_aarch64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
4397           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4398 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
4399                                             vecshiftR64:$imm)),
4400           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4401 def : Pat<(v1f64 (int_aarch64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
4402                                             vecshiftR64:$imm)),
4403           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
4404
4405 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", AArch64vshl>;
4406 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
4407 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
4408                                      int_aarch64_neon_sqrshrn>;
4409 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
4410                                      int_aarch64_neon_sqrshrun>;
4411 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4412 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4413 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
4414                                      int_aarch64_neon_sqshrn>;
4415 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
4416                                      int_aarch64_neon_sqshrun>;
4417 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
4418 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", AArch64srshri>;
4419 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
4420     TriOpFrag<(add node:$LHS,
4421                    (AArch64srshri node:$MHS, node:$RHS))>>;
4422 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", AArch64vashr>;
4423 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
4424     TriOpFrag<(add node:$LHS,
4425                    (AArch64vashr node:$MHS, node:$RHS))>>;
4426 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
4427                                      int_aarch64_neon_uqrshrn>;
4428 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4429 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
4430                                      int_aarch64_neon_uqshrn>;
4431 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", AArch64urshri>;
4432 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
4433     TriOpFrag<(add node:$LHS,
4434                    (AArch64urshri node:$MHS, node:$RHS))>>;
4435 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", AArch64vlshr>;
4436 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
4437     TriOpFrag<(add node:$LHS,
4438                    (AArch64vlshr node:$MHS, node:$RHS))>>;
4439
4440 //----------------------------------------------------------------------------
4441 // AdvSIMD vector shift instructions
4442 //----------------------------------------------------------------------------
4443 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_aarch64_neon_vcvtfp2fxs>;
4444 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_aarch64_neon_vcvtfp2fxu>;
4445 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
4446                                    int_aarch64_neon_vcvtfxs2fp>;
4447 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
4448                                          int_aarch64_neon_rshrn>;
4449 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", AArch64vshl>;
4450 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
4451                           BinOpFrag<(trunc (AArch64vashr node:$LHS, node:$RHS))>>;
4452 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_aarch64_neon_vsli>;
4453 def : Pat<(v1i64 (int_aarch64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4454                                       (i32 vecshiftL64:$imm))),
4455           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
4456 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
4457                                          int_aarch64_neon_sqrshrn>;
4458 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
4459                                          int_aarch64_neon_sqrshrun>;
4460 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", AArch64sqshlui>;
4461 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", AArch64sqshli>;
4462 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
4463                                          int_aarch64_neon_sqshrn>;
4464 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
4465                                          int_aarch64_neon_sqshrun>;
4466 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_aarch64_neon_vsri>;
4467 def : Pat<(v1i64 (int_aarch64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
4468                                       (i32 vecshiftR64:$imm))),
4469           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
4470 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", AArch64srshri>;
4471 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
4472                  TriOpFrag<(add node:$LHS,
4473                                 (AArch64srshri node:$MHS, node:$RHS))> >;
4474 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
4475                 BinOpFrag<(AArch64vshl (sext node:$LHS), node:$RHS)>>;
4476
4477 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", AArch64vashr>;
4478 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
4479                 TriOpFrag<(add node:$LHS, (AArch64vashr node:$MHS, node:$RHS))>>;
4480 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
4481                         int_aarch64_neon_vcvtfxu2fp>;
4482 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
4483                                          int_aarch64_neon_uqrshrn>;
4484 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", AArch64uqshli>;
4485 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
4486                                          int_aarch64_neon_uqshrn>;
4487 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", AArch64urshri>;
4488 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
4489                 TriOpFrag<(add node:$LHS,
4490                                (AArch64urshri node:$MHS, node:$RHS))> >;
4491 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
4492                 BinOpFrag<(AArch64vshl (zext node:$LHS), node:$RHS)>>;
4493 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", AArch64vlshr>;
4494 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
4495                 TriOpFrag<(add node:$LHS, (AArch64vlshr node:$MHS, node:$RHS))> >;
4496
4497 // SHRN patterns for when a logical right shift was used instead of arithmetic
4498 // (the immediate guarantees no sign bits actually end up in the result so it
4499 // doesn't matter).
4500 def : Pat<(v8i8 (trunc (AArch64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
4501           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
4502 def : Pat<(v4i16 (trunc (AArch64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
4503           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
4504 def : Pat<(v2i32 (trunc (AArch64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
4505           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
4506
4507 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
4508                                  (trunc (AArch64vlshr (v8i16 V128:$Rn),
4509                                                     vecshiftR16Narrow:$imm)))),
4510           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4511                            V128:$Rn, vecshiftR16Narrow:$imm)>;
4512 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
4513                                  (trunc (AArch64vlshr (v4i32 V128:$Rn),
4514                                                     vecshiftR32Narrow:$imm)))),
4515           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4516                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4517 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
4518                                  (trunc (AArch64vlshr (v2i64 V128:$Rn),
4519                                                     vecshiftR64Narrow:$imm)))),
4520           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4521                            V128:$Rn, vecshiftR32Narrow:$imm)>;
4522
4523 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
4524 // Anyexts are implemented as zexts.
4525 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
4526 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4527 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
4528 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
4529 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4530 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
4531 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
4532 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4533 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
4534 // Also match an extend from the upper half of a 128 bit source register.
4535 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4536           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4537 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4538           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
4539 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
4540           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
4541 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4542           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4543 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4544           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
4545 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
4546           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
4547 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4548           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4549 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4550           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
4551 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
4552           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
4553
4554 // Vector shift sxtl aliases
4555 def : InstAlias<"sxtl.8h $dst, $src1",
4556                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4557 def : InstAlias<"sxtl $dst.8h, $src1.8b",
4558                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4559 def : InstAlias<"sxtl.4s $dst, $src1",
4560                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4561 def : InstAlias<"sxtl $dst.4s, $src1.4h",
4562                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4563 def : InstAlias<"sxtl.2d $dst, $src1",
4564                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4565 def : InstAlias<"sxtl $dst.2d, $src1.2s",
4566                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4567
4568 // Vector shift sxtl2 aliases
4569 def : InstAlias<"sxtl2.8h $dst, $src1",
4570                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4571 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
4572                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4573 def : InstAlias<"sxtl2.4s $dst, $src1",
4574                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4575 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
4576                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4577 def : InstAlias<"sxtl2.2d $dst, $src1",
4578                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4579 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
4580                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4581
4582 // Vector shift uxtl aliases
4583 def : InstAlias<"uxtl.8h $dst, $src1",
4584                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4585 def : InstAlias<"uxtl $dst.8h, $src1.8b",
4586                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
4587 def : InstAlias<"uxtl.4s $dst, $src1",
4588                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4589 def : InstAlias<"uxtl $dst.4s, $src1.4h",
4590                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
4591 def : InstAlias<"uxtl.2d $dst, $src1",
4592                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4593 def : InstAlias<"uxtl $dst.2d, $src1.2s",
4594                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
4595
4596 // Vector shift uxtl2 aliases
4597 def : InstAlias<"uxtl2.8h $dst, $src1",
4598                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4599 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
4600                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
4601 def : InstAlias<"uxtl2.4s $dst, $src1",
4602                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4603 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
4604                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
4605 def : InstAlias<"uxtl2.2d $dst, $src1",
4606                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4607 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
4608                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
4609
4610 // If an integer is about to be converted to a floating point value,
4611 // just load it on the floating point unit.
4612 // These patterns are more complex because floating point loads do not
4613 // support sign extension.
4614 // The sign extension has to be explicitly added and is only supported for
4615 // one step: byte-to-half, half-to-word, word-to-doubleword.
4616 // SCVTF GPR -> FPR is 9 cycles.
4617 // SCVTF FPR -> FPR is 4 cyclces.
4618 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
4619 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
4620 // and still being faster.
4621 // However, this is not good for code size.
4622 // 8-bits -> float. 2 sizes step-up.
4623 class SExtLoadi8CVTf32Pat<dag addrmode, dag INST>
4624   : Pat<(f32 (sint_to_fp (i32 (sextloadi8 addrmode)))),
4625         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4626                             (SSHLLv4i16_shift
4627                               (f64
4628                                 (EXTRACT_SUBREG
4629                                   (SSHLLv8i8_shift
4630                                     (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4631                                         INST,
4632                                         bsub),
4633                                     0),
4634                                   dsub)),
4635                                0),
4636                              ssub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4637
4638 def : SExtLoadi8CVTf32Pat<(ro8.Wpat GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext),
4639                           (LDRBroW  GPR64sp:$Rn, GPR32:$Rm, ro8.Wext:$ext)>;
4640 def : SExtLoadi8CVTf32Pat<(ro8.Xpat GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext),
4641                           (LDRBroX  GPR64sp:$Rn, GPR64:$Rm, ro8.Xext:$ext)>;
4642 def : SExtLoadi8CVTf32Pat<(am_indexed8 GPR64sp:$Rn, uimm12s1:$offset),
4643                           (LDRBui GPR64sp:$Rn, uimm12s1:$offset)>;
4644 def : SExtLoadi8CVTf32Pat<(am_unscaled8 GPR64sp:$Rn, simm9:$offset),
4645                           (LDURBi GPR64sp:$Rn, simm9:$offset)>;
4646
4647 // 16-bits -> float. 1 size step-up.
4648 class SExtLoadi16CVTf32Pat<dag addrmode, dag INST>
4649   : Pat<(f32 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4650         (SCVTFv1i32 (f32 (EXTRACT_SUBREG
4651                             (SSHLLv4i16_shift
4652                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4653                                   INST,
4654                                   hsub),
4655                                 0),
4656                             ssub)))>, Requires<[NotForCodeSize]>;
4657
4658 def : SExtLoadi16CVTf32Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4659                            (LDRHroW   GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4660 def : SExtLoadi16CVTf32Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4661                            (LDRHroX   GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4662 def : SExtLoadi16CVTf32Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4663                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4664 def : SExtLoadi16CVTf32Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4665                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4666
4667 // 32-bits to 32-bits are handled in target specific dag combine:
4668 // performIntToFpCombine.
4669 // 64-bits integer to 32-bits floating point, not possible with
4670 // SCVTF on floating point registers (both source and destination
4671 // must have the same size).
4672
4673 // Here are the patterns for 8, 16, 32, and 64-bits to double.
4674 // 8-bits -> double. 3 size step-up: give up.
4675 // 16-bits -> double. 2 size step.
4676 class SExtLoadi16CVTf64Pat<dag addrmode, dag INST>
4677   : Pat <(f64 (sint_to_fp (i32 (sextloadi16 addrmode)))),
4678            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4679                               (SSHLLv2i32_shift
4680                                  (f64
4681                                   (EXTRACT_SUBREG
4682                                     (SSHLLv4i16_shift
4683                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4684                                         INST,
4685                                         hsub),
4686                                      0),
4687                                    dsub)),
4688                                0),
4689                              dsub)))>, Requires<[NotForCodeSize, IsCyclone]>;
4690
4691 def : SExtLoadi16CVTf64Pat<(ro16.Wpat GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext),
4692                            (LDRHroW GPR64sp:$Rn, GPR32:$Rm, ro16.Wext:$ext)>;
4693 def : SExtLoadi16CVTf64Pat<(ro16.Xpat GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext),
4694                            (LDRHroX GPR64sp:$Rn, GPR64:$Rm, ro16.Xext:$ext)>;
4695 def : SExtLoadi16CVTf64Pat<(am_indexed16 GPR64sp:$Rn, uimm12s2:$offset),
4696                            (LDRHui GPR64sp:$Rn, uimm12s2:$offset)>;
4697 def : SExtLoadi16CVTf64Pat<(am_unscaled16 GPR64sp:$Rn, simm9:$offset),
4698                            (LDURHi GPR64sp:$Rn, simm9:$offset)>;
4699 // 32-bits -> double. 1 size step-up.
4700 class SExtLoadi32CVTf64Pat<dag addrmode, dag INST>
4701   : Pat <(f64 (sint_to_fp (i32 (load addrmode)))),
4702            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4703                               (SSHLLv2i32_shift
4704                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4705                                   INST,
4706                                   ssub),
4707                                0),
4708                              dsub)))>, Requires<[NotForCodeSize]>;
4709
4710 def : SExtLoadi32CVTf64Pat<(ro32.Wpat GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext),
4711                            (LDRSroW GPR64sp:$Rn, GPR32:$Rm, ro32.Wext:$ext)>;
4712 def : SExtLoadi32CVTf64Pat<(ro32.Xpat GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext),
4713                            (LDRSroX GPR64sp:$Rn, GPR64:$Rm, ro32.Xext:$ext)>;
4714 def : SExtLoadi32CVTf64Pat<(am_indexed32 GPR64sp:$Rn, uimm12s4:$offset),
4715                            (LDRSui GPR64sp:$Rn, uimm12s4:$offset)>;
4716 def : SExtLoadi32CVTf64Pat<(am_unscaled32 GPR64sp:$Rn, simm9:$offset),
4717                            (LDURSi GPR64sp:$Rn, simm9:$offset)>;
4718
4719 // 64-bits -> double are handled in target specific dag combine:
4720 // performIntToFpCombine.
4721
4722
4723 //----------------------------------------------------------------------------
4724 // AdvSIMD Load-Store Structure
4725 //----------------------------------------------------------------------------
4726 defm LD1 : SIMDLd1Multiple<"ld1">;
4727 defm LD2 : SIMDLd2Multiple<"ld2">;
4728 defm LD3 : SIMDLd3Multiple<"ld3">;
4729 defm LD4 : SIMDLd4Multiple<"ld4">;
4730
4731 defm ST1 : SIMDSt1Multiple<"st1">;
4732 defm ST2 : SIMDSt2Multiple<"st2">;
4733 defm ST3 : SIMDSt3Multiple<"st3">;
4734 defm ST4 : SIMDSt4Multiple<"st4">;
4735
4736 class Ld1Pat<ValueType ty, Instruction INST>
4737   : Pat<(ty (load GPR64sp:$Rn)), (INST GPR64sp:$Rn)>;
4738
4739 def : Ld1Pat<v16i8, LD1Onev16b>;
4740 def : Ld1Pat<v8i16, LD1Onev8h>;
4741 def : Ld1Pat<v4i32, LD1Onev4s>;
4742 def : Ld1Pat<v2i64, LD1Onev2d>;
4743 def : Ld1Pat<v8i8,  LD1Onev8b>;
4744 def : Ld1Pat<v4i16, LD1Onev4h>;
4745 def : Ld1Pat<v2i32, LD1Onev2s>;
4746 def : Ld1Pat<v1i64, LD1Onev1d>;
4747
4748 class St1Pat<ValueType ty, Instruction INST>
4749   : Pat<(store ty:$Vt, GPR64sp:$Rn),
4750         (INST ty:$Vt, GPR64sp:$Rn)>;
4751
4752 def : St1Pat<v16i8, ST1Onev16b>;
4753 def : St1Pat<v8i16, ST1Onev8h>;
4754 def : St1Pat<v4i32, ST1Onev4s>;
4755 def : St1Pat<v2i64, ST1Onev2d>;
4756 def : St1Pat<v8i8,  ST1Onev8b>;
4757 def : St1Pat<v4i16, ST1Onev4h>;
4758 def : St1Pat<v2i32, ST1Onev2s>;
4759 def : St1Pat<v1i64, ST1Onev1d>;
4760
4761 //---
4762 // Single-element
4763 //---
4764
4765 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4766 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4767 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4768 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4769 let mayLoad = 1, hasSideEffects = 0 in {
4770 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4771 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4772 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4773 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4774 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4775 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4776 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4777 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4778 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4779 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4780 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4781 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4782 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4783 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4784 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4785 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4786 }
4787
4788 def : Pat<(v8i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4789           (LD1Rv8b GPR64sp:$Rn)>;
4790 def : Pat<(v16i8 (AArch64dup (i32 (extloadi8 GPR64sp:$Rn)))),
4791           (LD1Rv16b GPR64sp:$Rn)>;
4792 def : Pat<(v4i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4793           (LD1Rv4h GPR64sp:$Rn)>;
4794 def : Pat<(v8i16 (AArch64dup (i32 (extloadi16 GPR64sp:$Rn)))),
4795           (LD1Rv8h GPR64sp:$Rn)>;
4796 def : Pat<(v2i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4797           (LD1Rv2s GPR64sp:$Rn)>;
4798 def : Pat<(v4i32 (AArch64dup (i32 (load GPR64sp:$Rn)))),
4799           (LD1Rv4s GPR64sp:$Rn)>;
4800 def : Pat<(v2i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4801           (LD1Rv2d GPR64sp:$Rn)>;
4802 def : Pat<(v1i64 (AArch64dup (i64 (load GPR64sp:$Rn)))),
4803           (LD1Rv1d GPR64sp:$Rn)>;
4804 // Grab the floating point version too
4805 def : Pat<(v2f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4806           (LD1Rv2s GPR64sp:$Rn)>;
4807 def : Pat<(v4f32 (AArch64dup (f32 (load GPR64sp:$Rn)))),
4808           (LD1Rv4s GPR64sp:$Rn)>;
4809 def : Pat<(v2f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4810           (LD1Rv2d GPR64sp:$Rn)>;
4811 def : Pat<(v1f64 (AArch64dup (f64 (load GPR64sp:$Rn)))),
4812           (LD1Rv1d GPR64sp:$Rn)>;
4813 def : Pat<(v4f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4814           (LD1Rv4h GPR64sp:$Rn)>;
4815 def : Pat<(v8f16 (AArch64dup (f16 (load GPR64sp:$Rn)))),
4816           (LD1Rv8h GPR64sp:$Rn)>;
4817
4818 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4819                     ValueType VTy, ValueType STy, Instruction LD1>
4820   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4821            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4822         (LD1 VecListOne128:$Rd, VecIndex:$idx, GPR64sp:$Rn)>;
4823
4824 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4825 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4826 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4827 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4828 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4829 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4830 def : Ld1Lane128Pat<load,       VectorIndexH, v8f16, f16, LD1i16>;
4831
4832 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4833                    ValueType VTy, ValueType STy, Instruction LD1>
4834   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4835            (STy (scalar_load GPR64sp:$Rn)), VecIndex:$idx),
4836         (EXTRACT_SUBREG
4837             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4838                           VecIndex:$idx, GPR64sp:$Rn),
4839             dsub)>;
4840
4841 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4842 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4843 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4844 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4845 def : Ld1Lane64Pat<load,       VectorIndexH, v4f16, f16, LD1i16>;
4846
4847
4848 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4849 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4850 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4851 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4852
4853 // Stores
4854 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4855 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4856 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4857 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4858
4859 let AddedComplexity = 19 in
4860 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4861                     ValueType VTy, ValueType STy, Instruction ST1>
4862   : Pat<(scalar_store
4863              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4864              GPR64sp:$Rn),
4865         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn)>;
4866
4867 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4868 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4869 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4870 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4871 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4872 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4873 def : St1Lane128Pat<store,         VectorIndexH, v8f16, f16, ST1i16>;
4874
4875 let AddedComplexity = 19 in
4876 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4877                    ValueType VTy, ValueType STy, Instruction ST1>
4878   : Pat<(scalar_store
4879              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4880              GPR64sp:$Rn),
4881         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4882              VecIndex:$idx, GPR64sp:$Rn)>;
4883
4884 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4885 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4886 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4887 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4888 def : St1Lane64Pat<store,         VectorIndexH, v4f16, f16, ST1i16>;
4889
4890 multiclass St1LanePost64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4891                              ValueType VTy, ValueType STy, Instruction ST1,
4892                              int offset> {
4893   def : Pat<(scalar_store
4894               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4895               GPR64sp:$Rn, offset),
4896         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4897              VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4898
4899   def : Pat<(scalar_store
4900               (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4901               GPR64sp:$Rn, GPR64:$Rm),
4902         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4903              VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4904 }
4905
4906 defm : St1LanePost64Pat<post_truncsti8, VectorIndexB, v8i8, i32, ST1i8_POST, 1>;
4907 defm : St1LanePost64Pat<post_truncsti16, VectorIndexH, v4i16, i32, ST1i16_POST,
4908                         2>;
4909 defm : St1LanePost64Pat<post_store, VectorIndexS, v2i32, i32, ST1i32_POST, 4>;
4910 defm : St1LanePost64Pat<post_store, VectorIndexS, v2f32, f32, ST1i32_POST, 4>;
4911 defm : St1LanePost64Pat<post_store, VectorIndexD, v1i64, i64, ST1i64_POST, 8>;
4912 defm : St1LanePost64Pat<post_store, VectorIndexD, v1f64, f64, ST1i64_POST, 8>;
4913 defm : St1LanePost64Pat<post_store, VectorIndexH, v4f16, f16, ST1i16_POST, 2>;
4914
4915 multiclass St1LanePost128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4916                              ValueType VTy, ValueType STy, Instruction ST1,
4917                              int offset> {
4918   def : Pat<(scalar_store
4919               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4920               GPR64sp:$Rn, offset),
4921         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, XZR)>;
4922
4923   def : Pat<(scalar_store
4924               (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4925               GPR64sp:$Rn, GPR64:$Rm),
4926         (ST1 VecListOne128:$Vt, VecIndex:$idx, GPR64sp:$Rn, $Rm)>;
4927 }
4928
4929 defm : St1LanePost128Pat<post_truncsti8, VectorIndexB, v16i8, i32, ST1i8_POST,
4930                          1>;
4931 defm : St1LanePost128Pat<post_truncsti16, VectorIndexH, v8i16, i32, ST1i16_POST,
4932                          2>;
4933 defm : St1LanePost128Pat<post_store, VectorIndexS, v4i32, i32, ST1i32_POST, 4>;
4934 defm : St1LanePost128Pat<post_store, VectorIndexS, v4f32, f32, ST1i32_POST, 4>;
4935 defm : St1LanePost128Pat<post_store, VectorIndexD, v2i64, i64, ST1i64_POST, 8>;
4936 defm : St1LanePost128Pat<post_store, VectorIndexD, v2f64, f64, ST1i64_POST, 8>;
4937 defm : St1LanePost128Pat<post_store, VectorIndexH, v8f16, f16, ST1i16_POST, 2>;
4938
4939 let mayStore = 1, hasSideEffects = 0 in {
4940 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4941 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4942 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4943 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4944 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4945 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4946 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4947 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4948 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4949 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4950 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4951 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4952 }
4953
4954 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4955 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4956 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4957 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4958
4959 //----------------------------------------------------------------------------
4960 // Crypto extensions
4961 //----------------------------------------------------------------------------
4962
4963 def AESErr   : AESTiedInst<0b0100, "aese",   int_aarch64_crypto_aese>;
4964 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_aarch64_crypto_aesd>;
4965 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_aarch64_crypto_aesmc>;
4966 def AESIMCrr : AESInst<    0b0111, "aesimc", int_aarch64_crypto_aesimc>;
4967
4968 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_aarch64_crypto_sha1c>;
4969 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_aarch64_crypto_sha1p>;
4970 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_aarch64_crypto_sha1m>;
4971 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_aarch64_crypto_sha1su0>;
4972 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_aarch64_crypto_sha256h>;
4973 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_aarch64_crypto_sha256h2>;
4974 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_aarch64_crypto_sha256su1>;
4975
4976 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_aarch64_crypto_sha1h>;
4977 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_aarch64_crypto_sha1su1>;
4978 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_aarch64_crypto_sha256su0>;
4979
4980 //----------------------------------------------------------------------------
4981 // Compiler-pseudos
4982 //----------------------------------------------------------------------------
4983 // FIXME: Like for X86, these should go in their own separate .td file.
4984
4985 // Any instruction that defines a 32-bit result leaves the high half of the
4986 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4987 // be copying from a truncate. But any other 32-bit operation will zero-extend
4988 // up to 64 bits.
4989 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4990 def def32 : PatLeaf<(i32 GPR32:$src), [{
4991   return N->getOpcode() != ISD::TRUNCATE &&
4992          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4993          N->getOpcode() != ISD::CopyFromReg;
4994 }]>;
4995
4996 // In the case of a 32-bit def that is known to implicitly zero-extend,
4997 // we can use a SUBREG_TO_REG.
4998 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4999
5000 // For an anyext, we don't care what the high bits are, so we can perform an
5001 // INSERT_SUBREF into an IMPLICIT_DEF.
5002 def : Pat<(i64 (anyext GPR32:$src)),
5003           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
5004
5005 // When we need to explicitly zero-extend, we use an unsigned bitfield move
5006 // instruction (UBFM) on the enclosing super-reg.
5007 def : Pat<(i64 (zext GPR32:$src)),
5008  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5009
5010 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
5011 // containing super-reg.
5012 def : Pat<(i64 (sext GPR32:$src)),
5013    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
5014 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
5015 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
5016 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
5017 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
5018 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
5019 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
5020 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
5021
5022 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
5023           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
5024                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
5025 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
5026           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
5027                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
5028
5029 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
5030           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
5031                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
5032 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
5033           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
5034                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
5035
5036 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
5037           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5038                    (i64 (i64shift_a        imm0_63:$imm)),
5039                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
5040
5041 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
5042 // AddedComplexity for the following patterns since we want to match sext + sra
5043 // patterns before we attempt to match a single sra node.
5044 let AddedComplexity = 20 in {
5045 // We support all sext + sra combinations which preserve at least one bit of the
5046 // original value which is to be sign extended. E.g. we support shifts up to
5047 // bitwidth-1 bits.
5048 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
5049           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
5050 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
5051           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
5052
5053 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
5054           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
5055 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
5056           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
5057
5058 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
5059           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
5060                    (i64 imm0_31:$imm), 31)>;
5061 } // AddedComplexity = 20
5062
5063 // To truncate, we can simply extract from a subregister.
5064 def : Pat<(i32 (trunc GPR64sp:$src)),
5065           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
5066
5067 // __builtin_trap() uses the BRK instruction on AArch64.
5068 def : Pat<(trap), (BRK 1)>;
5069
5070 // Conversions within AdvSIMD types in the same register size are free.
5071 // But because we need a consistent lane ordering, in big endian many
5072 // conversions require one or more REV instructions.
5073 //
5074 // Consider a simple memory load followed by a bitconvert then a store.
5075 //   v0 = load v2i32
5076 //   v1 = BITCAST v2i32 v0 to v4i16
5077 //        store v4i16 v2
5078 //
5079 // In big endian mode every memory access has an implicit byte swap. LDR and
5080 // STR do a 64-bit byte swap, whereas LD1/ST1 do a byte swap per lane - that
5081 // is, they treat the vector as a sequence of elements to be byte-swapped.
5082 // The two pairs of instructions are fundamentally incompatible. We've decided
5083 // to use LD1/ST1 only to simplify compiler implementation.
5084 //
5085 // LD1/ST1 perform the equivalent of a sequence of LDR/STR + REV. This makes
5086 // the original code sequence:
5087 //   v0 = load v2i32
5088 //   v1 = REV v2i32                  (implicit)
5089 //   v2 = BITCAST v2i32 v1 to v4i16
5090 //   v3 = REV v4i16 v2               (implicit)
5091 //        store v4i16 v3
5092 //
5093 // But this is now broken - the value stored is different to the value loaded
5094 // due to lane reordering. To fix this, on every BITCAST we must perform two
5095 // other REVs:
5096 //   v0 = load v2i32
5097 //   v1 = REV v2i32                  (implicit)
5098 //   v2 = REV v2i32
5099 //   v3 = BITCAST v2i32 v2 to v4i16
5100 //   v4 = REV v4i16
5101 //   v5 = REV v4i16 v4               (implicit)
5102 //        store v4i16 v5
5103 //
5104 // This means an extra two instructions, but actually in most cases the two REV
5105 // instructions can be combined into one. For example:
5106 //   (REV64_2s (REV64_4h X)) === (REV32_4h X)
5107 //
5108 // There is also no 128-bit REV instruction. This must be synthesized with an
5109 // EXT instruction.
5110 //
5111 // Most bitconverts require some sort of conversion. The only exceptions are:
5112 //   a) Identity conversions -  vNfX <-> vNiX
5113 //   b) Single-lane-to-scalar - v1fX <-> fX or v1iX <-> iX
5114 //
5115
5116 // Natural vector casts (64 bit)
5117 def : Pat<(v8i8 (AArch64NvCast (v2i32 FPR64:$src))), (v8i8 FPR64:$src)>;
5118 def : Pat<(v4i16 (AArch64NvCast (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5119 def : Pat<(v2i32 (AArch64NvCast (v2i32 FPR64:$src))), (v2i32 FPR64:$src)>;
5120 def : Pat<(v2f32 (AArch64NvCast (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5121 def : Pat<(v1i64 (AArch64NvCast (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5122
5123 def : Pat<(v8i8 (AArch64NvCast (v4i16 FPR64:$src))), (v8i8 FPR64:$src)>;
5124 def : Pat<(v4i16 (AArch64NvCast (v4i16 FPR64:$src))), (v4i16 FPR64:$src)>;
5125 def : Pat<(v2i32 (AArch64NvCast (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5126 def : Pat<(v1i64 (AArch64NvCast (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5127
5128 def : Pat<(v8i8 (AArch64NvCast (v8i8 FPR64:$src))), (v8i8 FPR64:$src)>;
5129 def : Pat<(v4i16 (AArch64NvCast (v8i8 FPR64:$src))), (v4i16 FPR64:$src)>;
5130 def : Pat<(v2i32 (AArch64NvCast (v8i8 FPR64:$src))), (v2i32 FPR64:$src)>;
5131 def : Pat<(v1i64 (AArch64NvCast (v8i8 FPR64:$src))), (v1i64 FPR64:$src)>;
5132
5133 def : Pat<(v8i8 (AArch64NvCast (f64 FPR64:$src))), (v8i8 FPR64:$src)>;
5134 def : Pat<(v4i16 (AArch64NvCast (f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5135 def : Pat<(v2i32 (AArch64NvCast (f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5136 def : Pat<(v2f32 (AArch64NvCast (f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5137 def : Pat<(v1i64 (AArch64NvCast (f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5138 def : Pat<(v1f64 (AArch64NvCast (f64 FPR64:$src))), (v1f64 FPR64:$src)>;
5139
5140 def : Pat<(v8i8 (AArch64NvCast (v2f32 FPR64:$src))), (v8i8 FPR64:$src)>;
5141 def : Pat<(v4i16 (AArch64NvCast (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5142 def : Pat<(v2i32 (AArch64NvCast (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5143 def : Pat<(v2f32 (AArch64NvCast (v2f32 FPR64:$src))), (v2f32 FPR64:$src)>;
5144 def : Pat<(v1i64 (AArch64NvCast (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5145
5146 // Natural vector casts (128 bit)
5147 def : Pat<(v16i8 (AArch64NvCast (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5148 def : Pat<(v8i16 (AArch64NvCast (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5149 def : Pat<(v4i32 (AArch64NvCast (v4i32 FPR128:$src))), (v4i32 FPR128:$src)>;
5150 def : Pat<(v4f32 (AArch64NvCast (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5151 def : Pat<(v2i64 (AArch64NvCast (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5152
5153 def : Pat<(v16i8 (AArch64NvCast (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5154 def : Pat<(v8i16 (AArch64NvCast (v8i16 FPR128:$src))), (v8i16 FPR128:$src)>;
5155 def : Pat<(v4i32 (AArch64NvCast (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5156 def : Pat<(v2i64 (AArch64NvCast (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5157
5158 def : Pat<(v16i8 (AArch64NvCast (v16i8 FPR128:$src))), (v16i8 FPR128:$src)>;
5159 def : Pat<(v8i16 (AArch64NvCast (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5160 def : Pat<(v4i32 (AArch64NvCast (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5161 def : Pat<(v2i64 (AArch64NvCast (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5162
5163 def : Pat<(v16i8 (AArch64NvCast (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5164 def : Pat<(v8i16 (AArch64NvCast (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5165 def : Pat<(v4i32 (AArch64NvCast (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5166 def : Pat<(v2i64 (AArch64NvCast (v2i64 FPR128:$src))), (v2i64 FPR128:$src)>;
5167 def : Pat<(v4f32 (AArch64NvCast (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5168 def : Pat<(v2f64 (AArch64NvCast (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5169
5170 def : Pat<(v16i8 (AArch64NvCast (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5171 def : Pat<(v8i16 (AArch64NvCast (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5172 def : Pat<(v4i32 (AArch64NvCast (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5173 def : Pat<(v4f32 (AArch64NvCast (v4f32 FPR128:$src))), (v4f32 FPR128:$src)>;
5174 def : Pat<(v2i64 (AArch64NvCast (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5175
5176 def : Pat<(v16i8 (AArch64NvCast (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5177 def : Pat<(v8i16 (AArch64NvCast (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5178 def : Pat<(v4i32 (AArch64NvCast (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5179 def : Pat<(v2i64 (AArch64NvCast (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5180 def : Pat<(v2f64 (AArch64NvCast (v2f64 FPR128:$src))), (v2f64 FPR128:$src)>;
5181
5182 let Predicates = [IsLE] in {
5183 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5184 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5185 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5186 def : Pat<(v4f16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5187 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5188
5189 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5190           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5191 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5192           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5193 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5194           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5195 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5196           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5197 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5198           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5199 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5200           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5201 }
5202 let Predicates = [IsBE] in {
5203 def : Pat<(v8i8  (bitconvert GPR64:$Xn)),
5204                  (REV64v8i8 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5205 def : Pat<(v4i16 (bitconvert GPR64:$Xn)),
5206                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5207 def : Pat<(v2i32 (bitconvert GPR64:$Xn)),
5208                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5209 def : Pat<(v4f16 (bitconvert GPR64:$Xn)),
5210                  (REV64v4i16 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5211 def : Pat<(v2f32 (bitconvert GPR64:$Xn)),
5212                  (REV64v2i32 (COPY_TO_REGCLASS GPR64:$Xn, FPR64))>;
5213
5214 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
5215           (REV64v8i8 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5216 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
5217           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5218 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
5219           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5220 def : Pat<(i64 (bitconvert (v4f16 V64:$Vn))),
5221           (REV64v4i16 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5222 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
5223           (REV64v2i32 (COPY_TO_REGCLASS V64:$Vn, GPR64))>;
5224 }
5225 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5226 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5227 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
5228           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5229 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
5230           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5231 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
5232           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5233 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
5234
5235 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
5236           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
5237 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
5238           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
5239 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
5240           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
5241 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
5242           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
5243 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
5244           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
5245
5246 let Predicates = [IsLE] in {
5247 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
5248 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
5249 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
5250 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))), (v1i64 FPR64:$src)>;
5251 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
5252 }
5253 let Predicates = [IsBE] in {
5254 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))),
5255                              (v1i64 (REV64v2i32 FPR64:$src))>;
5256 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))),
5257                              (v1i64 (REV64v4i16 FPR64:$src))>;
5258 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))),
5259                              (v1i64 (REV64v8i8 FPR64:$src))>;
5260 def : Pat<(v1i64 (bitconvert (v4f16 FPR64:$src))),
5261                              (v1i64 (REV64v4i16 FPR64:$src))>;
5262 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))),
5263                              (v1i64 (REV64v2i32 FPR64:$src))>;
5264 }
5265 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
5266 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
5267
5268 let Predicates = [IsLE] in {
5269 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
5270 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
5271 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
5272 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
5273 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
5274 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))), (v2i32 FPR64:$src)>;
5275 }
5276 let Predicates = [IsBE] in {
5277 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))),
5278                              (v2i32 (REV64v2i32 FPR64:$src))>;
5279 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))),
5280                              (v2i32 (REV32v4i16 FPR64:$src))>;
5281 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))),
5282                              (v2i32 (REV32v8i8 FPR64:$src))>;
5283 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))),
5284                              (v2i32 (REV64v2i32 FPR64:$src))>;
5285 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))),
5286                              (v2i32 (REV64v2i32 FPR64:$src))>;
5287 def : Pat<(v2i32 (bitconvert (v4f16 FPR64:$src))),
5288                              (v2i32 (REV64v4i16 FPR64:$src))>;
5289 }
5290 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
5291
5292 let Predicates = [IsLE] in {
5293 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
5294 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
5295 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
5296 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
5297 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))), (v4i16 FPR64:$src)>;
5298 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
5299 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
5300 }
5301 let Predicates = [IsBE] in {
5302 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))),
5303                              (v4i16 (REV64v4i16 FPR64:$src))>;
5304 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))),
5305                              (v4i16 (REV32v4i16 FPR64:$src))>;
5306 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))),
5307                              (v4i16 (REV16v8i8 FPR64:$src))>;
5308 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))),
5309                              (v4i16 (REV64v4i16 FPR64:$src))>;
5310 def : Pat<(v4i16 (bitconvert (v4f16 FPR64:$src))),
5311                              (v4i16 (REV32v4i16 FPR64:$src))>;
5312 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))),
5313                              (v4i16 (REV32v4i16 FPR64:$src))>;
5314 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))),
5315                              (v4i16 (REV64v4i16 FPR64:$src))>;
5316 }
5317
5318 let Predicates = [IsLE] in {
5319 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))), (v4f16 FPR64:$src)>;
5320 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))), (v4f16 FPR64:$src)>;
5321 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))), (v4f16 FPR64:$src)>;
5322 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))), (v4f16 FPR64:$src)>;
5323 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))), (v4f16 FPR64:$src)>;
5324 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))), (v4f16 FPR64:$src)>;
5325 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))), (v4f16 FPR64:$src)>;
5326 }
5327 let Predicates = [IsBE] in {
5328 def : Pat<(v4f16 (bitconvert (v1i64 FPR64:$src))),
5329                              (v4f16 (REV64v4i16 FPR64:$src))>;
5330 def : Pat<(v4f16 (bitconvert (v2i32 FPR64:$src))),
5331                              (v4f16 (REV64v4i16 FPR64:$src))>;
5332 def : Pat<(v4f16 (bitconvert (v4i16 FPR64:$src))),
5333                              (v4f16 (REV64v4i16 FPR64:$src))>;
5334 def : Pat<(v4f16 (bitconvert (v8i8  FPR64:$src))),
5335                              (v4f16 (REV16v8i8 FPR64:$src))>;
5336 def : Pat<(v4f16 (bitconvert (f64   FPR64:$src))),
5337                              (v4f16 (REV64v4i16 FPR64:$src))>;
5338 def : Pat<(v4f16 (bitconvert (v2f32 FPR64:$src))),
5339                              (v4f16 (REV64v4i16 FPR64:$src))>;
5340 def : Pat<(v4f16 (bitconvert (v1f64 FPR64:$src))),
5341                              (v4f16 (REV64v4i16 FPR64:$src))>;
5342 }
5343
5344
5345
5346 let Predicates = [IsLE] in {
5347 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
5348 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
5349 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
5350 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
5351 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
5352 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
5353 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))), (v8i8  FPR64:$src)>;
5354 }
5355 let Predicates = [IsBE] in {
5356 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))),
5357                              (v8i8 (REV64v8i8 FPR64:$src))>;
5358 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))),
5359                              (v8i8 (REV32v8i8 FPR64:$src))>;
5360 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))),
5361                              (v8i8 (REV16v8i8 FPR64:$src))>;
5362 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))),
5363                              (v8i8 (REV64v8i8 FPR64:$src))>;
5364 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))),
5365                              (v8i8 (REV32v8i8 FPR64:$src))>;
5366 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))),
5367                              (v8i8 (REV64v8i8 FPR64:$src))>;
5368 def : Pat<(v8i8  (bitconvert (v4f16 FPR64:$src))),
5369                              (v8i8 (REV16v8i8 FPR64:$src))>;
5370 }
5371
5372 let Predicates = [IsLE] in {
5373 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
5374 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
5375 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
5376 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
5377 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))), (f64   FPR64:$src)>;
5378 }
5379 let Predicates = [IsBE] in {
5380 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))),
5381                              (f64 (REV64v2i32 FPR64:$src))>;
5382 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))),
5383                              (f64 (REV64v4i16 FPR64:$src))>;
5384 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))),
5385                              (f64 (REV64v2i32 FPR64:$src))>;
5386 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))),
5387                              (f64 (REV64v8i8 FPR64:$src))>;
5388 def : Pat<(f64   (bitconvert (v4f16 FPR64:$src))),
5389                              (f64 (REV64v4i16 FPR64:$src))>;
5390 }
5391 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
5392 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
5393
5394 let Predicates = [IsLE] in {
5395 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
5396 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
5397 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
5398 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
5399 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))), (v1f64 FPR64:$src)>;
5400 }
5401 let Predicates = [IsBE] in {
5402 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))),
5403                              (v1f64 (REV64v2i32 FPR64:$src))>;
5404 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))),
5405                              (v1f64 (REV64v4i16 FPR64:$src))>;
5406 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))),
5407                              (v1f64 (REV64v8i8 FPR64:$src))>;
5408 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))),
5409                              (v1f64 (REV64v2i32 FPR64:$src))>;
5410 def : Pat<(v1f64 (bitconvert (v4f16 FPR64:$src))),
5411                              (v1f64 (REV64v4i16 FPR64:$src))>;
5412 }
5413 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
5414 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
5415
5416 let Predicates = [IsLE] in {
5417 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
5418 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
5419 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
5420 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
5421 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
5422 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))), (v2f32 FPR64:$src)>;
5423 }
5424 let Predicates = [IsBE] in {
5425 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))),
5426                              (v2f32 (REV64v2i32 FPR64:$src))>;
5427 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))),
5428                              (v2f32 (REV32v4i16 FPR64:$src))>;
5429 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))),
5430                              (v2f32 (REV32v8i8 FPR64:$src))>;
5431 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))),
5432                              (v2f32 (REV64v2i32 FPR64:$src))>;
5433 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))),
5434                              (v2f32 (REV64v2i32 FPR64:$src))>;
5435 def : Pat<(v2f32 (bitconvert (v4f16 FPR64:$src))),
5436                              (v2f32 (REV64v4i16 FPR64:$src))>;
5437 }
5438 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
5439
5440 let Predicates = [IsLE] in {
5441 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
5442 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
5443 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
5444 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
5445 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
5446 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))), (f128 FPR128:$src)>;
5447 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))), (f128 FPR128:$src)>;
5448 }
5449 let Predicates = [IsBE] in {
5450 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))),
5451                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5452 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))),
5453                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5454                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5455 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))),
5456                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5457                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5458 def : Pat<(f128 (bitconvert (v8f16 FPR128:$src))),
5459                             (f128 (EXTv16i8 (REV64v8i16 FPR128:$src),
5460                                             (REV64v8i16 FPR128:$src), (i32 8)))>;
5461 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))),
5462                             (f128 (EXTv16i8 FPR128:$src, FPR128:$src, (i32 8)))>;
5463 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))),
5464                             (f128 (EXTv16i8 (REV64v4i32 FPR128:$src),
5465                                             (REV64v4i32 FPR128:$src), (i32 8)))>;
5466 def : Pat<(f128 (bitconvert (v16i8 FPR128:$src))),
5467                             (f128 (EXTv16i8 (REV64v16i8 FPR128:$src),
5468                                             (REV64v16i8 FPR128:$src), (i32 8)))>;
5469 }
5470
5471 let Predicates = [IsLE] in {
5472 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
5473 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
5474 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
5475 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))), (v2f64 FPR128:$src)>;
5476 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
5477 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
5478 }
5479 let Predicates = [IsBE] in {
5480 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))),
5481                              (v2f64 (EXTv16i8 FPR128:$src,
5482                                               FPR128:$src, (i32 8)))>;
5483 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))),
5484                              (v2f64 (REV64v4i32 FPR128:$src))>;
5485 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))),
5486                              (v2f64 (REV64v8i16 FPR128:$src))>;
5487 def : Pat<(v2f64 (bitconvert (v8f16 FPR128:$src))),
5488                              (v2f64 (REV64v8i16 FPR128:$src))>;
5489 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))),
5490                              (v2f64 (REV64v16i8 FPR128:$src))>;
5491 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))),
5492                              (v2f64 (REV64v4i32 FPR128:$src))>;
5493 }
5494 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
5495
5496 let Predicates = [IsLE] in {
5497 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
5498 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
5499 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))), (v4f32 FPR128:$src)>;
5500 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
5501 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
5502 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
5503 }
5504 let Predicates = [IsBE] in {
5505 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))),
5506                              (v4f32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5507                                     (REV64v4i32 FPR128:$src), (i32 8)))>;
5508 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))),
5509                              (v4f32 (REV32v8i16 FPR128:$src))>;
5510 def : Pat<(v4f32 (bitconvert (v8f16 FPR128:$src))),
5511                              (v4f32 (REV32v8i16 FPR128:$src))>;
5512 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))),
5513                              (v4f32 (REV32v16i8 FPR128:$src))>;
5514 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))),
5515                              (v4f32 (REV64v4i32 FPR128:$src))>;
5516 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))),
5517                              (v4f32 (REV64v4i32 FPR128:$src))>;
5518 }
5519 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
5520
5521 let Predicates = [IsLE] in {
5522 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
5523 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
5524 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
5525 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
5526 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
5527 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))), (v2i64 FPR128:$src)>;
5528 }
5529 let Predicates = [IsBE] in {
5530 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))),
5531                              (v2i64 (EXTv16i8 FPR128:$src,
5532                                               FPR128:$src, (i32 8)))>;
5533 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))),
5534                              (v2i64 (REV64v4i32 FPR128:$src))>;
5535 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))),
5536                              (v2i64 (REV64v8i16 FPR128:$src))>;
5537 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))),
5538                              (v2i64 (REV64v16i8 FPR128:$src))>;
5539 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))),
5540                              (v2i64 (REV64v4i32 FPR128:$src))>;
5541 def : Pat<(v2i64 (bitconvert (v8f16 FPR128:$src))),
5542                              (v2i64 (REV64v8i16 FPR128:$src))>;
5543 }
5544 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
5545
5546 let Predicates = [IsLE] in {
5547 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
5548 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
5549 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
5550 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
5551 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
5552 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))), (v4i32 FPR128:$src)>;
5553 }
5554 let Predicates = [IsBE] in {
5555 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))),
5556                              (v4i32 (EXTv16i8 (REV64v4i32 FPR128:$src),
5557                                               (REV64v4i32 FPR128:$src),
5558                                               (i32 8)))>;
5559 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))),
5560                              (v4i32 (REV64v4i32 FPR128:$src))>;
5561 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))),
5562                              (v4i32 (REV32v8i16 FPR128:$src))>;
5563 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))),
5564                              (v4i32 (REV32v16i8 FPR128:$src))>;
5565 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))),
5566                              (v4i32 (REV64v4i32 FPR128:$src))>;
5567 def : Pat<(v4i32 (bitconvert (v8f16 FPR128:$src))),
5568                              (v4i32 (REV32v8i16 FPR128:$src))>;
5569 }
5570 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
5571
5572 let Predicates = [IsLE] in {
5573 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
5574 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
5575 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
5576 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
5577 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
5578 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
5579 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))), (v8i16 FPR128:$src)>;
5580 }
5581 let Predicates = [IsBE] in {
5582 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))),
5583                              (v8i16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5584                                               (REV64v8i16 FPR128:$src),
5585                                               (i32 8)))>;
5586 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))),
5587                              (v8i16 (REV64v8i16 FPR128:$src))>;
5588 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))),
5589                              (v8i16 (REV32v8i16 FPR128:$src))>;
5590 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))),
5591                              (v8i16 (REV16v16i8 FPR128:$src))>;
5592 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))),
5593                              (v8i16 (REV64v8i16 FPR128:$src))>;
5594 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))),
5595                              (v8i16 (REV32v8i16 FPR128:$src))>;
5596 def : Pat<(v8i16 (bitconvert (v8f16 FPR128:$src))),
5597                              (v8i16 (REV32v8i16 FPR128:$src))>;
5598 }
5599
5600 let Predicates = [IsLE] in {
5601 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))), (v8f16 FPR128:$src)>;
5602 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))), (v8f16 FPR128:$src)>;
5603 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))), (v8f16 FPR128:$src)>;
5604 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))), (v8f16 FPR128:$src)>;
5605 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))), (v8f16 FPR128:$src)>;
5606 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))), (v8f16 FPR128:$src)>;
5607 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))), (v8f16 FPR128:$src)>;
5608 }
5609 let Predicates = [IsBE] in {
5610 def : Pat<(v8f16 (bitconvert (f128  FPR128:$src))),
5611                              (v8f16 (EXTv16i8 (REV64v8i16 FPR128:$src),
5612                                               (REV64v8i16 FPR128:$src),
5613                                               (i32 8)))>;
5614 def : Pat<(v8f16 (bitconvert (v2i64 FPR128:$src))),
5615                              (v8f16 (REV64v8i16 FPR128:$src))>;
5616 def : Pat<(v8f16 (bitconvert (v4i32 FPR128:$src))),
5617                              (v8f16 (REV32v8i16 FPR128:$src))>;
5618 def : Pat<(v8f16 (bitconvert (v8i16 FPR128:$src))),
5619                              (v8f16 (REV64v8i16 FPR128:$src))>;
5620 def : Pat<(v8f16 (bitconvert (v16i8 FPR128:$src))),
5621                              (v8f16 (REV16v16i8 FPR128:$src))>;
5622 def : Pat<(v8f16 (bitconvert (v2f64 FPR128:$src))),
5623                              (v8f16 (REV64v8i16 FPR128:$src))>;
5624 def : Pat<(v8f16 (bitconvert (v4f32 FPR128:$src))),
5625                              (v8f16 (REV32v8i16 FPR128:$src))>;
5626 }
5627
5628 let Predicates = [IsLE] in {
5629 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
5630 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
5631 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
5632 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
5633 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
5634 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
5635 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))), (v16i8 FPR128:$src)>;
5636 }
5637 let Predicates = [IsBE] in {
5638 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))),
5639                              (v16i8 (EXTv16i8 (REV64v16i8 FPR128:$src),
5640                                               (REV64v16i8 FPR128:$src),
5641                                               (i32 8)))>;
5642 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))),
5643                              (v16i8 (REV64v16i8 FPR128:$src))>;
5644 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))),
5645                              (v16i8 (REV32v16i8 FPR128:$src))>;
5646 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))),
5647                              (v16i8 (REV16v16i8 FPR128:$src))>;
5648 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))),
5649                              (v16i8 (REV64v16i8 FPR128:$src))>;
5650 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))),
5651                              (v16i8 (REV32v16i8 FPR128:$src))>;
5652 def : Pat<(v16i8 (bitconvert (v8f16 FPR128:$src))),
5653                              (v16i8 (REV16v16i8 FPR128:$src))>;
5654 }
5655
5656 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
5657           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5658 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
5659           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5660 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
5661           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5662 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
5663           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
5664
5665 // A 64-bit subvector insert to the first 128-bit vector position
5666 // is a subregister copy that needs no instruction.
5667 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
5668           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5669 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
5670           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5671 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
5672           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5673 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
5674           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5675 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
5676           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5677 def : Pat<(insert_subvector undef, (v4f16 FPR64:$src), (i32 0)),
5678           (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5679 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
5680           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
5681
5682 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
5683 // or v2f32.
5684 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
5685                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
5686            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
5687 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
5688                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
5689            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
5690     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
5691     // so we match on v4f32 here, not v2f32. This will also catch adding
5692     // the low two lanes of a true v4f32 vector.
5693 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
5694                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
5695           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
5696
5697 // Scalar 64-bit shifts in FPR64 registers.
5698 def : Pat<(i64 (int_aarch64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5699           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5700 def : Pat<(i64 (int_aarch64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5701           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5702 def : Pat<(i64 (int_aarch64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5703           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5704 def : Pat<(i64 (int_aarch64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5705           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
5706
5707 // Tail call return handling. These are all compiler pseudo-instructions,
5708 // so no encoding information or anything like that.
5709 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
5710   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst, i32imm:$FPDiff),[]>;
5711   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst, i32imm:$FPDiff), []>;
5712 }
5713
5714 def : Pat<(AArch64tcret tcGPR64:$dst, (i32 timm:$FPDiff)),
5715           (TCRETURNri tcGPR64:$dst, imm:$FPDiff)>;
5716 def : Pat<(AArch64tcret tglobaladdr:$dst, (i32 timm:$FPDiff)),
5717           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5718 def : Pat<(AArch64tcret texternalsym:$dst, (i32 timm:$FPDiff)),
5719           (TCRETURNdi texternalsym:$dst, imm:$FPDiff)>;
5720
5721 include "AArch64InstrAtomics.td"