lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64PerfectShuffle.h"
  16 #include "AArch64Subtarget.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 311   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 312   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 313   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 315   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 319   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 320
 321   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 322   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 323
 324   // Indexed loads and stores are supported.
 325   for (unsigned im = (unsigned)ISD::PRE_INC;
 326        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 327     setIndexedLoadAction(im, MVT::i8, Legal);
 328     setIndexedLoadAction(im, MVT::i16, Legal);
 329     setIndexedLoadAction(im, MVT::i32, Legal);
 330     setIndexedLoadAction(im, MVT::i64, Legal);
 331     setIndexedLoadAction(im, MVT::f64, Legal);
 332     setIndexedLoadAction(im, MVT::f32, Legal);
 333     setIndexedStoreAction(im, MVT::i8, Legal);
 334     setIndexedStoreAction(im, MVT::i16, Legal);
 335     setIndexedStoreAction(im, MVT::i32, Legal);
 336     setIndexedStoreAction(im, MVT::i64, Legal);
 337     setIndexedStoreAction(im, MVT::f64, Legal);
 338     setIndexedStoreAction(im, MVT::f32, Legal);
 339   }
 340
 341   // Trap.
 342   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 343
 344   // We combine OR nodes for bitfield operations.
 345   setTargetDAGCombine(ISD::OR);
 346
 347   // Vector add and sub nodes may conceal a high-half opportunity.
 348   // Also, try to fold ADD into CSINC/CSINV..
 349   setTargetDAGCombine(ISD::ADD);
 350   setTargetDAGCombine(ISD::SUB);
 351
 352   setTargetDAGCombine(ISD::XOR);
 353   setTargetDAGCombine(ISD::SINT_TO_FP);
 354   setTargetDAGCombine(ISD::UINT_TO_FP);
 355
 356   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 357
 358   setTargetDAGCombine(ISD::ANY_EXTEND);
 359   setTargetDAGCombine(ISD::ZERO_EXTEND);
 360   setTargetDAGCombine(ISD::SIGN_EXTEND);
 361   setTargetDAGCombine(ISD::BITCAST);
 362   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 363   setTargetDAGCombine(ISD::STORE);
 364
 365   setTargetDAGCombine(ISD::MUL);
 366
 367   setTargetDAGCombine(ISD::SELECT);
 368   setTargetDAGCombine(ISD::VSELECT);
 369
 370   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 371   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 372   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 373
 374   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 375   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 376   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 377
 378   setStackPointerRegisterToSaveRestore(AArch64::SP);
 379
 380   setSchedulingPreference(Sched::Hybrid);
 381
 382   // Enable TBZ/TBNZ
 383   MaskAndBranchFoldingIsLegal = true;
 384
 385   setMinFunctionAlignment(2);
 386
 387   RequireStrictAlign = (Align == StrictAlign);
 388
 389   setHasExtractBitsInsn(true);
 390
 391   if (Subtarget->hasNEON()) {
 392     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 393     // silliness like this:
 394     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 409     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 410     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 411     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 414     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 415     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 416     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 417     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 418     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 419
 420     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 421     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 422     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 423     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 424     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 425
 426     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 427
 428     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 429     // elements smaller than i32, so promote the input to i32 first.
 430     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 431     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 432     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 433     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 434     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 435     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 436     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 437     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 438     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 439
 440     // AArch64 doesn't have MUL.2d:
 441     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 442     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 443     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 444     // Likewise, narrowing and extending vector loads/stores aren't handled
 445     // directly.
 446     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 447          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 448
 449       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 450                          Expand);
 451
 452       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 453       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 454       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 455       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 456
 457       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 458
 459       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 460            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 461         setTruncStoreAction((MVT::SimpleValueType)VT,
 462                             (MVT::SimpleValueType)InnerVT, Expand);
 463       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 464       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 465       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 466     }
 467
 468     // AArch64 has implementations of a lot of rounding-like FP operations.
 469     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 470     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 471       MVT Ty = RoundingVecTypes[I];
 472       setOperationAction(ISD::FFLOOR, Ty, Legal);
 473       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 474       setOperationAction(ISD::FCEIL, Ty, Legal);
 475       setOperationAction(ISD::FRINT, Ty, Legal);
 476       setOperationAction(ISD::FTRUNC, Ty, Legal);
 477       setOperationAction(ISD::FROUND, Ty, Legal);
 478     }
 479   }
 480 }
 481
 482 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 483   if (VT == MVT::v2f32) {
 484     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 485     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 486
 487     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 488     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 489   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 490     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 491     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 492
 493     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 494     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 495   }
 496
 497   // Mark vector float intrinsics as expand.
 498   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 499     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 500     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 501     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 502     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 503     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 504     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 505     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 506     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 507     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 508   }
 509
 510   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 511   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 512   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 513   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 514   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 517   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 518   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 519   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 520   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 521   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 522
 523   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 524   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 525   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 526   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 527
 528   // CNT supports only B element sizes.
 529   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 530     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 531
 532   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 533   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 534   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 535   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 536   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 537
 538   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 539   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 540
 541   if (Subtarget->isLittleEndian()) {
 542     for (unsigned im = (unsigned)ISD::PRE_INC;
 543          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 544       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 545       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 546     }
 547   }
 548 }
 549
 550 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 551   addRegisterClass(VT, &AArch64::FPR64RegClass);
 552   addTypeForNEON(VT, MVT::v2i32);
 553 }
 554
 555 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 556   addRegisterClass(VT, &AArch64::FPR128RegClass);
 557   addTypeForNEON(VT, MVT::v4i32);
 558 }
 559
 560 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 561   if (!VT.isVector())
 562     return MVT::i32;
 563   return VT.changeVectorElementTypeToInteger();
 564 }
 565
 566 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 567 /// Mask are known to be either zero or one and return them in the
 568 /// KnownZero/KnownOne bitsets.
 569 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 570     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 571     const SelectionDAG &DAG, unsigned Depth) const {
 572   switch (Op.getOpcode()) {
 573   default:
 574     break;
 575   case AArch64ISD::CSEL: {
 576     APInt KnownZero2, KnownOne2;
 577     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 578     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 579     KnownZero &= KnownZero2;
 580     KnownOne &= KnownOne2;
 581     break;
 582   }
 583   case ISD::INTRINSIC_W_CHAIN: {
 584    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 585     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 586     switch (IntID) {
 587     default: return;
 588     case Intrinsic::aarch64_ldaxr:
 589     case Intrinsic::aarch64_ldxr: {
 590       unsigned BitWidth = KnownOne.getBitWidth();
 591       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 592       unsigned MemBits = VT.getScalarType().getSizeInBits();
 593       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 594       return;
 595     }
 596     }
 597     break;
 598   }
 599   case ISD::INTRINSIC_WO_CHAIN:
 600   case ISD::INTRINSIC_VOID: {
 601     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 602     switch (IntNo) {
 603     default:
 604       break;
 605     case Intrinsic::aarch64_neon_umaxv:
 606     case Intrinsic::aarch64_neon_uminv: {
 607       // Figure out the datatype of the vector operand. The UMINV instruction
 608       // will zero extend the result, so we can mark as known zero all the
 609       // bits larger than the element datatype. 32-bit or larget doesn't need
 610       // this as those are legal types and will be handled by isel directly.
 611       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 612       unsigned BitWidth = KnownZero.getBitWidth();
 613       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 614         assert(BitWidth >= 8 && "Unexpected width!");
 615         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 616         KnownZero |= Mask;
 617       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 618         assert(BitWidth >= 16 && "Unexpected width!");
 619         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 620         KnownZero |= Mask;
 621       }
 622       break;
 623     } break;
 624     }
 625   }
 626   }
 627 }
 628
 629 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 630   return MVT::i64;
 631 }
 632
 633 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 634   // FIXME: On AArch64, this depends on the type.
 635   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 636   // and the offset has to be a multiple of the related size in bytes.
 637   return 4095;
 638 }
 639
 640 FastISel *
 641 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 642                                       const TargetLibraryInfo *libInfo) const {
 643   return AArch64::createFastISel(funcInfo, libInfo);
 644 }
 645
 646 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 647   switch (Opcode) {
 648   default:
 649     return nullptr;
 650   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 651   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 652   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 653   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 654   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 655   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 656   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 657   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 658   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 659   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 660   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 661   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 662   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 663   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 664   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 665   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 666   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 667   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 668   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 669   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 670   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 671   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 672   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 673   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 674   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 675   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 676   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 677   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 678   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 679   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 680   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 681   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 682   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 683   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 684   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 685   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 686   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 687   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 688   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 689   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 690   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 691   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 692   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 693   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 694   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 695   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 696   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 697   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 698   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 699   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 700   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 701   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 702   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 703   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 704   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 705   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 706   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 707   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 708   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 709   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 710   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 711   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 712   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 713   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 714   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 715   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 716   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 717   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 718   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 719   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 720   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 721   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 722   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 723   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 724   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 725   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 726   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 727   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 728   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 729   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 730   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 731   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 732   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 733   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 734   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 735   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 736   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 737   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 738   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 739   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 740   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 741   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 742   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 743   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 744   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 745   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 746   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 747   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 748   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 749   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 750   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 751   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 752   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 753   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 754   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 755   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 756   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 757   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 758   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 759   }
 760 }
 761
 762 MachineBasicBlock *
 763 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 764                                     MachineBasicBlock *MBB) const {
 765   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 766   // phi node:
 767
 768   // OrigBB:
 769   //     [... previous instrs leading to comparison ...]
 770   //     b.ne TrueBB
 771   //     b EndBB
 772   // TrueBB:
 773   //     ; Fallthrough
 774   // EndBB:
 775   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 776
 777   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 778   MachineFunction *MF = MBB->getParent();
 779   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 780   DebugLoc DL = MI->getDebugLoc();
 781   MachineFunction::iterator It = MBB;
 782   ++It;
 783
 784   unsigned DestReg = MI->getOperand(0).getReg();
 785   unsigned IfTrueReg = MI->getOperand(1).getReg();
 786   unsigned IfFalseReg = MI->getOperand(2).getReg();
 787   unsigned CondCode = MI->getOperand(3).getImm();
 788   bool NZCVKilled = MI->getOperand(4).isKill();
 789
 790   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 791   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 792   MF->insert(It, TrueBB);
 793   MF->insert(It, EndBB);
 794
 795   // Transfer rest of current basic-block to EndBB
 796   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 797                 MBB->end());
 798   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 799
 800   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 801   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 802   MBB->addSuccessor(TrueBB);
 803   MBB->addSuccessor(EndBB);
 804
 805   // TrueBB falls through to the end.
 806   TrueBB->addSuccessor(EndBB);
 807
 808   if (!NZCVKilled) {
 809     TrueBB->addLiveIn(AArch64::NZCV);
 810     EndBB->addLiveIn(AArch64::NZCV);
 811   }
 812
 813   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 814       .addReg(IfTrueReg)
 815       .addMBB(TrueBB)
 816       .addReg(IfFalseReg)
 817       .addMBB(MBB);
 818
 819   MI->eraseFromParent();
 820   return EndBB;
 821 }
 822
 823 MachineBasicBlock *
 824 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 825                                                  MachineBasicBlock *BB) const {
 826   switch (MI->getOpcode()) {
 827   default:
 828 #ifndef NDEBUG
 829     MI->dump();
 830 #endif
 831     llvm_unreachable("Unexpected instruction for custom inserter!");
 832
 833   case AArch64::F128CSEL:
 834     return EmitF128CSEL(MI, BB);
 835
 836   case TargetOpcode::STACKMAP:
 837   case TargetOpcode::PATCHPOINT:
 838     return emitPatchPoint(MI, BB);
 839   }
 840 }
 841
 842 //===----------------------------------------------------------------------===//
 843 // AArch64 Lowering private implementation.
 844 //===----------------------------------------------------------------------===//
 845
 846 //===----------------------------------------------------------------------===//
 847 // Lowering Code
 848 //===----------------------------------------------------------------------===//
 849
 850 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 851 /// CC
 852 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 853   switch (CC) {
 854   default:
 855     llvm_unreachable("Unknown condition code!");
 856   case ISD::SETNE:
 857     return AArch64CC::NE;
 858   case ISD::SETEQ:
 859     return AArch64CC::EQ;
 860   case ISD::SETGT:
 861     return AArch64CC::GT;
 862   case ISD::SETGE:
 863     return AArch64CC::GE;
 864   case ISD::SETLT:
 865     return AArch64CC::LT;
 866   case ISD::SETLE:
 867     return AArch64CC::LE;
 868   case ISD::SETUGT:
 869     return AArch64CC::HI;
 870   case ISD::SETUGE:
 871     return AArch64CC::HS;
 872   case ISD::SETULT:
 873     return AArch64CC::LO;
 874   case ISD::SETULE:
 875     return AArch64CC::LS;
 876   }
 877 }
 878
 879 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 880 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 881                                   AArch64CC::CondCode &CondCode,
 882                                   AArch64CC::CondCode &CondCode2) {
 883   CondCode2 = AArch64CC::AL;
 884   switch (CC) {
 885   default:
 886     llvm_unreachable("Unknown FP condition!");
 887   case ISD::SETEQ:
 888   case ISD::SETOEQ:
 889     CondCode = AArch64CC::EQ;
 890     break;
 891   case ISD::SETGT:
 892   case ISD::SETOGT:
 893     CondCode = AArch64CC::GT;
 894     break;
 895   case ISD::SETGE:
 896   case ISD::SETOGE:
 897     CondCode = AArch64CC::GE;
 898     break;
 899   case ISD::SETOLT:
 900     CondCode = AArch64CC::MI;
 901     break;
 902   case ISD::SETOLE:
 903     CondCode = AArch64CC::LS;
 904     break;
 905   case ISD::SETONE:
 906     CondCode = AArch64CC::MI;
 907     CondCode2 = AArch64CC::GT;
 908     break;
 909   case ISD::SETO:
 910     CondCode = AArch64CC::VC;
 911     break;
 912   case ISD::SETUO:
 913     CondCode = AArch64CC::VS;
 914     break;
 915   case ISD::SETUEQ:
 916     CondCode = AArch64CC::EQ;
 917     CondCode2 = AArch64CC::VS;
 918     break;
 919   case ISD::SETUGT:
 920     CondCode = AArch64CC::HI;
 921     break;
 922   case ISD::SETUGE:
 923     CondCode = AArch64CC::PL;
 924     break;
 925   case ISD::SETLT:
 926   case ISD::SETULT:
 927     CondCode = AArch64CC::LT;
 928     break;
 929   case ISD::SETLE:
 930   case ISD::SETULE:
 931     CondCode = AArch64CC::LE;
 932     break;
 933   case ISD::SETNE:
 934   case ISD::SETUNE:
 935     CondCode = AArch64CC::NE;
 936     break;
 937   }
 938 }
 939
 940 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 941 /// CC usable with the vector instructions. Fewer operations are available
 942 /// without a real NZCV register, so we have to use less efficient combinations
 943 /// to get the same effect.
 944 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 945                                         AArch64CC::CondCode &CondCode,
 946                                         AArch64CC::CondCode &CondCode2,
 947                                         bool &Invert) {
 948   Invert = false;
 949   switch (CC) {
 950   default:
 951     // Mostly the scalar mappings work fine.
 952     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 953     break;
 954   case ISD::SETUO:
 955     Invert = true; // Fallthrough
 956   case ISD::SETO:
 957     CondCode = AArch64CC::MI;
 958     CondCode2 = AArch64CC::GE;
 959     break;
 960   case ISD::SETUEQ:
 961   case ISD::SETULT:
 962   case ISD::SETULE:
 963   case ISD::SETUGT:
 964   case ISD::SETUGE:
 965     // All of the compare-mask comparisons are ordered, but we can switch
 966     // between the two by a double inversion. E.g. ULE == !OGT.
 967     Invert = true;
 968     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 969     break;
 970   }
 971 }
 972
 973 static bool isLegalArithImmed(uint64_t C) {
 974   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 975   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 976 }
 977
 978 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 979                               SDLoc dl, SelectionDAG &DAG) {
 980   EVT VT = LHS.getValueType();
 981
 982   if (VT.isFloatingPoint())
 983     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 984
 985   // The CMP instruction is just an alias for SUBS, and representing it as
 986   // SUBS means that it's possible to get CSE with subtract operations.
 987   // A later phase can perform the optimization of setting the destination
 988   // register to WZR/XZR if it ends up being unused.
 989   unsigned Opcode = AArch64ISD::SUBS;
 990
 991   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 992       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 993       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 994     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 995     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 996     // can be set differently by this operation. It comes down to whether
 997     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 998     // everything is fine. If not then the optimization is wrong. Thus general
 999     // comparisons are only valid if op2 != 0.
1000
1001     // So, finally, the only LLVM-native comparisons that don't mention C and V
1002     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1003     // the absence of information about op2.
1004     Opcode = AArch64ISD::ADDS;
1005     RHS = RHS.getOperand(1);
1006   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1007              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1008              !isUnsignedIntSetCC(CC)) {
1009     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1010     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1011     // of the signed comparisons.
1012     Opcode = AArch64ISD::ANDS;
1013     RHS = LHS.getOperand(1);
1014     LHS = LHS.getOperand(0);
1015   }
1016
1017   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1018       .getValue(1);
1019 }
1020
1021 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1022                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1023   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1024     EVT VT = RHS.getValueType();
1025     uint64_t C = RHSC->getZExtValue();
1026     if (!isLegalArithImmed(C)) {
1027       // Constant does not fit, try adjusting it by one?
1028       switch (CC) {
1029       default:
1030         break;
1031       case ISD::SETLT:
1032       case ISD::SETGE:
1033         if ((VT == MVT::i32 && C != 0x80000000 &&
1034              isLegalArithImmed((uint32_t)(C - 1))) ||
1035             (VT == MVT::i64 && C != 0x80000000ULL &&
1036              isLegalArithImmed(C - 1ULL))) {
1037           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1038           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1039           RHS = DAG.getConstant(C, VT);
1040         }
1041         break;
1042       case ISD::SETULT:
1043       case ISD::SETUGE:
1044         if ((VT == MVT::i32 && C != 0 &&
1045              isLegalArithImmed((uint32_t)(C - 1))) ||
1046             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1047           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1048           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1049           RHS = DAG.getConstant(C, VT);
1050         }
1051         break;
1052       case ISD::SETLE:
1053       case ISD::SETGT:
1054         if ((VT == MVT::i32 && C != 0x7fffffff &&
1055              isLegalArithImmed((uint32_t)(C + 1))) ||
1056             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1057              isLegalArithImmed(C + 1ULL))) {
1058           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1059           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1060           RHS = DAG.getConstant(C, VT);
1061         }
1062         break;
1063       case ISD::SETULE:
1064       case ISD::SETUGT:
1065         if ((VT == MVT::i32 && C != 0xffffffff &&
1066              isLegalArithImmed((uint32_t)(C + 1))) ||
1067             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1068              isLegalArithImmed(C + 1ULL))) {
1069           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1070           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1071           RHS = DAG.getConstant(C, VT);
1072         }
1073         break;
1074       }
1075     }
1076   }
1077
1078   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1079   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1080   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1081   return Cmp;
1082 }
1083
1084 static std::pair<SDValue, SDValue>
1085 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1086   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1087          "Unsupported value type");
1088   SDValue Value, Overflow;
1089   SDLoc DL(Op);
1090   SDValue LHS = Op.getOperand(0);
1091   SDValue RHS = Op.getOperand(1);
1092   unsigned Opc = 0;
1093   switch (Op.getOpcode()) {
1094   default:
1095     llvm_unreachable("Unknown overflow instruction!");
1096   case ISD::SADDO:
1097     Opc = AArch64ISD::ADDS;
1098     CC = AArch64CC::VS;
1099     break;
1100   case ISD::UADDO:
1101     Opc = AArch64ISD::ADDS;
1102     CC = AArch64CC::HS;
1103     break;
1104   case ISD::SSUBO:
1105     Opc = AArch64ISD::SUBS;
1106     CC = AArch64CC::VS;
1107     break;
1108   case ISD::USUBO:
1109     Opc = AArch64ISD::SUBS;
1110     CC = AArch64CC::LO;
1111     break;
1112   // Multiply needs a little bit extra work.
1113   case ISD::SMULO:
1114   case ISD::UMULO: {
1115     CC = AArch64CC::NE;
1116     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1117     if (Op.getValueType() == MVT::i32) {
1118       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1119       // For a 32 bit multiply with overflow check we want the instruction
1120       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1121       // need to generate the following pattern:
1122       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1123       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1124       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1125       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1126       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1127                                 DAG.getConstant(0, MVT::i64));
1128       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1129       // operation. We need to clear out the upper 32 bits, because we used a
1130       // widening multiply that wrote all 64 bits. In the end this should be a
1131       // noop.
1132       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1133       if (IsSigned) {
1134         // The signed overflow check requires more than just a simple check for
1135         // any bit set in the upper 32 bits of the result. These bits could be
1136         // just the sign bits of a negative number. To perform the overflow
1137         // check we have to arithmetic shift right the 32nd bit of the result by
1138         // 31 bits. Then we compare the result to the upper 32 bits.
1139         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1140                                         DAG.getConstant(32, MVT::i64));
1141         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1142         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1143                                         DAG.getConstant(31, MVT::i64));
1144         // It is important that LowerBits is last, otherwise the arithmetic
1145         // shift will not be folded into the compare (SUBS).
1146         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1147         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1148                        .getValue(1);
1149       } else {
1150         // The overflow check for unsigned multiply is easy. We only need to
1151         // check if any of the upper 32 bits are set. This can be done with a
1152         // CMP (shifted register). For that we need to generate the following
1153         // pattern:
1154         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1155         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1156                                         DAG.getConstant(32, MVT::i64));
1157         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1158         Overflow =
1159             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1160                         UpperBits).getValue(1);
1161       }
1162       break;
1163     }
1164     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1165     // For the 64 bit multiply
1166     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1167     if (IsSigned) {
1168       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1169       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1170                                       DAG.getConstant(63, MVT::i64));
1171       // It is important that LowerBits is last, otherwise the arithmetic
1172       // shift will not be folded into the compare (SUBS).
1173       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1174       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1175                      .getValue(1);
1176     } else {
1177       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1178       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1179       Overflow =
1180           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1181                       UpperBits).getValue(1);
1182     }
1183     break;
1184   }
1185   } // switch (...)
1186
1187   if (Opc) {
1188     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1189
1190     // Emit the AArch64 operation with overflow check.
1191     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1192     Overflow = Value.getValue(1);
1193   }
1194   return std::make_pair(Value, Overflow);
1195 }
1196
1197 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1198                                              RTLIB::Libcall Call) const {
1199   SmallVector<SDValue, 2> Ops;
1200   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1201     Ops.push_back(Op.getOperand(i));
1202
1203   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1204                      SDLoc(Op)).first;
1205 }
1206
1207 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1208   SDValue Sel = Op.getOperand(0);
1209   SDValue Other = Op.getOperand(1);
1210
1211   // If neither operand is a SELECT_CC, give up.
1212   if (Sel.getOpcode() != ISD::SELECT_CC)
1213     std::swap(Sel, Other);
1214   if (Sel.getOpcode() != ISD::SELECT_CC)
1215     return Op;
1216
1217   // The folding we want to perform is:
1218   // (xor x, (select_cc a, b, cc, 0, -1) )
1219   //   -->
1220   // (csel x, (xor x, -1), cc ...)
1221   //
1222   // The latter will get matched to a CSINV instruction.
1223
1224   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1225   SDValue LHS = Sel.getOperand(0);
1226   SDValue RHS = Sel.getOperand(1);
1227   SDValue TVal = Sel.getOperand(2);
1228   SDValue FVal = Sel.getOperand(3);
1229   SDLoc dl(Sel);
1230
1231   // FIXME: This could be generalized to non-integer comparisons.
1232   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1233     return Op;
1234
1235   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1236   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1237
1238   // The the values aren't constants, this isn't the pattern we're looking for.
1239   if (!CFVal || !CTVal)
1240     return Op;
1241
1242   // We can commute the SELECT_CC by inverting the condition.  This
1243   // might be needed to make this fit into a CSINV pattern.
1244   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1245     std::swap(TVal, FVal);
1246     std::swap(CTVal, CFVal);
1247     CC = ISD::getSetCCInverse(CC, true);
1248   }
1249
1250   // If the constants line up, perform the transform!
1251   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1252     SDValue CCVal;
1253     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1254
1255     FVal = Other;
1256     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1257                        DAG.getConstant(-1ULL, Other.getValueType()));
1258
1259     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1260                        CCVal, Cmp);
1261   }
1262
1263   return Op;
1264 }
1265
1266 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1267   EVT VT = Op.getValueType();
1268
1269   // Let legalize expand this if it isn't a legal type yet.
1270   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1271     return SDValue();
1272
1273   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1274
1275   unsigned Opc;
1276   bool ExtraOp = false;
1277   switch (Op.getOpcode()) {
1278   default:
1279     llvm_unreachable("Invalid code");
1280   case ISD::ADDC:
1281     Opc = AArch64ISD::ADDS;
1282     break;
1283   case ISD::SUBC:
1284     Opc = AArch64ISD::SUBS;
1285     break;
1286   case ISD::ADDE:
1287     Opc = AArch64ISD::ADCS;
1288     ExtraOp = true;
1289     break;
1290   case ISD::SUBE:
1291     Opc = AArch64ISD::SBCS;
1292     ExtraOp = true;
1293     break;
1294   }
1295
1296   if (!ExtraOp)
1297     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1298   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1299                      Op.getOperand(2));
1300 }
1301
1302 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1303   // Let legalize expand this if it isn't a legal type yet.
1304   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1305     return SDValue();
1306
1307   AArch64CC::CondCode CC;
1308   // The actual operation that sets the overflow or carry flag.
1309   SDValue Value, Overflow;
1310   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1311
1312   // We use 0 and 1 as false and true values.
1313   SDValue TVal = DAG.getConstant(1, MVT::i32);
1314   SDValue FVal = DAG.getConstant(0, MVT::i32);
1315
1316   // We use an inverted condition, because the conditional select is inverted
1317   // too. This will allow it to be selected to a single instruction:
1318   // CSINC Wd, WZR, WZR, invert(cond).
1319   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1320   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1321                          CCVal, Overflow);
1322
1323   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1324   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1325 }
1326
1327 // Prefetch operands are:
1328 // 1: Address to prefetch
1329 // 2: bool isWrite
1330 // 3: int locality (0 = no locality ... 3 = extreme locality)
1331 // 4: bool isDataCache
1332 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1333   SDLoc DL(Op);
1334   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1335   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1336   // The data thing is not used.
1337   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1338
1339   bool IsStream = !Locality;
1340   // When the locality number is set
1341   if (Locality) {
1342     // The front-end should have filtered out the out-of-range values
1343     assert(Locality <= 3 && "Prefetch locality out-of-range");
1344     // The locality degree is the opposite of the cache speed.
1345     // Put the number the other way around.
1346     // The encoding starts at 0 for level 1
1347     Locality = 3 - Locality;
1348   }
1349
1350   // built the mask value encoding the expected behavior.
1351   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1352                    (Locality << 1) |    // Cache level bits
1353                    (unsigned)IsStream;  // Stream bit
1354   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1355                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1356 }
1357
1358 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1359                                               SelectionDAG &DAG) const {
1360   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1361
1362   RTLIB::Libcall LC;
1363   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1364
1365   return LowerF128Call(Op, DAG, LC);
1366 }
1367
1368 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1369                                              SelectionDAG &DAG) const {
1370   if (Op.getOperand(0).getValueType() != MVT::f128) {
1371     // It's legal except when f128 is involved
1372     return Op;
1373   }
1374
1375   RTLIB::Libcall LC;
1376   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1377
1378   // FP_ROUND node has a second operand indicating whether it is known to be
1379   // precise. That doesn't take part in the LibCall so we can't directly use
1380   // LowerF128Call.
1381   SDValue SrcVal = Op.getOperand(0);
1382   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1383                      /*isSigned*/ false, SDLoc(Op)).first;
1384 }
1385
1386 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1387   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1388   // Any additional optimization in this function should be recorded
1389   // in the cost tables.
1390   EVT InVT = Op.getOperand(0).getValueType();
1391   EVT VT = Op.getValueType();
1392
1393   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1394     SDLoc dl(Op);
1395     SDValue Cv =
1396         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1397                     Op.getOperand(0));
1398     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1399   }
1400
1401   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1402     SDLoc dl(Op);
1403     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1404     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1405   }
1406
1407   // Type changing conversions are illegal.
1408   return Op;
1409 }
1410
1411 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1412                                               SelectionDAG &DAG) const {
1413   if (Op.getOperand(0).getValueType().isVector())
1414     return LowerVectorFP_TO_INT(Op, DAG);
1415
1416   if (Op.getOperand(0).getValueType() != MVT::f128) {
1417     // It's legal except when f128 is involved
1418     return Op;
1419   }
1420
1421   RTLIB::Libcall LC;
1422   if (Op.getOpcode() == ISD::FP_TO_SINT)
1423     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1424   else
1425     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1426
1427   SmallVector<SDValue, 2> Ops;
1428   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1429     Ops.push_back(Op.getOperand(i));
1430
1431   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1432                      SDLoc(Op)).first;
1433 }
1434
1435 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1436   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1437   // Any additional optimization in this function should be recorded
1438   // in the cost tables.
1439   EVT VT = Op.getValueType();
1440   SDLoc dl(Op);
1441   SDValue In = Op.getOperand(0);
1442   EVT InVT = In.getValueType();
1443
1444   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1445     MVT CastVT =
1446         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1447                          InVT.getVectorNumElements());
1448     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1449     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1450   }
1451
1452   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1453     unsigned CastOpc =
1454         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1455     EVT CastVT = VT.changeVectorElementTypeToInteger();
1456     In = DAG.getNode(CastOpc, dl, CastVT, In);
1457     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1458   }
1459
1460   return Op;
1461 }
1462
1463 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1464                                             SelectionDAG &DAG) const {
1465   if (Op.getValueType().isVector())
1466     return LowerVectorINT_TO_FP(Op, DAG);
1467
1468   // i128 conversions are libcalls.
1469   if (Op.getOperand(0).getValueType() == MVT::i128)
1470     return SDValue();
1471
1472   // Other conversions are legal, unless it's to the completely software-based
1473   // fp128.
1474   if (Op.getValueType() != MVT::f128)
1475     return Op;
1476
1477   RTLIB::Libcall LC;
1478   if (Op.getOpcode() == ISD::SINT_TO_FP)
1479     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1480   else
1481     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1482
1483   return LowerF128Call(Op, DAG, LC);
1484 }
1485
1486 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1487                                             SelectionDAG &DAG) const {
1488   // For iOS, we want to call an alternative entry point: __sincos_stret,
1489   // which returns the values in two S / D registers.
1490   SDLoc dl(Op);
1491   SDValue Arg = Op.getOperand(0);
1492   EVT ArgVT = Arg.getValueType();
1493   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1494
1495   ArgListTy Args;
1496   ArgListEntry Entry;
1497
1498   Entry.Node = Arg;
1499   Entry.Ty = ArgTy;
1500   Entry.isSExt = false;
1501   Entry.isZExt = false;
1502   Args.push_back(Entry);
1503
1504   const char *LibcallName =
1505       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1506   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1507
1508   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1509   TargetLowering::CallLoweringInfo CLI(DAG);
1510   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1511     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1512
1513   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1514   return CallResult.first;
1515 }
1516
1517 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1518   if (Op.getValueType() != MVT::f16)
1519     return SDValue();
1520
1521   assert(Op.getOperand(0).getValueType() == MVT::i16);
1522   SDLoc DL(Op);
1523
1524   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1525   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1526   return SDValue(
1527       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1528                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1529       0);
1530 }
1531
1532
1533 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1534                                               SelectionDAG &DAG) const {
1535   switch (Op.getOpcode()) {
1536   default:
1537     llvm_unreachable("unimplemented operand");
1538     return SDValue();
1539   case ISD::BITCAST:
1540     return LowerBITCAST(Op, DAG);
1541   case ISD::GlobalAddress:
1542     return LowerGlobalAddress(Op, DAG);
1543   case ISD::GlobalTLSAddress:
1544     return LowerGlobalTLSAddress(Op, DAG);
1545   case ISD::SETCC:
1546     return LowerSETCC(Op, DAG);
1547   case ISD::BR_CC:
1548     return LowerBR_CC(Op, DAG);
1549   case ISD::SELECT:
1550     return LowerSELECT(Op, DAG);
1551   case ISD::SELECT_CC:
1552     return LowerSELECT_CC(Op, DAG);
1553   case ISD::JumpTable:
1554     return LowerJumpTable(Op, DAG);
1555   case ISD::ConstantPool:
1556     return LowerConstantPool(Op, DAG);
1557   case ISD::BlockAddress:
1558     return LowerBlockAddress(Op, DAG);
1559   case ISD::VASTART:
1560     return LowerVASTART(Op, DAG);
1561   case ISD::VACOPY:
1562     return LowerVACOPY(Op, DAG);
1563   case ISD::VAARG:
1564     return LowerVAARG(Op, DAG);
1565   case ISD::ADDC:
1566   case ISD::ADDE:
1567   case ISD::SUBC:
1568   case ISD::SUBE:
1569     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1570   case ISD::SADDO:
1571   case ISD::UADDO:
1572   case ISD::SSUBO:
1573   case ISD::USUBO:
1574   case ISD::SMULO:
1575   case ISD::UMULO:
1576     return LowerXALUO(Op, DAG);
1577   case ISD::FADD:
1578     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1579   case ISD::FSUB:
1580     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1581   case ISD::FMUL:
1582     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1583   case ISD::FDIV:
1584     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1585   case ISD::FP_ROUND:
1586     return LowerFP_ROUND(Op, DAG);
1587   case ISD::FP_EXTEND:
1588     return LowerFP_EXTEND(Op, DAG);
1589   case ISD::FRAMEADDR:
1590     return LowerFRAMEADDR(Op, DAG);
1591   case ISD::RETURNADDR:
1592     return LowerRETURNADDR(Op, DAG);
1593   case ISD::INSERT_VECTOR_ELT:
1594     return LowerINSERT_VECTOR_ELT(Op, DAG);
1595   case ISD::EXTRACT_VECTOR_ELT:
1596     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1597   case ISD::BUILD_VECTOR:
1598     return LowerBUILD_VECTOR(Op, DAG);
1599   case ISD::VECTOR_SHUFFLE:
1600     return LowerVECTOR_SHUFFLE(Op, DAG);
1601   case ISD::EXTRACT_SUBVECTOR:
1602     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1603   case ISD::SRA:
1604   case ISD::SRL:
1605   case ISD::SHL:
1606     return LowerVectorSRA_SRL_SHL(Op, DAG);
1607   case ISD::SHL_PARTS:
1608     return LowerShiftLeftParts(Op, DAG);
1609   case ISD::SRL_PARTS:
1610   case ISD::SRA_PARTS:
1611     return LowerShiftRightParts(Op, DAG);
1612   case ISD::CTPOP:
1613     return LowerCTPOP(Op, DAG);
1614   case ISD::FCOPYSIGN:
1615     return LowerFCOPYSIGN(Op, DAG);
1616   case ISD::AND:
1617     return LowerVectorAND(Op, DAG);
1618   case ISD::OR:
1619     return LowerVectorOR(Op, DAG);
1620   case ISD::XOR:
1621     return LowerXOR(Op, DAG);
1622   case ISD::PREFETCH:
1623     return LowerPREFETCH(Op, DAG);
1624   case ISD::SINT_TO_FP:
1625   case ISD::UINT_TO_FP:
1626     return LowerINT_TO_FP(Op, DAG);
1627   case ISD::FP_TO_SINT:
1628   case ISD::FP_TO_UINT:
1629     return LowerFP_TO_INT(Op, DAG);
1630   case ISD::FSINCOS:
1631     return LowerFSINCOS(Op, DAG);
1632   }
1633 }
1634
1635 /// getFunctionAlignment - Return the Log2 alignment of this function.
1636 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1637   return 2;
1638 }
1639
1640 //===----------------------------------------------------------------------===//
1641 //                      Calling Convention Implementation
1642 //===----------------------------------------------------------------------===//
1643
1644 #include "AArch64GenCallingConv.inc"
1645
1646 /// Selects the correct CCAssignFn for a the given CallingConvention
1647 /// value.
1648 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1649                                                      bool IsVarArg) const {
1650   switch (CC) {
1651   default:
1652     llvm_unreachable("Unsupported calling convention.");
1653   case CallingConv::WebKit_JS:
1654     return CC_AArch64_WebKit_JS;
1655   case CallingConv::C:
1656   case CallingConv::Fast:
1657     if (!Subtarget->isTargetDarwin())
1658       return CC_AArch64_AAPCS;
1659     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1660   }
1661 }
1662
1663 SDValue AArch64TargetLowering::LowerFormalArguments(
1664     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1665     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1666     SmallVectorImpl<SDValue> &InVals) const {
1667   MachineFunction &MF = DAG.getMachineFunction();
1668   MachineFrameInfo *MFI = MF.getFrameInfo();
1669
1670   // Assign locations to all of the incoming arguments.
1671   SmallVector<CCValAssign, 16> ArgLocs;
1672   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1673                  getTargetMachine(), ArgLocs, *DAG.getContext());
1674
1675   // At this point, Ins[].VT may already be promoted to i32. To correctly
1676   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1677   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1678   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1679   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1680   // LocVT.
1681   unsigned NumArgs = Ins.size();
1682   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1683   unsigned CurArgIdx = 0;
1684   for (unsigned i = 0; i != NumArgs; ++i) {
1685     MVT ValVT = Ins[i].VT;
1686     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1687     CurArgIdx = Ins[i].OrigArgIndex;
1688
1689     // Get type of the original argument.
1690     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1691     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1692     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1693     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1694       ValVT = MVT::i8;
1695     else if (ActualMVT == MVT::i16)
1696       ValVT = MVT::i16;
1697
1698     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1699     bool Res =
1700         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1701     assert(!Res && "Call operand has unhandled type");
1702     (void)Res;
1703   }
1704   assert(ArgLocs.size() == Ins.size());
1705   SmallVector<SDValue, 16> ArgValues;
1706   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1707     CCValAssign &VA = ArgLocs[i];
1708
1709     if (Ins[i].Flags.isByVal()) {
1710       // Byval is used for HFAs in the PCS, but the system should work in a
1711       // non-compliant manner for larger structs.
1712       EVT PtrTy = getPointerTy();
1713       int Size = Ins[i].Flags.getByValSize();
1714       unsigned NumRegs = (Size + 7) / 8;
1715
1716       // FIXME: This works on big-endian for composite byvals, which are the common
1717       // case. It should also work for fundamental types too.
1718       unsigned FrameIdx =
1719         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1720       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1721       InVals.push_back(FrameIdxN);
1722
1723       continue;
1724     }
1725
1726     if (VA.isRegLoc()) {
1727       // Arguments stored in registers.
1728       EVT RegVT = VA.getLocVT();
1729
1730       SDValue ArgValue;
1731       const TargetRegisterClass *RC;
1732
1733       if (RegVT == MVT::i32)
1734         RC = &AArch64::GPR32RegClass;
1735       else if (RegVT == MVT::i64)
1736         RC = &AArch64::GPR64RegClass;
1737       else if (RegVT == MVT::f16)
1738         RC = &AArch64::FPR16RegClass;
1739       else if (RegVT == MVT::f32)
1740         RC = &AArch64::FPR32RegClass;
1741       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1742         RC = &AArch64::FPR64RegClass;
1743       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1744         RC = &AArch64::FPR128RegClass;
1745       else
1746         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1747
1748       // Transform the arguments in physical registers into virtual ones.
1749       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1750       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1751
1752       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1753       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1754       // truncate to the right size.
1755       switch (VA.getLocInfo()) {
1756       default:
1757         llvm_unreachable("Unknown loc info!");
1758       case CCValAssign::Full:
1759         break;
1760       case CCValAssign::BCvt:
1761         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1762         break;
1763       case CCValAssign::AExt:
1764       case CCValAssign::SExt:
1765       case CCValAssign::ZExt:
1766         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1767         // nodes after our lowering.
1768         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1769         break;
1770       }
1771
1772       InVals.push_back(ArgValue);
1773
1774     } else { // VA.isRegLoc()
1775       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1776       unsigned ArgOffset = VA.getLocMemOffset();
1777       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1778
1779       uint32_t BEAlign = 0;
1780       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1781         BEAlign = 8 - ArgSize;
1782
1783       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1784
1785       // Create load nodes to retrieve arguments from the stack.
1786       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1787       SDValue ArgValue;
1788
1789       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1790       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1791       MVT MemVT = VA.getValVT();
1792
1793       switch (VA.getLocInfo()) {
1794       default:
1795         break;
1796       case CCValAssign::BCvt:
1797         MemVT = VA.getLocVT();
1798         break;
1799       case CCValAssign::SExt:
1800         ExtType = ISD::SEXTLOAD;
1801         break;
1802       case CCValAssign::ZExt:
1803         ExtType = ISD::ZEXTLOAD;
1804         break;
1805       case CCValAssign::AExt:
1806         ExtType = ISD::EXTLOAD;
1807         break;
1808       }
1809
1810       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1811                                 MachinePointerInfo::getFixedStack(FI),
1812                                 MemVT, false, false, false, nullptr);
1813
1814       InVals.push_back(ArgValue);
1815     }
1816   }
1817
1818   // varargs
1819   if (isVarArg) {
1820     if (!Subtarget->isTargetDarwin()) {
1821       // The AAPCS variadic function ABI is identical to the non-variadic
1822       // one. As a result there may be more arguments in registers and we should
1823       // save them for future reference.
1824       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1825     }
1826
1827     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1828     // This will point to the next argument passed via stack.
1829     unsigned StackOffset = CCInfo.getNextStackOffset();
1830     // We currently pass all varargs at 8-byte alignment.
1831     StackOffset = ((StackOffset + 7) & ~7);
1832     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1833   }
1834
1835   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1836   unsigned StackArgSize = CCInfo.getNextStackOffset();
1837   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1838   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1839     // This is a non-standard ABI so by fiat I say we're allowed to make full
1840     // use of the stack area to be popped, which must be aligned to 16 bytes in
1841     // any case:
1842     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1843
1844     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1845     // a multiple of 16.
1846     FuncInfo->setArgumentStackToRestore(StackArgSize);
1847
1848     // This realignment carries over to the available bytes below. Our own
1849     // callers will guarantee the space is free by giving an aligned value to
1850     // CALLSEQ_START.
1851   }
1852   // Even if we're not expected to free up the space, it's useful to know how
1853   // much is there while considering tail calls (because we can reuse it).
1854   FuncInfo->setBytesInStackArgArea(StackArgSize);
1855
1856   return Chain;
1857 }
1858
1859 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1860                                                 SelectionDAG &DAG, SDLoc DL,
1861                                                 SDValue &Chain) const {
1862   MachineFunction &MF = DAG.getMachineFunction();
1863   MachineFrameInfo *MFI = MF.getFrameInfo();
1864   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1865
1866   SmallVector<SDValue, 8> MemOps;
1867
1868   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1869                                           AArch64::X3, AArch64::X4, AArch64::X5,
1870                                           AArch64::X6, AArch64::X7 };
1871   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1872   unsigned FirstVariadicGPR =
1873       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1874
1875   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1876   int GPRIdx = 0;
1877   if (GPRSaveSize != 0) {
1878     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1879
1880     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1881
1882     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1883       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1884       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1885       SDValue Store =
1886           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1887                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1888       MemOps.push_back(Store);
1889       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1890                         DAG.getConstant(8, getPointerTy()));
1891     }
1892   }
1893   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1894   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1895
1896   if (Subtarget->hasFPARMv8()) {
1897     static const MCPhysReg FPRArgRegs[] = {
1898         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1899         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1900     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1901     unsigned FirstVariadicFPR =
1902         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1903
1904     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1905     int FPRIdx = 0;
1906     if (FPRSaveSize != 0) {
1907       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1908
1909       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1910
1911       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1912         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1913         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1914
1915         SDValue Store =
1916             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1917                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1918         MemOps.push_back(Store);
1919         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1920                           DAG.getConstant(16, getPointerTy()));
1921       }
1922     }
1923     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1924     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1925   }
1926
1927   if (!MemOps.empty()) {
1928     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1929   }
1930 }
1931
1932 /// LowerCallResult - Lower the result values of a call into the
1933 /// appropriate copies out of appropriate physical registers.
1934 SDValue AArch64TargetLowering::LowerCallResult(
1935     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1936     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1937     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1938     SDValue ThisVal) const {
1939   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1940                           ? RetCC_AArch64_WebKit_JS
1941                           : RetCC_AArch64_AAPCS;
1942   // Assign locations to each value returned by this call.
1943   SmallVector<CCValAssign, 16> RVLocs;
1944   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1945                  getTargetMachine(), RVLocs, *DAG.getContext());
1946   CCInfo.AnalyzeCallResult(Ins, RetCC);
1947
1948   // Copy all of the result registers out of their specified physreg.
1949   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1950     CCValAssign VA = RVLocs[i];
1951
1952     // Pass 'this' value directly from the argument to return value, to avoid
1953     // reg unit interference
1954     if (i == 0 && isThisReturn) {
1955       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1956              "unexpected return calling convention register assignment");
1957       InVals.push_back(ThisVal);
1958       continue;
1959     }
1960
1961     SDValue Val =
1962         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1963     Chain = Val.getValue(1);
1964     InFlag = Val.getValue(2);
1965
1966     switch (VA.getLocInfo()) {
1967     default:
1968       llvm_unreachable("Unknown loc info!");
1969     case CCValAssign::Full:
1970       break;
1971     case CCValAssign::BCvt:
1972       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1973       break;
1974     }
1975
1976     InVals.push_back(Val);
1977   }
1978
1979   return Chain;
1980 }
1981
1982 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1983     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1984     bool isCalleeStructRet, bool isCallerStructRet,
1985     const SmallVectorImpl<ISD::OutputArg> &Outs,
1986     const SmallVectorImpl<SDValue> &OutVals,
1987     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1988   // For CallingConv::C this function knows whether the ABI needs
1989   // changing. That's not true for other conventions so they will have to opt in
1990   // manually.
1991   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1992     return false;
1993
1994   const MachineFunction &MF = DAG.getMachineFunction();
1995   const Function *CallerF = MF.getFunction();
1996   CallingConv::ID CallerCC = CallerF->getCallingConv();
1997   bool CCMatch = CallerCC == CalleeCC;
1998
1999   // Byval parameters hand the function a pointer directly into the stack area
2000   // we want to reuse during a tail call. Working around this *is* possible (see
2001   // X86) but less efficient and uglier in LowerCall.
2002   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2003                                     e = CallerF->arg_end();
2004        i != e; ++i)
2005     if (i->hasByValAttr())
2006       return false;
2007
2008   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2009     if (IsTailCallConvention(CalleeCC) && CCMatch)
2010       return true;
2011     return false;
2012   }
2013
2014   // Now we search for cases where we can use a tail call without changing the
2015   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2016   // concept.
2017
2018   // I want anyone implementing a new calling convention to think long and hard
2019   // about this assert.
2020   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2021          "Unexpected variadic calling convention");
2022
2023   if (isVarArg && !Outs.empty()) {
2024     // At least two cases here: if caller is fastcc then we can't have any
2025     // memory arguments (we'd be expected to clean up the stack afterwards). If
2026     // caller is C then we could potentially use its argument area.
2027
2028     // FIXME: for now we take the most conservative of these in both cases:
2029     // disallow all variadic memory operands.
2030     SmallVector<CCValAssign, 16> ArgLocs;
2031     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2032                    getTargetMachine(), ArgLocs, *DAG.getContext());
2033
2034     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2035     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2036       if (!ArgLocs[i].isRegLoc())
2037         return false;
2038   }
2039
2040   // If the calling conventions do not match, then we'd better make sure the
2041   // results are returned in the same way as what the caller expects.
2042   if (!CCMatch) {
2043     SmallVector<CCValAssign, 16> RVLocs1;
2044     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2045                     getTargetMachine(), RVLocs1, *DAG.getContext());
2046     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2047
2048     SmallVector<CCValAssign, 16> RVLocs2;
2049     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2050                     getTargetMachine(), RVLocs2, *DAG.getContext());
2051     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2052
2053     if (RVLocs1.size() != RVLocs2.size())
2054       return false;
2055     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2056       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2057         return false;
2058       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2059         return false;
2060       if (RVLocs1[i].isRegLoc()) {
2061         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2062           return false;
2063       } else {
2064         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2065           return false;
2066       }
2067     }
2068   }
2069
2070   // Nothing more to check if the callee is taking no arguments
2071   if (Outs.empty())
2072     return true;
2073
2074   SmallVector<CCValAssign, 16> ArgLocs;
2075   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2076                  getTargetMachine(), ArgLocs, *DAG.getContext());
2077
2078   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2079
2080   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2081
2082   // If the stack arguments for this call would fit into our own save area then
2083   // the call can be made tail.
2084   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2085 }
2086
2087 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2088                                                    SelectionDAG &DAG,
2089                                                    MachineFrameInfo *MFI,
2090                                                    int ClobberedFI) const {
2091   SmallVector<SDValue, 8> ArgChains;
2092   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2093   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2094
2095   // Include the original chain at the beginning of the list. When this is
2096   // used by target LowerCall hooks, this helps legalize find the
2097   // CALLSEQ_BEGIN node.
2098   ArgChains.push_back(Chain);
2099
2100   // Add a chain value for each stack argument corresponding
2101   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2102                             UE = DAG.getEntryNode().getNode()->use_end();
2103        U != UE; ++U)
2104     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2105       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2106         if (FI->getIndex() < 0) {
2107           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2108           int64_t InLastByte = InFirstByte;
2109           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2110
2111           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2112               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2113             ArgChains.push_back(SDValue(L, 1));
2114         }
2115
2116   // Build a tokenfactor for all the chains.
2117   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2118 }
2119
2120 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2121                                                    bool TailCallOpt) const {
2122   return CallCC == CallingConv::Fast && TailCallOpt;
2123 }
2124
2125 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2126   return CallCC == CallingConv::Fast;
2127 }
2128
2129 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2130 /// and add input and output parameter nodes.
2131 SDValue
2132 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2133                                  SmallVectorImpl<SDValue> &InVals) const {
2134   SelectionDAG &DAG = CLI.DAG;
2135   SDLoc &DL = CLI.DL;
2136   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2137   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2138   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2139   SDValue Chain = CLI.Chain;
2140   SDValue Callee = CLI.Callee;
2141   bool &IsTailCall = CLI.IsTailCall;
2142   CallingConv::ID CallConv = CLI.CallConv;
2143   bool IsVarArg = CLI.IsVarArg;
2144
2145   MachineFunction &MF = DAG.getMachineFunction();
2146   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2147   bool IsThisReturn = false;
2148
2149   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2150   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2151   bool IsSibCall = false;
2152
2153   if (IsTailCall) {
2154     // Check if it's really possible to do a tail call.
2155     IsTailCall = isEligibleForTailCallOptimization(
2156         Callee, CallConv, IsVarArg, IsStructRet,
2157         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2158     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2159       report_fatal_error("failed to perform tail call elimination on a call "
2160                          "site marked musttail");
2161
2162     // A sibling call is one where we're under the usual C ABI and not planning
2163     // to change that but can still do a tail call:
2164     if (!TailCallOpt && IsTailCall)
2165       IsSibCall = true;
2166
2167     if (IsTailCall)
2168       ++NumTailCalls;
2169   }
2170
2171   // Analyze operands of the call, assigning locations to each operand.
2172   SmallVector<CCValAssign, 16> ArgLocs;
2173   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2174                  getTargetMachine(), ArgLocs, *DAG.getContext());
2175
2176   if (IsVarArg) {
2177     // Handle fixed and variable vector arguments differently.
2178     // Variable vector arguments always go into memory.
2179     unsigned NumArgs = Outs.size();
2180
2181     for (unsigned i = 0; i != NumArgs; ++i) {
2182       MVT ArgVT = Outs[i].VT;
2183       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2184       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2185                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2186       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2187       assert(!Res && "Call operand has unhandled type");
2188       (void)Res;
2189     }
2190   } else {
2191     // At this point, Outs[].VT may already be promoted to i32. To correctly
2192     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2193     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2194     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2195     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2196     // LocVT.
2197     unsigned NumArgs = Outs.size();
2198     for (unsigned i = 0; i != NumArgs; ++i) {
2199       MVT ValVT = Outs[i].VT;
2200       // Get type of the original argument.
2201       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2202                                   /*AllowUnknown*/ true);
2203       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2204       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2205       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2206       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2207         ValVT = MVT::i8;
2208       else if (ActualMVT == MVT::i16)
2209         ValVT = MVT::i16;
2210
2211       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2212       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2213       assert(!Res && "Call operand has unhandled type");
2214       (void)Res;
2215     }
2216   }
2217
2218   // Get a count of how many bytes are to be pushed on the stack.
2219   unsigned NumBytes = CCInfo.getNextStackOffset();
2220
2221   if (IsSibCall) {
2222     // Since we're not changing the ABI to make this a tail call, the memory
2223     // operands are already available in the caller's incoming argument space.
2224     NumBytes = 0;
2225   }
2226
2227   // FPDiff is the byte offset of the call's argument area from the callee's.
2228   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2229   // by this amount for a tail call. In a sibling call it must be 0 because the
2230   // caller will deallocate the entire stack and the callee still expects its
2231   // arguments to begin at SP+0. Completely unused for non-tail calls.
2232   int FPDiff = 0;
2233
2234   if (IsTailCall && !IsSibCall) {
2235     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2236
2237     // Since callee will pop argument stack as a tail call, we must keep the
2238     // popped size 16-byte aligned.
2239     NumBytes = RoundUpToAlignment(NumBytes, 16);
2240
2241     // FPDiff will be negative if this tail call requires more space than we
2242     // would automatically have in our incoming argument space. Positive if we
2243     // can actually shrink the stack.
2244     FPDiff = NumReusableBytes - NumBytes;
2245
2246     // The stack pointer must be 16-byte aligned at all times it's used for a
2247     // memory operation, which in practice means at *all* times and in
2248     // particular across call boundaries. Therefore our own arguments started at
2249     // a 16-byte aligned SP and the delta applied for the tail call should
2250     // satisfy the same constraint.
2251     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2252   }
2253
2254   // Adjust the stack pointer for the new arguments...
2255   // These operations are automatically eliminated by the prolog/epilog pass
2256   if (!IsSibCall)
2257     Chain =
2258         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2259
2260   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2261
2262   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2263   SmallVector<SDValue, 8> MemOpChains;
2264
2265   // Walk the register/memloc assignments, inserting copies/loads.
2266   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2267        ++i, ++realArgIdx) {
2268     CCValAssign &VA = ArgLocs[i];
2269     SDValue Arg = OutVals[realArgIdx];
2270     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2271
2272     // Promote the value if needed.
2273     switch (VA.getLocInfo()) {
2274     default:
2275       llvm_unreachable("Unknown loc info!");
2276     case CCValAssign::Full:
2277       break;
2278     case CCValAssign::SExt:
2279       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2280       break;
2281     case CCValAssign::ZExt:
2282       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2283       break;
2284     case CCValAssign::AExt:
2285       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2286         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2287         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2288         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2289       }
2290       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2291       break;
2292     case CCValAssign::BCvt:
2293       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2294       break;
2295     case CCValAssign::FPExt:
2296       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2297       break;
2298     }
2299
2300     if (VA.isRegLoc()) {
2301       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2302         assert(VA.getLocVT() == MVT::i64 &&
2303                "unexpected calling convention register assignment");
2304         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2305                "unexpected use of 'returned'");
2306         IsThisReturn = true;
2307       }
2308       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2309     } else {
2310       assert(VA.isMemLoc());
2311
2312       SDValue DstAddr;
2313       MachinePointerInfo DstInfo;
2314
2315       // FIXME: This works on big-endian for composite byvals, which are the
2316       // common case. It should also work for fundamental types too.
2317       uint32_t BEAlign = 0;
2318       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2319                                         : VA.getLocVT().getSizeInBits();
2320       OpSize = (OpSize + 7) / 8;
2321       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2322         if (OpSize < 8)
2323           BEAlign = 8 - OpSize;
2324       }
2325       unsigned LocMemOffset = VA.getLocMemOffset();
2326       int32_t Offset = LocMemOffset + BEAlign;
2327       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2328       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2329
2330       if (IsTailCall) {
2331         Offset = Offset + FPDiff;
2332         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2333
2334         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2335         DstInfo = MachinePointerInfo::getFixedStack(FI);
2336
2337         // Make sure any stack arguments overlapping with where we're storing
2338         // are loaded before this eventual operation. Otherwise they'll be
2339         // clobbered.
2340         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2341       } else {
2342         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2343
2344         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2345         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2346       }
2347
2348       if (Outs[i].Flags.isByVal()) {
2349         SDValue SizeNode =
2350             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2351         SDValue Cpy = DAG.getMemcpy(
2352             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2353             /*isVolatile = */ false,
2354             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2355
2356         MemOpChains.push_back(Cpy);
2357       } else {
2358         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2359         // promoted to a legal register type i32, we should truncate Arg back to
2360         // i1/i8/i16.
2361         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2362             VA.getValVT() == MVT::i16)
2363           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2364
2365         SDValue Store =
2366             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2367         MemOpChains.push_back(Store);
2368       }
2369     }
2370   }
2371
2372   if (!MemOpChains.empty())
2373     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2374
2375   // Build a sequence of copy-to-reg nodes chained together with token chain
2376   // and flag operands which copy the outgoing args into the appropriate regs.
2377   SDValue InFlag;
2378   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2379     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2380                              RegsToPass[i].second, InFlag);
2381     InFlag = Chain.getValue(1);
2382   }
2383
2384   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2385   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2386   // node so that legalize doesn't hack it.
2387   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2388       Subtarget->isTargetMachO()) {
2389     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2390       const GlobalValue *GV = G->getGlobal();
2391       bool InternalLinkage = GV->hasInternalLinkage();
2392       if (InternalLinkage)
2393         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2394       else {
2395         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2396                                             AArch64II::MO_GOT);
2397         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2398       }
2399     } else if (ExternalSymbolSDNode *S =
2400                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2401       const char *Sym = S->getSymbol();
2402       Callee =
2403           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2404       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2405     }
2406   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2407     const GlobalValue *GV = G->getGlobal();
2408     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2409   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2410     const char *Sym = S->getSymbol();
2411     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2412   }
2413
2414   // We don't usually want to end the call-sequence here because we would tidy
2415   // the frame up *after* the call, however in the ABI-changing tail-call case
2416   // we've carefully laid out the parameters so that when sp is reset they'll be
2417   // in the correct location.
2418   if (IsTailCall && !IsSibCall) {
2419     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2420                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2421     InFlag = Chain.getValue(1);
2422   }
2423
2424   std::vector<SDValue> Ops;
2425   Ops.push_back(Chain);
2426   Ops.push_back(Callee);
2427
2428   if (IsTailCall) {
2429     // Each tail call may have to adjust the stack by a different amount, so
2430     // this information must travel along with the operation for eventual
2431     // consumption by emitEpilogue.
2432     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2433   }
2434
2435   // Add argument registers to the end of the list so that they are known live
2436   // into the call.
2437   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2438     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2439                                   RegsToPass[i].second.getValueType()));
2440
2441   // Add a register mask operand representing the call-preserved registers.
2442   const uint32_t *Mask;
2443   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2444   const AArch64RegisterInfo *ARI =
2445       static_cast<const AArch64RegisterInfo *>(TRI);
2446   if (IsThisReturn) {
2447     // For 'this' returns, use the X0-preserving mask if applicable
2448     Mask = ARI->getThisReturnPreservedMask(CallConv);
2449     if (!Mask) {
2450       IsThisReturn = false;
2451       Mask = ARI->getCallPreservedMask(CallConv);
2452     }
2453   } else
2454     Mask = ARI->getCallPreservedMask(CallConv);
2455
2456   assert(Mask && "Missing call preserved mask for calling convention");
2457   Ops.push_back(DAG.getRegisterMask(Mask));
2458
2459   if (InFlag.getNode())
2460     Ops.push_back(InFlag);
2461
2462   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2463
2464   // If we're doing a tall call, use a TC_RETURN here rather than an
2465   // actual call instruction.
2466   if (IsTailCall)
2467     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2468
2469   // Returns a chain and a flag for retval copy to use.
2470   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2471   InFlag = Chain.getValue(1);
2472
2473   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2474                                 ? RoundUpToAlignment(NumBytes, 16)
2475                                 : 0;
2476
2477   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2478                              DAG.getIntPtrConstant(CalleePopBytes, true),
2479                              InFlag, DL);
2480   if (!Ins.empty())
2481     InFlag = Chain.getValue(1);
2482
2483   // Handle result values, copying them out of physregs into vregs that we
2484   // return.
2485   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2486                          InVals, IsThisReturn,
2487                          IsThisReturn ? OutVals[0] : SDValue());
2488 }
2489
2490 bool AArch64TargetLowering::CanLowerReturn(
2491     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2492     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2493   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2494                           ? RetCC_AArch64_WebKit_JS
2495                           : RetCC_AArch64_AAPCS;
2496   SmallVector<CCValAssign, 16> RVLocs;
2497   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2498   return CCInfo.CheckReturn(Outs, RetCC);
2499 }
2500
2501 SDValue
2502 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2503                                    bool isVarArg,
2504                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2505                                    const SmallVectorImpl<SDValue> &OutVals,
2506                                    SDLoc DL, SelectionDAG &DAG) const {
2507   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2508                           ? RetCC_AArch64_WebKit_JS
2509                           : RetCC_AArch64_AAPCS;
2510   SmallVector<CCValAssign, 16> RVLocs;
2511   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2512                  getTargetMachine(), RVLocs, *DAG.getContext());
2513   CCInfo.AnalyzeReturn(Outs, RetCC);
2514
2515   // Copy the result values into the output registers.
2516   SDValue Flag;
2517   SmallVector<SDValue, 4> RetOps(1, Chain);
2518   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2519        ++i, ++realRVLocIdx) {
2520     CCValAssign &VA = RVLocs[i];
2521     assert(VA.isRegLoc() && "Can only return in registers!");
2522     SDValue Arg = OutVals[realRVLocIdx];
2523
2524     switch (VA.getLocInfo()) {
2525     default:
2526       llvm_unreachable("Unknown loc info!");
2527     case CCValAssign::Full:
2528       if (Outs[i].ArgVT == MVT::i1) {
2529         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2530         // value. This is strictly redundant on Darwin (which uses "zeroext
2531         // i1"), but will be optimised out before ISel.
2532         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2533         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2534       }
2535       break;
2536     case CCValAssign::BCvt:
2537       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2538       break;
2539     }
2540
2541     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2542     Flag = Chain.getValue(1);
2543     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2544   }
2545
2546   RetOps[0] = Chain; // Update chain.
2547
2548   // Add the flag if we have it.
2549   if (Flag.getNode())
2550     RetOps.push_back(Flag);
2551
2552   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2553 }
2554
2555 //===----------------------------------------------------------------------===//
2556 //  Other Lowering Code
2557 //===----------------------------------------------------------------------===//
2558
2559 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2560                                                   SelectionDAG &DAG) const {
2561   EVT PtrVT = getPointerTy();
2562   SDLoc DL(Op);
2563   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2564   unsigned char OpFlags =
2565       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2566
2567   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2568          "unexpected offset in global node");
2569
2570   // This also catched the large code model case for Darwin.
2571   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2572     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2573     // FIXME: Once remat is capable of dealing with instructions with register
2574     // operands, expand this into two nodes instead of using a wrapper node.
2575     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2576   }
2577
2578   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2579     const unsigned char MO_NC = AArch64II::MO_NC;
2580     return DAG.getNode(
2581         AArch64ISD::WrapperLarge, DL, PtrVT,
2582         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2583         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2584         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2585         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2586   } else {
2587     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2588     // the only correct model on Darwin.
2589     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2590                                             OpFlags | AArch64II::MO_PAGE);
2591     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2592     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2593
2594     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2595     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2596   }
2597 }
2598
2599 /// \brief Convert a TLS address reference into the correct sequence of loads
2600 /// and calls to compute the variable's address (for Darwin, currently) and
2601 /// return an SDValue containing the final node.
2602
2603 /// Darwin only has one TLS scheme which must be capable of dealing with the
2604 /// fully general situation, in the worst case. This means:
2605 ///     + "extern __thread" declaration.
2606 ///     + Defined in a possibly unknown dynamic library.
2607 ///
2608 /// The general system is that each __thread variable has a [3 x i64] descriptor
2609 /// which contains information used by the runtime to calculate the address. The
2610 /// only part of this the compiler needs to know about is the first xword, which
2611 /// contains a function pointer that must be called with the address of the
2612 /// entire descriptor in "x0".
2613 ///
2614 /// Since this descriptor may be in a different unit, in general even the
2615 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2616 /// is:
2617 ///     adrp x0, _var@TLVPPAGE
2618 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2619 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2620 ///                                      ; the function pointer
2621 ///     blr x1                           ; Uses descriptor address in x0
2622 ///     ; Address of _var is now in x0.
2623 ///
2624 /// If the address of _var's descriptor *is* known to the linker, then it can
2625 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2626 /// a slight efficiency gain.
2627 SDValue
2628 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2629                                                    SelectionDAG &DAG) const {
2630   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2631
2632   SDLoc DL(Op);
2633   MVT PtrVT = getPointerTy();
2634   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2635
2636   SDValue TLVPAddr =
2637       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2638   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2639
2640   // The first entry in the descriptor is a function pointer that we must call
2641   // to obtain the address of the variable.
2642   SDValue Chain = DAG.getEntryNode();
2643   SDValue FuncTLVGet =
2644       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2645                   false, true, true, 8);
2646   Chain = FuncTLVGet.getValue(1);
2647
2648   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2649   MFI->setAdjustsStack(true);
2650
2651   // TLS calls preserve all registers except those that absolutely must be
2652   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2653   // silly).
2654   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2655   const AArch64RegisterInfo *ARI =
2656       static_cast<const AArch64RegisterInfo *>(TRI);
2657   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2658
2659   // Finally, we can make the call. This is just a degenerate version of a
2660   // normal AArch64 call node: x0 takes the address of the descriptor, and
2661   // returns the address of the variable in this thread.
2662   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2663   Chain =
2664       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2665                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2666                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2667   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2668 }
2669
2670 /// When accessing thread-local variables under either the general-dynamic or
2671 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2672 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2673 /// is a function pointer to carry out the resolution. This function takes the
2674 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2675 /// other registers (except LR, NZCV) are preserved.
2676 ///
2677 /// Thus, the ideal call sequence on AArch64 is:
2678 ///
2679 ///     adrp x0, :tlsdesc:thread_var
2680 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2681 ///     add x0, x0, :tlsdesc_lo12:thread_var
2682 ///     .tlsdesccall thread_var
2683 ///     blr x8
2684 ///     (TPIDR_EL0 offset now in x0).
2685 ///
2686 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2687 /// relocation to help the linker relax this sequence if it turns out to be too
2688 /// conservative.
2689 ///
2690 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2691 /// is harmless.
2692 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2693                                                    SDValue DescAddr, SDLoc DL,
2694                                                    SelectionDAG &DAG) const {
2695   EVT PtrVT = getPointerTy();
2696
2697   // The function we need to call is simply the first entry in the GOT for this
2698   // descriptor, load it in preparation.
2699   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2700
2701   // TLS calls preserve all registers except those that absolutely must be
2702   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2703   // silly).
2704   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2705   const AArch64RegisterInfo *ARI =
2706       static_cast<const AArch64RegisterInfo *>(TRI);
2707   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2708
2709   // The function takes only one argument: the address of the descriptor itself
2710   // in X0.
2711   SDValue Glue, Chain;
2712   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2713   Glue = Chain.getValue(1);
2714
2715   // We're now ready to populate the argument list, as with a normal call:
2716   SmallVector<SDValue, 6> Ops;
2717   Ops.push_back(Chain);
2718   Ops.push_back(Func);
2719   Ops.push_back(SymAddr);
2720   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2721   Ops.push_back(DAG.getRegisterMask(Mask));
2722   Ops.push_back(Glue);
2723
2724   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2725   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2726   Glue = Chain.getValue(1);
2727
2728   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2729 }
2730
2731 SDValue
2732 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2733                                                 SelectionDAG &DAG) const {
2734   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2735   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2736          "ELF TLS only supported in small memory model");
2737   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2738
2739   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2740
2741   SDValue TPOff;
2742   EVT PtrVT = getPointerTy();
2743   SDLoc DL(Op);
2744   const GlobalValue *GV = GA->getGlobal();
2745
2746   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2747
2748   if (Model == TLSModel::LocalExec) {
2749     SDValue HiVar = DAG.getTargetGlobalAddress(
2750         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2751     SDValue LoVar = DAG.getTargetGlobalAddress(
2752         GV, DL, PtrVT, 0,
2753         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2754
2755     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2756                                        DAG.getTargetConstant(16, MVT::i32)),
2757                     0);
2758     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2759                                        DAG.getTargetConstant(0, MVT::i32)),
2760                     0);
2761   } else if (Model == TLSModel::InitialExec) {
2762     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2763     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2764   } else if (Model == TLSModel::LocalDynamic) {
2765     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2766     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2767     // the beginning of the module's TLS region, followed by a DTPREL offset
2768     // calculation.
2769
2770     // These accesses will need deduplicating if there's more than one.
2771     AArch64FunctionInfo *MFI =
2772         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2773     MFI->incNumLocalDynamicTLSAccesses();
2774
2775     // Accesses used in this sequence go via the TLS descriptor which lives in
2776     // the GOT. Prepare an address we can use to handle this.
2777     SDValue HiDesc = DAG.getTargetExternalSymbol(
2778         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2779     SDValue LoDesc = DAG.getTargetExternalSymbol(
2780         "_TLS_MODULE_BASE_", PtrVT,
2781         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2782
2783     // First argument to the descriptor call is the address of the descriptor
2784     // itself.
2785     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2786     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2787
2788     // The call needs a relocation too for linker relaxation. It doesn't make
2789     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2790     // the address.
2791     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2792                                                   AArch64II::MO_TLS);
2793
2794     // Now we can calculate the offset from TPIDR_EL0 to this module's
2795     // thread-local area.
2796     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2797
2798     // Now use :dtprel_whatever: operations to calculate this variable's offset
2799     // in its thread-storage area.
2800     SDValue HiVar = DAG.getTargetGlobalAddress(
2801         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2802     SDValue LoVar = DAG.getTargetGlobalAddress(
2803         GV, DL, MVT::i64, 0,
2804         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2805
2806     SDValue DTPOff =
2807         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2808                                    DAG.getTargetConstant(16, MVT::i32)),
2809                 0);
2810     DTPOff =
2811         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2812                                    DAG.getTargetConstant(0, MVT::i32)),
2813                 0);
2814
2815     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2816   } else if (Model == TLSModel::GeneralDynamic) {
2817     // Accesses used in this sequence go via the TLS descriptor which lives in
2818     // the GOT. Prepare an address we can use to handle this.
2819     SDValue HiDesc = DAG.getTargetGlobalAddress(
2820         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2821     SDValue LoDesc = DAG.getTargetGlobalAddress(
2822         GV, DL, PtrVT, 0,
2823         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2824
2825     // First argument to the descriptor call is the address of the descriptor
2826     // itself.
2827     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2828     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2829
2830     // The call needs a relocation too for linker relaxation. It doesn't make
2831     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2832     // the address.
2833     SDValue SymAddr =
2834         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2835
2836     // Finally we can make a call to calculate the offset from tpidr_el0.
2837     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2838   } else
2839     llvm_unreachable("Unsupported ELF TLS access model");
2840
2841   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2842 }
2843
2844 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2845                                                      SelectionDAG &DAG) const {
2846   if (Subtarget->isTargetDarwin())
2847     return LowerDarwinGlobalTLSAddress(Op, DAG);
2848   else if (Subtarget->isTargetELF())
2849     return LowerELFGlobalTLSAddress(Op, DAG);
2850
2851   llvm_unreachable("Unexpected platform trying to use TLS");
2852 }
2853 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2854   SDValue Chain = Op.getOperand(0);
2855   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2856   SDValue LHS = Op.getOperand(2);
2857   SDValue RHS = Op.getOperand(3);
2858   SDValue Dest = Op.getOperand(4);
2859   SDLoc dl(Op);
2860
2861   // Handle f128 first, since lowering it will result in comparing the return
2862   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2863   // is expecting to deal with.
2864   if (LHS.getValueType() == MVT::f128) {
2865     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2866
2867     // If softenSetCCOperands returned a scalar, we need to compare the result
2868     // against zero to select between true and false values.
2869     if (!RHS.getNode()) {
2870       RHS = DAG.getConstant(0, LHS.getValueType());
2871       CC = ISD::SETNE;
2872     }
2873   }
2874
2875   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2876   // instruction.
2877   unsigned Opc = LHS.getOpcode();
2878   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2879       cast<ConstantSDNode>(RHS)->isOne() &&
2880       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2881        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2882     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2883            "Unexpected condition code.");
2884     // Only lower legal XALUO ops.
2885     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2886       return SDValue();
2887
2888     // The actual operation with overflow check.
2889     AArch64CC::CondCode OFCC;
2890     SDValue Value, Overflow;
2891     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2892
2893     if (CC == ISD::SETNE)
2894       OFCC = getInvertedCondCode(OFCC);
2895     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2896
2897     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2898                        CCVal, Overflow);
2899   }
2900
2901   if (LHS.getValueType().isInteger()) {
2902     assert((LHS.getValueType() == RHS.getValueType()) &&
2903            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2904
2905     // If the RHS of the comparison is zero, we can potentially fold this
2906     // to a specialized branch.
2907     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2908     if (RHSC && RHSC->getZExtValue() == 0) {
2909       if (CC == ISD::SETEQ) {
2910         // See if we can use a TBZ to fold in an AND as well.
2911         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2912         // out of bounds, a late MI-layer pass rewrites branches.
2913         // 403.gcc is an example that hits this case.
2914         if (LHS.getOpcode() == ISD::AND &&
2915             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2916             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2917           SDValue Test = LHS.getOperand(0);
2918           uint64_t Mask = LHS.getConstantOperandVal(1);
2919
2920           // TBZ only operates on i64's, but the ext should be free.
2921           if (Test.getValueType() == MVT::i32)
2922             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2923
2924           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2925                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2926         }
2927
2928         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2929       } else if (CC == ISD::SETNE) {
2930         // See if we can use a TBZ to fold in an AND as well.
2931         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2932         // out of bounds, a late MI-layer pass rewrites branches.
2933         // 403.gcc is an example that hits this case.
2934         if (LHS.getOpcode() == ISD::AND &&
2935             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2936             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2937           SDValue Test = LHS.getOperand(0);
2938           uint64_t Mask = LHS.getConstantOperandVal(1);
2939
2940           // TBNZ only operates on i64's, but the ext should be free.
2941           if (Test.getValueType() == MVT::i32)
2942             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2943
2944           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2945                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2946         }
2947
2948         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2949       }
2950     }
2951
2952     SDValue CCVal;
2953     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2954     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2955                        Cmp);
2956   }
2957
2958   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2959
2960   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2961   // clean.  Some of them require two branches to implement.
2962   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2963   AArch64CC::CondCode CC1, CC2;
2964   changeFPCCToAArch64CC(CC, CC1, CC2);
2965   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2966   SDValue BR1 =
2967       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2968   if (CC2 != AArch64CC::AL) {
2969     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2970     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2971                        Cmp);
2972   }
2973
2974   return BR1;
2975 }
2976
2977 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2978                                               SelectionDAG &DAG) const {
2979   EVT VT = Op.getValueType();
2980   SDLoc DL(Op);
2981
2982   SDValue In1 = Op.getOperand(0);
2983   SDValue In2 = Op.getOperand(1);
2984   EVT SrcVT = In2.getValueType();
2985   if (SrcVT != VT) {
2986     if (SrcVT == MVT::f32 && VT == MVT::f64)
2987       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2988     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2989       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2990     else
2991       // FIXME: Src type is different, bail out for now. Can VT really be a
2992       // vector type?
2993       return SDValue();
2994   }
2995
2996   EVT VecVT;
2997   EVT EltVT;
2998   SDValue EltMask, VecVal1, VecVal2;
2999   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3000     EltVT = MVT::i32;
3001     VecVT = MVT::v4i32;
3002     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3003
3004     if (!VT.isVector()) {
3005       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3006                                           DAG.getUNDEF(VecVT), In1);
3007       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3008                                           DAG.getUNDEF(VecVT), In2);
3009     } else {
3010       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3011       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3012     }
3013   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3014     EltVT = MVT::i64;
3015     VecVT = MVT::v2i64;
3016
3017     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3018     // immediate moves cannot materialize that in a single instruction for
3019     // 64-bit elements. Instead, materialize zero and then negate it.
3020     EltMask = DAG.getConstant(0, EltVT);
3021
3022     if (!VT.isVector()) {
3023       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3024                                           DAG.getUNDEF(VecVT), In1);
3025       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3026                                           DAG.getUNDEF(VecVT), In2);
3027     } else {
3028       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3029       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3030     }
3031   } else {
3032     llvm_unreachable("Invalid type for copysign!");
3033   }
3034
3035   std::vector<SDValue> BuildVectorOps;
3036   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3037     BuildVectorOps.push_back(EltMask);
3038
3039   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3040
3041   // If we couldn't materialize the mask above, then the mask vector will be
3042   // the zero vector, and we need to negate it here.
3043   if (VT == MVT::f64 || VT == MVT::v2f64) {
3044     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3045     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3046     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3047   }
3048
3049   SDValue Sel =
3050       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3051
3052   if (VT == MVT::f32)
3053     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3054   else if (VT == MVT::f64)
3055     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3056   else
3057     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3058 }
3059
3060 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3061   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3062           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3063     return SDValue();
3064
3065   // While there is no integer popcount instruction, it can
3066   // be more efficiently lowered to the following sequence that uses
3067   // AdvSIMD registers/instructions as long as the copies to/from
3068   // the AdvSIMD registers are cheap.
3069   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3070   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3071   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3072   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3073   SDValue Val = Op.getOperand(0);
3074   SDLoc DL(Op);
3075   EVT VT = Op.getValueType();
3076   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3077
3078   SDValue VecVal;
3079   if (VT == MVT::i32) {
3080     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3081     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3082                                        VecVal);
3083   } else {
3084     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3085   }
3086
3087   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3088   SDValue UaddLV = DAG.getNode(
3089       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3090       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3091
3092   if (VT == MVT::i64)
3093     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3094   return UaddLV;
3095 }
3096
3097 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3098
3099   if (Op.getValueType().isVector())
3100     return LowerVSETCC(Op, DAG);
3101
3102   SDValue LHS = Op.getOperand(0);
3103   SDValue RHS = Op.getOperand(1);
3104   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3105   SDLoc dl(Op);
3106
3107   // We chose ZeroOrOneBooleanContents, so use zero and one.
3108   EVT VT = Op.getValueType();
3109   SDValue TVal = DAG.getConstant(1, VT);
3110   SDValue FVal = DAG.getConstant(0, VT);
3111
3112   // Handle f128 first, since one possible outcome is a normal integer
3113   // comparison which gets picked up by the next if statement.
3114   if (LHS.getValueType() == MVT::f128) {
3115     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3116
3117     // If softenSetCCOperands returned a scalar, use it.
3118     if (!RHS.getNode()) {
3119       assert(LHS.getValueType() == Op.getValueType() &&
3120              "Unexpected setcc expansion!");
3121       return LHS;
3122     }
3123   }
3124
3125   if (LHS.getValueType().isInteger()) {
3126     SDValue CCVal;
3127     SDValue Cmp =
3128         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3129
3130     // Note that we inverted the condition above, so we reverse the order of
3131     // the true and false operands here.  This will allow the setcc to be
3132     // matched to a single CSINC instruction.
3133     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3134   }
3135
3136   // Now we know we're dealing with FP values.
3137   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3138
3139   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3140   // and do the comparison.
3141   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3142
3143   AArch64CC::CondCode CC1, CC2;
3144   changeFPCCToAArch64CC(CC, CC1, CC2);
3145   if (CC2 == AArch64CC::AL) {
3146     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3147     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3148
3149     // Note that we inverted the condition above, so we reverse the order of
3150     // the true and false operands here.  This will allow the setcc to be
3151     // matched to a single CSINC instruction.
3152     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3153   } else {
3154     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3155     // totally clean.  Some of them require two CSELs to implement.  As is in
3156     // this case, we emit the first CSEL and then emit a second using the output
3157     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3158
3159     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3160     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3161     SDValue CS1 =
3162         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3163
3164     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3165     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3166   }
3167 }
3168
3169 /// A SELECT_CC operation is really some kind of max or min if both values being
3170 /// compared are, in some sense, equal to the results in either case. However,
3171 /// it is permissible to compare f32 values and produce directly extended f64
3172 /// values.
3173 ///
3174 /// Extending the comparison operands would also be allowed, but is less likely
3175 /// to happen in practice since their use is right here. Note that truncate
3176 /// operations would *not* be semantically equivalent.
3177 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3178   if (Cmp == Result)
3179     return true;
3180
3181   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3182   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3183   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3184       Result.getValueType() == MVT::f64) {
3185     bool Lossy;
3186     APFloat CmpVal = CCmp->getValueAPF();
3187     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3188     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3189   }
3190
3191   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3192 }
3193
3194 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3195                                            SelectionDAG &DAG) const {
3196   SDValue CC = Op->getOperand(0);
3197   SDValue TVal = Op->getOperand(1);
3198   SDValue FVal = Op->getOperand(2);
3199   SDLoc DL(Op);
3200
3201   unsigned Opc = CC.getOpcode();
3202   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3203   // instruction.
3204   if (CC.getResNo() == 1 &&
3205       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3206        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3207     // Only lower legal XALUO ops.
3208     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3209       return SDValue();
3210
3211     AArch64CC::CondCode OFCC;
3212     SDValue Value, Overflow;
3213     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3214     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3215
3216     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3217                        CCVal, Overflow);
3218   }
3219
3220   if (CC.getOpcode() == ISD::SETCC)
3221     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3222                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3223   else
3224     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3225                            FVal, ISD::SETNE);
3226 }
3227
3228 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3229                                               SelectionDAG &DAG) const {
3230   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3231   SDValue LHS = Op.getOperand(0);
3232   SDValue RHS = Op.getOperand(1);
3233   SDValue TVal = Op.getOperand(2);
3234   SDValue FVal = Op.getOperand(3);
3235   SDLoc dl(Op);
3236
3237   // Handle f128 first, because it will result in a comparison of some RTLIB
3238   // call result against zero.
3239   if (LHS.getValueType() == MVT::f128) {
3240     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3241
3242     // If softenSetCCOperands returned a scalar, we need to compare the result
3243     // against zero to select between true and false values.
3244     if (!RHS.getNode()) {
3245       RHS = DAG.getConstant(0, LHS.getValueType());
3246       CC = ISD::SETNE;
3247     }
3248   }
3249
3250   // Handle integers first.
3251   if (LHS.getValueType().isInteger()) {
3252     assert((LHS.getValueType() == RHS.getValueType()) &&
3253            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3254
3255     unsigned Opcode = AArch64ISD::CSEL;
3256
3257     // If both the TVal and the FVal are constants, see if we can swap them in
3258     // order to for a CSINV or CSINC out of them.
3259     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3260     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3261
3262     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3263       std::swap(TVal, FVal);
3264       std::swap(CTVal, CFVal);
3265       CC = ISD::getSetCCInverse(CC, true);
3266     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3267       std::swap(TVal, FVal);
3268       std::swap(CTVal, CFVal);
3269       CC = ISD::getSetCCInverse(CC, true);
3270     } else if (TVal.getOpcode() == ISD::XOR) {
3271       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3272       // with a CSINV rather than a CSEL.
3273       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3274
3275       if (CVal && CVal->isAllOnesValue()) {
3276         std::swap(TVal, FVal);
3277         std::swap(CTVal, CFVal);
3278         CC = ISD::getSetCCInverse(CC, true);
3279       }
3280     } else if (TVal.getOpcode() == ISD::SUB) {
3281       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3282       // that we can match with a CSNEG rather than a CSEL.
3283       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3284
3285       if (CVal && CVal->isNullValue()) {
3286         std::swap(TVal, FVal);
3287         std::swap(CTVal, CFVal);
3288         CC = ISD::getSetCCInverse(CC, true);
3289       }
3290     } else if (CTVal && CFVal) {
3291       const int64_t TrueVal = CTVal->getSExtValue();
3292       const int64_t FalseVal = CFVal->getSExtValue();
3293       bool Swap = false;
3294
3295       // If both TVal and FVal are constants, see if FVal is the
3296       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3297       // instead of a CSEL in that case.
3298       if (TrueVal == ~FalseVal) {
3299         Opcode = AArch64ISD::CSINV;
3300       } else if (TrueVal == -FalseVal) {
3301         Opcode = AArch64ISD::CSNEG;
3302       } else if (TVal.getValueType() == MVT::i32) {
3303         // If our operands are only 32-bit wide, make sure we use 32-bit
3304         // arithmetic for the check whether we can use CSINC. This ensures that
3305         // the addition in the check will wrap around properly in case there is
3306         // an overflow (which would not be the case if we do the check with
3307         // 64-bit arithmetic).
3308         const uint32_t TrueVal32 = CTVal->getZExtValue();
3309         const uint32_t FalseVal32 = CFVal->getZExtValue();
3310
3311         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3312           Opcode = AArch64ISD::CSINC;
3313
3314           if (TrueVal32 > FalseVal32) {
3315             Swap = true;
3316           }
3317         }
3318         // 64-bit check whether we can use CSINC.
3319       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3320         Opcode = AArch64ISD::CSINC;
3321
3322         if (TrueVal > FalseVal) {
3323           Swap = true;
3324         }
3325       }
3326
3327       // Swap TVal and FVal if necessary.
3328       if (Swap) {
3329         std::swap(TVal, FVal);
3330         std::swap(CTVal, CFVal);
3331         CC = ISD::getSetCCInverse(CC, true);
3332       }
3333
3334       if (Opcode != AArch64ISD::CSEL) {
3335         // Drop FVal since we can get its value by simply inverting/negating
3336         // TVal.
3337         FVal = TVal;
3338       }
3339     }
3340
3341     SDValue CCVal;
3342     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3343
3344     EVT VT = Op.getValueType();
3345     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3346   }
3347
3348   // Now we know we're dealing with FP values.
3349   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3350   assert(LHS.getValueType() == RHS.getValueType());
3351   EVT VT = Op.getValueType();
3352
3353   // Try to match this select into a max/min operation, which have dedicated
3354   // opcode in the instruction set.
3355   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3356   // in no-NaNs mode.
3357   if (getTargetMachine().Options.NoNaNsFPMath) {
3358     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3359     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3360         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3361       CC = ISD::getSetCCSwappedOperands(CC);
3362       std::swap(MinMaxLHS, MinMaxRHS);
3363     }
3364
3365     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3366         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3367       switch (CC) {
3368       default:
3369         break;
3370       case ISD::SETGT:
3371       case ISD::SETGE:
3372       case ISD::SETUGT:
3373       case ISD::SETUGE:
3374       case ISD::SETOGT:
3375       case ISD::SETOGE:
3376         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3377         break;
3378       case ISD::SETLT:
3379       case ISD::SETLE:
3380       case ISD::SETULT:
3381       case ISD::SETULE:
3382       case ISD::SETOLT:
3383       case ISD::SETOLE:
3384         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3385         break;
3386       }
3387     }
3388   }
3389
3390   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3391   // and do the comparison.
3392   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3393
3394   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3395   // clean.  Some of them require two CSELs to implement.
3396   AArch64CC::CondCode CC1, CC2;
3397   changeFPCCToAArch64CC(CC, CC1, CC2);
3398   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3399   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3400
3401   // If we need a second CSEL, emit it, using the output of the first as the
3402   // RHS.  We're effectively OR'ing the two CC's together.
3403   if (CC2 != AArch64CC::AL) {
3404     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3405     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3406   }
3407
3408   // Otherwise, return the output of the first CSEL.
3409   return CS1;
3410 }
3411
3412 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3413                                               SelectionDAG &DAG) const {
3414   // Jump table entries as PC relative offsets. No additional tweaking
3415   // is necessary here. Just get the address of the jump table.
3416   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3417   EVT PtrVT = getPointerTy();
3418   SDLoc DL(Op);
3419
3420   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3421       !Subtarget->isTargetMachO()) {
3422     const unsigned char MO_NC = AArch64II::MO_NC;
3423     return DAG.getNode(
3424         AArch64ISD::WrapperLarge, DL, PtrVT,
3425         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3426         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3427         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3428         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3429                                AArch64II::MO_G0 | MO_NC));
3430   }
3431
3432   SDValue Hi =
3433       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3434   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3435                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3436   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3437   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3438 }
3439
3440 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3441                                                  SelectionDAG &DAG) const {
3442   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3443   EVT PtrVT = getPointerTy();
3444   SDLoc DL(Op);
3445
3446   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3447     // Use the GOT for the large code model on iOS.
3448     if (Subtarget->isTargetMachO()) {
3449       SDValue GotAddr = DAG.getTargetConstantPool(
3450           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3451           AArch64II::MO_GOT);
3452       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3453     }
3454
3455     const unsigned char MO_NC = AArch64II::MO_NC;
3456     return DAG.getNode(
3457         AArch64ISD::WrapperLarge, DL, PtrVT,
3458         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3459                                   CP->getOffset(), AArch64II::MO_G3),
3460         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3461                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3462         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3463                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3464         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3465                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3466   } else {
3467     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3468     // ELF, the only valid one on Darwin.
3469     SDValue Hi =
3470         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3471                                   CP->getOffset(), AArch64II::MO_PAGE);
3472     SDValue Lo = DAG.getTargetConstantPool(
3473         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3474         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3475
3476     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3477     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3478   }
3479 }
3480
3481 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3482                                                SelectionDAG &DAG) const {
3483   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3484   EVT PtrVT = getPointerTy();
3485   SDLoc DL(Op);
3486   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3487       !Subtarget->isTargetMachO()) {
3488     const unsigned char MO_NC = AArch64II::MO_NC;
3489     return DAG.getNode(
3490         AArch64ISD::WrapperLarge, DL, PtrVT,
3491         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3492         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3493         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3494         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3495   } else {
3496     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3497     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3498                                                              AArch64II::MO_NC);
3499     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3500     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3501   }
3502 }
3503
3504 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3505                                                  SelectionDAG &DAG) const {
3506   AArch64FunctionInfo *FuncInfo =
3507       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3508
3509   SDLoc DL(Op);
3510   SDValue FR =
3511       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3512   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3513   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3514                       MachinePointerInfo(SV), false, false, 0);
3515 }
3516
3517 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3518                                                 SelectionDAG &DAG) const {
3519   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3520   // Standard, section B.3.
3521   MachineFunction &MF = DAG.getMachineFunction();
3522   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3523   SDLoc DL(Op);
3524
3525   SDValue Chain = Op.getOperand(0);
3526   SDValue VAList = Op.getOperand(1);
3527   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3528   SmallVector<SDValue, 4> MemOps;
3529
3530   // void *__stack at offset 0
3531   SDValue Stack =
3532       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3533   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3534                                 MachinePointerInfo(SV), false, false, 8));
3535
3536   // void *__gr_top at offset 8
3537   int GPRSize = FuncInfo->getVarArgsGPRSize();
3538   if (GPRSize > 0) {
3539     SDValue GRTop, GRTopAddr;
3540
3541     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3542                             DAG.getConstant(8, getPointerTy()));
3543
3544     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3545     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3546                         DAG.getConstant(GPRSize, getPointerTy()));
3547
3548     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3549                                   MachinePointerInfo(SV, 8), false, false, 8));
3550   }
3551
3552   // void *__vr_top at offset 16
3553   int FPRSize = FuncInfo->getVarArgsFPRSize();
3554   if (FPRSize > 0) {
3555     SDValue VRTop, VRTopAddr;
3556     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3557                             DAG.getConstant(16, getPointerTy()));
3558
3559     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3560     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3561                         DAG.getConstant(FPRSize, getPointerTy()));
3562
3563     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3564                                   MachinePointerInfo(SV, 16), false, false, 8));
3565   }
3566
3567   // int __gr_offs at offset 24
3568   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3569                                    DAG.getConstant(24, getPointerTy()));
3570   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3571                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3572                                 false, 4));
3573
3574   // int __vr_offs at offset 28
3575   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3576                                    DAG.getConstant(28, getPointerTy()));
3577   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3578                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3579                                 false, 4));
3580
3581   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3582 }
3583
3584 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3585                                             SelectionDAG &DAG) const {
3586   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3587                                      : LowerAAPCS_VASTART(Op, DAG);
3588 }
3589
3590 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3591                                            SelectionDAG &DAG) const {
3592   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3593   // pointer.
3594   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3595   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3596   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3597
3598   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3599                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3600                        8, false, false, MachinePointerInfo(DestSV),
3601                        MachinePointerInfo(SrcSV));
3602 }
3603
3604 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3605   assert(Subtarget->isTargetDarwin() &&
3606          "automatic va_arg instruction only works on Darwin");
3607
3608   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3609   EVT VT = Op.getValueType();
3610   SDLoc DL(Op);
3611   SDValue Chain = Op.getOperand(0);
3612   SDValue Addr = Op.getOperand(1);
3613   unsigned Align = Op.getConstantOperandVal(3);
3614
3615   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3616                                MachinePointerInfo(V), false, false, false, 0);
3617   Chain = VAList.getValue(1);
3618
3619   if (Align > 8) {
3620     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3621     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3622                          DAG.getConstant(Align - 1, getPointerTy()));
3623     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3624                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3625   }
3626
3627   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3628   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3629
3630   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3631   // up to 64 bits.  At the very least, we have to increase the striding of the
3632   // vaargs list to match this, and for FP values we need to introduce
3633   // FP_ROUND nodes as well.
3634   if (VT.isInteger() && !VT.isVector())
3635     ArgSize = 8;
3636   bool NeedFPTrunc = false;
3637   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3638     ArgSize = 8;
3639     NeedFPTrunc = true;
3640   }
3641
3642   // Increment the pointer, VAList, to the next vaarg
3643   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3644                                DAG.getConstant(ArgSize, getPointerTy()));
3645   // Store the incremented VAList to the legalized pointer
3646   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3647                                  false, false, 0);
3648
3649   // Load the actual argument out of the pointer VAList
3650   if (NeedFPTrunc) {
3651     // Load the value as an f64.
3652     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3653                                  MachinePointerInfo(), false, false, false, 0);
3654     // Round the value down to an f32.
3655     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3656                                    DAG.getIntPtrConstant(1));
3657     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3658     // Merge the rounded value with the chain output of the load.
3659     return DAG.getMergeValues(Ops, DL);
3660   }
3661
3662   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3663                      false, false, 0);
3664 }
3665
3666 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3667                                               SelectionDAG &DAG) const {
3668   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3669   MFI->setFrameAddressIsTaken(true);
3670
3671   EVT VT = Op.getValueType();
3672   SDLoc DL(Op);
3673   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3674   SDValue FrameAddr =
3675       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3676   while (Depth--)
3677     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3678                             MachinePointerInfo(), false, false, false, 0);
3679   return FrameAddr;
3680 }
3681
3682 // FIXME? Maybe this could be a TableGen attribute on some registers and
3683 // this table could be generated automatically from RegInfo.
3684 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3685                                                   EVT VT) const {
3686   unsigned Reg = StringSwitch<unsigned>(RegName)
3687                        .Case("sp", AArch64::SP)
3688                        .Default(0);
3689   if (Reg)
3690     return Reg;
3691   report_fatal_error("Invalid register name global variable");
3692 }
3693
3694 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3695                                                SelectionDAG &DAG) const {
3696   MachineFunction &MF = DAG.getMachineFunction();
3697   MachineFrameInfo *MFI = MF.getFrameInfo();
3698   MFI->setReturnAddressIsTaken(true);
3699
3700   EVT VT = Op.getValueType();
3701   SDLoc DL(Op);
3702   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3703   if (Depth) {
3704     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3705     SDValue Offset = DAG.getConstant(8, getPointerTy());
3706     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3707                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3708                        MachinePointerInfo(), false, false, false, 0);
3709   }
3710
3711   // Return LR, which contains the return address. Mark it an implicit live-in.
3712   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3713   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3714 }
3715
3716 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3717 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3718 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3719                                                     SelectionDAG &DAG) const {
3720   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3721   EVT VT = Op.getValueType();
3722   unsigned VTBits = VT.getSizeInBits();
3723   SDLoc dl(Op);
3724   SDValue ShOpLo = Op.getOperand(0);
3725   SDValue ShOpHi = Op.getOperand(1);
3726   SDValue ShAmt = Op.getOperand(2);
3727   SDValue ARMcc;
3728   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3729
3730   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3731
3732   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3733                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3734   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3735   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3736                                    DAG.getConstant(VTBits, MVT::i64));
3737   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3738
3739   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3740                                ISD::SETGE, dl, DAG);
3741   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3742
3743   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3744   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3745   SDValue Lo =
3746       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3747
3748   // AArch64 shifts larger than the register width are wrapped rather than
3749   // clamped, so we can't just emit "hi >> x".
3750   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3751   SDValue TrueValHi = Opc == ISD::SRA
3752                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3753                                         DAG.getConstant(VTBits - 1, MVT::i64))
3754                           : DAG.getConstant(0, VT);
3755   SDValue Hi =
3756       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3757
3758   SDValue Ops[2] = { Lo, Hi };
3759   return DAG.getMergeValues(Ops, dl);
3760 }
3761
3762 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3763 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3764 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3765                                                  SelectionDAG &DAG) const {
3766   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3767   EVT VT = Op.getValueType();
3768   unsigned VTBits = VT.getSizeInBits();
3769   SDLoc dl(Op);
3770   SDValue ShOpLo = Op.getOperand(0);
3771   SDValue ShOpHi = Op.getOperand(1);
3772   SDValue ShAmt = Op.getOperand(2);
3773   SDValue ARMcc;
3774
3775   assert(Op.getOpcode() == ISD::SHL_PARTS);
3776   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3777                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3778   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3779   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3780                                    DAG.getConstant(VTBits, MVT::i64));
3781   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3782   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3783
3784   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3785
3786   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3787                                ISD::SETGE, dl, DAG);
3788   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3789   SDValue Hi =
3790       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3791
3792   // AArch64 shifts of larger than register sizes are wrapped rather than
3793   // clamped, so we can't just emit "lo << a" if a is too big.
3794   SDValue TrueValLo = DAG.getConstant(0, VT);
3795   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3796   SDValue Lo =
3797       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3798
3799   SDValue Ops[2] = { Lo, Hi };
3800   return DAG.getMergeValues(Ops, dl);
3801 }
3802
3803 bool AArch64TargetLowering::isOffsetFoldingLegal(
3804     const GlobalAddressSDNode *GA) const {
3805   // The AArch64 target doesn't support folding offsets into global addresses.
3806   return false;
3807 }
3808
3809 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3810   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3811   // FIXME: We should be able to handle f128 as well with a clever lowering.
3812   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3813     return true;
3814
3815   if (VT == MVT::f64)
3816     return AArch64_AM::getFP64Imm(Imm) != -1;
3817   else if (VT == MVT::f32)
3818     return AArch64_AM::getFP32Imm(Imm) != -1;
3819   return false;
3820 }
3821
3822 //===----------------------------------------------------------------------===//
3823 //                          AArch64 Optimization Hooks
3824 //===----------------------------------------------------------------------===//
3825
3826 //===----------------------------------------------------------------------===//
3827 //                          AArch64 Inline Assembly Support
3828 //===----------------------------------------------------------------------===//
3829
3830 // Table of Constraints
3831 // TODO: This is the current set of constraints supported by ARM for the
3832 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3833 //
3834 // r - A general register
3835 // w - An FP/SIMD register of some size in the range v0-v31
3836 // x - An FP/SIMD register of some size in the range v0-v15
3837 // I - Constant that can be used with an ADD instruction
3838 // J - Constant that can be used with a SUB instruction
3839 // K - Constant that can be used with a 32-bit logical instruction
3840 // L - Constant that can be used with a 64-bit logical instruction
3841 // M - Constant that can be used as a 32-bit MOV immediate
3842 // N - Constant that can be used as a 64-bit MOV immediate
3843 // Q - A memory reference with base register and no offset
3844 // S - A symbolic address
3845 // Y - Floating point constant zero
3846 // Z - Integer constant zero
3847 //
3848 //   Note that general register operands will be output using their 64-bit x
3849 // register name, whatever the size of the variable, unless the asm operand
3850 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3851 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3852 // %q modifier.
3853
3854 /// getConstraintType - Given a constraint letter, return the type of
3855 /// constraint it is for this target.
3856 AArch64TargetLowering::ConstraintType
3857 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3858   if (Constraint.size() == 1) {
3859     switch (Constraint[0]) {
3860     default:
3861       break;
3862     case 'z':
3863       return C_Other;
3864     case 'x':
3865     case 'w':
3866       return C_RegisterClass;
3867     // An address with a single base register. Due to the way we
3868     // currently handle addresses it is the same as 'r'.
3869     case 'Q':
3870       return C_Memory;
3871     }
3872   }
3873   return TargetLowering::getConstraintType(Constraint);
3874 }
3875
3876 /// Examine constraint type and operand type and determine a weight value.
3877 /// This object must already have been set up with the operand type
3878 /// and the current alternative constraint selected.
3879 TargetLowering::ConstraintWeight
3880 AArch64TargetLowering::getSingleConstraintMatchWeight(
3881     AsmOperandInfo &info, const char *constraint) const {
3882   ConstraintWeight weight = CW_Invalid;
3883   Value *CallOperandVal = info.CallOperandVal;
3884   // If we don't have a value, we can't do a match,
3885   // but allow it at the lowest weight.
3886   if (!CallOperandVal)
3887     return CW_Default;
3888   Type *type = CallOperandVal->getType();
3889   // Look at the constraint type.
3890   switch (*constraint) {
3891   default:
3892     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3893     break;
3894   case 'x':
3895   case 'w':
3896     if (type->isFloatingPointTy() || type->isVectorTy())
3897       weight = CW_Register;
3898     break;
3899   case 'z':
3900     weight = CW_Constant;
3901     break;
3902   }
3903   return weight;
3904 }
3905
3906 std::pair<unsigned, const TargetRegisterClass *>
3907 AArch64TargetLowering::getRegForInlineAsmConstraint(
3908     const std::string &Constraint, MVT VT) const {
3909   if (Constraint.size() == 1) {
3910     switch (Constraint[0]) {
3911     case 'r':
3912       if (VT.getSizeInBits() == 64)
3913         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3914       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3915     case 'w':
3916       if (VT == MVT::f32)
3917         return std::make_pair(0U, &AArch64::FPR32RegClass);
3918       if (VT.getSizeInBits() == 64)
3919         return std::make_pair(0U, &AArch64::FPR64RegClass);
3920       if (VT.getSizeInBits() == 128)
3921         return std::make_pair(0U, &AArch64::FPR128RegClass);
3922       break;
3923     // The instructions that this constraint is designed for can
3924     // only take 128-bit registers so just use that regclass.
3925     case 'x':
3926       if (VT.getSizeInBits() == 128)
3927         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3928       break;
3929     }
3930   }
3931   if (StringRef("{cc}").equals_lower(Constraint))
3932     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3933
3934   // Use the default implementation in TargetLowering to convert the register
3935   // constraint into a member of a register class.
3936   std::pair<unsigned, const TargetRegisterClass *> Res;
3937   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3938
3939   // Not found as a standard register?
3940   if (!Res.second) {
3941     unsigned Size = Constraint.size();
3942     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3943         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3944       const std::string Reg =
3945           std::string(&Constraint[2], &Constraint[Size - 1]);
3946       int RegNo = atoi(Reg.c_str());
3947       if (RegNo >= 0 && RegNo <= 31) {
3948         // v0 - v31 are aliases of q0 - q31.
3949         // By default we'll emit v0-v31 for this unless there's a modifier where
3950         // we'll emit the correct register as well.
3951         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3952         Res.second = &AArch64::FPR128RegClass;
3953       }
3954     }
3955   }
3956
3957   return Res;
3958 }
3959
3960 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3961 /// vector.  If it is invalid, don't add anything to Ops.
3962 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3963     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3964     SelectionDAG &DAG) const {
3965   SDValue Result;
3966
3967   // Currently only support length 1 constraints.
3968   if (Constraint.length() != 1)
3969     return;
3970
3971   char ConstraintLetter = Constraint[0];
3972   switch (ConstraintLetter) {
3973   default:
3974     break;
3975
3976   // This set of constraints deal with valid constants for various instructions.
3977   // Validate and return a target constant for them if we can.
3978   case 'z': {
3979     // 'z' maps to xzr or wzr so it needs an input of 0.
3980     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3981     if (!C || C->getZExtValue() != 0)
3982       return;
3983
3984     if (Op.getValueType() == MVT::i64)
3985       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
3986     else
3987       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
3988     break;
3989   }
3990
3991   case 'I':
3992   case 'J':
3993   case 'K':
3994   case 'L':
3995   case 'M':
3996   case 'N':
3997     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3998     if (!C)
3999       return;
4000
4001     // Grab the value and do some validation.
4002     uint64_t CVal = C->getZExtValue();
4003     switch (ConstraintLetter) {
4004     // The I constraint applies only to simple ADD or SUB immediate operands:
4005     // i.e. 0 to 4095 with optional shift by 12
4006     // The J constraint applies only to ADD or SUB immediates that would be
4007     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4008     // instruction [or vice versa], in other words -1 to -4095 with optional
4009     // left shift by 12.
4010     case 'I':
4011       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4012         break;
4013       return;
4014     case 'J': {
4015       uint64_t NVal = -C->getSExtValue();
4016       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
4017         break;
4018       return;
4019     }
4020     // The K and L constraints apply *only* to logical immediates, including
4021     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4022     // been removed and MOV should be used). So these constraints have to
4023     // distinguish between bit patterns that are valid 32-bit or 64-bit
4024     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4025     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4026     // versa.
4027     case 'K':
4028       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4029         break;
4030       return;
4031     case 'L':
4032       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4033         break;
4034       return;
4035     // The M and N constraints are a superset of K and L respectively, for use
4036     // with the MOV (immediate) alias. As well as the logical immediates they
4037     // also match 32 or 64-bit immediates that can be loaded either using a
4038     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4039     // (M) or 64-bit 0x1234000000000000 (N) etc.
4040     // As a note some of this code is liberally stolen from the asm parser.
4041     case 'M': {
4042       if (!isUInt<32>(CVal))
4043         return;
4044       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4045         break;
4046       if ((CVal & 0xFFFF) == CVal)
4047         break;
4048       if ((CVal & 0xFFFF0000ULL) == CVal)
4049         break;
4050       uint64_t NCVal = ~(uint32_t)CVal;
4051       if ((NCVal & 0xFFFFULL) == NCVal)
4052         break;
4053       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4054         break;
4055       return;
4056     }
4057     case 'N': {
4058       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4059         break;
4060       if ((CVal & 0xFFFFULL) == CVal)
4061         break;
4062       if ((CVal & 0xFFFF0000ULL) == CVal)
4063         break;
4064       if ((CVal & 0xFFFF00000000ULL) == CVal)
4065         break;
4066       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4067         break;
4068       uint64_t NCVal = ~CVal;
4069       if ((NCVal & 0xFFFFULL) == NCVal)
4070         break;
4071       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4072         break;
4073       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4074         break;
4075       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4076         break;
4077       return;
4078     }
4079     default:
4080       return;
4081     }
4082
4083     // All assembler immediates are 64-bit integers.
4084     Result = DAG.getTargetConstant(CVal, MVT::i64);
4085     break;
4086   }
4087
4088   if (Result.getNode()) {
4089     Ops.push_back(Result);
4090     return;
4091   }
4092
4093   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4094 }
4095
4096 //===----------------------------------------------------------------------===//
4097 //                     AArch64 Advanced SIMD Support
4098 //===----------------------------------------------------------------------===//
4099
4100 /// WidenVector - Given a value in the V64 register class, produce the
4101 /// equivalent value in the V128 register class.
4102 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4103   EVT VT = V64Reg.getValueType();
4104   unsigned NarrowSize = VT.getVectorNumElements();
4105   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4106   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4107   SDLoc DL(V64Reg);
4108
4109   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4110                      V64Reg, DAG.getConstant(0, MVT::i32));
4111 }
4112
4113 /// getExtFactor - Determine the adjustment factor for the position when
4114 /// generating an "extract from vector registers" instruction.
4115 static unsigned getExtFactor(SDValue &V) {
4116   EVT EltType = V.getValueType().getVectorElementType();
4117   return EltType.getSizeInBits() / 8;
4118 }
4119
4120 /// NarrowVector - Given a value in the V128 register class, produce the
4121 /// equivalent value in the V64 register class.
4122 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4123   EVT VT = V128Reg.getValueType();
4124   unsigned WideSize = VT.getVectorNumElements();
4125   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4126   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4127   SDLoc DL(V128Reg);
4128
4129   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4130 }
4131
4132 // Gather data to see if the operation can be modelled as a
4133 // shuffle in combination with VEXTs.
4134 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4135                                                   SelectionDAG &DAG) const {
4136   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4137   SDLoc dl(Op);
4138   EVT VT = Op.getValueType();
4139   unsigned NumElts = VT.getVectorNumElements();
4140
4141   SmallVector<SDValue, 2> SourceVecs;
4142   SmallVector<unsigned, 2> MinElts;
4143   SmallVector<unsigned, 2> MaxElts;
4144
4145   for (unsigned i = 0; i < NumElts; ++i) {
4146     SDValue V = Op.getOperand(i);
4147     if (V.getOpcode() == ISD::UNDEF)
4148       continue;
4149     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4150       // A shuffle can only come from building a vector from various
4151       // elements of other vectors.
4152       return SDValue();
4153     }
4154
4155     // Record this extraction against the appropriate vector if possible...
4156     SDValue SourceVec = V.getOperand(0);
4157     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4158     bool FoundSource = false;
4159     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4160       if (SourceVecs[j] == SourceVec) {
4161         if (MinElts[j] > EltNo)
4162           MinElts[j] = EltNo;
4163         if (MaxElts[j] < EltNo)
4164           MaxElts[j] = EltNo;
4165         FoundSource = true;
4166         break;
4167       }
4168     }
4169
4170     // Or record a new source if not...
4171     if (!FoundSource) {
4172       SourceVecs.push_back(SourceVec);
4173       MinElts.push_back(EltNo);
4174       MaxElts.push_back(EltNo);
4175     }
4176   }
4177
4178   // Currently only do something sane when at most two source vectors
4179   // involved.
4180   if (SourceVecs.size() > 2)
4181     return SDValue();
4182
4183   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4184   int VEXTOffsets[2] = { 0, 0 };
4185   int OffsetMultipliers[2] = { 1, 1 };
4186
4187   // This loop extracts the usage patterns of the source vectors
4188   // and prepares appropriate SDValues for a shuffle if possible.
4189   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4190     unsigned NumSrcElts = SourceVecs[i].getValueType().getVectorNumElements();
4191     SDValue CurSource = SourceVecs[i];
4192     if (SourceVecs[i].getValueType().getVectorElementType() !=
4193         VT.getVectorElementType()) {
4194       // It may hit this case if SourceVecs[i] is AssertSext/AssertZext.
4195       // Then bitcast it to the vector which holds asserted element type,
4196       // and record the multiplier of element width between SourceVecs and
4197       // Build_vector which is needed to extract the correct lanes later.
4198       EVT CastVT =
4199           EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4200                            SourceVecs[i].getValueSizeInBits() /
4201                                VT.getVectorElementType().getSizeInBits());
4202
4203       CurSource = DAG.getNode(ISD::BITCAST, dl, CastVT, SourceVecs[i]);
4204       OffsetMultipliers[i] = CastVT.getVectorNumElements() / NumSrcElts;
4205       NumSrcElts *= OffsetMultipliers[i];
4206       MaxElts[i] *= OffsetMultipliers[i];
4207       MinElts[i] *= OffsetMultipliers[i];
4208     }
4209
4210     if (CurSource.getValueType() == VT) {
4211       // No VEXT necessary
4212       ShuffleSrcs[i] = CurSource;
4213       VEXTOffsets[i] = 0;
4214       continue;
4215     } else if (NumSrcElts < NumElts) {
4216       // We can pad out the smaller vector for free, so if it's part of a
4217       // shuffle...
4218       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, CurSource,
4219                                    DAG.getUNDEF(CurSource.getValueType()));
4220       continue;
4221     }
4222
4223     // Since only 64-bit and 128-bit vectors are legal on ARM and
4224     // we've eliminated the other cases...
4225     assert(NumSrcElts == 2 * NumElts &&
4226            "unexpected vector sizes in ReconstructShuffle");
4227
4228     if (MaxElts[i] - MinElts[i] >= NumElts) {
4229       // Span too large for a VEXT to cope
4230       return SDValue();
4231     }
4232
4233     if (MinElts[i] >= NumElts) {
4234       // The extraction can just take the second half
4235       VEXTOffsets[i] = NumElts;
4236       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4237                                    DAG.getIntPtrConstant(NumElts));
4238     } else if (MaxElts[i] < NumElts) {
4239       // The extraction can just take the first half
4240       VEXTOffsets[i] = 0;
4241       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4242                                    DAG.getIntPtrConstant(0));
4243     } else {
4244       // An actual VEXT is needed
4245       VEXTOffsets[i] = MinElts[i];
4246       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4247                                      DAG.getIntPtrConstant(0));
4248       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CurSource,
4249                                      DAG.getIntPtrConstant(NumElts));
4250       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
4251       ShuffleSrcs[i] = DAG.getNode(AArch64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
4252                                    DAG.getConstant(Imm, MVT::i32));
4253     }
4254   }
4255
4256   SmallVector<int, 8> Mask;
4257
4258   for (unsigned i = 0; i < NumElts; ++i) {
4259     SDValue Entry = Op.getOperand(i);
4260     if (Entry.getOpcode() == ISD::UNDEF) {
4261       Mask.push_back(-1);
4262       continue;
4263     }
4264
4265     SDValue ExtractVec = Entry.getOperand(0);
4266     int ExtractElt =
4267         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
4268     if (ExtractVec == SourceVecs[0]) {
4269       Mask.push_back(ExtractElt * OffsetMultipliers[0] - VEXTOffsets[0]);
4270     } else {
4271       Mask.push_back(ExtractElt * OffsetMultipliers[1] + NumElts -
4272                      VEXTOffsets[1]);
4273     }
4274   }
4275
4276   // Final check before we try to produce nonsense...
4277   if (isShuffleMaskLegal(Mask, VT))
4278     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4279                                 &Mask[0]);
4280
4281   return SDValue();
4282 }
4283
4284 // check if an EXT instruction can handle the shuffle mask when the
4285 // vector sources of the shuffle are the same.
4286 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4287   unsigned NumElts = VT.getVectorNumElements();
4288
4289   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4290   if (M[0] < 0)
4291     return false;
4292
4293   Imm = M[0];
4294
4295   // If this is a VEXT shuffle, the immediate value is the index of the first
4296   // element.  The other shuffle indices must be the successive elements after
4297   // the first one.
4298   unsigned ExpectedElt = Imm;
4299   for (unsigned i = 1; i < NumElts; ++i) {
4300     // Increment the expected index.  If it wraps around, just follow it
4301     // back to index zero and keep going.
4302     ++ExpectedElt;
4303     if (ExpectedElt == NumElts)
4304       ExpectedElt = 0;
4305
4306     if (M[i] < 0)
4307       continue; // ignore UNDEF indices
4308     if (ExpectedElt != static_cast<unsigned>(M[i]))
4309       return false;
4310   }
4311
4312   return true;
4313 }
4314
4315 // check if an EXT instruction can handle the shuffle mask when the
4316 // vector sources of the shuffle are different.
4317 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4318                       unsigned &Imm) {
4319   // Look for the first non-undef element.
4320   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4321       [](int Elt) {return Elt >= 0;});
4322
4323   // Benefit form APInt to handle overflow when calculating expected element.
4324   unsigned NumElts = VT.getVectorNumElements();
4325   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4326   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4327   // The following shuffle indices must be the successive elements after the
4328   // first real element.
4329   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4330       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4331   if (FirstWrongElt != M.end())
4332     return false;
4333
4334   // The index of an EXT is the first element if it is not UNDEF.
4335   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4336   // value of the first element.  E.g.
4337   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4338   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4339   // ExpectedElt is the last mask index plus 1.
4340   Imm = ExpectedElt.getZExtValue();
4341
4342   // There are two difference cases requiring to reverse input vectors.
4343   // For example, for vector <4 x i32> we have the following cases,
4344   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4345   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4346   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4347   // to reverse two input vectors.
4348   if (Imm < NumElts)
4349     ReverseEXT = true;
4350   else
4351     Imm -= NumElts;
4352
4353   return true;
4354 }
4355
4356 /// isREVMask - Check if a vector shuffle corresponds to a REV
4357 /// instruction with the specified blocksize.  (The order of the elements
4358 /// within each block of the vector is reversed.)
4359 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4360   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4361          "Only possible block sizes for REV are: 16, 32, 64");
4362
4363   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4364   if (EltSz == 64)
4365     return false;
4366
4367   unsigned NumElts = VT.getVectorNumElements();
4368   unsigned BlockElts = M[0] + 1;
4369   // If the first shuffle index is UNDEF, be optimistic.
4370   if (M[0] < 0)
4371     BlockElts = BlockSize / EltSz;
4372
4373   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4374     return false;
4375
4376   for (unsigned i = 0; i < NumElts; ++i) {
4377     if (M[i] < 0)
4378       continue; // ignore UNDEF indices
4379     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4380       return false;
4381   }
4382
4383   return true;
4384 }
4385
4386 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4387   unsigned NumElts = VT.getVectorNumElements();
4388   WhichResult = (M[0] == 0 ? 0 : 1);
4389   unsigned Idx = WhichResult * NumElts / 2;
4390   for (unsigned i = 0; i != NumElts; i += 2) {
4391     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4392         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4393       return false;
4394     Idx += 1;
4395   }
4396
4397   return true;
4398 }
4399
4400 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4401   unsigned NumElts = VT.getVectorNumElements();
4402   WhichResult = (M[0] == 0 ? 0 : 1);
4403   for (unsigned i = 0; i != NumElts; ++i) {
4404     if (M[i] < 0)
4405       continue; // ignore UNDEF indices
4406     if ((unsigned)M[i] != 2 * i + WhichResult)
4407       return false;
4408   }
4409
4410   return true;
4411 }
4412
4413 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4414   unsigned NumElts = VT.getVectorNumElements();
4415   WhichResult = (M[0] == 0 ? 0 : 1);
4416   for (unsigned i = 0; i < NumElts; i += 2) {
4417     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4418         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4419       return false;
4420   }
4421   return true;
4422 }
4423
4424 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4425 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4426 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4427 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4428   unsigned NumElts = VT.getVectorNumElements();
4429   WhichResult = (M[0] == 0 ? 0 : 1);
4430   unsigned Idx = WhichResult * NumElts / 2;
4431   for (unsigned i = 0; i != NumElts; i += 2) {
4432     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4433         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4434       return false;
4435     Idx += 1;
4436   }
4437
4438   return true;
4439 }
4440
4441 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4442 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4443 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4444 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4445   unsigned Half = VT.getVectorNumElements() / 2;
4446   WhichResult = (M[0] == 0 ? 0 : 1);
4447   for (unsigned j = 0; j != 2; ++j) {
4448     unsigned Idx = WhichResult;
4449     for (unsigned i = 0; i != Half; ++i) {
4450       int MIdx = M[i + j * Half];
4451       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4452         return false;
4453       Idx += 2;
4454     }
4455   }
4456
4457   return true;
4458 }
4459
4460 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4461 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4462 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4463 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4464   unsigned NumElts = VT.getVectorNumElements();
4465   WhichResult = (M[0] == 0 ? 0 : 1);
4466   for (unsigned i = 0; i < NumElts; i += 2) {
4467     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4468         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4469       return false;
4470   }
4471   return true;
4472 }
4473
4474 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4475                       bool &DstIsLeft, int &Anomaly) {
4476   if (M.size() != static_cast<size_t>(NumInputElements))
4477     return false;
4478
4479   int NumLHSMatch = 0, NumRHSMatch = 0;
4480   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4481
4482   for (int i = 0; i < NumInputElements; ++i) {
4483     if (M[i] == -1) {
4484       ++NumLHSMatch;
4485       ++NumRHSMatch;
4486       continue;
4487     }
4488
4489     if (M[i] == i)
4490       ++NumLHSMatch;
4491     else
4492       LastLHSMismatch = i;
4493
4494     if (M[i] == i + NumInputElements)
4495       ++NumRHSMatch;
4496     else
4497       LastRHSMismatch = i;
4498   }
4499
4500   if (NumLHSMatch == NumInputElements - 1) {
4501     DstIsLeft = true;
4502     Anomaly = LastLHSMismatch;
4503     return true;
4504   } else if (NumRHSMatch == NumInputElements - 1) {
4505     DstIsLeft = false;
4506     Anomaly = LastRHSMismatch;
4507     return true;
4508   }
4509
4510   return false;
4511 }
4512
4513 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4514   if (VT.getSizeInBits() != 128)
4515     return false;
4516
4517   unsigned NumElts = VT.getVectorNumElements();
4518
4519   for (int I = 0, E = NumElts / 2; I != E; I++) {
4520     if (Mask[I] != I)
4521       return false;
4522   }
4523
4524   int Offset = NumElts / 2;
4525   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4526     if (Mask[I] != I + SplitLHS * Offset)
4527       return false;
4528   }
4529
4530   return true;
4531 }
4532
4533 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4534   SDLoc DL(Op);
4535   EVT VT = Op.getValueType();
4536   SDValue V0 = Op.getOperand(0);
4537   SDValue V1 = Op.getOperand(1);
4538   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4539
4540   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4541       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4542     return SDValue();
4543
4544   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4545
4546   if (!isConcatMask(Mask, VT, SplitV0))
4547     return SDValue();
4548
4549   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4550                                 VT.getVectorNumElements() / 2);
4551   if (SplitV0) {
4552     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4553                      DAG.getConstant(0, MVT::i64));
4554   }
4555   if (V1.getValueType().getSizeInBits() == 128) {
4556     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4557                      DAG.getConstant(0, MVT::i64));
4558   }
4559   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4560 }
4561
4562 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4563 /// the specified operations to build the shuffle.
4564 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4565                                       SDValue RHS, SelectionDAG &DAG,
4566                                       SDLoc dl) {
4567   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4568   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4569   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4570
4571   enum {
4572     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4573     OP_VREV,
4574     OP_VDUP0,
4575     OP_VDUP1,
4576     OP_VDUP2,
4577     OP_VDUP3,
4578     OP_VEXT1,
4579     OP_VEXT2,
4580     OP_VEXT3,
4581     OP_VUZPL, // VUZP, left result
4582     OP_VUZPR, // VUZP, right result
4583     OP_VZIPL, // VZIP, left result
4584     OP_VZIPR, // VZIP, right result
4585     OP_VTRNL, // VTRN, left result
4586     OP_VTRNR  // VTRN, right result
4587   };
4588
4589   if (OpNum == OP_COPY) {
4590     if (LHSID == (1 * 9 + 2) * 9 + 3)
4591       return LHS;
4592     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4593     return RHS;
4594   }
4595
4596   SDValue OpLHS, OpRHS;
4597   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4598   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4599   EVT VT = OpLHS.getValueType();
4600
4601   switch (OpNum) {
4602   default:
4603     llvm_unreachable("Unknown shuffle opcode!");
4604   case OP_VREV:
4605     // VREV divides the vector in half and swaps within the half.
4606     if (VT.getVectorElementType() == MVT::i32 ||
4607         VT.getVectorElementType() == MVT::f32)
4608       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4609     // vrev <4 x i16> -> REV32
4610     if (VT.getVectorElementType() == MVT::i16)
4611       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4612     // vrev <4 x i8> -> REV16
4613     assert(VT.getVectorElementType() == MVT::i8);
4614     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4615   case OP_VDUP0:
4616   case OP_VDUP1:
4617   case OP_VDUP2:
4618   case OP_VDUP3: {
4619     EVT EltTy = VT.getVectorElementType();
4620     unsigned Opcode;
4621     if (EltTy == MVT::i8)
4622       Opcode = AArch64ISD::DUPLANE8;
4623     else if (EltTy == MVT::i16)
4624       Opcode = AArch64ISD::DUPLANE16;
4625     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4626       Opcode = AArch64ISD::DUPLANE32;
4627     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4628       Opcode = AArch64ISD::DUPLANE64;
4629     else
4630       llvm_unreachable("Invalid vector element type?");
4631
4632     if (VT.getSizeInBits() == 64)
4633       OpLHS = WidenVector(OpLHS, DAG);
4634     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4635     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4636   }
4637   case OP_VEXT1:
4638   case OP_VEXT2:
4639   case OP_VEXT3: {
4640     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4641     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4642                        DAG.getConstant(Imm, MVT::i32));
4643   }
4644   case OP_VUZPL:
4645     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4646                        OpRHS);
4647   case OP_VUZPR:
4648     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4649                        OpRHS);
4650   case OP_VZIPL:
4651     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4652                        OpRHS);
4653   case OP_VZIPR:
4654     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4655                        OpRHS);
4656   case OP_VTRNL:
4657     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4658                        OpRHS);
4659   case OP_VTRNR:
4660     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4661                        OpRHS);
4662   }
4663 }
4664
4665 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4666                            SelectionDAG &DAG) {
4667   // Check to see if we can use the TBL instruction.
4668   SDValue V1 = Op.getOperand(0);
4669   SDValue V2 = Op.getOperand(1);
4670   SDLoc DL(Op);
4671
4672   EVT EltVT = Op.getValueType().getVectorElementType();
4673   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4674
4675   SmallVector<SDValue, 8> TBLMask;
4676   for (int Val : ShuffleMask) {
4677     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4678       unsigned Offset = Byte + Val * BytesPerElt;
4679       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4680     }
4681   }
4682
4683   MVT IndexVT = MVT::v8i8;
4684   unsigned IndexLen = 8;
4685   if (Op.getValueType().getSizeInBits() == 128) {
4686     IndexVT = MVT::v16i8;
4687     IndexLen = 16;
4688   }
4689
4690   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4691   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4692
4693   SDValue Shuffle;
4694   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4695     if (IndexLen == 8)
4696       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4697     Shuffle = DAG.getNode(
4698         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4699         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4700         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4701                     makeArrayRef(TBLMask.data(), IndexLen)));
4702   } else {
4703     if (IndexLen == 8) {
4704       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4705       Shuffle = DAG.getNode(
4706           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4707           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4708           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4709                       makeArrayRef(TBLMask.data(), IndexLen)));
4710     } else {
4711       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4712       // cannot currently represent the register constraints on the input
4713       // table registers.
4714       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4715       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4716       //                               &TBLMask[0], IndexLen));
4717       Shuffle = DAG.getNode(
4718           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4719           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4720           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4721                       makeArrayRef(TBLMask.data(), IndexLen)));
4722     }
4723   }
4724   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4725 }
4726
4727 static unsigned getDUPLANEOp(EVT EltType) {
4728   if (EltType == MVT::i8)
4729     return AArch64ISD::DUPLANE8;
4730   if (EltType == MVT::i16)
4731     return AArch64ISD::DUPLANE16;
4732   if (EltType == MVT::i32 || EltType == MVT::f32)
4733     return AArch64ISD::DUPLANE32;
4734   if (EltType == MVT::i64 || EltType == MVT::f64)
4735     return AArch64ISD::DUPLANE64;
4736
4737   llvm_unreachable("Invalid vector element type?");
4738 }
4739
4740 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4741                                                    SelectionDAG &DAG) const {
4742   SDLoc dl(Op);
4743   EVT VT = Op.getValueType();
4744
4745   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4746
4747   // Convert shuffles that are directly supported on NEON to target-specific
4748   // DAG nodes, instead of keeping them as shuffles and matching them again
4749   // during code selection.  This is more efficient and avoids the possibility
4750   // of inconsistencies between legalization and selection.
4751   ArrayRef<int> ShuffleMask = SVN->getMask();
4752
4753   SDValue V1 = Op.getOperand(0);
4754   SDValue V2 = Op.getOperand(1);
4755
4756   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4757                                        V1.getValueType().getSimpleVT())) {
4758     int Lane = SVN->getSplatIndex();
4759     // If this is undef splat, generate it via "just" vdup, if possible.
4760     if (Lane == -1)
4761       Lane = 0;
4762
4763     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4764       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4765                          V1.getOperand(0));
4766     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4767     // constant. If so, we can just reference the lane's definition directly.
4768     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4769         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4770       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4771
4772     // Otherwise, duplicate from the lane of the input vector.
4773     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4774
4775     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4776     // to make a vector of the same size as this SHUFFLE. We can ignore the
4777     // extract entirely, and canonicalise the concat using WidenVector.
4778     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4779       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4780       V1 = V1.getOperand(0);
4781     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4782       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4783       Lane -= Idx * VT.getVectorNumElements() / 2;
4784       V1 = WidenVector(V1.getOperand(Idx), DAG);
4785     } else if (VT.getSizeInBits() == 64)
4786       V1 = WidenVector(V1, DAG);
4787
4788     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4789   }
4790
4791   if (isREVMask(ShuffleMask, VT, 64))
4792     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4793   if (isREVMask(ShuffleMask, VT, 32))
4794     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4795   if (isREVMask(ShuffleMask, VT, 16))
4796     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4797
4798   bool ReverseEXT = false;
4799   unsigned Imm;
4800   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4801     if (ReverseEXT)
4802       std::swap(V1, V2);
4803     Imm *= getExtFactor(V1);
4804     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4805                        DAG.getConstant(Imm, MVT::i32));
4806   } else if (V2->getOpcode() == ISD::UNDEF &&
4807              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4808     Imm *= getExtFactor(V1);
4809     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4810                        DAG.getConstant(Imm, MVT::i32));
4811   }
4812
4813   unsigned WhichResult;
4814   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4815     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4816     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4817   }
4818   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4819     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4820     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4821   }
4822   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4823     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4824     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4825   }
4826
4827   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4828     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4829     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4830   }
4831   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4832     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4833     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4834   }
4835   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4836     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4837     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4838   }
4839
4840   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4841   if (Concat.getNode())
4842     return Concat;
4843
4844   bool DstIsLeft;
4845   int Anomaly;
4846   int NumInputElements = V1.getValueType().getVectorNumElements();
4847   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4848     SDValue DstVec = DstIsLeft ? V1 : V2;
4849     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4850
4851     SDValue SrcVec = V1;
4852     int SrcLane = ShuffleMask[Anomaly];
4853     if (SrcLane >= NumInputElements) {
4854       SrcVec = V2;
4855       SrcLane -= VT.getVectorNumElements();
4856     }
4857     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4858
4859     EVT ScalarVT = VT.getVectorElementType();
4860     if (ScalarVT.getSizeInBits() < 32)
4861       ScalarVT = MVT::i32;
4862
4863     return DAG.getNode(
4864         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4865         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4866         DstLaneV);
4867   }
4868
4869   // If the shuffle is not directly supported and it has 4 elements, use
4870   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4871   unsigned NumElts = VT.getVectorNumElements();
4872   if (NumElts == 4) {
4873     unsigned PFIndexes[4];
4874     for (unsigned i = 0; i != 4; ++i) {
4875       if (ShuffleMask[i] < 0)
4876         PFIndexes[i] = 8;
4877       else
4878         PFIndexes[i] = ShuffleMask[i];
4879     }
4880
4881     // Compute the index in the perfect shuffle table.
4882     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4883                             PFIndexes[2] * 9 + PFIndexes[3];
4884     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4885     unsigned Cost = (PFEntry >> 30);
4886
4887     if (Cost <= 4)
4888       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4889   }
4890
4891   return GenerateTBL(Op, ShuffleMask, DAG);
4892 }
4893
4894 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4895                                APInt &UndefBits) {
4896   EVT VT = BVN->getValueType(0);
4897   APInt SplatBits, SplatUndef;
4898   unsigned SplatBitSize;
4899   bool HasAnyUndefs;
4900   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4901     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4902
4903     for (unsigned i = 0; i < NumSplats; ++i) {
4904       CnstBits <<= SplatBitSize;
4905       UndefBits <<= SplatBitSize;
4906       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4907       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4908     }
4909
4910     return true;
4911   }
4912
4913   return false;
4914 }
4915
4916 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4917                                               SelectionDAG &DAG) const {
4918   BuildVectorSDNode *BVN =
4919       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4920   SDValue LHS = Op.getOperand(0);
4921   SDLoc dl(Op);
4922   EVT VT = Op.getValueType();
4923
4924   if (!BVN)
4925     return Op;
4926
4927   APInt CnstBits(VT.getSizeInBits(), 0);
4928   APInt UndefBits(VT.getSizeInBits(), 0);
4929   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4930     // We only have BIC vector immediate instruction, which is and-not.
4931     CnstBits = ~CnstBits;
4932
4933     // We make use of a little bit of goto ickiness in order to avoid having to
4934     // duplicate the immediate matching logic for the undef toggled case.
4935     bool SecondTry = false;
4936   AttemptModImm:
4937
4938     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4939       CnstBits = CnstBits.zextOrTrunc(64);
4940       uint64_t CnstVal = CnstBits.getZExtValue();
4941
4942       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4943         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
4944         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4945         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4946                                   DAG.getConstant(CnstVal, MVT::i32),
4947                                   DAG.getConstant(0, MVT::i32));
4948         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4949       }
4950
4951       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
4952         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
4953         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4954         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4955                                   DAG.getConstant(CnstVal, MVT::i32),
4956                                   DAG.getConstant(8, MVT::i32));
4957         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4958       }
4959
4960       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
4961         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
4962         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4963         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4964                                   DAG.getConstant(CnstVal, MVT::i32),
4965                                   DAG.getConstant(16, MVT::i32));
4966         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4967       }
4968
4969       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
4970         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
4971         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4972         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4973                                   DAG.getConstant(CnstVal, MVT::i32),
4974                                   DAG.getConstant(24, MVT::i32));
4975         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4976       }
4977
4978       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
4979         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
4980         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4981         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4982                                   DAG.getConstant(CnstVal, MVT::i32),
4983                                   DAG.getConstant(0, MVT::i32));
4984         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4985       }
4986
4987       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
4988         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
4989         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4990         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4991                                   DAG.getConstant(CnstVal, MVT::i32),
4992                                   DAG.getConstant(8, MVT::i32));
4993         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4994       }
4995     }
4996
4997     if (SecondTry)
4998       goto FailedModImm;
4999     SecondTry = true;
5000     CnstBits = ~UndefBits;
5001     goto AttemptModImm;
5002   }
5003
5004 // We can always fall back to a non-immediate AND.
5005 FailedModImm:
5006   return Op;
5007 }
5008
5009 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5010 // consists of only the same constant int value, returned in reference arg
5011 // ConstVal
5012 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5013                                      uint64_t &ConstVal) {
5014   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5015   if (!Bvec)
5016     return false;
5017   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5018   if (!FirstElt)
5019     return false;
5020   EVT VT = Bvec->getValueType(0);
5021   unsigned NumElts = VT.getVectorNumElements();
5022   for (unsigned i = 1; i < NumElts; ++i)
5023     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5024       return false;
5025   ConstVal = FirstElt->getZExtValue();
5026   return true;
5027 }
5028
5029 static unsigned getIntrinsicID(const SDNode *N) {
5030   unsigned Opcode = N->getOpcode();
5031   switch (Opcode) {
5032   default:
5033     return Intrinsic::not_intrinsic;
5034   case ISD::INTRINSIC_WO_CHAIN: {
5035     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5036     if (IID < Intrinsic::num_intrinsics)
5037       return IID;
5038     return Intrinsic::not_intrinsic;
5039   }
5040   }
5041 }
5042
5043 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5044 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5045 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5046 // Also, logical shift right -> sri, with the same structure.
5047 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5048   EVT VT = N->getValueType(0);
5049
5050   if (!VT.isVector())
5051     return SDValue();
5052
5053   SDLoc DL(N);
5054
5055   // Is the first op an AND?
5056   const SDValue And = N->getOperand(0);
5057   if (And.getOpcode() != ISD::AND)
5058     return SDValue();
5059
5060   // Is the second op an shl or lshr?
5061   SDValue Shift = N->getOperand(1);
5062   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5063   // or AArch64ISD::VLSHR vector, #shift
5064   unsigned ShiftOpc = Shift.getOpcode();
5065   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5066     return SDValue();
5067   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5068
5069   // Is the shift amount constant?
5070   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5071   if (!C2node)
5072     return SDValue();
5073
5074   // Is the and mask vector all constant?
5075   uint64_t C1;
5076   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5077     return SDValue();
5078
5079   // Is C1 == ~C2, taking into account how much one can shift elements of a
5080   // particular size?
5081   uint64_t C2 = C2node->getZExtValue();
5082   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5083   if (C2 > ElemSizeInBits)
5084     return SDValue();
5085   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5086   if ((C1 & ElemMask) != (~C2 & ElemMask))
5087     return SDValue();
5088
5089   SDValue X = And.getOperand(0);
5090   SDValue Y = Shift.getOperand(0);
5091
5092   unsigned Intrin =
5093       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5094   SDValue ResultSLI =
5095       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5096                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5097
5098   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5099   DEBUG(N->dump(&DAG));
5100   DEBUG(dbgs() << "into: \n");
5101   DEBUG(ResultSLI->dump(&DAG));
5102
5103   ++NumShiftInserts;
5104   return ResultSLI;
5105 }
5106
5107 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5108                                              SelectionDAG &DAG) const {
5109   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5110   if (EnableAArch64SlrGeneration) {
5111     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5112     if (Res.getNode())
5113       return Res;
5114   }
5115
5116   BuildVectorSDNode *BVN =
5117       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5118   SDValue LHS = Op.getOperand(1);
5119   SDLoc dl(Op);
5120   EVT VT = Op.getValueType();
5121
5122   // OR commutes, so try swapping the operands.
5123   if (!BVN) {
5124     LHS = Op.getOperand(0);
5125     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5126   }
5127   if (!BVN)
5128     return Op;
5129
5130   APInt CnstBits(VT.getSizeInBits(), 0);
5131   APInt UndefBits(VT.getSizeInBits(), 0);
5132   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5133     // We make use of a little bit of goto ickiness in order to avoid having to
5134     // duplicate the immediate matching logic for the undef toggled case.
5135     bool SecondTry = false;
5136   AttemptModImm:
5137
5138     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5139       CnstBits = CnstBits.zextOrTrunc(64);
5140       uint64_t CnstVal = CnstBits.getZExtValue();
5141
5142       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5143         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5144         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5145         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5146                                   DAG.getConstant(CnstVal, MVT::i32),
5147                                   DAG.getConstant(0, MVT::i32));
5148         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5149       }
5150
5151       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5152         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5153         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5154         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5155                                   DAG.getConstant(CnstVal, MVT::i32),
5156                                   DAG.getConstant(8, MVT::i32));
5157         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5158       }
5159
5160       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5161         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5162         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5163         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5164                                   DAG.getConstant(CnstVal, MVT::i32),
5165                                   DAG.getConstant(16, MVT::i32));
5166         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5167       }
5168
5169       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5170         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5171         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5172         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5173                                   DAG.getConstant(CnstVal, MVT::i32),
5174                                   DAG.getConstant(24, MVT::i32));
5175         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5176       }
5177
5178       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5179         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5180         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5181         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5182                                   DAG.getConstant(CnstVal, MVT::i32),
5183                                   DAG.getConstant(0, MVT::i32));
5184         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5185       }
5186
5187       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5188         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5189         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5190         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5191                                   DAG.getConstant(CnstVal, MVT::i32),
5192                                   DAG.getConstant(8, MVT::i32));
5193         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5194       }
5195     }
5196
5197     if (SecondTry)
5198       goto FailedModImm;
5199     SecondTry = true;
5200     CnstBits = UndefBits;
5201     goto AttemptModImm;
5202   }
5203
5204 // We can always fall back to a non-immediate OR.
5205 FailedModImm:
5206   return Op;
5207 }
5208
5209 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5210 // be truncated to fit element width.
5211 static SDValue NormalizeBuildVector(SDValue Op,
5212                                     SelectionDAG &DAG) {
5213   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5214   SDLoc dl(Op);
5215   EVT VT = Op.getValueType();
5216   EVT EltTy= VT.getVectorElementType();
5217
5218   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5219     return Op;
5220
5221   SmallVector<SDValue, 16> Ops;
5222   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5223     SDValue Lane = Op.getOperand(I);
5224     if (Lane.getOpcode() == ISD::Constant) {
5225       APInt LowBits(EltTy.getSizeInBits(),
5226                     cast<ConstantSDNode>(Lane)->getZExtValue());
5227       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5228     }
5229     Ops.push_back(Lane);
5230   }
5231   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5232 }
5233
5234 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5235                                                  SelectionDAG &DAG) const {
5236   SDLoc dl(Op);
5237   EVT VT = Op.getValueType();
5238   Op = NormalizeBuildVector(Op, DAG);
5239   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5240
5241   APInt CnstBits(VT.getSizeInBits(), 0);
5242   APInt UndefBits(VT.getSizeInBits(), 0);
5243   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5244     // We make use of a little bit of goto ickiness in order to avoid having to
5245     // duplicate the immediate matching logic for the undef toggled case.
5246     bool SecondTry = false;
5247   AttemptModImm:
5248
5249     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5250       CnstBits = CnstBits.zextOrTrunc(64);
5251       uint64_t CnstVal = CnstBits.getZExtValue();
5252
5253       // Certain magic vector constants (used to express things like NOT
5254       // and NEG) are passed through unmodified.  This allows codegen patterns
5255       // for these operations to match.  Special-purpose patterns will lower
5256       // these immediates to MOVIs if it proves necessary.
5257       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5258         return Op;
5259
5260       // The many faces of MOVI...
5261       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5262         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5263         if (VT.getSizeInBits() == 128) {
5264           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5265                                     DAG.getConstant(CnstVal, MVT::i32));
5266           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5267         }
5268
5269         // Support the V64 version via subregister insertion.
5270         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5271                                   DAG.getConstant(CnstVal, MVT::i32));
5272         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5273       }
5274
5275       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5276         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5277         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5278         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5279                                   DAG.getConstant(CnstVal, MVT::i32),
5280                                   DAG.getConstant(0, MVT::i32));
5281         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5282       }
5283
5284       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5285         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5286         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5287         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5288                                   DAG.getConstant(CnstVal, MVT::i32),
5289                                   DAG.getConstant(8, MVT::i32));
5290         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5291       }
5292
5293       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5294         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5295         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5296         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5297                                   DAG.getConstant(CnstVal, MVT::i32),
5298                                   DAG.getConstant(16, MVT::i32));
5299         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5300       }
5301
5302       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5303         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5304         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5305         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5306                                   DAG.getConstant(CnstVal, MVT::i32),
5307                                   DAG.getConstant(24, MVT::i32));
5308         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5309       }
5310
5311       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5312         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5313         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5314         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5315                                   DAG.getConstant(CnstVal, MVT::i32),
5316                                   DAG.getConstant(0, MVT::i32));
5317         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5318       }
5319
5320       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5321         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5322         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5323         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5324                                   DAG.getConstant(CnstVal, MVT::i32),
5325                                   DAG.getConstant(8, MVT::i32));
5326         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5327       }
5328
5329       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5330         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5331         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5332         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5333                                   DAG.getConstant(CnstVal, MVT::i32),
5334                                   DAG.getConstant(264, MVT::i32));
5335         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5336       }
5337
5338       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5339         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5340         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5341         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5342                                   DAG.getConstant(CnstVal, MVT::i32),
5343                                   DAG.getConstant(272, MVT::i32));
5344         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5345       }
5346
5347       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5348         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5349         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5350         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5351                                   DAG.getConstant(CnstVal, MVT::i32));
5352         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5353       }
5354
5355       // The few faces of FMOV...
5356       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5357         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5358         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5359         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5360                                   DAG.getConstant(CnstVal, MVT::i32));
5361         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5362       }
5363
5364       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5365           VT.getSizeInBits() == 128) {
5366         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5367         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5368                                   DAG.getConstant(CnstVal, MVT::i32));
5369         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5370       }
5371
5372       // The many faces of MVNI...
5373       CnstVal = ~CnstVal;
5374       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5375         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5376         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5377         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5378                                   DAG.getConstant(CnstVal, MVT::i32),
5379                                   DAG.getConstant(0, MVT::i32));
5380         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5381       }
5382
5383       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5384         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5385         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5386         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5387                                   DAG.getConstant(CnstVal, MVT::i32),
5388                                   DAG.getConstant(8, MVT::i32));
5389         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5390       }
5391
5392       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5393         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5394         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5395         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5396                                   DAG.getConstant(CnstVal, MVT::i32),
5397                                   DAG.getConstant(16, MVT::i32));
5398         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5399       }
5400
5401       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5402         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5403         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5404         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5405                                   DAG.getConstant(CnstVal, MVT::i32),
5406                                   DAG.getConstant(24, MVT::i32));
5407         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5408       }
5409
5410       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5411         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5412         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5413         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5414                                   DAG.getConstant(CnstVal, MVT::i32),
5415                                   DAG.getConstant(0, MVT::i32));
5416         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5417       }
5418
5419       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5420         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5421         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5422         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5423                                   DAG.getConstant(CnstVal, MVT::i32),
5424                                   DAG.getConstant(8, MVT::i32));
5425         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5426       }
5427
5428       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5429         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5430         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5431         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5432                                   DAG.getConstant(CnstVal, MVT::i32),
5433                                   DAG.getConstant(264, MVT::i32));
5434         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5435       }
5436
5437       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5438         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5439         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5440         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5441                                   DAG.getConstant(CnstVal, MVT::i32),
5442                                   DAG.getConstant(272, MVT::i32));
5443         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5444       }
5445     }
5446
5447     if (SecondTry)
5448       goto FailedModImm;
5449     SecondTry = true;
5450     CnstBits = UndefBits;
5451     goto AttemptModImm;
5452   }
5453 FailedModImm:
5454
5455   // Scan through the operands to find some interesting properties we can
5456   // exploit:
5457   //   1) If only one value is used, we can use a DUP, or
5458   //   2) if only the low element is not undef, we can just insert that, or
5459   //   3) if only one constant value is used (w/ some non-constant lanes),
5460   //      we can splat the constant value into the whole vector then fill
5461   //      in the non-constant lanes.
5462   //   4) FIXME: If different constant values are used, but we can intelligently
5463   //             select the values we'll be overwriting for the non-constant
5464   //             lanes such that we can directly materialize the vector
5465   //             some other way (MOVI, e.g.), we can be sneaky.
5466   unsigned NumElts = VT.getVectorNumElements();
5467   bool isOnlyLowElement = true;
5468   bool usesOnlyOneValue = true;
5469   bool usesOnlyOneConstantValue = true;
5470   bool isConstant = true;
5471   unsigned NumConstantLanes = 0;
5472   SDValue Value;
5473   SDValue ConstantValue;
5474   for (unsigned i = 0; i < NumElts; ++i) {
5475     SDValue V = Op.getOperand(i);
5476     if (V.getOpcode() == ISD::UNDEF)
5477       continue;
5478     if (i > 0)
5479       isOnlyLowElement = false;
5480     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5481       isConstant = false;
5482
5483     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5484       ++NumConstantLanes;
5485       if (!ConstantValue.getNode())
5486         ConstantValue = V;
5487       else if (ConstantValue != V)
5488         usesOnlyOneConstantValue = false;
5489     }
5490
5491     if (!Value.getNode())
5492       Value = V;
5493     else if (V != Value)
5494       usesOnlyOneValue = false;
5495   }
5496
5497   if (!Value.getNode())
5498     return DAG.getUNDEF(VT);
5499
5500   if (isOnlyLowElement)
5501     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5502
5503   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5504   // i32 and try again.
5505   if (usesOnlyOneValue) {
5506     if (!isConstant) {
5507       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5508           Value.getValueType() != VT)
5509         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5510
5511       // This is actually a DUPLANExx operation, which keeps everything vectory.
5512
5513       // DUPLANE works on 128-bit vectors, widen it if necessary.
5514       SDValue Lane = Value.getOperand(1);
5515       Value = Value.getOperand(0);
5516       if (Value.getValueType().getSizeInBits() == 64)
5517         Value = WidenVector(Value, DAG);
5518
5519       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5520       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5521     }
5522
5523     if (VT.getVectorElementType().isFloatingPoint()) {
5524       SmallVector<SDValue, 8> Ops;
5525       MVT NewType =
5526           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5527       for (unsigned i = 0; i < NumElts; ++i)
5528         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5529       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5530       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5531       Val = LowerBUILD_VECTOR(Val, DAG);
5532       if (Val.getNode())
5533         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5534     }
5535   }
5536
5537   // If there was only one constant value used and for more than one lane,
5538   // start by splatting that value, then replace the non-constant lanes. This
5539   // is better than the default, which will perform a separate initialization
5540   // for each lane.
5541   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5542     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5543     // Now insert the non-constant lanes.
5544     for (unsigned i = 0; i < NumElts; ++i) {
5545       SDValue V = Op.getOperand(i);
5546       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5547       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5548         // Note that type legalization likely mucked about with the VT of the
5549         // source operand, so we may have to convert it here before inserting.
5550         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5551       }
5552     }
5553     return Val;
5554   }
5555
5556   // If all elements are constants and the case above didn't get hit, fall back
5557   // to the default expansion, which will generate a load from the constant
5558   // pool.
5559   if (isConstant)
5560     return SDValue();
5561
5562   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5563   if (NumElts >= 4) {
5564     SDValue shuffle = ReconstructShuffle(Op, DAG);
5565     if (shuffle != SDValue())
5566       return shuffle;
5567   }
5568
5569   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5570   // know the default expansion would otherwise fall back on something even
5571   // worse. For a vector with one or two non-undef values, that's
5572   // scalar_to_vector for the elements followed by a shuffle (provided the
5573   // shuffle is valid for the target) and materialization element by element
5574   // on the stack followed by a load for everything else.
5575   if (!isConstant && !usesOnlyOneValue) {
5576     SDValue Vec = DAG.getUNDEF(VT);
5577     SDValue Op0 = Op.getOperand(0);
5578     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5579     unsigned i = 0;
5580     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5581     // a) Avoid a RMW dependency on the full vector register, and
5582     // b) Allow the register coalescer to fold away the copy if the
5583     //    value is already in an S or D register.
5584     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5585       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5586       MachineSDNode *N =
5587           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5588                              DAG.getTargetConstant(SubIdx, MVT::i32));
5589       Vec = SDValue(N, 0);
5590       ++i;
5591     }
5592     for (; i < NumElts; ++i) {
5593       SDValue V = Op.getOperand(i);
5594       if (V.getOpcode() == ISD::UNDEF)
5595         continue;
5596       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5597       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5598     }
5599     return Vec;
5600   }
5601
5602   // Just use the default expansion. We failed to find a better alternative.
5603   return SDValue();
5604 }
5605
5606 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5607                                                       SelectionDAG &DAG) const {
5608   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5609
5610   // Check for non-constant or out of range lane.
5611   EVT VT = Op.getOperand(0).getValueType();
5612   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5613   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5614     return SDValue();
5615
5616
5617   // Insertion/extraction are legal for V128 types.
5618   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5619       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5620     return Op;
5621
5622   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5623       VT != MVT::v1i64 && VT != MVT::v2f32)
5624     return SDValue();
5625
5626   // For V64 types, we perform insertion by expanding the value
5627   // to a V128 type and perform the insertion on that.
5628   SDLoc DL(Op);
5629   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5630   EVT WideTy = WideVec.getValueType();
5631
5632   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5633                              Op.getOperand(1), Op.getOperand(2));
5634   // Re-narrow the resultant vector.
5635   return NarrowVector(Node, DAG);
5636 }
5637
5638 SDValue
5639 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5640                                                SelectionDAG &DAG) const {
5641   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5642
5643   // Check for non-constant or out of range lane.
5644   EVT VT = Op.getOperand(0).getValueType();
5645   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5646   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5647     return SDValue();
5648
5649
5650   // Insertion/extraction are legal for V128 types.
5651   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5652       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5653     return Op;
5654
5655   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5656       VT != MVT::v1i64 && VT != MVT::v2f32)
5657     return SDValue();
5658
5659   // For V64 types, we perform extraction by expanding the value
5660   // to a V128 type and perform the extraction on that.
5661   SDLoc DL(Op);
5662   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5663   EVT WideTy = WideVec.getValueType();
5664
5665   EVT ExtrTy = WideTy.getVectorElementType();
5666   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5667     ExtrTy = MVT::i32;
5668
5669   // For extractions, we just return the result directly.
5670   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5671                      Op.getOperand(1));
5672 }
5673
5674 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5675                                                       SelectionDAG &DAG) const {
5676   EVT VT = Op.getOperand(0).getValueType();
5677   SDLoc dl(Op);
5678   // Just in case...
5679   if (!VT.isVector())
5680     return SDValue();
5681
5682   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5683   if (!Cst)
5684     return SDValue();
5685   unsigned Val = Cst->getZExtValue();
5686
5687   unsigned Size = Op.getValueType().getSizeInBits();
5688   if (Val == 0) {
5689     switch (Size) {
5690     case 8:
5691       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5692                                         Op.getOperand(0));
5693     case 16:
5694       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5695                                         Op.getOperand(0));
5696     case 32:
5697       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5698                                         Op.getOperand(0));
5699     case 64:
5700       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5701                                         Op.getOperand(0));
5702     default:
5703       llvm_unreachable("Unexpected vector type in extract_subvector!");
5704     }
5705   }
5706   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5707   // that directly.
5708   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5709     return Op;
5710
5711   return SDValue();
5712 }
5713
5714 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5715                                                EVT VT) const {
5716   if (VT.getVectorNumElements() == 4 &&
5717       (VT.is128BitVector() || VT.is64BitVector())) {
5718     unsigned PFIndexes[4];
5719     for (unsigned i = 0; i != 4; ++i) {
5720       if (M[i] < 0)
5721         PFIndexes[i] = 8;
5722       else
5723         PFIndexes[i] = M[i];
5724     }
5725
5726     // Compute the index in the perfect shuffle table.
5727     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5728                             PFIndexes[2] * 9 + PFIndexes[3];
5729     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5730     unsigned Cost = (PFEntry >> 30);
5731
5732     if (Cost <= 4)
5733       return true;
5734   }
5735
5736   bool DummyBool;
5737   int DummyInt;
5738   unsigned DummyUnsigned;
5739
5740   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5741           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5742           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5743           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5744           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5745           isZIPMask(M, VT, DummyUnsigned) ||
5746           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5747           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5748           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5749           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5750           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5751 }
5752
5753 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5754 /// operand of a vector shift operation, where all the elements of the
5755 /// build_vector must have the same constant integer value.
5756 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5757   // Ignore bit_converts.
5758   while (Op.getOpcode() == ISD::BITCAST)
5759     Op = Op.getOperand(0);
5760   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5761   APInt SplatBits, SplatUndef;
5762   unsigned SplatBitSize;
5763   bool HasAnyUndefs;
5764   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5765                                     HasAnyUndefs, ElementBits) ||
5766       SplatBitSize > ElementBits)
5767     return false;
5768   Cnt = SplatBits.getSExtValue();
5769   return true;
5770 }
5771
5772 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5773 /// operand of a vector shift left operation.  That value must be in the range:
5774 ///   0 <= Value < ElementBits for a left shift; or
5775 ///   0 <= Value <= ElementBits for a long left shift.
5776 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5777   assert(VT.isVector() && "vector shift count is not a vector type");
5778   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5779   if (!getVShiftImm(Op, ElementBits, Cnt))
5780     return false;
5781   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5782 }
5783
5784 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5785 /// operand of a vector shift right operation.  For a shift opcode, the value
5786 /// is positive, but for an intrinsic the value count must be negative. The
5787 /// absolute value must be in the range:
5788 ///   1 <= |Value| <= ElementBits for a right shift; or
5789 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5790 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5791                          int64_t &Cnt) {
5792   assert(VT.isVector() && "vector shift count is not a vector type");
5793   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5794   if (!getVShiftImm(Op, ElementBits, Cnt))
5795     return false;
5796   if (isIntrinsic)
5797     Cnt = -Cnt;
5798   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5799 }
5800
5801 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5802                                                       SelectionDAG &DAG) const {
5803   EVT VT = Op.getValueType();
5804   SDLoc DL(Op);
5805   int64_t Cnt;
5806
5807   if (!Op.getOperand(1).getValueType().isVector())
5808     return Op;
5809   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5810
5811   switch (Op.getOpcode()) {
5812   default:
5813     llvm_unreachable("unexpected shift opcode");
5814
5815   case ISD::SHL:
5816     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5817       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5818                          DAG.getConstant(Cnt, MVT::i32));
5819     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5820                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5821                        Op.getOperand(0), Op.getOperand(1));
5822   case ISD::SRA:
5823   case ISD::SRL:
5824     // Right shift immediate
5825     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5826         Cnt < EltSize) {
5827       unsigned Opc =
5828           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5829       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5830                          DAG.getConstant(Cnt, MVT::i32));
5831     }
5832
5833     // Right shift register.  Note, there is not a shift right register
5834     // instruction, but the shift left register instruction takes a signed
5835     // value, where negative numbers specify a right shift.
5836     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5837                                                 : Intrinsic::aarch64_neon_ushl;
5838     // negate the shift amount
5839     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5840     SDValue NegShiftLeft =
5841         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5842                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5843     return NegShiftLeft;
5844   }
5845
5846   return SDValue();
5847 }
5848
5849 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5850                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5851                                     SDLoc dl, SelectionDAG &DAG) {
5852   EVT SrcVT = LHS.getValueType();
5853
5854   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5855   APInt CnstBits(VT.getSizeInBits(), 0);
5856   APInt UndefBits(VT.getSizeInBits(), 0);
5857   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5858   bool IsZero = IsCnst && (CnstBits == 0);
5859
5860   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5861     switch (CC) {
5862     default:
5863       return SDValue();
5864     case AArch64CC::NE: {
5865       SDValue Fcmeq;
5866       if (IsZero)
5867         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5868       else
5869         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5870       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5871     }
5872     case AArch64CC::EQ:
5873       if (IsZero)
5874         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5875       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5876     case AArch64CC::GE:
5877       if (IsZero)
5878         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5879       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5880     case AArch64CC::GT:
5881       if (IsZero)
5882         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5883       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5884     case AArch64CC::LS:
5885       if (IsZero)
5886         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5887       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5888     case AArch64CC::LT:
5889       if (!NoNans)
5890         return SDValue();
5891     // If we ignore NaNs then we can use to the MI implementation.
5892     // Fallthrough.
5893     case AArch64CC::MI:
5894       if (IsZero)
5895         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5896       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5897     }
5898   }
5899
5900   switch (CC) {
5901   default:
5902     return SDValue();
5903   case AArch64CC::NE: {
5904     SDValue Cmeq;
5905     if (IsZero)
5906       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5907     else
5908       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5909     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5910   }
5911   case AArch64CC::EQ:
5912     if (IsZero)
5913       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5914     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5915   case AArch64CC::GE:
5916     if (IsZero)
5917       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5918     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5919   case AArch64CC::GT:
5920     if (IsZero)
5921       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5922     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5923   case AArch64CC::LE:
5924     if (IsZero)
5925       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5926     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5927   case AArch64CC::LS:
5928     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5929   case AArch64CC::LO:
5930     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5931   case AArch64CC::LT:
5932     if (IsZero)
5933       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5934     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5935   case AArch64CC::HI:
5936     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5937   case AArch64CC::HS:
5938     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5939   }
5940 }
5941
5942 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5943                                            SelectionDAG &DAG) const {
5944   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5945   SDValue LHS = Op.getOperand(0);
5946   SDValue RHS = Op.getOperand(1);
5947   SDLoc dl(Op);
5948
5949   if (LHS.getValueType().getVectorElementType().isInteger()) {
5950     assert(LHS.getValueType() == RHS.getValueType());
5951     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5952     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
5953                                 dl, DAG);
5954   }
5955
5956   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5957          LHS.getValueType().getVectorElementType() == MVT::f64);
5958
5959   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5960   // clean.  Some of them require two branches to implement.
5961   AArch64CC::CondCode CC1, CC2;
5962   bool ShouldInvert;
5963   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
5964
5965   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5966   SDValue Cmp =
5967       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5968   if (!Cmp.getNode())
5969     return SDValue();
5970
5971   if (CC2 != AArch64CC::AL) {
5972     SDValue Cmp2 =
5973         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5974     if (!Cmp2.getNode())
5975       return SDValue();
5976
5977     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5978   }
5979
5980   if (ShouldInvert)
5981     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5982
5983   return Cmp;
5984 }
5985
5986 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5987 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5988 /// specified in the intrinsic calls.
5989 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5990                                                const CallInst &I,
5991                                                unsigned Intrinsic) const {
5992   switch (Intrinsic) {
5993   case Intrinsic::aarch64_neon_ld2:
5994   case Intrinsic::aarch64_neon_ld3:
5995   case Intrinsic::aarch64_neon_ld4:
5996   case Intrinsic::aarch64_neon_ld1x2:
5997   case Intrinsic::aarch64_neon_ld1x3:
5998   case Intrinsic::aarch64_neon_ld1x4:
5999   case Intrinsic::aarch64_neon_ld2lane:
6000   case Intrinsic::aarch64_neon_ld3lane:
6001   case Intrinsic::aarch64_neon_ld4lane:
6002   case Intrinsic::aarch64_neon_ld2r:
6003   case Intrinsic::aarch64_neon_ld3r:
6004   case Intrinsic::aarch64_neon_ld4r: {
6005     Info.opc = ISD::INTRINSIC_W_CHAIN;
6006     // Conservatively set memVT to the entire set of vectors loaded.
6007     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6008     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6009     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6010     Info.offset = 0;
6011     Info.align = 0;
6012     Info.vol = false; // volatile loads with NEON intrinsics not supported
6013     Info.readMem = true;
6014     Info.writeMem = false;
6015     return true;
6016   }
6017   case Intrinsic::aarch64_neon_st2:
6018   case Intrinsic::aarch64_neon_st3:
6019   case Intrinsic::aarch64_neon_st4:
6020   case Intrinsic::aarch64_neon_st1x2:
6021   case Intrinsic::aarch64_neon_st1x3:
6022   case Intrinsic::aarch64_neon_st1x4:
6023   case Intrinsic::aarch64_neon_st2lane:
6024   case Intrinsic::aarch64_neon_st3lane:
6025   case Intrinsic::aarch64_neon_st4lane: {
6026     Info.opc = ISD::INTRINSIC_VOID;
6027     // Conservatively set memVT to the entire set of vectors stored.
6028     unsigned NumElts = 0;
6029     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6030       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6031       if (!ArgTy->isVectorTy())
6032         break;
6033       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6034     }
6035     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6036     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6037     Info.offset = 0;
6038     Info.align = 0;
6039     Info.vol = false; // volatile stores with NEON intrinsics not supported
6040     Info.readMem = false;
6041     Info.writeMem = true;
6042     return true;
6043   }
6044   case Intrinsic::aarch64_ldaxr:
6045   case Intrinsic::aarch64_ldxr: {
6046     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6047     Info.opc = ISD::INTRINSIC_W_CHAIN;
6048     Info.memVT = MVT::getVT(PtrTy->getElementType());
6049     Info.ptrVal = I.getArgOperand(0);
6050     Info.offset = 0;
6051     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6052     Info.vol = true;
6053     Info.readMem = true;
6054     Info.writeMem = false;
6055     return true;
6056   }
6057   case Intrinsic::aarch64_stlxr:
6058   case Intrinsic::aarch64_stxr: {
6059     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6060     Info.opc = ISD::INTRINSIC_W_CHAIN;
6061     Info.memVT = MVT::getVT(PtrTy->getElementType());
6062     Info.ptrVal = I.getArgOperand(1);
6063     Info.offset = 0;
6064     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6065     Info.vol = true;
6066     Info.readMem = false;
6067     Info.writeMem = true;
6068     return true;
6069   }
6070   case Intrinsic::aarch64_ldaxp:
6071   case Intrinsic::aarch64_ldxp: {
6072     Info.opc = ISD::INTRINSIC_W_CHAIN;
6073     Info.memVT = MVT::i128;
6074     Info.ptrVal = I.getArgOperand(0);
6075     Info.offset = 0;
6076     Info.align = 16;
6077     Info.vol = true;
6078     Info.readMem = true;
6079     Info.writeMem = false;
6080     return true;
6081   }
6082   case Intrinsic::aarch64_stlxp:
6083   case Intrinsic::aarch64_stxp: {
6084     Info.opc = ISD::INTRINSIC_W_CHAIN;
6085     Info.memVT = MVT::i128;
6086     Info.ptrVal = I.getArgOperand(2);
6087     Info.offset = 0;
6088     Info.align = 16;
6089     Info.vol = true;
6090     Info.readMem = false;
6091     Info.writeMem = true;
6092     return true;
6093   }
6094   default:
6095     break;
6096   }
6097
6098   return false;
6099 }
6100
6101 // Truncations from 64-bit GPR to 32-bit GPR is free.
6102 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6103   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6104     return false;
6105   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6106   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6107   return NumBits1 > NumBits2;
6108 }
6109 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6110   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6111     return false;
6112   unsigned NumBits1 = VT1.getSizeInBits();
6113   unsigned NumBits2 = VT2.getSizeInBits();
6114   return NumBits1 > NumBits2;
6115 }
6116
6117 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6118 // 64-bit GPR.
6119 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6120   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6121     return false;
6122   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6123   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6124   return NumBits1 == 32 && NumBits2 == 64;
6125 }
6126 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6127   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6128     return false;
6129   unsigned NumBits1 = VT1.getSizeInBits();
6130   unsigned NumBits2 = VT2.getSizeInBits();
6131   return NumBits1 == 32 && NumBits2 == 64;
6132 }
6133
6134 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6135   EVT VT1 = Val.getValueType();
6136   if (isZExtFree(VT1, VT2)) {
6137     return true;
6138   }
6139
6140   if (Val.getOpcode() != ISD::LOAD)
6141     return false;
6142
6143   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6144   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6145           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6146           VT1.getSizeInBits() <= 32);
6147 }
6148
6149 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6150                                           unsigned &RequiredAligment) const {
6151   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6152     return false;
6153   // Cyclone supports unaligned accesses.
6154   RequiredAligment = 0;
6155   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6156   return NumBits == 32 || NumBits == 64;
6157 }
6158
6159 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6160                                           unsigned &RequiredAligment) const {
6161   if (!LoadedType.isSimple() ||
6162       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6163     return false;
6164   // Cyclone supports unaligned accesses.
6165   RequiredAligment = 0;
6166   unsigned NumBits = LoadedType.getSizeInBits();
6167   return NumBits == 32 || NumBits == 64;
6168 }
6169
6170 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6171                        unsigned AlignCheck) {
6172   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6173           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6174 }
6175
6176 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6177                                                unsigned SrcAlign, bool IsMemset,
6178                                                bool ZeroMemset,
6179                                                bool MemcpyStrSrc,
6180                                                MachineFunction &MF) const {
6181   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6182   // instruction to materialize the v2i64 zero and one store (with restrictive
6183   // addressing mode). Just do two i64 store of zero-registers.
6184   bool Fast;
6185   const Function *F = MF.getFunction();
6186   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6187       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6188                                        Attribute::NoImplicitFloat) &&
6189       (memOpAlign(SrcAlign, DstAlign, 16) ||
6190        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
6191     return MVT::f128;
6192
6193   return Size >= 8 ? MVT::i64 : MVT::i32;
6194 }
6195
6196 // 12-bit optionally shifted immediates are legal for adds.
6197 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6198   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6199     return true;
6200   return false;
6201 }
6202
6203 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6204 // immediates is the same as for an add or a sub.
6205 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6206   if (Immed < 0)
6207     Immed *= -1;
6208   return isLegalAddImmediate(Immed);
6209 }
6210
6211 /// isLegalAddressingMode - Return true if the addressing mode represented
6212 /// by AM is legal for this target, for a load/store of the specified type.
6213 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6214                                                   Type *Ty) const {
6215   // AArch64 has five basic addressing modes:
6216   //  reg
6217   //  reg + 9-bit signed offset
6218   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6219   //  reg1 + reg2
6220   //  reg + SIZE_IN_BYTES * reg
6221
6222   // No global is ever allowed as a base.
6223   if (AM.BaseGV)
6224     return false;
6225
6226   // No reg+reg+imm addressing.
6227   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6228     return false;
6229
6230   // check reg + imm case:
6231   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6232   uint64_t NumBytes = 0;
6233   if (Ty->isSized()) {
6234     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6235     NumBytes = NumBits / 8;
6236     if (!isPowerOf2_64(NumBits))
6237       NumBytes = 0;
6238   }
6239
6240   if (!AM.Scale) {
6241     int64_t Offset = AM.BaseOffs;
6242
6243     // 9-bit signed offset
6244     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6245       return true;
6246
6247     // 12-bit unsigned offset
6248     unsigned shift = Log2_64(NumBytes);
6249     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6250         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6251         (Offset >> shift) << shift == Offset)
6252       return true;
6253     return false;
6254   }
6255
6256   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6257
6258   if (!AM.Scale || AM.Scale == 1 ||
6259       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6260     return true;
6261   return false;
6262 }
6263
6264 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6265                                                 Type *Ty) const {
6266   // Scaling factors are not free at all.
6267   // Operands                     | Rt Latency
6268   // -------------------------------------------
6269   // Rt, [Xn, Xm]                 | 4
6270   // -------------------------------------------
6271   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6272   // Rt, [Xn, Wm, <extend> #imm]  |
6273   if (isLegalAddressingMode(AM, Ty))
6274     // Scale represents reg2 * scale, thus account for 1 if
6275     // it is not equal to 0 or 1.
6276     return AM.Scale != 0 && AM.Scale != 1;
6277   return -1;
6278 }
6279
6280 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6281   VT = VT.getScalarType();
6282
6283   if (!VT.isSimple())
6284     return false;
6285
6286   switch (VT.getSimpleVT().SimpleTy) {
6287   case MVT::f32:
6288   case MVT::f64:
6289     return true;
6290   default:
6291     break;
6292   }
6293
6294   return false;
6295 }
6296
6297 const MCPhysReg *
6298 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6299   // LR is a callee-save register, but we must treat it as clobbered by any call
6300   // site. Hence we include LR in the scratch registers, which are in turn added
6301   // as implicit-defs for stackmaps and patchpoints.
6302   static const MCPhysReg ScratchRegs[] = {
6303     AArch64::X16, AArch64::X17, AArch64::LR, 0
6304   };
6305   return ScratchRegs;
6306 }
6307
6308 bool
6309 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6310   EVT VT = N->getValueType(0);
6311     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6312     // it with shift to let it be lowered to UBFX.
6313   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6314       isa<ConstantSDNode>(N->getOperand(1))) {
6315     uint64_t TruncMask = N->getConstantOperandVal(1);
6316     if (isMask_64(TruncMask) &&
6317       N->getOperand(0).getOpcode() == ISD::SRL &&
6318       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6319       return false;
6320   }
6321   return true;
6322 }
6323
6324 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6325                                                               Type *Ty) const {
6326   assert(Ty->isIntegerTy());
6327
6328   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6329   if (BitSize == 0)
6330     return false;
6331
6332   int64_t Val = Imm.getSExtValue();
6333   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6334     return true;
6335
6336   if ((int64_t)Val < 0)
6337     Val = ~Val;
6338   if (BitSize == 32)
6339     Val &= (1LL << 32) - 1;
6340
6341   unsigned LZ = countLeadingZeros((uint64_t)Val);
6342   unsigned Shift = (63 - LZ) / 16;
6343   // MOVZ is free so return true for one or fewer MOVK.
6344   return (Shift < 3) ? true : false;
6345 }
6346
6347 // Generate SUBS and CSEL for integer abs.
6348 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6349   EVT VT = N->getValueType(0);
6350
6351   SDValue N0 = N->getOperand(0);
6352   SDValue N1 = N->getOperand(1);
6353   SDLoc DL(N);
6354
6355   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6356   // and change it to SUB and CSEL.
6357   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6358       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6359       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6360     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6361       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6362         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6363                                   N0.getOperand(0));
6364         // Generate SUBS & CSEL.
6365         SDValue Cmp =
6366             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6367                         N0.getOperand(0), DAG.getConstant(0, VT));
6368         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6369                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6370                            SDValue(Cmp.getNode(), 1));
6371       }
6372   return SDValue();
6373 }
6374
6375 // performXorCombine - Attempts to handle integer ABS.
6376 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6377                                  TargetLowering::DAGCombinerInfo &DCI,
6378                                  const AArch64Subtarget *Subtarget) {
6379   if (DCI.isBeforeLegalizeOps())
6380     return SDValue();
6381
6382   return performIntegerAbsCombine(N, DAG);
6383 }
6384
6385 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6386                                  TargetLowering::DAGCombinerInfo &DCI,
6387                                  const AArch64Subtarget *Subtarget) {
6388   if (DCI.isBeforeLegalizeOps())
6389     return SDValue();
6390
6391   // Multiplication of a power of two plus/minus one can be done more
6392   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6393   // future CPUs have a cheaper MADD instruction, this may need to be
6394   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6395   // 64-bit is 5 cycles, so this is always a win.
6396   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6397     APInt Value = C->getAPIntValue();
6398     EVT VT = N->getValueType(0);
6399     if (Value.isNonNegative()) {
6400       // (mul x, 2^N + 1) => (add (shl x, N), x)
6401       APInt VM1 = Value - 1;
6402       if (VM1.isPowerOf2()) {
6403         SDValue ShiftedVal =
6404             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6405                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6406         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6407                            N->getOperand(0));
6408       }
6409       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6410       APInt VP1 = Value + 1;
6411       if (VP1.isPowerOf2()) {
6412         SDValue ShiftedVal =
6413             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6414                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6415         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6416                            N->getOperand(0));
6417       }
6418     } else {
6419       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6420       APInt VNM1 = -Value - 1;
6421       if (VNM1.isPowerOf2()) {
6422         SDValue ShiftedVal =
6423             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6424                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6425         SDValue Add =
6426             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6427         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6428       }
6429       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6430       APInt VNP1 = -Value + 1;
6431       if (VNP1.isPowerOf2()) {
6432         SDValue ShiftedVal =
6433             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6434                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6435         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6436                            ShiftedVal);
6437       }
6438     }
6439   }
6440   return SDValue();
6441 }
6442
6443 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6444                                                          SelectionDAG &DAG) {
6445   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6446   // optimize away operation when it's from a constant.
6447   //
6448   // The general transformation is:
6449   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6450   //       AND(VECTOR_CMP(x,y), constant2)
6451   //    constant2 = UNARYOP(constant)
6452
6453   // Early exit if this isn't a vector operation or if the operand of the
6454   // unary operation isn't a bitwise AND.
6455   EVT VT = N->getValueType(0);
6456   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6457       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC)
6458     return SDValue();
6459
6460   // Now check that the other operand of the AND is a constant splat. We could
6461   // make the transformation for non-constant splats as well, but it's unclear
6462   // that would be a benefit as it would not eliminate any operations, just
6463   // perform one more step in scalar code before moving to the vector unit.
6464   if (BuildVectorSDNode *BV =
6465           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6466     // Bail out if the vector isn't a constant splat.
6467     if (!BV->getConstantSplatNode())
6468       return SDValue();
6469
6470     // Everything checks out. Build up the new and improved node.
6471     SDLoc DL(N);
6472     EVT IntVT = BV->getValueType(0);
6473     // Create a new constant of the appropriate type for the transformed
6474     // DAG.
6475     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6476     // The AND node needs bitcasts to/from an integer vector type around it.
6477     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6478     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6479                                  N->getOperand(0)->getOperand(0), MaskConst);
6480     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6481     return Res;
6482   }
6483
6484   return SDValue();
6485 }
6486
6487 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6488   // First try to optimize away the conversion when it's conditionally from
6489   // a constant. Vectors only.
6490   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6491   if (Res != SDValue())
6492     return Res;
6493
6494   EVT VT = N->getValueType(0);
6495   if (VT != MVT::f32 && VT != MVT::f64)
6496     return SDValue();
6497
6498   // Only optimize when the source and destination types have the same width.
6499   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6500     return SDValue();
6501
6502   // If the result of an integer load is only used by an integer-to-float
6503   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6504   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6505   SDValue N0 = N->getOperand(0);
6506   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6507       // Do not change the width of a volatile load.
6508       !cast<LoadSDNode>(N0)->isVolatile()) {
6509     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6510     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6511                                LN0->getPointerInfo(), LN0->isVolatile(),
6512                                LN0->isNonTemporal(), LN0->isInvariant(),
6513                                LN0->getAlignment());
6514
6515     // Make sure successors of the original load stay after it by updating them
6516     // to use the new Chain.
6517     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6518
6519     unsigned Opcode =
6520         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6521     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6522   }
6523
6524   return SDValue();
6525 }
6526
6527 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6528 /// searches for and classifies those shifts.
6529 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6530                          bool &FromHi) {
6531   if (N.getOpcode() == ISD::SHL)
6532     FromHi = false;
6533   else if (N.getOpcode() == ISD::SRL)
6534     FromHi = true;
6535   else
6536     return false;
6537
6538   if (!isa<ConstantSDNode>(N.getOperand(1)))
6539     return false;
6540
6541   ShiftAmount = N->getConstantOperandVal(1);
6542   Src = N->getOperand(0);
6543   return true;
6544 }
6545
6546 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6547 /// registers viewed as a high/low pair. This function looks for the pattern:
6548 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6549 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6550 /// independent.
6551 static SDValue tryCombineToEXTR(SDNode *N,
6552                                 TargetLowering::DAGCombinerInfo &DCI) {
6553   SelectionDAG &DAG = DCI.DAG;
6554   SDLoc DL(N);
6555   EVT VT = N->getValueType(0);
6556
6557   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6558
6559   if (VT != MVT::i32 && VT != MVT::i64)
6560     return SDValue();
6561
6562   SDValue LHS;
6563   uint32_t ShiftLHS = 0;
6564   bool LHSFromHi = 0;
6565   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6566     return SDValue();
6567
6568   SDValue RHS;
6569   uint32_t ShiftRHS = 0;
6570   bool RHSFromHi = 0;
6571   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6572     return SDValue();
6573
6574   // If they're both trying to come from the high part of the register, they're
6575   // not really an EXTR.
6576   if (LHSFromHi == RHSFromHi)
6577     return SDValue();
6578
6579   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6580     return SDValue();
6581
6582   if (LHSFromHi) {
6583     std::swap(LHS, RHS);
6584     std::swap(ShiftLHS, ShiftRHS);
6585   }
6586
6587   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6588                      DAG.getConstant(ShiftRHS, MVT::i64));
6589 }
6590
6591 static SDValue tryCombineToBSL(SDNode *N,
6592                                 TargetLowering::DAGCombinerInfo &DCI) {
6593   EVT VT = N->getValueType(0);
6594   SelectionDAG &DAG = DCI.DAG;
6595   SDLoc DL(N);
6596
6597   if (!VT.isVector())
6598     return SDValue();
6599
6600   SDValue N0 = N->getOperand(0);
6601   if (N0.getOpcode() != ISD::AND)
6602     return SDValue();
6603
6604   SDValue N1 = N->getOperand(1);
6605   if (N1.getOpcode() != ISD::AND)
6606     return SDValue();
6607
6608   // We only have to look for constant vectors here since the general, variable
6609   // case can be handled in TableGen.
6610   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6611   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6612   for (int i = 1; i >= 0; --i)
6613     for (int j = 1; j >= 0; --j) {
6614       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6615       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6616       if (!BVN0 || !BVN1)
6617         continue;
6618
6619       bool FoundMatch = true;
6620       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6621         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6622         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6623         if (!CN0 || !CN1 ||
6624             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6625           FoundMatch = false;
6626           break;
6627         }
6628       }
6629
6630       if (FoundMatch)
6631         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6632                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6633     }
6634
6635   return SDValue();
6636 }
6637
6638 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6639                                 const AArch64Subtarget *Subtarget) {
6640   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6641   if (!EnableAArch64ExtrGeneration)
6642     return SDValue();
6643   SelectionDAG &DAG = DCI.DAG;
6644   EVT VT = N->getValueType(0);
6645
6646   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6647     return SDValue();
6648
6649   SDValue Res = tryCombineToEXTR(N, DCI);
6650   if (Res.getNode())
6651     return Res;
6652
6653   Res = tryCombineToBSL(N, DCI);
6654   if (Res.getNode())
6655     return Res;
6656
6657   return SDValue();
6658 }
6659
6660 static SDValue performBitcastCombine(SDNode *N,
6661                                      TargetLowering::DAGCombinerInfo &DCI,
6662                                      SelectionDAG &DAG) {
6663   // Wait 'til after everything is legalized to try this. That way we have
6664   // legal vector types and such.
6665   if (DCI.isBeforeLegalizeOps())
6666     return SDValue();
6667
6668   // Remove extraneous bitcasts around an extract_subvector.
6669   // For example,
6670   //    (v4i16 (bitconvert
6671   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6672   //  becomes
6673   //    (extract_subvector ((v8i16 ...), (i64 4)))
6674
6675   // Only interested in 64-bit vectors as the ultimate result.
6676   EVT VT = N->getValueType(0);
6677   if (!VT.isVector())
6678     return SDValue();
6679   if (VT.getSimpleVT().getSizeInBits() != 64)
6680     return SDValue();
6681   // Is the operand an extract_subvector starting at the beginning or halfway
6682   // point of the vector? A low half may also come through as an
6683   // EXTRACT_SUBREG, so look for that, too.
6684   SDValue Op0 = N->getOperand(0);
6685   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6686       !(Op0->isMachineOpcode() &&
6687         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6688     return SDValue();
6689   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6690   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6691     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6692       return SDValue();
6693   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6694     if (idx != AArch64::dsub)
6695       return SDValue();
6696     // The dsub reference is equivalent to a lane zero subvector reference.
6697     idx = 0;
6698   }
6699   // Look through the bitcast of the input to the extract.
6700   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6701     return SDValue();
6702   SDValue Source = Op0->getOperand(0)->getOperand(0);
6703   // If the source type has twice the number of elements as our destination
6704   // type, we know this is an extract of the high or low half of the vector.
6705   EVT SVT = Source->getValueType(0);
6706   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6707     return SDValue();
6708
6709   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6710
6711   // Create the simplified form to just extract the low or high half of the
6712   // vector directly rather than bothering with the bitcasts.
6713   SDLoc dl(N);
6714   unsigned NumElements = VT.getVectorNumElements();
6715   if (idx) {
6716     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6717     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6718   } else {
6719     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6720     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6721                                       Source, SubReg),
6722                    0);
6723   }
6724 }
6725
6726 static SDValue performConcatVectorsCombine(SDNode *N,
6727                                            TargetLowering::DAGCombinerInfo &DCI,
6728                                            SelectionDAG &DAG) {
6729   // Wait 'til after everything is legalized to try this. That way we have
6730   // legal vector types and such.
6731   if (DCI.isBeforeLegalizeOps())
6732     return SDValue();
6733
6734   SDLoc dl(N);
6735   EVT VT = N->getValueType(0);
6736
6737   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6738   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6739   // canonicalise to that.
6740   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6741     assert(VT.getVectorElementType().getSizeInBits() == 64);
6742     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6743                        WidenVector(N->getOperand(0), DAG),
6744                        DAG.getConstant(0, MVT::i64));
6745   }
6746
6747   // Canonicalise concat_vectors so that the right-hand vector has as few
6748   // bit-casts as possible before its real operation. The primary matching
6749   // destination for these operations will be the narrowing "2" instructions,
6750   // which depend on the operation being performed on this right-hand vector.
6751   // For example,
6752   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6753   // becomes
6754   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6755
6756   SDValue Op1 = N->getOperand(1);
6757   if (Op1->getOpcode() != ISD::BITCAST)
6758     return SDValue();
6759   SDValue RHS = Op1->getOperand(0);
6760   MVT RHSTy = RHS.getValueType().getSimpleVT();
6761   // If the RHS is not a vector, this is not the pattern we're looking for.
6762   if (!RHSTy.isVector())
6763     return SDValue();
6764
6765   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6766
6767   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6768                                   RHSTy.getVectorNumElements() * 2);
6769   return DAG.getNode(
6770       ISD::BITCAST, dl, VT,
6771       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6772                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6773 }
6774
6775 static SDValue tryCombineFixedPointConvert(SDNode *N,
6776                                            TargetLowering::DAGCombinerInfo &DCI,
6777                                            SelectionDAG &DAG) {
6778   // Wait 'til after everything is legalized to try this. That way we have
6779   // legal vector types and such.
6780   if (DCI.isBeforeLegalizeOps())
6781     return SDValue();
6782   // Transform a scalar conversion of a value from a lane extract into a
6783   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6784   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6785   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6786   //
6787   // The second form interacts better with instruction selection and the
6788   // register allocator to avoid cross-class register copies that aren't
6789   // coalescable due to a lane reference.
6790
6791   // Check the operand and see if it originates from a lane extract.
6792   SDValue Op1 = N->getOperand(1);
6793   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6794     // Yep, no additional predication needed. Perform the transform.
6795     SDValue IID = N->getOperand(0);
6796     SDValue Shift = N->getOperand(2);
6797     SDValue Vec = Op1.getOperand(0);
6798     SDValue Lane = Op1.getOperand(1);
6799     EVT ResTy = N->getValueType(0);
6800     EVT VecResTy;
6801     SDLoc DL(N);
6802
6803     // The vector width should be 128 bits by the time we get here, even
6804     // if it started as 64 bits (the extract_vector handling will have
6805     // done so).
6806     assert(Vec.getValueType().getSizeInBits() == 128 &&
6807            "unexpected vector size on extract_vector_elt!");
6808     if (Vec.getValueType() == MVT::v4i32)
6809       VecResTy = MVT::v4f32;
6810     else if (Vec.getValueType() == MVT::v2i64)
6811       VecResTy = MVT::v2f64;
6812     else
6813       llvm_unreachable("unexpected vector type!");
6814
6815     SDValue Convert =
6816         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6817     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6818   }
6819   return SDValue();
6820 }
6821
6822 // AArch64 high-vector "long" operations are formed by performing the non-high
6823 // version on an extract_subvector of each operand which gets the high half:
6824 //
6825 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6826 //
6827 // However, there are cases which don't have an extract_high explicitly, but
6828 // have another operation that can be made compatible with one for free. For
6829 // example:
6830 //
6831 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6832 //
6833 // This routine does the actual conversion of such DUPs, once outer routines
6834 // have determined that everything else is in order.
6835 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6836   // We can handle most types of duplicate, but the lane ones have an extra
6837   // operand saying *which* lane, so we need to know.
6838   bool IsDUPLANE;
6839   switch (N.getOpcode()) {
6840   case AArch64ISD::DUP:
6841     IsDUPLANE = false;
6842     break;
6843   case AArch64ISD::DUPLANE8:
6844   case AArch64ISD::DUPLANE16:
6845   case AArch64ISD::DUPLANE32:
6846   case AArch64ISD::DUPLANE64:
6847     IsDUPLANE = true;
6848     break;
6849   default:
6850     return SDValue();
6851   }
6852
6853   MVT NarrowTy = N.getSimpleValueType();
6854   if (!NarrowTy.is64BitVector())
6855     return SDValue();
6856
6857   MVT ElementTy = NarrowTy.getVectorElementType();
6858   unsigned NumElems = NarrowTy.getVectorNumElements();
6859   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6860
6861   SDValue NewDUP;
6862   if (IsDUPLANE)
6863     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6864                          N.getOperand(1));
6865   else
6866     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6867
6868   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6869                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6870 }
6871
6872 static bool isEssentiallyExtractSubvector(SDValue N) {
6873   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6874     return true;
6875
6876   return N.getOpcode() == ISD::BITCAST &&
6877          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6878 }
6879
6880 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6881 struct GenericSetCCInfo {
6882   const SDValue *Opnd0;
6883   const SDValue *Opnd1;
6884   ISD::CondCode CC;
6885 };
6886
6887 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6888 struct AArch64SetCCInfo {
6889   const SDValue *Cmp;
6890   AArch64CC::CondCode CC;
6891 };
6892
6893 /// \brief Helper structure to keep track of SetCC information.
6894 union SetCCInfo {
6895   GenericSetCCInfo Generic;
6896   AArch64SetCCInfo AArch64;
6897 };
6898
6899 /// \brief Helper structure to be able to read SetCC information.  If set to
6900 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
6901 /// GenericSetCCInfo.
6902 struct SetCCInfoAndKind {
6903   SetCCInfo Info;
6904   bool IsAArch64;
6905 };
6906
6907 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6908 /// an
6909 /// AArch64 lowered one.
6910 /// \p SetCCInfo is filled accordingly.
6911 /// \post SetCCInfo is meanginfull only when this function returns true.
6912 /// \return True when Op is a kind of SET_CC operation.
6913 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6914   // If this is a setcc, this is straight forward.
6915   if (Op.getOpcode() == ISD::SETCC) {
6916     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6917     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6918     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6919     SetCCInfo.IsAArch64 = false;
6920     return true;
6921   }
6922   // Otherwise, check if this is a matching csel instruction.
6923   // In other words:
6924   // - csel 1, 0, cc
6925   // - csel 0, 1, !cc
6926   if (Op.getOpcode() != AArch64ISD::CSEL)
6927     return false;
6928   // Set the information about the operands.
6929   // TODO: we want the operands of the Cmp not the csel
6930   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
6931   SetCCInfo.IsAArch64 = true;
6932   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
6933       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6934
6935   // Check that the operands matches the constraints:
6936   // (1) Both operands must be constants.
6937   // (2) One must be 1 and the other must be 0.
6938   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6939   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6940
6941   // Check (1).
6942   if (!TValue || !FValue)
6943     return false;
6944
6945   // Check (2).
6946   if (!TValue->isOne()) {
6947     // Update the comparison when we are interested in !cc.
6948     std::swap(TValue, FValue);
6949     SetCCInfo.Info.AArch64.CC =
6950         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
6951   }
6952   return TValue->isOne() && FValue->isNullValue();
6953 }
6954
6955 // Returns true if Op is setcc or zext of setcc.
6956 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
6957   if (isSetCC(Op, Info))
6958     return true;
6959   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
6960     isSetCC(Op->getOperand(0), Info));
6961 }
6962
6963 // The folding we want to perform is:
6964 // (add x, [zext] (setcc cc ...) )
6965 //   -->
6966 // (csel x, (add x, 1), !cc ...)
6967 //
6968 // The latter will get matched to a CSINC instruction.
6969 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6970   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6971   SDValue LHS = Op->getOperand(0);
6972   SDValue RHS = Op->getOperand(1);
6973   SetCCInfoAndKind InfoAndKind;
6974
6975   // If neither operand is a SET_CC, give up.
6976   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
6977     std::swap(LHS, RHS);
6978     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
6979       return SDValue();
6980   }
6981
6982   // FIXME: This could be generatized to work for FP comparisons.
6983   EVT CmpVT = InfoAndKind.IsAArch64
6984                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
6985                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6986   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6987     return SDValue();
6988
6989   SDValue CCVal;
6990   SDValue Cmp;
6991   SDLoc dl(Op);
6992   if (InfoAndKind.IsAArch64) {
6993     CCVal = DAG.getConstant(
6994         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
6995     Cmp = *InfoAndKind.Info.AArch64.Cmp;
6996   } else
6997     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
6998                       *InfoAndKind.Info.Generic.Opnd1,
6999                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7000                       CCVal, DAG, dl);
7001
7002   EVT VT = Op->getValueType(0);
7003   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7004   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7005 }
7006
7007 // The basic add/sub long vector instructions have variants with "2" on the end
7008 // which act on the high-half of their inputs. They are normally matched by
7009 // patterns like:
7010 //
7011 // (add (zeroext (extract_high LHS)),
7012 //      (zeroext (extract_high RHS)))
7013 // -> uaddl2 vD, vN, vM
7014 //
7015 // However, if one of the extracts is something like a duplicate, this
7016 // instruction can still be used profitably. This function puts the DAG into a
7017 // more appropriate form for those patterns to trigger.
7018 static SDValue performAddSubLongCombine(SDNode *N,
7019                                         TargetLowering::DAGCombinerInfo &DCI,
7020                                         SelectionDAG &DAG) {
7021   if (DCI.isBeforeLegalizeOps())
7022     return SDValue();
7023
7024   MVT VT = N->getSimpleValueType(0);
7025   if (!VT.is128BitVector()) {
7026     if (N->getOpcode() == ISD::ADD)
7027       return performSetccAddFolding(N, DAG);
7028     return SDValue();
7029   }
7030
7031   // Make sure both branches are extended in the same way.
7032   SDValue LHS = N->getOperand(0);
7033   SDValue RHS = N->getOperand(1);
7034   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7035        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7036       LHS.getOpcode() != RHS.getOpcode())
7037     return SDValue();
7038
7039   unsigned ExtType = LHS.getOpcode();
7040
7041   // It's not worth doing if at least one of the inputs isn't already an
7042   // extract, but we don't know which it'll be so we have to try both.
7043   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7044     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7045     if (!RHS.getNode())
7046       return SDValue();
7047
7048     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7049   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7050     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7051     if (!LHS.getNode())
7052       return SDValue();
7053
7054     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7055   }
7056
7057   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7058 }
7059
7060 // Massage DAGs which we can use the high-half "long" operations on into
7061 // something isel will recognize better. E.g.
7062 //
7063 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7064 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7065 //                     (extract_high (v2i64 (dup128 scalar)))))
7066 //
7067 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7068                                        TargetLowering::DAGCombinerInfo &DCI,
7069                                        SelectionDAG &DAG) {
7070   if (DCI.isBeforeLegalizeOps())
7071     return SDValue();
7072
7073   SDValue LHS = N->getOperand(1);
7074   SDValue RHS = N->getOperand(2);
7075   assert(LHS.getValueType().is64BitVector() &&
7076          RHS.getValueType().is64BitVector() &&
7077          "unexpected shape for long operation");
7078
7079   // Either node could be a DUP, but it's not worth doing both of them (you'd
7080   // just as well use the non-high version) so look for a corresponding extract
7081   // operation on the other "wing".
7082   if (isEssentiallyExtractSubvector(LHS)) {
7083     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7084     if (!RHS.getNode())
7085       return SDValue();
7086   } else if (isEssentiallyExtractSubvector(RHS)) {
7087     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7088     if (!LHS.getNode())
7089       return SDValue();
7090   }
7091
7092   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7093                      N->getOperand(0), LHS, RHS);
7094 }
7095
7096 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7097   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7098   unsigned ElemBits = ElemTy.getSizeInBits();
7099
7100   int64_t ShiftAmount;
7101   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7102     APInt SplatValue, SplatUndef;
7103     unsigned SplatBitSize;
7104     bool HasAnyUndefs;
7105     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7106                               HasAnyUndefs, ElemBits) ||
7107         SplatBitSize != ElemBits)
7108       return SDValue();
7109
7110     ShiftAmount = SplatValue.getSExtValue();
7111   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7112     ShiftAmount = CVN->getSExtValue();
7113   } else
7114     return SDValue();
7115
7116   unsigned Opcode;
7117   bool IsRightShift;
7118   switch (IID) {
7119   default:
7120     llvm_unreachable("Unknown shift intrinsic");
7121   case Intrinsic::aarch64_neon_sqshl:
7122     Opcode = AArch64ISD::SQSHL_I;
7123     IsRightShift = false;
7124     break;
7125   case Intrinsic::aarch64_neon_uqshl:
7126     Opcode = AArch64ISD::UQSHL_I;
7127     IsRightShift = false;
7128     break;
7129   case Intrinsic::aarch64_neon_srshl:
7130     Opcode = AArch64ISD::SRSHR_I;
7131     IsRightShift = true;
7132     break;
7133   case Intrinsic::aarch64_neon_urshl:
7134     Opcode = AArch64ISD::URSHR_I;
7135     IsRightShift = true;
7136     break;
7137   case Intrinsic::aarch64_neon_sqshlu:
7138     Opcode = AArch64ISD::SQSHLU_I;
7139     IsRightShift = false;
7140     break;
7141   }
7142
7143   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7144     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7145                        DAG.getConstant(-ShiftAmount, MVT::i32));
7146   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7147     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7148                        DAG.getConstant(ShiftAmount, MVT::i32));
7149
7150   return SDValue();
7151 }
7152
7153 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7154 // the intrinsics must be legal and take an i32, this means there's almost
7155 // certainly going to be a zext in the DAG which we can eliminate.
7156 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7157   SDValue AndN = N->getOperand(2);
7158   if (AndN.getOpcode() != ISD::AND)
7159     return SDValue();
7160
7161   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7162   if (!CMask || CMask->getZExtValue() != Mask)
7163     return SDValue();
7164
7165   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7166                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7167 }
7168
7169 static SDValue performIntrinsicCombine(SDNode *N,
7170                                        TargetLowering::DAGCombinerInfo &DCI,
7171                                        const AArch64Subtarget *Subtarget) {
7172   SelectionDAG &DAG = DCI.DAG;
7173   unsigned IID = getIntrinsicID(N);
7174   switch (IID) {
7175   default:
7176     break;
7177   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7178   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7179     return tryCombineFixedPointConvert(N, DCI, DAG);
7180     break;
7181   case Intrinsic::aarch64_neon_fmax:
7182     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7183                        N->getOperand(1), N->getOperand(2));
7184   case Intrinsic::aarch64_neon_fmin:
7185     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7186                        N->getOperand(1), N->getOperand(2));
7187   case Intrinsic::aarch64_neon_smull:
7188   case Intrinsic::aarch64_neon_umull:
7189   case Intrinsic::aarch64_neon_pmull:
7190   case Intrinsic::aarch64_neon_sqdmull:
7191     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7192   case Intrinsic::aarch64_neon_sqshl:
7193   case Intrinsic::aarch64_neon_uqshl:
7194   case Intrinsic::aarch64_neon_sqshlu:
7195   case Intrinsic::aarch64_neon_srshl:
7196   case Intrinsic::aarch64_neon_urshl:
7197     return tryCombineShiftImm(IID, N, DAG);
7198   case Intrinsic::aarch64_crc32b:
7199   case Intrinsic::aarch64_crc32cb:
7200     return tryCombineCRC32(0xff, N, DAG);
7201   case Intrinsic::aarch64_crc32h:
7202   case Intrinsic::aarch64_crc32ch:
7203     return tryCombineCRC32(0xffff, N, DAG);
7204   }
7205   return SDValue();
7206 }
7207
7208 static SDValue performExtendCombine(SDNode *N,
7209                                     TargetLowering::DAGCombinerInfo &DCI,
7210                                     SelectionDAG &DAG) {
7211   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7212   // we can convert that DUP into another extract_high (of a bigger DUP), which
7213   // helps the backend to decide that an sabdl2 would be useful, saving a real
7214   // extract_high operation.
7215   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7216       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7217     SDNode *ABDNode = N->getOperand(0).getNode();
7218     unsigned IID = getIntrinsicID(ABDNode);
7219     if (IID == Intrinsic::aarch64_neon_sabd ||
7220         IID == Intrinsic::aarch64_neon_uabd) {
7221       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7222       if (!NewABD.getNode())
7223         return SDValue();
7224
7225       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7226                          NewABD);
7227     }
7228   }
7229
7230   // This is effectively a custom type legalization for AArch64.
7231   //
7232   // Type legalization will split an extend of a small, legal, type to a larger
7233   // illegal type by first splitting the destination type, often creating
7234   // illegal source types, which then get legalized in isel-confusing ways,
7235   // leading to really terrible codegen. E.g.,
7236   //   %result = v8i32 sext v8i8 %value
7237   // becomes
7238   //   %losrc = extract_subreg %value, ...
7239   //   %hisrc = extract_subreg %value, ...
7240   //   %lo = v4i32 sext v4i8 %losrc
7241   //   %hi = v4i32 sext v4i8 %hisrc
7242   // Things go rapidly downhill from there.
7243   //
7244   // For AArch64, the [sz]ext vector instructions can only go up one element
7245   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7246   // take two instructions.
7247   //
7248   // This implies that the most efficient way to do the extend from v8i8
7249   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7250   // the normal splitting to happen for the v8i16->v8i32.
7251
7252   // This is pre-legalization to catch some cases where the default
7253   // type legalization will create ill-tempered code.
7254   if (!DCI.isBeforeLegalizeOps())
7255     return SDValue();
7256
7257   // We're only interested in cleaning things up for non-legal vector types
7258   // here. If both the source and destination are legal, things will just
7259   // work naturally without any fiddling.
7260   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7261   EVT ResVT = N->getValueType(0);
7262   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7263     return SDValue();
7264   // If the vector type isn't a simple VT, it's beyond the scope of what
7265   // we're  worried about here. Let legalization do its thing and hope for
7266   // the best.
7267   if (!ResVT.isSimple())
7268     return SDValue();
7269
7270   SDValue Src = N->getOperand(0);
7271   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7272   // If the source VT is a 64-bit vector, we can play games and get the
7273   // better results we want.
7274   if (SrcVT.getSizeInBits() != 64)
7275     return SDValue();
7276
7277   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7278   unsigned ElementCount = SrcVT.getVectorNumElements();
7279   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7280   SDLoc DL(N);
7281   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7282
7283   // Now split the rest of the operation into two halves, each with a 64
7284   // bit source.
7285   EVT LoVT, HiVT;
7286   SDValue Lo, Hi;
7287   unsigned NumElements = ResVT.getVectorNumElements();
7288   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7289   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7290                                  ResVT.getVectorElementType(), NumElements / 2);
7291
7292   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7293                                LoVT.getVectorNumElements());
7294   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7295                    DAG.getIntPtrConstant(0));
7296   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7297                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7298   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7299   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7300
7301   // Now combine the parts back together so we still have a single result
7302   // like the combiner expects.
7303   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7304 }
7305
7306 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7307 /// value. The load store optimizer pass will merge them to store pair stores.
7308 /// This has better performance than a splat of the scalar followed by a split
7309 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7310 /// followed by an ext.b and two stores.
7311 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7312   SDValue StVal = St->getValue();
7313   EVT VT = StVal.getValueType();
7314
7315   // Don't replace floating point stores, they possibly won't be transformed to
7316   // stp because of the store pair suppress pass.
7317   if (VT.isFloatingPoint())
7318     return SDValue();
7319
7320   // Check for insert vector elements.
7321   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7322     return SDValue();
7323
7324   // We can express a splat as store pair(s) for 2 or 4 elements.
7325   unsigned NumVecElts = VT.getVectorNumElements();
7326   if (NumVecElts != 4 && NumVecElts != 2)
7327     return SDValue();
7328   SDValue SplatVal = StVal.getOperand(1);
7329   unsigned RemainInsertElts = NumVecElts - 1;
7330
7331   // Check that this is a splat.
7332   while (--RemainInsertElts) {
7333     SDValue NextInsertElt = StVal.getOperand(0);
7334     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7335       return SDValue();
7336     if (NextInsertElt.getOperand(1) != SplatVal)
7337       return SDValue();
7338     StVal = NextInsertElt;
7339   }
7340   unsigned OrigAlignment = St->getAlignment();
7341   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7342   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7343
7344   // Create scalar stores. This is at least as good as the code sequence for a
7345   // split unaligned store wich is a dup.s, ext.b, and two stores.
7346   // Most of the time the three stores should be replaced by store pair
7347   // instructions (stp).
7348   SDLoc DL(St);
7349   SDValue BasePtr = St->getBasePtr();
7350   SDValue NewST1 =
7351       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7352                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7353
7354   unsigned Offset = EltOffset;
7355   while (--NumVecElts) {
7356     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7357                                     DAG.getConstant(Offset, MVT::i64));
7358     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7359                           St->getPointerInfo(), St->isVolatile(),
7360                           St->isNonTemporal(), Alignment);
7361     Offset += EltOffset;
7362   }
7363   return NewST1;
7364 }
7365
7366 static SDValue performSTORECombine(SDNode *N,
7367                                    TargetLowering::DAGCombinerInfo &DCI,
7368                                    SelectionDAG &DAG,
7369                                    const AArch64Subtarget *Subtarget) {
7370   if (!DCI.isBeforeLegalize())
7371     return SDValue();
7372
7373   StoreSDNode *S = cast<StoreSDNode>(N);
7374   if (S->isVolatile())
7375     return SDValue();
7376
7377   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7378   // page boundries. We want to split such stores.
7379   if (!Subtarget->isCyclone())
7380     return SDValue();
7381
7382   // Don't split at Oz.
7383   MachineFunction &MF = DAG.getMachineFunction();
7384   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7385       AttributeSet::FunctionIndex, Attribute::MinSize);
7386   if (IsMinSize)
7387     return SDValue();
7388
7389   SDValue StVal = S->getValue();
7390   EVT VT = StVal.getValueType();
7391
7392   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7393   // those up regresses performance on micro-benchmarks and olden/bh.
7394   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7395     return SDValue();
7396
7397   // Split unaligned 16B stores. They are terrible for performance.
7398   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7399   // extensions can use this to mark that it does not want splitting to happen
7400   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7401   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7402   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7403       S->getAlignment() <= 2)
7404     return SDValue();
7405
7406   // If we get a splat of a scalar convert this vector store to a store of
7407   // scalars. They will be merged into store pairs thereby removing two
7408   // instructions.
7409   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7410   if (ReplacedSplat != SDValue())
7411     return ReplacedSplat;
7412
7413   SDLoc DL(S);
7414   unsigned NumElts = VT.getVectorNumElements() / 2;
7415   // Split VT into two.
7416   EVT HalfVT =
7417       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7418   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7419                                    DAG.getIntPtrConstant(0));
7420   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7421                                    DAG.getIntPtrConstant(NumElts));
7422   SDValue BasePtr = S->getBasePtr();
7423   SDValue NewST1 =
7424       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7425                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7426   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7427                                   DAG.getConstant(8, MVT::i64));
7428   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7429                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7430                       S->getAlignment());
7431 }
7432
7433 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7434 /// post-increment LD1R.
7435 static SDValue performPostLD1Combine(SDNode *N,
7436                                      TargetLowering::DAGCombinerInfo &DCI,
7437                                      bool IsLaneOp) {
7438   if (DCI.isBeforeLegalizeOps())
7439     return SDValue();
7440
7441   SelectionDAG &DAG = DCI.DAG;
7442   EVT VT = N->getValueType(0);
7443
7444   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7445   SDNode *LD = N->getOperand(LoadIdx).getNode();
7446   // If it is not LOAD, can not do such combine.
7447   if (LD->getOpcode() != ISD::LOAD)
7448     return SDValue();
7449
7450   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7451   EVT MemVT = LoadSDN->getMemoryVT();
7452   // Check if memory operand is the same type as the vector element.
7453   if (MemVT != VT.getVectorElementType())
7454     return SDValue();
7455
7456   // Check if there are other uses. If so, do not combine as it will introduce
7457   // an extra load.
7458   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7459        ++UI) {
7460     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7461       continue;
7462     if (*UI != N)
7463       return SDValue();
7464   }
7465
7466   SDValue Addr = LD->getOperand(1);
7467   SDValue Vector = N->getOperand(0);
7468   // Search for a use of the address operand that is an increment.
7469   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7470        Addr.getNode()->use_end(); UI != UE; ++UI) {
7471     SDNode *User = *UI;
7472     if (User->getOpcode() != ISD::ADD
7473         || UI.getUse().getResNo() != Addr.getResNo())
7474       continue;
7475
7476     // Check that the add is independent of the load.  Otherwise, folding it
7477     // would create a cycle.
7478     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7479       continue;
7480     // Also check that add is not used in the vector operand.  This would also
7481     // create a cycle.
7482     if (User->isPredecessorOf(Vector.getNode()))
7483       continue;
7484
7485     // If the increment is a constant, it must match the memory ref size.
7486     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7487     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7488       uint32_t IncVal = CInc->getZExtValue();
7489       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7490       if (IncVal != NumBytes)
7491         continue;
7492       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7493     }
7494
7495     SmallVector<SDValue, 8> Ops;
7496     Ops.push_back(LD->getOperand(0));  // Chain
7497     if (IsLaneOp) {
7498       Ops.push_back(Vector);           // The vector to be inserted
7499       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7500     }
7501     Ops.push_back(Addr);
7502     Ops.push_back(Inc);
7503
7504     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7505     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7506     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7507     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7508                                            MemVT,
7509                                            LoadSDN->getMemOperand());
7510
7511     // Update the uses.
7512     std::vector<SDValue> NewResults;
7513     NewResults.push_back(SDValue(LD, 0));             // The result of load
7514     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7515     DCI.CombineTo(LD, NewResults);
7516     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7517     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7518
7519     break;
7520   }
7521   return SDValue();
7522 }
7523
7524 /// Target-specific DAG combine function for NEON load/store intrinsics
7525 /// to merge base address updates.
7526 static SDValue performNEONPostLDSTCombine(SDNode *N,
7527                                           TargetLowering::DAGCombinerInfo &DCI,
7528                                           SelectionDAG &DAG) {
7529   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7530     return SDValue();
7531
7532   unsigned AddrOpIdx = N->getNumOperands() - 1;
7533   SDValue Addr = N->getOperand(AddrOpIdx);
7534
7535   // Search for a use of the address operand that is an increment.
7536   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7537        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7538     SDNode *User = *UI;
7539     if (User->getOpcode() != ISD::ADD ||
7540         UI.getUse().getResNo() != Addr.getResNo())
7541       continue;
7542
7543     // Check that the add is independent of the load/store.  Otherwise, folding
7544     // it would create a cycle.
7545     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7546       continue;
7547
7548     // Find the new opcode for the updating load/store.
7549     bool IsStore = false;
7550     bool IsLaneOp = false;
7551     bool IsDupOp = false;
7552     unsigned NewOpc = 0;
7553     unsigned NumVecs = 0;
7554     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7555     switch (IntNo) {
7556     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7557     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7558       NumVecs = 2; break;
7559     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7560       NumVecs = 3; break;
7561     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7562       NumVecs = 4; break;
7563     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7564       NumVecs = 2; IsStore = true; break;
7565     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7566       NumVecs = 3; IsStore = true; break;
7567     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7568       NumVecs = 4; IsStore = true; break;
7569     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7570       NumVecs = 2; break;
7571     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7572       NumVecs = 3; break;
7573     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7574       NumVecs = 4; break;
7575     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7576       NumVecs = 2; IsStore = true; break;
7577     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7578       NumVecs = 3; IsStore = true; break;
7579     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7580       NumVecs = 4; IsStore = true; break;
7581     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7582       NumVecs = 2; IsDupOp = true; break;
7583     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7584       NumVecs = 3; IsDupOp = true; break;
7585     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7586       NumVecs = 4; IsDupOp = true; break;
7587     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7588       NumVecs = 2; IsLaneOp = true; break;
7589     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7590       NumVecs = 3; IsLaneOp = true; break;
7591     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7592       NumVecs = 4; IsLaneOp = true; break;
7593     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7594       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7595     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7596       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7597     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7598       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7599     }
7600
7601     EVT VecTy;
7602     if (IsStore)
7603       VecTy = N->getOperand(2).getValueType();
7604     else
7605       VecTy = N->getValueType(0);
7606
7607     // If the increment is a constant, it must match the memory ref size.
7608     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7609     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7610       uint32_t IncVal = CInc->getZExtValue();
7611       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7612       if (IsLaneOp || IsDupOp)
7613         NumBytes /= VecTy.getVectorNumElements();
7614       if (IncVal != NumBytes)
7615         continue;
7616       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7617     }
7618     SmallVector<SDValue, 8> Ops;
7619     Ops.push_back(N->getOperand(0)); // Incoming chain
7620     // Load lane and store have vector list as input.
7621     if (IsLaneOp || IsStore)
7622       for (unsigned i = 2; i < AddrOpIdx; ++i)
7623         Ops.push_back(N->getOperand(i));
7624     Ops.push_back(Addr); // Base register
7625     Ops.push_back(Inc);
7626
7627     // Return Types.
7628     EVT Tys[6];
7629     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7630     unsigned n;
7631     for (n = 0; n < NumResultVecs; ++n)
7632       Tys[n] = VecTy;
7633     Tys[n++] = MVT::i64;  // Type of write back register
7634     Tys[n] = MVT::Other;  // Type of the chain
7635     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7636
7637     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7638     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7639                                            MemInt->getMemoryVT(),
7640                                            MemInt->getMemOperand());
7641
7642     // Update the uses.
7643     std::vector<SDValue> NewResults;
7644     for (unsigned i = 0; i < NumResultVecs; ++i) {
7645       NewResults.push_back(SDValue(UpdN.getNode(), i));
7646     }
7647     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7648     DCI.CombineTo(N, NewResults);
7649     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7650
7651     break;
7652   }
7653   return SDValue();
7654 }
7655
7656 // Optimize compare with zero and branch.
7657 static SDValue performBRCONDCombine(SDNode *N,
7658                                     TargetLowering::DAGCombinerInfo &DCI,
7659                                     SelectionDAG &DAG) {
7660   SDValue Chain = N->getOperand(0);
7661   SDValue Dest = N->getOperand(1);
7662   SDValue CCVal = N->getOperand(2);
7663   SDValue Cmp = N->getOperand(3);
7664
7665   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7666   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7667   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7668     return SDValue();
7669
7670   unsigned CmpOpc = Cmp.getOpcode();
7671   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7672     return SDValue();
7673
7674   // Only attempt folding if there is only one use of the flag and no use of the
7675   // value.
7676   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7677     return SDValue();
7678
7679   SDValue LHS = Cmp.getOperand(0);
7680   SDValue RHS = Cmp.getOperand(1);
7681
7682   assert(LHS.getValueType() == RHS.getValueType() &&
7683          "Expected the value type to be the same for both operands!");
7684   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7685     return SDValue();
7686
7687   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7688     std::swap(LHS, RHS);
7689
7690   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7691     return SDValue();
7692
7693   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7694       LHS.getOpcode() == ISD::SRL)
7695     return SDValue();
7696
7697   // Fold the compare into the branch instruction.
7698   SDValue BR;
7699   if (CC == AArch64CC::EQ)
7700     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7701   else
7702     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7703
7704   // Do not add new nodes to DAG combiner worklist.
7705   DCI.CombineTo(N, BR, false);
7706
7707   return SDValue();
7708 }
7709
7710 // vselect (v1i1 setcc) ->
7711 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7712 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7713 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7714 // such VSELECT.
7715 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7716   SDValue N0 = N->getOperand(0);
7717   EVT CCVT = N0.getValueType();
7718
7719   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7720       CCVT.getVectorElementType() != MVT::i1)
7721     return SDValue();
7722
7723   EVT ResVT = N->getValueType(0);
7724   EVT CmpVT = N0.getOperand(0).getValueType();
7725   // Only combine when the result type is of the same size as the compared
7726   // operands.
7727   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7728     return SDValue();
7729
7730   SDValue IfTrue = N->getOperand(1);
7731   SDValue IfFalse = N->getOperand(2);
7732   SDValue SetCC =
7733       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7734                    N0.getOperand(0), N0.getOperand(1),
7735                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7736   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7737                      IfTrue, IfFalse);
7738 }
7739
7740 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7741 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7742 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7743 /// with a vector one followed by a DUP shuffle on the result.
7744 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7745   SDValue N0 = N->getOperand(0);
7746   EVT ResVT = N->getValueType(0);
7747
7748   if (!N->getOperand(1).getValueType().isVector())
7749     return SDValue();
7750
7751   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7752     return SDValue();
7753
7754   SDLoc DL(N0);
7755
7756   EVT SrcVT = N0.getOperand(0).getValueType();
7757   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7758                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7759   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7760
7761   // First perform a vector comparison, where lane 0 is the one we're interested
7762   // in.
7763   SDValue LHS =
7764       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7765   SDValue RHS =
7766       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7767   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7768
7769   // Now duplicate the comparison mask we want across all other lanes.
7770   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7771   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7772   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7773                      Mask);
7774
7775   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7776 }
7777
7778 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7779                                                  DAGCombinerInfo &DCI) const {
7780   SelectionDAG &DAG = DCI.DAG;
7781   switch (N->getOpcode()) {
7782   default:
7783     break;
7784   case ISD::ADD:
7785   case ISD::SUB:
7786     return performAddSubLongCombine(N, DCI, DAG);
7787   case ISD::XOR:
7788     return performXorCombine(N, DAG, DCI, Subtarget);
7789   case ISD::MUL:
7790     return performMulCombine(N, DAG, DCI, Subtarget);
7791   case ISD::SINT_TO_FP:
7792   case ISD::UINT_TO_FP:
7793     return performIntToFpCombine(N, DAG);
7794   case ISD::OR:
7795     return performORCombine(N, DCI, Subtarget);
7796   case ISD::INTRINSIC_WO_CHAIN:
7797     return performIntrinsicCombine(N, DCI, Subtarget);
7798   case ISD::ANY_EXTEND:
7799   case ISD::ZERO_EXTEND:
7800   case ISD::SIGN_EXTEND:
7801     return performExtendCombine(N, DCI, DAG);
7802   case ISD::BITCAST:
7803     return performBitcastCombine(N, DCI, DAG);
7804   case ISD::CONCAT_VECTORS:
7805     return performConcatVectorsCombine(N, DCI, DAG);
7806   case ISD::SELECT:
7807     return performSelectCombine(N, DAG);
7808   case ISD::VSELECT:
7809     return performVSelectCombine(N, DCI.DAG);
7810   case ISD::STORE:
7811     return performSTORECombine(N, DCI, DAG, Subtarget);
7812   case AArch64ISD::BRCOND:
7813     return performBRCONDCombine(N, DCI, DAG);
7814   case AArch64ISD::DUP:
7815     return performPostLD1Combine(N, DCI, false);
7816   case ISD::INSERT_VECTOR_ELT:
7817     return performPostLD1Combine(N, DCI, true);
7818   case ISD::INTRINSIC_VOID:
7819   case ISD::INTRINSIC_W_CHAIN:
7820     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7821     case Intrinsic::aarch64_neon_ld2:
7822     case Intrinsic::aarch64_neon_ld3:
7823     case Intrinsic::aarch64_neon_ld4:
7824     case Intrinsic::aarch64_neon_ld1x2:
7825     case Intrinsic::aarch64_neon_ld1x3:
7826     case Intrinsic::aarch64_neon_ld1x4:
7827     case Intrinsic::aarch64_neon_ld2lane:
7828     case Intrinsic::aarch64_neon_ld3lane:
7829     case Intrinsic::aarch64_neon_ld4lane:
7830     case Intrinsic::aarch64_neon_ld2r:
7831     case Intrinsic::aarch64_neon_ld3r:
7832     case Intrinsic::aarch64_neon_ld4r:
7833     case Intrinsic::aarch64_neon_st2:
7834     case Intrinsic::aarch64_neon_st3:
7835     case Intrinsic::aarch64_neon_st4:
7836     case Intrinsic::aarch64_neon_st1x2:
7837     case Intrinsic::aarch64_neon_st1x3:
7838     case Intrinsic::aarch64_neon_st1x4:
7839     case Intrinsic::aarch64_neon_st2lane:
7840     case Intrinsic::aarch64_neon_st3lane:
7841     case Intrinsic::aarch64_neon_st4lane:
7842       return performNEONPostLDSTCombine(N, DCI, DAG);
7843     default:
7844       break;
7845     }
7846   }
7847   return SDValue();
7848 }
7849
7850 // Check if the return value is used as only a return value, as otherwise
7851 // we can't perform a tail-call. In particular, we need to check for
7852 // target ISD nodes that are returns and any other "odd" constructs
7853 // that the generic analysis code won't necessarily catch.
7854 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7855                                                SDValue &Chain) const {
7856   if (N->getNumValues() != 1)
7857     return false;
7858   if (!N->hasNUsesOfValue(1, 0))
7859     return false;
7860
7861   SDValue TCChain = Chain;
7862   SDNode *Copy = *N->use_begin();
7863   if (Copy->getOpcode() == ISD::CopyToReg) {
7864     // If the copy has a glue operand, we conservatively assume it isn't safe to
7865     // perform a tail call.
7866     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7867         MVT::Glue)
7868       return false;
7869     TCChain = Copy->getOperand(0);
7870   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7871     return false;
7872
7873   bool HasRet = false;
7874   for (SDNode *Node : Copy->uses()) {
7875     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7876       return false;
7877     HasRet = true;
7878   }
7879
7880   if (!HasRet)
7881     return false;
7882
7883   Chain = TCChain;
7884   return true;
7885 }
7886
7887 // Return whether the an instruction can potentially be optimized to a tail
7888 // call. This will cause the optimizers to attempt to move, or duplicate,
7889 // return instructions to help enable tail call optimizations for this
7890 // instruction.
7891 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7892   if (!CI->isTailCall())
7893     return false;
7894
7895   return true;
7896 }
7897
7898 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7899                                                    SDValue &Offset,
7900                                                    ISD::MemIndexedMode &AM,
7901                                                    bool &IsInc,
7902                                                    SelectionDAG &DAG) const {
7903   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7904     return false;
7905
7906   Base = Op->getOperand(0);
7907   // All of the indexed addressing mode instructions take a signed
7908   // 9 bit immediate offset.
7909   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7910     int64_t RHSC = (int64_t)RHS->getZExtValue();
7911     if (RHSC >= 256 || RHSC <= -256)
7912       return false;
7913     IsInc = (Op->getOpcode() == ISD::ADD);
7914     Offset = Op->getOperand(1);
7915     return true;
7916   }
7917   return false;
7918 }
7919
7920 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7921                                                       SDValue &Offset,
7922                                                       ISD::MemIndexedMode &AM,
7923                                                       SelectionDAG &DAG) const {
7924   EVT VT;
7925   SDValue Ptr;
7926   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7927     VT = LD->getMemoryVT();
7928     Ptr = LD->getBasePtr();
7929   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7930     VT = ST->getMemoryVT();
7931     Ptr = ST->getBasePtr();
7932   } else
7933     return false;
7934
7935   bool IsInc;
7936   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7937     return false;
7938   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7939   return true;
7940 }
7941
7942 bool AArch64TargetLowering::getPostIndexedAddressParts(
7943     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
7944     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
7945   EVT VT;
7946   SDValue Ptr;
7947   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7948     VT = LD->getMemoryVT();
7949     Ptr = LD->getBasePtr();
7950   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7951     VT = ST->getMemoryVT();
7952     Ptr = ST->getBasePtr();
7953   } else
7954     return false;
7955
7956   bool IsInc;
7957   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7958     return false;
7959   // Post-indexing updates the base, so it's not a valid transform
7960   // if that's not the same as the load's pointer.
7961   if (Ptr != Base)
7962     return false;
7963   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7964   return true;
7965 }
7966
7967 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
7968                                   SelectionDAG &DAG) {
7969   if (N->getValueType(0) != MVT::i16)
7970     return;
7971
7972   SDLoc DL(N);
7973   SDValue Op = N->getOperand(0);
7974   assert(Op.getValueType() == MVT::f16 &&
7975          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
7976   Op = SDValue(
7977       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
7978                          DAG.getUNDEF(MVT::i32), Op,
7979                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
7980       0);
7981   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
7982   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
7983 }
7984
7985 void AArch64TargetLowering::ReplaceNodeResults(
7986     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
7987   switch (N->getOpcode()) {
7988   default:
7989     llvm_unreachable("Don't know how to custom expand this");
7990   case ISD::BITCAST:
7991     ReplaceBITCASTResults(N, Results, DAG);
7992     return;
7993   case ISD::FP_TO_UINT:
7994   case ISD::FP_TO_SINT:
7995     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
7996     // Let normal code take care of it by not adding anything to Results.
7997     return;
7998   }
7999 }
8000
8001 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
8002   // Loads and stores less than 128-bits are already atomic; ones above that
8003   // are doomed anyway, so defer to the default libcall and blame the OS when
8004   // things go wrong:
8005   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
8006     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
8007   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
8008     return LI->getType()->getPrimitiveSizeInBits() == 128;
8009
8010   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
8011   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
8012 }
8013
8014 TargetLoweringBase::LegalizeTypeAction
8015 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8016   MVT SVT = VT.getSimpleVT();
8017   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8018   // v4i16, v2i32 instead of to promote.
8019   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8020       || SVT == MVT::v1f32)
8021     return TypeWidenVector;
8022
8023   return TargetLoweringBase::getPreferredVectorAction(VT);
8024 }
8025
8026 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8027                                              AtomicOrdering Ord) const {
8028   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8029   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8030   bool IsAcquire =
8031       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8032
8033   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8034   // intrinsic must return {i64, i64} and we have to recombine them into a
8035   // single i128 here.
8036   if (ValTy->getPrimitiveSizeInBits() == 128) {
8037     Intrinsic::ID Int =
8038         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8039     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8040
8041     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8042     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8043
8044     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8045     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8046     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8047     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8048     return Builder.CreateOr(
8049         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8050   }
8051
8052   Type *Tys[] = { Addr->getType() };
8053   Intrinsic::ID Int =
8054       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8055   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8056
8057   return Builder.CreateTruncOrBitCast(
8058       Builder.CreateCall(Ldxr, Addr),
8059       cast<PointerType>(Addr->getType())->getElementType());
8060 }
8061
8062 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8063                                                    Value *Val, Value *Addr,
8064                                                    AtomicOrdering Ord) const {
8065   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8066   bool IsRelease =
8067       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8068
8069   // Since the intrinsics must have legal type, the i128 intrinsics take two
8070   // parameters: "i64, i64". We must marshal Val into the appropriate form
8071   // before the call.
8072   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8073     Intrinsic::ID Int =
8074         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8075     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8076     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8077
8078     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8079     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8080     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8081     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8082   }
8083
8084   Intrinsic::ID Int =
8085       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8086   Type *Tys[] = { Addr->getType() };
8087   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8088
8089   return Builder.CreateCall2(
8090       Stxr, Builder.CreateZExtOrBitCast(
8091                 Val, Stxr->getFunctionType()->getParamType(0)),
8092       Addr);
8093 }