lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64PerfectShuffle.h"
  16 #include "AArch64Subtarget.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(AArch64TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 311   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 312   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 313   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 315   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 319   // Indexed loads and stores are supported.
 320   for (unsigned im = (unsigned)ISD::PRE_INC;
 321        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 322     setIndexedLoadAction(im, MVT::i8, Legal);
 323     setIndexedLoadAction(im, MVT::i16, Legal);
 324     setIndexedLoadAction(im, MVT::i32, Legal);
 325     setIndexedLoadAction(im, MVT::i64, Legal);
 326     setIndexedLoadAction(im, MVT::f64, Legal);
 327     setIndexedLoadAction(im, MVT::f32, Legal);
 328     setIndexedStoreAction(im, MVT::i8, Legal);
 329     setIndexedStoreAction(im, MVT::i16, Legal);
 330     setIndexedStoreAction(im, MVT::i32, Legal);
 331     setIndexedStoreAction(im, MVT::i64, Legal);
 332     setIndexedStoreAction(im, MVT::f64, Legal);
 333     setIndexedStoreAction(im, MVT::f32, Legal);
 334   }
 335
 336   // Trap.
 337   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 338
 339   // We combine OR nodes for bitfield operations.
 340   setTargetDAGCombine(ISD::OR);
 341
 342   // Vector add and sub nodes may conceal a high-half opportunity.
 343   // Also, try to fold ADD into CSINC/CSINV..
 344   setTargetDAGCombine(ISD::ADD);
 345   setTargetDAGCombine(ISD::SUB);
 346
 347   setTargetDAGCombine(ISD::XOR);
 348   setTargetDAGCombine(ISD::SINT_TO_FP);
 349   setTargetDAGCombine(ISD::UINT_TO_FP);
 350
 351   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 352
 353   setTargetDAGCombine(ISD::ANY_EXTEND);
 354   setTargetDAGCombine(ISD::ZERO_EXTEND);
 355   setTargetDAGCombine(ISD::SIGN_EXTEND);
 356   setTargetDAGCombine(ISD::BITCAST);
 357   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 358   setTargetDAGCombine(ISD::STORE);
 359
 360   setTargetDAGCombine(ISD::MUL);
 361
 362   setTargetDAGCombine(ISD::SELECT);
 363   setTargetDAGCombine(ISD::VSELECT);
 364
 365   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 366   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 367   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 368
 369   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 370   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 371   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 372
 373   setStackPointerRegisterToSaveRestore(AArch64::SP);
 374
 375   setSchedulingPreference(Sched::Hybrid);
 376
 377   // Enable TBZ/TBNZ
 378   MaskAndBranchFoldingIsLegal = true;
 379
 380   setMinFunctionAlignment(2);
 381
 382   RequireStrictAlign = (Align == StrictAlign);
 383
 384   setHasExtractBitsInsn(true);
 385
 386   if (Subtarget->hasNEON()) {
 387     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 388     // silliness like this:
 389     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 390     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 391     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 392     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 393     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 394     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 409     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 410     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 411     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 414
 415     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 416     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 417     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 418     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 419     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 420
 421     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 422
 423     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 424     // elements smaller than i32, so promote the input to i32 first.
 425     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 426     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 427     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 428     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 429     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 430     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 432     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 433     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 434
 435     // AArch64 doesn't have MUL.2d:
 436     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 437     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 438     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 439     // Likewise, narrowing and extending vector loads/stores aren't handled
 440     // directly.
 441     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 442          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 443
 444       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 445                          Expand);
 446
 447       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 448       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 449       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 450       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 451
 452       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 453
 454       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 455            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 456         setTruncStoreAction((MVT::SimpleValueType)VT,
 457                             (MVT::SimpleValueType)InnerVT, Expand);
 458       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 459       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 460       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 461     }
 462
 463     // AArch64 has implementations of a lot of rounding-like FP operations.
 464     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 465     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 466       MVT Ty = RoundingVecTypes[I];
 467       setOperationAction(ISD::FFLOOR, Ty, Legal);
 468       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 469       setOperationAction(ISD::FCEIL, Ty, Legal);
 470       setOperationAction(ISD::FRINT, Ty, Legal);
 471       setOperationAction(ISD::FTRUNC, Ty, Legal);
 472       setOperationAction(ISD::FROUND, Ty, Legal);
 473     }
 474   }
 475 }
 476
 477 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 478   if (VT == MVT::v2f32) {
 479     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 480     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 481
 482     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 483     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 484   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 485     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 486     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 487
 488     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 489     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 490   }
 491
 492   // Mark vector float intrinsics as expand.
 493   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 494     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 495     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 496     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 497     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 498     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 499     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 500     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 501     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 502     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 503   }
 504
 505   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 506   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 507   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 508   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 509   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 510   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 511   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 512   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 513   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 514   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 517
 518   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 519   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 520   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 521   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 522
 523   // CNT supports only B element sizes.
 524   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 525     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 526
 527   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 528   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 529   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 530   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 531   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 532
 533   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 534   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 535
 536   if (Subtarget->isLittleEndian()) {
 537     for (unsigned im = (unsigned)ISD::PRE_INC;
 538          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 539       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 540       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 541     }
 542   }
 543 }
 544
 545 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 546   addRegisterClass(VT, &AArch64::FPR64RegClass);
 547   addTypeForNEON(VT, MVT::v2i32);
 548 }
 549
 550 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 551   addRegisterClass(VT, &AArch64::FPR128RegClass);
 552   addTypeForNEON(VT, MVT::v4i32);
 553 }
 554
 555 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 556   if (!VT.isVector())
 557     return MVT::i32;
 558   return VT.changeVectorElementTypeToInteger();
 559 }
 560
 561 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 562 /// Mask are known to be either zero or one and return them in the
 563 /// KnownZero/KnownOne bitsets.
 564 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 565     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 566     const SelectionDAG &DAG, unsigned Depth) const {
 567   switch (Op.getOpcode()) {
 568   default:
 569     break;
 570   case AArch64ISD::CSEL: {
 571     APInt KnownZero2, KnownOne2;
 572     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 573     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 574     KnownZero &= KnownZero2;
 575     KnownOne &= KnownOne2;
 576     break;
 577   }
 578   case ISD::INTRINSIC_W_CHAIN: {
 579    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 580     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 581     switch (IntID) {
 582     default: return;
 583     case Intrinsic::aarch64_ldaxr:
 584     case Intrinsic::aarch64_ldxr: {
 585       unsigned BitWidth = KnownOne.getBitWidth();
 586       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 587       unsigned MemBits = VT.getScalarType().getSizeInBits();
 588       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 589       return;
 590     }
 591     }
 592     break;
 593   }
 594   case ISD::INTRINSIC_WO_CHAIN:
 595   case ISD::INTRINSIC_VOID: {
 596     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 597     switch (IntNo) {
 598     default:
 599       break;
 600     case Intrinsic::aarch64_neon_umaxv:
 601     case Intrinsic::aarch64_neon_uminv: {
 602       // Figure out the datatype of the vector operand. The UMINV instruction
 603       // will zero extend the result, so we can mark as known zero all the
 604       // bits larger than the element datatype. 32-bit or larget doesn't need
 605       // this as those are legal types and will be handled by isel directly.
 606       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 607       unsigned BitWidth = KnownZero.getBitWidth();
 608       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 609         assert(BitWidth >= 8 && "Unexpected width!");
 610         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 611         KnownZero |= Mask;
 612       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 613         assert(BitWidth >= 16 && "Unexpected width!");
 614         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 615         KnownZero |= Mask;
 616       }
 617       break;
 618     } break;
 619     }
 620   }
 621   }
 622 }
 623
 624 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 625   return MVT::i64;
 626 }
 627
 628 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 629   // FIXME: On AArch64, this depends on the type.
 630   // Basically, the addressable offsets are o to 4095 * Ty.getSizeInBytes().
 631   // and the offset has to be a multiple of the related size in bytes.
 632   return 4095;
 633 }
 634
 635 FastISel *
 636 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 637                                       const TargetLibraryInfo *libInfo) const {
 638   return AArch64::createFastISel(funcInfo, libInfo);
 639 }
 640
 641 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 642   switch (Opcode) {
 643   default:
 644     return nullptr;
 645   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 646   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 647   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 648   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 649   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 650   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 651   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 652   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 653   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 654   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 655   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 656   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 657   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 658   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 659   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 660   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 661   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 662   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 663   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 664   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 665   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 666   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 667   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 668   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 669   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 670   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 671   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 672   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 673   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 674   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 675   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 676   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 677   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 678   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 679   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 680   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 681   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 682   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 683   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 684   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 685   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 686   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 687   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 688   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 689   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 690   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 691   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 692   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 693   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 694   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 695   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 696   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 697   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 698   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 699   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 700   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 701   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 702   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 703   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 704   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 705   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 706   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 707   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 708   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 709   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 710   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 711   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 712   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 713   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 714   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 715   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 716   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 717   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 718   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 719   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 720   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 721   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 722   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 723   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 724   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 725   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 726   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 727   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 728   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 729   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 730   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 731   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 732   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 733   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 734   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 735   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 736   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 737   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 738   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 739   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 740   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 741   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 742   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 743   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 744   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 745   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 746   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 747   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 748   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 749   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 750   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 751   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 752   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 753   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 754   }
 755 }
 756
 757 MachineBasicBlock *
 758 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 759                                     MachineBasicBlock *MBB) const {
 760   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 761   // phi node:
 762
 763   // OrigBB:
 764   //     [... previous instrs leading to comparison ...]
 765   //     b.ne TrueBB
 766   //     b EndBB
 767   // TrueBB:
 768   //     ; Fallthrough
 769   // EndBB:
 770   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 771
 772   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 773   MachineFunction *MF = MBB->getParent();
 774   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 775   DebugLoc DL = MI->getDebugLoc();
 776   MachineFunction::iterator It = MBB;
 777   ++It;
 778
 779   unsigned DestReg = MI->getOperand(0).getReg();
 780   unsigned IfTrueReg = MI->getOperand(1).getReg();
 781   unsigned IfFalseReg = MI->getOperand(2).getReg();
 782   unsigned CondCode = MI->getOperand(3).getImm();
 783   bool NZCVKilled = MI->getOperand(4).isKill();
 784
 785   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 786   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 787   MF->insert(It, TrueBB);
 788   MF->insert(It, EndBB);
 789
 790   // Transfer rest of current basic-block to EndBB
 791   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 792                 MBB->end());
 793   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 794
 795   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 796   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 797   MBB->addSuccessor(TrueBB);
 798   MBB->addSuccessor(EndBB);
 799
 800   // TrueBB falls through to the end.
 801   TrueBB->addSuccessor(EndBB);
 802
 803   if (!NZCVKilled) {
 804     TrueBB->addLiveIn(AArch64::NZCV);
 805     EndBB->addLiveIn(AArch64::NZCV);
 806   }
 807
 808   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 809       .addReg(IfTrueReg)
 810       .addMBB(TrueBB)
 811       .addReg(IfFalseReg)
 812       .addMBB(MBB);
 813
 814   MI->eraseFromParent();
 815   return EndBB;
 816 }
 817
 818 MachineBasicBlock *
 819 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 820                                                  MachineBasicBlock *BB) const {
 821   switch (MI->getOpcode()) {
 822   default:
 823 #ifndef NDEBUG
 824     MI->dump();
 825 #endif
 826     assert(0 && "Unexpected instruction for custom inserter!");
 827     break;
 828
 829   case AArch64::F128CSEL:
 830     return EmitF128CSEL(MI, BB);
 831
 832   case TargetOpcode::STACKMAP:
 833   case TargetOpcode::PATCHPOINT:
 834     return emitPatchPoint(MI, BB);
 835   }
 836   llvm_unreachable("Unexpected instruction for custom inserter!");
 837 }
 838
 839 //===----------------------------------------------------------------------===//
 840 // AArch64 Lowering private implementation.
 841 //===----------------------------------------------------------------------===//
 842
 843 //===----------------------------------------------------------------------===//
 844 // Lowering Code
 845 //===----------------------------------------------------------------------===//
 846
 847 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 848 /// CC
 849 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 850   switch (CC) {
 851   default:
 852     llvm_unreachable("Unknown condition code!");
 853   case ISD::SETNE:
 854     return AArch64CC::NE;
 855   case ISD::SETEQ:
 856     return AArch64CC::EQ;
 857   case ISD::SETGT:
 858     return AArch64CC::GT;
 859   case ISD::SETGE:
 860     return AArch64CC::GE;
 861   case ISD::SETLT:
 862     return AArch64CC::LT;
 863   case ISD::SETLE:
 864     return AArch64CC::LE;
 865   case ISD::SETUGT:
 866     return AArch64CC::HI;
 867   case ISD::SETUGE:
 868     return AArch64CC::HS;
 869   case ISD::SETULT:
 870     return AArch64CC::LO;
 871   case ISD::SETULE:
 872     return AArch64CC::LS;
 873   }
 874 }
 875
 876 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 877 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 878                                   AArch64CC::CondCode &CondCode,
 879                                   AArch64CC::CondCode &CondCode2) {
 880   CondCode2 = AArch64CC::AL;
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Unknown FP condition!");
 884   case ISD::SETEQ:
 885   case ISD::SETOEQ:
 886     CondCode = AArch64CC::EQ;
 887     break;
 888   case ISD::SETGT:
 889   case ISD::SETOGT:
 890     CondCode = AArch64CC::GT;
 891     break;
 892   case ISD::SETGE:
 893   case ISD::SETOGE:
 894     CondCode = AArch64CC::GE;
 895     break;
 896   case ISD::SETOLT:
 897     CondCode = AArch64CC::MI;
 898     break;
 899   case ISD::SETOLE:
 900     CondCode = AArch64CC::LS;
 901     break;
 902   case ISD::SETONE:
 903     CondCode = AArch64CC::MI;
 904     CondCode2 = AArch64CC::GT;
 905     break;
 906   case ISD::SETO:
 907     CondCode = AArch64CC::VC;
 908     break;
 909   case ISD::SETUO:
 910     CondCode = AArch64CC::VS;
 911     break;
 912   case ISD::SETUEQ:
 913     CondCode = AArch64CC::EQ;
 914     CondCode2 = AArch64CC::VS;
 915     break;
 916   case ISD::SETUGT:
 917     CondCode = AArch64CC::HI;
 918     break;
 919   case ISD::SETUGE:
 920     CondCode = AArch64CC::PL;
 921     break;
 922   case ISD::SETLT:
 923   case ISD::SETULT:
 924     CondCode = AArch64CC::LT;
 925     break;
 926   case ISD::SETLE:
 927   case ISD::SETULE:
 928     CondCode = AArch64CC::LE;
 929     break;
 930   case ISD::SETNE:
 931   case ISD::SETUNE:
 932     CondCode = AArch64CC::NE;
 933     break;
 934   }
 935 }
 936
 937 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 938 /// CC usable with the vector instructions. Fewer operations are available
 939 /// without a real NZCV register, so we have to use less efficient combinations
 940 /// to get the same effect.
 941 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 942                                         AArch64CC::CondCode &CondCode,
 943                                         AArch64CC::CondCode &CondCode2,
 944                                         bool &Invert) {
 945   Invert = false;
 946   switch (CC) {
 947   default:
 948     // Mostly the scalar mappings work fine.
 949     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 950     break;
 951   case ISD::SETUO:
 952     Invert = true; // Fallthrough
 953   case ISD::SETO:
 954     CondCode = AArch64CC::MI;
 955     CondCode2 = AArch64CC::GE;
 956     break;
 957   case ISD::SETUEQ:
 958   case ISD::SETULT:
 959   case ISD::SETULE:
 960   case ISD::SETUGT:
 961   case ISD::SETUGE:
 962     // All of the compare-mask comparisons are ordered, but we can switch
 963     // between the two by a double inversion. E.g. ULE == !OGT.
 964     Invert = true;
 965     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 966     break;
 967   }
 968 }
 969
 970 static bool isLegalArithImmed(uint64_t C) {
 971   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 972   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 973 }
 974
 975 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 976                               SDLoc dl, SelectionDAG &DAG) {
 977   EVT VT = LHS.getValueType();
 978
 979   if (VT.isFloatingPoint())
 980     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 981
 982   // The CMP instruction is just an alias for SUBS, and representing it as
 983   // SUBS means that it's possible to get CSE with subtract operations.
 984   // A later phase can perform the optimization of setting the destination
 985   // register to WZR/XZR if it ends up being unused.
 986   unsigned Opcode = AArch64ISD::SUBS;
 987
 988   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 989       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 990       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 991     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 992     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 993     // can be set differently by this operation. It comes down to whether
 994     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 995     // everything is fine. If not then the optimization is wrong. Thus general
 996     // comparisons are only valid if op2 != 0.
 997
 998     // So, finally, the only LLVM-native comparisons that don't mention C and V
 999     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1000     // the absence of information about op2.
1001     Opcode = AArch64ISD::ADDS;
1002     RHS = RHS.getOperand(1);
1003   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1004              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1005              !isUnsignedIntSetCC(CC)) {
1006     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1007     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1008     // of the signed comparisons.
1009     Opcode = AArch64ISD::ANDS;
1010     RHS = LHS.getOperand(1);
1011     LHS = LHS.getOperand(0);
1012   }
1013
1014   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1015       .getValue(1);
1016 }
1017
1018 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1019                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1020   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1021     EVT VT = RHS.getValueType();
1022     uint64_t C = RHSC->getZExtValue();
1023     if (!isLegalArithImmed(C)) {
1024       // Constant does not fit, try adjusting it by one?
1025       switch (CC) {
1026       default:
1027         break;
1028       case ISD::SETLT:
1029       case ISD::SETGE:
1030         if ((VT == MVT::i32 && C != 0x80000000 &&
1031              isLegalArithImmed((uint32_t)(C - 1))) ||
1032             (VT == MVT::i64 && C != 0x80000000ULL &&
1033              isLegalArithImmed(C - 1ULL))) {
1034           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1035           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1036           RHS = DAG.getConstant(C, VT);
1037         }
1038         break;
1039       case ISD::SETULT:
1040       case ISD::SETUGE:
1041         if ((VT == MVT::i32 && C != 0 &&
1042              isLegalArithImmed((uint32_t)(C - 1))) ||
1043             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1044           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1045           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1046           RHS = DAG.getConstant(C, VT);
1047         }
1048         break;
1049       case ISD::SETLE:
1050       case ISD::SETGT:
1051         if ((VT == MVT::i32 && C != 0x7fffffff &&
1052              isLegalArithImmed((uint32_t)(C + 1))) ||
1053             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1054              isLegalArithImmed(C + 1ULL))) {
1055           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1056           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1057           RHS = DAG.getConstant(C, VT);
1058         }
1059         break;
1060       case ISD::SETULE:
1061       case ISD::SETUGT:
1062         if ((VT == MVT::i32 && C != 0xffffffff &&
1063              isLegalArithImmed((uint32_t)(C + 1))) ||
1064             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1065              isLegalArithImmed(C + 1ULL))) {
1066           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1067           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1068           RHS = DAG.getConstant(C, VT);
1069         }
1070         break;
1071       }
1072     }
1073   }
1074
1075   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1076   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1077   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1078   return Cmp;
1079 }
1080
1081 static std::pair<SDValue, SDValue>
1082 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1083   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1084          "Unsupported value type");
1085   SDValue Value, Overflow;
1086   SDLoc DL(Op);
1087   SDValue LHS = Op.getOperand(0);
1088   SDValue RHS = Op.getOperand(1);
1089   unsigned Opc = 0;
1090   switch (Op.getOpcode()) {
1091   default:
1092     llvm_unreachable("Unknown overflow instruction!");
1093   case ISD::SADDO:
1094     Opc = AArch64ISD::ADDS;
1095     CC = AArch64CC::VS;
1096     break;
1097   case ISD::UADDO:
1098     Opc = AArch64ISD::ADDS;
1099     CC = AArch64CC::HS;
1100     break;
1101   case ISD::SSUBO:
1102     Opc = AArch64ISD::SUBS;
1103     CC = AArch64CC::VS;
1104     break;
1105   case ISD::USUBO:
1106     Opc = AArch64ISD::SUBS;
1107     CC = AArch64CC::LO;
1108     break;
1109   // Multiply needs a little bit extra work.
1110   case ISD::SMULO:
1111   case ISD::UMULO: {
1112     CC = AArch64CC::NE;
1113     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1114     if (Op.getValueType() == MVT::i32) {
1115       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1116       // For a 32 bit multiply with overflow check we want the instruction
1117       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1118       // need to generate the following pattern:
1119       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1120       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1121       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1122       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1123       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1124                                 DAG.getConstant(0, MVT::i64));
1125       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1126       // operation. We need to clear out the upper 32 bits, because we used a
1127       // widening multiply that wrote all 64 bits. In the end this should be a
1128       // noop.
1129       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1130       if (IsSigned) {
1131         // The signed overflow check requires more than just a simple check for
1132         // any bit set in the upper 32 bits of the result. These bits could be
1133         // just the sign bits of a negative number. To perform the overflow
1134         // check we have to arithmetic shift right the 32nd bit of the result by
1135         // 31 bits. Then we compare the result to the upper 32 bits.
1136         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1137                                         DAG.getConstant(32, MVT::i64));
1138         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1139         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1140                                         DAG.getConstant(31, MVT::i64));
1141         // It is important that LowerBits is last, otherwise the arithmetic
1142         // shift will not be folded into the compare (SUBS).
1143         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1144         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1145                        .getValue(1);
1146       } else {
1147         // The overflow check for unsigned multiply is easy. We only need to
1148         // check if any of the upper 32 bits are set. This can be done with a
1149         // CMP (shifted register). For that we need to generate the following
1150         // pattern:
1151         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1152         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1153                                         DAG.getConstant(32, MVT::i64));
1154         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1155         Overflow =
1156             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1157                         UpperBits).getValue(1);
1158       }
1159       break;
1160     }
1161     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1162     // For the 64 bit multiply
1163     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1164     if (IsSigned) {
1165       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1166       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1167                                       DAG.getConstant(63, MVT::i64));
1168       // It is important that LowerBits is last, otherwise the arithmetic
1169       // shift will not be folded into the compare (SUBS).
1170       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1171       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1172                      .getValue(1);
1173     } else {
1174       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1175       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1176       Overflow =
1177           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1178                       UpperBits).getValue(1);
1179     }
1180     break;
1181   }
1182   } // switch (...)
1183
1184   if (Opc) {
1185     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1186
1187     // Emit the AArch64 operation with overflow check.
1188     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1189     Overflow = Value.getValue(1);
1190   }
1191   return std::make_pair(Value, Overflow);
1192 }
1193
1194 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1195                                              RTLIB::Libcall Call) const {
1196   SmallVector<SDValue, 2> Ops;
1197   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1198     Ops.push_back(Op.getOperand(i));
1199
1200   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1201                      SDLoc(Op)).first;
1202 }
1203
1204 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1205   SDValue Sel = Op.getOperand(0);
1206   SDValue Other = Op.getOperand(1);
1207
1208   // If neither operand is a SELECT_CC, give up.
1209   if (Sel.getOpcode() != ISD::SELECT_CC)
1210     std::swap(Sel, Other);
1211   if (Sel.getOpcode() != ISD::SELECT_CC)
1212     return Op;
1213
1214   // The folding we want to perform is:
1215   // (xor x, (select_cc a, b, cc, 0, -1) )
1216   //   -->
1217   // (csel x, (xor x, -1), cc ...)
1218   //
1219   // The latter will get matched to a CSINV instruction.
1220
1221   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1222   SDValue LHS = Sel.getOperand(0);
1223   SDValue RHS = Sel.getOperand(1);
1224   SDValue TVal = Sel.getOperand(2);
1225   SDValue FVal = Sel.getOperand(3);
1226   SDLoc dl(Sel);
1227
1228   // FIXME: This could be generalized to non-integer comparisons.
1229   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1230     return Op;
1231
1232   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1233   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1234
1235   // The the values aren't constants, this isn't the pattern we're looking for.
1236   if (!CFVal || !CTVal)
1237     return Op;
1238
1239   // We can commute the SELECT_CC by inverting the condition.  This
1240   // might be needed to make this fit into a CSINV pattern.
1241   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1242     std::swap(TVal, FVal);
1243     std::swap(CTVal, CFVal);
1244     CC = ISD::getSetCCInverse(CC, true);
1245   }
1246
1247   // If the constants line up, perform the transform!
1248   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1249     SDValue CCVal;
1250     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1251
1252     FVal = Other;
1253     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1254                        DAG.getConstant(-1ULL, Other.getValueType()));
1255
1256     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1257                        CCVal, Cmp);
1258   }
1259
1260   return Op;
1261 }
1262
1263 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1264   EVT VT = Op.getValueType();
1265
1266   // Let legalize expand this if it isn't a legal type yet.
1267   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1268     return SDValue();
1269
1270   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1271
1272   unsigned Opc;
1273   bool ExtraOp = false;
1274   switch (Op.getOpcode()) {
1275   default:
1276     assert(0 && "Invalid code");
1277   case ISD::ADDC:
1278     Opc = AArch64ISD::ADDS;
1279     break;
1280   case ISD::SUBC:
1281     Opc = AArch64ISD::SUBS;
1282     break;
1283   case ISD::ADDE:
1284     Opc = AArch64ISD::ADCS;
1285     ExtraOp = true;
1286     break;
1287   case ISD::SUBE:
1288     Opc = AArch64ISD::SBCS;
1289     ExtraOp = true;
1290     break;
1291   }
1292
1293   if (!ExtraOp)
1294     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1295   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1296                      Op.getOperand(2));
1297 }
1298
1299 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1300   // Let legalize expand this if it isn't a legal type yet.
1301   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1302     return SDValue();
1303
1304   AArch64CC::CondCode CC;
1305   // The actual operation that sets the overflow or carry flag.
1306   SDValue Value, Overflow;
1307   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1308
1309   // We use 0 and 1 as false and true values.
1310   SDValue TVal = DAG.getConstant(1, MVT::i32);
1311   SDValue FVal = DAG.getConstant(0, MVT::i32);
1312
1313   // We use an inverted condition, because the conditional select is inverted
1314   // too. This will allow it to be selected to a single instruction:
1315   // CSINC Wd, WZR, WZR, invert(cond).
1316   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1317   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1318                          CCVal, Overflow);
1319
1320   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1321   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1322 }
1323
1324 // Prefetch operands are:
1325 // 1: Address to prefetch
1326 // 2: bool isWrite
1327 // 3: int locality (0 = no locality ... 3 = extreme locality)
1328 // 4: bool isDataCache
1329 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1330   SDLoc DL(Op);
1331   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1332   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1333   // The data thing is not used.
1334   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1335
1336   bool IsStream = !Locality;
1337   // When the locality number is set
1338   if (Locality) {
1339     // The front-end should have filtered out the out-of-range values
1340     assert(Locality <= 3 && "Prefetch locality out-of-range");
1341     // The locality degree is the opposite of the cache speed.
1342     // Put the number the other way around.
1343     // The encoding starts at 0 for level 1
1344     Locality = 3 - Locality;
1345   }
1346
1347   // built the mask value encoding the expected behavior.
1348   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1349                    (Locality << 1) |    // Cache level bits
1350                    (unsigned)IsStream;  // Stream bit
1351   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1352                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1353 }
1354
1355 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1356                                               SelectionDAG &DAG) const {
1357   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1358
1359   RTLIB::Libcall LC;
1360   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1361
1362   return LowerF128Call(Op, DAG, LC);
1363 }
1364
1365 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1366                                              SelectionDAG &DAG) const {
1367   if (Op.getOperand(0).getValueType() != MVT::f128) {
1368     // It's legal except when f128 is involved
1369     return Op;
1370   }
1371
1372   RTLIB::Libcall LC;
1373   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1374
1375   // FP_ROUND node has a second operand indicating whether it is known to be
1376   // precise. That doesn't take part in the LibCall so we can't directly use
1377   // LowerF128Call.
1378   SDValue SrcVal = Op.getOperand(0);
1379   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1380                      /*isSigned*/ false, SDLoc(Op)).first;
1381 }
1382
1383 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1384   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1385   // Any additional optimization in this function should be recorded
1386   // in the cost tables.
1387   EVT InVT = Op.getOperand(0).getValueType();
1388   EVT VT = Op.getValueType();
1389
1390   // FP_TO_XINT conversion from the same type are legal.
1391   if (VT.getSizeInBits() == InVT.getSizeInBits())
1392     return Op;
1393
1394   if (InVT == MVT::v2f64 || InVT == MVT::v4f32) {
1395     SDLoc dl(Op);
1396     SDValue Cv =
1397         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1398                     Op.getOperand(0));
1399     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1400   } else if (InVT == MVT::v2f32) {
1401     SDLoc dl(Op);
1402     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1403     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1404   }
1405
1406   // Type changing conversions are illegal.
1407   return SDValue();
1408 }
1409
1410 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1411                                               SelectionDAG &DAG) const {
1412   if (Op.getOperand(0).getValueType().isVector())
1413     return LowerVectorFP_TO_INT(Op, DAG);
1414
1415   if (Op.getOperand(0).getValueType() != MVT::f128) {
1416     // It's legal except when f128 is involved
1417     return Op;
1418   }
1419
1420   RTLIB::Libcall LC;
1421   if (Op.getOpcode() == ISD::FP_TO_SINT)
1422     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1423   else
1424     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1425
1426   SmallVector<SDValue, 2> Ops;
1427   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1428     Ops.push_back(Op.getOperand(i));
1429
1430   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1431                      SDLoc(Op)).first;
1432 }
1433
1434 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1435   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1436   // Any additional optimization in this function should be recorded
1437   // in the cost tables.
1438   EVT VT = Op.getValueType();
1439   SDLoc dl(Op);
1440   SDValue In = Op.getOperand(0);
1441   EVT InVT = In.getValueType();
1442
1443   // v2i32 to v2f32 is legal.
1444   if (VT == MVT::v2f32 && InVT == MVT::v2i32)
1445     return Op;
1446
1447   // This function only handles v2f64 outputs.
1448   if (VT == MVT::v2f64) {
1449     // Extend the input argument to a v2i64 that we can feed into the
1450     // floating point conversion. Zero or sign extend based on whether
1451     // we're doing a signed or unsigned float conversion.
1452     unsigned Opc =
1453         Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
1454     assert(Op.getNumOperands() == 1 && "FP conversions take one argument");
1455     SDValue Promoted = DAG.getNode(Opc, dl, MVT::v2i64, Op.getOperand(0));
1456     return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Promoted);
1457   }
1458
1459   // Scalarize v2i64 to v2f32 conversions.
1460   std::vector<SDValue> BuildVectorOps;
1461   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
1462     SDValue Sclr = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, In,
1463                                DAG.getConstant(i, MVT::i64));
1464     Sclr = DAG.getNode(Op->getOpcode(), dl, MVT::f32, Sclr);
1465     BuildVectorOps.push_back(Sclr);
1466   }
1467
1468   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, BuildVectorOps);
1469 }
1470
1471 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1472                                             SelectionDAG &DAG) const {
1473   if (Op.getValueType().isVector())
1474     return LowerVectorINT_TO_FP(Op, DAG);
1475
1476   // i128 conversions are libcalls.
1477   if (Op.getOperand(0).getValueType() == MVT::i128)
1478     return SDValue();
1479
1480   // Other conversions are legal, unless it's to the completely software-based
1481   // fp128.
1482   if (Op.getValueType() != MVT::f128)
1483     return Op;
1484
1485   RTLIB::Libcall LC;
1486   if (Op.getOpcode() == ISD::SINT_TO_FP)
1487     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1488   else
1489     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1490
1491   return LowerF128Call(Op, DAG, LC);
1492 }
1493
1494 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1495                                             SelectionDAG &DAG) const {
1496   // For iOS, we want to call an alternative entry point: __sincos_stret,
1497   // which returns the values in two S / D registers.
1498   SDLoc dl(Op);
1499   SDValue Arg = Op.getOperand(0);
1500   EVT ArgVT = Arg.getValueType();
1501   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1502
1503   ArgListTy Args;
1504   ArgListEntry Entry;
1505
1506   Entry.Node = Arg;
1507   Entry.Ty = ArgTy;
1508   Entry.isSExt = false;
1509   Entry.isZExt = false;
1510   Args.push_back(Entry);
1511
1512   const char *LibcallName =
1513       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1514   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1515
1516   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1517   TargetLowering::CallLoweringInfo CLI(DAG);
1518   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1519     .setCallee(CallingConv::Fast, RetTy, Callee, &Args, 0);
1520
1521   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1522   return CallResult.first;
1523 }
1524
1525 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1526                                               SelectionDAG &DAG) const {
1527   switch (Op.getOpcode()) {
1528   default:
1529     llvm_unreachable("unimplemented operand");
1530     return SDValue();
1531   case ISD::GlobalAddress:
1532     return LowerGlobalAddress(Op, DAG);
1533   case ISD::GlobalTLSAddress:
1534     return LowerGlobalTLSAddress(Op, DAG);
1535   case ISD::SETCC:
1536     return LowerSETCC(Op, DAG);
1537   case ISD::BR_CC:
1538     return LowerBR_CC(Op, DAG);
1539   case ISD::SELECT:
1540     return LowerSELECT(Op, DAG);
1541   case ISD::SELECT_CC:
1542     return LowerSELECT_CC(Op, DAG);
1543   case ISD::JumpTable:
1544     return LowerJumpTable(Op, DAG);
1545   case ISD::ConstantPool:
1546     return LowerConstantPool(Op, DAG);
1547   case ISD::BlockAddress:
1548     return LowerBlockAddress(Op, DAG);
1549   case ISD::VASTART:
1550     return LowerVASTART(Op, DAG);
1551   case ISD::VACOPY:
1552     return LowerVACOPY(Op, DAG);
1553   case ISD::VAARG:
1554     return LowerVAARG(Op, DAG);
1555   case ISD::ADDC:
1556   case ISD::ADDE:
1557   case ISD::SUBC:
1558   case ISD::SUBE:
1559     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1560   case ISD::SADDO:
1561   case ISD::UADDO:
1562   case ISD::SSUBO:
1563   case ISD::USUBO:
1564   case ISD::SMULO:
1565   case ISD::UMULO:
1566     return LowerXALUO(Op, DAG);
1567   case ISD::FADD:
1568     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1569   case ISD::FSUB:
1570     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1571   case ISD::FMUL:
1572     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1573   case ISD::FDIV:
1574     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1575   case ISD::FP_ROUND:
1576     return LowerFP_ROUND(Op, DAG);
1577   case ISD::FP_EXTEND:
1578     return LowerFP_EXTEND(Op, DAG);
1579   case ISD::FRAMEADDR:
1580     return LowerFRAMEADDR(Op, DAG);
1581   case ISD::RETURNADDR:
1582     return LowerRETURNADDR(Op, DAG);
1583   case ISD::INSERT_VECTOR_ELT:
1584     return LowerINSERT_VECTOR_ELT(Op, DAG);
1585   case ISD::EXTRACT_VECTOR_ELT:
1586     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1587   case ISD::BUILD_VECTOR:
1588     return LowerBUILD_VECTOR(Op, DAG);
1589   case ISD::VECTOR_SHUFFLE:
1590     return LowerVECTOR_SHUFFLE(Op, DAG);
1591   case ISD::EXTRACT_SUBVECTOR:
1592     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1593   case ISD::SRA:
1594   case ISD::SRL:
1595   case ISD::SHL:
1596     return LowerVectorSRA_SRL_SHL(Op, DAG);
1597   case ISD::SHL_PARTS:
1598     return LowerShiftLeftParts(Op, DAG);
1599   case ISD::SRL_PARTS:
1600   case ISD::SRA_PARTS:
1601     return LowerShiftRightParts(Op, DAG);
1602   case ISD::CTPOP:
1603     return LowerCTPOP(Op, DAG);
1604   case ISD::FCOPYSIGN:
1605     return LowerFCOPYSIGN(Op, DAG);
1606   case ISD::AND:
1607     return LowerVectorAND(Op, DAG);
1608   case ISD::OR:
1609     return LowerVectorOR(Op, DAG);
1610   case ISD::XOR:
1611     return LowerXOR(Op, DAG);
1612   case ISD::PREFETCH:
1613     return LowerPREFETCH(Op, DAG);
1614   case ISD::SINT_TO_FP:
1615   case ISD::UINT_TO_FP:
1616     return LowerINT_TO_FP(Op, DAG);
1617   case ISD::FP_TO_SINT:
1618   case ISD::FP_TO_UINT:
1619     return LowerFP_TO_INT(Op, DAG);
1620   case ISD::FSINCOS:
1621     return LowerFSINCOS(Op, DAG);
1622   }
1623 }
1624
1625 /// getFunctionAlignment - Return the Log2 alignment of this function.
1626 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1627   return 2;
1628 }
1629
1630 //===----------------------------------------------------------------------===//
1631 //                      Calling Convention Implementation
1632 //===----------------------------------------------------------------------===//
1633
1634 #include "AArch64GenCallingConv.inc"
1635
1636 /// Selects the correct CCAssignFn for a the given CallingConvention
1637 /// value.
1638 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1639                                                      bool IsVarArg) const {
1640   switch (CC) {
1641   default:
1642     llvm_unreachable("Unsupported calling convention.");
1643   case CallingConv::WebKit_JS:
1644     return CC_AArch64_WebKit_JS;
1645   case CallingConv::C:
1646   case CallingConv::Fast:
1647     if (!Subtarget->isTargetDarwin())
1648       return CC_AArch64_AAPCS;
1649     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1650   }
1651 }
1652
1653 SDValue AArch64TargetLowering::LowerFormalArguments(
1654     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1655     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1656     SmallVectorImpl<SDValue> &InVals) const {
1657   MachineFunction &MF = DAG.getMachineFunction();
1658   MachineFrameInfo *MFI = MF.getFrameInfo();
1659
1660   // Assign locations to all of the incoming arguments.
1661   SmallVector<CCValAssign, 16> ArgLocs;
1662   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1663                  getTargetMachine(), ArgLocs, *DAG.getContext());
1664
1665   // At this point, Ins[].VT may already be promoted to i32. To correctly
1666   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1667   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1668   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1669   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1670   // LocVT.
1671   unsigned NumArgs = Ins.size();
1672   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1673   unsigned CurArgIdx = 0;
1674   for (unsigned i = 0; i != NumArgs; ++i) {
1675     MVT ValVT = Ins[i].VT;
1676     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1677     CurArgIdx = Ins[i].OrigArgIndex;
1678
1679     // Get type of the original argument.
1680     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1681     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1682     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1683     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1684       ValVT = MVT::i8;
1685     else if (ActualMVT == MVT::i16)
1686       ValVT = MVT::i16;
1687
1688     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1689     bool Res =
1690         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1691     assert(!Res && "Call operand has unhandled type");
1692     (void)Res;
1693   }
1694   assert(ArgLocs.size() == Ins.size());
1695   SmallVector<SDValue, 16> ArgValues;
1696   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1697     CCValAssign &VA = ArgLocs[i];
1698
1699     if (Ins[i].Flags.isByVal()) {
1700       // Byval is used for HFAs in the PCS, but the system should work in a
1701       // non-compliant manner for larger structs.
1702       EVT PtrTy = getPointerTy();
1703       int Size = Ins[i].Flags.getByValSize();
1704       unsigned NumRegs = (Size + 7) / 8;
1705
1706       // FIXME: This works on big-endian for composite byvals, which are the common
1707       // case. It should also work for fundamental types too.
1708       unsigned FrameIdx =
1709         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1710       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1711       InVals.push_back(FrameIdxN);
1712
1713       continue;
1714     }
1715
1716     if (VA.isRegLoc()) {
1717       // Arguments stored in registers.
1718       EVT RegVT = VA.getLocVT();
1719
1720       SDValue ArgValue;
1721       const TargetRegisterClass *RC;
1722
1723       if (RegVT == MVT::i32)
1724         RC = &AArch64::GPR32RegClass;
1725       else if (RegVT == MVT::i64)
1726         RC = &AArch64::GPR64RegClass;
1727       else if (RegVT == MVT::f32)
1728         RC = &AArch64::FPR32RegClass;
1729       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1730         RC = &AArch64::FPR64RegClass;
1731       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1732         RC = &AArch64::FPR128RegClass;
1733       else
1734         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1735
1736       // Transform the arguments in physical registers into virtual ones.
1737       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1738       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1739
1740       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1741       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1742       // truncate to the right size.
1743       switch (VA.getLocInfo()) {
1744       default:
1745         llvm_unreachable("Unknown loc info!");
1746       case CCValAssign::Full:
1747         break;
1748       case CCValAssign::BCvt:
1749         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1750         break;
1751       case CCValAssign::AExt:
1752       case CCValAssign::SExt:
1753       case CCValAssign::ZExt:
1754         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1755         // nodes after our lowering.
1756         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1757         break;
1758       }
1759
1760       InVals.push_back(ArgValue);
1761
1762     } else { // VA.isRegLoc()
1763       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1764       unsigned ArgOffset = VA.getLocMemOffset();
1765       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1766
1767       uint32_t BEAlign = 0;
1768       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1769         BEAlign = 8 - ArgSize;
1770
1771       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1772
1773       // Create load nodes to retrieve arguments from the stack.
1774       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1775       SDValue ArgValue;
1776
1777       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1778       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1779       MVT MemVT = VA.getValVT();
1780
1781       switch (VA.getLocInfo()) {
1782       default:
1783         break;
1784       case CCValAssign::SExt:
1785         ExtType = ISD::SEXTLOAD;
1786         MemVT = VA.getLocVT();
1787         break;
1788       case CCValAssign::ZExt:
1789         ExtType = ISD::ZEXTLOAD;
1790         MemVT = VA.getLocVT();
1791         break;
1792       case CCValAssign::AExt:
1793         ExtType = ISD::EXTLOAD;
1794         MemVT = VA.getLocVT();
1795         break;
1796       }
1797
1798       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getValVT(), Chain, FIN,
1799                                 MachinePointerInfo::getFixedStack(FI),
1800                                 MemVT, false, false, false, 0);
1801
1802       InVals.push_back(ArgValue);
1803     }
1804   }
1805
1806   // varargs
1807   if (isVarArg) {
1808     if (!Subtarget->isTargetDarwin()) {
1809       // The AAPCS variadic function ABI is identical to the non-variadic
1810       // one. As a result there may be more arguments in registers and we should
1811       // save them for future reference.
1812       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1813     }
1814
1815     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1816     // This will point to the next argument passed via stack.
1817     unsigned StackOffset = CCInfo.getNextStackOffset();
1818     // We currently pass all varargs at 8-byte alignment.
1819     StackOffset = ((StackOffset + 7) & ~7);
1820     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1821   }
1822
1823   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1824   unsigned StackArgSize = CCInfo.getNextStackOffset();
1825   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1826   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1827     // This is a non-standard ABI so by fiat I say we're allowed to make full
1828     // use of the stack area to be popped, which must be aligned to 16 bytes in
1829     // any case:
1830     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1831
1832     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1833     // a multiple of 16.
1834     FuncInfo->setArgumentStackToRestore(StackArgSize);
1835
1836     // This realignment carries over to the available bytes below. Our own
1837     // callers will guarantee the space is free by giving an aligned value to
1838     // CALLSEQ_START.
1839   }
1840   // Even if we're not expected to free up the space, it's useful to know how
1841   // much is there while considering tail calls (because we can reuse it).
1842   FuncInfo->setBytesInStackArgArea(StackArgSize);
1843
1844   return Chain;
1845 }
1846
1847 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1848                                                 SelectionDAG &DAG, SDLoc DL,
1849                                                 SDValue &Chain) const {
1850   MachineFunction &MF = DAG.getMachineFunction();
1851   MachineFrameInfo *MFI = MF.getFrameInfo();
1852   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1853
1854   SmallVector<SDValue, 8> MemOps;
1855
1856   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1857                                           AArch64::X3, AArch64::X4, AArch64::X5,
1858                                           AArch64::X6, AArch64::X7 };
1859   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1860   unsigned FirstVariadicGPR =
1861       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1862
1863   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1864   int GPRIdx = 0;
1865   if (GPRSaveSize != 0) {
1866     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1867
1868     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1869
1870     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1871       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1872       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1873       SDValue Store =
1874           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1875                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1876       MemOps.push_back(Store);
1877       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1878                         DAG.getConstant(8, getPointerTy()));
1879     }
1880   }
1881   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1882   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1883
1884   if (Subtarget->hasFPARMv8()) {
1885     static const MCPhysReg FPRArgRegs[] = {
1886         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1887         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1888     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1889     unsigned FirstVariadicFPR =
1890         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1891
1892     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1893     int FPRIdx = 0;
1894     if (FPRSaveSize != 0) {
1895       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1896
1897       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1898
1899       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1900         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1901         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1902
1903         SDValue Store =
1904             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1905                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1906         MemOps.push_back(Store);
1907         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1908                           DAG.getConstant(16, getPointerTy()));
1909       }
1910     }
1911     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1912     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1913   }
1914
1915   if (!MemOps.empty()) {
1916     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1917   }
1918 }
1919
1920 /// LowerCallResult - Lower the result values of a call into the
1921 /// appropriate copies out of appropriate physical registers.
1922 SDValue AArch64TargetLowering::LowerCallResult(
1923     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1924     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1925     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1926     SDValue ThisVal) const {
1927   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1928                           ? RetCC_AArch64_WebKit_JS
1929                           : RetCC_AArch64_AAPCS;
1930   // Assign locations to each value returned by this call.
1931   SmallVector<CCValAssign, 16> RVLocs;
1932   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1933                  getTargetMachine(), RVLocs, *DAG.getContext());
1934   CCInfo.AnalyzeCallResult(Ins, RetCC);
1935
1936   // Copy all of the result registers out of their specified physreg.
1937   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1938     CCValAssign VA = RVLocs[i];
1939
1940     // Pass 'this' value directly from the argument to return value, to avoid
1941     // reg unit interference
1942     if (i == 0 && isThisReturn) {
1943       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1944              "unexpected return calling convention register assignment");
1945       InVals.push_back(ThisVal);
1946       continue;
1947     }
1948
1949     SDValue Val =
1950         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1951     Chain = Val.getValue(1);
1952     InFlag = Val.getValue(2);
1953
1954     switch (VA.getLocInfo()) {
1955     default:
1956       llvm_unreachable("Unknown loc info!");
1957     case CCValAssign::Full:
1958       break;
1959     case CCValAssign::BCvt:
1960       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1961       break;
1962     }
1963
1964     InVals.push_back(Val);
1965   }
1966
1967   return Chain;
1968 }
1969
1970 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1971     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1972     bool isCalleeStructRet, bool isCallerStructRet,
1973     const SmallVectorImpl<ISD::OutputArg> &Outs,
1974     const SmallVectorImpl<SDValue> &OutVals,
1975     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1976   // For CallingConv::C this function knows whether the ABI needs
1977   // changing. That's not true for other conventions so they will have to opt in
1978   // manually.
1979   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1980     return false;
1981
1982   const MachineFunction &MF = DAG.getMachineFunction();
1983   const Function *CallerF = MF.getFunction();
1984   CallingConv::ID CallerCC = CallerF->getCallingConv();
1985   bool CCMatch = CallerCC == CalleeCC;
1986
1987   // Byval parameters hand the function a pointer directly into the stack area
1988   // we want to reuse during a tail call. Working around this *is* possible (see
1989   // X86) but less efficient and uglier in LowerCall.
1990   for (Function::const_arg_iterator i = CallerF->arg_begin(),
1991                                     e = CallerF->arg_end();
1992        i != e; ++i)
1993     if (i->hasByValAttr())
1994       return false;
1995
1996   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
1997     if (IsTailCallConvention(CalleeCC) && CCMatch)
1998       return true;
1999     return false;
2000   }
2001
2002   // Now we search for cases where we can use a tail call without changing the
2003   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2004   // concept.
2005
2006   // I want anyone implementing a new calling convention to think long and hard
2007   // about this assert.
2008   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2009          "Unexpected variadic calling convention");
2010
2011   if (isVarArg && !Outs.empty()) {
2012     // At least two cases here: if caller is fastcc then we can't have any
2013     // memory arguments (we'd be expected to clean up the stack afterwards). If
2014     // caller is C then we could potentially use its argument area.
2015
2016     // FIXME: for now we take the most conservative of these in both cases:
2017     // disallow all variadic memory operands.
2018     SmallVector<CCValAssign, 16> ArgLocs;
2019     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2020                    getTargetMachine(), ArgLocs, *DAG.getContext());
2021
2022     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2023     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2024       if (!ArgLocs[i].isRegLoc())
2025         return false;
2026   }
2027
2028   // If the calling conventions do not match, then we'd better make sure the
2029   // results are returned in the same way as what the caller expects.
2030   if (!CCMatch) {
2031     SmallVector<CCValAssign, 16> RVLocs1;
2032     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2033                     getTargetMachine(), RVLocs1, *DAG.getContext());
2034     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2035
2036     SmallVector<CCValAssign, 16> RVLocs2;
2037     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2038                     getTargetMachine(), RVLocs2, *DAG.getContext());
2039     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2040
2041     if (RVLocs1.size() != RVLocs2.size())
2042       return false;
2043     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2044       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2045         return false;
2046       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2047         return false;
2048       if (RVLocs1[i].isRegLoc()) {
2049         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2050           return false;
2051       } else {
2052         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2053           return false;
2054       }
2055     }
2056   }
2057
2058   // Nothing more to check if the callee is taking no arguments
2059   if (Outs.empty())
2060     return true;
2061
2062   SmallVector<CCValAssign, 16> ArgLocs;
2063   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2064                  getTargetMachine(), ArgLocs, *DAG.getContext());
2065
2066   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2067
2068   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2069
2070   // If the stack arguments for this call would fit into our own save area then
2071   // the call can be made tail.
2072   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2073 }
2074
2075 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2076                                                    SelectionDAG &DAG,
2077                                                    MachineFrameInfo *MFI,
2078                                                    int ClobberedFI) const {
2079   SmallVector<SDValue, 8> ArgChains;
2080   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2081   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2082
2083   // Include the original chain at the beginning of the list. When this is
2084   // used by target LowerCall hooks, this helps legalize find the
2085   // CALLSEQ_BEGIN node.
2086   ArgChains.push_back(Chain);
2087
2088   // Add a chain value for each stack argument corresponding
2089   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2090                             UE = DAG.getEntryNode().getNode()->use_end();
2091        U != UE; ++U)
2092     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2093       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2094         if (FI->getIndex() < 0) {
2095           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2096           int64_t InLastByte = InFirstByte;
2097           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2098
2099           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2100               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2101             ArgChains.push_back(SDValue(L, 1));
2102         }
2103
2104   // Build a tokenfactor for all the chains.
2105   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2106 }
2107
2108 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2109                                                    bool TailCallOpt) const {
2110   return CallCC == CallingConv::Fast && TailCallOpt;
2111 }
2112
2113 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2114   return CallCC == CallingConv::Fast;
2115 }
2116
2117 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2118 /// and add input and output parameter nodes.
2119 SDValue
2120 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2121                                  SmallVectorImpl<SDValue> &InVals) const {
2122   SelectionDAG &DAG = CLI.DAG;
2123   SDLoc &DL = CLI.DL;
2124   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2125   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2126   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2127   SDValue Chain = CLI.Chain;
2128   SDValue Callee = CLI.Callee;
2129   bool &IsTailCall = CLI.IsTailCall;
2130   CallingConv::ID CallConv = CLI.CallConv;
2131   bool IsVarArg = CLI.IsVarArg;
2132
2133   MachineFunction &MF = DAG.getMachineFunction();
2134   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2135   bool IsThisReturn = false;
2136
2137   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2138   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2139   bool IsSibCall = false;
2140
2141   if (IsTailCall) {
2142     // Check if it's really possible to do a tail call.
2143     IsTailCall = isEligibleForTailCallOptimization(
2144         Callee, CallConv, IsVarArg, IsStructRet,
2145         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2146     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2147       report_fatal_error("failed to perform tail call elimination on a call "
2148                          "site marked musttail");
2149
2150     // A sibling call is one where we're under the usual C ABI and not planning
2151     // to change that but can still do a tail call:
2152     if (!TailCallOpt && IsTailCall)
2153       IsSibCall = true;
2154
2155     if (IsTailCall)
2156       ++NumTailCalls;
2157   }
2158
2159   // Analyze operands of the call, assigning locations to each operand.
2160   SmallVector<CCValAssign, 16> ArgLocs;
2161   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2162                  getTargetMachine(), ArgLocs, *DAG.getContext());
2163
2164   if (IsVarArg) {
2165     // Handle fixed and variable vector arguments differently.
2166     // Variable vector arguments always go into memory.
2167     unsigned NumArgs = Outs.size();
2168
2169     for (unsigned i = 0; i != NumArgs; ++i) {
2170       MVT ArgVT = Outs[i].VT;
2171       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2172       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2173                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2174       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2175       assert(!Res && "Call operand has unhandled type");
2176       (void)Res;
2177     }
2178   } else {
2179     // At this point, Outs[].VT may already be promoted to i32. To correctly
2180     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2181     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2182     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2183     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2184     // LocVT.
2185     unsigned NumArgs = Outs.size();
2186     for (unsigned i = 0; i != NumArgs; ++i) {
2187       MVT ValVT = Outs[i].VT;
2188       // Get type of the original argument.
2189       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2190                                   /*AllowUnknown*/ true);
2191       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2192       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2193       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2194       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2195         ValVT = MVT::i8;
2196       else if (ActualMVT == MVT::i16)
2197         ValVT = MVT::i16;
2198
2199       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2200       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2201       assert(!Res && "Call operand has unhandled type");
2202       (void)Res;
2203     }
2204   }
2205
2206   // Get a count of how many bytes are to be pushed on the stack.
2207   unsigned NumBytes = CCInfo.getNextStackOffset();
2208
2209   if (IsSibCall) {
2210     // Since we're not changing the ABI to make this a tail call, the memory
2211     // operands are already available in the caller's incoming argument space.
2212     NumBytes = 0;
2213   }
2214
2215   // FPDiff is the byte offset of the call's argument area from the callee's.
2216   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2217   // by this amount for a tail call. In a sibling call it must be 0 because the
2218   // caller will deallocate the entire stack and the callee still expects its
2219   // arguments to begin at SP+0. Completely unused for non-tail calls.
2220   int FPDiff = 0;
2221
2222   if (IsTailCall && !IsSibCall) {
2223     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2224
2225     // Since callee will pop argument stack as a tail call, we must keep the
2226     // popped size 16-byte aligned.
2227     NumBytes = RoundUpToAlignment(NumBytes, 16);
2228
2229     // FPDiff will be negative if this tail call requires more space than we
2230     // would automatically have in our incoming argument space. Positive if we
2231     // can actually shrink the stack.
2232     FPDiff = NumReusableBytes - NumBytes;
2233
2234     // The stack pointer must be 16-byte aligned at all times it's used for a
2235     // memory operation, which in practice means at *all* times and in
2236     // particular across call boundaries. Therefore our own arguments started at
2237     // a 16-byte aligned SP and the delta applied for the tail call should
2238     // satisfy the same constraint.
2239     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2240   }
2241
2242   // Adjust the stack pointer for the new arguments...
2243   // These operations are automatically eliminated by the prolog/epilog pass
2244   if (!IsSibCall)
2245     Chain =
2246         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2247
2248   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2249
2250   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2251   SmallVector<SDValue, 8> MemOpChains;
2252
2253   // Walk the register/memloc assignments, inserting copies/loads.
2254   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2255        ++i, ++realArgIdx) {
2256     CCValAssign &VA = ArgLocs[i];
2257     SDValue Arg = OutVals[realArgIdx];
2258     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2259
2260     // Promote the value if needed.
2261     switch (VA.getLocInfo()) {
2262     default:
2263       llvm_unreachable("Unknown loc info!");
2264     case CCValAssign::Full:
2265       break;
2266     case CCValAssign::SExt:
2267       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2268       break;
2269     case CCValAssign::ZExt:
2270       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2271       break;
2272     case CCValAssign::AExt:
2273       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2274         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2275         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2276         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2277       }
2278       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2279       break;
2280     case CCValAssign::BCvt:
2281       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2282       break;
2283     case CCValAssign::FPExt:
2284       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2285       break;
2286     }
2287
2288     if (VA.isRegLoc()) {
2289       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2290         assert(VA.getLocVT() == MVT::i64 &&
2291                "unexpected calling convention register assignment");
2292         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2293                "unexpected use of 'returned'");
2294         IsThisReturn = true;
2295       }
2296       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2297     } else {
2298       assert(VA.isMemLoc());
2299
2300       SDValue DstAddr;
2301       MachinePointerInfo DstInfo;
2302
2303       // FIXME: This works on big-endian for composite byvals, which are the
2304       // common case. It should also work for fundamental types too.
2305       uint32_t BEAlign = 0;
2306       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2307                                         : VA.getLocVT().getSizeInBits();
2308       OpSize = (OpSize + 7) / 8;
2309       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2310         if (OpSize < 8)
2311           BEAlign = 8 - OpSize;
2312       }
2313       unsigned LocMemOffset = VA.getLocMemOffset();
2314       int32_t Offset = LocMemOffset + BEAlign;
2315       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2316       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2317
2318       if (IsTailCall) {
2319         Offset = Offset + FPDiff;
2320         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2321
2322         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2323         DstInfo = MachinePointerInfo::getFixedStack(FI);
2324
2325         // Make sure any stack arguments overlapping with where we're storing
2326         // are loaded before this eventual operation. Otherwise they'll be
2327         // clobbered.
2328         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2329       } else {
2330         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2331
2332         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2333         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2334       }
2335
2336       if (Outs[i].Flags.isByVal()) {
2337         SDValue SizeNode =
2338             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2339         SDValue Cpy = DAG.getMemcpy(
2340             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2341             /*isVolatile = */ false,
2342             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2343
2344         MemOpChains.push_back(Cpy);
2345       } else {
2346         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2347         // promoted to a legal register type i32, we should truncate Arg back to
2348         // i1/i8/i16.
2349         if (Arg.getValueType().isSimple() &&
2350             Arg.getValueType().getSimpleVT() == MVT::i32 &&
2351             (VA.getLocVT() == MVT::i1 || VA.getLocVT() == MVT::i8 ||
2352              VA.getLocVT() == MVT::i16))
2353           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getLocVT(), Arg);
2354
2355         SDValue Store =
2356             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2357         MemOpChains.push_back(Store);
2358       }
2359     }
2360   }
2361
2362   if (!MemOpChains.empty())
2363     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2364
2365   // Build a sequence of copy-to-reg nodes chained together with token chain
2366   // and flag operands which copy the outgoing args into the appropriate regs.
2367   SDValue InFlag;
2368   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2369     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2370                              RegsToPass[i].second, InFlag);
2371     InFlag = Chain.getValue(1);
2372   }
2373
2374   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2375   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2376   // node so that legalize doesn't hack it.
2377   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2378       Subtarget->isTargetMachO()) {
2379     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2380       const GlobalValue *GV = G->getGlobal();
2381       bool InternalLinkage = GV->hasInternalLinkage();
2382       if (InternalLinkage)
2383         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2384       else {
2385         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2386                                             AArch64II::MO_GOT);
2387         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2388       }
2389     } else if (ExternalSymbolSDNode *S =
2390                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2391       const char *Sym = S->getSymbol();
2392       Callee =
2393           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2394       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2395     }
2396   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2397     const GlobalValue *GV = G->getGlobal();
2398     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2399   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2400     const char *Sym = S->getSymbol();
2401     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2402   }
2403
2404   // We don't usually want to end the call-sequence here because we would tidy
2405   // the frame up *after* the call, however in the ABI-changing tail-call case
2406   // we've carefully laid out the parameters so that when sp is reset they'll be
2407   // in the correct location.
2408   if (IsTailCall && !IsSibCall) {
2409     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2410                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2411     InFlag = Chain.getValue(1);
2412   }
2413
2414   std::vector<SDValue> Ops;
2415   Ops.push_back(Chain);
2416   Ops.push_back(Callee);
2417
2418   if (IsTailCall) {
2419     // Each tail call may have to adjust the stack by a different amount, so
2420     // this information must travel along with the operation for eventual
2421     // consumption by emitEpilogue.
2422     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2423   }
2424
2425   // Add argument registers to the end of the list so that they are known live
2426   // into the call.
2427   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2428     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2429                                   RegsToPass[i].second.getValueType()));
2430
2431   // Add a register mask operand representing the call-preserved registers.
2432   const uint32_t *Mask;
2433   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2434   const AArch64RegisterInfo *ARI =
2435       static_cast<const AArch64RegisterInfo *>(TRI);
2436   if (IsThisReturn) {
2437     // For 'this' returns, use the X0-preserving mask if applicable
2438     Mask = ARI->getThisReturnPreservedMask(CallConv);
2439     if (!Mask) {
2440       IsThisReturn = false;
2441       Mask = ARI->getCallPreservedMask(CallConv);
2442     }
2443   } else
2444     Mask = ARI->getCallPreservedMask(CallConv);
2445
2446   assert(Mask && "Missing call preserved mask for calling convention");
2447   Ops.push_back(DAG.getRegisterMask(Mask));
2448
2449   if (InFlag.getNode())
2450     Ops.push_back(InFlag);
2451
2452   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2453
2454   // If we're doing a tall call, use a TC_RETURN here rather than an
2455   // actual call instruction.
2456   if (IsTailCall)
2457     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2458
2459   // Returns a chain and a flag for retval copy to use.
2460   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2461   InFlag = Chain.getValue(1);
2462
2463   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2464                                 ? RoundUpToAlignment(NumBytes, 16)
2465                                 : 0;
2466
2467   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2468                              DAG.getIntPtrConstant(CalleePopBytes, true),
2469                              InFlag, DL);
2470   if (!Ins.empty())
2471     InFlag = Chain.getValue(1);
2472
2473   // Handle result values, copying them out of physregs into vregs that we
2474   // return.
2475   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2476                          InVals, IsThisReturn,
2477                          IsThisReturn ? OutVals[0] : SDValue());
2478 }
2479
2480 bool AArch64TargetLowering::CanLowerReturn(
2481     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2482     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2483   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2484                           ? RetCC_AArch64_WebKit_JS
2485                           : RetCC_AArch64_AAPCS;
2486   SmallVector<CCValAssign, 16> RVLocs;
2487   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2488   return CCInfo.CheckReturn(Outs, RetCC);
2489 }
2490
2491 SDValue
2492 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2493                                    bool isVarArg,
2494                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2495                                    const SmallVectorImpl<SDValue> &OutVals,
2496                                    SDLoc DL, SelectionDAG &DAG) const {
2497   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2498                           ? RetCC_AArch64_WebKit_JS
2499                           : RetCC_AArch64_AAPCS;
2500   SmallVector<CCValAssign, 16> RVLocs;
2501   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2502                  getTargetMachine(), RVLocs, *DAG.getContext());
2503   CCInfo.AnalyzeReturn(Outs, RetCC);
2504
2505   // Copy the result values into the output registers.
2506   SDValue Flag;
2507   SmallVector<SDValue, 4> RetOps(1, Chain);
2508   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2509        ++i, ++realRVLocIdx) {
2510     CCValAssign &VA = RVLocs[i];
2511     assert(VA.isRegLoc() && "Can only return in registers!");
2512     SDValue Arg = OutVals[realRVLocIdx];
2513
2514     switch (VA.getLocInfo()) {
2515     default:
2516       llvm_unreachable("Unknown loc info!");
2517     case CCValAssign::Full:
2518       if (Outs[i].ArgVT == MVT::i1) {
2519         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2520         // value. This is strictly redundant on Darwin (which uses "zeroext
2521         // i1"), but will be optimised out before ISel.
2522         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2523         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2524       }
2525       break;
2526     case CCValAssign::BCvt:
2527       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2528       break;
2529     }
2530
2531     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2532     Flag = Chain.getValue(1);
2533     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2534   }
2535
2536   RetOps[0] = Chain; // Update chain.
2537
2538   // Add the flag if we have it.
2539   if (Flag.getNode())
2540     RetOps.push_back(Flag);
2541
2542   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2543 }
2544
2545 //===----------------------------------------------------------------------===//
2546 //  Other Lowering Code
2547 //===----------------------------------------------------------------------===//
2548
2549 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2550                                                   SelectionDAG &DAG) const {
2551   EVT PtrVT = getPointerTy();
2552   SDLoc DL(Op);
2553   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2554   unsigned char OpFlags =
2555       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2556
2557   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2558          "unexpected offset in global node");
2559
2560   // This also catched the large code model case for Darwin.
2561   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2562     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2563     // FIXME: Once remat is capable of dealing with instructions with register
2564     // operands, expand this into two nodes instead of using a wrapper node.
2565     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2566   }
2567
2568   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2569     const unsigned char MO_NC = AArch64II::MO_NC;
2570     return DAG.getNode(
2571         AArch64ISD::WrapperLarge, DL, PtrVT,
2572         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2573         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2574         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2575         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2576   } else {
2577     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2578     // the only correct model on Darwin.
2579     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2580                                             OpFlags | AArch64II::MO_PAGE);
2581     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2582     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2583
2584     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2585     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2586   }
2587 }
2588
2589 /// \brief Convert a TLS address reference into the correct sequence of loads
2590 /// and calls to compute the variable's address (for Darwin, currently) and
2591 /// return an SDValue containing the final node.
2592
2593 /// Darwin only has one TLS scheme which must be capable of dealing with the
2594 /// fully general situation, in the worst case. This means:
2595 ///     + "extern __thread" declaration.
2596 ///     + Defined in a possibly unknown dynamic library.
2597 ///
2598 /// The general system is that each __thread variable has a [3 x i64] descriptor
2599 /// which contains information used by the runtime to calculate the address. The
2600 /// only part of this the compiler needs to know about is the first xword, which
2601 /// contains a function pointer that must be called with the address of the
2602 /// entire descriptor in "x0".
2603 ///
2604 /// Since this descriptor may be in a different unit, in general even the
2605 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2606 /// is:
2607 ///     adrp x0, _var@TLVPPAGE
2608 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2609 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2610 ///                                      ; the function pointer
2611 ///     blr x1                           ; Uses descriptor address in x0
2612 ///     ; Address of _var is now in x0.
2613 ///
2614 /// If the address of _var's descriptor *is* known to the linker, then it can
2615 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2616 /// a slight efficiency gain.
2617 SDValue
2618 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2619                                                    SelectionDAG &DAG) const {
2620   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2621
2622   SDLoc DL(Op);
2623   MVT PtrVT = getPointerTy();
2624   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2625
2626   SDValue TLVPAddr =
2627       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2628   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2629
2630   // The first entry in the descriptor is a function pointer that we must call
2631   // to obtain the address of the variable.
2632   SDValue Chain = DAG.getEntryNode();
2633   SDValue FuncTLVGet =
2634       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2635                   false, true, true, 8);
2636   Chain = FuncTLVGet.getValue(1);
2637
2638   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2639   MFI->setAdjustsStack(true);
2640
2641   // TLS calls preserve all registers except those that absolutely must be
2642   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2643   // silly).
2644   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2645   const AArch64RegisterInfo *ARI =
2646       static_cast<const AArch64RegisterInfo *>(TRI);
2647   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2648
2649   // Finally, we can make the call. This is just a degenerate version of a
2650   // normal AArch64 call node: x0 takes the address of the descriptor, and
2651   // returns the address of the variable in this thread.
2652   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2653   Chain =
2654       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2655                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2656                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2657   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2658 }
2659
2660 /// When accessing thread-local variables under either the general-dynamic or
2661 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2662 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2663 /// is a function pointer to carry out the resolution. This function takes the
2664 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2665 /// other registers (except LR, NZCV) are preserved.
2666 ///
2667 /// Thus, the ideal call sequence on AArch64 is:
2668 ///
2669 ///     adrp x0, :tlsdesc:thread_var
2670 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2671 ///     add x0, x0, :tlsdesc_lo12:thread_var
2672 ///     .tlsdesccall thread_var
2673 ///     blr x8
2674 ///     (TPIDR_EL0 offset now in x0).
2675 ///
2676 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2677 /// relocation to help the linker relax this sequence if it turns out to be too
2678 /// conservative.
2679 ///
2680 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2681 /// is harmless.
2682 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2683                                                    SDValue DescAddr, SDLoc DL,
2684                                                    SelectionDAG &DAG) const {
2685   EVT PtrVT = getPointerTy();
2686
2687   // The function we need to call is simply the first entry in the GOT for this
2688   // descriptor, load it in preparation.
2689   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2690
2691   // TLS calls preserve all registers except those that absolutely must be
2692   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2693   // silly).
2694   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2695   const AArch64RegisterInfo *ARI =
2696       static_cast<const AArch64RegisterInfo *>(TRI);
2697   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2698
2699   // The function takes only one argument: the address of the descriptor itself
2700   // in X0.
2701   SDValue Glue, Chain;
2702   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2703   Glue = Chain.getValue(1);
2704
2705   // We're now ready to populate the argument list, as with a normal call:
2706   SmallVector<SDValue, 6> Ops;
2707   Ops.push_back(Chain);
2708   Ops.push_back(Func);
2709   Ops.push_back(SymAddr);
2710   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2711   Ops.push_back(DAG.getRegisterMask(Mask));
2712   Ops.push_back(Glue);
2713
2714   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2715   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2716   Glue = Chain.getValue(1);
2717
2718   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2719 }
2720
2721 SDValue
2722 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2723                                                 SelectionDAG &DAG) const {
2724   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2725   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2726          "ELF TLS only supported in small memory model");
2727   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2728
2729   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2730
2731   SDValue TPOff;
2732   EVT PtrVT = getPointerTy();
2733   SDLoc DL(Op);
2734   const GlobalValue *GV = GA->getGlobal();
2735
2736   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2737
2738   if (Model == TLSModel::LocalExec) {
2739     SDValue HiVar = DAG.getTargetGlobalAddress(
2740         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2741     SDValue LoVar = DAG.getTargetGlobalAddress(
2742         GV, DL, PtrVT, 0,
2743         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2744
2745     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2746                                        DAG.getTargetConstant(16, MVT::i32)),
2747                     0);
2748     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2749                                        DAG.getTargetConstant(0, MVT::i32)),
2750                     0);
2751   } else if (Model == TLSModel::InitialExec) {
2752     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2753     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2754   } else if (Model == TLSModel::LocalDynamic) {
2755     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2756     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2757     // the beginning of the module's TLS region, followed by a DTPREL offset
2758     // calculation.
2759
2760     // These accesses will need deduplicating if there's more than one.
2761     AArch64FunctionInfo *MFI =
2762         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2763     MFI->incNumLocalDynamicTLSAccesses();
2764
2765     // Accesses used in this sequence go via the TLS descriptor which lives in
2766     // the GOT. Prepare an address we can use to handle this.
2767     SDValue HiDesc = DAG.getTargetExternalSymbol(
2768         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2769     SDValue LoDesc = DAG.getTargetExternalSymbol(
2770         "_TLS_MODULE_BASE_", PtrVT,
2771         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2772
2773     // First argument to the descriptor call is the address of the descriptor
2774     // itself.
2775     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2776     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2777
2778     // The call needs a relocation too for linker relaxation. It doesn't make
2779     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2780     // the address.
2781     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2782                                                   AArch64II::MO_TLS);
2783
2784     // Now we can calculate the offset from TPIDR_EL0 to this module's
2785     // thread-local area.
2786     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2787
2788     // Now use :dtprel_whatever: operations to calculate this variable's offset
2789     // in its thread-storage area.
2790     SDValue HiVar = DAG.getTargetGlobalAddress(
2791         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2792     SDValue LoVar = DAG.getTargetGlobalAddress(
2793         GV, DL, MVT::i64, 0,
2794         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2795
2796     SDValue DTPOff =
2797         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2798                                    DAG.getTargetConstant(16, MVT::i32)),
2799                 0);
2800     DTPOff =
2801         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2802                                    DAG.getTargetConstant(0, MVT::i32)),
2803                 0);
2804
2805     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2806   } else if (Model == TLSModel::GeneralDynamic) {
2807     // Accesses used in this sequence go via the TLS descriptor which lives in
2808     // the GOT. Prepare an address we can use to handle this.
2809     SDValue HiDesc = DAG.getTargetGlobalAddress(
2810         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2811     SDValue LoDesc = DAG.getTargetGlobalAddress(
2812         GV, DL, PtrVT, 0,
2813         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2814
2815     // First argument to the descriptor call is the address of the descriptor
2816     // itself.
2817     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2818     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2819
2820     // The call needs a relocation too for linker relaxation. It doesn't make
2821     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2822     // the address.
2823     SDValue SymAddr =
2824         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2825
2826     // Finally we can make a call to calculate the offset from tpidr_el0.
2827     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2828   } else
2829     llvm_unreachable("Unsupported ELF TLS access model");
2830
2831   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2832 }
2833
2834 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2835                                                      SelectionDAG &DAG) const {
2836   if (Subtarget->isTargetDarwin())
2837     return LowerDarwinGlobalTLSAddress(Op, DAG);
2838   else if (Subtarget->isTargetELF())
2839     return LowerELFGlobalTLSAddress(Op, DAG);
2840
2841   llvm_unreachable("Unexpected platform trying to use TLS");
2842 }
2843 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2844   SDValue Chain = Op.getOperand(0);
2845   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2846   SDValue LHS = Op.getOperand(2);
2847   SDValue RHS = Op.getOperand(3);
2848   SDValue Dest = Op.getOperand(4);
2849   SDLoc dl(Op);
2850
2851   // Handle f128 first, since lowering it will result in comparing the return
2852   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2853   // is expecting to deal with.
2854   if (LHS.getValueType() == MVT::f128) {
2855     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2856
2857     // If softenSetCCOperands returned a scalar, we need to compare the result
2858     // against zero to select between true and false values.
2859     if (!RHS.getNode()) {
2860       RHS = DAG.getConstant(0, LHS.getValueType());
2861       CC = ISD::SETNE;
2862     }
2863   }
2864
2865   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2866   // instruction.
2867   unsigned Opc = LHS.getOpcode();
2868   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2869       cast<ConstantSDNode>(RHS)->isOne() &&
2870       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2871        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2872     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2873            "Unexpected condition code.");
2874     // Only lower legal XALUO ops.
2875     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2876       return SDValue();
2877
2878     // The actual operation with overflow check.
2879     AArch64CC::CondCode OFCC;
2880     SDValue Value, Overflow;
2881     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2882
2883     if (CC == ISD::SETNE)
2884       OFCC = getInvertedCondCode(OFCC);
2885     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2886
2887     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2888                        CCVal, Overflow);
2889   }
2890
2891   if (LHS.getValueType().isInteger()) {
2892     assert((LHS.getValueType() == RHS.getValueType()) &&
2893            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2894
2895     // If the RHS of the comparison is zero, we can potentially fold this
2896     // to a specialized branch.
2897     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2898     if (RHSC && RHSC->getZExtValue() == 0) {
2899       if (CC == ISD::SETEQ) {
2900         // See if we can use a TBZ to fold in an AND as well.
2901         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2902         // out of bounds, a late MI-layer pass rewrites branches.
2903         // 403.gcc is an example that hits this case.
2904         if (LHS.getOpcode() == ISD::AND &&
2905             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2906             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2907           SDValue Test = LHS.getOperand(0);
2908           uint64_t Mask = LHS.getConstantOperandVal(1);
2909
2910           // TBZ only operates on i64's, but the ext should be free.
2911           if (Test.getValueType() == MVT::i32)
2912             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2913
2914           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2915                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2916         }
2917
2918         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2919       } else if (CC == ISD::SETNE) {
2920         // See if we can use a TBZ to fold in an AND as well.
2921         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2922         // out of bounds, a late MI-layer pass rewrites branches.
2923         // 403.gcc is an example that hits this case.
2924         if (LHS.getOpcode() == ISD::AND &&
2925             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2926             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2927           SDValue Test = LHS.getOperand(0);
2928           uint64_t Mask = LHS.getConstantOperandVal(1);
2929
2930           // TBNZ only operates on i64's, but the ext should be free.
2931           if (Test.getValueType() == MVT::i32)
2932             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2933
2934           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2935                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2936         }
2937
2938         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2939       }
2940     }
2941
2942     SDValue CCVal;
2943     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2944     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2945                        Cmp);
2946   }
2947
2948   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2949
2950   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2951   // clean.  Some of them require two branches to implement.
2952   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2953   AArch64CC::CondCode CC1, CC2;
2954   changeFPCCToAArch64CC(CC, CC1, CC2);
2955   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2956   SDValue BR1 =
2957       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2958   if (CC2 != AArch64CC::AL) {
2959     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2960     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2961                        Cmp);
2962   }
2963
2964   return BR1;
2965 }
2966
2967 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2968                                               SelectionDAG &DAG) const {
2969   EVT VT = Op.getValueType();
2970   SDLoc DL(Op);
2971
2972   SDValue In1 = Op.getOperand(0);
2973   SDValue In2 = Op.getOperand(1);
2974   EVT SrcVT = In2.getValueType();
2975   if (SrcVT != VT) {
2976     if (SrcVT == MVT::f32 && VT == MVT::f64)
2977       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2978     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2979       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2980     else
2981       // FIXME: Src type is different, bail out for now. Can VT really be a
2982       // vector type?
2983       return SDValue();
2984   }
2985
2986   EVT VecVT;
2987   EVT EltVT;
2988   SDValue EltMask, VecVal1, VecVal2;
2989   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
2990     EltVT = MVT::i32;
2991     VecVT = MVT::v4i32;
2992     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
2993
2994     if (!VT.isVector()) {
2995       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2996                                           DAG.getUNDEF(VecVT), In1);
2997       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2998                                           DAG.getUNDEF(VecVT), In2);
2999     } else {
3000       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3001       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3002     }
3003   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3004     EltVT = MVT::i64;
3005     VecVT = MVT::v2i64;
3006
3007     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3008     // immediate moves cannot materialize that in a single instruction for
3009     // 64-bit elements. Instead, materialize zero and then negate it.
3010     EltMask = DAG.getConstant(0, EltVT);
3011
3012     if (!VT.isVector()) {
3013       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3014                                           DAG.getUNDEF(VecVT), In1);
3015       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3016                                           DAG.getUNDEF(VecVT), In2);
3017     } else {
3018       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3019       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3020     }
3021   } else {
3022     llvm_unreachable("Invalid type for copysign!");
3023   }
3024
3025   std::vector<SDValue> BuildVectorOps;
3026   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3027     BuildVectorOps.push_back(EltMask);
3028
3029   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3030
3031   // If we couldn't materialize the mask above, then the mask vector will be
3032   // the zero vector, and we need to negate it here.
3033   if (VT == MVT::f64 || VT == MVT::v2f64) {
3034     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3035     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3036     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3037   }
3038
3039   SDValue Sel =
3040       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3041
3042   if (VT == MVT::f32)
3043     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3044   else if (VT == MVT::f64)
3045     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3046   else
3047     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3048 }
3049
3050 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3051   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3052           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3053     return SDValue();
3054
3055   // While there is no integer popcount instruction, it can
3056   // be more efficiently lowered to the following sequence that uses
3057   // AdvSIMD registers/instructions as long as the copies to/from
3058   // the AdvSIMD registers are cheap.
3059   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3060   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3061   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3062   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3063   SDValue Val = Op.getOperand(0);
3064   SDLoc DL(Op);
3065   EVT VT = Op.getValueType();
3066   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3067
3068   SDValue VecVal;
3069   if (VT == MVT::i32) {
3070     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3071     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3072                                        VecVal);
3073   } else {
3074     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3075   }
3076
3077   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3078   SDValue UaddLV = DAG.getNode(
3079       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3080       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3081
3082   if (VT == MVT::i64)
3083     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3084   return UaddLV;
3085 }
3086
3087 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3088
3089   if (Op.getValueType().isVector())
3090     return LowerVSETCC(Op, DAG);
3091
3092   SDValue LHS = Op.getOperand(0);
3093   SDValue RHS = Op.getOperand(1);
3094   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3095   SDLoc dl(Op);
3096
3097   // We chose ZeroOrOneBooleanContents, so use zero and one.
3098   EVT VT = Op.getValueType();
3099   SDValue TVal = DAG.getConstant(1, VT);
3100   SDValue FVal = DAG.getConstant(0, VT);
3101
3102   // Handle f128 first, since one possible outcome is a normal integer
3103   // comparison which gets picked up by the next if statement.
3104   if (LHS.getValueType() == MVT::f128) {
3105     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3106
3107     // If softenSetCCOperands returned a scalar, use it.
3108     if (!RHS.getNode()) {
3109       assert(LHS.getValueType() == Op.getValueType() &&
3110              "Unexpected setcc expansion!");
3111       return LHS;
3112     }
3113   }
3114
3115   if (LHS.getValueType().isInteger()) {
3116     SDValue CCVal;
3117     SDValue Cmp =
3118         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3119
3120     // Note that we inverted the condition above, so we reverse the order of
3121     // the true and false operands here.  This will allow the setcc to be
3122     // matched to a single CSINC instruction.
3123     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3124   }
3125
3126   // Now we know we're dealing with FP values.
3127   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3128
3129   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3130   // and do the comparison.
3131   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3132
3133   AArch64CC::CondCode CC1, CC2;
3134   changeFPCCToAArch64CC(CC, CC1, CC2);
3135   if (CC2 == AArch64CC::AL) {
3136     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3137     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3138
3139     // Note that we inverted the condition above, so we reverse the order of
3140     // the true and false operands here.  This will allow the setcc to be
3141     // matched to a single CSINC instruction.
3142     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3143   } else {
3144     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3145     // totally clean.  Some of them require two CSELs to implement.  As is in
3146     // this case, we emit the first CSEL and then emit a second using the output
3147     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3148
3149     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3150     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3151     SDValue CS1 =
3152         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3153
3154     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3155     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3156   }
3157 }
3158
3159 /// A SELECT_CC operation is really some kind of max or min if both values being
3160 /// compared are, in some sense, equal to the results in either case. However,
3161 /// it is permissible to compare f32 values and produce directly extended f64
3162 /// values.
3163 ///
3164 /// Extending the comparison operands would also be allowed, but is less likely
3165 /// to happen in practice since their use is right here. Note that truncate
3166 /// operations would *not* be semantically equivalent.
3167 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3168   if (Cmp == Result)
3169     return true;
3170
3171   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3172   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3173   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3174       Result.getValueType() == MVT::f64) {
3175     bool Lossy;
3176     APFloat CmpVal = CCmp->getValueAPF();
3177     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3178     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3179   }
3180
3181   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3182 }
3183
3184 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3185                                            SelectionDAG &DAG) const {
3186   SDValue CC = Op->getOperand(0);
3187   SDValue TVal = Op->getOperand(1);
3188   SDValue FVal = Op->getOperand(2);
3189   SDLoc DL(Op);
3190
3191   unsigned Opc = CC.getOpcode();
3192   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3193   // instruction.
3194   if (CC.getResNo() == 1 &&
3195       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3196        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3197     // Only lower legal XALUO ops.
3198     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3199       return SDValue();
3200
3201     AArch64CC::CondCode OFCC;
3202     SDValue Value, Overflow;
3203     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3204     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3205
3206     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3207                        CCVal, Overflow);
3208   }
3209
3210   if (CC.getOpcode() == ISD::SETCC)
3211     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3212                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3213   else
3214     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3215                            FVal, ISD::SETNE);
3216 }
3217
3218 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3219                                               SelectionDAG &DAG) const {
3220   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3221   SDValue LHS = Op.getOperand(0);
3222   SDValue RHS = Op.getOperand(1);
3223   SDValue TVal = Op.getOperand(2);
3224   SDValue FVal = Op.getOperand(3);
3225   SDLoc dl(Op);
3226
3227   // Handle f128 first, because it will result in a comparison of some RTLIB
3228   // call result against zero.
3229   if (LHS.getValueType() == MVT::f128) {
3230     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3231
3232     // If softenSetCCOperands returned a scalar, we need to compare the result
3233     // against zero to select between true and false values.
3234     if (!RHS.getNode()) {
3235       RHS = DAG.getConstant(0, LHS.getValueType());
3236       CC = ISD::SETNE;
3237     }
3238   }
3239
3240   // Handle integers first.
3241   if (LHS.getValueType().isInteger()) {
3242     assert((LHS.getValueType() == RHS.getValueType()) &&
3243            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3244
3245     unsigned Opcode = AArch64ISD::CSEL;
3246
3247     // If both the TVal and the FVal are constants, see if we can swap them in
3248     // order to for a CSINV or CSINC out of them.
3249     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3250     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3251
3252     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3253       std::swap(TVal, FVal);
3254       std::swap(CTVal, CFVal);
3255       CC = ISD::getSetCCInverse(CC, true);
3256     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3257       std::swap(TVal, FVal);
3258       std::swap(CTVal, CFVal);
3259       CC = ISD::getSetCCInverse(CC, true);
3260     } else if (TVal.getOpcode() == ISD::XOR) {
3261       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3262       // with a CSINV rather than a CSEL.
3263       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3264
3265       if (CVal && CVal->isAllOnesValue()) {
3266         std::swap(TVal, FVal);
3267         std::swap(CTVal, CFVal);
3268         CC = ISD::getSetCCInverse(CC, true);
3269       }
3270     } else if (TVal.getOpcode() == ISD::SUB) {
3271       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3272       // that we can match with a CSNEG rather than a CSEL.
3273       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3274
3275       if (CVal && CVal->isNullValue()) {
3276         std::swap(TVal, FVal);
3277         std::swap(CTVal, CFVal);
3278         CC = ISD::getSetCCInverse(CC, true);
3279       }
3280     } else if (CTVal && CFVal) {
3281       const int64_t TrueVal = CTVal->getSExtValue();
3282       const int64_t FalseVal = CFVal->getSExtValue();
3283       bool Swap = false;
3284
3285       // If both TVal and FVal are constants, see if FVal is the
3286       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3287       // instead of a CSEL in that case.
3288       if (TrueVal == ~FalseVal) {
3289         Opcode = AArch64ISD::CSINV;
3290       } else if (TrueVal == -FalseVal) {
3291         Opcode = AArch64ISD::CSNEG;
3292       } else if (TVal.getValueType() == MVT::i32) {
3293         // If our operands are only 32-bit wide, make sure we use 32-bit
3294         // arithmetic for the check whether we can use CSINC. This ensures that
3295         // the addition in the check will wrap around properly in case there is
3296         // an overflow (which would not be the case if we do the check with
3297         // 64-bit arithmetic).
3298         const uint32_t TrueVal32 = CTVal->getZExtValue();
3299         const uint32_t FalseVal32 = CFVal->getZExtValue();
3300
3301         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3302           Opcode = AArch64ISD::CSINC;
3303
3304           if (TrueVal32 > FalseVal32) {
3305             Swap = true;
3306           }
3307         }
3308         // 64-bit check whether we can use CSINC.
3309       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3310         Opcode = AArch64ISD::CSINC;
3311
3312         if (TrueVal > FalseVal) {
3313           Swap = true;
3314         }
3315       }
3316
3317       // Swap TVal and FVal if necessary.
3318       if (Swap) {
3319         std::swap(TVal, FVal);
3320         std::swap(CTVal, CFVal);
3321         CC = ISD::getSetCCInverse(CC, true);
3322       }
3323
3324       if (Opcode != AArch64ISD::CSEL) {
3325         // Drop FVal since we can get its value by simply inverting/negating
3326         // TVal.
3327         FVal = TVal;
3328       }
3329     }
3330
3331     SDValue CCVal;
3332     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3333
3334     EVT VT = Op.getValueType();
3335     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3336   }
3337
3338   // Now we know we're dealing with FP values.
3339   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3340   assert(LHS.getValueType() == RHS.getValueType());
3341   EVT VT = Op.getValueType();
3342
3343   // Try to match this select into a max/min operation, which have dedicated
3344   // opcode in the instruction set.
3345   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3346   // in no-NaNs mode.
3347   if (getTargetMachine().Options.NoNaNsFPMath) {
3348     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3349     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3350         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3351       CC = ISD::getSetCCSwappedOperands(CC);
3352       std::swap(MinMaxLHS, MinMaxRHS);
3353     }
3354
3355     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3356         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3357       switch (CC) {
3358       default:
3359         break;
3360       case ISD::SETGT:
3361       case ISD::SETGE:
3362       case ISD::SETUGT:
3363       case ISD::SETUGE:
3364       case ISD::SETOGT:
3365       case ISD::SETOGE:
3366         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3367         break;
3368       case ISD::SETLT:
3369       case ISD::SETLE:
3370       case ISD::SETULT:
3371       case ISD::SETULE:
3372       case ISD::SETOLT:
3373       case ISD::SETOLE:
3374         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3375         break;
3376       }
3377     }
3378   }
3379
3380   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3381   // and do the comparison.
3382   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3383
3384   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3385   // clean.  Some of them require two CSELs to implement.
3386   AArch64CC::CondCode CC1, CC2;
3387   changeFPCCToAArch64CC(CC, CC1, CC2);
3388   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3389   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3390
3391   // If we need a second CSEL, emit it, using the output of the first as the
3392   // RHS.  We're effectively OR'ing the two CC's together.
3393   if (CC2 != AArch64CC::AL) {
3394     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3395     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3396   }
3397
3398   // Otherwise, return the output of the first CSEL.
3399   return CS1;
3400 }
3401
3402 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3403                                               SelectionDAG &DAG) const {
3404   // Jump table entries as PC relative offsets. No additional tweaking
3405   // is necessary here. Just get the address of the jump table.
3406   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3407   EVT PtrVT = getPointerTy();
3408   SDLoc DL(Op);
3409
3410   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3411       !Subtarget->isTargetMachO()) {
3412     const unsigned char MO_NC = AArch64II::MO_NC;
3413     return DAG.getNode(
3414         AArch64ISD::WrapperLarge, DL, PtrVT,
3415         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3416         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3417         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3418         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3419                                AArch64II::MO_G0 | MO_NC));
3420   }
3421
3422   SDValue Hi =
3423       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3424   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3425                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3426   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3427   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3428 }
3429
3430 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3431                                                  SelectionDAG &DAG) const {
3432   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3433   EVT PtrVT = getPointerTy();
3434   SDLoc DL(Op);
3435
3436   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3437     // Use the GOT for the large code model on iOS.
3438     if (Subtarget->isTargetMachO()) {
3439       SDValue GotAddr = DAG.getTargetConstantPool(
3440           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3441           AArch64II::MO_GOT);
3442       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3443     }
3444
3445     const unsigned char MO_NC = AArch64II::MO_NC;
3446     return DAG.getNode(
3447         AArch64ISD::WrapperLarge, DL, PtrVT,
3448         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3449                                   CP->getOffset(), AArch64II::MO_G3),
3450         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3451                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3452         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3453                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3454         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3455                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3456   } else {
3457     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3458     // ELF, the only valid one on Darwin.
3459     SDValue Hi =
3460         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3461                                   CP->getOffset(), AArch64II::MO_PAGE);
3462     SDValue Lo = DAG.getTargetConstantPool(
3463         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3464         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3465
3466     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3467     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3468   }
3469 }
3470
3471 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3472                                                SelectionDAG &DAG) const {
3473   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3474   EVT PtrVT = getPointerTy();
3475   SDLoc DL(Op);
3476   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3477       !Subtarget->isTargetMachO()) {
3478     const unsigned char MO_NC = AArch64II::MO_NC;
3479     return DAG.getNode(
3480         AArch64ISD::WrapperLarge, DL, PtrVT,
3481         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3482         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3483         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3484         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3485   } else {
3486     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3487     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3488                                                              AArch64II::MO_NC);
3489     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3490     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3491   }
3492 }
3493
3494 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3495                                                  SelectionDAG &DAG) const {
3496   AArch64FunctionInfo *FuncInfo =
3497       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3498
3499   SDLoc DL(Op);
3500   SDValue FR =
3501       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3502   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3503   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3504                       MachinePointerInfo(SV), false, false, 0);
3505 }
3506
3507 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3508                                                 SelectionDAG &DAG) const {
3509   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3510   // Standard, section B.3.
3511   MachineFunction &MF = DAG.getMachineFunction();
3512   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3513   SDLoc DL(Op);
3514
3515   SDValue Chain = Op.getOperand(0);
3516   SDValue VAList = Op.getOperand(1);
3517   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3518   SmallVector<SDValue, 4> MemOps;
3519
3520   // void *__stack at offset 0
3521   SDValue Stack =
3522       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3523   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3524                                 MachinePointerInfo(SV), false, false, 8));
3525
3526   // void *__gr_top at offset 8
3527   int GPRSize = FuncInfo->getVarArgsGPRSize();
3528   if (GPRSize > 0) {
3529     SDValue GRTop, GRTopAddr;
3530
3531     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3532                             DAG.getConstant(8, getPointerTy()));
3533
3534     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3535     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3536                         DAG.getConstant(GPRSize, getPointerTy()));
3537
3538     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3539                                   MachinePointerInfo(SV, 8), false, false, 8));
3540   }
3541
3542   // void *__vr_top at offset 16
3543   int FPRSize = FuncInfo->getVarArgsFPRSize();
3544   if (FPRSize > 0) {
3545     SDValue VRTop, VRTopAddr;
3546     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3547                             DAG.getConstant(16, getPointerTy()));
3548
3549     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3550     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3551                         DAG.getConstant(FPRSize, getPointerTy()));
3552
3553     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3554                                   MachinePointerInfo(SV, 16), false, false, 8));
3555   }
3556
3557   // int __gr_offs at offset 24
3558   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3559                                    DAG.getConstant(24, getPointerTy()));
3560   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3561                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3562                                 false, 4));
3563
3564   // int __vr_offs at offset 28
3565   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3566                                    DAG.getConstant(28, getPointerTy()));
3567   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3568                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3569                                 false, 4));
3570
3571   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3572 }
3573
3574 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3575                                             SelectionDAG &DAG) const {
3576   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3577                                      : LowerAAPCS_VASTART(Op, DAG);
3578 }
3579
3580 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3581                                            SelectionDAG &DAG) const {
3582   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3583   // pointer.
3584   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3585   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3586   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3587
3588   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3589                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3590                        8, false, false, MachinePointerInfo(DestSV),
3591                        MachinePointerInfo(SrcSV));
3592 }
3593
3594 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3595   assert(Subtarget->isTargetDarwin() &&
3596          "automatic va_arg instruction only works on Darwin");
3597
3598   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3599   EVT VT = Op.getValueType();
3600   SDLoc DL(Op);
3601   SDValue Chain = Op.getOperand(0);
3602   SDValue Addr = Op.getOperand(1);
3603   unsigned Align = Op.getConstantOperandVal(3);
3604
3605   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3606                                MachinePointerInfo(V), false, false, false, 0);
3607   Chain = VAList.getValue(1);
3608
3609   if (Align > 8) {
3610     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3611     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3612                          DAG.getConstant(Align - 1, getPointerTy()));
3613     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3614                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3615   }
3616
3617   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3618   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3619
3620   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3621   // up to 64 bits.  At the very least, we have to increase the striding of the
3622   // vaargs list to match this, and for FP values we need to introduce
3623   // FP_ROUND nodes as well.
3624   if (VT.isInteger() && !VT.isVector())
3625     ArgSize = 8;
3626   bool NeedFPTrunc = false;
3627   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3628     ArgSize = 8;
3629     NeedFPTrunc = true;
3630   }
3631
3632   // Increment the pointer, VAList, to the next vaarg
3633   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3634                                DAG.getConstant(ArgSize, getPointerTy()));
3635   // Store the incremented VAList to the legalized pointer
3636   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3637                                  false, false, 0);
3638
3639   // Load the actual argument out of the pointer VAList
3640   if (NeedFPTrunc) {
3641     // Load the value as an f64.
3642     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3643                                  MachinePointerInfo(), false, false, false, 0);
3644     // Round the value down to an f32.
3645     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3646                                    DAG.getIntPtrConstant(1));
3647     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3648     // Merge the rounded value with the chain output of the load.
3649     return DAG.getMergeValues(Ops, DL);
3650   }
3651
3652   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3653                      false, false, 0);
3654 }
3655
3656 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3657                                               SelectionDAG &DAG) const {
3658   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3659   MFI->setFrameAddressIsTaken(true);
3660
3661   EVT VT = Op.getValueType();
3662   SDLoc DL(Op);
3663   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3664   SDValue FrameAddr =
3665       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3666   while (Depth--)
3667     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3668                             MachinePointerInfo(), false, false, false, 0);
3669   return FrameAddr;
3670 }
3671
3672 // FIXME? Maybe this could be a TableGen attribute on some registers and
3673 // this table could be generated automatically from RegInfo.
3674 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3675                                                   EVT VT) const {
3676   unsigned Reg = StringSwitch<unsigned>(RegName)
3677                        .Case("sp", AArch64::SP)
3678                        .Default(0);
3679   if (Reg)
3680     return Reg;
3681   report_fatal_error("Invalid register name global variable");
3682 }
3683
3684 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3685                                                SelectionDAG &DAG) const {
3686   MachineFunction &MF = DAG.getMachineFunction();
3687   MachineFrameInfo *MFI = MF.getFrameInfo();
3688   MFI->setReturnAddressIsTaken(true);
3689
3690   EVT VT = Op.getValueType();
3691   SDLoc DL(Op);
3692   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3693   if (Depth) {
3694     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3695     SDValue Offset = DAG.getConstant(8, getPointerTy());
3696     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3697                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3698                        MachinePointerInfo(), false, false, false, 0);
3699   }
3700
3701   // Return LR, which contains the return address. Mark it an implicit live-in.
3702   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3703   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3704 }
3705
3706 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3707 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3708 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3709                                                     SelectionDAG &DAG) const {
3710   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3711   EVT VT = Op.getValueType();
3712   unsigned VTBits = VT.getSizeInBits();
3713   SDLoc dl(Op);
3714   SDValue ShOpLo = Op.getOperand(0);
3715   SDValue ShOpHi = Op.getOperand(1);
3716   SDValue ShAmt = Op.getOperand(2);
3717   SDValue ARMcc;
3718   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3719
3720   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3721
3722   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3723                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3724   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3725   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3726                                    DAG.getConstant(VTBits, MVT::i64));
3727   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3728
3729   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3730                                ISD::SETGE, dl, DAG);
3731   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3732
3733   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3734   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3735   SDValue Lo =
3736       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3737
3738   // AArch64 shifts larger than the register width are wrapped rather than
3739   // clamped, so we can't just emit "hi >> x".
3740   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3741   SDValue TrueValHi = Opc == ISD::SRA
3742                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3743                                         DAG.getConstant(VTBits - 1, MVT::i64))
3744                           : DAG.getConstant(0, VT);
3745   SDValue Hi =
3746       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3747
3748   SDValue Ops[2] = { Lo, Hi };
3749   return DAG.getMergeValues(Ops, dl);
3750 }
3751
3752 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3753 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3754 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3755                                                  SelectionDAG &DAG) const {
3756   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3757   EVT VT = Op.getValueType();
3758   unsigned VTBits = VT.getSizeInBits();
3759   SDLoc dl(Op);
3760   SDValue ShOpLo = Op.getOperand(0);
3761   SDValue ShOpHi = Op.getOperand(1);
3762   SDValue ShAmt = Op.getOperand(2);
3763   SDValue ARMcc;
3764
3765   assert(Op.getOpcode() == ISD::SHL_PARTS);
3766   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3767                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3768   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3769   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3770                                    DAG.getConstant(VTBits, MVT::i64));
3771   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3772   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3773
3774   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3775
3776   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3777                                ISD::SETGE, dl, DAG);
3778   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3779   SDValue Hi =
3780       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3781
3782   // AArch64 shifts of larger than register sizes are wrapped rather than
3783   // clamped, so we can't just emit "lo << a" if a is too big.
3784   SDValue TrueValLo = DAG.getConstant(0, VT);
3785   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3786   SDValue Lo =
3787       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3788
3789   SDValue Ops[2] = { Lo, Hi };
3790   return DAG.getMergeValues(Ops, dl);
3791 }
3792
3793 bool AArch64TargetLowering::isOffsetFoldingLegal(
3794     const GlobalAddressSDNode *GA) const {
3795   // The AArch64 target doesn't support folding offsets into global addresses.
3796   return false;
3797 }
3798
3799 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3800   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3801   // FIXME: We should be able to handle f128 as well with a clever lowering.
3802   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3803     return true;
3804
3805   if (VT == MVT::f64)
3806     return AArch64_AM::getFP64Imm(Imm) != -1;
3807   else if (VT == MVT::f32)
3808     return AArch64_AM::getFP32Imm(Imm) != -1;
3809   return false;
3810 }
3811
3812 //===----------------------------------------------------------------------===//
3813 //                          AArch64 Optimization Hooks
3814 //===----------------------------------------------------------------------===//
3815
3816 //===----------------------------------------------------------------------===//
3817 //                          AArch64 Inline Assembly Support
3818 //===----------------------------------------------------------------------===//
3819
3820 // Table of Constraints
3821 // TODO: This is the current set of constraints supported by ARM for the
3822 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3823 //
3824 // r - A general register
3825 // w - An FP/SIMD register of some size in the range v0-v31
3826 // x - An FP/SIMD register of some size in the range v0-v15
3827 // I - Constant that can be used with an ADD instruction
3828 // J - Constant that can be used with a SUB instruction
3829 // K - Constant that can be used with a 32-bit logical instruction
3830 // L - Constant that can be used with a 64-bit logical instruction
3831 // M - Constant that can be used as a 32-bit MOV immediate
3832 // N - Constant that can be used as a 64-bit MOV immediate
3833 // Q - A memory reference with base register and no offset
3834 // S - A symbolic address
3835 // Y - Floating point constant zero
3836 // Z - Integer constant zero
3837 //
3838 //   Note that general register operands will be output using their 64-bit x
3839 // register name, whatever the size of the variable, unless the asm operand
3840 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3841 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3842 // %q modifier.
3843
3844 /// getConstraintType - Given a constraint letter, return the type of
3845 /// constraint it is for this target.
3846 AArch64TargetLowering::ConstraintType
3847 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3848   if (Constraint.size() == 1) {
3849     switch (Constraint[0]) {
3850     default:
3851       break;
3852     case 'z':
3853       return C_Other;
3854     case 'x':
3855     case 'w':
3856       return C_RegisterClass;
3857     // An address with a single base register. Due to the way we
3858     // currently handle addresses it is the same as 'r'.
3859     case 'Q':
3860       return C_Memory;
3861     }
3862   }
3863   return TargetLowering::getConstraintType(Constraint);
3864 }
3865
3866 /// Examine constraint type and operand type and determine a weight value.
3867 /// This object must already have been set up with the operand type
3868 /// and the current alternative constraint selected.
3869 TargetLowering::ConstraintWeight
3870 AArch64TargetLowering::getSingleConstraintMatchWeight(
3871     AsmOperandInfo &info, const char *constraint) const {
3872   ConstraintWeight weight = CW_Invalid;
3873   Value *CallOperandVal = info.CallOperandVal;
3874   // If we don't have a value, we can't do a match,
3875   // but allow it at the lowest weight.
3876   if (!CallOperandVal)
3877     return CW_Default;
3878   Type *type = CallOperandVal->getType();
3879   // Look at the constraint type.
3880   switch (*constraint) {
3881   default:
3882     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3883     break;
3884   case 'x':
3885   case 'w':
3886     if (type->isFloatingPointTy() || type->isVectorTy())
3887       weight = CW_Register;
3888     break;
3889   case 'z':
3890     weight = CW_Constant;
3891     break;
3892   }
3893   return weight;
3894 }
3895
3896 std::pair<unsigned, const TargetRegisterClass *>
3897 AArch64TargetLowering::getRegForInlineAsmConstraint(
3898     const std::string &Constraint, MVT VT) const {
3899   if (Constraint.size() == 1) {
3900     switch (Constraint[0]) {
3901     case 'r':
3902       if (VT.getSizeInBits() == 64)
3903         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3904       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3905     case 'w':
3906       if (VT == MVT::f32)
3907         return std::make_pair(0U, &AArch64::FPR32RegClass);
3908       if (VT.getSizeInBits() == 64)
3909         return std::make_pair(0U, &AArch64::FPR64RegClass);
3910       if (VT.getSizeInBits() == 128)
3911         return std::make_pair(0U, &AArch64::FPR128RegClass);
3912       break;
3913     // The instructions that this constraint is designed for can
3914     // only take 128-bit registers so just use that regclass.
3915     case 'x':
3916       if (VT.getSizeInBits() == 128)
3917         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3918       break;
3919     }
3920   }
3921   if (StringRef("{cc}").equals_lower(Constraint))
3922     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3923
3924   // Use the default implementation in TargetLowering to convert the register
3925   // constraint into a member of a register class.
3926   std::pair<unsigned, const TargetRegisterClass *> Res;
3927   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3928
3929   // Not found as a standard register?
3930   if (!Res.second) {
3931     unsigned Size = Constraint.size();
3932     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3933         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3934       const std::string Reg =
3935           std::string(&Constraint[2], &Constraint[Size - 1]);
3936       int RegNo = atoi(Reg.c_str());
3937       if (RegNo >= 0 && RegNo <= 31) {
3938         // v0 - v31 are aliases of q0 - q31.
3939         // By default we'll emit v0-v31 for this unless there's a modifier where
3940         // we'll emit the correct register as well.
3941         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3942         Res.second = &AArch64::FPR128RegClass;
3943       }
3944     }
3945   }
3946
3947   return Res;
3948 }
3949
3950 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3951 /// vector.  If it is invalid, don't add anything to Ops.
3952 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3953     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3954     SelectionDAG &DAG) const {
3955   SDValue Result;
3956
3957   // Currently only support length 1 constraints.
3958   if (Constraint.length() != 1)
3959     return;
3960
3961   char ConstraintLetter = Constraint[0];
3962   switch (ConstraintLetter) {
3963   default:
3964     break;
3965
3966   // This set of constraints deal with valid constants for various instructions.
3967   // Validate and return a target constant for them if we can.
3968   case 'z': {
3969     // 'z' maps to xzr or wzr so it needs an input of 0.
3970     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3971     if (!C || C->getZExtValue() != 0)
3972       return;
3973
3974     if (Op.getValueType() == MVT::i64)
3975       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
3976     else
3977       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
3978     break;
3979   }
3980
3981   case 'I':
3982   case 'J':
3983   case 'K':
3984   case 'L':
3985   case 'M':
3986   case 'N':
3987     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3988     if (!C)
3989       return;
3990
3991     // Grab the value and do some validation.
3992     uint64_t CVal = C->getZExtValue();
3993     switch (ConstraintLetter) {
3994     // The I constraint applies only to simple ADD or SUB immediate operands:
3995     // i.e. 0 to 4095 with optional shift by 12
3996     // The J constraint applies only to ADD or SUB immediates that would be
3997     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
3998     // instruction [or vice versa], in other words -1 to -4095 with optional
3999     // left shift by 12.
4000     case 'I':
4001       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4002         break;
4003       return;
4004     case 'J': {
4005       uint64_t NVal = -C->getSExtValue();
4006       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
4007         break;
4008       return;
4009     }
4010     // The K and L constraints apply *only* to logical immediates, including
4011     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4012     // been removed and MOV should be used). So these constraints have to
4013     // distinguish between bit patterns that are valid 32-bit or 64-bit
4014     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4015     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4016     // versa.
4017     case 'K':
4018       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4019         break;
4020       return;
4021     case 'L':
4022       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4023         break;
4024       return;
4025     // The M and N constraints are a superset of K and L respectively, for use
4026     // with the MOV (immediate) alias. As well as the logical immediates they
4027     // also match 32 or 64-bit immediates that can be loaded either using a
4028     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4029     // (M) or 64-bit 0x1234000000000000 (N) etc.
4030     // As a note some of this code is liberally stolen from the asm parser.
4031     case 'M': {
4032       if (!isUInt<32>(CVal))
4033         return;
4034       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4035         break;
4036       if ((CVal & 0xFFFF) == CVal)
4037         break;
4038       if ((CVal & 0xFFFF0000ULL) == CVal)
4039         break;
4040       uint64_t NCVal = ~(uint32_t)CVal;
4041       if ((NCVal & 0xFFFFULL) == NCVal)
4042         break;
4043       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4044         break;
4045       return;
4046     }
4047     case 'N': {
4048       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4049         break;
4050       if ((CVal & 0xFFFFULL) == CVal)
4051         break;
4052       if ((CVal & 0xFFFF0000ULL) == CVal)
4053         break;
4054       if ((CVal & 0xFFFF00000000ULL) == CVal)
4055         break;
4056       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4057         break;
4058       uint64_t NCVal = ~CVal;
4059       if ((NCVal & 0xFFFFULL) == NCVal)
4060         break;
4061       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4062         break;
4063       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4064         break;
4065       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4066         break;
4067       return;
4068     }
4069     default:
4070       return;
4071     }
4072
4073     // All assembler immediates are 64-bit integers.
4074     Result = DAG.getTargetConstant(CVal, MVT::i64);
4075     break;
4076   }
4077
4078   if (Result.getNode()) {
4079     Ops.push_back(Result);
4080     return;
4081   }
4082
4083   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4084 }
4085
4086 //===----------------------------------------------------------------------===//
4087 //                     AArch64 Advanced SIMD Support
4088 //===----------------------------------------------------------------------===//
4089
4090 /// WidenVector - Given a value in the V64 register class, produce the
4091 /// equivalent value in the V128 register class.
4092 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4093   EVT VT = V64Reg.getValueType();
4094   unsigned NarrowSize = VT.getVectorNumElements();
4095   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4096   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4097   SDLoc DL(V64Reg);
4098
4099   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4100                      V64Reg, DAG.getConstant(0, MVT::i32));
4101 }
4102
4103 /// getExtFactor - Determine the adjustment factor for the position when
4104 /// generating an "extract from vector registers" instruction.
4105 static unsigned getExtFactor(SDValue &V) {
4106   EVT EltType = V.getValueType().getVectorElementType();
4107   return EltType.getSizeInBits() / 8;
4108 }
4109
4110 /// NarrowVector - Given a value in the V128 register class, produce the
4111 /// equivalent value in the V64 register class.
4112 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4113   EVT VT = V128Reg.getValueType();
4114   unsigned WideSize = VT.getVectorNumElements();
4115   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4116   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4117   SDLoc DL(V128Reg);
4118
4119   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4120 }
4121
4122 // Gather data to see if the operation can be modelled as a
4123 // shuffle in combination with VEXTs.
4124 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4125                                                   SelectionDAG &DAG) const {
4126   SDLoc dl(Op);
4127   EVT VT = Op.getValueType();
4128   unsigned NumElts = VT.getVectorNumElements();
4129
4130   SmallVector<SDValue, 2> SourceVecs;
4131   SmallVector<unsigned, 2> MinElts;
4132   SmallVector<unsigned, 2> MaxElts;
4133
4134   for (unsigned i = 0; i < NumElts; ++i) {
4135     SDValue V = Op.getOperand(i);
4136     if (V.getOpcode() == ISD::UNDEF)
4137       continue;
4138     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4139       // A shuffle can only come from building a vector from various
4140       // elements of other vectors.
4141       return SDValue();
4142     }
4143
4144     // Record this extraction against the appropriate vector if possible...
4145     SDValue SourceVec = V.getOperand(0);
4146     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4147     bool FoundSource = false;
4148     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4149       if (SourceVecs[j] == SourceVec) {
4150         if (MinElts[j] > EltNo)
4151           MinElts[j] = EltNo;
4152         if (MaxElts[j] < EltNo)
4153           MaxElts[j] = EltNo;
4154         FoundSource = true;
4155         break;
4156       }
4157     }
4158
4159     // Or record a new source if not...
4160     if (!FoundSource) {
4161       SourceVecs.push_back(SourceVec);
4162       MinElts.push_back(EltNo);
4163       MaxElts.push_back(EltNo);
4164     }
4165   }
4166
4167   // Currently only do something sane when at most two source vectors
4168   // involved.
4169   if (SourceVecs.size() > 2)
4170     return SDValue();
4171
4172   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4173   int VEXTOffsets[2] = { 0, 0 };
4174
4175   // This loop extracts the usage patterns of the source vectors
4176   // and prepares appropriate SDValues for a shuffle if possible.
4177   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4178     if (SourceVecs[i].getValueType() == VT) {
4179       // No VEXT necessary
4180       ShuffleSrcs[i] = SourceVecs[i];
4181       VEXTOffsets[i] = 0;
4182       continue;
4183     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4184       // We can pad out the smaller vector for free, so if it's part of a
4185       // shuffle...
4186       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, SourceVecs[i],
4187                                    DAG.getUNDEF(SourceVecs[i].getValueType()));
4188       continue;
4189     }
4190
4191     // Don't attempt to extract subvectors from BUILD_VECTOR sources
4192     // that expand or trunc the original value.
4193     // TODO: We can try to bitcast and ANY_EXTEND the result but
4194     // we need to consider the cost of vector ANY_EXTEND, and the
4195     // legality of all the types.
4196     if (SourceVecs[i].getValueType().getVectorElementType() !=
4197         VT.getVectorElementType())
4198       return SDValue();
4199
4200     // Since only 64-bit and 128-bit vectors are legal on ARM and
4201     // we've eliminated the other cases...
4202     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2 * NumElts &&
4203            "unexpected vector sizes in ReconstructShuffle");
4204
4205     if (MaxElts[i] - MinElts[i] >= NumElts) {
4206       // Span too large for a VEXT to cope
4207       return SDValue();
4208     }
4209
4210     if (MinElts[i] >= NumElts) {
4211       // The extraction can just take the second half
4212       VEXTOffsets[i] = NumElts;
4213       ShuffleSrcs[i] =
4214           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
4215                       DAG.getIntPtrConstant(NumElts));
4216     } else if (MaxElts[i] < NumElts) {
4217       // The extraction can just take the first half
4218       VEXTOffsets[i] = 0;
4219       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4220                                    SourceVecs[i], DAG.getIntPtrConstant(0));
4221     } else {
4222       // An actual VEXT is needed
4223       VEXTOffsets[i] = MinElts[i];
4224       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4225                                      SourceVecs[i], DAG.getIntPtrConstant(0));
4226       SDValue VEXTSrc2 =
4227           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
4228                       DAG.getIntPtrConstant(NumElts));
4229       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
4230       ShuffleSrcs[i] = DAG.getNode(AArch64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
4231                                    DAG.getConstant(Imm, MVT::i32));
4232     }
4233   }
4234
4235   SmallVector<int, 8> Mask;
4236
4237   for (unsigned i = 0; i < NumElts; ++i) {
4238     SDValue Entry = Op.getOperand(i);
4239     if (Entry.getOpcode() == ISD::UNDEF) {
4240       Mask.push_back(-1);
4241       continue;
4242     }
4243
4244     SDValue ExtractVec = Entry.getOperand(0);
4245     int ExtractElt =
4246         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
4247     if (ExtractVec == SourceVecs[0]) {
4248       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4249     } else {
4250       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4251     }
4252   }
4253
4254   // Final check before we try to produce nonsense...
4255   if (isShuffleMaskLegal(Mask, VT))
4256     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4257                                 &Mask[0]);
4258
4259   return SDValue();
4260 }
4261
4262 // check if an EXT instruction can handle the shuffle mask when the
4263 // vector sources of the shuffle are the same.
4264 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4265   unsigned NumElts = VT.getVectorNumElements();
4266
4267   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4268   if (M[0] < 0)
4269     return false;
4270
4271   Imm = M[0];
4272
4273   // If this is a VEXT shuffle, the immediate value is the index of the first
4274   // element.  The other shuffle indices must be the successive elements after
4275   // the first one.
4276   unsigned ExpectedElt = Imm;
4277   for (unsigned i = 1; i < NumElts; ++i) {
4278     // Increment the expected index.  If it wraps around, just follow it
4279     // back to index zero and keep going.
4280     ++ExpectedElt;
4281     if (ExpectedElt == NumElts)
4282       ExpectedElt = 0;
4283
4284     if (M[i] < 0)
4285       continue; // ignore UNDEF indices
4286     if (ExpectedElt != static_cast<unsigned>(M[i]))
4287       return false;
4288   }
4289
4290   return true;
4291 }
4292
4293 // check if an EXT instruction can handle the shuffle mask when the
4294 // vector sources of the shuffle are different.
4295 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4296                       unsigned &Imm) {
4297   // Look for the first non-undef element.
4298   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4299       [](int Elt) {return Elt >= 0;});
4300
4301   // Benefit form APInt to handle overflow when calculating expected element.
4302   unsigned NumElts = VT.getVectorNumElements();
4303   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4304   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4305   // The following shuffle indices must be the successive elements after the
4306   // first real element.
4307   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4308       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4309   if (FirstWrongElt != M.end())
4310     return false;
4311
4312   // The index of an EXT is the first element if it is not UNDEF.
4313   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4314   // value of the first element.  E.g.
4315   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4316   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4317   // ExpectedElt is the last mask index plus 1.
4318   Imm = ExpectedElt.getZExtValue();
4319
4320   // There are two difference cases requiring to reverse input vectors.
4321   // For example, for vector <4 x i32> we have the following cases,
4322   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4323   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4324   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4325   // to reverse two input vectors.
4326   if (Imm < NumElts)
4327     ReverseEXT = true;
4328   else
4329     Imm -= NumElts;
4330
4331   return true;
4332 }
4333
4334 /// isREVMask - Check if a vector shuffle corresponds to a REV
4335 /// instruction with the specified blocksize.  (The order of the elements
4336 /// within each block of the vector is reversed.)
4337 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4338   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4339          "Only possible block sizes for REV are: 16, 32, 64");
4340
4341   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4342   if (EltSz == 64)
4343     return false;
4344
4345   unsigned NumElts = VT.getVectorNumElements();
4346   unsigned BlockElts = M[0] + 1;
4347   // If the first shuffle index is UNDEF, be optimistic.
4348   if (M[0] < 0)
4349     BlockElts = BlockSize / EltSz;
4350
4351   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4352     return false;
4353
4354   for (unsigned i = 0; i < NumElts; ++i) {
4355     if (M[i] < 0)
4356       continue; // ignore UNDEF indices
4357     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4358       return false;
4359   }
4360
4361   return true;
4362 }
4363
4364 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4365   unsigned NumElts = VT.getVectorNumElements();
4366   WhichResult = (M[0] == 0 ? 0 : 1);
4367   unsigned Idx = WhichResult * NumElts / 2;
4368   for (unsigned i = 0; i != NumElts; i += 2) {
4369     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4370         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4371       return false;
4372     Idx += 1;
4373   }
4374
4375   return true;
4376 }
4377
4378 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4379   unsigned NumElts = VT.getVectorNumElements();
4380   WhichResult = (M[0] == 0 ? 0 : 1);
4381   for (unsigned i = 0; i != NumElts; ++i) {
4382     if (M[i] < 0)
4383       continue; // ignore UNDEF indices
4384     if ((unsigned)M[i] != 2 * i + WhichResult)
4385       return false;
4386   }
4387
4388   return true;
4389 }
4390
4391 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4392   unsigned NumElts = VT.getVectorNumElements();
4393   WhichResult = (M[0] == 0 ? 0 : 1);
4394   for (unsigned i = 0; i < NumElts; i += 2) {
4395     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4396         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4397       return false;
4398   }
4399   return true;
4400 }
4401
4402 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4403 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4404 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4405 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4406   unsigned NumElts = VT.getVectorNumElements();
4407   WhichResult = (M[0] == 0 ? 0 : 1);
4408   unsigned Idx = WhichResult * NumElts / 2;
4409   for (unsigned i = 0; i != NumElts; i += 2) {
4410     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4411         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4412       return false;
4413     Idx += 1;
4414   }
4415
4416   return true;
4417 }
4418
4419 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4420 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4421 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4422 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4423   unsigned Half = VT.getVectorNumElements() / 2;
4424   WhichResult = (M[0] == 0 ? 0 : 1);
4425   for (unsigned j = 0; j != 2; ++j) {
4426     unsigned Idx = WhichResult;
4427     for (unsigned i = 0; i != Half; ++i) {
4428       int MIdx = M[i + j * Half];
4429       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4430         return false;
4431       Idx += 2;
4432     }
4433   }
4434
4435   return true;
4436 }
4437
4438 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4439 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4440 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4441 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4442   unsigned NumElts = VT.getVectorNumElements();
4443   WhichResult = (M[0] == 0 ? 0 : 1);
4444   for (unsigned i = 0; i < NumElts; i += 2) {
4445     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4446         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4447       return false;
4448   }
4449   return true;
4450 }
4451
4452 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4453                       bool &DstIsLeft, int &Anomaly) {
4454   if (M.size() != static_cast<size_t>(NumInputElements))
4455     return false;
4456
4457   int NumLHSMatch = 0, NumRHSMatch = 0;
4458   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4459
4460   for (int i = 0; i < NumInputElements; ++i) {
4461     if (M[i] == -1) {
4462       ++NumLHSMatch;
4463       ++NumRHSMatch;
4464       continue;
4465     }
4466
4467     if (M[i] == i)
4468       ++NumLHSMatch;
4469     else
4470       LastLHSMismatch = i;
4471
4472     if (M[i] == i + NumInputElements)
4473       ++NumRHSMatch;
4474     else
4475       LastRHSMismatch = i;
4476   }
4477
4478   if (NumLHSMatch == NumInputElements - 1) {
4479     DstIsLeft = true;
4480     Anomaly = LastLHSMismatch;
4481     return true;
4482   } else if (NumRHSMatch == NumInputElements - 1) {
4483     DstIsLeft = false;
4484     Anomaly = LastRHSMismatch;
4485     return true;
4486   }
4487
4488   return false;
4489 }
4490
4491 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4492   if (VT.getSizeInBits() != 128)
4493     return false;
4494
4495   unsigned NumElts = VT.getVectorNumElements();
4496
4497   for (int I = 0, E = NumElts / 2; I != E; I++) {
4498     if (Mask[I] != I)
4499       return false;
4500   }
4501
4502   int Offset = NumElts / 2;
4503   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4504     if (Mask[I] != I + SplitLHS * Offset)
4505       return false;
4506   }
4507
4508   return true;
4509 }
4510
4511 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4512   SDLoc DL(Op);
4513   EVT VT = Op.getValueType();
4514   SDValue V0 = Op.getOperand(0);
4515   SDValue V1 = Op.getOperand(1);
4516   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4517
4518   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4519       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4520     return SDValue();
4521
4522   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4523
4524   if (!isConcatMask(Mask, VT, SplitV0))
4525     return SDValue();
4526
4527   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4528                                 VT.getVectorNumElements() / 2);
4529   if (SplitV0) {
4530     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4531                      DAG.getConstant(0, MVT::i64));
4532   }
4533   if (V1.getValueType().getSizeInBits() == 128) {
4534     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4535                      DAG.getConstant(0, MVT::i64));
4536   }
4537   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4538 }
4539
4540 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4541 /// the specified operations to build the shuffle.
4542 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4543                                       SDValue RHS, SelectionDAG &DAG,
4544                                       SDLoc dl) {
4545   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4546   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4547   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4548
4549   enum {
4550     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4551     OP_VREV,
4552     OP_VDUP0,
4553     OP_VDUP1,
4554     OP_VDUP2,
4555     OP_VDUP3,
4556     OP_VEXT1,
4557     OP_VEXT2,
4558     OP_VEXT3,
4559     OP_VUZPL, // VUZP, left result
4560     OP_VUZPR, // VUZP, right result
4561     OP_VZIPL, // VZIP, left result
4562     OP_VZIPR, // VZIP, right result
4563     OP_VTRNL, // VTRN, left result
4564     OP_VTRNR  // VTRN, right result
4565   };
4566
4567   if (OpNum == OP_COPY) {
4568     if (LHSID == (1 * 9 + 2) * 9 + 3)
4569       return LHS;
4570     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4571     return RHS;
4572   }
4573
4574   SDValue OpLHS, OpRHS;
4575   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4576   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4577   EVT VT = OpLHS.getValueType();
4578
4579   switch (OpNum) {
4580   default:
4581     llvm_unreachable("Unknown shuffle opcode!");
4582   case OP_VREV:
4583     // VREV divides the vector in half and swaps within the half.
4584     if (VT.getVectorElementType() == MVT::i32 ||
4585         VT.getVectorElementType() == MVT::f32)
4586       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4587     // vrev <4 x i16> -> REV32
4588     if (VT.getVectorElementType() == MVT::i16)
4589       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4590     // vrev <4 x i8> -> REV16
4591     assert(VT.getVectorElementType() == MVT::i8);
4592     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4593   case OP_VDUP0:
4594   case OP_VDUP1:
4595   case OP_VDUP2:
4596   case OP_VDUP3: {
4597     EVT EltTy = VT.getVectorElementType();
4598     unsigned Opcode;
4599     if (EltTy == MVT::i8)
4600       Opcode = AArch64ISD::DUPLANE8;
4601     else if (EltTy == MVT::i16)
4602       Opcode = AArch64ISD::DUPLANE16;
4603     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4604       Opcode = AArch64ISD::DUPLANE32;
4605     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4606       Opcode = AArch64ISD::DUPLANE64;
4607     else
4608       llvm_unreachable("Invalid vector element type?");
4609
4610     if (VT.getSizeInBits() == 64)
4611       OpLHS = WidenVector(OpLHS, DAG);
4612     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4613     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4614   }
4615   case OP_VEXT1:
4616   case OP_VEXT2:
4617   case OP_VEXT3: {
4618     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4619     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4620                        DAG.getConstant(Imm, MVT::i32));
4621   }
4622   case OP_VUZPL:
4623     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4624                        OpRHS);
4625   case OP_VUZPR:
4626     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4627                        OpRHS);
4628   case OP_VZIPL:
4629     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4630                        OpRHS);
4631   case OP_VZIPR:
4632     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4633                        OpRHS);
4634   case OP_VTRNL:
4635     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4636                        OpRHS);
4637   case OP_VTRNR:
4638     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4639                        OpRHS);
4640   }
4641 }
4642
4643 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4644                            SelectionDAG &DAG) {
4645   // Check to see if we can use the TBL instruction.
4646   SDValue V1 = Op.getOperand(0);
4647   SDValue V2 = Op.getOperand(1);
4648   SDLoc DL(Op);
4649
4650   EVT EltVT = Op.getValueType().getVectorElementType();
4651   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4652
4653   SmallVector<SDValue, 8> TBLMask;
4654   for (int Val : ShuffleMask) {
4655     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4656       unsigned Offset = Byte + Val * BytesPerElt;
4657       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4658     }
4659   }
4660
4661   MVT IndexVT = MVT::v8i8;
4662   unsigned IndexLen = 8;
4663   if (Op.getValueType().getSizeInBits() == 128) {
4664     IndexVT = MVT::v16i8;
4665     IndexLen = 16;
4666   }
4667
4668   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4669   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4670
4671   SDValue Shuffle;
4672   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4673     if (IndexLen == 8)
4674       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4675     Shuffle = DAG.getNode(
4676         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4677         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4678         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4679                     makeArrayRef(TBLMask.data(), IndexLen)));
4680   } else {
4681     if (IndexLen == 8) {
4682       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4683       Shuffle = DAG.getNode(
4684           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4685           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4686           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4687                       makeArrayRef(TBLMask.data(), IndexLen)));
4688     } else {
4689       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4690       // cannot currently represent the register constraints on the input
4691       // table registers.
4692       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4693       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4694       //                               &TBLMask[0], IndexLen));
4695       Shuffle = DAG.getNode(
4696           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4697           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4698           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4699                       makeArrayRef(TBLMask.data(), IndexLen)));
4700     }
4701   }
4702   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4703 }
4704
4705 static unsigned getDUPLANEOp(EVT EltType) {
4706   if (EltType == MVT::i8)
4707     return AArch64ISD::DUPLANE8;
4708   if (EltType == MVT::i16)
4709     return AArch64ISD::DUPLANE16;
4710   if (EltType == MVT::i32 || EltType == MVT::f32)
4711     return AArch64ISD::DUPLANE32;
4712   if (EltType == MVT::i64 || EltType == MVT::f64)
4713     return AArch64ISD::DUPLANE64;
4714
4715   llvm_unreachable("Invalid vector element type?");
4716 }
4717
4718 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4719                                                    SelectionDAG &DAG) const {
4720   SDLoc dl(Op);
4721   EVT VT = Op.getValueType();
4722
4723   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4724
4725   // Convert shuffles that are directly supported on NEON to target-specific
4726   // DAG nodes, instead of keeping them as shuffles and matching them again
4727   // during code selection.  This is more efficient and avoids the possibility
4728   // of inconsistencies between legalization and selection.
4729   ArrayRef<int> ShuffleMask = SVN->getMask();
4730
4731   SDValue V1 = Op.getOperand(0);
4732   SDValue V2 = Op.getOperand(1);
4733
4734   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4735                                        V1.getValueType().getSimpleVT())) {
4736     int Lane = SVN->getSplatIndex();
4737     // If this is undef splat, generate it via "just" vdup, if possible.
4738     if (Lane == -1)
4739       Lane = 0;
4740
4741     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4742       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4743                          V1.getOperand(0));
4744     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4745     // constant. If so, we can just reference the lane's definition directly.
4746     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4747         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4748       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4749
4750     // Otherwise, duplicate from the lane of the input vector.
4751     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4752
4753     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4754     // to make a vector of the same size as this SHUFFLE. We can ignore the
4755     // extract entirely, and canonicalise the concat using WidenVector.
4756     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4757       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4758       V1 = V1.getOperand(0);
4759     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4760       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4761       Lane -= Idx * VT.getVectorNumElements() / 2;
4762       V1 = WidenVector(V1.getOperand(Idx), DAG);
4763     } else if (VT.getSizeInBits() == 64)
4764       V1 = WidenVector(V1, DAG);
4765
4766     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4767   }
4768
4769   if (isREVMask(ShuffleMask, VT, 64))
4770     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4771   if (isREVMask(ShuffleMask, VT, 32))
4772     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4773   if (isREVMask(ShuffleMask, VT, 16))
4774     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4775
4776   bool ReverseEXT = false;
4777   unsigned Imm;
4778   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4779     if (ReverseEXT)
4780       std::swap(V1, V2);
4781     Imm *= getExtFactor(V1);
4782     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4783                        DAG.getConstant(Imm, MVT::i32));
4784   } else if (V2->getOpcode() == ISD::UNDEF &&
4785              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4786     Imm *= getExtFactor(V1);
4787     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4788                        DAG.getConstant(Imm, MVT::i32));
4789   }
4790
4791   unsigned WhichResult;
4792   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4793     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4794     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4795   }
4796   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4797     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4798     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4799   }
4800   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4801     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4802     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4803   }
4804
4805   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4806     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4807     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4808   }
4809   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4810     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4811     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4812   }
4813   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4814     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4815     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4816   }
4817
4818   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4819   if (Concat.getNode())
4820     return Concat;
4821
4822   bool DstIsLeft;
4823   int Anomaly;
4824   int NumInputElements = V1.getValueType().getVectorNumElements();
4825   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4826     SDValue DstVec = DstIsLeft ? V1 : V2;
4827     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4828
4829     SDValue SrcVec = V1;
4830     int SrcLane = ShuffleMask[Anomaly];
4831     if (SrcLane >= NumInputElements) {
4832       SrcVec = V2;
4833       SrcLane -= VT.getVectorNumElements();
4834     }
4835     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4836
4837     EVT ScalarVT = VT.getVectorElementType();
4838     if (ScalarVT.getSizeInBits() < 32)
4839       ScalarVT = MVT::i32;
4840
4841     return DAG.getNode(
4842         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4843         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4844         DstLaneV);
4845   }
4846
4847   // If the shuffle is not directly supported and it has 4 elements, use
4848   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4849   unsigned NumElts = VT.getVectorNumElements();
4850   if (NumElts == 4) {
4851     unsigned PFIndexes[4];
4852     for (unsigned i = 0; i != 4; ++i) {
4853       if (ShuffleMask[i] < 0)
4854         PFIndexes[i] = 8;
4855       else
4856         PFIndexes[i] = ShuffleMask[i];
4857     }
4858
4859     // Compute the index in the perfect shuffle table.
4860     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4861                             PFIndexes[2] * 9 + PFIndexes[3];
4862     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4863     unsigned Cost = (PFEntry >> 30);
4864
4865     if (Cost <= 4)
4866       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4867   }
4868
4869   return GenerateTBL(Op, ShuffleMask, DAG);
4870 }
4871
4872 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4873                                APInt &UndefBits) {
4874   EVT VT = BVN->getValueType(0);
4875   APInt SplatBits, SplatUndef;
4876   unsigned SplatBitSize;
4877   bool HasAnyUndefs;
4878   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4879     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4880
4881     for (unsigned i = 0; i < NumSplats; ++i) {
4882       CnstBits <<= SplatBitSize;
4883       UndefBits <<= SplatBitSize;
4884       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4885       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4886     }
4887
4888     return true;
4889   }
4890
4891   return false;
4892 }
4893
4894 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4895                                               SelectionDAG &DAG) const {
4896   BuildVectorSDNode *BVN =
4897       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4898   SDValue LHS = Op.getOperand(0);
4899   SDLoc dl(Op);
4900   EVT VT = Op.getValueType();
4901
4902   if (!BVN)
4903     return Op;
4904
4905   APInt CnstBits(VT.getSizeInBits(), 0);
4906   APInt UndefBits(VT.getSizeInBits(), 0);
4907   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4908     // We only have BIC vector immediate instruction, which is and-not.
4909     CnstBits = ~CnstBits;
4910
4911     // We make use of a little bit of goto ickiness in order to avoid having to
4912     // duplicate the immediate matching logic for the undef toggled case.
4913     bool SecondTry = false;
4914   AttemptModImm:
4915
4916     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4917       CnstBits = CnstBits.zextOrTrunc(64);
4918       uint64_t CnstVal = CnstBits.getZExtValue();
4919
4920       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4921         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
4922         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4923         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4924                                   DAG.getConstant(CnstVal, MVT::i32),
4925                                   DAG.getConstant(0, MVT::i32));
4926         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4927       }
4928
4929       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
4930         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
4931         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4932         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4933                                   DAG.getConstant(CnstVal, MVT::i32),
4934                                   DAG.getConstant(8, MVT::i32));
4935         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4936       }
4937
4938       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
4939         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
4940         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4941         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4942                                   DAG.getConstant(CnstVal, MVT::i32),
4943                                   DAG.getConstant(16, MVT::i32));
4944         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4945       }
4946
4947       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
4948         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
4949         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4950         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4951                                   DAG.getConstant(CnstVal, MVT::i32),
4952                                   DAG.getConstant(24, MVT::i32));
4953         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4954       }
4955
4956       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
4957         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
4958         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4959         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4960                                   DAG.getConstant(CnstVal, MVT::i32),
4961                                   DAG.getConstant(0, MVT::i32));
4962         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4963       }
4964
4965       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
4966         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
4967         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4968         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4969                                   DAG.getConstant(CnstVal, MVT::i32),
4970                                   DAG.getConstant(8, MVT::i32));
4971         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4972       }
4973     }
4974
4975     if (SecondTry)
4976       goto FailedModImm;
4977     SecondTry = true;
4978     CnstBits = ~UndefBits;
4979     goto AttemptModImm;
4980   }
4981
4982 // We can always fall back to a non-immediate AND.
4983 FailedModImm:
4984   return Op;
4985 }
4986
4987 // Specialized code to quickly find if PotentialBVec is a BuildVector that
4988 // consists of only the same constant int value, returned in reference arg
4989 // ConstVal
4990 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
4991                                      uint64_t &ConstVal) {
4992   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
4993   if (!Bvec)
4994     return false;
4995   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
4996   if (!FirstElt)
4997     return false;
4998   EVT VT = Bvec->getValueType(0);
4999   unsigned NumElts = VT.getVectorNumElements();
5000   for (unsigned i = 1; i < NumElts; ++i)
5001     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5002       return false;
5003   ConstVal = FirstElt->getZExtValue();
5004   return true;
5005 }
5006
5007 static unsigned getIntrinsicID(const SDNode *N) {
5008   unsigned Opcode = N->getOpcode();
5009   switch (Opcode) {
5010   default:
5011     return Intrinsic::not_intrinsic;
5012   case ISD::INTRINSIC_WO_CHAIN: {
5013     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5014     if (IID < Intrinsic::num_intrinsics)
5015       return IID;
5016     return Intrinsic::not_intrinsic;
5017   }
5018   }
5019 }
5020
5021 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5022 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5023 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5024 // Also, logical shift right -> sri, with the same structure.
5025 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5026   EVT VT = N->getValueType(0);
5027
5028   if (!VT.isVector())
5029     return SDValue();
5030
5031   SDLoc DL(N);
5032
5033   // Is the first op an AND?
5034   const SDValue And = N->getOperand(0);
5035   if (And.getOpcode() != ISD::AND)
5036     return SDValue();
5037
5038   // Is the second op an shl or lshr?
5039   SDValue Shift = N->getOperand(1);
5040   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5041   // or AArch64ISD::VLSHR vector, #shift
5042   unsigned ShiftOpc = Shift.getOpcode();
5043   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5044     return SDValue();
5045   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5046
5047   // Is the shift amount constant?
5048   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5049   if (!C2node)
5050     return SDValue();
5051
5052   // Is the and mask vector all constant?
5053   uint64_t C1;
5054   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5055     return SDValue();
5056
5057   // Is C1 == ~C2, taking into account how much one can shift elements of a
5058   // particular size?
5059   uint64_t C2 = C2node->getZExtValue();
5060   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5061   if (C2 > ElemSizeInBits)
5062     return SDValue();
5063   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5064   if ((C1 & ElemMask) != (~C2 & ElemMask))
5065     return SDValue();
5066
5067   SDValue X = And.getOperand(0);
5068   SDValue Y = Shift.getOperand(0);
5069
5070   unsigned Intrin =
5071       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5072   SDValue ResultSLI =
5073       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5074                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5075
5076   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5077   DEBUG(N->dump(&DAG));
5078   DEBUG(dbgs() << "into: \n");
5079   DEBUG(ResultSLI->dump(&DAG));
5080
5081   ++NumShiftInserts;
5082   return ResultSLI;
5083 }
5084
5085 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5086                                              SelectionDAG &DAG) const {
5087   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5088   if (EnableAArch64SlrGeneration) {
5089     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5090     if (Res.getNode())
5091       return Res;
5092   }
5093
5094   BuildVectorSDNode *BVN =
5095       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5096   SDValue LHS = Op.getOperand(1);
5097   SDLoc dl(Op);
5098   EVT VT = Op.getValueType();
5099
5100   // OR commutes, so try swapping the operands.
5101   if (!BVN) {
5102     LHS = Op.getOperand(0);
5103     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5104   }
5105   if (!BVN)
5106     return Op;
5107
5108   APInt CnstBits(VT.getSizeInBits(), 0);
5109   APInt UndefBits(VT.getSizeInBits(), 0);
5110   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5111     // We make use of a little bit of goto ickiness in order to avoid having to
5112     // duplicate the immediate matching logic for the undef toggled case.
5113     bool SecondTry = false;
5114   AttemptModImm:
5115
5116     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5117       CnstBits = CnstBits.zextOrTrunc(64);
5118       uint64_t CnstVal = CnstBits.getZExtValue();
5119
5120       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5121         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5122         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5123         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5124                                   DAG.getConstant(CnstVal, MVT::i32),
5125                                   DAG.getConstant(0, MVT::i32));
5126         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5127       }
5128
5129       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5130         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5131         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5132         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5133                                   DAG.getConstant(CnstVal, MVT::i32),
5134                                   DAG.getConstant(8, MVT::i32));
5135         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5136       }
5137
5138       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5139         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5140         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5141         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5142                                   DAG.getConstant(CnstVal, MVT::i32),
5143                                   DAG.getConstant(16, MVT::i32));
5144         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5145       }
5146
5147       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5148         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5149         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5150         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5151                                   DAG.getConstant(CnstVal, MVT::i32),
5152                                   DAG.getConstant(24, MVT::i32));
5153         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5154       }
5155
5156       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5157         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5158         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5159         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5160                                   DAG.getConstant(CnstVal, MVT::i32),
5161                                   DAG.getConstant(0, MVT::i32));
5162         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5163       }
5164
5165       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5166         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5167         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5168         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5169                                   DAG.getConstant(CnstVal, MVT::i32),
5170                                   DAG.getConstant(8, MVT::i32));
5171         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5172       }
5173     }
5174
5175     if (SecondTry)
5176       goto FailedModImm;
5177     SecondTry = true;
5178     CnstBits = UndefBits;
5179     goto AttemptModImm;
5180   }
5181
5182 // We can always fall back to a non-immediate OR.
5183 FailedModImm:
5184   return Op;
5185 }
5186
5187 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5188                                                  SelectionDAG &DAG) const {
5189   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5190   SDLoc dl(Op);
5191   EVT VT = Op.getValueType();
5192
5193   APInt CnstBits(VT.getSizeInBits(), 0);
5194   APInt UndefBits(VT.getSizeInBits(), 0);
5195   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5196     // We make use of a little bit of goto ickiness in order to avoid having to
5197     // duplicate the immediate matching logic for the undef toggled case.
5198     bool SecondTry = false;
5199   AttemptModImm:
5200
5201     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5202       CnstBits = CnstBits.zextOrTrunc(64);
5203       uint64_t CnstVal = CnstBits.getZExtValue();
5204
5205       // Certain magic vector constants (used to express things like NOT
5206       // and NEG) are passed through unmodified.  This allows codegen patterns
5207       // for these operations to match.  Special-purpose patterns will lower
5208       // these immediates to MOVIs if it proves necessary.
5209       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5210         return Op;
5211
5212       // The many faces of MOVI...
5213       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5214         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5215         if (VT.getSizeInBits() == 128) {
5216           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5217                                     DAG.getConstant(CnstVal, MVT::i32));
5218           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5219         }
5220
5221         // Support the V64 version via subregister insertion.
5222         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5223                                   DAG.getConstant(CnstVal, MVT::i32));
5224         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5225       }
5226
5227       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5228         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5229         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5230         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5231                                   DAG.getConstant(CnstVal, MVT::i32),
5232                                   DAG.getConstant(0, MVT::i32));
5233         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5234       }
5235
5236       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5237         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5238         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5239         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5240                                   DAG.getConstant(CnstVal, MVT::i32),
5241                                   DAG.getConstant(8, MVT::i32));
5242         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5243       }
5244
5245       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5246         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5247         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5248         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5249                                   DAG.getConstant(CnstVal, MVT::i32),
5250                                   DAG.getConstant(16, MVT::i32));
5251         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5252       }
5253
5254       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5255         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5256         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5257         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5258                                   DAG.getConstant(CnstVal, MVT::i32),
5259                                   DAG.getConstant(24, MVT::i32));
5260         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5261       }
5262
5263       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5264         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5265         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5266         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5267                                   DAG.getConstant(CnstVal, MVT::i32),
5268                                   DAG.getConstant(0, MVT::i32));
5269         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5270       }
5271
5272       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5273         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5274         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5275         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5276                                   DAG.getConstant(CnstVal, MVT::i32),
5277                                   DAG.getConstant(8, MVT::i32));
5278         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5279       }
5280
5281       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5282         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5283         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5284         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5285                                   DAG.getConstant(CnstVal, MVT::i32),
5286                                   DAG.getConstant(264, MVT::i32));
5287         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5288       }
5289
5290       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5291         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5292         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5293         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5294                                   DAG.getConstant(CnstVal, MVT::i32),
5295                                   DAG.getConstant(272, MVT::i32));
5296         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5297       }
5298
5299       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5300         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5301         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5302         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5303                                   DAG.getConstant(CnstVal, MVT::i32));
5304         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5305       }
5306
5307       // The few faces of FMOV...
5308       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5309         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5310         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5311         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5312                                   DAG.getConstant(CnstVal, MVT::i32));
5313         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5314       }
5315
5316       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5317           VT.getSizeInBits() == 128) {
5318         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5319         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5320                                   DAG.getConstant(CnstVal, MVT::i32));
5321         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5322       }
5323
5324       // The many faces of MVNI...
5325       CnstVal = ~CnstVal;
5326       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5327         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5328         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5329         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5330                                   DAG.getConstant(CnstVal, MVT::i32),
5331                                   DAG.getConstant(0, MVT::i32));
5332         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5333       }
5334
5335       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5336         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5337         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5338         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5339                                   DAG.getConstant(CnstVal, MVT::i32),
5340                                   DAG.getConstant(8, MVT::i32));
5341         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5342       }
5343
5344       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5345         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5346         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5347         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5348                                   DAG.getConstant(CnstVal, MVT::i32),
5349                                   DAG.getConstant(16, MVT::i32));
5350         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5351       }
5352
5353       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5354         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5355         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5356         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5357                                   DAG.getConstant(CnstVal, MVT::i32),
5358                                   DAG.getConstant(24, MVT::i32));
5359         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5360       }
5361
5362       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5363         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5364         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5365         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5366                                   DAG.getConstant(CnstVal, MVT::i32),
5367                                   DAG.getConstant(0, MVT::i32));
5368         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5369       }
5370
5371       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5372         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5373         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5374         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5375                                   DAG.getConstant(CnstVal, MVT::i32),
5376                                   DAG.getConstant(8, MVT::i32));
5377         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5378       }
5379
5380       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5381         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5382         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5383         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5384                                   DAG.getConstant(CnstVal, MVT::i32),
5385                                   DAG.getConstant(264, MVT::i32));
5386         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5387       }
5388
5389       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5390         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5391         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5392         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5393                                   DAG.getConstant(CnstVal, MVT::i32),
5394                                   DAG.getConstant(272, MVT::i32));
5395         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5396       }
5397     }
5398
5399     if (SecondTry)
5400       goto FailedModImm;
5401     SecondTry = true;
5402     CnstBits = UndefBits;
5403     goto AttemptModImm;
5404   }
5405 FailedModImm:
5406
5407   // Scan through the operands to find some interesting properties we can
5408   // exploit:
5409   //   1) If only one value is used, we can use a DUP, or
5410   //   2) if only the low element is not undef, we can just insert that, or
5411   //   3) if only one constant value is used (w/ some non-constant lanes),
5412   //      we can splat the constant value into the whole vector then fill
5413   //      in the non-constant lanes.
5414   //   4) FIXME: If different constant values are used, but we can intelligently
5415   //             select the values we'll be overwriting for the non-constant
5416   //             lanes such that we can directly materialize the vector
5417   //             some other way (MOVI, e.g.), we can be sneaky.
5418   unsigned NumElts = VT.getVectorNumElements();
5419   bool isOnlyLowElement = true;
5420   bool usesOnlyOneValue = true;
5421   bool usesOnlyOneConstantValue = true;
5422   bool isConstant = true;
5423   unsigned NumConstantLanes = 0;
5424   SDValue Value;
5425   SDValue ConstantValue;
5426   for (unsigned i = 0; i < NumElts; ++i) {
5427     SDValue V = Op.getOperand(i);
5428     if (V.getOpcode() == ISD::UNDEF)
5429       continue;
5430     if (i > 0)
5431       isOnlyLowElement = false;
5432     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5433       isConstant = false;
5434
5435     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5436       ++NumConstantLanes;
5437       if (!ConstantValue.getNode())
5438         ConstantValue = V;
5439       else if (ConstantValue != V)
5440         usesOnlyOneConstantValue = false;
5441     }
5442
5443     if (!Value.getNode())
5444       Value = V;
5445     else if (V != Value)
5446       usesOnlyOneValue = false;
5447   }
5448
5449   if (!Value.getNode())
5450     return DAG.getUNDEF(VT);
5451
5452   if (isOnlyLowElement)
5453     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5454
5455   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5456   // i32 and try again.
5457   if (usesOnlyOneValue) {
5458     if (!isConstant) {
5459       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5460           Value.getValueType() != VT)
5461         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5462
5463       // This is actually a DUPLANExx operation, which keeps everything vectory.
5464
5465       // DUPLANE works on 128-bit vectors, widen it if necessary.
5466       SDValue Lane = Value.getOperand(1);
5467       Value = Value.getOperand(0);
5468       if (Value.getValueType().getSizeInBits() == 64)
5469         Value = WidenVector(Value, DAG);
5470
5471       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5472       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5473     }
5474
5475     if (VT.getVectorElementType().isFloatingPoint()) {
5476       SmallVector<SDValue, 8> Ops;
5477       MVT NewType =
5478           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5479       for (unsigned i = 0; i < NumElts; ++i)
5480         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5481       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5482       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5483       Val = LowerBUILD_VECTOR(Val, DAG);
5484       if (Val.getNode())
5485         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5486     }
5487   }
5488
5489   // If there was only one constant value used and for more than one lane,
5490   // start by splatting that value, then replace the non-constant lanes. This
5491   // is better than the default, which will perform a separate initialization
5492   // for each lane.
5493   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5494     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5495     // Now insert the non-constant lanes.
5496     for (unsigned i = 0; i < NumElts; ++i) {
5497       SDValue V = Op.getOperand(i);
5498       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5499       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5500         // Note that type legalization likely mucked about with the VT of the
5501         // source operand, so we may have to convert it here before inserting.
5502         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5503       }
5504     }
5505     return Val;
5506   }
5507
5508   // If all elements are constants and the case above didn't get hit, fall back
5509   // to the default expansion, which will generate a load from the constant
5510   // pool.
5511   if (isConstant)
5512     return SDValue();
5513
5514   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5515   if (NumElts >= 4) {
5516     SDValue shuffle = ReconstructShuffle(Op, DAG);
5517     if (shuffle != SDValue())
5518       return shuffle;
5519   }
5520
5521   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5522   // know the default expansion would otherwise fall back on something even
5523   // worse. For a vector with one or two non-undef values, that's
5524   // scalar_to_vector for the elements followed by a shuffle (provided the
5525   // shuffle is valid for the target) and materialization element by element
5526   // on the stack followed by a load for everything else.
5527   if (!isConstant && !usesOnlyOneValue) {
5528     SDValue Vec = DAG.getUNDEF(VT);
5529     SDValue Op0 = Op.getOperand(0);
5530     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5531     unsigned i = 0;
5532     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5533     // a) Avoid a RMW dependency on the full vector register, and
5534     // b) Allow the register coalescer to fold away the copy if the
5535     //    value is already in an S or D register.
5536     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5537       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5538       MachineSDNode *N =
5539           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5540                              DAG.getTargetConstant(SubIdx, MVT::i32));
5541       Vec = SDValue(N, 0);
5542       ++i;
5543     }
5544     for (; i < NumElts; ++i) {
5545       SDValue V = Op.getOperand(i);
5546       if (V.getOpcode() == ISD::UNDEF)
5547         continue;
5548       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5549       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5550     }
5551     return Vec;
5552   }
5553
5554   // Just use the default expansion. We failed to find a better alternative.
5555   return SDValue();
5556 }
5557
5558 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5559                                                       SelectionDAG &DAG) const {
5560   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5561
5562   // Check for non-constant lane.
5563   if (!isa<ConstantSDNode>(Op.getOperand(2)))
5564     return SDValue();
5565
5566   EVT VT = Op.getOperand(0).getValueType();
5567
5568   // Insertion/extraction are legal for V128 types.
5569   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5570       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5571     return Op;
5572
5573   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5574       VT != MVT::v1i64 && VT != MVT::v2f32)
5575     return SDValue();
5576
5577   // For V64 types, we perform insertion by expanding the value
5578   // to a V128 type and perform the insertion on that.
5579   SDLoc DL(Op);
5580   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5581   EVT WideTy = WideVec.getValueType();
5582
5583   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5584                              Op.getOperand(1), Op.getOperand(2));
5585   // Re-narrow the resultant vector.
5586   return NarrowVector(Node, DAG);
5587 }
5588
5589 SDValue
5590 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5591                                                SelectionDAG &DAG) const {
5592   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5593
5594   // Check for non-constant lane.
5595   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5596     return SDValue();
5597
5598   EVT VT = Op.getOperand(0).getValueType();
5599
5600   // Insertion/extraction are legal for V128 types.
5601   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5602       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5603     return Op;
5604
5605   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5606       VT != MVT::v1i64 && VT != MVT::v2f32)
5607     return SDValue();
5608
5609   // For V64 types, we perform extraction by expanding the value
5610   // to a V128 type and perform the extraction on that.
5611   SDLoc DL(Op);
5612   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5613   EVT WideTy = WideVec.getValueType();
5614
5615   EVT ExtrTy = WideTy.getVectorElementType();
5616   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5617     ExtrTy = MVT::i32;
5618
5619   // For extractions, we just return the result directly.
5620   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5621                      Op.getOperand(1));
5622 }
5623
5624 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5625                                                       SelectionDAG &DAG) const {
5626   EVT VT = Op.getOperand(0).getValueType();
5627   SDLoc dl(Op);
5628   // Just in case...
5629   if (!VT.isVector())
5630     return SDValue();
5631
5632   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5633   if (!Cst)
5634     return SDValue();
5635   unsigned Val = Cst->getZExtValue();
5636
5637   unsigned Size = Op.getValueType().getSizeInBits();
5638   if (Val == 0) {
5639     switch (Size) {
5640     case 8:
5641       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5642                                         Op.getOperand(0));
5643     case 16:
5644       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5645                                         Op.getOperand(0));
5646     case 32:
5647       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5648                                         Op.getOperand(0));
5649     case 64:
5650       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5651                                         Op.getOperand(0));
5652     default:
5653       llvm_unreachable("Unexpected vector type in extract_subvector!");
5654     }
5655   }
5656   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5657   // that directly.
5658   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5659     return Op;
5660
5661   return SDValue();
5662 }
5663
5664 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5665                                                EVT VT) const {
5666   if (VT.getVectorNumElements() == 4 &&
5667       (VT.is128BitVector() || VT.is64BitVector())) {
5668     unsigned PFIndexes[4];
5669     for (unsigned i = 0; i != 4; ++i) {
5670       if (M[i] < 0)
5671         PFIndexes[i] = 8;
5672       else
5673         PFIndexes[i] = M[i];
5674     }
5675
5676     // Compute the index in the perfect shuffle table.
5677     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5678                             PFIndexes[2] * 9 + PFIndexes[3];
5679     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5680     unsigned Cost = (PFEntry >> 30);
5681
5682     if (Cost <= 4)
5683       return true;
5684   }
5685
5686   bool DummyBool;
5687   int DummyInt;
5688   unsigned DummyUnsigned;
5689
5690   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5691           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5692           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5693           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5694           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5695           isZIPMask(M, VT, DummyUnsigned) ||
5696           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5697           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5698           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5699           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5700           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5701 }
5702
5703 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5704 /// operand of a vector shift operation, where all the elements of the
5705 /// build_vector must have the same constant integer value.
5706 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5707   // Ignore bit_converts.
5708   while (Op.getOpcode() == ISD::BITCAST)
5709     Op = Op.getOperand(0);
5710   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5711   APInt SplatBits, SplatUndef;
5712   unsigned SplatBitSize;
5713   bool HasAnyUndefs;
5714   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5715                                     HasAnyUndefs, ElementBits) ||
5716       SplatBitSize > ElementBits)
5717     return false;
5718   Cnt = SplatBits.getSExtValue();
5719   return true;
5720 }
5721
5722 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5723 /// operand of a vector shift left operation.  That value must be in the range:
5724 ///   0 <= Value < ElementBits for a left shift; or
5725 ///   0 <= Value <= ElementBits for a long left shift.
5726 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5727   assert(VT.isVector() && "vector shift count is not a vector type");
5728   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5729   if (!getVShiftImm(Op, ElementBits, Cnt))
5730     return false;
5731   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5732 }
5733
5734 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5735 /// operand of a vector shift right operation.  For a shift opcode, the value
5736 /// is positive, but for an intrinsic the value count must be negative. The
5737 /// absolute value must be in the range:
5738 ///   1 <= |Value| <= ElementBits for a right shift; or
5739 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5740 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5741                          int64_t &Cnt) {
5742   assert(VT.isVector() && "vector shift count is not a vector type");
5743   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5744   if (!getVShiftImm(Op, ElementBits, Cnt))
5745     return false;
5746   if (isIntrinsic)
5747     Cnt = -Cnt;
5748   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5749 }
5750
5751 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5752                                                       SelectionDAG &DAG) const {
5753   EVT VT = Op.getValueType();
5754   SDLoc DL(Op);
5755   int64_t Cnt;
5756
5757   if (!Op.getOperand(1).getValueType().isVector())
5758     return Op;
5759   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5760
5761   switch (Op.getOpcode()) {
5762   default:
5763     llvm_unreachable("unexpected shift opcode");
5764
5765   case ISD::SHL:
5766     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5767       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5768                          DAG.getConstant(Cnt, MVT::i32));
5769     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5770                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5771                        Op.getOperand(0), Op.getOperand(1));
5772   case ISD::SRA:
5773   case ISD::SRL:
5774     // Right shift immediate
5775     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5776         Cnt < EltSize) {
5777       unsigned Opc =
5778           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5779       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5780                          DAG.getConstant(Cnt, MVT::i32));
5781     }
5782
5783     // Right shift register.  Note, there is not a shift right register
5784     // instruction, but the shift left register instruction takes a signed
5785     // value, where negative numbers specify a right shift.
5786     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5787                                                 : Intrinsic::aarch64_neon_ushl;
5788     // negate the shift amount
5789     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5790     SDValue NegShiftLeft =
5791         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5792                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5793     return NegShiftLeft;
5794   }
5795
5796   return SDValue();
5797 }
5798
5799 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5800                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5801                                     SDLoc dl, SelectionDAG &DAG) {
5802   EVT SrcVT = LHS.getValueType();
5803
5804   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5805   APInt CnstBits(VT.getSizeInBits(), 0);
5806   APInt UndefBits(VT.getSizeInBits(), 0);
5807   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5808   bool IsZero = IsCnst && (CnstBits == 0);
5809
5810   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5811     switch (CC) {
5812     default:
5813       return SDValue();
5814     case AArch64CC::NE: {
5815       SDValue Fcmeq;
5816       if (IsZero)
5817         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5818       else
5819         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5820       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5821     }
5822     case AArch64CC::EQ:
5823       if (IsZero)
5824         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5825       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5826     case AArch64CC::GE:
5827       if (IsZero)
5828         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5829       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5830     case AArch64CC::GT:
5831       if (IsZero)
5832         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5833       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5834     case AArch64CC::LS:
5835       if (IsZero)
5836         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5837       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5838     case AArch64CC::LT:
5839       if (!NoNans)
5840         return SDValue();
5841     // If we ignore NaNs then we can use to the MI implementation.
5842     // Fallthrough.
5843     case AArch64CC::MI:
5844       if (IsZero)
5845         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5846       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5847     }
5848   }
5849
5850   switch (CC) {
5851   default:
5852     return SDValue();
5853   case AArch64CC::NE: {
5854     SDValue Cmeq;
5855     if (IsZero)
5856       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5857     else
5858       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5859     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5860   }
5861   case AArch64CC::EQ:
5862     if (IsZero)
5863       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5864     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5865   case AArch64CC::GE:
5866     if (IsZero)
5867       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5868     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5869   case AArch64CC::GT:
5870     if (IsZero)
5871       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5872     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5873   case AArch64CC::LE:
5874     if (IsZero)
5875       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5876     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5877   case AArch64CC::LS:
5878     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5879   case AArch64CC::LO:
5880     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5881   case AArch64CC::LT:
5882     if (IsZero)
5883       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5884     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5885   case AArch64CC::HI:
5886     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5887   case AArch64CC::HS:
5888     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5889   }
5890 }
5891
5892 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5893                                            SelectionDAG &DAG) const {
5894   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5895   SDValue LHS = Op.getOperand(0);
5896   SDValue RHS = Op.getOperand(1);
5897   SDLoc dl(Op);
5898
5899   if (LHS.getValueType().getVectorElementType().isInteger()) {
5900     assert(LHS.getValueType() == RHS.getValueType());
5901     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5902     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
5903                                 dl, DAG);
5904   }
5905
5906   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5907          LHS.getValueType().getVectorElementType() == MVT::f64);
5908
5909   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5910   // clean.  Some of them require two branches to implement.
5911   AArch64CC::CondCode CC1, CC2;
5912   bool ShouldInvert;
5913   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
5914
5915   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5916   SDValue Cmp =
5917       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5918   if (!Cmp.getNode())
5919     return SDValue();
5920
5921   if (CC2 != AArch64CC::AL) {
5922     SDValue Cmp2 =
5923         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5924     if (!Cmp2.getNode())
5925       return SDValue();
5926
5927     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5928   }
5929
5930   if (ShouldInvert)
5931     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5932
5933   return Cmp;
5934 }
5935
5936 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5937 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5938 /// specified in the intrinsic calls.
5939 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5940                                                const CallInst &I,
5941                                                unsigned Intrinsic) const {
5942   switch (Intrinsic) {
5943   case Intrinsic::aarch64_neon_ld2:
5944   case Intrinsic::aarch64_neon_ld3:
5945   case Intrinsic::aarch64_neon_ld4:
5946   case Intrinsic::aarch64_neon_ld1x2:
5947   case Intrinsic::aarch64_neon_ld1x3:
5948   case Intrinsic::aarch64_neon_ld1x4:
5949   case Intrinsic::aarch64_neon_ld2lane:
5950   case Intrinsic::aarch64_neon_ld3lane:
5951   case Intrinsic::aarch64_neon_ld4lane:
5952   case Intrinsic::aarch64_neon_ld2r:
5953   case Intrinsic::aarch64_neon_ld3r:
5954   case Intrinsic::aarch64_neon_ld4r: {
5955     Info.opc = ISD::INTRINSIC_W_CHAIN;
5956     // Conservatively set memVT to the entire set of vectors loaded.
5957     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
5958     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5959     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5960     Info.offset = 0;
5961     Info.align = 0;
5962     Info.vol = false; // volatile loads with NEON intrinsics not supported
5963     Info.readMem = true;
5964     Info.writeMem = false;
5965     return true;
5966   }
5967   case Intrinsic::aarch64_neon_st2:
5968   case Intrinsic::aarch64_neon_st3:
5969   case Intrinsic::aarch64_neon_st4:
5970   case Intrinsic::aarch64_neon_st1x2:
5971   case Intrinsic::aarch64_neon_st1x3:
5972   case Intrinsic::aarch64_neon_st1x4:
5973   case Intrinsic::aarch64_neon_st2lane:
5974   case Intrinsic::aarch64_neon_st3lane:
5975   case Intrinsic::aarch64_neon_st4lane: {
5976     Info.opc = ISD::INTRINSIC_VOID;
5977     // Conservatively set memVT to the entire set of vectors stored.
5978     unsigned NumElts = 0;
5979     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5980       Type *ArgTy = I.getArgOperand(ArgI)->getType();
5981       if (!ArgTy->isVectorTy())
5982         break;
5983       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
5984     }
5985     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5986     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5987     Info.offset = 0;
5988     Info.align = 0;
5989     Info.vol = false; // volatile stores with NEON intrinsics not supported
5990     Info.readMem = false;
5991     Info.writeMem = true;
5992     return true;
5993   }
5994   case Intrinsic::aarch64_ldaxr:
5995   case Intrinsic::aarch64_ldxr: {
5996     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
5997     Info.opc = ISD::INTRINSIC_W_CHAIN;
5998     Info.memVT = MVT::getVT(PtrTy->getElementType());
5999     Info.ptrVal = I.getArgOperand(0);
6000     Info.offset = 0;
6001     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6002     Info.vol = true;
6003     Info.readMem = true;
6004     Info.writeMem = false;
6005     return true;
6006   }
6007   case Intrinsic::aarch64_stlxr:
6008   case Intrinsic::aarch64_stxr: {
6009     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6010     Info.opc = ISD::INTRINSIC_W_CHAIN;
6011     Info.memVT = MVT::getVT(PtrTy->getElementType());
6012     Info.ptrVal = I.getArgOperand(1);
6013     Info.offset = 0;
6014     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6015     Info.vol = true;
6016     Info.readMem = false;
6017     Info.writeMem = true;
6018     return true;
6019   }
6020   case Intrinsic::aarch64_ldaxp:
6021   case Intrinsic::aarch64_ldxp: {
6022     Info.opc = ISD::INTRINSIC_W_CHAIN;
6023     Info.memVT = MVT::i128;
6024     Info.ptrVal = I.getArgOperand(0);
6025     Info.offset = 0;
6026     Info.align = 16;
6027     Info.vol = true;
6028     Info.readMem = true;
6029     Info.writeMem = false;
6030     return true;
6031   }
6032   case Intrinsic::aarch64_stlxp:
6033   case Intrinsic::aarch64_stxp: {
6034     Info.opc = ISD::INTRINSIC_W_CHAIN;
6035     Info.memVT = MVT::i128;
6036     Info.ptrVal = I.getArgOperand(2);
6037     Info.offset = 0;
6038     Info.align = 16;
6039     Info.vol = true;
6040     Info.readMem = false;
6041     Info.writeMem = true;
6042     return true;
6043   }
6044   default:
6045     break;
6046   }
6047
6048   return false;
6049 }
6050
6051 // Truncations from 64-bit GPR to 32-bit GPR is free.
6052 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6053   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6054     return false;
6055   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6056   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6057   return NumBits1 > NumBits2;
6058 }
6059 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6060   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6061     return false;
6062   unsigned NumBits1 = VT1.getSizeInBits();
6063   unsigned NumBits2 = VT2.getSizeInBits();
6064   return NumBits1 > NumBits2;
6065 }
6066
6067 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6068 // 64-bit GPR.
6069 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6070   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6071     return false;
6072   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6073   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6074   return NumBits1 == 32 && NumBits2 == 64;
6075 }
6076 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6077   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6078     return false;
6079   unsigned NumBits1 = VT1.getSizeInBits();
6080   unsigned NumBits2 = VT2.getSizeInBits();
6081   return NumBits1 == 32 && NumBits2 == 64;
6082 }
6083
6084 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6085   EVT VT1 = Val.getValueType();
6086   if (isZExtFree(VT1, VT2)) {
6087     return true;
6088   }
6089
6090   if (Val.getOpcode() != ISD::LOAD)
6091     return false;
6092
6093   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6094   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6095           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6096           VT1.getSizeInBits() <= 32);
6097 }
6098
6099 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6100                                           unsigned &RequiredAligment) const {
6101   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6102     return false;
6103   // Cyclone supports unaligned accesses.
6104   RequiredAligment = 0;
6105   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6106   return NumBits == 32 || NumBits == 64;
6107 }
6108
6109 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6110                                           unsigned &RequiredAligment) const {
6111   if (!LoadedType.isSimple() ||
6112       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6113     return false;
6114   // Cyclone supports unaligned accesses.
6115   RequiredAligment = 0;
6116   unsigned NumBits = LoadedType.getSizeInBits();
6117   return NumBits == 32 || NumBits == 64;
6118 }
6119
6120 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6121                        unsigned AlignCheck) {
6122   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6123           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6124 }
6125
6126 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6127                                                unsigned SrcAlign, bool IsMemset,
6128                                                bool ZeroMemset,
6129                                                bool MemcpyStrSrc,
6130                                                MachineFunction &MF) const {
6131   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6132   // instruction to materialize the v2i64 zero and one store (with restrictive
6133   // addressing mode). Just do two i64 store of zero-registers.
6134   bool Fast;
6135   const Function *F = MF.getFunction();
6136   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6137       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6138                                        Attribute::NoImplicitFloat) &&
6139       (memOpAlign(SrcAlign, DstAlign, 16) ||
6140        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
6141     return MVT::f128;
6142
6143   return Size >= 8 ? MVT::i64 : MVT::i32;
6144 }
6145
6146 // 12-bit optionally shifted immediates are legal for adds.
6147 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6148   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6149     return true;
6150   return false;
6151 }
6152
6153 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6154 // immediates is the same as for an add or a sub.
6155 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6156   if (Immed < 0)
6157     Immed *= -1;
6158   return isLegalAddImmediate(Immed);
6159 }
6160
6161 /// isLegalAddressingMode - Return true if the addressing mode represented
6162 /// by AM is legal for this target, for a load/store of the specified type.
6163 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6164                                                   Type *Ty) const {
6165   // AArch64 has five basic addressing modes:
6166   //  reg
6167   //  reg + 9-bit signed offset
6168   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6169   //  reg1 + reg2
6170   //  reg + SIZE_IN_BYTES * reg
6171
6172   // No global is ever allowed as a base.
6173   if (AM.BaseGV)
6174     return false;
6175
6176   // No reg+reg+imm addressing.
6177   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6178     return false;
6179
6180   // check reg + imm case:
6181   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6182   uint64_t NumBytes = 0;
6183   if (Ty->isSized()) {
6184     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6185     NumBytes = NumBits / 8;
6186     if (!isPowerOf2_64(NumBits))
6187       NumBytes = 0;
6188   }
6189
6190   if (!AM.Scale) {
6191     int64_t Offset = AM.BaseOffs;
6192
6193     // 9-bit signed offset
6194     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6195       return true;
6196
6197     // 12-bit unsigned offset
6198     unsigned shift = Log2_64(NumBytes);
6199     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6200         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6201         (Offset >> shift) << shift == Offset)
6202       return true;
6203     return false;
6204   }
6205
6206   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6207
6208   if (!AM.Scale || AM.Scale == 1 ||
6209       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6210     return true;
6211   return false;
6212 }
6213
6214 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6215                                                 Type *Ty) const {
6216   // Scaling factors are not free at all.
6217   // Operands                     | Rt Latency
6218   // -------------------------------------------
6219   // Rt, [Xn, Xm]                 | 4
6220   // -------------------------------------------
6221   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6222   // Rt, [Xn, Wm, <extend> #imm]  |
6223   if (isLegalAddressingMode(AM, Ty))
6224     // Scale represents reg2 * scale, thus account for 1 if
6225     // it is not equal to 0 or 1.
6226     return AM.Scale != 0 && AM.Scale != 1;
6227   return -1;
6228 }
6229
6230 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6231   VT = VT.getScalarType();
6232
6233   if (!VT.isSimple())
6234     return false;
6235
6236   switch (VT.getSimpleVT().SimpleTy) {
6237   case MVT::f32:
6238   case MVT::f64:
6239     return true;
6240   default:
6241     break;
6242   }
6243
6244   return false;
6245 }
6246
6247 const MCPhysReg *
6248 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6249   // LR is a callee-save register, but we must treat it as clobbered by any call
6250   // site. Hence we include LR in the scratch registers, which are in turn added
6251   // as implicit-defs for stackmaps and patchpoints.
6252   static const MCPhysReg ScratchRegs[] = {
6253     AArch64::X16, AArch64::X17, AArch64::LR, 0
6254   };
6255   return ScratchRegs;
6256 }
6257
6258 bool
6259 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6260   EVT VT = N->getValueType(0);
6261     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6262     // it with shift to let it be lowered to UBFX.
6263   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6264       isa<ConstantSDNode>(N->getOperand(1))) {
6265     uint64_t TruncMask = N->getConstantOperandVal(1);
6266     if (isMask_64(TruncMask) &&
6267       N->getOperand(0).getOpcode() == ISD::SRL &&
6268       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6269       return false;
6270   }
6271   return true;
6272 }
6273
6274 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6275                                                               Type *Ty) const {
6276   assert(Ty->isIntegerTy());
6277
6278   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6279   if (BitSize == 0)
6280     return false;
6281
6282   int64_t Val = Imm.getSExtValue();
6283   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6284     return true;
6285
6286   if ((int64_t)Val < 0)
6287     Val = ~Val;
6288   if (BitSize == 32)
6289     Val &= (1LL << 32) - 1;
6290
6291   unsigned LZ = countLeadingZeros((uint64_t)Val);
6292   unsigned Shift = (63 - LZ) / 16;
6293   // MOVZ is free so return true for one or fewer MOVK.
6294   return (Shift < 3) ? true : false;
6295 }
6296
6297 // Generate SUBS and CSEL for integer abs.
6298 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6299   EVT VT = N->getValueType(0);
6300
6301   SDValue N0 = N->getOperand(0);
6302   SDValue N1 = N->getOperand(1);
6303   SDLoc DL(N);
6304
6305   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6306   // and change it to SUB and CSEL.
6307   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6308       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6309       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6310     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6311       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6312         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6313                                   N0.getOperand(0));
6314         // Generate SUBS & CSEL.
6315         SDValue Cmp =
6316             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6317                         N0.getOperand(0), DAG.getConstant(0, VT));
6318         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6319                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6320                            SDValue(Cmp.getNode(), 1));
6321       }
6322   return SDValue();
6323 }
6324
6325 // performXorCombine - Attempts to handle integer ABS.
6326 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6327                                  TargetLowering::DAGCombinerInfo &DCI,
6328                                  const AArch64Subtarget *Subtarget) {
6329   if (DCI.isBeforeLegalizeOps())
6330     return SDValue();
6331
6332   return performIntegerAbsCombine(N, DAG);
6333 }
6334
6335 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6336                                  TargetLowering::DAGCombinerInfo &DCI,
6337                                  const AArch64Subtarget *Subtarget) {
6338   if (DCI.isBeforeLegalizeOps())
6339     return SDValue();
6340
6341   // Multiplication of a power of two plus/minus one can be done more
6342   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6343   // future CPUs have a cheaper MADD instruction, this may need to be
6344   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6345   // 64-bit is 5 cycles, so this is always a win.
6346   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6347     APInt Value = C->getAPIntValue();
6348     EVT VT = N->getValueType(0);
6349     APInt VP1 = Value + 1;
6350     if (VP1.isPowerOf2()) {
6351       // Multiplying by one less than a power of two, replace with a shift
6352       // and a subtract.
6353       SDValue ShiftedVal =
6354           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6355                       DAG.getConstant(VP1.logBase2(), MVT::i64));
6356       return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6357     }
6358     APInt VM1 = Value - 1;
6359     if (VM1.isPowerOf2()) {
6360       // Multiplying by one more than a power of two, replace with a shift
6361       // and an add.
6362       SDValue ShiftedVal =
6363           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6364                       DAG.getConstant(VM1.logBase2(), MVT::i64));
6365       return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6366     }
6367   }
6368   return SDValue();
6369 }
6370
6371 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6372   EVT VT = N->getValueType(0);
6373   if (VT != MVT::f32 && VT != MVT::f64)
6374     return SDValue();
6375   // Only optimize when the source and destination types have the same width.
6376   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6377     return SDValue();
6378
6379   // If the result of an integer load is only used by an integer-to-float
6380   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6381   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6382   SDValue N0 = N->getOperand(0);
6383   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6384       // Do not change the width of a volatile load.
6385       !cast<LoadSDNode>(N0)->isVolatile()) {
6386     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6387     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6388                                LN0->getPointerInfo(), LN0->isVolatile(),
6389                                LN0->isNonTemporal(), LN0->isInvariant(),
6390                                LN0->getAlignment());
6391
6392     // Make sure successors of the original load stay after it by updating them
6393     // to use the new Chain.
6394     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6395
6396     unsigned Opcode =
6397         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6398     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6399   }
6400
6401   return SDValue();
6402 }
6403
6404 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6405 /// searches for and classifies those shifts.
6406 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6407                          bool &FromHi) {
6408   if (N.getOpcode() == ISD::SHL)
6409     FromHi = false;
6410   else if (N.getOpcode() == ISD::SRL)
6411     FromHi = true;
6412   else
6413     return false;
6414
6415   if (!isa<ConstantSDNode>(N.getOperand(1)))
6416     return false;
6417
6418   ShiftAmount = N->getConstantOperandVal(1);
6419   Src = N->getOperand(0);
6420   return true;
6421 }
6422
6423 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6424 /// registers viewed as a high/low pair. This function looks for the pattern:
6425 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6426 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6427 /// independent.
6428 static SDValue tryCombineToEXTR(SDNode *N,
6429                                 TargetLowering::DAGCombinerInfo &DCI) {
6430   SelectionDAG &DAG = DCI.DAG;
6431   SDLoc DL(N);
6432   EVT VT = N->getValueType(0);
6433
6434   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6435
6436   if (VT != MVT::i32 && VT != MVT::i64)
6437     return SDValue();
6438
6439   SDValue LHS;
6440   uint32_t ShiftLHS = 0;
6441   bool LHSFromHi = 0;
6442   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6443     return SDValue();
6444
6445   SDValue RHS;
6446   uint32_t ShiftRHS = 0;
6447   bool RHSFromHi = 0;
6448   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6449     return SDValue();
6450
6451   // If they're both trying to come from the high part of the register, they're
6452   // not really an EXTR.
6453   if (LHSFromHi == RHSFromHi)
6454     return SDValue();
6455
6456   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6457     return SDValue();
6458
6459   if (LHSFromHi) {
6460     std::swap(LHS, RHS);
6461     std::swap(ShiftLHS, ShiftRHS);
6462   }
6463
6464   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6465                      DAG.getConstant(ShiftRHS, MVT::i64));
6466 }
6467
6468 static SDValue tryCombineToBSL(SDNode *N,
6469                                 TargetLowering::DAGCombinerInfo &DCI) {
6470   EVT VT = N->getValueType(0);
6471   SelectionDAG &DAG = DCI.DAG;
6472   SDLoc DL(N);
6473
6474   if (!VT.isVector())
6475     return SDValue();
6476
6477   SDValue N0 = N->getOperand(0);
6478   if (N0.getOpcode() != ISD::AND)
6479     return SDValue();
6480
6481   SDValue N1 = N->getOperand(1);
6482   if (N1.getOpcode() != ISD::AND)
6483     return SDValue();
6484
6485   // We only have to look for constant vectors here since the general, variable
6486   // case can be handled in TableGen.
6487   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6488   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6489   for (int i = 1; i >= 0; --i)
6490     for (int j = 1; j >= 0; --j) {
6491       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6492       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6493       if (!BVN0 || !BVN1)
6494         continue;
6495
6496       bool FoundMatch = true;
6497       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6498         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6499         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6500         if (!CN0 || !CN1 ||
6501             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6502           FoundMatch = false;
6503           break;
6504         }
6505       }
6506
6507       if (FoundMatch)
6508         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6509                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6510     }
6511
6512   return SDValue();
6513 }
6514
6515 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6516                                 const AArch64Subtarget *Subtarget) {
6517   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6518   if (!EnableAArch64ExtrGeneration)
6519     return SDValue();
6520   SelectionDAG &DAG = DCI.DAG;
6521   EVT VT = N->getValueType(0);
6522
6523   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6524     return SDValue();
6525
6526   SDValue Res = tryCombineToEXTR(N, DCI);
6527   if (Res.getNode())
6528     return Res;
6529
6530   Res = tryCombineToBSL(N, DCI);
6531   if (Res.getNode())
6532     return Res;
6533
6534   return SDValue();
6535 }
6536
6537 static SDValue performBitcastCombine(SDNode *N,
6538                                      TargetLowering::DAGCombinerInfo &DCI,
6539                                      SelectionDAG &DAG) {
6540   // Wait 'til after everything is legalized to try this. That way we have
6541   // legal vector types and such.
6542   if (DCI.isBeforeLegalizeOps())
6543     return SDValue();
6544
6545   // Remove extraneous bitcasts around an extract_subvector.
6546   // For example,
6547   //    (v4i16 (bitconvert
6548   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6549   //  becomes
6550   //    (extract_subvector ((v8i16 ...), (i64 4)))
6551
6552   // Only interested in 64-bit vectors as the ultimate result.
6553   EVT VT = N->getValueType(0);
6554   if (!VT.isVector())
6555     return SDValue();
6556   if (VT.getSimpleVT().getSizeInBits() != 64)
6557     return SDValue();
6558   // Is the operand an extract_subvector starting at the beginning or halfway
6559   // point of the vector? A low half may also come through as an
6560   // EXTRACT_SUBREG, so look for that, too.
6561   SDValue Op0 = N->getOperand(0);
6562   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6563       !(Op0->isMachineOpcode() &&
6564         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6565     return SDValue();
6566   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6567   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6568     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6569       return SDValue();
6570   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6571     if (idx != AArch64::dsub)
6572       return SDValue();
6573     // The dsub reference is equivalent to a lane zero subvector reference.
6574     idx = 0;
6575   }
6576   // Look through the bitcast of the input to the extract.
6577   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6578     return SDValue();
6579   SDValue Source = Op0->getOperand(0)->getOperand(0);
6580   // If the source type has twice the number of elements as our destination
6581   // type, we know this is an extract of the high or low half of the vector.
6582   EVT SVT = Source->getValueType(0);
6583   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6584     return SDValue();
6585
6586   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6587
6588   // Create the simplified form to just extract the low or high half of the
6589   // vector directly rather than bothering with the bitcasts.
6590   SDLoc dl(N);
6591   unsigned NumElements = VT.getVectorNumElements();
6592   if (idx) {
6593     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6594     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6595   } else {
6596     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6597     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6598                                       Source, SubReg),
6599                    0);
6600   }
6601 }
6602
6603 static SDValue performConcatVectorsCombine(SDNode *N,
6604                                            TargetLowering::DAGCombinerInfo &DCI,
6605                                            SelectionDAG &DAG) {
6606   // Wait 'til after everything is legalized to try this. That way we have
6607   // legal vector types and such.
6608   if (DCI.isBeforeLegalizeOps())
6609     return SDValue();
6610
6611   SDLoc dl(N);
6612   EVT VT = N->getValueType(0);
6613
6614   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6615   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6616   // canonicalise to that.
6617   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6618     assert(VT.getVectorElementType().getSizeInBits() == 64);
6619     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6620                        WidenVector(N->getOperand(0), DAG),
6621                        DAG.getConstant(0, MVT::i64));
6622   }
6623
6624   // Canonicalise concat_vectors so that the right-hand vector has as few
6625   // bit-casts as possible before its real operation. The primary matching
6626   // destination for these operations will be the narrowing "2" instructions,
6627   // which depend on the operation being performed on this right-hand vector.
6628   // For example,
6629   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6630   // becomes
6631   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6632
6633   SDValue Op1 = N->getOperand(1);
6634   if (Op1->getOpcode() != ISD::BITCAST)
6635     return SDValue();
6636   SDValue RHS = Op1->getOperand(0);
6637   MVT RHSTy = RHS.getValueType().getSimpleVT();
6638   // If the RHS is not a vector, this is not the pattern we're looking for.
6639   if (!RHSTy.isVector())
6640     return SDValue();
6641
6642   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6643
6644   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6645                                   RHSTy.getVectorNumElements() * 2);
6646   return DAG.getNode(
6647       ISD::BITCAST, dl, VT,
6648       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6649                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6650 }
6651
6652 static SDValue tryCombineFixedPointConvert(SDNode *N,
6653                                            TargetLowering::DAGCombinerInfo &DCI,
6654                                            SelectionDAG &DAG) {
6655   // Wait 'til after everything is legalized to try this. That way we have
6656   // legal vector types and such.
6657   if (DCI.isBeforeLegalizeOps())
6658     return SDValue();
6659   // Transform a scalar conversion of a value from a lane extract into a
6660   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6661   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6662   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6663   //
6664   // The second form interacts better with instruction selection and the
6665   // register allocator to avoid cross-class register copies that aren't
6666   // coalescable due to a lane reference.
6667
6668   // Check the operand and see if it originates from a lane extract.
6669   SDValue Op1 = N->getOperand(1);
6670   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6671     // Yep, no additional predication needed. Perform the transform.
6672     SDValue IID = N->getOperand(0);
6673     SDValue Shift = N->getOperand(2);
6674     SDValue Vec = Op1.getOperand(0);
6675     SDValue Lane = Op1.getOperand(1);
6676     EVT ResTy = N->getValueType(0);
6677     EVT VecResTy;
6678     SDLoc DL(N);
6679
6680     // The vector width should be 128 bits by the time we get here, even
6681     // if it started as 64 bits (the extract_vector handling will have
6682     // done so).
6683     assert(Vec.getValueType().getSizeInBits() == 128 &&
6684            "unexpected vector size on extract_vector_elt!");
6685     if (Vec.getValueType() == MVT::v4i32)
6686       VecResTy = MVT::v4f32;
6687     else if (Vec.getValueType() == MVT::v2i64)
6688       VecResTy = MVT::v2f64;
6689     else
6690       assert(0 && "unexpected vector type!");
6691
6692     SDValue Convert =
6693         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6694     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6695   }
6696   return SDValue();
6697 }
6698
6699 // AArch64 high-vector "long" operations are formed by performing the non-high
6700 // version on an extract_subvector of each operand which gets the high half:
6701 //
6702 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6703 //
6704 // However, there are cases which don't have an extract_high explicitly, but
6705 // have another operation that can be made compatible with one for free. For
6706 // example:
6707 //
6708 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6709 //
6710 // This routine does the actual conversion of such DUPs, once outer routines
6711 // have determined that everything else is in order.
6712 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6713   // We can handle most types of duplicate, but the lane ones have an extra
6714   // operand saying *which* lane, so we need to know.
6715   bool IsDUPLANE;
6716   switch (N.getOpcode()) {
6717   case AArch64ISD::DUP:
6718     IsDUPLANE = false;
6719     break;
6720   case AArch64ISD::DUPLANE8:
6721   case AArch64ISD::DUPLANE16:
6722   case AArch64ISD::DUPLANE32:
6723   case AArch64ISD::DUPLANE64:
6724     IsDUPLANE = true;
6725     break;
6726   default:
6727     return SDValue();
6728   }
6729
6730   MVT NarrowTy = N.getSimpleValueType();
6731   if (!NarrowTy.is64BitVector())
6732     return SDValue();
6733
6734   MVT ElementTy = NarrowTy.getVectorElementType();
6735   unsigned NumElems = NarrowTy.getVectorNumElements();
6736   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6737
6738   SDValue NewDUP;
6739   if (IsDUPLANE)
6740     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6741                          N.getOperand(1));
6742   else
6743     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6744
6745   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6746                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6747 }
6748
6749 static bool isEssentiallyExtractSubvector(SDValue N) {
6750   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6751     return true;
6752
6753   return N.getOpcode() == ISD::BITCAST &&
6754          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6755 }
6756
6757 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6758 struct GenericSetCCInfo {
6759   const SDValue *Opnd0;
6760   const SDValue *Opnd1;
6761   ISD::CondCode CC;
6762 };
6763
6764 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6765 struct AArch64SetCCInfo {
6766   const SDValue *Cmp;
6767   AArch64CC::CondCode CC;
6768 };
6769
6770 /// \brief Helper structure to keep track of SetCC information.
6771 union SetCCInfo {
6772   GenericSetCCInfo Generic;
6773   AArch64SetCCInfo AArch64;
6774 };
6775
6776 /// \brief Helper structure to be able to read SetCC information.  If set to
6777 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
6778 /// GenericSetCCInfo.
6779 struct SetCCInfoAndKind {
6780   SetCCInfo Info;
6781   bool IsAArch64;
6782 };
6783
6784 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6785 /// an
6786 /// AArch64 lowered one.
6787 /// \p SetCCInfo is filled accordingly.
6788 /// \post SetCCInfo is meanginfull only when this function returns true.
6789 /// \return True when Op is a kind of SET_CC operation.
6790 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6791   // If this is a setcc, this is straight forward.
6792   if (Op.getOpcode() == ISD::SETCC) {
6793     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6794     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6795     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6796     SetCCInfo.IsAArch64 = false;
6797     return true;
6798   }
6799   // Otherwise, check if this is a matching csel instruction.
6800   // In other words:
6801   // - csel 1, 0, cc
6802   // - csel 0, 1, !cc
6803   if (Op.getOpcode() != AArch64ISD::CSEL)
6804     return false;
6805   // Set the information about the operands.
6806   // TODO: we want the operands of the Cmp not the csel
6807   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
6808   SetCCInfo.IsAArch64 = true;
6809   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
6810       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6811
6812   // Check that the operands matches the constraints:
6813   // (1) Both operands must be constants.
6814   // (2) One must be 1 and the other must be 0.
6815   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6816   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6817
6818   // Check (1).
6819   if (!TValue || !FValue)
6820     return false;
6821
6822   // Check (2).
6823   if (!TValue->isOne()) {
6824     // Update the comparison when we are interested in !cc.
6825     std::swap(TValue, FValue);
6826     SetCCInfo.Info.AArch64.CC =
6827         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
6828   }
6829   return TValue->isOne() && FValue->isNullValue();
6830 }
6831
6832 // Returns true if Op is setcc or zext of setcc.
6833 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
6834   if (isSetCC(Op, Info))
6835     return true;
6836   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
6837     isSetCC(Op->getOperand(0), Info));
6838 }
6839
6840 // The folding we want to perform is:
6841 // (add x, [zext] (setcc cc ...) )
6842 //   -->
6843 // (csel x, (add x, 1), !cc ...)
6844 //
6845 // The latter will get matched to a CSINC instruction.
6846 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6847   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6848   SDValue LHS = Op->getOperand(0);
6849   SDValue RHS = Op->getOperand(1);
6850   SetCCInfoAndKind InfoAndKind;
6851
6852   // If neither operand is a SET_CC, give up.
6853   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
6854     std::swap(LHS, RHS);
6855     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
6856       return SDValue();
6857   }
6858
6859   // FIXME: This could be generatized to work for FP comparisons.
6860   EVT CmpVT = InfoAndKind.IsAArch64
6861                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
6862                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6863   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6864     return SDValue();
6865
6866   SDValue CCVal;
6867   SDValue Cmp;
6868   SDLoc dl(Op);
6869   if (InfoAndKind.IsAArch64) {
6870     CCVal = DAG.getConstant(
6871         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
6872     Cmp = *InfoAndKind.Info.AArch64.Cmp;
6873   } else
6874     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
6875                       *InfoAndKind.Info.Generic.Opnd1,
6876                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
6877                       CCVal, DAG, dl);
6878
6879   EVT VT = Op->getValueType(0);
6880   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
6881   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
6882 }
6883
6884 // The basic add/sub long vector instructions have variants with "2" on the end
6885 // which act on the high-half of their inputs. They are normally matched by
6886 // patterns like:
6887 //
6888 // (add (zeroext (extract_high LHS)),
6889 //      (zeroext (extract_high RHS)))
6890 // -> uaddl2 vD, vN, vM
6891 //
6892 // However, if one of the extracts is something like a duplicate, this
6893 // instruction can still be used profitably. This function puts the DAG into a
6894 // more appropriate form for those patterns to trigger.
6895 static SDValue performAddSubLongCombine(SDNode *N,
6896                                         TargetLowering::DAGCombinerInfo &DCI,
6897                                         SelectionDAG &DAG) {
6898   if (DCI.isBeforeLegalizeOps())
6899     return SDValue();
6900
6901   MVT VT = N->getSimpleValueType(0);
6902   if (!VT.is128BitVector()) {
6903     if (N->getOpcode() == ISD::ADD)
6904       return performSetccAddFolding(N, DAG);
6905     return SDValue();
6906   }
6907
6908   // Make sure both branches are extended in the same way.
6909   SDValue LHS = N->getOperand(0);
6910   SDValue RHS = N->getOperand(1);
6911   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
6912        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
6913       LHS.getOpcode() != RHS.getOpcode())
6914     return SDValue();
6915
6916   unsigned ExtType = LHS.getOpcode();
6917
6918   // It's not worth doing if at least one of the inputs isn't already an
6919   // extract, but we don't know which it'll be so we have to try both.
6920   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
6921     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
6922     if (!RHS.getNode())
6923       return SDValue();
6924
6925     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
6926   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
6927     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
6928     if (!LHS.getNode())
6929       return SDValue();
6930
6931     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
6932   }
6933
6934   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
6935 }
6936
6937 // Massage DAGs which we can use the high-half "long" operations on into
6938 // something isel will recognize better. E.g.
6939 //
6940 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
6941 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
6942 //                     (extract_high (v2i64 (dup128 scalar)))))
6943 //
6944 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
6945                                        TargetLowering::DAGCombinerInfo &DCI,
6946                                        SelectionDAG &DAG) {
6947   if (DCI.isBeforeLegalizeOps())
6948     return SDValue();
6949
6950   SDValue LHS = N->getOperand(1);
6951   SDValue RHS = N->getOperand(2);
6952   assert(LHS.getValueType().is64BitVector() &&
6953          RHS.getValueType().is64BitVector() &&
6954          "unexpected shape for long operation");
6955
6956   // Either node could be a DUP, but it's not worth doing both of them (you'd
6957   // just as well use the non-high version) so look for a corresponding extract
6958   // operation on the other "wing".
6959   if (isEssentiallyExtractSubvector(LHS)) {
6960     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
6961     if (!RHS.getNode())
6962       return SDValue();
6963   } else if (isEssentiallyExtractSubvector(RHS)) {
6964     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
6965     if (!LHS.getNode())
6966       return SDValue();
6967   }
6968
6969   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
6970                      N->getOperand(0), LHS, RHS);
6971 }
6972
6973 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
6974   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
6975   unsigned ElemBits = ElemTy.getSizeInBits();
6976
6977   int64_t ShiftAmount;
6978   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
6979     APInt SplatValue, SplatUndef;
6980     unsigned SplatBitSize;
6981     bool HasAnyUndefs;
6982     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
6983                               HasAnyUndefs, ElemBits) ||
6984         SplatBitSize != ElemBits)
6985       return SDValue();
6986
6987     ShiftAmount = SplatValue.getSExtValue();
6988   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
6989     ShiftAmount = CVN->getSExtValue();
6990   } else
6991     return SDValue();
6992
6993   unsigned Opcode;
6994   bool IsRightShift;
6995   switch (IID) {
6996   default:
6997     llvm_unreachable("Unknown shift intrinsic");
6998   case Intrinsic::aarch64_neon_sqshl:
6999     Opcode = AArch64ISD::SQSHL_I;
7000     IsRightShift = false;
7001     break;
7002   case Intrinsic::aarch64_neon_uqshl:
7003     Opcode = AArch64ISD::UQSHL_I;
7004     IsRightShift = false;
7005     break;
7006   case Intrinsic::aarch64_neon_srshl:
7007     Opcode = AArch64ISD::SRSHR_I;
7008     IsRightShift = true;
7009     break;
7010   case Intrinsic::aarch64_neon_urshl:
7011     Opcode = AArch64ISD::URSHR_I;
7012     IsRightShift = true;
7013     break;
7014   case Intrinsic::aarch64_neon_sqshlu:
7015     Opcode = AArch64ISD::SQSHLU_I;
7016     IsRightShift = false;
7017     break;
7018   }
7019
7020   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7021     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7022                        DAG.getConstant(-ShiftAmount, MVT::i32));
7023   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount <= ElemBits)
7024     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7025                        DAG.getConstant(ShiftAmount, MVT::i32));
7026
7027   return SDValue();
7028 }
7029
7030 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7031 // the intrinsics must be legal and take an i32, this means there's almost
7032 // certainly going to be a zext in the DAG which we can eliminate.
7033 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7034   SDValue AndN = N->getOperand(2);
7035   if (AndN.getOpcode() != ISD::AND)
7036     return SDValue();
7037
7038   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7039   if (!CMask || CMask->getZExtValue() != Mask)
7040     return SDValue();
7041
7042   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7043                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7044 }
7045
7046 static SDValue performIntrinsicCombine(SDNode *N,
7047                                        TargetLowering::DAGCombinerInfo &DCI,
7048                                        const AArch64Subtarget *Subtarget) {
7049   SelectionDAG &DAG = DCI.DAG;
7050   unsigned IID = getIntrinsicID(N);
7051   switch (IID) {
7052   default:
7053     break;
7054   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7055   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7056     return tryCombineFixedPointConvert(N, DCI, DAG);
7057     break;
7058   case Intrinsic::aarch64_neon_fmax:
7059     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7060                        N->getOperand(1), N->getOperand(2));
7061   case Intrinsic::aarch64_neon_fmin:
7062     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7063                        N->getOperand(1), N->getOperand(2));
7064   case Intrinsic::aarch64_neon_smull:
7065   case Intrinsic::aarch64_neon_umull:
7066   case Intrinsic::aarch64_neon_pmull:
7067   case Intrinsic::aarch64_neon_sqdmull:
7068     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7069   case Intrinsic::aarch64_neon_sqshl:
7070   case Intrinsic::aarch64_neon_uqshl:
7071   case Intrinsic::aarch64_neon_sqshlu:
7072   case Intrinsic::aarch64_neon_srshl:
7073   case Intrinsic::aarch64_neon_urshl:
7074     return tryCombineShiftImm(IID, N, DAG);
7075   case Intrinsic::aarch64_crc32b:
7076   case Intrinsic::aarch64_crc32cb:
7077     return tryCombineCRC32(0xff, N, DAG);
7078   case Intrinsic::aarch64_crc32h:
7079   case Intrinsic::aarch64_crc32ch:
7080     return tryCombineCRC32(0xffff, N, DAG);
7081   }
7082   return SDValue();
7083 }
7084
7085 static SDValue performExtendCombine(SDNode *N,
7086                                     TargetLowering::DAGCombinerInfo &DCI,
7087                                     SelectionDAG &DAG) {
7088   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7089   // we can convert that DUP into another extract_high (of a bigger DUP), which
7090   // helps the backend to decide that an sabdl2 would be useful, saving a real
7091   // extract_high operation.
7092   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7093       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7094     SDNode *ABDNode = N->getOperand(0).getNode();
7095     unsigned IID = getIntrinsicID(ABDNode);
7096     if (IID == Intrinsic::aarch64_neon_sabd ||
7097         IID == Intrinsic::aarch64_neon_uabd) {
7098       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7099       if (!NewABD.getNode())
7100         return SDValue();
7101
7102       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7103                          NewABD);
7104     }
7105   }
7106
7107   // This is effectively a custom type legalization for AArch64.
7108   //
7109   // Type legalization will split an extend of a small, legal, type to a larger
7110   // illegal type by first splitting the destination type, often creating
7111   // illegal source types, which then get legalized in isel-confusing ways,
7112   // leading to really terrible codegen. E.g.,
7113   //   %result = v8i32 sext v8i8 %value
7114   // becomes
7115   //   %losrc = extract_subreg %value, ...
7116   //   %hisrc = extract_subreg %value, ...
7117   //   %lo = v4i32 sext v4i8 %losrc
7118   //   %hi = v4i32 sext v4i8 %hisrc
7119   // Things go rapidly downhill from there.
7120   //
7121   // For AArch64, the [sz]ext vector instructions can only go up one element
7122   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7123   // take two instructions.
7124   //
7125   // This implies that the most efficient way to do the extend from v8i8
7126   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7127   // the normal splitting to happen for the v8i16->v8i32.
7128
7129   // This is pre-legalization to catch some cases where the default
7130   // type legalization will create ill-tempered code.
7131   if (!DCI.isBeforeLegalizeOps())
7132     return SDValue();
7133
7134   // We're only interested in cleaning things up for non-legal vector types
7135   // here. If both the source and destination are legal, things will just
7136   // work naturally without any fiddling.
7137   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7138   EVT ResVT = N->getValueType(0);
7139   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7140     return SDValue();
7141   // If the vector type isn't a simple VT, it's beyond the scope of what
7142   // we're  worried about here. Let legalization do its thing and hope for
7143   // the best.
7144   if (!ResVT.isSimple())
7145     return SDValue();
7146
7147   SDValue Src = N->getOperand(0);
7148   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7149   // If the source VT is a 64-bit vector, we can play games and get the
7150   // better results we want.
7151   if (SrcVT.getSizeInBits() != 64)
7152     return SDValue();
7153
7154   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7155   unsigned ElementCount = SrcVT.getVectorNumElements();
7156   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7157   SDLoc DL(N);
7158   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7159
7160   // Now split the rest of the operation into two halves, each with a 64
7161   // bit source.
7162   EVT LoVT, HiVT;
7163   SDValue Lo, Hi;
7164   unsigned NumElements = ResVT.getVectorNumElements();
7165   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7166   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7167                                  ResVT.getVectorElementType(), NumElements / 2);
7168
7169   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7170                                LoVT.getVectorNumElements());
7171   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7172                    DAG.getIntPtrConstant(0));
7173   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7174                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7175   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7176   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7177
7178   // Now combine the parts back together so we still have a single result
7179   // like the combiner expects.
7180   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7181 }
7182
7183 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7184 /// value. The load store optimizer pass will merge them to store pair stores.
7185 /// This has better performance than a splat of the scalar followed by a split
7186 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7187 /// followed by an ext.b and two stores.
7188 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7189   SDValue StVal = St->getValue();
7190   EVT VT = StVal.getValueType();
7191
7192   // Don't replace floating point stores, they possibly won't be transformed to
7193   // stp because of the store pair suppress pass.
7194   if (VT.isFloatingPoint())
7195     return SDValue();
7196
7197   // Check for insert vector elements.
7198   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7199     return SDValue();
7200
7201   // We can express a splat as store pair(s) for 2 or 4 elements.
7202   unsigned NumVecElts = VT.getVectorNumElements();
7203   if (NumVecElts != 4 && NumVecElts != 2)
7204     return SDValue();
7205   SDValue SplatVal = StVal.getOperand(1);
7206   unsigned RemainInsertElts = NumVecElts - 1;
7207
7208   // Check that this is a splat.
7209   while (--RemainInsertElts) {
7210     SDValue NextInsertElt = StVal.getOperand(0);
7211     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7212       return SDValue();
7213     if (NextInsertElt.getOperand(1) != SplatVal)
7214       return SDValue();
7215     StVal = NextInsertElt;
7216   }
7217   unsigned OrigAlignment = St->getAlignment();
7218   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7219   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7220
7221   // Create scalar stores. This is at least as good as the code sequence for a
7222   // split unaligned store wich is a dup.s, ext.b, and two stores.
7223   // Most of the time the three stores should be replaced by store pair
7224   // instructions (stp).
7225   SDLoc DL(St);
7226   SDValue BasePtr = St->getBasePtr();
7227   SDValue NewST1 =
7228       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7229                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7230
7231   unsigned Offset = EltOffset;
7232   while (--NumVecElts) {
7233     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7234                                     DAG.getConstant(Offset, MVT::i64));
7235     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7236                           St->getPointerInfo(), St->isVolatile(),
7237                           St->isNonTemporal(), Alignment);
7238     Offset += EltOffset;
7239   }
7240   return NewST1;
7241 }
7242
7243 static SDValue performSTORECombine(SDNode *N,
7244                                    TargetLowering::DAGCombinerInfo &DCI,
7245                                    SelectionDAG &DAG,
7246                                    const AArch64Subtarget *Subtarget) {
7247   if (!DCI.isBeforeLegalize())
7248     return SDValue();
7249
7250   StoreSDNode *S = cast<StoreSDNode>(N);
7251   if (S->isVolatile())
7252     return SDValue();
7253
7254   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7255   // page boundries. We want to split such stores.
7256   if (!Subtarget->isCyclone())
7257     return SDValue();
7258
7259   // Don't split at Oz.
7260   MachineFunction &MF = DAG.getMachineFunction();
7261   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7262       AttributeSet::FunctionIndex, Attribute::MinSize);
7263   if (IsMinSize)
7264     return SDValue();
7265
7266   SDValue StVal = S->getValue();
7267   EVT VT = StVal.getValueType();
7268
7269   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7270   // those up regresses performance on micro-benchmarks and olden/bh.
7271   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7272     return SDValue();
7273
7274   // Split unaligned 16B stores. They are terrible for performance.
7275   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7276   // extensions can use this to mark that it does not want splitting to happen
7277   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7278   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7279   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7280       S->getAlignment() <= 2)
7281     return SDValue();
7282
7283   // If we get a splat of a scalar convert this vector store to a store of
7284   // scalars. They will be merged into store pairs thereby removing two
7285   // instructions.
7286   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7287   if (ReplacedSplat != SDValue())
7288     return ReplacedSplat;
7289
7290   SDLoc DL(S);
7291   unsigned NumElts = VT.getVectorNumElements() / 2;
7292   // Split VT into two.
7293   EVT HalfVT =
7294       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7295   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7296                                    DAG.getIntPtrConstant(0));
7297   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7298                                    DAG.getIntPtrConstant(NumElts));
7299   SDValue BasePtr = S->getBasePtr();
7300   SDValue NewST1 =
7301       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7302                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7303   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7304                                   DAG.getConstant(8, MVT::i64));
7305   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7306                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7307                       S->getAlignment());
7308 }
7309
7310 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7311 /// post-increment LD1R.
7312 static SDValue performPostLD1Combine(SDNode *N,
7313                                      TargetLowering::DAGCombinerInfo &DCI,
7314                                      bool IsLaneOp) {
7315   if (DCI.isBeforeLegalizeOps())
7316     return SDValue();
7317
7318   SelectionDAG &DAG = DCI.DAG;
7319   EVT VT = N->getValueType(0);
7320
7321   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7322   SDNode *LD = N->getOperand(LoadIdx).getNode();
7323   // If it is not LOAD, can not do such combine.
7324   if (LD->getOpcode() != ISD::LOAD)
7325     return SDValue();
7326
7327   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7328   EVT MemVT = LoadSDN->getMemoryVT();
7329   // Check if memory operand is the same type as the vector element.
7330   if (MemVT != VT.getVectorElementType())
7331     return SDValue();
7332
7333   // Check if there are other uses. If so, do not combine as it will introduce
7334   // an extra load.
7335   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7336        ++UI) {
7337     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7338       continue;
7339     if (*UI != N)
7340       return SDValue();
7341   }
7342
7343   SDValue Addr = LD->getOperand(1);
7344   SDValue Vector = N->getOperand(0);
7345   // Search for a use of the address operand that is an increment.
7346   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7347        Addr.getNode()->use_end(); UI != UE; ++UI) {
7348     SDNode *User = *UI;
7349     if (User->getOpcode() != ISD::ADD
7350         || UI.getUse().getResNo() != Addr.getResNo())
7351       continue;
7352
7353     // Check that the add is independent of the load.  Otherwise, folding it
7354     // would create a cycle.
7355     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7356       continue;
7357     // Also check that add is not used in the vector operand.  This would also
7358     // create a cycle.
7359     if (User->isPredecessorOf(Vector.getNode()))
7360       continue;
7361
7362     // If the increment is a constant, it must match the memory ref size.
7363     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7364     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7365       uint32_t IncVal = CInc->getZExtValue();
7366       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7367       if (IncVal != NumBytes)
7368         continue;
7369       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7370     }
7371
7372     SmallVector<SDValue, 8> Ops;
7373     Ops.push_back(LD->getOperand(0));  // Chain
7374     if (IsLaneOp) {
7375       Ops.push_back(Vector);           // The vector to be inserted
7376       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7377     }
7378     Ops.push_back(Addr);
7379     Ops.push_back(Inc);
7380
7381     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7382     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7383     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7384     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7385                                            MemVT,
7386                                            LoadSDN->getMemOperand());
7387
7388     // Update the uses.
7389     std::vector<SDValue> NewResults;
7390     NewResults.push_back(SDValue(LD, 0));             // The result of load
7391     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7392     DCI.CombineTo(LD, NewResults);
7393     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7394     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7395
7396     break;
7397   }
7398   return SDValue();
7399 }
7400
7401 /// Target-specific DAG combine function for NEON load/store intrinsics
7402 /// to merge base address updates.
7403 static SDValue performNEONPostLDSTCombine(SDNode *N,
7404                                           TargetLowering::DAGCombinerInfo &DCI,
7405                                           SelectionDAG &DAG) {
7406   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7407     return SDValue();
7408
7409   unsigned AddrOpIdx = N->getNumOperands() - 1;
7410   SDValue Addr = N->getOperand(AddrOpIdx);
7411
7412   // Search for a use of the address operand that is an increment.
7413   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7414        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7415     SDNode *User = *UI;
7416     if (User->getOpcode() != ISD::ADD ||
7417         UI.getUse().getResNo() != Addr.getResNo())
7418       continue;
7419
7420     // Check that the add is independent of the load/store.  Otherwise, folding
7421     // it would create a cycle.
7422     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7423       continue;
7424
7425     // Find the new opcode for the updating load/store.
7426     bool IsStore = false;
7427     bool IsLaneOp = false;
7428     bool IsDupOp = false;
7429     unsigned NewOpc = 0;
7430     unsigned NumVecs = 0;
7431     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7432     switch (IntNo) {
7433     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7434     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7435       NumVecs = 2; break;
7436     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7437       NumVecs = 3; break;
7438     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7439       NumVecs = 4; break;
7440     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7441       NumVecs = 2; IsStore = true; break;
7442     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7443       NumVecs = 3; IsStore = true; break;
7444     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7445       NumVecs = 4; IsStore = true; break;
7446     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7447       NumVecs = 2; break;
7448     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7449       NumVecs = 3; break;
7450     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7451       NumVecs = 4; break;
7452     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7453       NumVecs = 2; IsStore = true; break;
7454     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7455       NumVecs = 3; IsStore = true; break;
7456     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7457       NumVecs = 4; IsStore = true; break;
7458     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7459       NumVecs = 2; IsDupOp = true; break;
7460     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7461       NumVecs = 3; IsDupOp = true; break;
7462     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7463       NumVecs = 4; IsDupOp = true; break;
7464     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7465       NumVecs = 2; IsLaneOp = true; break;
7466     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7467       NumVecs = 3; IsLaneOp = true; break;
7468     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7469       NumVecs = 4; IsLaneOp = true; break;
7470     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7471       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7472     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7473       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7474     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7475       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7476     }
7477
7478     EVT VecTy;
7479     if (IsStore)
7480       VecTy = N->getOperand(2).getValueType();
7481     else
7482       VecTy = N->getValueType(0);
7483
7484     // If the increment is a constant, it must match the memory ref size.
7485     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7486     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7487       uint32_t IncVal = CInc->getZExtValue();
7488       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7489       if (IsLaneOp || IsDupOp)
7490         NumBytes /= VecTy.getVectorNumElements();
7491       if (IncVal != NumBytes)
7492         continue;
7493       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7494     }
7495     SmallVector<SDValue, 8> Ops;
7496     Ops.push_back(N->getOperand(0)); // Incoming chain
7497     // Load lane and store have vector list as input.
7498     if (IsLaneOp || IsStore)
7499       for (unsigned i = 2; i < AddrOpIdx; ++i)
7500         Ops.push_back(N->getOperand(i));
7501     Ops.push_back(Addr); // Base register
7502     Ops.push_back(Inc);
7503
7504     // Return Types.
7505     EVT Tys[6];
7506     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7507     unsigned n;
7508     for (n = 0; n < NumResultVecs; ++n)
7509       Tys[n] = VecTy;
7510     Tys[n++] = MVT::i64;  // Type of write back register
7511     Tys[n] = MVT::Other;  // Type of the chain
7512     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7513
7514     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7515     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7516                                            MemInt->getMemoryVT(),
7517                                            MemInt->getMemOperand());
7518
7519     // Update the uses.
7520     std::vector<SDValue> NewResults;
7521     for (unsigned i = 0; i < NumResultVecs; ++i) {
7522       NewResults.push_back(SDValue(UpdN.getNode(), i));
7523     }
7524     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7525     DCI.CombineTo(N, NewResults);
7526     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7527
7528     break;
7529   }
7530   return SDValue();
7531 }
7532
7533 // Optimize compare with zero and branch.
7534 static SDValue performBRCONDCombine(SDNode *N,
7535                                     TargetLowering::DAGCombinerInfo &DCI,
7536                                     SelectionDAG &DAG) {
7537   SDValue Chain = N->getOperand(0);
7538   SDValue Dest = N->getOperand(1);
7539   SDValue CCVal = N->getOperand(2);
7540   SDValue Cmp = N->getOperand(3);
7541
7542   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7543   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7544   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7545     return SDValue();
7546
7547   unsigned CmpOpc = Cmp.getOpcode();
7548   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7549     return SDValue();
7550
7551   // Only attempt folding if there is only one use of the flag and no use of the
7552   // value.
7553   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7554     return SDValue();
7555
7556   SDValue LHS = Cmp.getOperand(0);
7557   SDValue RHS = Cmp.getOperand(1);
7558
7559   assert(LHS.getValueType() == RHS.getValueType() &&
7560          "Expected the value type to be the same for both operands!");
7561   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7562     return SDValue();
7563
7564   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7565     std::swap(LHS, RHS);
7566
7567   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7568     return SDValue();
7569
7570   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7571       LHS.getOpcode() == ISD::SRL)
7572     return SDValue();
7573
7574   // Fold the compare into the branch instruction.
7575   SDValue BR;
7576   if (CC == AArch64CC::EQ)
7577     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7578   else
7579     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7580
7581   // Do not add new nodes to DAG combiner worklist.
7582   DCI.CombineTo(N, BR, false);
7583
7584   return SDValue();
7585 }
7586
7587 // vselect (v1i1 setcc) ->
7588 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7589 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7590 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7591 // such VSELECT.
7592 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7593   SDValue N0 = N->getOperand(0);
7594   EVT CCVT = N0.getValueType();
7595
7596   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7597       CCVT.getVectorElementType() != MVT::i1)
7598     return SDValue();
7599
7600   EVT ResVT = N->getValueType(0);
7601   EVT CmpVT = N0.getOperand(0).getValueType();
7602   // Only combine when the result type is of the same size as the compared
7603   // operands.
7604   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7605     return SDValue();
7606
7607   SDValue IfTrue = N->getOperand(1);
7608   SDValue IfFalse = N->getOperand(2);
7609   SDValue SetCC =
7610       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7611                    N0.getOperand(0), N0.getOperand(1),
7612                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7613   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7614                      IfTrue, IfFalse);
7615 }
7616
7617 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7618 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7619 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7620 /// with a vector one followed by a DUP shuffle on the result.
7621 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7622   SDValue N0 = N->getOperand(0);
7623   EVT ResVT = N->getValueType(0);
7624
7625   if (!N->getOperand(1).getValueType().isVector())
7626     return SDValue();
7627
7628   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7629     return SDValue();
7630
7631   SDLoc DL(N0);
7632
7633   EVT SrcVT = N0.getOperand(0).getValueType();
7634   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7635                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7636   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7637
7638   // First perform a vector comparison, where lane 0 is the one we're interested
7639   // in.
7640   SDValue LHS =
7641       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7642   SDValue RHS =
7643       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7644   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7645
7646   // Now duplicate the comparison mask we want across all other lanes.
7647   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7648   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7649   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7650                      Mask);
7651
7652   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7653 }
7654
7655 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7656                                                  DAGCombinerInfo &DCI) const {
7657   SelectionDAG &DAG = DCI.DAG;
7658   switch (N->getOpcode()) {
7659   default:
7660     break;
7661   case ISD::ADD:
7662   case ISD::SUB:
7663     return performAddSubLongCombine(N, DCI, DAG);
7664   case ISD::XOR:
7665     return performXorCombine(N, DAG, DCI, Subtarget);
7666   case ISD::MUL:
7667     return performMulCombine(N, DAG, DCI, Subtarget);
7668   case ISD::SINT_TO_FP:
7669   case ISD::UINT_TO_FP:
7670     return performIntToFpCombine(N, DAG);
7671   case ISD::OR:
7672     return performORCombine(N, DCI, Subtarget);
7673   case ISD::INTRINSIC_WO_CHAIN:
7674     return performIntrinsicCombine(N, DCI, Subtarget);
7675   case ISD::ANY_EXTEND:
7676   case ISD::ZERO_EXTEND:
7677   case ISD::SIGN_EXTEND:
7678     return performExtendCombine(N, DCI, DAG);
7679   case ISD::BITCAST:
7680     return performBitcastCombine(N, DCI, DAG);
7681   case ISD::CONCAT_VECTORS:
7682     return performConcatVectorsCombine(N, DCI, DAG);
7683   case ISD::SELECT:
7684     return performSelectCombine(N, DAG);
7685   case ISD::VSELECT:
7686     return performVSelectCombine(N, DCI.DAG);
7687   case ISD::STORE:
7688     return performSTORECombine(N, DCI, DAG, Subtarget);
7689   case AArch64ISD::BRCOND:
7690     return performBRCONDCombine(N, DCI, DAG);
7691   case AArch64ISD::DUP:
7692     return performPostLD1Combine(N, DCI, false);
7693   case ISD::INSERT_VECTOR_ELT:
7694     return performPostLD1Combine(N, DCI, true);
7695   case ISD::INTRINSIC_VOID:
7696   case ISD::INTRINSIC_W_CHAIN:
7697     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7698     case Intrinsic::aarch64_neon_ld2:
7699     case Intrinsic::aarch64_neon_ld3:
7700     case Intrinsic::aarch64_neon_ld4:
7701     case Intrinsic::aarch64_neon_ld1x2:
7702     case Intrinsic::aarch64_neon_ld1x3:
7703     case Intrinsic::aarch64_neon_ld1x4:
7704     case Intrinsic::aarch64_neon_ld2lane:
7705     case Intrinsic::aarch64_neon_ld3lane:
7706     case Intrinsic::aarch64_neon_ld4lane:
7707     case Intrinsic::aarch64_neon_ld2r:
7708     case Intrinsic::aarch64_neon_ld3r:
7709     case Intrinsic::aarch64_neon_ld4r:
7710     case Intrinsic::aarch64_neon_st2:
7711     case Intrinsic::aarch64_neon_st3:
7712     case Intrinsic::aarch64_neon_st4:
7713     case Intrinsic::aarch64_neon_st1x2:
7714     case Intrinsic::aarch64_neon_st1x3:
7715     case Intrinsic::aarch64_neon_st1x4:
7716     case Intrinsic::aarch64_neon_st2lane:
7717     case Intrinsic::aarch64_neon_st3lane:
7718     case Intrinsic::aarch64_neon_st4lane:
7719       return performNEONPostLDSTCombine(N, DCI, DAG);
7720     default:
7721       break;
7722     }
7723   }
7724   return SDValue();
7725 }
7726
7727 // Check if the return value is used as only a return value, as otherwise
7728 // we can't perform a tail-call. In particular, we need to check for
7729 // target ISD nodes that are returns and any other "odd" constructs
7730 // that the generic analysis code won't necessarily catch.
7731 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7732                                                SDValue &Chain) const {
7733   if (N->getNumValues() != 1)
7734     return false;
7735   if (!N->hasNUsesOfValue(1, 0))
7736     return false;
7737
7738   SDValue TCChain = Chain;
7739   SDNode *Copy = *N->use_begin();
7740   if (Copy->getOpcode() == ISD::CopyToReg) {
7741     // If the copy has a glue operand, we conservatively assume it isn't safe to
7742     // perform a tail call.
7743     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7744         MVT::Glue)
7745       return false;
7746     TCChain = Copy->getOperand(0);
7747   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7748     return false;
7749
7750   bool HasRet = false;
7751   for (SDNode *Node : Copy->uses()) {
7752     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7753       return false;
7754     HasRet = true;
7755   }
7756
7757   if (!HasRet)
7758     return false;
7759
7760   Chain = TCChain;
7761   return true;
7762 }
7763
7764 // Return whether the an instruction can potentially be optimized to a tail
7765 // call. This will cause the optimizers to attempt to move, or duplicate,
7766 // return instructions to help enable tail call optimizations for this
7767 // instruction.
7768 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7769   if (!CI->isTailCall())
7770     return false;
7771
7772   return true;
7773 }
7774
7775 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7776                                                    SDValue &Offset,
7777                                                    ISD::MemIndexedMode &AM,
7778                                                    bool &IsInc,
7779                                                    SelectionDAG &DAG) const {
7780   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7781     return false;
7782
7783   Base = Op->getOperand(0);
7784   // All of the indexed addressing mode instructions take a signed
7785   // 9 bit immediate offset.
7786   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7787     int64_t RHSC = (int64_t)RHS->getZExtValue();
7788     if (RHSC >= 256 || RHSC <= -256)
7789       return false;
7790     IsInc = (Op->getOpcode() == ISD::ADD);
7791     Offset = Op->getOperand(1);
7792     return true;
7793   }
7794   return false;
7795 }
7796
7797 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7798                                                       SDValue &Offset,
7799                                                       ISD::MemIndexedMode &AM,
7800                                                       SelectionDAG &DAG) const {
7801   EVT VT;
7802   SDValue Ptr;
7803   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7804     VT = LD->getMemoryVT();
7805     Ptr = LD->getBasePtr();
7806   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7807     VT = ST->getMemoryVT();
7808     Ptr = ST->getBasePtr();
7809   } else
7810     return false;
7811
7812   bool IsInc;
7813   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7814     return false;
7815   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7816   return true;
7817 }
7818
7819 bool AArch64TargetLowering::getPostIndexedAddressParts(
7820     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
7821     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
7822   EVT VT;
7823   SDValue Ptr;
7824   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7825     VT = LD->getMemoryVT();
7826     Ptr = LD->getBasePtr();
7827   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7828     VT = ST->getMemoryVT();
7829     Ptr = ST->getBasePtr();
7830   } else
7831     return false;
7832
7833   bool IsInc;
7834   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7835     return false;
7836   // Post-indexing updates the base, so it's not a valid transform
7837   // if that's not the same as the load's pointer.
7838   if (Ptr != Base)
7839     return false;
7840   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7841   return true;
7842 }
7843
7844 void AArch64TargetLowering::ReplaceNodeResults(
7845     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
7846   switch (N->getOpcode()) {
7847   default:
7848     llvm_unreachable("Don't know how to custom expand this");
7849   case ISD::FP_TO_UINT:
7850   case ISD::FP_TO_SINT:
7851     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
7852     // Let normal code take care of it by not adding anything to Results.
7853     return;
7854   }
7855 }
7856
7857 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
7858   // Loads and stores less than 128-bits are already atomic; ones above that
7859   // are doomed anyway, so defer to the default libcall and blame the OS when
7860   // things go wrong:
7861   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
7862     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
7863   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
7864     return LI->getType()->getPrimitiveSizeInBits() == 128;
7865
7866   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
7867   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
7868 }
7869
7870 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
7871                                              AtomicOrdering Ord) const {
7872   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7873   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
7874   bool IsAcquire =
7875       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7876
7877   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
7878   // intrinsic must return {i64, i64} and we have to recombine them into a
7879   // single i128 here.
7880   if (ValTy->getPrimitiveSizeInBits() == 128) {
7881     Intrinsic::ID Int =
7882         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
7883     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
7884
7885     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7886     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
7887
7888     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
7889     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
7890     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
7891     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
7892     return Builder.CreateOr(
7893         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
7894   }
7895
7896   Type *Tys[] = { Addr->getType() };
7897   Intrinsic::ID Int =
7898       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
7899   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
7900
7901   return Builder.CreateTruncOrBitCast(
7902       Builder.CreateCall(Ldxr, Addr),
7903       cast<PointerType>(Addr->getType())->getElementType());
7904 }
7905
7906 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
7907                                                    Value *Val, Value *Addr,
7908                                                    AtomicOrdering Ord) const {
7909   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7910   bool IsRelease =
7911       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7912
7913   // Since the intrinsics must have legal type, the i128 intrinsics take two
7914   // parameters: "i64, i64". We must marshal Val into the appropriate form
7915   // before the call.
7916   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
7917     Intrinsic::ID Int =
7918         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
7919     Function *Stxr = Intrinsic::getDeclaration(M, Int);
7920     Type *Int64Ty = Type::getInt64Ty(M->getContext());
7921
7922     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
7923     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
7924     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7925     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
7926   }
7927
7928   Intrinsic::ID Int =
7929       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
7930   Type *Tys[] = { Addr->getType() };
7931   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
7932
7933   return Builder.CreateCall2(
7934       Stxr, Builder.CreateZExtOrBitCast(
7935                 Val, Stxr->getFunctionType()->getParamType(0)),
7936       Addr);
7937 }