lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64PerfectShuffle.h"
  16 #include "AArch64Subtarget.h"
  17 #include "AArch64MachineFunctionInfo.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
  71   if (TM.getSubtarget<AArch64Subtarget>().isTargetDarwin())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(AArch64TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(TM)) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 311   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 312   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 313   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 315   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 319   // Indexed loads and stores are supported.
 320   for (unsigned im = (unsigned)ISD::PRE_INC;
 321        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 322     setIndexedLoadAction(im, MVT::i8, Legal);
 323     setIndexedLoadAction(im, MVT::i16, Legal);
 324     setIndexedLoadAction(im, MVT::i32, Legal);
 325     setIndexedLoadAction(im, MVT::i64, Legal);
 326     setIndexedLoadAction(im, MVT::f64, Legal);
 327     setIndexedLoadAction(im, MVT::f32, Legal);
 328     setIndexedStoreAction(im, MVT::i8, Legal);
 329     setIndexedStoreAction(im, MVT::i16, Legal);
 330     setIndexedStoreAction(im, MVT::i32, Legal);
 331     setIndexedStoreAction(im, MVT::i64, Legal);
 332     setIndexedStoreAction(im, MVT::f64, Legal);
 333     setIndexedStoreAction(im, MVT::f32, Legal);
 334   }
 335
 336   // Trap.
 337   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 338
 339   // We combine OR nodes for bitfield operations.
 340   setTargetDAGCombine(ISD::OR);
 341
 342   // Vector add and sub nodes may conceal a high-half opportunity.
 343   // Also, try to fold ADD into CSINC/CSINV..
 344   setTargetDAGCombine(ISD::ADD);
 345   setTargetDAGCombine(ISD::SUB);
 346
 347   setTargetDAGCombine(ISD::XOR);
 348   setTargetDAGCombine(ISD::SINT_TO_FP);
 349   setTargetDAGCombine(ISD::UINT_TO_FP);
 350
 351   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 352
 353   setTargetDAGCombine(ISD::ANY_EXTEND);
 354   setTargetDAGCombine(ISD::ZERO_EXTEND);
 355   setTargetDAGCombine(ISD::SIGN_EXTEND);
 356   setTargetDAGCombine(ISD::BITCAST);
 357   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 358   setTargetDAGCombine(ISD::STORE);
 359
 360   setTargetDAGCombine(ISD::MUL);
 361
 362   setTargetDAGCombine(ISD::SELECT);
 363   setTargetDAGCombine(ISD::VSELECT);
 364
 365   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 366   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 367   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 368
 369   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 370   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 371   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 372
 373   setStackPointerRegisterToSaveRestore(AArch64::SP);
 374
 375   setSchedulingPreference(Sched::Hybrid);
 376
 377   // Enable TBZ/TBNZ
 378   MaskAndBranchFoldingIsLegal = true;
 379
 380   setMinFunctionAlignment(2);
 381
 382   RequireStrictAlign = (Align == StrictAlign);
 383
 384   setHasExtractBitsInsn(true);
 385
 386   if (Subtarget->hasNEON()) {
 387     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 388     // silliness like this:
 389     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 390     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 391     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 392     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 393     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 394     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 409     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 410     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 411     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 414
 415     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 416     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 417     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 418     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 419     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 420
 421     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 422
 423     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 424     // elements smaller than i32, so promote the input to i32 first.
 425     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 426     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 427     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 428     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 429     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 430     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 431     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 432     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 433     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 434
 435     // AArch64 doesn't have MUL.2d:
 436     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 437     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 438     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 439     // Likewise, narrowing and extending vector loads/stores aren't handled
 440     // directly.
 441     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 442          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 443
 444       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 445                          Expand);
 446
 447       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 448       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 449       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 450       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 451
 452       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 453
 454       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 455            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 456         setTruncStoreAction((MVT::SimpleValueType)VT,
 457                             (MVT::SimpleValueType)InnerVT, Expand);
 458       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 459       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 460       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 461     }
 462
 463     // AArch64 has implementations of a lot of rounding-like FP operations.
 464     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 465     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 466       MVT Ty = RoundingVecTypes[I];
 467       setOperationAction(ISD::FFLOOR, Ty, Legal);
 468       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 469       setOperationAction(ISD::FCEIL, Ty, Legal);
 470       setOperationAction(ISD::FRINT, Ty, Legal);
 471       setOperationAction(ISD::FTRUNC, Ty, Legal);
 472       setOperationAction(ISD::FROUND, Ty, Legal);
 473     }
 474   }
 475 }
 476
 477 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 478   if (VT == MVT::v2f32) {
 479     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 480     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 481
 482     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 483     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 484   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 485     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 486     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 487
 488     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 489     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 490   }
 491
 492   // Mark vector float intrinsics as expand.
 493   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 494     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 495     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 496     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 497     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 498     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 499     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 500     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 501     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 502     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 503   }
 504
 505   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 506   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 507   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 508   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 509   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 510   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 511   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 512   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 513   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 514   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 517
 518   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 519   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 520   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 521   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 522
 523   // CNT supports only B element sizes.
 524   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 525     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 526
 527   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 528   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 529   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 530   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 531   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 532
 533   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 534   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 535
 536   if (Subtarget->isLittleEndian()) {
 537     for (unsigned im = (unsigned)ISD::PRE_INC;
 538          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 539       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 540       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 541     }
 542   }
 543 }
 544
 545 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 546   addRegisterClass(VT, &AArch64::FPR64RegClass);
 547   addTypeForNEON(VT, MVT::v2i32);
 548 }
 549
 550 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 551   addRegisterClass(VT, &AArch64::FPR128RegClass);
 552   addTypeForNEON(VT, MVT::v4i32);
 553 }
 554
 555 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 556   if (!VT.isVector())
 557     return MVT::i32;
 558   return VT.changeVectorElementTypeToInteger();
 559 }
 560
 561 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 562 /// Mask are known to be either zero or one and return them in the
 563 /// KnownZero/KnownOne bitsets.
 564 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 565     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 566     const SelectionDAG &DAG, unsigned Depth) const {
 567   switch (Op.getOpcode()) {
 568   default:
 569     break;
 570   case AArch64ISD::CSEL: {
 571     APInt KnownZero2, KnownOne2;
 572     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 573     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 574     KnownZero &= KnownZero2;
 575     KnownOne &= KnownOne2;
 576     break;
 577   }
 578   case ISD::INTRINSIC_W_CHAIN: {
 579    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 580     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 581     switch (IntID) {
 582     default: return;
 583     case Intrinsic::aarch64_ldaxr:
 584     case Intrinsic::aarch64_ldxr: {
 585       unsigned BitWidth = KnownOne.getBitWidth();
 586       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 587       unsigned MemBits = VT.getScalarType().getSizeInBits();
 588       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 589       return;
 590     }
 591     }
 592     break;
 593   }
 594   case ISD::INTRINSIC_WO_CHAIN:
 595   case ISD::INTRINSIC_VOID: {
 596     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 597     switch (IntNo) {
 598     default:
 599       break;
 600     case Intrinsic::aarch64_neon_umaxv:
 601     case Intrinsic::aarch64_neon_uminv: {
 602       // Figure out the datatype of the vector operand. The UMINV instruction
 603       // will zero extend the result, so we can mark as known zero all the
 604       // bits larger than the element datatype. 32-bit or larget doesn't need
 605       // this as those are legal types and will be handled by isel directly.
 606       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 607       unsigned BitWidth = KnownZero.getBitWidth();
 608       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 609         assert(BitWidth >= 8 && "Unexpected width!");
 610         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 611         KnownZero |= Mask;
 612       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 613         assert(BitWidth >= 16 && "Unexpected width!");
 614         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 615         KnownZero |= Mask;
 616       }
 617       break;
 618     } break;
 619     }
 620   }
 621   }
 622 }
 623
 624 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 625   return MVT::i64;
 626 }
 627
 628 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 629   // FIXME: On AArch64, this depends on the type.
 630   // Basically, the addressable offsets are o to 4095 * Ty.getSizeInBytes().
 631   // and the offset has to be a multiple of the related size in bytes.
 632   return 4095;
 633 }
 634
 635 FastISel *
 636 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 637                                       const TargetLibraryInfo *libInfo) const {
 638   return AArch64::createFastISel(funcInfo, libInfo);
 639 }
 640
 641 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 642   switch (Opcode) {
 643   default:
 644     return nullptr;
 645   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 646   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 647   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 648   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 649   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 650   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 651   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 652   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 653   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 654   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 655   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 656   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 657   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 658   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 659   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 660   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 661   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 662   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 663   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 664   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 665   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 666   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 667   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 668   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 669   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 670   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 671   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 672   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 673   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 674   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 675   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 676   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 677   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 678   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 679   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 680   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 681   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 682   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 683   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 684   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 685   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 686   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 687   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 688   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 689   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 690   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 691   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 692   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 693   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 694   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 695   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 696   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 697   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 698   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 699   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 700   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 701   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 702   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 703   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 704   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 705   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 706   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 707   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 708   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 709   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 710   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 711   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 712   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 713   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 714   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 715   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 716   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 717   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 718   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 719   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 720   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 721   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 722   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 723   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 724   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 725   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 726   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 727   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 728   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 729   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 730   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 731   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 732   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 733   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 734   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 735   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 736   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 737   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 738   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 739   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 740   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 741   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 742   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 743   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 744   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 745   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 746   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 747   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 748   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 749   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 750   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 751   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 752   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 753   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 754   }
 755 }
 756
 757 MachineBasicBlock *
 758 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 759                                     MachineBasicBlock *MBB) const {
 760   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 761   // phi node:
 762
 763   // OrigBB:
 764   //     [... previous instrs leading to comparison ...]
 765   //     b.ne TrueBB
 766   //     b EndBB
 767   // TrueBB:
 768   //     ; Fallthrough
 769   // EndBB:
 770   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 771
 772   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 773   MachineFunction *MF = MBB->getParent();
 774   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 775   DebugLoc DL = MI->getDebugLoc();
 776   MachineFunction::iterator It = MBB;
 777   ++It;
 778
 779   unsigned DestReg = MI->getOperand(0).getReg();
 780   unsigned IfTrueReg = MI->getOperand(1).getReg();
 781   unsigned IfFalseReg = MI->getOperand(2).getReg();
 782   unsigned CondCode = MI->getOperand(3).getImm();
 783   bool NZCVKilled = MI->getOperand(4).isKill();
 784
 785   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 786   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 787   MF->insert(It, TrueBB);
 788   MF->insert(It, EndBB);
 789
 790   // Transfer rest of current basic-block to EndBB
 791   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 792                 MBB->end());
 793   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 794
 795   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 796   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 797   MBB->addSuccessor(TrueBB);
 798   MBB->addSuccessor(EndBB);
 799
 800   // TrueBB falls through to the end.
 801   TrueBB->addSuccessor(EndBB);
 802
 803   if (!NZCVKilled) {
 804     TrueBB->addLiveIn(AArch64::NZCV);
 805     EndBB->addLiveIn(AArch64::NZCV);
 806   }
 807
 808   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 809       .addReg(IfTrueReg)
 810       .addMBB(TrueBB)
 811       .addReg(IfFalseReg)
 812       .addMBB(MBB);
 813
 814   MI->eraseFromParent();
 815   return EndBB;
 816 }
 817
 818 MachineBasicBlock *
 819 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 820                                                  MachineBasicBlock *BB) const {
 821   switch (MI->getOpcode()) {
 822   default:
 823 #ifndef NDEBUG
 824     MI->dump();
 825 #endif
 826     assert(0 && "Unexpected instruction for custom inserter!");
 827     break;
 828
 829   case AArch64::F128CSEL:
 830     return EmitF128CSEL(MI, BB);
 831
 832   case TargetOpcode::STACKMAP:
 833   case TargetOpcode::PATCHPOINT:
 834     return emitPatchPoint(MI, BB);
 835   }
 836   llvm_unreachable("Unexpected instruction for custom inserter!");
 837 }
 838
 839 //===----------------------------------------------------------------------===//
 840 // AArch64 Lowering private implementation.
 841 //===----------------------------------------------------------------------===//
 842
 843 //===----------------------------------------------------------------------===//
 844 // Lowering Code
 845 //===----------------------------------------------------------------------===//
 846
 847 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 848 /// CC
 849 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 850   switch (CC) {
 851   default:
 852     llvm_unreachable("Unknown condition code!");
 853   case ISD::SETNE:
 854     return AArch64CC::NE;
 855   case ISD::SETEQ:
 856     return AArch64CC::EQ;
 857   case ISD::SETGT:
 858     return AArch64CC::GT;
 859   case ISD::SETGE:
 860     return AArch64CC::GE;
 861   case ISD::SETLT:
 862     return AArch64CC::LT;
 863   case ISD::SETLE:
 864     return AArch64CC::LE;
 865   case ISD::SETUGT:
 866     return AArch64CC::HI;
 867   case ISD::SETUGE:
 868     return AArch64CC::HS;
 869   case ISD::SETULT:
 870     return AArch64CC::LO;
 871   case ISD::SETULE:
 872     return AArch64CC::LS;
 873   }
 874 }
 875
 876 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 877 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 878                                   AArch64CC::CondCode &CondCode,
 879                                   AArch64CC::CondCode &CondCode2) {
 880   CondCode2 = AArch64CC::AL;
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Unknown FP condition!");
 884   case ISD::SETEQ:
 885   case ISD::SETOEQ:
 886     CondCode = AArch64CC::EQ;
 887     break;
 888   case ISD::SETGT:
 889   case ISD::SETOGT:
 890     CondCode = AArch64CC::GT;
 891     break;
 892   case ISD::SETGE:
 893   case ISD::SETOGE:
 894     CondCode = AArch64CC::GE;
 895     break;
 896   case ISD::SETOLT:
 897     CondCode = AArch64CC::MI;
 898     break;
 899   case ISD::SETOLE:
 900     CondCode = AArch64CC::LS;
 901     break;
 902   case ISD::SETONE:
 903     CondCode = AArch64CC::MI;
 904     CondCode2 = AArch64CC::GT;
 905     break;
 906   case ISD::SETO:
 907     CondCode = AArch64CC::VC;
 908     break;
 909   case ISD::SETUO:
 910     CondCode = AArch64CC::VS;
 911     break;
 912   case ISD::SETUEQ:
 913     CondCode = AArch64CC::EQ;
 914     CondCode2 = AArch64CC::VS;
 915     break;
 916   case ISD::SETUGT:
 917     CondCode = AArch64CC::HI;
 918     break;
 919   case ISD::SETUGE:
 920     CondCode = AArch64CC::PL;
 921     break;
 922   case ISD::SETLT:
 923   case ISD::SETULT:
 924     CondCode = AArch64CC::LT;
 925     break;
 926   case ISD::SETLE:
 927   case ISD::SETULE:
 928     CondCode = AArch64CC::LE;
 929     break;
 930   case ISD::SETNE:
 931   case ISD::SETUNE:
 932     CondCode = AArch64CC::NE;
 933     break;
 934   }
 935 }
 936
 937 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 938 /// CC usable with the vector instructions. Fewer operations are available
 939 /// without a real NZCV register, so we have to use less efficient combinations
 940 /// to get the same effect.
 941 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 942                                         AArch64CC::CondCode &CondCode,
 943                                         AArch64CC::CondCode &CondCode2,
 944                                         bool &Invert) {
 945   Invert = false;
 946   switch (CC) {
 947   default:
 948     // Mostly the scalar mappings work fine.
 949     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 950     break;
 951   case ISD::SETUO:
 952     Invert = true; // Fallthrough
 953   case ISD::SETO:
 954     CondCode = AArch64CC::MI;
 955     CondCode2 = AArch64CC::GE;
 956     break;
 957   case ISD::SETUEQ:
 958   case ISD::SETULT:
 959   case ISD::SETULE:
 960   case ISD::SETUGT:
 961   case ISD::SETUGE:
 962     // All of the compare-mask comparisons are ordered, but we can switch
 963     // between the two by a double inversion. E.g. ULE == !OGT.
 964     Invert = true;
 965     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 966     break;
 967   }
 968 }
 969
 970 static bool isLegalArithImmed(uint64_t C) {
 971   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 972   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 973 }
 974
 975 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 976                               SDLoc dl, SelectionDAG &DAG) {
 977   EVT VT = LHS.getValueType();
 978
 979   if (VT.isFloatingPoint())
 980     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 981
 982   // The CMP instruction is just an alias for SUBS, and representing it as
 983   // SUBS means that it's possible to get CSE with subtract operations.
 984   // A later phase can perform the optimization of setting the destination
 985   // register to WZR/XZR if it ends up being unused.
 986   unsigned Opcode = AArch64ISD::SUBS;
 987
 988   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 989       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 990       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 991     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
 992     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
 993     // can be set differently by this operation. It comes down to whether
 994     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
 995     // everything is fine. If not then the optimization is wrong. Thus general
 996     // comparisons are only valid if op2 != 0.
 997
 998     // So, finally, the only LLVM-native comparisons that don't mention C and V
 999     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1000     // the absence of information about op2.
1001     Opcode = AArch64ISD::ADDS;
1002     RHS = RHS.getOperand(1);
1003   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1004              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1005              !isUnsignedIntSetCC(CC)) {
1006     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1007     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1008     // of the signed comparisons.
1009     Opcode = AArch64ISD::ANDS;
1010     RHS = LHS.getOperand(1);
1011     LHS = LHS.getOperand(0);
1012   }
1013
1014   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1015       .getValue(1);
1016 }
1017
1018 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1019                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1020   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1021     EVT VT = RHS.getValueType();
1022     uint64_t C = RHSC->getZExtValue();
1023     if (!isLegalArithImmed(C)) {
1024       // Constant does not fit, try adjusting it by one?
1025       switch (CC) {
1026       default:
1027         break;
1028       case ISD::SETLT:
1029       case ISD::SETGE:
1030         if ((VT == MVT::i32 && C != 0x80000000 &&
1031              isLegalArithImmed((uint32_t)(C - 1))) ||
1032             (VT == MVT::i64 && C != 0x80000000ULL &&
1033              isLegalArithImmed(C - 1ULL))) {
1034           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1035           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1036           RHS = DAG.getConstant(C, VT);
1037         }
1038         break;
1039       case ISD::SETULT:
1040       case ISD::SETUGE:
1041         if ((VT == MVT::i32 && C != 0 &&
1042              isLegalArithImmed((uint32_t)(C - 1))) ||
1043             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1044           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1045           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1046           RHS = DAG.getConstant(C, VT);
1047         }
1048         break;
1049       case ISD::SETLE:
1050       case ISD::SETGT:
1051         if ((VT == MVT::i32 && C != 0x7fffffff &&
1052              isLegalArithImmed((uint32_t)(C + 1))) ||
1053             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1054              isLegalArithImmed(C + 1ULL))) {
1055           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1056           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1057           RHS = DAG.getConstant(C, VT);
1058         }
1059         break;
1060       case ISD::SETULE:
1061       case ISD::SETUGT:
1062         if ((VT == MVT::i32 && C != 0xffffffff &&
1063              isLegalArithImmed((uint32_t)(C + 1))) ||
1064             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1065              isLegalArithImmed(C + 1ULL))) {
1066           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1067           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1068           RHS = DAG.getConstant(C, VT);
1069         }
1070         break;
1071       }
1072     }
1073   }
1074
1075   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1076   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1077   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1078   return Cmp;
1079 }
1080
1081 static std::pair<SDValue, SDValue>
1082 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1083   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1084          "Unsupported value type");
1085   SDValue Value, Overflow;
1086   SDLoc DL(Op);
1087   SDValue LHS = Op.getOperand(0);
1088   SDValue RHS = Op.getOperand(1);
1089   unsigned Opc = 0;
1090   switch (Op.getOpcode()) {
1091   default:
1092     llvm_unreachable("Unknown overflow instruction!");
1093   case ISD::SADDO:
1094     Opc = AArch64ISD::ADDS;
1095     CC = AArch64CC::VS;
1096     break;
1097   case ISD::UADDO:
1098     Opc = AArch64ISD::ADDS;
1099     CC = AArch64CC::HS;
1100     break;
1101   case ISD::SSUBO:
1102     Opc = AArch64ISD::SUBS;
1103     CC = AArch64CC::VS;
1104     break;
1105   case ISD::USUBO:
1106     Opc = AArch64ISD::SUBS;
1107     CC = AArch64CC::LO;
1108     break;
1109   // Multiply needs a little bit extra work.
1110   case ISD::SMULO:
1111   case ISD::UMULO: {
1112     CC = AArch64CC::NE;
1113     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1114     if (Op.getValueType() == MVT::i32) {
1115       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1116       // For a 32 bit multiply with overflow check we want the instruction
1117       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1118       // need to generate the following pattern:
1119       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1120       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1121       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1122       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1123       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1124                                 DAG.getConstant(0, MVT::i64));
1125       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1126       // operation. We need to clear out the upper 32 bits, because we used a
1127       // widening multiply that wrote all 64 bits. In the end this should be a
1128       // noop.
1129       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1130       if (IsSigned) {
1131         // The signed overflow check requires more than just a simple check for
1132         // any bit set in the upper 32 bits of the result. These bits could be
1133         // just the sign bits of a negative number. To perform the overflow
1134         // check we have to arithmetic shift right the 32nd bit of the result by
1135         // 31 bits. Then we compare the result to the upper 32 bits.
1136         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1137                                         DAG.getConstant(32, MVT::i64));
1138         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1139         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1140                                         DAG.getConstant(31, MVT::i64));
1141         // It is important that LowerBits is last, otherwise the arithmetic
1142         // shift will not be folded into the compare (SUBS).
1143         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1144         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1145                        .getValue(1);
1146       } else {
1147         // The overflow check for unsigned multiply is easy. We only need to
1148         // check if any of the upper 32 bits are set. This can be done with a
1149         // CMP (shifted register). For that we need to generate the following
1150         // pattern:
1151         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1152         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1153                                         DAG.getConstant(32, MVT::i64));
1154         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1155         Overflow =
1156             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1157                         UpperBits).getValue(1);
1158       }
1159       break;
1160     }
1161     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1162     // For the 64 bit multiply
1163     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1164     if (IsSigned) {
1165       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1166       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1167                                       DAG.getConstant(63, MVT::i64));
1168       // It is important that LowerBits is last, otherwise the arithmetic
1169       // shift will not be folded into the compare (SUBS).
1170       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1171       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1172                      .getValue(1);
1173     } else {
1174       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1175       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1176       Overflow =
1177           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1178                       UpperBits).getValue(1);
1179     }
1180     break;
1181   }
1182   } // switch (...)
1183
1184   if (Opc) {
1185     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1186
1187     // Emit the AArch64 operation with overflow check.
1188     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1189     Overflow = Value.getValue(1);
1190   }
1191   return std::make_pair(Value, Overflow);
1192 }
1193
1194 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1195                                              RTLIB::Libcall Call) const {
1196   SmallVector<SDValue, 2> Ops;
1197   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1198     Ops.push_back(Op.getOperand(i));
1199
1200   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1201                      SDLoc(Op)).first;
1202 }
1203
1204 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1205   SDValue Sel = Op.getOperand(0);
1206   SDValue Other = Op.getOperand(1);
1207
1208   // If neither operand is a SELECT_CC, give up.
1209   if (Sel.getOpcode() != ISD::SELECT_CC)
1210     std::swap(Sel, Other);
1211   if (Sel.getOpcode() != ISD::SELECT_CC)
1212     return Op;
1213
1214   // The folding we want to perform is:
1215   // (xor x, (select_cc a, b, cc, 0, -1) )
1216   //   -->
1217   // (csel x, (xor x, -1), cc ...)
1218   //
1219   // The latter will get matched to a CSINV instruction.
1220
1221   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1222   SDValue LHS = Sel.getOperand(0);
1223   SDValue RHS = Sel.getOperand(1);
1224   SDValue TVal = Sel.getOperand(2);
1225   SDValue FVal = Sel.getOperand(3);
1226   SDLoc dl(Sel);
1227
1228   // FIXME: This could be generalized to non-integer comparisons.
1229   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1230     return Op;
1231
1232   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1233   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1234
1235   // The the values aren't constants, this isn't the pattern we're looking for.
1236   if (!CFVal || !CTVal)
1237     return Op;
1238
1239   // We can commute the SELECT_CC by inverting the condition.  This
1240   // might be needed to make this fit into a CSINV pattern.
1241   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1242     std::swap(TVal, FVal);
1243     std::swap(CTVal, CFVal);
1244     CC = ISD::getSetCCInverse(CC, true);
1245   }
1246
1247   // If the constants line up, perform the transform!
1248   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1249     SDValue CCVal;
1250     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1251
1252     FVal = Other;
1253     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1254                        DAG.getConstant(-1ULL, Other.getValueType()));
1255
1256     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1257                        CCVal, Cmp);
1258   }
1259
1260   return Op;
1261 }
1262
1263 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1264   EVT VT = Op.getValueType();
1265
1266   // Let legalize expand this if it isn't a legal type yet.
1267   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1268     return SDValue();
1269
1270   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1271
1272   unsigned Opc;
1273   bool ExtraOp = false;
1274   switch (Op.getOpcode()) {
1275   default:
1276     assert(0 && "Invalid code");
1277   case ISD::ADDC:
1278     Opc = AArch64ISD::ADDS;
1279     break;
1280   case ISD::SUBC:
1281     Opc = AArch64ISD::SUBS;
1282     break;
1283   case ISD::ADDE:
1284     Opc = AArch64ISD::ADCS;
1285     ExtraOp = true;
1286     break;
1287   case ISD::SUBE:
1288     Opc = AArch64ISD::SBCS;
1289     ExtraOp = true;
1290     break;
1291   }
1292
1293   if (!ExtraOp)
1294     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1295   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1296                      Op.getOperand(2));
1297 }
1298
1299 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1300   // Let legalize expand this if it isn't a legal type yet.
1301   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1302     return SDValue();
1303
1304   AArch64CC::CondCode CC;
1305   // The actual operation that sets the overflow or carry flag.
1306   SDValue Value, Overflow;
1307   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1308
1309   // We use 0 and 1 as false and true values.
1310   SDValue TVal = DAG.getConstant(1, MVT::i32);
1311   SDValue FVal = DAG.getConstant(0, MVT::i32);
1312
1313   // We use an inverted condition, because the conditional select is inverted
1314   // too. This will allow it to be selected to a single instruction:
1315   // CSINC Wd, WZR, WZR, invert(cond).
1316   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1317   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1318                          CCVal, Overflow);
1319
1320   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1321   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1322 }
1323
1324 // Prefetch operands are:
1325 // 1: Address to prefetch
1326 // 2: bool isWrite
1327 // 3: int locality (0 = no locality ... 3 = extreme locality)
1328 // 4: bool isDataCache
1329 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1330   SDLoc DL(Op);
1331   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1332   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1333   // The data thing is not used.
1334   // unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1335
1336   bool IsStream = !Locality;
1337   // When the locality number is set
1338   if (Locality) {
1339     // The front-end should have filtered out the out-of-range values
1340     assert(Locality <= 3 && "Prefetch locality out-of-range");
1341     // The locality degree is the opposite of the cache speed.
1342     // Put the number the other way around.
1343     // The encoding starts at 0 for level 1
1344     Locality = 3 - Locality;
1345   }
1346
1347   // built the mask value encoding the expected behavior.
1348   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1349                    (Locality << 1) |    // Cache level bits
1350                    (unsigned)IsStream;  // Stream bit
1351   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1352                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1353 }
1354
1355 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1356                                               SelectionDAG &DAG) const {
1357   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1358
1359   RTLIB::Libcall LC;
1360   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1361
1362   return LowerF128Call(Op, DAG, LC);
1363 }
1364
1365 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1366                                              SelectionDAG &DAG) const {
1367   if (Op.getOperand(0).getValueType() != MVT::f128) {
1368     // It's legal except when f128 is involved
1369     return Op;
1370   }
1371
1372   RTLIB::Libcall LC;
1373   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1374
1375   // FP_ROUND node has a second operand indicating whether it is known to be
1376   // precise. That doesn't take part in the LibCall so we can't directly use
1377   // LowerF128Call.
1378   SDValue SrcVal = Op.getOperand(0);
1379   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1380                      /*isSigned*/ false, SDLoc(Op)).first;
1381 }
1382
1383 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1384   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1385   // Any additional optimization in this function should be recorded
1386   // in the cost tables.
1387   EVT InVT = Op.getOperand(0).getValueType();
1388   EVT VT = Op.getValueType();
1389
1390   // FP_TO_XINT conversion from the same type are legal.
1391   if (VT.getSizeInBits() == InVT.getSizeInBits())
1392     return Op;
1393
1394   if (InVT == MVT::v2f64 || InVT == MVT::v4f32) {
1395     SDLoc dl(Op);
1396     SDValue Cv =
1397         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1398                     Op.getOperand(0));
1399     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1400   } else if (InVT == MVT::v2f32) {
1401     SDLoc dl(Op);
1402     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1403     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1404   }
1405
1406   // Type changing conversions are illegal.
1407   return SDValue();
1408 }
1409
1410 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1411                                               SelectionDAG &DAG) const {
1412   if (Op.getOperand(0).getValueType().isVector())
1413     return LowerVectorFP_TO_INT(Op, DAG);
1414
1415   if (Op.getOperand(0).getValueType() != MVT::f128) {
1416     // It's legal except when f128 is involved
1417     return Op;
1418   }
1419
1420   RTLIB::Libcall LC;
1421   if (Op.getOpcode() == ISD::FP_TO_SINT)
1422     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1423   else
1424     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1425
1426   SmallVector<SDValue, 2> Ops;
1427   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1428     Ops.push_back(Op.getOperand(i));
1429
1430   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1431                      SDLoc(Op)).first;
1432 }
1433
1434 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1435   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1436   // Any additional optimization in this function should be recorded
1437   // in the cost tables.
1438   EVT VT = Op.getValueType();
1439   SDLoc dl(Op);
1440   SDValue In = Op.getOperand(0);
1441   EVT InVT = In.getValueType();
1442
1443   // v2i32 to v2f32 is legal.
1444   if (VT == MVT::v2f32 && InVT == MVT::v2i32)
1445     return Op;
1446
1447   // This function only handles v2f64 outputs.
1448   if (VT == MVT::v2f64) {
1449     // Extend the input argument to a v2i64 that we can feed into the
1450     // floating point conversion. Zero or sign extend based on whether
1451     // we're doing a signed or unsigned float conversion.
1452     unsigned Opc =
1453         Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
1454     assert(Op.getNumOperands() == 1 && "FP conversions take one argument");
1455     SDValue Promoted = DAG.getNode(Opc, dl, MVT::v2i64, Op.getOperand(0));
1456     return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Promoted);
1457   }
1458
1459   // Scalarize v2i64 to v2f32 conversions.
1460   std::vector<SDValue> BuildVectorOps;
1461   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
1462     SDValue Sclr = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, In,
1463                                DAG.getConstant(i, MVT::i64));
1464     Sclr = DAG.getNode(Op->getOpcode(), dl, MVT::f32, Sclr);
1465     BuildVectorOps.push_back(Sclr);
1466   }
1467
1468   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, BuildVectorOps);
1469 }
1470
1471 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1472                                             SelectionDAG &DAG) const {
1473   if (Op.getValueType().isVector())
1474     return LowerVectorINT_TO_FP(Op, DAG);
1475
1476   // i128 conversions are libcalls.
1477   if (Op.getOperand(0).getValueType() == MVT::i128)
1478     return SDValue();
1479
1480   // Other conversions are legal, unless it's to the completely software-based
1481   // fp128.
1482   if (Op.getValueType() != MVT::f128)
1483     return Op;
1484
1485   RTLIB::Libcall LC;
1486   if (Op.getOpcode() == ISD::SINT_TO_FP)
1487     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1488   else
1489     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1490
1491   return LowerF128Call(Op, DAG, LC);
1492 }
1493
1494 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1495                                             SelectionDAG &DAG) const {
1496   // For iOS, we want to call an alternative entry point: __sincos_stret,
1497   // which returns the values in two S / D registers.
1498   SDLoc dl(Op);
1499   SDValue Arg = Op.getOperand(0);
1500   EVT ArgVT = Arg.getValueType();
1501   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1502
1503   ArgListTy Args;
1504   ArgListEntry Entry;
1505
1506   Entry.Node = Arg;
1507   Entry.Ty = ArgTy;
1508   Entry.isSExt = false;
1509   Entry.isZExt = false;
1510   Args.push_back(Entry);
1511
1512   const char *LibcallName =
1513       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1514   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1515
1516   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1517   TargetLowering::CallLoweringInfo CLI(DAG);
1518   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1519     .setCallee(CallingConv::Fast, RetTy, Callee, &Args, 0);
1520
1521   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1522   return CallResult.first;
1523 }
1524
1525 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1526                                               SelectionDAG &DAG) const {
1527   switch (Op.getOpcode()) {
1528   default:
1529     llvm_unreachable("unimplemented operand");
1530     return SDValue();
1531   case ISD::GlobalAddress:
1532     return LowerGlobalAddress(Op, DAG);
1533   case ISD::GlobalTLSAddress:
1534     return LowerGlobalTLSAddress(Op, DAG);
1535   case ISD::SETCC:
1536     return LowerSETCC(Op, DAG);
1537   case ISD::BR_CC:
1538     return LowerBR_CC(Op, DAG);
1539   case ISD::SELECT:
1540     return LowerSELECT(Op, DAG);
1541   case ISD::SELECT_CC:
1542     return LowerSELECT_CC(Op, DAG);
1543   case ISD::JumpTable:
1544     return LowerJumpTable(Op, DAG);
1545   case ISD::ConstantPool:
1546     return LowerConstantPool(Op, DAG);
1547   case ISD::BlockAddress:
1548     return LowerBlockAddress(Op, DAG);
1549   case ISD::VASTART:
1550     return LowerVASTART(Op, DAG);
1551   case ISD::VACOPY:
1552     return LowerVACOPY(Op, DAG);
1553   case ISD::VAARG:
1554     return LowerVAARG(Op, DAG);
1555   case ISD::ADDC:
1556   case ISD::ADDE:
1557   case ISD::SUBC:
1558   case ISD::SUBE:
1559     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1560   case ISD::SADDO:
1561   case ISD::UADDO:
1562   case ISD::SSUBO:
1563   case ISD::USUBO:
1564   case ISD::SMULO:
1565   case ISD::UMULO:
1566     return LowerXALUO(Op, DAG);
1567   case ISD::FADD:
1568     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1569   case ISD::FSUB:
1570     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1571   case ISD::FMUL:
1572     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1573   case ISD::FDIV:
1574     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1575   case ISD::FP_ROUND:
1576     return LowerFP_ROUND(Op, DAG);
1577   case ISD::FP_EXTEND:
1578     return LowerFP_EXTEND(Op, DAG);
1579   case ISD::FRAMEADDR:
1580     return LowerFRAMEADDR(Op, DAG);
1581   case ISD::RETURNADDR:
1582     return LowerRETURNADDR(Op, DAG);
1583   case ISD::INSERT_VECTOR_ELT:
1584     return LowerINSERT_VECTOR_ELT(Op, DAG);
1585   case ISD::EXTRACT_VECTOR_ELT:
1586     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1587   case ISD::BUILD_VECTOR:
1588     return LowerBUILD_VECTOR(Op, DAG);
1589   case ISD::VECTOR_SHUFFLE:
1590     return LowerVECTOR_SHUFFLE(Op, DAG);
1591   case ISD::EXTRACT_SUBVECTOR:
1592     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1593   case ISD::SRA:
1594   case ISD::SRL:
1595   case ISD::SHL:
1596     return LowerVectorSRA_SRL_SHL(Op, DAG);
1597   case ISD::SHL_PARTS:
1598     return LowerShiftLeftParts(Op, DAG);
1599   case ISD::SRL_PARTS:
1600   case ISD::SRA_PARTS:
1601     return LowerShiftRightParts(Op, DAG);
1602   case ISD::CTPOP:
1603     return LowerCTPOP(Op, DAG);
1604   case ISD::FCOPYSIGN:
1605     return LowerFCOPYSIGN(Op, DAG);
1606   case ISD::AND:
1607     return LowerVectorAND(Op, DAG);
1608   case ISD::OR:
1609     return LowerVectorOR(Op, DAG);
1610   case ISD::XOR:
1611     return LowerXOR(Op, DAG);
1612   case ISD::PREFETCH:
1613     return LowerPREFETCH(Op, DAG);
1614   case ISD::SINT_TO_FP:
1615   case ISD::UINT_TO_FP:
1616     return LowerINT_TO_FP(Op, DAG);
1617   case ISD::FP_TO_SINT:
1618   case ISD::FP_TO_UINT:
1619     return LowerFP_TO_INT(Op, DAG);
1620   case ISD::FSINCOS:
1621     return LowerFSINCOS(Op, DAG);
1622   }
1623 }
1624
1625 /// getFunctionAlignment - Return the Log2 alignment of this function.
1626 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1627   return 2;
1628 }
1629
1630 //===----------------------------------------------------------------------===//
1631 //                      Calling Convention Implementation
1632 //===----------------------------------------------------------------------===//
1633
1634 #include "AArch64GenCallingConv.inc"
1635
1636 /// Selects the correct CCAssignFn for a the given CallingConvention
1637 /// value.
1638 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1639                                                      bool IsVarArg) const {
1640   switch (CC) {
1641   default:
1642     llvm_unreachable("Unsupported calling convention.");
1643   case CallingConv::WebKit_JS:
1644     return CC_AArch64_WebKit_JS;
1645   case CallingConv::C:
1646   case CallingConv::Fast:
1647     if (!Subtarget->isTargetDarwin())
1648       return CC_AArch64_AAPCS;
1649     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1650   }
1651 }
1652
1653 SDValue AArch64TargetLowering::LowerFormalArguments(
1654     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1655     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1656     SmallVectorImpl<SDValue> &InVals) const {
1657   MachineFunction &MF = DAG.getMachineFunction();
1658   MachineFrameInfo *MFI = MF.getFrameInfo();
1659
1660   // Assign locations to all of the incoming arguments.
1661   SmallVector<CCValAssign, 16> ArgLocs;
1662   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1663                  getTargetMachine(), ArgLocs, *DAG.getContext());
1664
1665   // At this point, Ins[].VT may already be promoted to i32. To correctly
1666   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1667   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1668   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1669   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1670   // LocVT.
1671   unsigned NumArgs = Ins.size();
1672   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1673   unsigned CurArgIdx = 0;
1674   for (unsigned i = 0; i != NumArgs; ++i) {
1675     MVT ValVT = Ins[i].VT;
1676     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1677     CurArgIdx = Ins[i].OrigArgIndex;
1678
1679     // Get type of the original argument.
1680     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1681     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1682     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1683     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1684       ValVT = MVT::i8;
1685     else if (ActualMVT == MVT::i16)
1686       ValVT = MVT::i16;
1687
1688     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1689     bool Res =
1690         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1691     assert(!Res && "Call operand has unhandled type");
1692     (void)Res;
1693   }
1694   assert(ArgLocs.size() == Ins.size());
1695   SmallVector<SDValue, 16> ArgValues;
1696   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1697     CCValAssign &VA = ArgLocs[i];
1698
1699     if (Ins[i].Flags.isByVal()) {
1700       // Byval is used for HFAs in the PCS, but the system should work in a
1701       // non-compliant manner for larger structs.
1702       EVT PtrTy = getPointerTy();
1703       int Size = Ins[i].Flags.getByValSize();
1704       unsigned NumRegs = (Size + 7) / 8;
1705
1706       // FIXME: This works on big-endian for composite byvals, which are the common
1707       // case. It should also work for fundamental types too.
1708       unsigned FrameIdx =
1709         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1710       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1711       InVals.push_back(FrameIdxN);
1712
1713       continue;
1714     } if (VA.isRegLoc()) {
1715       // Arguments stored in registers.
1716       EVT RegVT = VA.getLocVT();
1717
1718       SDValue ArgValue;
1719       const TargetRegisterClass *RC;
1720
1721       if (RegVT == MVT::i32)
1722         RC = &AArch64::GPR32RegClass;
1723       else if (RegVT == MVT::i64)
1724         RC = &AArch64::GPR64RegClass;
1725       else if (RegVT == MVT::f32)
1726         RC = &AArch64::FPR32RegClass;
1727       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1728         RC = &AArch64::FPR64RegClass;
1729       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1730         RC = &AArch64::FPR128RegClass;
1731       else
1732         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1733
1734       // Transform the arguments in physical registers into virtual ones.
1735       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1736       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1737
1738       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1739       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1740       // truncate to the right size.
1741       switch (VA.getLocInfo()) {
1742       default:
1743         llvm_unreachable("Unknown loc info!");
1744       case CCValAssign::Full:
1745         break;
1746       case CCValAssign::BCvt:
1747         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1748         break;
1749       case CCValAssign::AExt:
1750       case CCValAssign::SExt:
1751       case CCValAssign::ZExt:
1752         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1753         // nodes after our lowering.
1754         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1755         break;
1756       }
1757
1758       InVals.push_back(ArgValue);
1759
1760     } else { // VA.isRegLoc()
1761       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1762       unsigned ArgOffset = VA.getLocMemOffset();
1763       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1764
1765       uint32_t BEAlign = 0;
1766       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1767         BEAlign = 8 - ArgSize;
1768
1769       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1770
1771       // Create load nodes to retrieve arguments from the stack.
1772       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1773       SDValue ArgValue;
1774
1775       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1776       switch (VA.getLocInfo()) {
1777       default:
1778         break;
1779       case CCValAssign::SExt:
1780         ExtType = ISD::SEXTLOAD;
1781         break;
1782       case CCValAssign::ZExt:
1783         ExtType = ISD::ZEXTLOAD;
1784         break;
1785       case CCValAssign::AExt:
1786         ExtType = ISD::EXTLOAD;
1787         break;
1788       }
1789
1790       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getValVT(), Chain, FIN,
1791                                 MachinePointerInfo::getFixedStack(FI),
1792                                 VA.getLocVT(),
1793                                 false, false, false, 0);
1794
1795       InVals.push_back(ArgValue);
1796     }
1797   }
1798
1799   // varargs
1800   if (isVarArg) {
1801     if (!Subtarget->isTargetDarwin()) {
1802       // The AAPCS variadic function ABI is identical to the non-variadic
1803       // one. As a result there may be more arguments in registers and we should
1804       // save them for future reference.
1805       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1806     }
1807
1808     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1809     // This will point to the next argument passed via stack.
1810     unsigned StackOffset = CCInfo.getNextStackOffset();
1811     // We currently pass all varargs at 8-byte alignment.
1812     StackOffset = ((StackOffset + 7) & ~7);
1813     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1814   }
1815
1816   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1817   unsigned StackArgSize = CCInfo.getNextStackOffset();
1818   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1819   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1820     // This is a non-standard ABI so by fiat I say we're allowed to make full
1821     // use of the stack area to be popped, which must be aligned to 16 bytes in
1822     // any case:
1823     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1824
1825     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1826     // a multiple of 16.
1827     FuncInfo->setArgumentStackToRestore(StackArgSize);
1828
1829     // This realignment carries over to the available bytes below. Our own
1830     // callers will guarantee the space is free by giving an aligned value to
1831     // CALLSEQ_START.
1832   }
1833   // Even if we're not expected to free up the space, it's useful to know how
1834   // much is there while considering tail calls (because we can reuse it).
1835   FuncInfo->setBytesInStackArgArea(StackArgSize);
1836
1837   return Chain;
1838 }
1839
1840 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1841                                                 SelectionDAG &DAG, SDLoc DL,
1842                                                 SDValue &Chain) const {
1843   MachineFunction &MF = DAG.getMachineFunction();
1844   MachineFrameInfo *MFI = MF.getFrameInfo();
1845   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1846
1847   SmallVector<SDValue, 8> MemOps;
1848
1849   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1850                                           AArch64::X3, AArch64::X4, AArch64::X5,
1851                                           AArch64::X6, AArch64::X7 };
1852   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1853   unsigned FirstVariadicGPR =
1854       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1855
1856   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1857   int GPRIdx = 0;
1858   if (GPRSaveSize != 0) {
1859     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1860
1861     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1862
1863     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1864       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1865       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1866       SDValue Store =
1867           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1868                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1869       MemOps.push_back(Store);
1870       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1871                         DAG.getConstant(8, getPointerTy()));
1872     }
1873   }
1874   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1875   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1876
1877   if (Subtarget->hasFPARMv8()) {
1878     static const MCPhysReg FPRArgRegs[] = {
1879         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1880         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1881     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1882     unsigned FirstVariadicFPR =
1883         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1884
1885     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1886     int FPRIdx = 0;
1887     if (FPRSaveSize != 0) {
1888       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1889
1890       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1891
1892       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1893         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1894         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1895
1896         SDValue Store =
1897             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1898                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1899         MemOps.push_back(Store);
1900         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1901                           DAG.getConstant(16, getPointerTy()));
1902       }
1903     }
1904     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1905     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1906   }
1907
1908   if (!MemOps.empty()) {
1909     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1910   }
1911 }
1912
1913 /// LowerCallResult - Lower the result values of a call into the
1914 /// appropriate copies out of appropriate physical registers.
1915 SDValue AArch64TargetLowering::LowerCallResult(
1916     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1917     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1918     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1919     SDValue ThisVal) const {
1920   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1921                           ? RetCC_AArch64_WebKit_JS
1922                           : RetCC_AArch64_AAPCS;
1923   // Assign locations to each value returned by this call.
1924   SmallVector<CCValAssign, 16> RVLocs;
1925   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1926                  getTargetMachine(), RVLocs, *DAG.getContext());
1927   CCInfo.AnalyzeCallResult(Ins, RetCC);
1928
1929   // Copy all of the result registers out of their specified physreg.
1930   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1931     CCValAssign VA = RVLocs[i];
1932
1933     // Pass 'this' value directly from the argument to return value, to avoid
1934     // reg unit interference
1935     if (i == 0 && isThisReturn) {
1936       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1937              "unexpected return calling convention register assignment");
1938       InVals.push_back(ThisVal);
1939       continue;
1940     }
1941
1942     SDValue Val =
1943         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1944     Chain = Val.getValue(1);
1945     InFlag = Val.getValue(2);
1946
1947     switch (VA.getLocInfo()) {
1948     default:
1949       llvm_unreachable("Unknown loc info!");
1950     case CCValAssign::Full:
1951       break;
1952     case CCValAssign::BCvt:
1953       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1954       break;
1955     }
1956
1957     InVals.push_back(Val);
1958   }
1959
1960   return Chain;
1961 }
1962
1963 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1964     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1965     bool isCalleeStructRet, bool isCallerStructRet,
1966     const SmallVectorImpl<ISD::OutputArg> &Outs,
1967     const SmallVectorImpl<SDValue> &OutVals,
1968     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1969   // For CallingConv::C this function knows whether the ABI needs
1970   // changing. That's not true for other conventions so they will have to opt in
1971   // manually.
1972   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1973     return false;
1974
1975   const MachineFunction &MF = DAG.getMachineFunction();
1976   const Function *CallerF = MF.getFunction();
1977   CallingConv::ID CallerCC = CallerF->getCallingConv();
1978   bool CCMatch = CallerCC == CalleeCC;
1979
1980   // Byval parameters hand the function a pointer directly into the stack area
1981   // we want to reuse during a tail call. Working around this *is* possible (see
1982   // X86) but less efficient and uglier in LowerCall.
1983   for (Function::const_arg_iterator i = CallerF->arg_begin(),
1984                                     e = CallerF->arg_end();
1985        i != e; ++i)
1986     if (i->hasByValAttr())
1987       return false;
1988
1989   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
1990     if (IsTailCallConvention(CalleeCC) && CCMatch)
1991       return true;
1992     return false;
1993   }
1994
1995   // Now we search for cases where we can use a tail call without changing the
1996   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
1997   // concept.
1998
1999   // I want anyone implementing a new calling convention to think long and hard
2000   // about this assert.
2001   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2002          "Unexpected variadic calling convention");
2003
2004   if (isVarArg && !Outs.empty()) {
2005     // At least two cases here: if caller is fastcc then we can't have any
2006     // memory arguments (we'd be expected to clean up the stack afterwards). If
2007     // caller is C then we could potentially use its argument area.
2008
2009     // FIXME: for now we take the most conservative of these in both cases:
2010     // disallow all variadic memory operands.
2011     SmallVector<CCValAssign, 16> ArgLocs;
2012     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2013                    getTargetMachine(), ArgLocs, *DAG.getContext());
2014
2015     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2016     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2017       if (!ArgLocs[i].isRegLoc())
2018         return false;
2019   }
2020
2021   // If the calling conventions do not match, then we'd better make sure the
2022   // results are returned in the same way as what the caller expects.
2023   if (!CCMatch) {
2024     SmallVector<CCValAssign, 16> RVLocs1;
2025     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2026                     getTargetMachine(), RVLocs1, *DAG.getContext());
2027     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2028
2029     SmallVector<CCValAssign, 16> RVLocs2;
2030     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2031                     getTargetMachine(), RVLocs2, *DAG.getContext());
2032     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2033
2034     if (RVLocs1.size() != RVLocs2.size())
2035       return false;
2036     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2037       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2038         return false;
2039       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2040         return false;
2041       if (RVLocs1[i].isRegLoc()) {
2042         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2043           return false;
2044       } else {
2045         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2046           return false;
2047       }
2048     }
2049   }
2050
2051   // Nothing more to check if the callee is taking no arguments
2052   if (Outs.empty())
2053     return true;
2054
2055   SmallVector<CCValAssign, 16> ArgLocs;
2056   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2057                  getTargetMachine(), ArgLocs, *DAG.getContext());
2058
2059   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2060
2061   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2062
2063   // If the stack arguments for this call would fit into our own save area then
2064   // the call can be made tail.
2065   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2066 }
2067
2068 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2069                                                    SelectionDAG &DAG,
2070                                                    MachineFrameInfo *MFI,
2071                                                    int ClobberedFI) const {
2072   SmallVector<SDValue, 8> ArgChains;
2073   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2074   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2075
2076   // Include the original chain at the beginning of the list. When this is
2077   // used by target LowerCall hooks, this helps legalize find the
2078   // CALLSEQ_BEGIN node.
2079   ArgChains.push_back(Chain);
2080
2081   // Add a chain value for each stack argument corresponding
2082   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2083                             UE = DAG.getEntryNode().getNode()->use_end();
2084        U != UE; ++U)
2085     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2086       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2087         if (FI->getIndex() < 0) {
2088           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2089           int64_t InLastByte = InFirstByte;
2090           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2091
2092           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2093               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2094             ArgChains.push_back(SDValue(L, 1));
2095         }
2096
2097   // Build a tokenfactor for all the chains.
2098   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2099 }
2100
2101 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2102                                                    bool TailCallOpt) const {
2103   return CallCC == CallingConv::Fast && TailCallOpt;
2104 }
2105
2106 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2107   return CallCC == CallingConv::Fast;
2108 }
2109
2110 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2111 /// and add input and output parameter nodes.
2112 SDValue
2113 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2114                                  SmallVectorImpl<SDValue> &InVals) const {
2115   SelectionDAG &DAG = CLI.DAG;
2116   SDLoc &DL = CLI.DL;
2117   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2118   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2119   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2120   SDValue Chain = CLI.Chain;
2121   SDValue Callee = CLI.Callee;
2122   bool &IsTailCall = CLI.IsTailCall;
2123   CallingConv::ID CallConv = CLI.CallConv;
2124   bool IsVarArg = CLI.IsVarArg;
2125
2126   MachineFunction &MF = DAG.getMachineFunction();
2127   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2128   bool IsThisReturn = false;
2129
2130   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2131   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2132   bool IsSibCall = false;
2133
2134   if (IsTailCall) {
2135     // Check if it's really possible to do a tail call.
2136     IsTailCall = isEligibleForTailCallOptimization(
2137         Callee, CallConv, IsVarArg, IsStructRet,
2138         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2139     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2140       report_fatal_error("failed to perform tail call elimination on a call "
2141                          "site marked musttail");
2142
2143     // A sibling call is one where we're under the usual C ABI and not planning
2144     // to change that but can still do a tail call:
2145     if (!TailCallOpt && IsTailCall)
2146       IsSibCall = true;
2147
2148     if (IsTailCall)
2149       ++NumTailCalls;
2150   }
2151
2152   // Analyze operands of the call, assigning locations to each operand.
2153   SmallVector<CCValAssign, 16> ArgLocs;
2154   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2155                  getTargetMachine(), ArgLocs, *DAG.getContext());
2156
2157   if (IsVarArg) {
2158     // Handle fixed and variable vector arguments differently.
2159     // Variable vector arguments always go into memory.
2160     unsigned NumArgs = Outs.size();
2161
2162     for (unsigned i = 0; i != NumArgs; ++i) {
2163       MVT ArgVT = Outs[i].VT;
2164       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2165       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2166                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2167       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2168       assert(!Res && "Call operand has unhandled type");
2169       (void)Res;
2170     }
2171   } else {
2172     // At this point, Outs[].VT may already be promoted to i32. To correctly
2173     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2174     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2175     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2176     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2177     // LocVT.
2178     unsigned NumArgs = Outs.size();
2179     for (unsigned i = 0; i != NumArgs; ++i) {
2180       MVT ValVT = Outs[i].VT;
2181       // Get type of the original argument.
2182       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2183                                   /*AllowUnknown*/ true);
2184       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2185       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2186       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2187       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2188         ValVT = MVT::i8;
2189       else if (ActualMVT == MVT::i16)
2190         ValVT = MVT::i16;
2191
2192       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2193       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2194       assert(!Res && "Call operand has unhandled type");
2195       (void)Res;
2196     }
2197   }
2198
2199   // Get a count of how many bytes are to be pushed on the stack.
2200   unsigned NumBytes = CCInfo.getNextStackOffset();
2201
2202   if (IsSibCall) {
2203     // Since we're not changing the ABI to make this a tail call, the memory
2204     // operands are already available in the caller's incoming argument space.
2205     NumBytes = 0;
2206   }
2207
2208   // FPDiff is the byte offset of the call's argument area from the callee's.
2209   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2210   // by this amount for a tail call. In a sibling call it must be 0 because the
2211   // caller will deallocate the entire stack and the callee still expects its
2212   // arguments to begin at SP+0. Completely unused for non-tail calls.
2213   int FPDiff = 0;
2214
2215   if (IsTailCall && !IsSibCall) {
2216     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2217
2218     // Since callee will pop argument stack as a tail call, we must keep the
2219     // popped size 16-byte aligned.
2220     NumBytes = RoundUpToAlignment(NumBytes, 16);
2221
2222     // FPDiff will be negative if this tail call requires more space than we
2223     // would automatically have in our incoming argument space. Positive if we
2224     // can actually shrink the stack.
2225     FPDiff = NumReusableBytes - NumBytes;
2226
2227     // The stack pointer must be 16-byte aligned at all times it's used for a
2228     // memory operation, which in practice means at *all* times and in
2229     // particular across call boundaries. Therefore our own arguments started at
2230     // a 16-byte aligned SP and the delta applied for the tail call should
2231     // satisfy the same constraint.
2232     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2233   }
2234
2235   // Adjust the stack pointer for the new arguments...
2236   // These operations are automatically eliminated by the prolog/epilog pass
2237   if (!IsSibCall)
2238     Chain =
2239         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2240
2241   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2242
2243   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2244   SmallVector<SDValue, 8> MemOpChains;
2245
2246   // Walk the register/memloc assignments, inserting copies/loads.
2247   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2248        ++i, ++realArgIdx) {
2249     CCValAssign &VA = ArgLocs[i];
2250     SDValue Arg = OutVals[realArgIdx];
2251     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2252
2253     // Promote the value if needed.
2254     switch (VA.getLocInfo()) {
2255     default:
2256       llvm_unreachable("Unknown loc info!");
2257     case CCValAssign::Full:
2258       break;
2259     case CCValAssign::SExt:
2260       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2261       break;
2262     case CCValAssign::ZExt:
2263       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2264       break;
2265     case CCValAssign::AExt:
2266       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2267       break;
2268     case CCValAssign::BCvt:
2269       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2270       break;
2271     case CCValAssign::FPExt:
2272       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2273       break;
2274     }
2275
2276     if (VA.isRegLoc()) {
2277       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2278         assert(VA.getLocVT() == MVT::i64 &&
2279                "unexpected calling convention register assignment");
2280         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2281                "unexpected use of 'returned'");
2282         IsThisReturn = true;
2283       }
2284       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2285     } else {
2286       assert(VA.isMemLoc());
2287
2288       SDValue DstAddr;
2289       MachinePointerInfo DstInfo;
2290
2291       // FIXME: This works on big-endian for composite byvals, which are the
2292       // common case. It should also work for fundamental types too.
2293       uint32_t BEAlign = 0;
2294       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2295                                         : VA.getLocVT().getSizeInBits();
2296       OpSize = (OpSize + 7) / 8;
2297       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2298         if (OpSize < 8)
2299           BEAlign = 8 - OpSize;
2300       }
2301       unsigned LocMemOffset = VA.getLocMemOffset();
2302       int32_t Offset = LocMemOffset + BEAlign;
2303       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2304       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2305
2306       if (IsTailCall) {
2307         Offset = Offset + FPDiff;
2308         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2309
2310         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2311         DstInfo = MachinePointerInfo::getFixedStack(FI);
2312
2313         // Make sure any stack arguments overlapping with where we're storing
2314         // are loaded before this eventual operation. Otherwise they'll be
2315         // clobbered.
2316         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2317       } else {
2318         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2319
2320         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2321         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2322       }
2323
2324       if (Outs[i].Flags.isByVal()) {
2325         SDValue SizeNode =
2326             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2327         SDValue Cpy = DAG.getMemcpy(
2328             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2329             /*isVolatile = */ false,
2330             /*alwaysInline = */ false, DstInfo, MachinePointerInfo());
2331
2332         MemOpChains.push_back(Cpy);
2333       } else {
2334         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2335         // promoted to a legal register type i32, we should truncate Arg back to
2336         // i1/i8/i16.
2337         if (Arg.getValueType().isSimple() &&
2338             Arg.getValueType().getSimpleVT() == MVT::i32 &&
2339             (VA.getLocVT() == MVT::i1 || VA.getLocVT() == MVT::i8 ||
2340              VA.getLocVT() == MVT::i16))
2341           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getLocVT(), Arg);
2342
2343         SDValue Store =
2344             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2345         MemOpChains.push_back(Store);
2346       }
2347     }
2348   }
2349
2350   if (!MemOpChains.empty())
2351     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2352
2353   // Build a sequence of copy-to-reg nodes chained together with token chain
2354   // and flag operands which copy the outgoing args into the appropriate regs.
2355   SDValue InFlag;
2356   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2357     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2358                              RegsToPass[i].second, InFlag);
2359     InFlag = Chain.getValue(1);
2360   }
2361
2362   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2363   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2364   // node so that legalize doesn't hack it.
2365   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2366       Subtarget->isTargetMachO()) {
2367     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2368       const GlobalValue *GV = G->getGlobal();
2369       bool InternalLinkage = GV->hasInternalLinkage();
2370       if (InternalLinkage)
2371         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2372       else {
2373         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2374                                             AArch64II::MO_GOT);
2375         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2376       }
2377     } else if (ExternalSymbolSDNode *S =
2378                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2379       const char *Sym = S->getSymbol();
2380       Callee =
2381           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2382       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2383     }
2384   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2385     const GlobalValue *GV = G->getGlobal();
2386     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2387   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2388     const char *Sym = S->getSymbol();
2389     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2390   }
2391
2392   // We don't usually want to end the call-sequence here because we would tidy
2393   // the frame up *after* the call, however in the ABI-changing tail-call case
2394   // we've carefully laid out the parameters so that when sp is reset they'll be
2395   // in the correct location.
2396   if (IsTailCall && !IsSibCall) {
2397     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2398                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2399     InFlag = Chain.getValue(1);
2400   }
2401
2402   std::vector<SDValue> Ops;
2403   Ops.push_back(Chain);
2404   Ops.push_back(Callee);
2405
2406   if (IsTailCall) {
2407     // Each tail call may have to adjust the stack by a different amount, so
2408     // this information must travel along with the operation for eventual
2409     // consumption by emitEpilogue.
2410     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2411   }
2412
2413   // Add argument registers to the end of the list so that they are known live
2414   // into the call.
2415   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2416     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2417                                   RegsToPass[i].second.getValueType()));
2418
2419   // Add a register mask operand representing the call-preserved registers.
2420   const uint32_t *Mask;
2421   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2422   const AArch64RegisterInfo *ARI =
2423       static_cast<const AArch64RegisterInfo *>(TRI);
2424   if (IsThisReturn) {
2425     // For 'this' returns, use the X0-preserving mask if applicable
2426     Mask = ARI->getThisReturnPreservedMask(CallConv);
2427     if (!Mask) {
2428       IsThisReturn = false;
2429       Mask = ARI->getCallPreservedMask(CallConv);
2430     }
2431   } else
2432     Mask = ARI->getCallPreservedMask(CallConv);
2433
2434   assert(Mask && "Missing call preserved mask for calling convention");
2435   Ops.push_back(DAG.getRegisterMask(Mask));
2436
2437   if (InFlag.getNode())
2438     Ops.push_back(InFlag);
2439
2440   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2441
2442   // If we're doing a tall call, use a TC_RETURN here rather than an
2443   // actual call instruction.
2444   if (IsTailCall)
2445     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2446
2447   // Returns a chain and a flag for retval copy to use.
2448   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2449   InFlag = Chain.getValue(1);
2450
2451   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2452                                 ? RoundUpToAlignment(NumBytes, 16)
2453                                 : 0;
2454
2455   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2456                              DAG.getIntPtrConstant(CalleePopBytes, true),
2457                              InFlag, DL);
2458   if (!Ins.empty())
2459     InFlag = Chain.getValue(1);
2460
2461   // Handle result values, copying them out of physregs into vregs that we
2462   // return.
2463   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2464                          InVals, IsThisReturn,
2465                          IsThisReturn ? OutVals[0] : SDValue());
2466 }
2467
2468 bool AArch64TargetLowering::CanLowerReturn(
2469     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2470     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2471   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2472                           ? RetCC_AArch64_WebKit_JS
2473                           : RetCC_AArch64_AAPCS;
2474   SmallVector<CCValAssign, 16> RVLocs;
2475   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2476   return CCInfo.CheckReturn(Outs, RetCC);
2477 }
2478
2479 SDValue
2480 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2481                                    bool isVarArg,
2482                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2483                                    const SmallVectorImpl<SDValue> &OutVals,
2484                                    SDLoc DL, SelectionDAG &DAG) const {
2485   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2486                           ? RetCC_AArch64_WebKit_JS
2487                           : RetCC_AArch64_AAPCS;
2488   SmallVector<CCValAssign, 16> RVLocs;
2489   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2490                  getTargetMachine(), RVLocs, *DAG.getContext());
2491   CCInfo.AnalyzeReturn(Outs, RetCC);
2492
2493   // Copy the result values into the output registers.
2494   SDValue Flag;
2495   SmallVector<SDValue, 4> RetOps(1, Chain);
2496   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2497        ++i, ++realRVLocIdx) {
2498     CCValAssign &VA = RVLocs[i];
2499     assert(VA.isRegLoc() && "Can only return in registers!");
2500     SDValue Arg = OutVals[realRVLocIdx];
2501
2502     switch (VA.getLocInfo()) {
2503     default:
2504       llvm_unreachable("Unknown loc info!");
2505     case CCValAssign::Full:
2506       break;
2507     case CCValAssign::BCvt:
2508       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2509       break;
2510     }
2511
2512     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2513     Flag = Chain.getValue(1);
2514     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2515   }
2516
2517   RetOps[0] = Chain; // Update chain.
2518
2519   // Add the flag if we have it.
2520   if (Flag.getNode())
2521     RetOps.push_back(Flag);
2522
2523   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2524 }
2525
2526 //===----------------------------------------------------------------------===//
2527 //  Other Lowering Code
2528 //===----------------------------------------------------------------------===//
2529
2530 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2531                                                   SelectionDAG &DAG) const {
2532   EVT PtrVT = getPointerTy();
2533   SDLoc DL(Op);
2534   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2535   unsigned char OpFlags =
2536       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2537
2538   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2539          "unexpected offset in global node");
2540
2541   // This also catched the large code model case for Darwin.
2542   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2543     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2544     // FIXME: Once remat is capable of dealing with instructions with register
2545     // operands, expand this into two nodes instead of using a wrapper node.
2546     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2547   }
2548
2549   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2550     const unsigned char MO_NC = AArch64II::MO_NC;
2551     return DAG.getNode(
2552         AArch64ISD::WrapperLarge, DL, PtrVT,
2553         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2554         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2555         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2556         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2557   } else {
2558     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2559     // the only correct model on Darwin.
2560     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2561                                             OpFlags | AArch64II::MO_PAGE);
2562     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2563     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2564
2565     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2566     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2567   }
2568 }
2569
2570 /// \brief Convert a TLS address reference into the correct sequence of loads
2571 /// and calls to compute the variable's address (for Darwin, currently) and
2572 /// return an SDValue containing the final node.
2573
2574 /// Darwin only has one TLS scheme which must be capable of dealing with the
2575 /// fully general situation, in the worst case. This means:
2576 ///     + "extern __thread" declaration.
2577 ///     + Defined in a possibly unknown dynamic library.
2578 ///
2579 /// The general system is that each __thread variable has a [3 x i64] descriptor
2580 /// which contains information used by the runtime to calculate the address. The
2581 /// only part of this the compiler needs to know about is the first xword, which
2582 /// contains a function pointer that must be called with the address of the
2583 /// entire descriptor in "x0".
2584 ///
2585 /// Since this descriptor may be in a different unit, in general even the
2586 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2587 /// is:
2588 ///     adrp x0, _var@TLVPPAGE
2589 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2590 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2591 ///                                      ; the function pointer
2592 ///     blr x1                           ; Uses descriptor address in x0
2593 ///     ; Address of _var is now in x0.
2594 ///
2595 /// If the address of _var's descriptor *is* known to the linker, then it can
2596 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2597 /// a slight efficiency gain.
2598 SDValue
2599 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2600                                                    SelectionDAG &DAG) const {
2601   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2602
2603   SDLoc DL(Op);
2604   MVT PtrVT = getPointerTy();
2605   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2606
2607   SDValue TLVPAddr =
2608       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2609   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2610
2611   // The first entry in the descriptor is a function pointer that we must call
2612   // to obtain the address of the variable.
2613   SDValue Chain = DAG.getEntryNode();
2614   SDValue FuncTLVGet =
2615       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2616                   false, true, true, 8);
2617   Chain = FuncTLVGet.getValue(1);
2618
2619   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2620   MFI->setAdjustsStack(true);
2621
2622   // TLS calls preserve all registers except those that absolutely must be
2623   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2624   // silly).
2625   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2626   const AArch64RegisterInfo *ARI =
2627       static_cast<const AArch64RegisterInfo *>(TRI);
2628   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2629
2630   // Finally, we can make the call. This is just a degenerate version of a
2631   // normal AArch64 call node: x0 takes the address of the descriptor, and
2632   // returns the address of the variable in this thread.
2633   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2634   Chain =
2635       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2636                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2637                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2638   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2639 }
2640
2641 /// When accessing thread-local variables under either the general-dynamic or
2642 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2643 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2644 /// is a function pointer to carry out the resolution. This function takes the
2645 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2646 /// other registers (except LR, NZCV) are preserved.
2647 ///
2648 /// Thus, the ideal call sequence on AArch64 is:
2649 ///
2650 ///     adrp x0, :tlsdesc:thread_var
2651 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2652 ///     add x0, x0, :tlsdesc_lo12:thread_var
2653 ///     .tlsdesccall thread_var
2654 ///     blr x8
2655 ///     (TPIDR_EL0 offset now in x0).
2656 ///
2657 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2658 /// relocation to help the linker relax this sequence if it turns out to be too
2659 /// conservative.
2660 ///
2661 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2662 /// is harmless.
2663 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2664                                                    SDValue DescAddr, SDLoc DL,
2665                                                    SelectionDAG &DAG) const {
2666   EVT PtrVT = getPointerTy();
2667
2668   // The function we need to call is simply the first entry in the GOT for this
2669   // descriptor, load it in preparation.
2670   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2671
2672   // TLS calls preserve all registers except those that absolutely must be
2673   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2674   // silly).
2675   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2676   const AArch64RegisterInfo *ARI =
2677       static_cast<const AArch64RegisterInfo *>(TRI);
2678   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2679
2680   // The function takes only one argument: the address of the descriptor itself
2681   // in X0.
2682   SDValue Glue, Chain;
2683   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2684   Glue = Chain.getValue(1);
2685
2686   // We're now ready to populate the argument list, as with a normal call:
2687   SmallVector<SDValue, 6> Ops;
2688   Ops.push_back(Chain);
2689   Ops.push_back(Func);
2690   Ops.push_back(SymAddr);
2691   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2692   Ops.push_back(DAG.getRegisterMask(Mask));
2693   Ops.push_back(Glue);
2694
2695   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2696   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2697   Glue = Chain.getValue(1);
2698
2699   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2700 }
2701
2702 SDValue
2703 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2704                                                 SelectionDAG &DAG) const {
2705   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2706   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2707          "ELF TLS only supported in small memory model");
2708   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2709
2710   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2711
2712   SDValue TPOff;
2713   EVT PtrVT = getPointerTy();
2714   SDLoc DL(Op);
2715   const GlobalValue *GV = GA->getGlobal();
2716
2717   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2718
2719   if (Model == TLSModel::LocalExec) {
2720     SDValue HiVar = DAG.getTargetGlobalAddress(
2721         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2722     SDValue LoVar = DAG.getTargetGlobalAddress(
2723         GV, DL, PtrVT, 0,
2724         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2725
2726     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2727                                        DAG.getTargetConstant(16, MVT::i32)),
2728                     0);
2729     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2730                                        DAG.getTargetConstant(0, MVT::i32)),
2731                     0);
2732   } else if (Model == TLSModel::InitialExec) {
2733     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2734     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2735   } else if (Model == TLSModel::LocalDynamic) {
2736     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2737     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2738     // the beginning of the module's TLS region, followed by a DTPREL offset
2739     // calculation.
2740
2741     // These accesses will need deduplicating if there's more than one.
2742     AArch64FunctionInfo *MFI =
2743         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2744     MFI->incNumLocalDynamicTLSAccesses();
2745
2746     // Accesses used in this sequence go via the TLS descriptor which lives in
2747     // the GOT. Prepare an address we can use to handle this.
2748     SDValue HiDesc = DAG.getTargetExternalSymbol(
2749         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2750     SDValue LoDesc = DAG.getTargetExternalSymbol(
2751         "_TLS_MODULE_BASE_", PtrVT,
2752         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2753
2754     // First argument to the descriptor call is the address of the descriptor
2755     // itself.
2756     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2757     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2758
2759     // The call needs a relocation too for linker relaxation. It doesn't make
2760     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2761     // the address.
2762     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2763                                                   AArch64II::MO_TLS);
2764
2765     // Now we can calculate the offset from TPIDR_EL0 to this module's
2766     // thread-local area.
2767     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2768
2769     // Now use :dtprel_whatever: operations to calculate this variable's offset
2770     // in its thread-storage area.
2771     SDValue HiVar = DAG.getTargetGlobalAddress(
2772         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2773     SDValue LoVar = DAG.getTargetGlobalAddress(
2774         GV, DL, MVT::i64, 0,
2775         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2776
2777     SDValue DTPOff =
2778         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2779                                    DAG.getTargetConstant(16, MVT::i32)),
2780                 0);
2781     DTPOff =
2782         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2783                                    DAG.getTargetConstant(0, MVT::i32)),
2784                 0);
2785
2786     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2787   } else if (Model == TLSModel::GeneralDynamic) {
2788     // Accesses used in this sequence go via the TLS descriptor which lives in
2789     // the GOT. Prepare an address we can use to handle this.
2790     SDValue HiDesc = DAG.getTargetGlobalAddress(
2791         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2792     SDValue LoDesc = DAG.getTargetGlobalAddress(
2793         GV, DL, PtrVT, 0,
2794         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2795
2796     // First argument to the descriptor call is the address of the descriptor
2797     // itself.
2798     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2799     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2800
2801     // The call needs a relocation too for linker relaxation. It doesn't make
2802     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2803     // the address.
2804     SDValue SymAddr =
2805         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2806
2807     // Finally we can make a call to calculate the offset from tpidr_el0.
2808     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2809   } else
2810     llvm_unreachable("Unsupported ELF TLS access model");
2811
2812   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2813 }
2814
2815 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2816                                                      SelectionDAG &DAG) const {
2817   if (Subtarget->isTargetDarwin())
2818     return LowerDarwinGlobalTLSAddress(Op, DAG);
2819   else if (Subtarget->isTargetELF())
2820     return LowerELFGlobalTLSAddress(Op, DAG);
2821
2822   llvm_unreachable("Unexpected platform trying to use TLS");
2823 }
2824 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2825   SDValue Chain = Op.getOperand(0);
2826   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2827   SDValue LHS = Op.getOperand(2);
2828   SDValue RHS = Op.getOperand(3);
2829   SDValue Dest = Op.getOperand(4);
2830   SDLoc dl(Op);
2831
2832   // Handle f128 first, since lowering it will result in comparing the return
2833   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2834   // is expecting to deal with.
2835   if (LHS.getValueType() == MVT::f128) {
2836     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2837
2838     // If softenSetCCOperands returned a scalar, we need to compare the result
2839     // against zero to select between true and false values.
2840     if (!RHS.getNode()) {
2841       RHS = DAG.getConstant(0, LHS.getValueType());
2842       CC = ISD::SETNE;
2843     }
2844   }
2845
2846   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2847   // instruction.
2848   unsigned Opc = LHS.getOpcode();
2849   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2850       cast<ConstantSDNode>(RHS)->isOne() &&
2851       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2852        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2853     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2854            "Unexpected condition code.");
2855     // Only lower legal XALUO ops.
2856     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2857       return SDValue();
2858
2859     // The actual operation with overflow check.
2860     AArch64CC::CondCode OFCC;
2861     SDValue Value, Overflow;
2862     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2863
2864     if (CC == ISD::SETNE)
2865       OFCC = getInvertedCondCode(OFCC);
2866     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2867
2868     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2869                        CCVal, Overflow);
2870   }
2871
2872   if (LHS.getValueType().isInteger()) {
2873     assert((LHS.getValueType() == RHS.getValueType()) &&
2874            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2875
2876     // If the RHS of the comparison is zero, we can potentially fold this
2877     // to a specialized branch.
2878     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2879     if (RHSC && RHSC->getZExtValue() == 0) {
2880       if (CC == ISD::SETEQ) {
2881         // See if we can use a TBZ to fold in an AND as well.
2882         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2883         // out of bounds, a late MI-layer pass rewrites branches.
2884         // 403.gcc is an example that hits this case.
2885         if (LHS.getOpcode() == ISD::AND &&
2886             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2887             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2888           SDValue Test = LHS.getOperand(0);
2889           uint64_t Mask = LHS.getConstantOperandVal(1);
2890
2891           // TBZ only operates on i64's, but the ext should be free.
2892           if (Test.getValueType() == MVT::i32)
2893             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2894
2895           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2896                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2897         }
2898
2899         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2900       } else if (CC == ISD::SETNE) {
2901         // See if we can use a TBZ to fold in an AND as well.
2902         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2903         // out of bounds, a late MI-layer pass rewrites branches.
2904         // 403.gcc is an example that hits this case.
2905         if (LHS.getOpcode() == ISD::AND &&
2906             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2907             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2908           SDValue Test = LHS.getOperand(0);
2909           uint64_t Mask = LHS.getConstantOperandVal(1);
2910
2911           // TBNZ only operates on i64's, but the ext should be free.
2912           if (Test.getValueType() == MVT::i32)
2913             Test = DAG.getAnyExtOrTrunc(Test, dl, MVT::i64);
2914
2915           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2916                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2917         }
2918
2919         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2920       }
2921     }
2922
2923     SDValue CCVal;
2924     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2925     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2926                        Cmp);
2927   }
2928
2929   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2930
2931   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2932   // clean.  Some of them require two branches to implement.
2933   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2934   AArch64CC::CondCode CC1, CC2;
2935   changeFPCCToAArch64CC(CC, CC1, CC2);
2936   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2937   SDValue BR1 =
2938       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2939   if (CC2 != AArch64CC::AL) {
2940     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2941     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2942                        Cmp);
2943   }
2944
2945   return BR1;
2946 }
2947
2948 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
2949                                               SelectionDAG &DAG) const {
2950   EVT VT = Op.getValueType();
2951   SDLoc DL(Op);
2952
2953   SDValue In1 = Op.getOperand(0);
2954   SDValue In2 = Op.getOperand(1);
2955   EVT SrcVT = In2.getValueType();
2956   if (SrcVT != VT) {
2957     if (SrcVT == MVT::f32 && VT == MVT::f64)
2958       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
2959     else if (SrcVT == MVT::f64 && VT == MVT::f32)
2960       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
2961     else
2962       // FIXME: Src type is different, bail out for now. Can VT really be a
2963       // vector type?
2964       return SDValue();
2965   }
2966
2967   EVT VecVT;
2968   EVT EltVT;
2969   SDValue EltMask, VecVal1, VecVal2;
2970   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
2971     EltVT = MVT::i32;
2972     VecVT = MVT::v4i32;
2973     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
2974
2975     if (!VT.isVector()) {
2976       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2977                                           DAG.getUNDEF(VecVT), In1);
2978       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
2979                                           DAG.getUNDEF(VecVT), In2);
2980     } else {
2981       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
2982       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
2983     }
2984   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
2985     EltVT = MVT::i64;
2986     VecVT = MVT::v2i64;
2987
2988     // We want to materialize a mask with the the high bit set, but the AdvSIMD
2989     // immediate moves cannot materialize that in a single instruction for
2990     // 64-bit elements. Instead, materialize zero and then negate it.
2991     EltMask = DAG.getConstant(0, EltVT);
2992
2993     if (!VT.isVector()) {
2994       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
2995                                           DAG.getUNDEF(VecVT), In1);
2996       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
2997                                           DAG.getUNDEF(VecVT), In2);
2998     } else {
2999       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3000       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3001     }
3002   } else {
3003     llvm_unreachable("Invalid type for copysign!");
3004   }
3005
3006   std::vector<SDValue> BuildVectorOps;
3007   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3008     BuildVectorOps.push_back(EltMask);
3009
3010   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3011
3012   // If we couldn't materialize the mask above, then the mask vector will be
3013   // the zero vector, and we need to negate it here.
3014   if (VT == MVT::f64 || VT == MVT::v2f64) {
3015     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3016     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3017     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3018   }
3019
3020   SDValue Sel =
3021       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3022
3023   if (VT == MVT::f32)
3024     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3025   else if (VT == MVT::f64)
3026     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3027   else
3028     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3029 }
3030
3031 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3032   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3033           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3034     return SDValue();
3035
3036   // While there is no integer popcount instruction, it can
3037   // be more efficiently lowered to the following sequence that uses
3038   // AdvSIMD registers/instructions as long as the copies to/from
3039   // the AdvSIMD registers are cheap.
3040   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3041   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3042   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3043   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3044   SDValue Val = Op.getOperand(0);
3045   SDLoc DL(Op);
3046   EVT VT = Op.getValueType();
3047   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3048
3049   SDValue VecVal;
3050   if (VT == MVT::i32) {
3051     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3052     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3053                                        VecVal);
3054   } else {
3055     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3056   }
3057
3058   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3059   SDValue UaddLV = DAG.getNode(
3060       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3061       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3062
3063   if (VT == MVT::i64)
3064     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3065   return UaddLV;
3066 }
3067
3068 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3069
3070   if (Op.getValueType().isVector())
3071     return LowerVSETCC(Op, DAG);
3072
3073   SDValue LHS = Op.getOperand(0);
3074   SDValue RHS = Op.getOperand(1);
3075   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3076   SDLoc dl(Op);
3077
3078   // We chose ZeroOrOneBooleanContents, so use zero and one.
3079   EVT VT = Op.getValueType();
3080   SDValue TVal = DAG.getConstant(1, VT);
3081   SDValue FVal = DAG.getConstant(0, VT);
3082
3083   // Handle f128 first, since one possible outcome is a normal integer
3084   // comparison which gets picked up by the next if statement.
3085   if (LHS.getValueType() == MVT::f128) {
3086     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3087
3088     // If softenSetCCOperands returned a scalar, use it.
3089     if (!RHS.getNode()) {
3090       assert(LHS.getValueType() == Op.getValueType() &&
3091              "Unexpected setcc expansion!");
3092       return LHS;
3093     }
3094   }
3095
3096   if (LHS.getValueType().isInteger()) {
3097     SDValue CCVal;
3098     SDValue Cmp =
3099         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3100
3101     // Note that we inverted the condition above, so we reverse the order of
3102     // the true and false operands here.  This will allow the setcc to be
3103     // matched to a single CSINC instruction.
3104     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3105   }
3106
3107   // Now we know we're dealing with FP values.
3108   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3109
3110   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3111   // and do the comparison.
3112   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3113
3114   AArch64CC::CondCode CC1, CC2;
3115   changeFPCCToAArch64CC(CC, CC1, CC2);
3116   if (CC2 == AArch64CC::AL) {
3117     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3118     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3119
3120     // Note that we inverted the condition above, so we reverse the order of
3121     // the true and false operands here.  This will allow the setcc to be
3122     // matched to a single CSINC instruction.
3123     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3124   } else {
3125     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3126     // totally clean.  Some of them require two CSELs to implement.  As is in
3127     // this case, we emit the first CSEL and then emit a second using the output
3128     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3129
3130     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3131     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3132     SDValue CS1 =
3133         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3134
3135     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3136     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3137   }
3138 }
3139
3140 /// A SELECT_CC operation is really some kind of max or min if both values being
3141 /// compared are, in some sense, equal to the results in either case. However,
3142 /// it is permissible to compare f32 values and produce directly extended f64
3143 /// values.
3144 ///
3145 /// Extending the comparison operands would also be allowed, but is less likely
3146 /// to happen in practice since their use is right here. Note that truncate
3147 /// operations would *not* be semantically equivalent.
3148 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3149   if (Cmp == Result)
3150     return true;
3151
3152   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3153   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3154   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3155       Result.getValueType() == MVT::f64) {
3156     bool Lossy;
3157     APFloat CmpVal = CCmp->getValueAPF();
3158     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3159     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3160   }
3161
3162   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3163 }
3164
3165 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3166                                            SelectionDAG &DAG) const {
3167   SDValue CC = Op->getOperand(0);
3168   SDValue TVal = Op->getOperand(1);
3169   SDValue FVal = Op->getOperand(2);
3170   SDLoc DL(Op);
3171
3172   unsigned Opc = CC.getOpcode();
3173   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3174   // instruction.
3175   if (CC.getResNo() == 1 &&
3176       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3177        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3178     // Only lower legal XALUO ops.
3179     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3180       return SDValue();
3181
3182     AArch64CC::CondCode OFCC;
3183     SDValue Value, Overflow;
3184     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3185     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3186
3187     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3188                        CCVal, Overflow);
3189   }
3190
3191   if (CC.getOpcode() == ISD::SETCC)
3192     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3193                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3194   else
3195     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3196                            FVal, ISD::SETNE);
3197 }
3198
3199 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3200                                               SelectionDAG &DAG) const {
3201   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3202   SDValue LHS = Op.getOperand(0);
3203   SDValue RHS = Op.getOperand(1);
3204   SDValue TVal = Op.getOperand(2);
3205   SDValue FVal = Op.getOperand(3);
3206   SDLoc dl(Op);
3207
3208   // Handle f128 first, because it will result in a comparison of some RTLIB
3209   // call result against zero.
3210   if (LHS.getValueType() == MVT::f128) {
3211     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3212
3213     // If softenSetCCOperands returned a scalar, we need to compare the result
3214     // against zero to select between true and false values.
3215     if (!RHS.getNode()) {
3216       RHS = DAG.getConstant(0, LHS.getValueType());
3217       CC = ISD::SETNE;
3218     }
3219   }
3220
3221   // Handle integers first.
3222   if (LHS.getValueType().isInteger()) {
3223     assert((LHS.getValueType() == RHS.getValueType()) &&
3224            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3225
3226     unsigned Opcode = AArch64ISD::CSEL;
3227
3228     // If both the TVal and the FVal are constants, see if we can swap them in
3229     // order to for a CSINV or CSINC out of them.
3230     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3231     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3232
3233     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3234       std::swap(TVal, FVal);
3235       std::swap(CTVal, CFVal);
3236       CC = ISD::getSetCCInverse(CC, true);
3237     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3238       std::swap(TVal, FVal);
3239       std::swap(CTVal, CFVal);
3240       CC = ISD::getSetCCInverse(CC, true);
3241     } else if (TVal.getOpcode() == ISD::XOR) {
3242       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3243       // with a CSINV rather than a CSEL.
3244       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3245
3246       if (CVal && CVal->isAllOnesValue()) {
3247         std::swap(TVal, FVal);
3248         std::swap(CTVal, CFVal);
3249         CC = ISD::getSetCCInverse(CC, true);
3250       }
3251     } else if (TVal.getOpcode() == ISD::SUB) {
3252       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3253       // that we can match with a CSNEG rather than a CSEL.
3254       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3255
3256       if (CVal && CVal->isNullValue()) {
3257         std::swap(TVal, FVal);
3258         std::swap(CTVal, CFVal);
3259         CC = ISD::getSetCCInverse(CC, true);
3260       }
3261     } else if (CTVal && CFVal) {
3262       const int64_t TrueVal = CTVal->getSExtValue();
3263       const int64_t FalseVal = CFVal->getSExtValue();
3264       bool Swap = false;
3265
3266       // If both TVal and FVal are constants, see if FVal is the
3267       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3268       // instead of a CSEL in that case.
3269       if (TrueVal == ~FalseVal) {
3270         Opcode = AArch64ISD::CSINV;
3271       } else if (TrueVal == -FalseVal) {
3272         Opcode = AArch64ISD::CSNEG;
3273       } else if (TVal.getValueType() == MVT::i32) {
3274         // If our operands are only 32-bit wide, make sure we use 32-bit
3275         // arithmetic for the check whether we can use CSINC. This ensures that
3276         // the addition in the check will wrap around properly in case there is
3277         // an overflow (which would not be the case if we do the check with
3278         // 64-bit arithmetic).
3279         const uint32_t TrueVal32 = CTVal->getZExtValue();
3280         const uint32_t FalseVal32 = CFVal->getZExtValue();
3281
3282         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3283           Opcode = AArch64ISD::CSINC;
3284
3285           if (TrueVal32 > FalseVal32) {
3286             Swap = true;
3287           }
3288         }
3289         // 64-bit check whether we can use CSINC.
3290       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3291         Opcode = AArch64ISD::CSINC;
3292
3293         if (TrueVal > FalseVal) {
3294           Swap = true;
3295         }
3296       }
3297
3298       // Swap TVal and FVal if necessary.
3299       if (Swap) {
3300         std::swap(TVal, FVal);
3301         std::swap(CTVal, CFVal);
3302         CC = ISD::getSetCCInverse(CC, true);
3303       }
3304
3305       if (Opcode != AArch64ISD::CSEL) {
3306         // Drop FVal since we can get its value by simply inverting/negating
3307         // TVal.
3308         FVal = TVal;
3309       }
3310     }
3311
3312     SDValue CCVal;
3313     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3314
3315     EVT VT = Op.getValueType();
3316     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3317   }
3318
3319   // Now we know we're dealing with FP values.
3320   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3321   assert(LHS.getValueType() == RHS.getValueType());
3322   EVT VT = Op.getValueType();
3323
3324   // Try to match this select into a max/min operation, which have dedicated
3325   // opcode in the instruction set.
3326   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3327   // in no-NaNs mode.
3328   if (getTargetMachine().Options.NoNaNsFPMath) {
3329     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3330     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3331         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3332       CC = ISD::getSetCCSwappedOperands(CC);
3333       std::swap(MinMaxLHS, MinMaxRHS);
3334     }
3335
3336     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3337         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3338       switch (CC) {
3339       default:
3340         break;
3341       case ISD::SETGT:
3342       case ISD::SETGE:
3343       case ISD::SETUGT:
3344       case ISD::SETUGE:
3345       case ISD::SETOGT:
3346       case ISD::SETOGE:
3347         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3348         break;
3349       case ISD::SETLT:
3350       case ISD::SETLE:
3351       case ISD::SETULT:
3352       case ISD::SETULE:
3353       case ISD::SETOLT:
3354       case ISD::SETOLE:
3355         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3356         break;
3357       }
3358     }
3359   }
3360
3361   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3362   // and do the comparison.
3363   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3364
3365   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3366   // clean.  Some of them require two CSELs to implement.
3367   AArch64CC::CondCode CC1, CC2;
3368   changeFPCCToAArch64CC(CC, CC1, CC2);
3369   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3370   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3371
3372   // If we need a second CSEL, emit it, using the output of the first as the
3373   // RHS.  We're effectively OR'ing the two CC's together.
3374   if (CC2 != AArch64CC::AL) {
3375     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3376     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3377   }
3378
3379   // Otherwise, return the output of the first CSEL.
3380   return CS1;
3381 }
3382
3383 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3384                                               SelectionDAG &DAG) const {
3385   // Jump table entries as PC relative offsets. No additional tweaking
3386   // is necessary here. Just get the address of the jump table.
3387   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3388   EVT PtrVT = getPointerTy();
3389   SDLoc DL(Op);
3390
3391   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3392       !Subtarget->isTargetMachO()) {
3393     const unsigned char MO_NC = AArch64II::MO_NC;
3394     return DAG.getNode(
3395         AArch64ISD::WrapperLarge, DL, PtrVT,
3396         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3397         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3398         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3399         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3400                                AArch64II::MO_G0 | MO_NC));
3401   }
3402
3403   SDValue Hi =
3404       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3405   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3406                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3407   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3408   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3409 }
3410
3411 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3412                                                  SelectionDAG &DAG) const {
3413   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3414   EVT PtrVT = getPointerTy();
3415   SDLoc DL(Op);
3416
3417   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3418     // Use the GOT for the large code model on iOS.
3419     if (Subtarget->isTargetMachO()) {
3420       SDValue GotAddr = DAG.getTargetConstantPool(
3421           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3422           AArch64II::MO_GOT);
3423       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3424     }
3425
3426     const unsigned char MO_NC = AArch64II::MO_NC;
3427     return DAG.getNode(
3428         AArch64ISD::WrapperLarge, DL, PtrVT,
3429         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3430                                   CP->getOffset(), AArch64II::MO_G3),
3431         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3432                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3433         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3434                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3435         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3436                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3437   } else {
3438     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3439     // ELF, the only valid one on Darwin.
3440     SDValue Hi =
3441         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3442                                   CP->getOffset(), AArch64II::MO_PAGE);
3443     SDValue Lo = DAG.getTargetConstantPool(
3444         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3445         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3446
3447     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3448     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3449   }
3450 }
3451
3452 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3453                                                SelectionDAG &DAG) const {
3454   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3455   EVT PtrVT = getPointerTy();
3456   SDLoc DL(Op);
3457   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3458       !Subtarget->isTargetMachO()) {
3459     const unsigned char MO_NC = AArch64II::MO_NC;
3460     return DAG.getNode(
3461         AArch64ISD::WrapperLarge, DL, PtrVT,
3462         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3463         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3464         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3465         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3466   } else {
3467     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3468     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3469                                                              AArch64II::MO_NC);
3470     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3471     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3472   }
3473 }
3474
3475 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3476                                                  SelectionDAG &DAG) const {
3477   AArch64FunctionInfo *FuncInfo =
3478       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3479
3480   SDLoc DL(Op);
3481   SDValue FR =
3482       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3483   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3484   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3485                       MachinePointerInfo(SV), false, false, 0);
3486 }
3487
3488 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3489                                                 SelectionDAG &DAG) const {
3490   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3491   // Standard, section B.3.
3492   MachineFunction &MF = DAG.getMachineFunction();
3493   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3494   SDLoc DL(Op);
3495
3496   SDValue Chain = Op.getOperand(0);
3497   SDValue VAList = Op.getOperand(1);
3498   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3499   SmallVector<SDValue, 4> MemOps;
3500
3501   // void *__stack at offset 0
3502   SDValue Stack =
3503       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3504   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3505                                 MachinePointerInfo(SV), false, false, 8));
3506
3507   // void *__gr_top at offset 8
3508   int GPRSize = FuncInfo->getVarArgsGPRSize();
3509   if (GPRSize > 0) {
3510     SDValue GRTop, GRTopAddr;
3511
3512     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3513                             DAG.getConstant(8, getPointerTy()));
3514
3515     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3516     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3517                         DAG.getConstant(GPRSize, getPointerTy()));
3518
3519     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3520                                   MachinePointerInfo(SV, 8), false, false, 8));
3521   }
3522
3523   // void *__vr_top at offset 16
3524   int FPRSize = FuncInfo->getVarArgsFPRSize();
3525   if (FPRSize > 0) {
3526     SDValue VRTop, VRTopAddr;
3527     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3528                             DAG.getConstant(16, getPointerTy()));
3529
3530     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3531     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3532                         DAG.getConstant(FPRSize, getPointerTy()));
3533
3534     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3535                                   MachinePointerInfo(SV, 16), false, false, 8));
3536   }
3537
3538   // int __gr_offs at offset 24
3539   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3540                                    DAG.getConstant(24, getPointerTy()));
3541   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3542                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3543                                 false, 4));
3544
3545   // int __vr_offs at offset 28
3546   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3547                                    DAG.getConstant(28, getPointerTy()));
3548   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3549                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3550                                 false, 4));
3551
3552   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3553 }
3554
3555 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3556                                             SelectionDAG &DAG) const {
3557   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3558                                      : LowerAAPCS_VASTART(Op, DAG);
3559 }
3560
3561 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3562                                            SelectionDAG &DAG) const {
3563   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3564   // pointer.
3565   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3566   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3567   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3568
3569   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3570                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3571                        8, false, false, MachinePointerInfo(DestSV),
3572                        MachinePointerInfo(SrcSV));
3573 }
3574
3575 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3576   assert(Subtarget->isTargetDarwin() &&
3577          "automatic va_arg instruction only works on Darwin");
3578
3579   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3580   EVT VT = Op.getValueType();
3581   SDLoc DL(Op);
3582   SDValue Chain = Op.getOperand(0);
3583   SDValue Addr = Op.getOperand(1);
3584   unsigned Align = Op.getConstantOperandVal(3);
3585
3586   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3587                                MachinePointerInfo(V), false, false, false, 0);
3588   Chain = VAList.getValue(1);
3589
3590   if (Align > 8) {
3591     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3592     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3593                          DAG.getConstant(Align - 1, getPointerTy()));
3594     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3595                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3596   }
3597
3598   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3599   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3600
3601   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3602   // up to 64 bits.  At the very least, we have to increase the striding of the
3603   // vaargs list to match this, and for FP values we need to introduce
3604   // FP_ROUND nodes as well.
3605   if (VT.isInteger() && !VT.isVector())
3606     ArgSize = 8;
3607   bool NeedFPTrunc = false;
3608   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3609     ArgSize = 8;
3610     NeedFPTrunc = true;
3611   }
3612
3613   // Increment the pointer, VAList, to the next vaarg
3614   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3615                                DAG.getConstant(ArgSize, getPointerTy()));
3616   // Store the incremented VAList to the legalized pointer
3617   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3618                                  false, false, 0);
3619
3620   // Load the actual argument out of the pointer VAList
3621   if (NeedFPTrunc) {
3622     // Load the value as an f64.
3623     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3624                                  MachinePointerInfo(), false, false, false, 0);
3625     // Round the value down to an f32.
3626     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3627                                    DAG.getIntPtrConstant(1));
3628     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3629     // Merge the rounded value with the chain output of the load.
3630     return DAG.getMergeValues(Ops, DL);
3631   }
3632
3633   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3634                      false, false, 0);
3635 }
3636
3637 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3638                                               SelectionDAG &DAG) const {
3639   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3640   MFI->setFrameAddressIsTaken(true);
3641
3642   EVT VT = Op.getValueType();
3643   SDLoc DL(Op);
3644   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3645   SDValue FrameAddr =
3646       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3647   while (Depth--)
3648     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3649                             MachinePointerInfo(), false, false, false, 0);
3650   return FrameAddr;
3651 }
3652
3653 // FIXME? Maybe this could be a TableGen attribute on some registers and
3654 // this table could be generated automatically from RegInfo.
3655 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3656                                                   EVT VT) const {
3657   unsigned Reg = StringSwitch<unsigned>(RegName)
3658                        .Case("sp", AArch64::SP)
3659                        .Default(0);
3660   if (Reg)
3661     return Reg;
3662   report_fatal_error("Invalid register name global variable");
3663 }
3664
3665 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3666                                                SelectionDAG &DAG) const {
3667   MachineFunction &MF = DAG.getMachineFunction();
3668   MachineFrameInfo *MFI = MF.getFrameInfo();
3669   MFI->setReturnAddressIsTaken(true);
3670
3671   EVT VT = Op.getValueType();
3672   SDLoc DL(Op);
3673   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3674   if (Depth) {
3675     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3676     SDValue Offset = DAG.getConstant(8, getPointerTy());
3677     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3678                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3679                        MachinePointerInfo(), false, false, false, 0);
3680   }
3681
3682   // Return LR, which contains the return address. Mark it an implicit live-in.
3683   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3684   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3685 }
3686
3687 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3688 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3689 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3690                                                     SelectionDAG &DAG) const {
3691   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3692   EVT VT = Op.getValueType();
3693   unsigned VTBits = VT.getSizeInBits();
3694   SDLoc dl(Op);
3695   SDValue ShOpLo = Op.getOperand(0);
3696   SDValue ShOpHi = Op.getOperand(1);
3697   SDValue ShAmt = Op.getOperand(2);
3698   SDValue ARMcc;
3699   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3700
3701   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3702
3703   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3704                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3705   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3706   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3707                                    DAG.getConstant(VTBits, MVT::i64));
3708   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3709
3710   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3711                                ISD::SETGE, dl, DAG);
3712   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3713
3714   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3715   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3716   SDValue Lo =
3717       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3718
3719   // AArch64 shifts larger than the register width are wrapped rather than
3720   // clamped, so we can't just emit "hi >> x".
3721   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3722   SDValue TrueValHi = Opc == ISD::SRA
3723                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3724                                         DAG.getConstant(VTBits - 1, MVT::i64))
3725                           : DAG.getConstant(0, VT);
3726   SDValue Hi =
3727       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3728
3729   SDValue Ops[2] = { Lo, Hi };
3730   return DAG.getMergeValues(Ops, dl);
3731 }
3732
3733 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3734 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3735 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3736                                                  SelectionDAG &DAG) const {
3737   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3738   EVT VT = Op.getValueType();
3739   unsigned VTBits = VT.getSizeInBits();
3740   SDLoc dl(Op);
3741   SDValue ShOpLo = Op.getOperand(0);
3742   SDValue ShOpHi = Op.getOperand(1);
3743   SDValue ShAmt = Op.getOperand(2);
3744   SDValue ARMcc;
3745
3746   assert(Op.getOpcode() == ISD::SHL_PARTS);
3747   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3748                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3749   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3750   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3751                                    DAG.getConstant(VTBits, MVT::i64));
3752   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3753   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3754
3755   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3756
3757   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3758                                ISD::SETGE, dl, DAG);
3759   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3760   SDValue Hi =
3761       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3762
3763   // AArch64 shifts of larger than register sizes are wrapped rather than
3764   // clamped, so we can't just emit "lo << a" if a is too big.
3765   SDValue TrueValLo = DAG.getConstant(0, VT);
3766   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3767   SDValue Lo =
3768       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3769
3770   SDValue Ops[2] = { Lo, Hi };
3771   return DAG.getMergeValues(Ops, dl);
3772 }
3773
3774 bool AArch64TargetLowering::isOffsetFoldingLegal(
3775     const GlobalAddressSDNode *GA) const {
3776   // The AArch64 target doesn't support folding offsets into global addresses.
3777   return false;
3778 }
3779
3780 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3781   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3782   // FIXME: We should be able to handle f128 as well with a clever lowering.
3783   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3784     return true;
3785
3786   if (VT == MVT::f64)
3787     return AArch64_AM::getFP64Imm(Imm) != -1;
3788   else if (VT == MVT::f32)
3789     return AArch64_AM::getFP32Imm(Imm) != -1;
3790   return false;
3791 }
3792
3793 //===----------------------------------------------------------------------===//
3794 //                          AArch64 Optimization Hooks
3795 //===----------------------------------------------------------------------===//
3796
3797 //===----------------------------------------------------------------------===//
3798 //                          AArch64 Inline Assembly Support
3799 //===----------------------------------------------------------------------===//
3800
3801 // Table of Constraints
3802 // TODO: This is the current set of constraints supported by ARM for the
3803 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3804 //
3805 // r - A general register
3806 // w - An FP/SIMD register of some size in the range v0-v31
3807 // x - An FP/SIMD register of some size in the range v0-v15
3808 // I - Constant that can be used with an ADD instruction
3809 // J - Constant that can be used with a SUB instruction
3810 // K - Constant that can be used with a 32-bit logical instruction
3811 // L - Constant that can be used with a 64-bit logical instruction
3812 // M - Constant that can be used as a 32-bit MOV immediate
3813 // N - Constant that can be used as a 64-bit MOV immediate
3814 // Q - A memory reference with base register and no offset
3815 // S - A symbolic address
3816 // Y - Floating point constant zero
3817 // Z - Integer constant zero
3818 //
3819 //   Note that general register operands will be output using their 64-bit x
3820 // register name, whatever the size of the variable, unless the asm operand
3821 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3822 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3823 // %q modifier.
3824
3825 /// getConstraintType - Given a constraint letter, return the type of
3826 /// constraint it is for this target.
3827 AArch64TargetLowering::ConstraintType
3828 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3829   if (Constraint.size() == 1) {
3830     switch (Constraint[0]) {
3831     default:
3832       break;
3833     case 'z':
3834       return C_Other;
3835     case 'x':
3836     case 'w':
3837       return C_RegisterClass;
3838     // An address with a single base register. Due to the way we
3839     // currently handle addresses it is the same as 'r'.
3840     case 'Q':
3841       return C_Memory;
3842     }
3843   }
3844   return TargetLowering::getConstraintType(Constraint);
3845 }
3846
3847 /// Examine constraint type and operand type and determine a weight value.
3848 /// This object must already have been set up with the operand type
3849 /// and the current alternative constraint selected.
3850 TargetLowering::ConstraintWeight
3851 AArch64TargetLowering::getSingleConstraintMatchWeight(
3852     AsmOperandInfo &info, const char *constraint) const {
3853   ConstraintWeight weight = CW_Invalid;
3854   Value *CallOperandVal = info.CallOperandVal;
3855   // If we don't have a value, we can't do a match,
3856   // but allow it at the lowest weight.
3857   if (!CallOperandVal)
3858     return CW_Default;
3859   Type *type = CallOperandVal->getType();
3860   // Look at the constraint type.
3861   switch (*constraint) {
3862   default:
3863     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3864     break;
3865   case 'x':
3866   case 'w':
3867     if (type->isFloatingPointTy() || type->isVectorTy())
3868       weight = CW_Register;
3869     break;
3870   case 'z':
3871     weight = CW_Constant;
3872     break;
3873   }
3874   return weight;
3875 }
3876
3877 std::pair<unsigned, const TargetRegisterClass *>
3878 AArch64TargetLowering::getRegForInlineAsmConstraint(
3879     const std::string &Constraint, MVT VT) const {
3880   if (Constraint.size() == 1) {
3881     switch (Constraint[0]) {
3882     case 'r':
3883       if (VT.getSizeInBits() == 64)
3884         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3885       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3886     case 'w':
3887       if (VT == MVT::f32)
3888         return std::make_pair(0U, &AArch64::FPR32RegClass);
3889       if (VT.getSizeInBits() == 64)
3890         return std::make_pair(0U, &AArch64::FPR64RegClass);
3891       if (VT.getSizeInBits() == 128)
3892         return std::make_pair(0U, &AArch64::FPR128RegClass);
3893       break;
3894     // The instructions that this constraint is designed for can
3895     // only take 128-bit registers so just use that regclass.
3896     case 'x':
3897       if (VT.getSizeInBits() == 128)
3898         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3899       break;
3900     }
3901   }
3902   if (StringRef("{cc}").equals_lower(Constraint))
3903     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3904
3905   // Use the default implementation in TargetLowering to convert the register
3906   // constraint into a member of a register class.
3907   std::pair<unsigned, const TargetRegisterClass *> Res;
3908   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3909
3910   // Not found as a standard register?
3911   if (!Res.second) {
3912     unsigned Size = Constraint.size();
3913     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3914         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3915       const std::string Reg =
3916           std::string(&Constraint[2], &Constraint[Size - 1]);
3917       int RegNo = atoi(Reg.c_str());
3918       if (RegNo >= 0 && RegNo <= 31) {
3919         // v0 - v31 are aliases of q0 - q31.
3920         // By default we'll emit v0-v31 for this unless there's a modifier where
3921         // we'll emit the correct register as well.
3922         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3923         Res.second = &AArch64::FPR128RegClass;
3924       }
3925     }
3926   }
3927
3928   return Res;
3929 }
3930
3931 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3932 /// vector.  If it is invalid, don't add anything to Ops.
3933 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3934     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3935     SelectionDAG &DAG) const {
3936   SDValue Result;
3937
3938   // Currently only support length 1 constraints.
3939   if (Constraint.length() != 1)
3940     return;
3941
3942   char ConstraintLetter = Constraint[0];
3943   switch (ConstraintLetter) {
3944   default:
3945     break;
3946
3947   // This set of constraints deal with valid constants for various instructions.
3948   // Validate and return a target constant for them if we can.
3949   case 'z': {
3950     // 'z' maps to xzr or wzr so it needs an input of 0.
3951     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3952     if (!C || C->getZExtValue() != 0)
3953       return;
3954
3955     if (Op.getValueType() == MVT::i64)
3956       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
3957     else
3958       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
3959     break;
3960   }
3961
3962   case 'I':
3963   case 'J':
3964   case 'K':
3965   case 'L':
3966   case 'M':
3967   case 'N':
3968     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3969     if (!C)
3970       return;
3971
3972     // Grab the value and do some validation.
3973     uint64_t CVal = C->getZExtValue();
3974     switch (ConstraintLetter) {
3975     // The I constraint applies only to simple ADD or SUB immediate operands:
3976     // i.e. 0 to 4095 with optional shift by 12
3977     // The J constraint applies only to ADD or SUB immediates that would be
3978     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
3979     // instruction [or vice versa], in other words -1 to -4095 with optional
3980     // left shift by 12.
3981     case 'I':
3982       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
3983         break;
3984       return;
3985     case 'J': {
3986       uint64_t NVal = -C->getSExtValue();
3987       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal))
3988         break;
3989       return;
3990     }
3991     // The K and L constraints apply *only* to logical immediates, including
3992     // what used to be the MOVI alias for ORR (though the MOVI alias has now
3993     // been removed and MOV should be used). So these constraints have to
3994     // distinguish between bit patterns that are valid 32-bit or 64-bit
3995     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
3996     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
3997     // versa.
3998     case 'K':
3999       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4000         break;
4001       return;
4002     case 'L':
4003       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4004         break;
4005       return;
4006     // The M and N constraints are a superset of K and L respectively, for use
4007     // with the MOV (immediate) alias. As well as the logical immediates they
4008     // also match 32 or 64-bit immediates that can be loaded either using a
4009     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4010     // (M) or 64-bit 0x1234000000000000 (N) etc.
4011     // As a note some of this code is liberally stolen from the asm parser.
4012     case 'M': {
4013       if (!isUInt<32>(CVal))
4014         return;
4015       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4016         break;
4017       if ((CVal & 0xFFFF) == CVal)
4018         break;
4019       if ((CVal & 0xFFFF0000ULL) == CVal)
4020         break;
4021       uint64_t NCVal = ~(uint32_t)CVal;
4022       if ((NCVal & 0xFFFFULL) == NCVal)
4023         break;
4024       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4025         break;
4026       return;
4027     }
4028     case 'N': {
4029       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4030         break;
4031       if ((CVal & 0xFFFFULL) == CVal)
4032         break;
4033       if ((CVal & 0xFFFF0000ULL) == CVal)
4034         break;
4035       if ((CVal & 0xFFFF00000000ULL) == CVal)
4036         break;
4037       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4038         break;
4039       uint64_t NCVal = ~CVal;
4040       if ((NCVal & 0xFFFFULL) == NCVal)
4041         break;
4042       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4043         break;
4044       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4045         break;
4046       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4047         break;
4048       return;
4049     }
4050     default:
4051       return;
4052     }
4053
4054     // All assembler immediates are 64-bit integers.
4055     Result = DAG.getTargetConstant(CVal, MVT::i64);
4056     break;
4057   }
4058
4059   if (Result.getNode()) {
4060     Ops.push_back(Result);
4061     return;
4062   }
4063
4064   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4065 }
4066
4067 //===----------------------------------------------------------------------===//
4068 //                     AArch64 Advanced SIMD Support
4069 //===----------------------------------------------------------------------===//
4070
4071 /// WidenVector - Given a value in the V64 register class, produce the
4072 /// equivalent value in the V128 register class.
4073 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4074   EVT VT = V64Reg.getValueType();
4075   unsigned NarrowSize = VT.getVectorNumElements();
4076   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4077   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4078   SDLoc DL(V64Reg);
4079
4080   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4081                      V64Reg, DAG.getConstant(0, MVT::i32));
4082 }
4083
4084 /// getExtFactor - Determine the adjustment factor for the position when
4085 /// generating an "extract from vector registers" instruction.
4086 static unsigned getExtFactor(SDValue &V) {
4087   EVT EltType = V.getValueType().getVectorElementType();
4088   return EltType.getSizeInBits() / 8;
4089 }
4090
4091 /// NarrowVector - Given a value in the V128 register class, produce the
4092 /// equivalent value in the V64 register class.
4093 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4094   EVT VT = V128Reg.getValueType();
4095   unsigned WideSize = VT.getVectorNumElements();
4096   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4097   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4098   SDLoc DL(V128Reg);
4099
4100   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4101 }
4102
4103 // Gather data to see if the operation can be modelled as a
4104 // shuffle in combination with VEXTs.
4105 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4106                                                   SelectionDAG &DAG) const {
4107   SDLoc dl(Op);
4108   EVT VT = Op.getValueType();
4109   unsigned NumElts = VT.getVectorNumElements();
4110
4111   SmallVector<SDValue, 2> SourceVecs;
4112   SmallVector<unsigned, 2> MinElts;
4113   SmallVector<unsigned, 2> MaxElts;
4114
4115   for (unsigned i = 0; i < NumElts; ++i) {
4116     SDValue V = Op.getOperand(i);
4117     if (V.getOpcode() == ISD::UNDEF)
4118       continue;
4119     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4120       // A shuffle can only come from building a vector from various
4121       // elements of other vectors.
4122       return SDValue();
4123     }
4124
4125     // Record this extraction against the appropriate vector if possible...
4126     SDValue SourceVec = V.getOperand(0);
4127     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4128     bool FoundSource = false;
4129     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
4130       if (SourceVecs[j] == SourceVec) {
4131         if (MinElts[j] > EltNo)
4132           MinElts[j] = EltNo;
4133         if (MaxElts[j] < EltNo)
4134           MaxElts[j] = EltNo;
4135         FoundSource = true;
4136         break;
4137       }
4138     }
4139
4140     // Or record a new source if not...
4141     if (!FoundSource) {
4142       SourceVecs.push_back(SourceVec);
4143       MinElts.push_back(EltNo);
4144       MaxElts.push_back(EltNo);
4145     }
4146   }
4147
4148   // Currently only do something sane when at most two source vectors
4149   // involved.
4150   if (SourceVecs.size() > 2)
4151     return SDValue();
4152
4153   SDValue ShuffleSrcs[2] = { DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
4154   int VEXTOffsets[2] = { 0, 0 };
4155
4156   // This loop extracts the usage patterns of the source vectors
4157   // and prepares appropriate SDValues for a shuffle if possible.
4158   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
4159     if (SourceVecs[i].getValueType() == VT) {
4160       // No VEXT necessary
4161       ShuffleSrcs[i] = SourceVecs[i];
4162       VEXTOffsets[i] = 0;
4163       continue;
4164     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
4165       // We can pad out the smaller vector for free, so if it's part of a
4166       // shuffle...
4167       ShuffleSrcs[i] = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, SourceVecs[i],
4168                                    DAG.getUNDEF(SourceVecs[i].getValueType()));
4169       continue;
4170     }
4171
4172     // Don't attempt to extract subvectors from BUILD_VECTOR sources
4173     // that expand or trunc the original value.
4174     // TODO: We can try to bitcast and ANY_EXTEND the result but
4175     // we need to consider the cost of vector ANY_EXTEND, and the
4176     // legality of all the types.
4177     if (SourceVecs[i].getValueType().getVectorElementType() !=
4178         VT.getVectorElementType())
4179       return SDValue();
4180
4181     // Since only 64-bit and 128-bit vectors are legal on ARM and
4182     // we've eliminated the other cases...
4183     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2 * NumElts &&
4184            "unexpected vector sizes in ReconstructShuffle");
4185
4186     if (MaxElts[i] - MinElts[i] >= NumElts) {
4187       // Span too large for a VEXT to cope
4188       return SDValue();
4189     }
4190
4191     if (MinElts[i] >= NumElts) {
4192       // The extraction can just take the second half
4193       VEXTOffsets[i] = NumElts;
4194       ShuffleSrcs[i] =
4195           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
4196                       DAG.getIntPtrConstant(NumElts));
4197     } else if (MaxElts[i] < NumElts) {
4198       // The extraction can just take the first half
4199       VEXTOffsets[i] = 0;
4200       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4201                                    SourceVecs[i], DAG.getIntPtrConstant(0));
4202     } else {
4203       // An actual VEXT is needed
4204       VEXTOffsets[i] = MinElts[i];
4205       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
4206                                      SourceVecs[i], DAG.getIntPtrConstant(0));
4207       SDValue VEXTSrc2 =
4208           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, SourceVecs[i],
4209                       DAG.getIntPtrConstant(NumElts));
4210       unsigned Imm = VEXTOffsets[i] * getExtFactor(VEXTSrc1);
4211       ShuffleSrcs[i] = DAG.getNode(AArch64ISD::EXT, dl, VT, VEXTSrc1, VEXTSrc2,
4212                                    DAG.getConstant(Imm, MVT::i32));
4213     }
4214   }
4215
4216   SmallVector<int, 8> Mask;
4217
4218   for (unsigned i = 0; i < NumElts; ++i) {
4219     SDValue Entry = Op.getOperand(i);
4220     if (Entry.getOpcode() == ISD::UNDEF) {
4221       Mask.push_back(-1);
4222       continue;
4223     }
4224
4225     SDValue ExtractVec = Entry.getOperand(0);
4226     int ExtractElt =
4227         cast<ConstantSDNode>(Op.getOperand(i).getOperand(1))->getSExtValue();
4228     if (ExtractVec == SourceVecs[0]) {
4229       Mask.push_back(ExtractElt - VEXTOffsets[0]);
4230     } else {
4231       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
4232     }
4233   }
4234
4235   // Final check before we try to produce nonsense...
4236   if (isShuffleMaskLegal(Mask, VT))
4237     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
4238                                 &Mask[0]);
4239
4240   return SDValue();
4241 }
4242
4243 // check if an EXT instruction can handle the shuffle mask when the
4244 // vector sources of the shuffle are the same.
4245 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4246   unsigned NumElts = VT.getVectorNumElements();
4247
4248   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4249   if (M[0] < 0)
4250     return false;
4251
4252   Imm = M[0];
4253
4254   // If this is a VEXT shuffle, the immediate value is the index of the first
4255   // element.  The other shuffle indices must be the successive elements after
4256   // the first one.
4257   unsigned ExpectedElt = Imm;
4258   for (unsigned i = 1; i < NumElts; ++i) {
4259     // Increment the expected index.  If it wraps around, just follow it
4260     // back to index zero and keep going.
4261     ++ExpectedElt;
4262     if (ExpectedElt == NumElts)
4263       ExpectedElt = 0;
4264
4265     if (M[i] < 0)
4266       continue; // ignore UNDEF indices
4267     if (ExpectedElt != static_cast<unsigned>(M[i]))
4268       return false;
4269   }
4270
4271   return true;
4272 }
4273
4274 // check if an EXT instruction can handle the shuffle mask when the
4275 // vector sources of the shuffle are different.
4276 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4277                       unsigned &Imm) {
4278   // Look for the first non-undef element.
4279   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4280       [](int Elt) {return Elt >= 0;});
4281
4282   // Benefit form APInt to handle overflow when calculating expected element.
4283   unsigned NumElts = VT.getVectorNumElements();
4284   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4285   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4286   // The following shuffle indices must be the successive elements after the
4287   // first real element.
4288   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4289       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4290   if (FirstWrongElt != M.end())
4291     return false;
4292
4293   // The index of an EXT is the first element if it is not UNDEF.
4294   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4295   // value of the first element.  E.g.
4296   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4297   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4298   // ExpectedElt is the last mask index plus 1.
4299   Imm = ExpectedElt.getZExtValue();
4300
4301   // There are two difference cases requiring to reverse input vectors.
4302   // For example, for vector <4 x i32> we have the following cases,
4303   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4304   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4305   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4306   // to reverse two input vectors.
4307   if (Imm < NumElts)
4308     ReverseEXT = true;
4309   else
4310     Imm -= NumElts;
4311
4312   return true;
4313 }
4314
4315 /// isREVMask - Check if a vector shuffle corresponds to a REV
4316 /// instruction with the specified blocksize.  (The order of the elements
4317 /// within each block of the vector is reversed.)
4318 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4319   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4320          "Only possible block sizes for REV are: 16, 32, 64");
4321
4322   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4323   if (EltSz == 64)
4324     return false;
4325
4326   unsigned NumElts = VT.getVectorNumElements();
4327   unsigned BlockElts = M[0] + 1;
4328   // If the first shuffle index is UNDEF, be optimistic.
4329   if (M[0] < 0)
4330     BlockElts = BlockSize / EltSz;
4331
4332   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4333     return false;
4334
4335   for (unsigned i = 0; i < NumElts; ++i) {
4336     if (M[i] < 0)
4337       continue; // ignore UNDEF indices
4338     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4339       return false;
4340   }
4341
4342   return true;
4343 }
4344
4345 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4346   unsigned NumElts = VT.getVectorNumElements();
4347   WhichResult = (M[0] == 0 ? 0 : 1);
4348   unsigned Idx = WhichResult * NumElts / 2;
4349   for (unsigned i = 0; i != NumElts; i += 2) {
4350     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4351         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4352       return false;
4353     Idx += 1;
4354   }
4355
4356   return true;
4357 }
4358
4359 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4360   unsigned NumElts = VT.getVectorNumElements();
4361   WhichResult = (M[0] == 0 ? 0 : 1);
4362   for (unsigned i = 0; i != NumElts; ++i) {
4363     if (M[i] < 0)
4364       continue; // ignore UNDEF indices
4365     if ((unsigned)M[i] != 2 * i + WhichResult)
4366       return false;
4367   }
4368
4369   return true;
4370 }
4371
4372 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4373   unsigned NumElts = VT.getVectorNumElements();
4374   WhichResult = (M[0] == 0 ? 0 : 1);
4375   for (unsigned i = 0; i < NumElts; i += 2) {
4376     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4377         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4378       return false;
4379   }
4380   return true;
4381 }
4382
4383 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4384 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4385 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4386 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4387   unsigned NumElts = VT.getVectorNumElements();
4388   WhichResult = (M[0] == 0 ? 0 : 1);
4389   unsigned Idx = WhichResult * NumElts / 2;
4390   for (unsigned i = 0; i != NumElts; i += 2) {
4391     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4392         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4393       return false;
4394     Idx += 1;
4395   }
4396
4397   return true;
4398 }
4399
4400 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4401 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4402 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4403 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4404   unsigned Half = VT.getVectorNumElements() / 2;
4405   WhichResult = (M[0] == 0 ? 0 : 1);
4406   for (unsigned j = 0; j != 2; ++j) {
4407     unsigned Idx = WhichResult;
4408     for (unsigned i = 0; i != Half; ++i) {
4409       int MIdx = M[i + j * Half];
4410       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4411         return false;
4412       Idx += 2;
4413     }
4414   }
4415
4416   return true;
4417 }
4418
4419 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4420 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4421 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4422 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4423   unsigned NumElts = VT.getVectorNumElements();
4424   WhichResult = (M[0] == 0 ? 0 : 1);
4425   for (unsigned i = 0; i < NumElts; i += 2) {
4426     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4427         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4428       return false;
4429   }
4430   return true;
4431 }
4432
4433 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4434                       bool &DstIsLeft, int &Anomaly) {
4435   if (M.size() != static_cast<size_t>(NumInputElements))
4436     return false;
4437
4438   int NumLHSMatch = 0, NumRHSMatch = 0;
4439   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4440
4441   for (int i = 0; i < NumInputElements; ++i) {
4442     if (M[i] == -1) {
4443       ++NumLHSMatch;
4444       ++NumRHSMatch;
4445       continue;
4446     }
4447
4448     if (M[i] == i)
4449       ++NumLHSMatch;
4450     else
4451       LastLHSMismatch = i;
4452
4453     if (M[i] == i + NumInputElements)
4454       ++NumRHSMatch;
4455     else
4456       LastRHSMismatch = i;
4457   }
4458
4459   if (NumLHSMatch == NumInputElements - 1) {
4460     DstIsLeft = true;
4461     Anomaly = LastLHSMismatch;
4462     return true;
4463   } else if (NumRHSMatch == NumInputElements - 1) {
4464     DstIsLeft = false;
4465     Anomaly = LastRHSMismatch;
4466     return true;
4467   }
4468
4469   return false;
4470 }
4471
4472 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4473   if (VT.getSizeInBits() != 128)
4474     return false;
4475
4476   unsigned NumElts = VT.getVectorNumElements();
4477
4478   for (int I = 0, E = NumElts / 2; I != E; I++) {
4479     if (Mask[I] != I)
4480       return false;
4481   }
4482
4483   int Offset = NumElts / 2;
4484   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4485     if (Mask[I] != I + SplitLHS * Offset)
4486       return false;
4487   }
4488
4489   return true;
4490 }
4491
4492 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4493   SDLoc DL(Op);
4494   EVT VT = Op.getValueType();
4495   SDValue V0 = Op.getOperand(0);
4496   SDValue V1 = Op.getOperand(1);
4497   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4498
4499   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4500       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4501     return SDValue();
4502
4503   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4504
4505   if (!isConcatMask(Mask, VT, SplitV0))
4506     return SDValue();
4507
4508   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4509                                 VT.getVectorNumElements() / 2);
4510   if (SplitV0) {
4511     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4512                      DAG.getConstant(0, MVT::i64));
4513   }
4514   if (V1.getValueType().getSizeInBits() == 128) {
4515     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4516                      DAG.getConstant(0, MVT::i64));
4517   }
4518   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4519 }
4520
4521 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4522 /// the specified operations to build the shuffle.
4523 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4524                                       SDValue RHS, SelectionDAG &DAG,
4525                                       SDLoc dl) {
4526   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4527   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4528   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4529
4530   enum {
4531     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4532     OP_VREV,
4533     OP_VDUP0,
4534     OP_VDUP1,
4535     OP_VDUP2,
4536     OP_VDUP3,
4537     OP_VEXT1,
4538     OP_VEXT2,
4539     OP_VEXT3,
4540     OP_VUZPL, // VUZP, left result
4541     OP_VUZPR, // VUZP, right result
4542     OP_VZIPL, // VZIP, left result
4543     OP_VZIPR, // VZIP, right result
4544     OP_VTRNL, // VTRN, left result
4545     OP_VTRNR  // VTRN, right result
4546   };
4547
4548   if (OpNum == OP_COPY) {
4549     if (LHSID == (1 * 9 + 2) * 9 + 3)
4550       return LHS;
4551     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4552     return RHS;
4553   }
4554
4555   SDValue OpLHS, OpRHS;
4556   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4557   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4558   EVT VT = OpLHS.getValueType();
4559
4560   switch (OpNum) {
4561   default:
4562     llvm_unreachable("Unknown shuffle opcode!");
4563   case OP_VREV:
4564     // VREV divides the vector in half and swaps within the half.
4565     if (VT.getVectorElementType() == MVT::i32 ||
4566         VT.getVectorElementType() == MVT::f32)
4567       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4568     // vrev <4 x i16> -> REV32
4569     if (VT.getVectorElementType() == MVT::i16)
4570       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4571     // vrev <4 x i8> -> REV16
4572     assert(VT.getVectorElementType() == MVT::i8);
4573     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4574   case OP_VDUP0:
4575   case OP_VDUP1:
4576   case OP_VDUP2:
4577   case OP_VDUP3: {
4578     EVT EltTy = VT.getVectorElementType();
4579     unsigned Opcode;
4580     if (EltTy == MVT::i8)
4581       Opcode = AArch64ISD::DUPLANE8;
4582     else if (EltTy == MVT::i16)
4583       Opcode = AArch64ISD::DUPLANE16;
4584     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4585       Opcode = AArch64ISD::DUPLANE32;
4586     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4587       Opcode = AArch64ISD::DUPLANE64;
4588     else
4589       llvm_unreachable("Invalid vector element type?");
4590
4591     if (VT.getSizeInBits() == 64)
4592       OpLHS = WidenVector(OpLHS, DAG);
4593     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4594     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4595   }
4596   case OP_VEXT1:
4597   case OP_VEXT2:
4598   case OP_VEXT3: {
4599     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4600     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4601                        DAG.getConstant(Imm, MVT::i32));
4602   }
4603   case OP_VUZPL:
4604     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4605                        OpRHS);
4606   case OP_VUZPR:
4607     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4608                        OpRHS);
4609   case OP_VZIPL:
4610     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4611                        OpRHS);
4612   case OP_VZIPR:
4613     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4614                        OpRHS);
4615   case OP_VTRNL:
4616     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4617                        OpRHS);
4618   case OP_VTRNR:
4619     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4620                        OpRHS);
4621   }
4622 }
4623
4624 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4625                            SelectionDAG &DAG) {
4626   // Check to see if we can use the TBL instruction.
4627   SDValue V1 = Op.getOperand(0);
4628   SDValue V2 = Op.getOperand(1);
4629   SDLoc DL(Op);
4630
4631   EVT EltVT = Op.getValueType().getVectorElementType();
4632   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4633
4634   SmallVector<SDValue, 8> TBLMask;
4635   for (int Val : ShuffleMask) {
4636     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4637       unsigned Offset = Byte + Val * BytesPerElt;
4638       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4639     }
4640   }
4641
4642   MVT IndexVT = MVT::v8i8;
4643   unsigned IndexLen = 8;
4644   if (Op.getValueType().getSizeInBits() == 128) {
4645     IndexVT = MVT::v16i8;
4646     IndexLen = 16;
4647   }
4648
4649   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4650   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4651
4652   SDValue Shuffle;
4653   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4654     if (IndexLen == 8)
4655       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4656     Shuffle = DAG.getNode(
4657         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4658         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4659         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4660                     makeArrayRef(TBLMask.data(), IndexLen)));
4661   } else {
4662     if (IndexLen == 8) {
4663       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4664       Shuffle = DAG.getNode(
4665           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4666           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4667           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4668                       makeArrayRef(TBLMask.data(), IndexLen)));
4669     } else {
4670       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4671       // cannot currently represent the register constraints on the input
4672       // table registers.
4673       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4674       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4675       //                               &TBLMask[0], IndexLen));
4676       Shuffle = DAG.getNode(
4677           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4678           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4679           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4680                       makeArrayRef(TBLMask.data(), IndexLen)));
4681     }
4682   }
4683   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4684 }
4685
4686 static unsigned getDUPLANEOp(EVT EltType) {
4687   if (EltType == MVT::i8)
4688     return AArch64ISD::DUPLANE8;
4689   if (EltType == MVT::i16)
4690     return AArch64ISD::DUPLANE16;
4691   if (EltType == MVT::i32 || EltType == MVT::f32)
4692     return AArch64ISD::DUPLANE32;
4693   if (EltType == MVT::i64 || EltType == MVT::f64)
4694     return AArch64ISD::DUPLANE64;
4695
4696   llvm_unreachable("Invalid vector element type?");
4697 }
4698
4699 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4700                                                    SelectionDAG &DAG) const {
4701   SDLoc dl(Op);
4702   EVT VT = Op.getValueType();
4703
4704   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4705
4706   // Convert shuffles that are directly supported on NEON to target-specific
4707   // DAG nodes, instead of keeping them as shuffles and matching them again
4708   // during code selection.  This is more efficient and avoids the possibility
4709   // of inconsistencies between legalization and selection.
4710   ArrayRef<int> ShuffleMask = SVN->getMask();
4711
4712   SDValue V1 = Op.getOperand(0);
4713   SDValue V2 = Op.getOperand(1);
4714
4715   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4716                                        V1.getValueType().getSimpleVT())) {
4717     int Lane = SVN->getSplatIndex();
4718     // If this is undef splat, generate it via "just" vdup, if possible.
4719     if (Lane == -1)
4720       Lane = 0;
4721
4722     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4723       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4724                          V1.getOperand(0));
4725     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4726     // constant. If so, we can just reference the lane's definition directly.
4727     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4728         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4729       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4730
4731     // Otherwise, duplicate from the lane of the input vector.
4732     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4733
4734     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4735     // to make a vector of the same size as this SHUFFLE. We can ignore the
4736     // extract entirely, and canonicalise the concat using WidenVector.
4737     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4738       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4739       V1 = V1.getOperand(0);
4740     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4741       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4742       Lane -= Idx * VT.getVectorNumElements() / 2;
4743       V1 = WidenVector(V1.getOperand(Idx), DAG);
4744     } else if (VT.getSizeInBits() == 64)
4745       V1 = WidenVector(V1, DAG);
4746
4747     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4748   }
4749
4750   if (isREVMask(ShuffleMask, VT, 64))
4751     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4752   if (isREVMask(ShuffleMask, VT, 32))
4753     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4754   if (isREVMask(ShuffleMask, VT, 16))
4755     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4756
4757   bool ReverseEXT = false;
4758   unsigned Imm;
4759   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4760     if (ReverseEXT)
4761       std::swap(V1, V2);
4762     Imm *= getExtFactor(V1);
4763     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4764                        DAG.getConstant(Imm, MVT::i32));
4765   } else if (V2->getOpcode() == ISD::UNDEF &&
4766              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4767     Imm *= getExtFactor(V1);
4768     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4769                        DAG.getConstant(Imm, MVT::i32));
4770   }
4771
4772   unsigned WhichResult;
4773   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4774     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4775     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4776   }
4777   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4778     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4779     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4780   }
4781   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4782     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4783     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4784   }
4785
4786   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4787     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4788     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4789   }
4790   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4791     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4792     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4793   }
4794   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4795     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4796     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4797   }
4798
4799   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4800   if (Concat.getNode())
4801     return Concat;
4802
4803   bool DstIsLeft;
4804   int Anomaly;
4805   int NumInputElements = V1.getValueType().getVectorNumElements();
4806   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4807     SDValue DstVec = DstIsLeft ? V1 : V2;
4808     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4809
4810     SDValue SrcVec = V1;
4811     int SrcLane = ShuffleMask[Anomaly];
4812     if (SrcLane >= NumInputElements) {
4813       SrcVec = V2;
4814       SrcLane -= VT.getVectorNumElements();
4815     }
4816     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4817
4818     EVT ScalarVT = VT.getVectorElementType();
4819     if (ScalarVT.getSizeInBits() < 32)
4820       ScalarVT = MVT::i32;
4821
4822     return DAG.getNode(
4823         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4824         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4825         DstLaneV);
4826   }
4827
4828   // If the shuffle is not directly supported and it has 4 elements, use
4829   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4830   unsigned NumElts = VT.getVectorNumElements();
4831   if (NumElts == 4) {
4832     unsigned PFIndexes[4];
4833     for (unsigned i = 0; i != 4; ++i) {
4834       if (ShuffleMask[i] < 0)
4835         PFIndexes[i] = 8;
4836       else
4837         PFIndexes[i] = ShuffleMask[i];
4838     }
4839
4840     // Compute the index in the perfect shuffle table.
4841     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4842                             PFIndexes[2] * 9 + PFIndexes[3];
4843     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4844     unsigned Cost = (PFEntry >> 30);
4845
4846     if (Cost <= 4)
4847       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4848   }
4849
4850   return GenerateTBL(Op, ShuffleMask, DAG);
4851 }
4852
4853 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4854                                APInt &UndefBits) {
4855   EVT VT = BVN->getValueType(0);
4856   APInt SplatBits, SplatUndef;
4857   unsigned SplatBitSize;
4858   bool HasAnyUndefs;
4859   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4860     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4861
4862     for (unsigned i = 0; i < NumSplats; ++i) {
4863       CnstBits <<= SplatBitSize;
4864       UndefBits <<= SplatBitSize;
4865       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4866       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4867     }
4868
4869     return true;
4870   }
4871
4872   return false;
4873 }
4874
4875 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4876                                               SelectionDAG &DAG) const {
4877   BuildVectorSDNode *BVN =
4878       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4879   SDValue LHS = Op.getOperand(0);
4880   SDLoc dl(Op);
4881   EVT VT = Op.getValueType();
4882
4883   if (!BVN)
4884     return Op;
4885
4886   APInt CnstBits(VT.getSizeInBits(), 0);
4887   APInt UndefBits(VT.getSizeInBits(), 0);
4888   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4889     // We only have BIC vector immediate instruction, which is and-not.
4890     CnstBits = ~CnstBits;
4891
4892     // We make use of a little bit of goto ickiness in order to avoid having to
4893     // duplicate the immediate matching logic for the undef toggled case.
4894     bool SecondTry = false;
4895   AttemptModImm:
4896
4897     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
4898       CnstBits = CnstBits.zextOrTrunc(64);
4899       uint64_t CnstVal = CnstBits.getZExtValue();
4900
4901       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
4902         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
4903         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4904         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4905                                   DAG.getConstant(CnstVal, MVT::i32),
4906                                   DAG.getConstant(0, MVT::i32));
4907         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4908       }
4909
4910       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
4911         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
4912         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4913         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4914                                   DAG.getConstant(CnstVal, MVT::i32),
4915                                   DAG.getConstant(8, MVT::i32));
4916         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4917       }
4918
4919       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
4920         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
4921         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4922         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4923                                   DAG.getConstant(CnstVal, MVT::i32),
4924                                   DAG.getConstant(16, MVT::i32));
4925         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4926       }
4927
4928       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
4929         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
4930         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
4931         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4932                                   DAG.getConstant(CnstVal, MVT::i32),
4933                                   DAG.getConstant(24, MVT::i32));
4934         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4935       }
4936
4937       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
4938         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
4939         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4940         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4941                                   DAG.getConstant(CnstVal, MVT::i32),
4942                                   DAG.getConstant(0, MVT::i32));
4943         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4944       }
4945
4946       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
4947         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
4948         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
4949         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
4950                                   DAG.getConstant(CnstVal, MVT::i32),
4951                                   DAG.getConstant(8, MVT::i32));
4952         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
4953       }
4954     }
4955
4956     if (SecondTry)
4957       goto FailedModImm;
4958     SecondTry = true;
4959     CnstBits = ~UndefBits;
4960     goto AttemptModImm;
4961   }
4962
4963 // We can always fall back to a non-immediate AND.
4964 FailedModImm:
4965   return Op;
4966 }
4967
4968 // Specialized code to quickly find if PotentialBVec is a BuildVector that
4969 // consists of only the same constant int value, returned in reference arg
4970 // ConstVal
4971 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
4972                                      uint64_t &ConstVal) {
4973   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
4974   if (!Bvec)
4975     return false;
4976   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
4977   if (!FirstElt)
4978     return false;
4979   EVT VT = Bvec->getValueType(0);
4980   unsigned NumElts = VT.getVectorNumElements();
4981   for (unsigned i = 1; i < NumElts; ++i)
4982     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
4983       return false;
4984   ConstVal = FirstElt->getZExtValue();
4985   return true;
4986 }
4987
4988 static unsigned getIntrinsicID(const SDNode *N) {
4989   unsigned Opcode = N->getOpcode();
4990   switch (Opcode) {
4991   default:
4992     return Intrinsic::not_intrinsic;
4993   case ISD::INTRINSIC_WO_CHAIN: {
4994     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4995     if (IID < Intrinsic::num_intrinsics)
4996       return IID;
4997     return Intrinsic::not_intrinsic;
4998   }
4999   }
5000 }
5001
5002 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5003 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5004 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5005 // Also, logical shift right -> sri, with the same structure.
5006 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5007   EVT VT = N->getValueType(0);
5008
5009   if (!VT.isVector())
5010     return SDValue();
5011
5012   SDLoc DL(N);
5013
5014   // Is the first op an AND?
5015   const SDValue And = N->getOperand(0);
5016   if (And.getOpcode() != ISD::AND)
5017     return SDValue();
5018
5019   // Is the second op an shl or lshr?
5020   SDValue Shift = N->getOperand(1);
5021   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5022   // or AArch64ISD::VLSHR vector, #shift
5023   unsigned ShiftOpc = Shift.getOpcode();
5024   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5025     return SDValue();
5026   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5027
5028   // Is the shift amount constant?
5029   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5030   if (!C2node)
5031     return SDValue();
5032
5033   // Is the and mask vector all constant?
5034   uint64_t C1;
5035   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5036     return SDValue();
5037
5038   // Is C1 == ~C2, taking into account how much one can shift elements of a
5039   // particular size?
5040   uint64_t C2 = C2node->getZExtValue();
5041   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5042   if (C2 > ElemSizeInBits)
5043     return SDValue();
5044   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5045   if ((C1 & ElemMask) != (~C2 & ElemMask))
5046     return SDValue();
5047
5048   SDValue X = And.getOperand(0);
5049   SDValue Y = Shift.getOperand(0);
5050
5051   unsigned Intrin =
5052       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5053   SDValue ResultSLI =
5054       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5055                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5056
5057   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5058   DEBUG(N->dump(&DAG));
5059   DEBUG(dbgs() << "into: \n");
5060   DEBUG(ResultSLI->dump(&DAG));
5061
5062   ++NumShiftInserts;
5063   return ResultSLI;
5064 }
5065
5066 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5067                                              SelectionDAG &DAG) const {
5068   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5069   if (EnableAArch64SlrGeneration) {
5070     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5071     if (Res.getNode())
5072       return Res;
5073   }
5074
5075   BuildVectorSDNode *BVN =
5076       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5077   SDValue LHS = Op.getOperand(1);
5078   SDLoc dl(Op);
5079   EVT VT = Op.getValueType();
5080
5081   // OR commutes, so try swapping the operands.
5082   if (!BVN) {
5083     LHS = Op.getOperand(0);
5084     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5085   }
5086   if (!BVN)
5087     return Op;
5088
5089   APInt CnstBits(VT.getSizeInBits(), 0);
5090   APInt UndefBits(VT.getSizeInBits(), 0);
5091   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5092     // We make use of a little bit of goto ickiness in order to avoid having to
5093     // duplicate the immediate matching logic for the undef toggled case.
5094     bool SecondTry = false;
5095   AttemptModImm:
5096
5097     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5098       CnstBits = CnstBits.zextOrTrunc(64);
5099       uint64_t CnstVal = CnstBits.getZExtValue();
5100
5101       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5102         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5103         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5104         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5105                                   DAG.getConstant(CnstVal, MVT::i32),
5106                                   DAG.getConstant(0, MVT::i32));
5107         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5108       }
5109
5110       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5111         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5112         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5113         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5114                                   DAG.getConstant(CnstVal, MVT::i32),
5115                                   DAG.getConstant(8, MVT::i32));
5116         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5117       }
5118
5119       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5120         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5121         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5122         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5123                                   DAG.getConstant(CnstVal, MVT::i32),
5124                                   DAG.getConstant(16, MVT::i32));
5125         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5126       }
5127
5128       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5129         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5130         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5131         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5132                                   DAG.getConstant(CnstVal, MVT::i32),
5133                                   DAG.getConstant(24, MVT::i32));
5134         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5135       }
5136
5137       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5138         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5139         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5140         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5141                                   DAG.getConstant(CnstVal, MVT::i32),
5142                                   DAG.getConstant(0, MVT::i32));
5143         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5144       }
5145
5146       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5147         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5148         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5149         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5150                                   DAG.getConstant(CnstVal, MVT::i32),
5151                                   DAG.getConstant(8, MVT::i32));
5152         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5153       }
5154     }
5155
5156     if (SecondTry)
5157       goto FailedModImm;
5158     SecondTry = true;
5159     CnstBits = UndefBits;
5160     goto AttemptModImm;
5161   }
5162
5163 // We can always fall back to a non-immediate OR.
5164 FailedModImm:
5165   return Op;
5166 }
5167
5168 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5169                                                  SelectionDAG &DAG) const {
5170   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5171   SDLoc dl(Op);
5172   EVT VT = Op.getValueType();
5173
5174   APInt CnstBits(VT.getSizeInBits(), 0);
5175   APInt UndefBits(VT.getSizeInBits(), 0);
5176   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5177     // We make use of a little bit of goto ickiness in order to avoid having to
5178     // duplicate the immediate matching logic for the undef toggled case.
5179     bool SecondTry = false;
5180   AttemptModImm:
5181
5182     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5183       CnstBits = CnstBits.zextOrTrunc(64);
5184       uint64_t CnstVal = CnstBits.getZExtValue();
5185
5186       // Certain magic vector constants (used to express things like NOT
5187       // and NEG) are passed through unmodified.  This allows codegen patterns
5188       // for these operations to match.  Special-purpose patterns will lower
5189       // these immediates to MOVIs if it proves necessary.
5190       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5191         return Op;
5192
5193       // The many faces of MOVI...
5194       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5195         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5196         if (VT.getSizeInBits() == 128) {
5197           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5198                                     DAG.getConstant(CnstVal, MVT::i32));
5199           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5200         }
5201
5202         // Support the V64 version via subregister insertion.
5203         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5204                                   DAG.getConstant(CnstVal, MVT::i32));
5205         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5206       }
5207
5208       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5209         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5210         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5211         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5212                                   DAG.getConstant(CnstVal, MVT::i32),
5213                                   DAG.getConstant(0, MVT::i32));
5214         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5215       }
5216
5217       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5218         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5219         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5220         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5221                                   DAG.getConstant(CnstVal, MVT::i32),
5222                                   DAG.getConstant(8, MVT::i32));
5223         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5224       }
5225
5226       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5227         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5228         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5229         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5230                                   DAG.getConstant(CnstVal, MVT::i32),
5231                                   DAG.getConstant(16, MVT::i32));
5232         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5233       }
5234
5235       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5236         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5237         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5238         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5239                                   DAG.getConstant(CnstVal, MVT::i32),
5240                                   DAG.getConstant(24, MVT::i32));
5241         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5242       }
5243
5244       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5245         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5246         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5247         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5248                                   DAG.getConstant(CnstVal, MVT::i32),
5249                                   DAG.getConstant(0, MVT::i32));
5250         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5251       }
5252
5253       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5254         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5255         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5256         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5257                                   DAG.getConstant(CnstVal, MVT::i32),
5258                                   DAG.getConstant(8, MVT::i32));
5259         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5260       }
5261
5262       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5263         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5264         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5265         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5266                                   DAG.getConstant(CnstVal, MVT::i32),
5267                                   DAG.getConstant(264, MVT::i32));
5268         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5269       }
5270
5271       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5272         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5273         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5274         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5275                                   DAG.getConstant(CnstVal, MVT::i32),
5276                                   DAG.getConstant(272, MVT::i32));
5277         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5278       }
5279
5280       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5281         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5282         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5283         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5284                                   DAG.getConstant(CnstVal, MVT::i32));
5285         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5286       }
5287
5288       // The few faces of FMOV...
5289       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5290         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5291         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5292         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5293                                   DAG.getConstant(CnstVal, MVT::i32));
5294         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5295       }
5296
5297       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5298           VT.getSizeInBits() == 128) {
5299         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5300         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5301                                   DAG.getConstant(CnstVal, MVT::i32));
5302         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5303       }
5304
5305       // The many faces of MVNI...
5306       CnstVal = ~CnstVal;
5307       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5308         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5309         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5310         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5311                                   DAG.getConstant(CnstVal, MVT::i32),
5312                                   DAG.getConstant(0, MVT::i32));
5313         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5314       }
5315
5316       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5317         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5318         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5319         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5320                                   DAG.getConstant(CnstVal, MVT::i32),
5321                                   DAG.getConstant(8, MVT::i32));
5322         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5323       }
5324
5325       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5326         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5327         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5328         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5329                                   DAG.getConstant(CnstVal, MVT::i32),
5330                                   DAG.getConstant(16, MVT::i32));
5331         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5332       }
5333
5334       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5335         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5336         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5337         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5338                                   DAG.getConstant(CnstVal, MVT::i32),
5339                                   DAG.getConstant(24, MVT::i32));
5340         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5341       }
5342
5343       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5344         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5345         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5346         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5347                                   DAG.getConstant(CnstVal, MVT::i32),
5348                                   DAG.getConstant(0, MVT::i32));
5349         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5350       }
5351
5352       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5353         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5354         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5355         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5356                                   DAG.getConstant(CnstVal, MVT::i32),
5357                                   DAG.getConstant(8, MVT::i32));
5358         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5359       }
5360
5361       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5362         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5363         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5364         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5365                                   DAG.getConstant(CnstVal, MVT::i32),
5366                                   DAG.getConstant(264, MVT::i32));
5367         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5368       }
5369
5370       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5371         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5372         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5373         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5374                                   DAG.getConstant(CnstVal, MVT::i32),
5375                                   DAG.getConstant(272, MVT::i32));
5376         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5377       }
5378     }
5379
5380     if (SecondTry)
5381       goto FailedModImm;
5382     SecondTry = true;
5383     CnstBits = UndefBits;
5384     goto AttemptModImm;
5385   }
5386 FailedModImm:
5387
5388   // Scan through the operands to find some interesting properties we can
5389   // exploit:
5390   //   1) If only one value is used, we can use a DUP, or
5391   //   2) if only the low element is not undef, we can just insert that, or
5392   //   3) if only one constant value is used (w/ some non-constant lanes),
5393   //      we can splat the constant value into the whole vector then fill
5394   //      in the non-constant lanes.
5395   //   4) FIXME: If different constant values are used, but we can intelligently
5396   //             select the values we'll be overwriting for the non-constant
5397   //             lanes such that we can directly materialize the vector
5398   //             some other way (MOVI, e.g.), we can be sneaky.
5399   unsigned NumElts = VT.getVectorNumElements();
5400   bool isOnlyLowElement = true;
5401   bool usesOnlyOneValue = true;
5402   bool usesOnlyOneConstantValue = true;
5403   bool isConstant = true;
5404   unsigned NumConstantLanes = 0;
5405   SDValue Value;
5406   SDValue ConstantValue;
5407   for (unsigned i = 0; i < NumElts; ++i) {
5408     SDValue V = Op.getOperand(i);
5409     if (V.getOpcode() == ISD::UNDEF)
5410       continue;
5411     if (i > 0)
5412       isOnlyLowElement = false;
5413     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5414       isConstant = false;
5415
5416     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5417       ++NumConstantLanes;
5418       if (!ConstantValue.getNode())
5419         ConstantValue = V;
5420       else if (ConstantValue != V)
5421         usesOnlyOneConstantValue = false;
5422     }
5423
5424     if (!Value.getNode())
5425       Value = V;
5426     else if (V != Value)
5427       usesOnlyOneValue = false;
5428   }
5429
5430   if (!Value.getNode())
5431     return DAG.getUNDEF(VT);
5432
5433   if (isOnlyLowElement)
5434     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5435
5436   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5437   // i32 and try again.
5438   if (usesOnlyOneValue) {
5439     if (!isConstant) {
5440       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5441           Value.getValueType() != VT)
5442         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5443
5444       // This is actually a DUPLANExx operation, which keeps everything vectory.
5445
5446       // DUPLANE works on 128-bit vectors, widen it if necessary.
5447       SDValue Lane = Value.getOperand(1);
5448       Value = Value.getOperand(0);
5449       if (Value.getValueType().getSizeInBits() == 64)
5450         Value = WidenVector(Value, DAG);
5451
5452       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5453       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5454     }
5455
5456     if (VT.getVectorElementType().isFloatingPoint()) {
5457       SmallVector<SDValue, 8> Ops;
5458       MVT NewType =
5459           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5460       for (unsigned i = 0; i < NumElts; ++i)
5461         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5462       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5463       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5464       Val = LowerBUILD_VECTOR(Val, DAG);
5465       if (Val.getNode())
5466         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5467     }
5468   }
5469
5470   // If there was only one constant value used and for more than one lane,
5471   // start by splatting that value, then replace the non-constant lanes. This
5472   // is better than the default, which will perform a separate initialization
5473   // for each lane.
5474   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5475     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5476     // Now insert the non-constant lanes.
5477     for (unsigned i = 0; i < NumElts; ++i) {
5478       SDValue V = Op.getOperand(i);
5479       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5480       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5481         // Note that type legalization likely mucked about with the VT of the
5482         // source operand, so we may have to convert it here before inserting.
5483         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5484       }
5485     }
5486     return Val;
5487   }
5488
5489   // If all elements are constants and the case above didn't get hit, fall back
5490   // to the default expansion, which will generate a load from the constant
5491   // pool.
5492   if (isConstant)
5493     return SDValue();
5494
5495   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5496   if (NumElts >= 4) {
5497     SDValue shuffle = ReconstructShuffle(Op, DAG);
5498     if (shuffle != SDValue())
5499       return shuffle;
5500   }
5501
5502   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5503   // know the default expansion would otherwise fall back on something even
5504   // worse. For a vector with one or two non-undef values, that's
5505   // scalar_to_vector for the elements followed by a shuffle (provided the
5506   // shuffle is valid for the target) and materialization element by element
5507   // on the stack followed by a load for everything else.
5508   if (!isConstant && !usesOnlyOneValue) {
5509     SDValue Vec = DAG.getUNDEF(VT);
5510     SDValue Op0 = Op.getOperand(0);
5511     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5512     unsigned i = 0;
5513     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5514     // a) Avoid a RMW dependency on the full vector register, and
5515     // b) Allow the register coalescer to fold away the copy if the
5516     //    value is already in an S or D register.
5517     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5518       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5519       MachineSDNode *N =
5520           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5521                              DAG.getTargetConstant(SubIdx, MVT::i32));
5522       Vec = SDValue(N, 0);
5523       ++i;
5524     }
5525     for (; i < NumElts; ++i) {
5526       SDValue V = Op.getOperand(i);
5527       if (V.getOpcode() == ISD::UNDEF)
5528         continue;
5529       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5530       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5531     }
5532     return Vec;
5533   }
5534
5535   // Just use the default expansion. We failed to find a better alternative.
5536   return SDValue();
5537 }
5538
5539 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5540                                                       SelectionDAG &DAG) const {
5541   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5542
5543   // Check for non-constant lane.
5544   if (!isa<ConstantSDNode>(Op.getOperand(2)))
5545     return SDValue();
5546
5547   EVT VT = Op.getOperand(0).getValueType();
5548
5549   // Insertion/extraction are legal for V128 types.
5550   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5551       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5552     return Op;
5553
5554   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5555       VT != MVT::v1i64 && VT != MVT::v2f32)
5556     return SDValue();
5557
5558   // For V64 types, we perform insertion by expanding the value
5559   // to a V128 type and perform the insertion on that.
5560   SDLoc DL(Op);
5561   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5562   EVT WideTy = WideVec.getValueType();
5563
5564   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5565                              Op.getOperand(1), Op.getOperand(2));
5566   // Re-narrow the resultant vector.
5567   return NarrowVector(Node, DAG);
5568 }
5569
5570 SDValue
5571 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5572                                                SelectionDAG &DAG) const {
5573   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5574
5575   // Check for non-constant lane.
5576   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5577     return SDValue();
5578
5579   EVT VT = Op.getOperand(0).getValueType();
5580
5581   // Insertion/extraction are legal for V128 types.
5582   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5583       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5584     return Op;
5585
5586   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5587       VT != MVT::v1i64 && VT != MVT::v2f32)
5588     return SDValue();
5589
5590   // For V64 types, we perform extraction by expanding the value
5591   // to a V128 type and perform the extraction on that.
5592   SDLoc DL(Op);
5593   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5594   EVT WideTy = WideVec.getValueType();
5595
5596   EVT ExtrTy = WideTy.getVectorElementType();
5597   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5598     ExtrTy = MVT::i32;
5599
5600   // For extractions, we just return the result directly.
5601   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5602                      Op.getOperand(1));
5603 }
5604
5605 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5606                                                       SelectionDAG &DAG) const {
5607   EVT VT = Op.getOperand(0).getValueType();
5608   SDLoc dl(Op);
5609   // Just in case...
5610   if (!VT.isVector())
5611     return SDValue();
5612
5613   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5614   if (!Cst)
5615     return SDValue();
5616   unsigned Val = Cst->getZExtValue();
5617
5618   unsigned Size = Op.getValueType().getSizeInBits();
5619   if (Val == 0) {
5620     switch (Size) {
5621     case 8:
5622       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5623                                         Op.getOperand(0));
5624     case 16:
5625       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5626                                         Op.getOperand(0));
5627     case 32:
5628       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5629                                         Op.getOperand(0));
5630     case 64:
5631       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5632                                         Op.getOperand(0));
5633     default:
5634       llvm_unreachable("Unexpected vector type in extract_subvector!");
5635     }
5636   }
5637   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5638   // that directly.
5639   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5640     return Op;
5641
5642   return SDValue();
5643 }
5644
5645 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5646                                                EVT VT) const {
5647   if (VT.getVectorNumElements() == 4 &&
5648       (VT.is128BitVector() || VT.is64BitVector())) {
5649     unsigned PFIndexes[4];
5650     for (unsigned i = 0; i != 4; ++i) {
5651       if (M[i] < 0)
5652         PFIndexes[i] = 8;
5653       else
5654         PFIndexes[i] = M[i];
5655     }
5656
5657     // Compute the index in the perfect shuffle table.
5658     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5659                             PFIndexes[2] * 9 + PFIndexes[3];
5660     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5661     unsigned Cost = (PFEntry >> 30);
5662
5663     if (Cost <= 4)
5664       return true;
5665   }
5666
5667   bool DummyBool;
5668   int DummyInt;
5669   unsigned DummyUnsigned;
5670
5671   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5672           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5673           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5674           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5675           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5676           isZIPMask(M, VT, DummyUnsigned) ||
5677           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5678           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5679           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5680           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5681           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5682 }
5683
5684 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5685 /// operand of a vector shift operation, where all the elements of the
5686 /// build_vector must have the same constant integer value.
5687 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5688   // Ignore bit_converts.
5689   while (Op.getOpcode() == ISD::BITCAST)
5690     Op = Op.getOperand(0);
5691   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5692   APInt SplatBits, SplatUndef;
5693   unsigned SplatBitSize;
5694   bool HasAnyUndefs;
5695   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5696                                     HasAnyUndefs, ElementBits) ||
5697       SplatBitSize > ElementBits)
5698     return false;
5699   Cnt = SplatBits.getSExtValue();
5700   return true;
5701 }
5702
5703 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5704 /// operand of a vector shift left operation.  That value must be in the range:
5705 ///   0 <= Value < ElementBits for a left shift; or
5706 ///   0 <= Value <= ElementBits for a long left shift.
5707 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5708   assert(VT.isVector() && "vector shift count is not a vector type");
5709   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5710   if (!getVShiftImm(Op, ElementBits, Cnt))
5711     return false;
5712   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5713 }
5714
5715 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5716 /// operand of a vector shift right operation.  For a shift opcode, the value
5717 /// is positive, but for an intrinsic the value count must be negative. The
5718 /// absolute value must be in the range:
5719 ///   1 <= |Value| <= ElementBits for a right shift; or
5720 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5721 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5722                          int64_t &Cnt) {
5723   assert(VT.isVector() && "vector shift count is not a vector type");
5724   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5725   if (!getVShiftImm(Op, ElementBits, Cnt))
5726     return false;
5727   if (isIntrinsic)
5728     Cnt = -Cnt;
5729   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5730 }
5731
5732 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5733                                                       SelectionDAG &DAG) const {
5734   EVT VT = Op.getValueType();
5735   SDLoc DL(Op);
5736   int64_t Cnt;
5737
5738   if (!Op.getOperand(1).getValueType().isVector())
5739     return Op;
5740   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5741
5742   switch (Op.getOpcode()) {
5743   default:
5744     llvm_unreachable("unexpected shift opcode");
5745
5746   case ISD::SHL:
5747     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5748       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5749                          DAG.getConstant(Cnt, MVT::i32));
5750     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5751                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5752                        Op.getOperand(0), Op.getOperand(1));
5753   case ISD::SRA:
5754   case ISD::SRL:
5755     // Right shift immediate
5756     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5757         Cnt < EltSize) {
5758       unsigned Opc =
5759           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5760       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5761                          DAG.getConstant(Cnt, MVT::i32));
5762     }
5763
5764     // Right shift register.  Note, there is not a shift right register
5765     // instruction, but the shift left register instruction takes a signed
5766     // value, where negative numbers specify a right shift.
5767     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5768                                                 : Intrinsic::aarch64_neon_ushl;
5769     // negate the shift amount
5770     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5771     SDValue NegShiftLeft =
5772         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5773                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5774     return NegShiftLeft;
5775   }
5776
5777   return SDValue();
5778 }
5779
5780 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5781                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5782                                     SDLoc dl, SelectionDAG &DAG) {
5783   EVT SrcVT = LHS.getValueType();
5784
5785   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5786   APInt CnstBits(VT.getSizeInBits(), 0);
5787   APInt UndefBits(VT.getSizeInBits(), 0);
5788   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5789   bool IsZero = IsCnst && (CnstBits == 0);
5790
5791   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5792     switch (CC) {
5793     default:
5794       return SDValue();
5795     case AArch64CC::NE: {
5796       SDValue Fcmeq;
5797       if (IsZero)
5798         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5799       else
5800         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5801       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5802     }
5803     case AArch64CC::EQ:
5804       if (IsZero)
5805         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5806       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5807     case AArch64CC::GE:
5808       if (IsZero)
5809         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5810       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5811     case AArch64CC::GT:
5812       if (IsZero)
5813         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5814       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5815     case AArch64CC::LS:
5816       if (IsZero)
5817         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5818       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5819     case AArch64CC::LT:
5820       if (!NoNans)
5821         return SDValue();
5822     // If we ignore NaNs then we can use to the MI implementation.
5823     // Fallthrough.
5824     case AArch64CC::MI:
5825       if (IsZero)
5826         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5827       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5828     }
5829   }
5830
5831   switch (CC) {
5832   default:
5833     return SDValue();
5834   case AArch64CC::NE: {
5835     SDValue Cmeq;
5836     if (IsZero)
5837       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5838     else
5839       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5840     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5841   }
5842   case AArch64CC::EQ:
5843     if (IsZero)
5844       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5845     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5846   case AArch64CC::GE:
5847     if (IsZero)
5848       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5849     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5850   case AArch64CC::GT:
5851     if (IsZero)
5852       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5853     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5854   case AArch64CC::LE:
5855     if (IsZero)
5856       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5857     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5858   case AArch64CC::LS:
5859     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5860   case AArch64CC::LO:
5861     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
5862   case AArch64CC::LT:
5863     if (IsZero)
5864       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
5865     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
5866   case AArch64CC::HI:
5867     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
5868   case AArch64CC::HS:
5869     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
5870   }
5871 }
5872
5873 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
5874                                            SelectionDAG &DAG) const {
5875   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5876   SDValue LHS = Op.getOperand(0);
5877   SDValue RHS = Op.getOperand(1);
5878   SDLoc dl(Op);
5879
5880   if (LHS.getValueType().getVectorElementType().isInteger()) {
5881     assert(LHS.getValueType() == RHS.getValueType());
5882     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
5883     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
5884                                 dl, DAG);
5885   }
5886
5887   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
5888          LHS.getValueType().getVectorElementType() == MVT::f64);
5889
5890   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
5891   // clean.  Some of them require two branches to implement.
5892   AArch64CC::CondCode CC1, CC2;
5893   bool ShouldInvert;
5894   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
5895
5896   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
5897   SDValue Cmp =
5898       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
5899   if (!Cmp.getNode())
5900     return SDValue();
5901
5902   if (CC2 != AArch64CC::AL) {
5903     SDValue Cmp2 =
5904         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
5905     if (!Cmp2.getNode())
5906       return SDValue();
5907
5908     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
5909   }
5910
5911   if (ShouldInvert)
5912     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
5913
5914   return Cmp;
5915 }
5916
5917 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
5918 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
5919 /// specified in the intrinsic calls.
5920 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
5921                                                const CallInst &I,
5922                                                unsigned Intrinsic) const {
5923   switch (Intrinsic) {
5924   case Intrinsic::aarch64_neon_ld2:
5925   case Intrinsic::aarch64_neon_ld3:
5926   case Intrinsic::aarch64_neon_ld4:
5927   case Intrinsic::aarch64_neon_ld1x2:
5928   case Intrinsic::aarch64_neon_ld1x3:
5929   case Intrinsic::aarch64_neon_ld1x4:
5930   case Intrinsic::aarch64_neon_ld2lane:
5931   case Intrinsic::aarch64_neon_ld3lane:
5932   case Intrinsic::aarch64_neon_ld4lane:
5933   case Intrinsic::aarch64_neon_ld2r:
5934   case Intrinsic::aarch64_neon_ld3r:
5935   case Intrinsic::aarch64_neon_ld4r: {
5936     Info.opc = ISD::INTRINSIC_W_CHAIN;
5937     // Conservatively set memVT to the entire set of vectors loaded.
5938     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
5939     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5940     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5941     Info.offset = 0;
5942     Info.align = 0;
5943     Info.vol = false; // volatile loads with NEON intrinsics not supported
5944     Info.readMem = true;
5945     Info.writeMem = false;
5946     return true;
5947   }
5948   case Intrinsic::aarch64_neon_st2:
5949   case Intrinsic::aarch64_neon_st3:
5950   case Intrinsic::aarch64_neon_st4:
5951   case Intrinsic::aarch64_neon_st1x2:
5952   case Intrinsic::aarch64_neon_st1x3:
5953   case Intrinsic::aarch64_neon_st1x4:
5954   case Intrinsic::aarch64_neon_st2lane:
5955   case Intrinsic::aarch64_neon_st3lane:
5956   case Intrinsic::aarch64_neon_st4lane: {
5957     Info.opc = ISD::INTRINSIC_VOID;
5958     // Conservatively set memVT to the entire set of vectors stored.
5959     unsigned NumElts = 0;
5960     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
5961       Type *ArgTy = I.getArgOperand(ArgI)->getType();
5962       if (!ArgTy->isVectorTy())
5963         break;
5964       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
5965     }
5966     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
5967     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
5968     Info.offset = 0;
5969     Info.align = 0;
5970     Info.vol = false; // volatile stores with NEON intrinsics not supported
5971     Info.readMem = false;
5972     Info.writeMem = true;
5973     return true;
5974   }
5975   case Intrinsic::aarch64_ldaxr:
5976   case Intrinsic::aarch64_ldxr: {
5977     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
5978     Info.opc = ISD::INTRINSIC_W_CHAIN;
5979     Info.memVT = MVT::getVT(PtrTy->getElementType());
5980     Info.ptrVal = I.getArgOperand(0);
5981     Info.offset = 0;
5982     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
5983     Info.vol = true;
5984     Info.readMem = true;
5985     Info.writeMem = false;
5986     return true;
5987   }
5988   case Intrinsic::aarch64_stlxr:
5989   case Intrinsic::aarch64_stxr: {
5990     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
5991     Info.opc = ISD::INTRINSIC_W_CHAIN;
5992     Info.memVT = MVT::getVT(PtrTy->getElementType());
5993     Info.ptrVal = I.getArgOperand(1);
5994     Info.offset = 0;
5995     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
5996     Info.vol = true;
5997     Info.readMem = false;
5998     Info.writeMem = true;
5999     return true;
6000   }
6001   case Intrinsic::aarch64_ldaxp:
6002   case Intrinsic::aarch64_ldxp: {
6003     Info.opc = ISD::INTRINSIC_W_CHAIN;
6004     Info.memVT = MVT::i128;
6005     Info.ptrVal = I.getArgOperand(0);
6006     Info.offset = 0;
6007     Info.align = 16;
6008     Info.vol = true;
6009     Info.readMem = true;
6010     Info.writeMem = false;
6011     return true;
6012   }
6013   case Intrinsic::aarch64_stlxp:
6014   case Intrinsic::aarch64_stxp: {
6015     Info.opc = ISD::INTRINSIC_W_CHAIN;
6016     Info.memVT = MVT::i128;
6017     Info.ptrVal = I.getArgOperand(2);
6018     Info.offset = 0;
6019     Info.align = 16;
6020     Info.vol = true;
6021     Info.readMem = false;
6022     Info.writeMem = true;
6023     return true;
6024   }
6025   default:
6026     break;
6027   }
6028
6029   return false;
6030 }
6031
6032 // Truncations from 64-bit GPR to 32-bit GPR is free.
6033 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6034   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6035     return false;
6036   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6037   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6038   if (NumBits1 <= NumBits2)
6039     return false;
6040   return true;
6041 }
6042 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6043   if (!VT1.isInteger() || !VT2.isInteger())
6044     return false;
6045   unsigned NumBits1 = VT1.getSizeInBits();
6046   unsigned NumBits2 = VT2.getSizeInBits();
6047   if (NumBits1 <= NumBits2)
6048     return false;
6049   return true;
6050 }
6051
6052 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6053 // 64-bit GPR.
6054 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6055   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6056     return false;
6057   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6058   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6059   if (NumBits1 == 32 && NumBits2 == 64)
6060     return true;
6061   return false;
6062 }
6063 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6064   if (!VT1.isInteger() || !VT2.isInteger())
6065     return false;
6066   unsigned NumBits1 = VT1.getSizeInBits();
6067   unsigned NumBits2 = VT2.getSizeInBits();
6068   if (NumBits1 == 32 && NumBits2 == 64)
6069     return true;
6070   return false;
6071 }
6072
6073 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6074   EVT VT1 = Val.getValueType();
6075   if (isZExtFree(VT1, VT2)) {
6076     return true;
6077   }
6078
6079   if (Val.getOpcode() != ISD::LOAD)
6080     return false;
6081
6082   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6083   return (VT1.isSimple() && VT1.isInteger() && VT2.isSimple() &&
6084           VT2.isInteger() && VT1.getSizeInBits() <= 32);
6085 }
6086
6087 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6088                                           unsigned &RequiredAligment) const {
6089   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6090     return false;
6091   // Cyclone supports unaligned accesses.
6092   RequiredAligment = 0;
6093   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6094   return NumBits == 32 || NumBits == 64;
6095 }
6096
6097 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6098                                           unsigned &RequiredAligment) const {
6099   if (!LoadedType.isSimple() ||
6100       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6101     return false;
6102   // Cyclone supports unaligned accesses.
6103   RequiredAligment = 0;
6104   unsigned NumBits = LoadedType.getSizeInBits();
6105   return NumBits == 32 || NumBits == 64;
6106 }
6107
6108 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6109                        unsigned AlignCheck) {
6110   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6111           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6112 }
6113
6114 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6115                                                unsigned SrcAlign, bool IsMemset,
6116                                                bool ZeroMemset,
6117                                                bool MemcpyStrSrc,
6118                                                MachineFunction &MF) const {
6119   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6120   // instruction to materialize the v2i64 zero and one store (with restrictive
6121   // addressing mode). Just do two i64 store of zero-registers.
6122   bool Fast;
6123   const Function *F = MF.getFunction();
6124   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6125       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6126                                        Attribute::NoImplicitFloat) &&
6127       (memOpAlign(SrcAlign, DstAlign, 16) ||
6128        (allowsUnalignedMemoryAccesses(MVT::f128, 0, &Fast) && Fast)))
6129     return MVT::f128;
6130
6131   return Size >= 8 ? MVT::i64 : MVT::i32;
6132 }
6133
6134 // 12-bit optionally shifted immediates are legal for adds.
6135 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6136   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6137     return true;
6138   return false;
6139 }
6140
6141 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6142 // immediates is the same as for an add or a sub.
6143 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6144   if (Immed < 0)
6145     Immed *= -1;
6146   return isLegalAddImmediate(Immed);
6147 }
6148
6149 /// isLegalAddressingMode - Return true if the addressing mode represented
6150 /// by AM is legal for this target, for a load/store of the specified type.
6151 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6152                                                   Type *Ty) const {
6153   // AArch64 has five basic addressing modes:
6154   //  reg
6155   //  reg + 9-bit signed offset
6156   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6157   //  reg1 + reg2
6158   //  reg + SIZE_IN_BYTES * reg
6159
6160   // No global is ever allowed as a base.
6161   if (AM.BaseGV)
6162     return false;
6163
6164   // No reg+reg+imm addressing.
6165   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6166     return false;
6167
6168   // check reg + imm case:
6169   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6170   uint64_t NumBytes = 0;
6171   if (Ty->isSized()) {
6172     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6173     NumBytes = NumBits / 8;
6174     if (!isPowerOf2_64(NumBits))
6175       NumBytes = 0;
6176   }
6177
6178   if (!AM.Scale) {
6179     int64_t Offset = AM.BaseOffs;
6180
6181     // 9-bit signed offset
6182     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6183       return true;
6184
6185     // 12-bit unsigned offset
6186     unsigned shift = Log2_64(NumBytes);
6187     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6188         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6189         (Offset >> shift) << shift == Offset)
6190       return true;
6191     return false;
6192   }
6193
6194   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6195
6196   if (!AM.Scale || AM.Scale == 1 ||
6197       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6198     return true;
6199   return false;
6200 }
6201
6202 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6203                                                 Type *Ty) const {
6204   // Scaling factors are not free at all.
6205   // Operands                     | Rt Latency
6206   // -------------------------------------------
6207   // Rt, [Xn, Xm]                 | 4
6208   // -------------------------------------------
6209   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6210   // Rt, [Xn, Wm, <extend> #imm]  |
6211   if (isLegalAddressingMode(AM, Ty))
6212     // Scale represents reg2 * scale, thus account for 1 if
6213     // it is not equal to 0 or 1.
6214     return AM.Scale != 0 && AM.Scale != 1;
6215   return -1;
6216 }
6217
6218 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6219   VT = VT.getScalarType();
6220
6221   if (!VT.isSimple())
6222     return false;
6223
6224   switch (VT.getSimpleVT().SimpleTy) {
6225   case MVT::f32:
6226   case MVT::f64:
6227     return true;
6228   default:
6229     break;
6230   }
6231
6232   return false;
6233 }
6234
6235 const MCPhysReg *
6236 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6237   // LR is a callee-save register, but we must treat it as clobbered by any call
6238   // site. Hence we include LR in the scratch registers, which are in turn added
6239   // as implicit-defs for stackmaps and patchpoints.
6240   static const MCPhysReg ScratchRegs[] = {
6241     AArch64::X16, AArch64::X17, AArch64::LR, 0
6242   };
6243   return ScratchRegs;
6244 }
6245
6246 bool
6247 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6248   EVT VT = N->getValueType(0);
6249     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6250     // it with shift to let it be lowered to UBFX.
6251   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6252       isa<ConstantSDNode>(N->getOperand(1))) {
6253     uint64_t TruncMask = N->getConstantOperandVal(1);
6254     if (isMask_64(TruncMask) &&
6255       N->getOperand(0).getOpcode() == ISD::SRL &&
6256       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6257       return false;
6258   }
6259   return true;
6260 }
6261
6262 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6263                                                               Type *Ty) const {
6264   assert(Ty->isIntegerTy());
6265
6266   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6267   if (BitSize == 0)
6268     return false;
6269
6270   int64_t Val = Imm.getSExtValue();
6271   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6272     return true;
6273
6274   if ((int64_t)Val < 0)
6275     Val = ~Val;
6276   if (BitSize == 32)
6277     Val &= (1LL << 32) - 1;
6278
6279   unsigned LZ = countLeadingZeros((uint64_t)Val);
6280   unsigned Shift = (63 - LZ) / 16;
6281   // MOVZ is free so return true for one or fewer MOVK.
6282   return (Shift < 3) ? true : false;
6283 }
6284
6285 // Generate SUBS and CSEL for integer abs.
6286 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6287   EVT VT = N->getValueType(0);
6288
6289   SDValue N0 = N->getOperand(0);
6290   SDValue N1 = N->getOperand(1);
6291   SDLoc DL(N);
6292
6293   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6294   // and change it to SUB and CSEL.
6295   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6296       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6297       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6298     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6299       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6300         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6301                                   N0.getOperand(0));
6302         // Generate SUBS & CSEL.
6303         SDValue Cmp =
6304             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6305                         N0.getOperand(0), DAG.getConstant(0, VT));
6306         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6307                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6308                            SDValue(Cmp.getNode(), 1));
6309       }
6310   return SDValue();
6311 }
6312
6313 // performXorCombine - Attempts to handle integer ABS.
6314 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6315                                  TargetLowering::DAGCombinerInfo &DCI,
6316                                  const AArch64Subtarget *Subtarget) {
6317   if (DCI.isBeforeLegalizeOps())
6318     return SDValue();
6319
6320   return performIntegerAbsCombine(N, DAG);
6321 }
6322
6323 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6324                                  TargetLowering::DAGCombinerInfo &DCI,
6325                                  const AArch64Subtarget *Subtarget) {
6326   if (DCI.isBeforeLegalizeOps())
6327     return SDValue();
6328
6329   // Multiplication of a power of two plus/minus one can be done more
6330   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6331   // future CPUs have a cheaper MADD instruction, this may need to be
6332   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6333   // 64-bit is 5 cycles, so this is always a win.
6334   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6335     APInt Value = C->getAPIntValue();
6336     EVT VT = N->getValueType(0);
6337     APInt VP1 = Value + 1;
6338     if (VP1.isPowerOf2()) {
6339       // Multiplying by one less than a power of two, replace with a shift
6340       // and a subtract.
6341       SDValue ShiftedVal =
6342           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6343                       DAG.getConstant(VP1.logBase2(), MVT::i64));
6344       return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6345     }
6346     APInt VM1 = Value - 1;
6347     if (VM1.isPowerOf2()) {
6348       // Multiplying by one more than a power of two, replace with a shift
6349       // and an add.
6350       SDValue ShiftedVal =
6351           DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6352                       DAG.getConstant(VM1.logBase2(), MVT::i64));
6353       return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6354     }
6355   }
6356   return SDValue();
6357 }
6358
6359 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6360   EVT VT = N->getValueType(0);
6361   if (VT != MVT::f32 && VT != MVT::f64)
6362     return SDValue();
6363   // Only optimize when the source and destination types have the same width.
6364   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6365     return SDValue();
6366
6367   // If the result of an integer load is only used by an integer-to-float
6368   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6369   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6370   SDValue N0 = N->getOperand(0);
6371   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6372       // Do not change the width of a volatile load.
6373       !cast<LoadSDNode>(N0)->isVolatile()) {
6374     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6375     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6376                                LN0->getPointerInfo(), LN0->isVolatile(),
6377                                LN0->isNonTemporal(), LN0->isInvariant(),
6378                                LN0->getAlignment());
6379
6380     // Make sure successors of the original load stay after it by updating them
6381     // to use the new Chain.
6382     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6383
6384     unsigned Opcode =
6385         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6386     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6387   }
6388
6389   return SDValue();
6390 }
6391
6392 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6393 /// searches for and classifies those shifts.
6394 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6395                          bool &FromHi) {
6396   if (N.getOpcode() == ISD::SHL)
6397     FromHi = false;
6398   else if (N.getOpcode() == ISD::SRL)
6399     FromHi = true;
6400   else
6401     return false;
6402
6403   if (!isa<ConstantSDNode>(N.getOperand(1)))
6404     return false;
6405
6406   ShiftAmount = N->getConstantOperandVal(1);
6407   Src = N->getOperand(0);
6408   return true;
6409 }
6410
6411 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6412 /// registers viewed as a high/low pair. This function looks for the pattern:
6413 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6414 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6415 /// independent.
6416 static SDValue tryCombineToEXTR(SDNode *N,
6417                                 TargetLowering::DAGCombinerInfo &DCI) {
6418   SelectionDAG &DAG = DCI.DAG;
6419   SDLoc DL(N);
6420   EVT VT = N->getValueType(0);
6421
6422   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6423
6424   if (VT != MVT::i32 && VT != MVT::i64)
6425     return SDValue();
6426
6427   SDValue LHS;
6428   uint32_t ShiftLHS = 0;
6429   bool LHSFromHi = 0;
6430   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6431     return SDValue();
6432
6433   SDValue RHS;
6434   uint32_t ShiftRHS = 0;
6435   bool RHSFromHi = 0;
6436   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6437     return SDValue();
6438
6439   // If they're both trying to come from the high part of the register, they're
6440   // not really an EXTR.
6441   if (LHSFromHi == RHSFromHi)
6442     return SDValue();
6443
6444   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6445     return SDValue();
6446
6447   if (LHSFromHi) {
6448     std::swap(LHS, RHS);
6449     std::swap(ShiftLHS, ShiftRHS);
6450   }
6451
6452   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6453                      DAG.getConstant(ShiftRHS, MVT::i64));
6454 }
6455
6456 static SDValue tryCombineToBSL(SDNode *N,
6457                                 TargetLowering::DAGCombinerInfo &DCI) {
6458   EVT VT = N->getValueType(0);
6459   SelectionDAG &DAG = DCI.DAG;
6460   SDLoc DL(N);
6461
6462   if (!VT.isVector())
6463     return SDValue();
6464
6465   SDValue N0 = N->getOperand(0);
6466   if (N0.getOpcode() != ISD::AND)
6467     return SDValue();
6468
6469   SDValue N1 = N->getOperand(1);
6470   if (N1.getOpcode() != ISD::AND)
6471     return SDValue();
6472
6473   // We only have to look for constant vectors here since the general, variable
6474   // case can be handled in TableGen.
6475   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6476   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6477   for (int i = 1; i >= 0; --i)
6478     for (int j = 1; j >= 0; --j) {
6479       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6480       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6481       if (!BVN0 || !BVN1)
6482         continue;
6483
6484       bool FoundMatch = true;
6485       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6486         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6487         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6488         if (!CN0 || !CN1 ||
6489             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6490           FoundMatch = false;
6491           break;
6492         }
6493       }
6494
6495       if (FoundMatch)
6496         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6497                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6498     }
6499
6500   return SDValue();
6501 }
6502
6503 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6504                                 const AArch64Subtarget *Subtarget) {
6505   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6506   if (!EnableAArch64ExtrGeneration)
6507     return SDValue();
6508   SelectionDAG &DAG = DCI.DAG;
6509   EVT VT = N->getValueType(0);
6510
6511   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6512     return SDValue();
6513
6514   SDValue Res = tryCombineToEXTR(N, DCI);
6515   if (Res.getNode())
6516     return Res;
6517
6518   Res = tryCombineToBSL(N, DCI);
6519   if (Res.getNode())
6520     return Res;
6521
6522   return SDValue();
6523 }
6524
6525 static SDValue performBitcastCombine(SDNode *N,
6526                                      TargetLowering::DAGCombinerInfo &DCI,
6527                                      SelectionDAG &DAG) {
6528   // Wait 'til after everything is legalized to try this. That way we have
6529   // legal vector types and such.
6530   if (DCI.isBeforeLegalizeOps())
6531     return SDValue();
6532
6533   // Remove extraneous bitcasts around an extract_subvector.
6534   // For example,
6535   //    (v4i16 (bitconvert
6536   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6537   //  becomes
6538   //    (extract_subvector ((v8i16 ...), (i64 4)))
6539
6540   // Only interested in 64-bit vectors as the ultimate result.
6541   EVT VT = N->getValueType(0);
6542   if (!VT.isVector())
6543     return SDValue();
6544   if (VT.getSimpleVT().getSizeInBits() != 64)
6545     return SDValue();
6546   // Is the operand an extract_subvector starting at the beginning or halfway
6547   // point of the vector? A low half may also come through as an
6548   // EXTRACT_SUBREG, so look for that, too.
6549   SDValue Op0 = N->getOperand(0);
6550   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6551       !(Op0->isMachineOpcode() &&
6552         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6553     return SDValue();
6554   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6555   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6556     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6557       return SDValue();
6558   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6559     if (idx != AArch64::dsub)
6560       return SDValue();
6561     // The dsub reference is equivalent to a lane zero subvector reference.
6562     idx = 0;
6563   }
6564   // Look through the bitcast of the input to the extract.
6565   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6566     return SDValue();
6567   SDValue Source = Op0->getOperand(0)->getOperand(0);
6568   // If the source type has twice the number of elements as our destination
6569   // type, we know this is an extract of the high or low half of the vector.
6570   EVT SVT = Source->getValueType(0);
6571   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6572     return SDValue();
6573
6574   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6575
6576   // Create the simplified form to just extract the low or high half of the
6577   // vector directly rather than bothering with the bitcasts.
6578   SDLoc dl(N);
6579   unsigned NumElements = VT.getVectorNumElements();
6580   if (idx) {
6581     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6582     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6583   } else {
6584     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6585     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6586                                       Source, SubReg),
6587                    0);
6588   }
6589 }
6590
6591 static SDValue performConcatVectorsCombine(SDNode *N,
6592                                            TargetLowering::DAGCombinerInfo &DCI,
6593                                            SelectionDAG &DAG) {
6594   // Wait 'til after everything is legalized to try this. That way we have
6595   // legal vector types and such.
6596   if (DCI.isBeforeLegalizeOps())
6597     return SDValue();
6598
6599   SDLoc dl(N);
6600   EVT VT = N->getValueType(0);
6601
6602   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6603   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6604   // canonicalise to that.
6605   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6606     assert(VT.getVectorElementType().getSizeInBits() == 64);
6607     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6608                        WidenVector(N->getOperand(0), DAG),
6609                        DAG.getConstant(0, MVT::i64));
6610   }
6611
6612   // Canonicalise concat_vectors so that the right-hand vector has as few
6613   // bit-casts as possible before its real operation. The primary matching
6614   // destination for these operations will be the narrowing "2" instructions,
6615   // which depend on the operation being performed on this right-hand vector.
6616   // For example,
6617   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6618   // becomes
6619   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6620
6621   SDValue Op1 = N->getOperand(1);
6622   if (Op1->getOpcode() != ISD::BITCAST)
6623     return SDValue();
6624   SDValue RHS = Op1->getOperand(0);
6625   MVT RHSTy = RHS.getValueType().getSimpleVT();
6626   // If the RHS is not a vector, this is not the pattern we're looking for.
6627   if (!RHSTy.isVector())
6628     return SDValue();
6629
6630   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6631
6632   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6633                                   RHSTy.getVectorNumElements() * 2);
6634   return DAG.getNode(
6635       ISD::BITCAST, dl, VT,
6636       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6637                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6638 }
6639
6640 static SDValue tryCombineFixedPointConvert(SDNode *N,
6641                                            TargetLowering::DAGCombinerInfo &DCI,
6642                                            SelectionDAG &DAG) {
6643   // Wait 'til after everything is legalized to try this. That way we have
6644   // legal vector types and such.
6645   if (DCI.isBeforeLegalizeOps())
6646     return SDValue();
6647   // Transform a scalar conversion of a value from a lane extract into a
6648   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6649   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6650   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6651   //
6652   // The second form interacts better with instruction selection and the
6653   // register allocator to avoid cross-class register copies that aren't
6654   // coalescable due to a lane reference.
6655
6656   // Check the operand and see if it originates from a lane extract.
6657   SDValue Op1 = N->getOperand(1);
6658   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6659     // Yep, no additional predication needed. Perform the transform.
6660     SDValue IID = N->getOperand(0);
6661     SDValue Shift = N->getOperand(2);
6662     SDValue Vec = Op1.getOperand(0);
6663     SDValue Lane = Op1.getOperand(1);
6664     EVT ResTy = N->getValueType(0);
6665     EVT VecResTy;
6666     SDLoc DL(N);
6667
6668     // The vector width should be 128 bits by the time we get here, even
6669     // if it started as 64 bits (the extract_vector handling will have
6670     // done so).
6671     assert(Vec.getValueType().getSizeInBits() == 128 &&
6672            "unexpected vector size on extract_vector_elt!");
6673     if (Vec.getValueType() == MVT::v4i32)
6674       VecResTy = MVT::v4f32;
6675     else if (Vec.getValueType() == MVT::v2i64)
6676       VecResTy = MVT::v2f64;
6677     else
6678       assert(0 && "unexpected vector type!");
6679
6680     SDValue Convert =
6681         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6682     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6683   }
6684   return SDValue();
6685 }
6686
6687 // AArch64 high-vector "long" operations are formed by performing the non-high
6688 // version on an extract_subvector of each operand which gets the high half:
6689 //
6690 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6691 //
6692 // However, there are cases which don't have an extract_high explicitly, but
6693 // have another operation that can be made compatible with one for free. For
6694 // example:
6695 //
6696 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6697 //
6698 // This routine does the actual conversion of such DUPs, once outer routines
6699 // have determined that everything else is in order.
6700 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6701   // We can handle most types of duplicate, but the lane ones have an extra
6702   // operand saying *which* lane, so we need to know.
6703   bool IsDUPLANE;
6704   switch (N.getOpcode()) {
6705   case AArch64ISD::DUP:
6706     IsDUPLANE = false;
6707     break;
6708   case AArch64ISD::DUPLANE8:
6709   case AArch64ISD::DUPLANE16:
6710   case AArch64ISD::DUPLANE32:
6711   case AArch64ISD::DUPLANE64:
6712     IsDUPLANE = true;
6713     break;
6714   default:
6715     return SDValue();
6716   }
6717
6718   MVT NarrowTy = N.getSimpleValueType();
6719   if (!NarrowTy.is64BitVector())
6720     return SDValue();
6721
6722   MVT ElementTy = NarrowTy.getVectorElementType();
6723   unsigned NumElems = NarrowTy.getVectorNumElements();
6724   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6725
6726   SDValue NewDUP;
6727   if (IsDUPLANE)
6728     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6729                          N.getOperand(1));
6730   else
6731     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6732
6733   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6734                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6735 }
6736
6737 static bool isEssentiallyExtractSubvector(SDValue N) {
6738   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6739     return true;
6740
6741   return N.getOpcode() == ISD::BITCAST &&
6742          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6743 }
6744
6745 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6746 struct GenericSetCCInfo {
6747   const SDValue *Opnd0;
6748   const SDValue *Opnd1;
6749   ISD::CondCode CC;
6750 };
6751
6752 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
6753 struct AArch64SetCCInfo {
6754   const SDValue *Cmp;
6755   AArch64CC::CondCode CC;
6756 };
6757
6758 /// \brief Helper structure to keep track of SetCC information.
6759 union SetCCInfo {
6760   GenericSetCCInfo Generic;
6761   AArch64SetCCInfo AArch64;
6762 };
6763
6764 /// \brief Helper structure to be able to read SetCC information.  If set to
6765 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
6766 /// GenericSetCCInfo.
6767 struct SetCCInfoAndKind {
6768   SetCCInfo Info;
6769   bool IsAArch64;
6770 };
6771
6772 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
6773 /// an
6774 /// AArch64 lowered one.
6775 /// \p SetCCInfo is filled accordingly.
6776 /// \post SetCCInfo is meanginfull only when this function returns true.
6777 /// \return True when Op is a kind of SET_CC operation.
6778 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
6779   // If this is a setcc, this is straight forward.
6780   if (Op.getOpcode() == ISD::SETCC) {
6781     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
6782     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
6783     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6784     SetCCInfo.IsAArch64 = false;
6785     return true;
6786   }
6787   // Otherwise, check if this is a matching csel instruction.
6788   // In other words:
6789   // - csel 1, 0, cc
6790   // - csel 0, 1, !cc
6791   if (Op.getOpcode() != AArch64ISD::CSEL)
6792     return false;
6793   // Set the information about the operands.
6794   // TODO: we want the operands of the Cmp not the csel
6795   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
6796   SetCCInfo.IsAArch64 = true;
6797   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
6798       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
6799
6800   // Check that the operands matches the constraints:
6801   // (1) Both operands must be constants.
6802   // (2) One must be 1 and the other must be 0.
6803   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
6804   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6805
6806   // Check (1).
6807   if (!TValue || !FValue)
6808     return false;
6809
6810   // Check (2).
6811   if (!TValue->isOne()) {
6812     // Update the comparison when we are interested in !cc.
6813     std::swap(TValue, FValue);
6814     SetCCInfo.Info.AArch64.CC =
6815         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
6816   }
6817   return TValue->isOne() && FValue->isNullValue();
6818 }
6819
6820 // Returns true if Op is setcc or zext of setcc.
6821 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
6822   if (isSetCC(Op, Info))
6823     return true;
6824   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
6825     isSetCC(Op->getOperand(0), Info));
6826 }
6827
6828 // The folding we want to perform is:
6829 // (add x, [zext] (setcc cc ...) )
6830 //   -->
6831 // (csel x, (add x, 1), !cc ...)
6832 //
6833 // The latter will get matched to a CSINC instruction.
6834 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
6835   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
6836   SDValue LHS = Op->getOperand(0);
6837   SDValue RHS = Op->getOperand(1);
6838   SetCCInfoAndKind InfoAndKind;
6839
6840   // If neither operand is a SET_CC, give up.
6841   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
6842     std::swap(LHS, RHS);
6843     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
6844       return SDValue();
6845   }
6846
6847   // FIXME: This could be generatized to work for FP comparisons.
6848   EVT CmpVT = InfoAndKind.IsAArch64
6849                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
6850                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
6851   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
6852     return SDValue();
6853
6854   SDValue CCVal;
6855   SDValue Cmp;
6856   SDLoc dl(Op);
6857   if (InfoAndKind.IsAArch64) {
6858     CCVal = DAG.getConstant(
6859         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
6860     Cmp = *InfoAndKind.Info.AArch64.Cmp;
6861   } else
6862     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
6863                       *InfoAndKind.Info.Generic.Opnd1,
6864                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
6865                       CCVal, DAG, dl);
6866
6867   EVT VT = Op->getValueType(0);
6868   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
6869   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
6870 }
6871
6872 // The basic add/sub long vector instructions have variants with "2" on the end
6873 // which act on the high-half of their inputs. They are normally matched by
6874 // patterns like:
6875 //
6876 // (add (zeroext (extract_high LHS)),
6877 //      (zeroext (extract_high RHS)))
6878 // -> uaddl2 vD, vN, vM
6879 //
6880 // However, if one of the extracts is something like a duplicate, this
6881 // instruction can still be used profitably. This function puts the DAG into a
6882 // more appropriate form for those patterns to trigger.
6883 static SDValue performAddSubLongCombine(SDNode *N,
6884                                         TargetLowering::DAGCombinerInfo &DCI,
6885                                         SelectionDAG &DAG) {
6886   if (DCI.isBeforeLegalizeOps())
6887     return SDValue();
6888
6889   MVT VT = N->getSimpleValueType(0);
6890   if (!VT.is128BitVector()) {
6891     if (N->getOpcode() == ISD::ADD)
6892       return performSetccAddFolding(N, DAG);
6893     return SDValue();
6894   }
6895
6896   // Make sure both branches are extended in the same way.
6897   SDValue LHS = N->getOperand(0);
6898   SDValue RHS = N->getOperand(1);
6899   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
6900        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
6901       LHS.getOpcode() != RHS.getOpcode())
6902     return SDValue();
6903
6904   unsigned ExtType = LHS.getOpcode();
6905
6906   // It's not worth doing if at least one of the inputs isn't already an
6907   // extract, but we don't know which it'll be so we have to try both.
6908   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
6909     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
6910     if (!RHS.getNode())
6911       return SDValue();
6912
6913     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
6914   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
6915     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
6916     if (!LHS.getNode())
6917       return SDValue();
6918
6919     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
6920   }
6921
6922   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
6923 }
6924
6925 // Massage DAGs which we can use the high-half "long" operations on into
6926 // something isel will recognize better. E.g.
6927 //
6928 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
6929 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
6930 //                     (extract_high (v2i64 (dup128 scalar)))))
6931 //
6932 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
6933                                        TargetLowering::DAGCombinerInfo &DCI,
6934                                        SelectionDAG &DAG) {
6935   if (DCI.isBeforeLegalizeOps())
6936     return SDValue();
6937
6938   SDValue LHS = N->getOperand(1);
6939   SDValue RHS = N->getOperand(2);
6940   assert(LHS.getValueType().is64BitVector() &&
6941          RHS.getValueType().is64BitVector() &&
6942          "unexpected shape for long operation");
6943
6944   // Either node could be a DUP, but it's not worth doing both of them (you'd
6945   // just as well use the non-high version) so look for a corresponding extract
6946   // operation on the other "wing".
6947   if (isEssentiallyExtractSubvector(LHS)) {
6948     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
6949     if (!RHS.getNode())
6950       return SDValue();
6951   } else if (isEssentiallyExtractSubvector(RHS)) {
6952     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
6953     if (!LHS.getNode())
6954       return SDValue();
6955   }
6956
6957   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
6958                      N->getOperand(0), LHS, RHS);
6959 }
6960
6961 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
6962   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
6963   unsigned ElemBits = ElemTy.getSizeInBits();
6964
6965   int64_t ShiftAmount;
6966   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
6967     APInt SplatValue, SplatUndef;
6968     unsigned SplatBitSize;
6969     bool HasAnyUndefs;
6970     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
6971                               HasAnyUndefs, ElemBits) ||
6972         SplatBitSize != ElemBits)
6973       return SDValue();
6974
6975     ShiftAmount = SplatValue.getSExtValue();
6976   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
6977     ShiftAmount = CVN->getSExtValue();
6978   } else
6979     return SDValue();
6980
6981   unsigned Opcode;
6982   bool IsRightShift;
6983   switch (IID) {
6984   default:
6985     llvm_unreachable("Unknown shift intrinsic");
6986   case Intrinsic::aarch64_neon_sqshl:
6987     Opcode = AArch64ISD::SQSHL_I;
6988     IsRightShift = false;
6989     break;
6990   case Intrinsic::aarch64_neon_uqshl:
6991     Opcode = AArch64ISD::UQSHL_I;
6992     IsRightShift = false;
6993     break;
6994   case Intrinsic::aarch64_neon_srshl:
6995     Opcode = AArch64ISD::SRSHR_I;
6996     IsRightShift = true;
6997     break;
6998   case Intrinsic::aarch64_neon_urshl:
6999     Opcode = AArch64ISD::URSHR_I;
7000     IsRightShift = true;
7001     break;
7002   case Intrinsic::aarch64_neon_sqshlu:
7003     Opcode = AArch64ISD::SQSHLU_I;
7004     IsRightShift = false;
7005     break;
7006   }
7007
7008   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7009     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7010                        DAG.getConstant(-ShiftAmount, MVT::i32));
7011   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount <= ElemBits)
7012     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7013                        DAG.getConstant(ShiftAmount, MVT::i32));
7014
7015   return SDValue();
7016 }
7017
7018 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7019 // the intrinsics must be legal and take an i32, this means there's almost
7020 // certainly going to be a zext in the DAG which we can eliminate.
7021 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7022   SDValue AndN = N->getOperand(2);
7023   if (AndN.getOpcode() != ISD::AND)
7024     return SDValue();
7025
7026   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7027   if (!CMask || CMask->getZExtValue() != Mask)
7028     return SDValue();
7029
7030   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7031                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7032 }
7033
7034 static SDValue performIntrinsicCombine(SDNode *N,
7035                                        TargetLowering::DAGCombinerInfo &DCI,
7036                                        const AArch64Subtarget *Subtarget) {
7037   SelectionDAG &DAG = DCI.DAG;
7038   unsigned IID = getIntrinsicID(N);
7039   switch (IID) {
7040   default:
7041     break;
7042   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7043   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7044     return tryCombineFixedPointConvert(N, DCI, DAG);
7045     break;
7046   case Intrinsic::aarch64_neon_fmax:
7047     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7048                        N->getOperand(1), N->getOperand(2));
7049   case Intrinsic::aarch64_neon_fmin:
7050     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7051                        N->getOperand(1), N->getOperand(2));
7052   case Intrinsic::aarch64_neon_smull:
7053   case Intrinsic::aarch64_neon_umull:
7054   case Intrinsic::aarch64_neon_pmull:
7055   case Intrinsic::aarch64_neon_sqdmull:
7056     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7057   case Intrinsic::aarch64_neon_sqshl:
7058   case Intrinsic::aarch64_neon_uqshl:
7059   case Intrinsic::aarch64_neon_sqshlu:
7060   case Intrinsic::aarch64_neon_srshl:
7061   case Intrinsic::aarch64_neon_urshl:
7062     return tryCombineShiftImm(IID, N, DAG);
7063   case Intrinsic::aarch64_crc32b:
7064   case Intrinsic::aarch64_crc32cb:
7065     return tryCombineCRC32(0xff, N, DAG);
7066   case Intrinsic::aarch64_crc32h:
7067   case Intrinsic::aarch64_crc32ch:
7068     return tryCombineCRC32(0xffff, N, DAG);
7069   }
7070   return SDValue();
7071 }
7072
7073 static SDValue performExtendCombine(SDNode *N,
7074                                     TargetLowering::DAGCombinerInfo &DCI,
7075                                     SelectionDAG &DAG) {
7076   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7077   // we can convert that DUP into another extract_high (of a bigger DUP), which
7078   // helps the backend to decide that an sabdl2 would be useful, saving a real
7079   // extract_high operation.
7080   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7081       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7082     SDNode *ABDNode = N->getOperand(0).getNode();
7083     unsigned IID = getIntrinsicID(ABDNode);
7084     if (IID == Intrinsic::aarch64_neon_sabd ||
7085         IID == Intrinsic::aarch64_neon_uabd) {
7086       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7087       if (!NewABD.getNode())
7088         return SDValue();
7089
7090       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7091                          NewABD);
7092     }
7093   }
7094
7095   // This is effectively a custom type legalization for AArch64.
7096   //
7097   // Type legalization will split an extend of a small, legal, type to a larger
7098   // illegal type by first splitting the destination type, often creating
7099   // illegal source types, which then get legalized in isel-confusing ways,
7100   // leading to really terrible codegen. E.g.,
7101   //   %result = v8i32 sext v8i8 %value
7102   // becomes
7103   //   %losrc = extract_subreg %value, ...
7104   //   %hisrc = extract_subreg %value, ...
7105   //   %lo = v4i32 sext v4i8 %losrc
7106   //   %hi = v4i32 sext v4i8 %hisrc
7107   // Things go rapidly downhill from there.
7108   //
7109   // For AArch64, the [sz]ext vector instructions can only go up one element
7110   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7111   // take two instructions.
7112   //
7113   // This implies that the most efficient way to do the extend from v8i8
7114   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7115   // the normal splitting to happen for the v8i16->v8i32.
7116
7117   // This is pre-legalization to catch some cases where the default
7118   // type legalization will create ill-tempered code.
7119   if (!DCI.isBeforeLegalizeOps())
7120     return SDValue();
7121
7122   // We're only interested in cleaning things up for non-legal vector types
7123   // here. If both the source and destination are legal, things will just
7124   // work naturally without any fiddling.
7125   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7126   EVT ResVT = N->getValueType(0);
7127   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7128     return SDValue();
7129   // If the vector type isn't a simple VT, it's beyond the scope of what
7130   // we're  worried about here. Let legalization do its thing and hope for
7131   // the best.
7132   if (!ResVT.isSimple())
7133     return SDValue();
7134
7135   SDValue Src = N->getOperand(0);
7136   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7137   // If the source VT is a 64-bit vector, we can play games and get the
7138   // better results we want.
7139   if (SrcVT.getSizeInBits() != 64)
7140     return SDValue();
7141
7142   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7143   unsigned ElementCount = SrcVT.getVectorNumElements();
7144   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7145   SDLoc DL(N);
7146   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7147
7148   // Now split the rest of the operation into two halves, each with a 64
7149   // bit source.
7150   EVT LoVT, HiVT;
7151   SDValue Lo, Hi;
7152   unsigned NumElements = ResVT.getVectorNumElements();
7153   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7154   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7155                                  ResVT.getVectorElementType(), NumElements / 2);
7156
7157   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7158                                LoVT.getVectorNumElements());
7159   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7160                    DAG.getIntPtrConstant(0));
7161   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7162                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7163   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7164   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7165
7166   // Now combine the parts back together so we still have a single result
7167   // like the combiner expects.
7168   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7169 }
7170
7171 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7172 /// value. The load store optimizer pass will merge them to store pair stores.
7173 /// This has better performance than a splat of the scalar followed by a split
7174 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7175 /// followed by an ext.b and two stores.
7176 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7177   SDValue StVal = St->getValue();
7178   EVT VT = StVal.getValueType();
7179
7180   // Don't replace floating point stores, they possibly won't be transformed to
7181   // stp because of the store pair suppress pass.
7182   if (VT.isFloatingPoint())
7183     return SDValue();
7184
7185   // Check for insert vector elements.
7186   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7187     return SDValue();
7188
7189   // We can express a splat as store pair(s) for 2 or 4 elements.
7190   unsigned NumVecElts = VT.getVectorNumElements();
7191   if (NumVecElts != 4 && NumVecElts != 2)
7192     return SDValue();
7193   SDValue SplatVal = StVal.getOperand(1);
7194   unsigned RemainInsertElts = NumVecElts - 1;
7195
7196   // Check that this is a splat.
7197   while (--RemainInsertElts) {
7198     SDValue NextInsertElt = StVal.getOperand(0);
7199     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7200       return SDValue();
7201     if (NextInsertElt.getOperand(1) != SplatVal)
7202       return SDValue();
7203     StVal = NextInsertElt;
7204   }
7205   unsigned OrigAlignment = St->getAlignment();
7206   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7207   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7208
7209   // Create scalar stores. This is at least as good as the code sequence for a
7210   // split unaligned store wich is a dup.s, ext.b, and two stores.
7211   // Most of the time the three stores should be replaced by store pair
7212   // instructions (stp).
7213   SDLoc DL(St);
7214   SDValue BasePtr = St->getBasePtr();
7215   SDValue NewST1 =
7216       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7217                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7218
7219   unsigned Offset = EltOffset;
7220   while (--NumVecElts) {
7221     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7222                                     DAG.getConstant(Offset, MVT::i64));
7223     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7224                           St->getPointerInfo(), St->isVolatile(),
7225                           St->isNonTemporal(), Alignment);
7226     Offset += EltOffset;
7227   }
7228   return NewST1;
7229 }
7230
7231 static SDValue performSTORECombine(SDNode *N,
7232                                    TargetLowering::DAGCombinerInfo &DCI,
7233                                    SelectionDAG &DAG,
7234                                    const AArch64Subtarget *Subtarget) {
7235   if (!DCI.isBeforeLegalize())
7236     return SDValue();
7237
7238   StoreSDNode *S = cast<StoreSDNode>(N);
7239   if (S->isVolatile())
7240     return SDValue();
7241
7242   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7243   // page boundries. We want to split such stores.
7244   if (!Subtarget->isCyclone())
7245     return SDValue();
7246
7247   // Don't split at Oz.
7248   MachineFunction &MF = DAG.getMachineFunction();
7249   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7250       AttributeSet::FunctionIndex, Attribute::MinSize);
7251   if (IsMinSize)
7252     return SDValue();
7253
7254   SDValue StVal = S->getValue();
7255   EVT VT = StVal.getValueType();
7256
7257   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7258   // those up regresses performance on micro-benchmarks and olden/bh.
7259   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7260     return SDValue();
7261
7262   // Split unaligned 16B stores. They are terrible for performance.
7263   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7264   // extensions can use this to mark that it does not want splitting to happen
7265   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7266   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7267   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7268       S->getAlignment() <= 2)
7269     return SDValue();
7270
7271   // If we get a splat of a scalar convert this vector store to a store of
7272   // scalars. They will be merged into store pairs thereby removing two
7273   // instructions.
7274   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7275   if (ReplacedSplat != SDValue())
7276     return ReplacedSplat;
7277
7278   SDLoc DL(S);
7279   unsigned NumElts = VT.getVectorNumElements() / 2;
7280   // Split VT into two.
7281   EVT HalfVT =
7282       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7283   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7284                                    DAG.getIntPtrConstant(0));
7285   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7286                                    DAG.getIntPtrConstant(NumElts));
7287   SDValue BasePtr = S->getBasePtr();
7288   SDValue NewST1 =
7289       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7290                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7291   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7292                                   DAG.getConstant(8, MVT::i64));
7293   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7294                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7295                       S->getAlignment());
7296 }
7297
7298 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7299 /// post-increment LD1R.
7300 static SDValue performPostLD1Combine(SDNode *N,
7301                                      TargetLowering::DAGCombinerInfo &DCI,
7302                                      bool IsLaneOp) {
7303   if (DCI.isBeforeLegalizeOps())
7304     return SDValue();
7305
7306   SelectionDAG &DAG = DCI.DAG;
7307   EVT VT = N->getValueType(0);
7308
7309   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7310   SDNode *LD = N->getOperand(LoadIdx).getNode();
7311   // If it is not LOAD, can not do such combine.
7312   if (LD->getOpcode() != ISD::LOAD)
7313     return SDValue();
7314
7315   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7316   EVT MemVT = LoadSDN->getMemoryVT();
7317   // Check if memory operand is the same type as the vector element.
7318   if (MemVT != VT.getVectorElementType())
7319     return SDValue();
7320
7321   // Check if there are other uses. If so, do not combine as it will introduce
7322   // an extra load.
7323   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7324        ++UI) {
7325     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7326       continue;
7327     if (*UI != N)
7328       return SDValue();
7329   }
7330
7331   SDValue Addr = LD->getOperand(1);
7332   SDValue Vector = N->getOperand(0);
7333   // Search for a use of the address operand that is an increment.
7334   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7335        Addr.getNode()->use_end(); UI != UE; ++UI) {
7336     SDNode *User = *UI;
7337     if (User->getOpcode() != ISD::ADD
7338         || UI.getUse().getResNo() != Addr.getResNo())
7339       continue;
7340
7341     // Check that the add is independent of the load.  Otherwise, folding it
7342     // would create a cycle.
7343     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7344       continue;
7345     // Also check that add is not used in the vector operand.  This would also
7346     // create a cycle.
7347     if (User->isPredecessorOf(Vector.getNode()))
7348       continue;
7349
7350     // If the increment is a constant, it must match the memory ref size.
7351     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7352     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7353       uint32_t IncVal = CInc->getZExtValue();
7354       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7355       if (IncVal != NumBytes)
7356         continue;
7357       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7358     }
7359
7360     SmallVector<SDValue, 8> Ops;
7361     Ops.push_back(LD->getOperand(0));  // Chain
7362     if (IsLaneOp) {
7363       Ops.push_back(Vector);           // The vector to be inserted
7364       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7365     }
7366     Ops.push_back(Addr);
7367     Ops.push_back(Inc);
7368
7369     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7370     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7371     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7372     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7373                                            MemVT,
7374                                            LoadSDN->getMemOperand());
7375
7376     // Update the uses.
7377     std::vector<SDValue> NewResults;
7378     NewResults.push_back(SDValue(LD, 0));             // The result of load
7379     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7380     DCI.CombineTo(LD, NewResults);
7381     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7382     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7383
7384     break;
7385   }
7386   return SDValue();
7387 }
7388
7389 /// Target-specific DAG combine function for NEON load/store intrinsics
7390 /// to merge base address updates.
7391 static SDValue performNEONPostLDSTCombine(SDNode *N,
7392                                           TargetLowering::DAGCombinerInfo &DCI,
7393                                           SelectionDAG &DAG) {
7394   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7395     return SDValue();
7396
7397   unsigned AddrOpIdx = N->getNumOperands() - 1;
7398   SDValue Addr = N->getOperand(AddrOpIdx);
7399
7400   // Search for a use of the address operand that is an increment.
7401   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7402        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7403     SDNode *User = *UI;
7404     if (User->getOpcode() != ISD::ADD ||
7405         UI.getUse().getResNo() != Addr.getResNo())
7406       continue;
7407
7408     // Check that the add is independent of the load/store.  Otherwise, folding
7409     // it would create a cycle.
7410     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7411       continue;
7412
7413     // Find the new opcode for the updating load/store.
7414     bool IsStore = false;
7415     bool IsLaneOp = false;
7416     bool IsDupOp = false;
7417     unsigned NewOpc = 0;
7418     unsigned NumVecs = 0;
7419     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7420     switch (IntNo) {
7421     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7422     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7423       NumVecs = 2; break;
7424     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7425       NumVecs = 3; break;
7426     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7427       NumVecs = 4; break;
7428     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7429       NumVecs = 2; IsStore = true; break;
7430     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7431       NumVecs = 3; IsStore = true; break;
7432     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7433       NumVecs = 4; IsStore = true; break;
7434     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7435       NumVecs = 2; break;
7436     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7437       NumVecs = 3; break;
7438     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7439       NumVecs = 4; break;
7440     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7441       NumVecs = 2; IsStore = true; break;
7442     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7443       NumVecs = 3; IsStore = true; break;
7444     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7445       NumVecs = 4; IsStore = true; break;
7446     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7447       NumVecs = 2; IsDupOp = true; break;
7448     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7449       NumVecs = 3; IsDupOp = true; break;
7450     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7451       NumVecs = 4; IsDupOp = true; break;
7452     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7453       NumVecs = 2; IsLaneOp = true; break;
7454     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7455       NumVecs = 3; IsLaneOp = true; break;
7456     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7457       NumVecs = 4; IsLaneOp = true; break;
7458     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7459       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7460     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7461       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7462     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7463       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7464     }
7465
7466     EVT VecTy;
7467     if (IsStore)
7468       VecTy = N->getOperand(2).getValueType();
7469     else
7470       VecTy = N->getValueType(0);
7471
7472     // If the increment is a constant, it must match the memory ref size.
7473     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7474     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7475       uint32_t IncVal = CInc->getZExtValue();
7476       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7477       if (IsLaneOp || IsDupOp)
7478         NumBytes /= VecTy.getVectorNumElements();
7479       if (IncVal != NumBytes)
7480         continue;
7481       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7482     }
7483     SmallVector<SDValue, 8> Ops;
7484     Ops.push_back(N->getOperand(0)); // Incoming chain
7485     // Load lane and store have vector list as input.
7486     if (IsLaneOp || IsStore)
7487       for (unsigned i = 2; i < AddrOpIdx; ++i)
7488         Ops.push_back(N->getOperand(i));
7489     Ops.push_back(Addr); // Base register
7490     Ops.push_back(Inc);
7491
7492     // Return Types.
7493     EVT Tys[6];
7494     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7495     unsigned n;
7496     for (n = 0; n < NumResultVecs; ++n)
7497       Tys[n] = VecTy;
7498     Tys[n++] = MVT::i64;  // Type of write back register
7499     Tys[n] = MVT::Other;  // Type of the chain
7500     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7501
7502     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7503     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7504                                            MemInt->getMemoryVT(),
7505                                            MemInt->getMemOperand());
7506
7507     // Update the uses.
7508     std::vector<SDValue> NewResults;
7509     for (unsigned i = 0; i < NumResultVecs; ++i) {
7510       NewResults.push_back(SDValue(UpdN.getNode(), i));
7511     }
7512     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7513     DCI.CombineTo(N, NewResults);
7514     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7515
7516     break;
7517   }
7518   return SDValue();
7519 }
7520
7521 // Optimize compare with zero and branch.
7522 static SDValue performBRCONDCombine(SDNode *N,
7523                                     TargetLowering::DAGCombinerInfo &DCI,
7524                                     SelectionDAG &DAG) {
7525   SDValue Chain = N->getOperand(0);
7526   SDValue Dest = N->getOperand(1);
7527   SDValue CCVal = N->getOperand(2);
7528   SDValue Cmp = N->getOperand(3);
7529
7530   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7531   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7532   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7533     return SDValue();
7534
7535   unsigned CmpOpc = Cmp.getOpcode();
7536   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7537     return SDValue();
7538
7539   // Only attempt folding if there is only one use of the flag and no use of the
7540   // value.
7541   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7542     return SDValue();
7543
7544   SDValue LHS = Cmp.getOperand(0);
7545   SDValue RHS = Cmp.getOperand(1);
7546
7547   assert(LHS.getValueType() == RHS.getValueType() &&
7548          "Expected the value type to be the same for both operands!");
7549   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7550     return SDValue();
7551
7552   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7553     std::swap(LHS, RHS);
7554
7555   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7556     return SDValue();
7557
7558   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7559       LHS.getOpcode() == ISD::SRL)
7560     return SDValue();
7561
7562   // Fold the compare into the branch instruction.
7563   SDValue BR;
7564   if (CC == AArch64CC::EQ)
7565     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7566   else
7567     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7568
7569   // Do not add new nodes to DAG combiner worklist.
7570   DCI.CombineTo(N, BR, false);
7571
7572   return SDValue();
7573 }
7574
7575 // vselect (v1i1 setcc) ->
7576 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7577 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7578 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7579 // such VSELECT.
7580 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7581   SDValue N0 = N->getOperand(0);
7582   EVT CCVT = N0.getValueType();
7583
7584   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7585       CCVT.getVectorElementType() != MVT::i1)
7586     return SDValue();
7587
7588   EVT ResVT = N->getValueType(0);
7589   EVT CmpVT = N0.getOperand(0).getValueType();
7590   // Only combine when the result type is of the same size as the compared
7591   // operands.
7592   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7593     return SDValue();
7594
7595   SDValue IfTrue = N->getOperand(1);
7596   SDValue IfFalse = N->getOperand(2);
7597   SDValue SetCC =
7598       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7599                    N0.getOperand(0), N0.getOperand(1),
7600                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7601   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7602                      IfTrue, IfFalse);
7603 }
7604
7605 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7606 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7607 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7608 /// with a vector one followed by a DUP shuffle on the result.
7609 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7610   SDValue N0 = N->getOperand(0);
7611   EVT ResVT = N->getValueType(0);
7612
7613   if (!N->getOperand(1).getValueType().isVector())
7614     return SDValue();
7615
7616   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7617     return SDValue();
7618
7619   SDLoc DL(N0);
7620
7621   EVT SrcVT = N0.getOperand(0).getValueType();
7622   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7623                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7624   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7625
7626   // First perform a vector comparison, where lane 0 is the one we're interested
7627   // in.
7628   SDValue LHS =
7629       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7630   SDValue RHS =
7631       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7632   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7633
7634   // Now duplicate the comparison mask we want across all other lanes.
7635   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7636   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7637   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7638                      Mask);
7639
7640   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7641 }
7642
7643 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7644                                                  DAGCombinerInfo &DCI) const {
7645   SelectionDAG &DAG = DCI.DAG;
7646   switch (N->getOpcode()) {
7647   default:
7648     break;
7649   case ISD::ADD:
7650   case ISD::SUB:
7651     return performAddSubLongCombine(N, DCI, DAG);
7652   case ISD::XOR:
7653     return performXorCombine(N, DAG, DCI, Subtarget);
7654   case ISD::MUL:
7655     return performMulCombine(N, DAG, DCI, Subtarget);
7656   case ISD::SINT_TO_FP:
7657   case ISD::UINT_TO_FP:
7658     return performIntToFpCombine(N, DAG);
7659   case ISD::OR:
7660     return performORCombine(N, DCI, Subtarget);
7661   case ISD::INTRINSIC_WO_CHAIN:
7662     return performIntrinsicCombine(N, DCI, Subtarget);
7663   case ISD::ANY_EXTEND:
7664   case ISD::ZERO_EXTEND:
7665   case ISD::SIGN_EXTEND:
7666     return performExtendCombine(N, DCI, DAG);
7667   case ISD::BITCAST:
7668     return performBitcastCombine(N, DCI, DAG);
7669   case ISD::CONCAT_VECTORS:
7670     return performConcatVectorsCombine(N, DCI, DAG);
7671   case ISD::SELECT:
7672     return performSelectCombine(N, DAG);
7673   case ISD::VSELECT:
7674     return performVSelectCombine(N, DCI.DAG);
7675   case ISD::STORE:
7676     return performSTORECombine(N, DCI, DAG, Subtarget);
7677   case AArch64ISD::BRCOND:
7678     return performBRCONDCombine(N, DCI, DAG);
7679   case AArch64ISD::DUP:
7680     return performPostLD1Combine(N, DCI, false);
7681   case ISD::INSERT_VECTOR_ELT:
7682     return performPostLD1Combine(N, DCI, true);
7683   case ISD::INTRINSIC_VOID:
7684   case ISD::INTRINSIC_W_CHAIN:
7685     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7686     case Intrinsic::aarch64_neon_ld2:
7687     case Intrinsic::aarch64_neon_ld3:
7688     case Intrinsic::aarch64_neon_ld4:
7689     case Intrinsic::aarch64_neon_ld1x2:
7690     case Intrinsic::aarch64_neon_ld1x3:
7691     case Intrinsic::aarch64_neon_ld1x4:
7692     case Intrinsic::aarch64_neon_ld2lane:
7693     case Intrinsic::aarch64_neon_ld3lane:
7694     case Intrinsic::aarch64_neon_ld4lane:
7695     case Intrinsic::aarch64_neon_ld2r:
7696     case Intrinsic::aarch64_neon_ld3r:
7697     case Intrinsic::aarch64_neon_ld4r:
7698     case Intrinsic::aarch64_neon_st2:
7699     case Intrinsic::aarch64_neon_st3:
7700     case Intrinsic::aarch64_neon_st4:
7701     case Intrinsic::aarch64_neon_st1x2:
7702     case Intrinsic::aarch64_neon_st1x3:
7703     case Intrinsic::aarch64_neon_st1x4:
7704     case Intrinsic::aarch64_neon_st2lane:
7705     case Intrinsic::aarch64_neon_st3lane:
7706     case Intrinsic::aarch64_neon_st4lane:
7707       return performNEONPostLDSTCombine(N, DCI, DAG);
7708     default:
7709       break;
7710     }
7711   }
7712   return SDValue();
7713 }
7714
7715 // Check if the return value is used as only a return value, as otherwise
7716 // we can't perform a tail-call. In particular, we need to check for
7717 // target ISD nodes that are returns and any other "odd" constructs
7718 // that the generic analysis code won't necessarily catch.
7719 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7720                                                SDValue &Chain) const {
7721   if (N->getNumValues() != 1)
7722     return false;
7723   if (!N->hasNUsesOfValue(1, 0))
7724     return false;
7725
7726   SDValue TCChain = Chain;
7727   SDNode *Copy = *N->use_begin();
7728   if (Copy->getOpcode() == ISD::CopyToReg) {
7729     // If the copy has a glue operand, we conservatively assume it isn't safe to
7730     // perform a tail call.
7731     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7732         MVT::Glue)
7733       return false;
7734     TCChain = Copy->getOperand(0);
7735   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7736     return false;
7737
7738   bool HasRet = false;
7739   for (SDNode *Node : Copy->uses()) {
7740     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7741       return false;
7742     HasRet = true;
7743   }
7744
7745   if (!HasRet)
7746     return false;
7747
7748   Chain = TCChain;
7749   return true;
7750 }
7751
7752 // Return whether the an instruction can potentially be optimized to a tail
7753 // call. This will cause the optimizers to attempt to move, or duplicate,
7754 // return instructions to help enable tail call optimizations for this
7755 // instruction.
7756 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
7757   if (!CI->isTailCall())
7758     return false;
7759
7760   return true;
7761 }
7762
7763 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
7764                                                    SDValue &Offset,
7765                                                    ISD::MemIndexedMode &AM,
7766                                                    bool &IsInc,
7767                                                    SelectionDAG &DAG) const {
7768   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
7769     return false;
7770
7771   Base = Op->getOperand(0);
7772   // All of the indexed addressing mode instructions take a signed
7773   // 9 bit immediate offset.
7774   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
7775     int64_t RHSC = (int64_t)RHS->getZExtValue();
7776     if (RHSC >= 256 || RHSC <= -256)
7777       return false;
7778     IsInc = (Op->getOpcode() == ISD::ADD);
7779     Offset = Op->getOperand(1);
7780     return true;
7781   }
7782   return false;
7783 }
7784
7785 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
7786                                                       SDValue &Offset,
7787                                                       ISD::MemIndexedMode &AM,
7788                                                       SelectionDAG &DAG) const {
7789   EVT VT;
7790   SDValue Ptr;
7791   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7792     VT = LD->getMemoryVT();
7793     Ptr = LD->getBasePtr();
7794   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7795     VT = ST->getMemoryVT();
7796     Ptr = ST->getBasePtr();
7797   } else
7798     return false;
7799
7800   bool IsInc;
7801   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
7802     return false;
7803   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
7804   return true;
7805 }
7806
7807 bool AArch64TargetLowering::getPostIndexedAddressParts(
7808     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
7809     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
7810   EVT VT;
7811   SDValue Ptr;
7812   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7813     VT = LD->getMemoryVT();
7814     Ptr = LD->getBasePtr();
7815   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7816     VT = ST->getMemoryVT();
7817     Ptr = ST->getBasePtr();
7818   } else
7819     return false;
7820
7821   bool IsInc;
7822   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
7823     return false;
7824   // Post-indexing updates the base, so it's not a valid transform
7825   // if that's not the same as the load's pointer.
7826   if (Ptr != Base)
7827     return false;
7828   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
7829   return true;
7830 }
7831
7832 void AArch64TargetLowering::ReplaceNodeResults(
7833     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
7834   switch (N->getOpcode()) {
7835   default:
7836     llvm_unreachable("Don't know how to custom expand this");
7837   case ISD::FP_TO_UINT:
7838   case ISD::FP_TO_SINT:
7839     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
7840     // Let normal code take care of it by not adding anything to Results.
7841     return;
7842   }
7843 }
7844
7845 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
7846   // Loads and stores less than 128-bits are already atomic; ones above that
7847   // are doomed anyway, so defer to the default libcall and blame the OS when
7848   // things go wrong:
7849   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
7850     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
7851   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
7852     return LI->getType()->getPrimitiveSizeInBits() == 128;
7853
7854   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
7855   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
7856 }
7857
7858 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
7859                                              AtomicOrdering Ord) const {
7860   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7861   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
7862   bool IsAcquire =
7863       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7864
7865   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
7866   // intrinsic must return {i64, i64} and we have to recombine them into a
7867   // single i128 here.
7868   if (ValTy->getPrimitiveSizeInBits() == 128) {
7869     Intrinsic::ID Int =
7870         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
7871     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
7872
7873     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7874     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
7875
7876     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
7877     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
7878     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
7879     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
7880     return Builder.CreateOr(
7881         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
7882   }
7883
7884   Type *Tys[] = { Addr->getType() };
7885   Intrinsic::ID Int =
7886       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
7887   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
7888
7889   return Builder.CreateTruncOrBitCast(
7890       Builder.CreateCall(Ldxr, Addr),
7891       cast<PointerType>(Addr->getType())->getElementType());
7892 }
7893
7894 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
7895                                                    Value *Val, Value *Addr,
7896                                                    AtomicOrdering Ord) const {
7897   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
7898   bool IsRelease =
7899       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
7900
7901   // Since the intrinsics must have legal type, the i128 intrinsics take two
7902   // parameters: "i64, i64". We must marshal Val into the appropriate form
7903   // before the call.
7904   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
7905     Intrinsic::ID Int =
7906         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
7907     Function *Stxr = Intrinsic::getDeclaration(M, Int);
7908     Type *Int64Ty = Type::getInt64Ty(M->getContext());
7909
7910     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
7911     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
7912     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
7913     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
7914   }
7915
7916   Intrinsic::ID Int =
7917       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
7918   Type *Tys[] = { Addr->getType() };
7919   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
7920
7921   return Builder.CreateCall2(
7922       Stxr, Builder.CreateZExtOrBitCast(
7923                 Val, Stxr->getFunctionType()->getParamType(0)),
7924       Addr);
7925 }