lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64MachineFunctionInfo.h"
  16 #include "AArch64PerfectShuffle.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "AArch64TargetObjectFile.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/IR/Function.h"
  27 #include "llvm/IR/Intrinsics.h"
  28 #include "llvm/IR/Type.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "aarch64-lower"
  37
  38 STATISTIC(NumTailCalls, "Number of tail calls");
  39 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  40
  41 enum AlignMode {
  42   StrictAlign,
  43   NoStrictAlign
  44 };
  45
  46 static cl::opt<AlignMode>
  47 Align(cl::desc("Load/store alignment support"),
  48       cl::Hidden, cl::init(NoStrictAlign),
  49       cl::values(
  50           clEnumValN(StrictAlign,   "aarch64-strict-align",
  51                      "Disallow all unaligned memory accesses"),
  52           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  53                      "Allow unaligned memory accesses"),
  54           clEnumValEnd));
  55
  56 // Place holder until extr generation is tested fully.
  57 static cl::opt<bool>
  58 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  59                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  60                           cl::init(true));
  61
  62 static cl::opt<bool>
  63 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  64                          cl::desc("Allow AArch64 SLI/SRI formation"),
  65                          cl::init(false));
  66
  67 //===----------------------------------------------------------------------===//
  68 // AArch64 Lowering public interface.
  69 //===----------------------------------------------------------------------===//
  70 static TargetLoweringObjectFile *createTLOF(const Triple &TT) {
  71   if (TT.isOSBinFormatMachO())
  72     return new AArch64_MachoTargetObjectFile();
  73
  74   return new AArch64_ELFTargetObjectFile();
  75 }
  76
  77 AArch64TargetLowering::AArch64TargetLowering(TargetMachine &TM)
  78     : TargetLowering(TM, createTLOF(Triple(TM.getTargetTriple()))) {
  79   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  80
  81   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  82   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   // When comparing vectors the result sets the different elements in the
  85   // vector to all-one or all-zero.
  86   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  87
  88   // Set up the register classes.
  89   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  90   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  91
  92   if (Subtarget->hasFPARMv8()) {
  93     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  94     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  95     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  96     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  97   }
  98
  99   if (Subtarget->hasNEON()) {
 100     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 101     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 102     // Someone set us up the NEON.
 103     addDRTypeForNEON(MVT::v2f32);
 104     addDRTypeForNEON(MVT::v8i8);
 105     addDRTypeForNEON(MVT::v4i16);
 106     addDRTypeForNEON(MVT::v2i32);
 107     addDRTypeForNEON(MVT::v1i64);
 108     addDRTypeForNEON(MVT::v1f64);
 109
 110     addQRTypeForNEON(MVT::v4f32);
 111     addQRTypeForNEON(MVT::v2f64);
 112     addQRTypeForNEON(MVT::v16i8);
 113     addQRTypeForNEON(MVT::v8i16);
 114     addQRTypeForNEON(MVT::v4i32);
 115     addQRTypeForNEON(MVT::v2i64);
 116   }
 117
 118   // Compute derived properties from the register classes
 119   computeRegisterProperties();
 120
 121   // Provide all sorts of operation actions
 122   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 123   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 124   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 125   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 126   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 127   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 129   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 130   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 131   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 132   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 141   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 142   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 145   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 146   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::FREM, MVT::f32, Expand);
 149   setOperationAction(ISD::FREM, MVT::f64, Expand);
 150   setOperationAction(ISD::FREM, MVT::f80, Expand);
 151
 152   // Custom lowering hooks are needed for XOR
 153   // to fold it into CSINC/CSINV.
 154   setOperationAction(ISD::XOR, MVT::i32, Custom);
 155   setOperationAction(ISD::XOR, MVT::i64, Custom);
 156
 157   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 158   // there's a valid register class, so we need custom operations in most cases.
 159   setOperationAction(ISD::FABS, MVT::f128, Expand);
 160   setOperationAction(ISD::FADD, MVT::f128, Custom);
 161   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 162   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 163   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 164   setOperationAction(ISD::FMA, MVT::f128, Expand);
 165   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 166   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 167   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 168   setOperationAction(ISD::FREM, MVT::f128, Expand);
 169   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 170   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 171   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 172   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 174   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 175   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 176   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 177   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 178   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 179   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 180
 181   // Lowering for many of the conversions is actually specified by the non-f128
 182   // type. The LowerXXX function will be trivial when f128 isn't involved.
 183   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 184   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 185   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 186   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 189   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 190   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 191   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 192   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 196   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 197
 198   // Variable arguments.
 199   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 200   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 201   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 202   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 203
 204   // Variable-sized objects.
 205   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 208
 209   // Exception handling.
 210   // FIXME: These are guesses. Has this been defined yet?
 211   setExceptionPointerRegister(AArch64::X0);
 212   setExceptionSelectorRegister(AArch64::X1);
 213
 214   // Constant pool entries
 215   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 216
 217   // BlockAddress
 218   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 219
 220   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 221   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 229
 230   // AArch64 lacks both left-rotate and popcount instructions.
 231   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 232   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 233
 234   // AArch64 doesn't have {U|S}MUL_LOHI.
 235   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 236   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 237
 238
 239   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 240   // counterparts, which AArch64 supports directly.
 241   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 242   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 243   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 244   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 245
 246   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 247   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 248
 249   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::SREM, MVT::i32, Expand);
 252   setOperationAction(ISD::SREM, MVT::i64, Expand);
 253   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::UREM, MVT::i32, Expand);
 256   setOperationAction(ISD::UREM, MVT::i64, Expand);
 257
 258   // Custom lower Add/Sub/Mul with overflow.
 259   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 260   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 261   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 262   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 263   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 264   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 265   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 266   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 267   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 268   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 269   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 270   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 271
 272   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 273   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 275   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 276   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 277   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 279   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 280
 281   // AArch64 has implementations of a lot of rounding-like FP operations.
 282   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 283   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 284     MVT Ty = RoundingTypes[I];
 285     setOperationAction(ISD::FFLOOR, Ty, Legal);
 286     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 287     setOperationAction(ISD::FCEIL, Ty, Legal);
 288     setOperationAction(ISD::FRINT, Ty, Legal);
 289     setOperationAction(ISD::FTRUNC, Ty, Legal);
 290     setOperationAction(ISD::FROUND, Ty, Legal);
 291   }
 292
 293   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 294
 295   if (Subtarget->isTargetMachO()) {
 296     // For iOS, we don't want to the normal expansion of a libcall to
 297     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 298     // traffic.
 299     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 300     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 301   } else {
 302     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 303     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 304   }
 305
 306   // AArch64 does not have floating-point extending loads, i1 sign-extending
 307   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 308   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 309   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 310   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 311   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 312   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 313   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 314   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 315   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 316   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 317   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 318   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 319   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 320
 321   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 322   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 323
 324   // Indexed loads and stores are supported.
 325   for (unsigned im = (unsigned)ISD::PRE_INC;
 326        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 327     setIndexedLoadAction(im, MVT::i8, Legal);
 328     setIndexedLoadAction(im, MVT::i16, Legal);
 329     setIndexedLoadAction(im, MVT::i32, Legal);
 330     setIndexedLoadAction(im, MVT::i64, Legal);
 331     setIndexedLoadAction(im, MVT::f64, Legal);
 332     setIndexedLoadAction(im, MVT::f32, Legal);
 333     setIndexedStoreAction(im, MVT::i8, Legal);
 334     setIndexedStoreAction(im, MVT::i16, Legal);
 335     setIndexedStoreAction(im, MVT::i32, Legal);
 336     setIndexedStoreAction(im, MVT::i64, Legal);
 337     setIndexedStoreAction(im, MVT::f64, Legal);
 338     setIndexedStoreAction(im, MVT::f32, Legal);
 339   }
 340
 341   // Trap.
 342   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 343
 344   // We combine OR nodes for bitfield operations.
 345   setTargetDAGCombine(ISD::OR);
 346
 347   // Vector add and sub nodes may conceal a high-half opportunity.
 348   // Also, try to fold ADD into CSINC/CSINV..
 349   setTargetDAGCombine(ISD::ADD);
 350   setTargetDAGCombine(ISD::SUB);
 351
 352   setTargetDAGCombine(ISD::XOR);
 353   setTargetDAGCombine(ISD::SINT_TO_FP);
 354   setTargetDAGCombine(ISD::UINT_TO_FP);
 355
 356   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 357
 358   setTargetDAGCombine(ISD::ANY_EXTEND);
 359   setTargetDAGCombine(ISD::ZERO_EXTEND);
 360   setTargetDAGCombine(ISD::SIGN_EXTEND);
 361   setTargetDAGCombine(ISD::BITCAST);
 362   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 363   setTargetDAGCombine(ISD::STORE);
 364
 365   setTargetDAGCombine(ISD::MUL);
 366
 367   setTargetDAGCombine(ISD::SELECT);
 368   setTargetDAGCombine(ISD::VSELECT);
 369
 370   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 371   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 372   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 373
 374   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 375   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 376   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 377
 378   setStackPointerRegisterToSaveRestore(AArch64::SP);
 379
 380   setSchedulingPreference(Sched::Hybrid);
 381
 382   // Enable TBZ/TBNZ
 383   MaskAndBranchFoldingIsLegal = true;
 384
 385   setMinFunctionAlignment(2);
 386
 387   RequireStrictAlign = (Align == StrictAlign);
 388
 389   setHasExtractBitsInsn(true);
 390
 391   if (Subtarget->hasNEON()) {
 392     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 393     // silliness like this:
 394     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 395     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 396     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 397     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 398     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 399     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 400     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 401     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 402     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 403     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 404     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 405     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 406     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 407     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 408     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 409     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 410     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 411     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 412     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 413     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 414     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 415     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 416     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 417     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 418     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 419
 420     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 421     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 422     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 423     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 424     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 425
 426     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 427
 428     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 429     // elements smaller than i32, so promote the input to i32 first.
 430     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 431     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 432     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 433     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 434     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 435     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 436     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 437     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 438     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 439
 440     // AArch64 doesn't have MUL.2d:
 441     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 442     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 443     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 444     // Likewise, narrowing and extending vector loads/stores aren't handled
 445     // directly.
 446     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 447          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 448
 449       setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,
 450                          Expand);
 451
 452       setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 453       setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 454       setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 455       setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 456
 457       setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 458
 459       for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 460            InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 461         setTruncStoreAction((MVT::SimpleValueType)VT,
 462                             (MVT::SimpleValueType)InnerVT, Expand);
 463       setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 464       setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 465       setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 466     }
 467
 468     // AArch64 has implementations of a lot of rounding-like FP operations.
 469     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 470     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 471       MVT Ty = RoundingVecTypes[I];
 472       setOperationAction(ISD::FFLOOR, Ty, Legal);
 473       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 474       setOperationAction(ISD::FCEIL, Ty, Legal);
 475       setOperationAction(ISD::FRINT, Ty, Legal);
 476       setOperationAction(ISD::FTRUNC, Ty, Legal);
 477       setOperationAction(ISD::FROUND, Ty, Legal);
 478     }
 479   }
 480
 481   // Prefer likely predicted branches to selects on out-of-order cores.
 482   if (Subtarget->isCortexA57())
 483     PredictableSelectIsExpensive = true;
 484 }
 485
 486 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 487   if (VT == MVT::v2f32) {
 488     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 489     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 490
 491     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 492     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 493   } else if (VT == MVT::v2f64 || VT == MVT::v4f32) {
 494     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 495     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 496
 497     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 498     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 499   }
 500
 501   // Mark vector float intrinsics as expand.
 502   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 503     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 504     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 505     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 506     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 507     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 508     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 509     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 510     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 511     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 512   }
 513
 514   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 515   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 516   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 517   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 518   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 519   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 520   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 521   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 522   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 523   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 524   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 525   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 526
 527   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 528   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 529   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 530   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 531
 532   // CNT supports only B element sizes.
 533   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 534     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 535
 536   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 537   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 538   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 539   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 540   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 541
 542   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 543   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 544
 545   if (Subtarget->isLittleEndian()) {
 546     for (unsigned im = (unsigned)ISD::PRE_INC;
 547          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 548       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 549       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 550     }
 551   }
 552 }
 553
 554 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 555   addRegisterClass(VT, &AArch64::FPR64RegClass);
 556   addTypeForNEON(VT, MVT::v2i32);
 557 }
 558
 559 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 560   addRegisterClass(VT, &AArch64::FPR128RegClass);
 561   addTypeForNEON(VT, MVT::v4i32);
 562 }
 563
 564 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 565   if (!VT.isVector())
 566     return MVT::i32;
 567   return VT.changeVectorElementTypeToInteger();
 568 }
 569
 570 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 571 /// Mask are known to be either zero or one and return them in the
 572 /// KnownZero/KnownOne bitsets.
 573 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 574     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 575     const SelectionDAG &DAG, unsigned Depth) const {
 576   switch (Op.getOpcode()) {
 577   default:
 578     break;
 579   case AArch64ISD::CSEL: {
 580     APInt KnownZero2, KnownOne2;
 581     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 582     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 583     KnownZero &= KnownZero2;
 584     KnownOne &= KnownOne2;
 585     break;
 586   }
 587   case ISD::INTRINSIC_W_CHAIN: {
 588    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 589     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 590     switch (IntID) {
 591     default: return;
 592     case Intrinsic::aarch64_ldaxr:
 593     case Intrinsic::aarch64_ldxr: {
 594       unsigned BitWidth = KnownOne.getBitWidth();
 595       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 596       unsigned MemBits = VT.getScalarType().getSizeInBits();
 597       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 598       return;
 599     }
 600     }
 601     break;
 602   }
 603   case ISD::INTRINSIC_WO_CHAIN:
 604   case ISD::INTRINSIC_VOID: {
 605     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 606     switch (IntNo) {
 607     default:
 608       break;
 609     case Intrinsic::aarch64_neon_umaxv:
 610     case Intrinsic::aarch64_neon_uminv: {
 611       // Figure out the datatype of the vector operand. The UMINV instruction
 612       // will zero extend the result, so we can mark as known zero all the
 613       // bits larger than the element datatype. 32-bit or larget doesn't need
 614       // this as those are legal types and will be handled by isel directly.
 615       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 616       unsigned BitWidth = KnownZero.getBitWidth();
 617       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 618         assert(BitWidth >= 8 && "Unexpected width!");
 619         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 620         KnownZero |= Mask;
 621       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 622         assert(BitWidth >= 16 && "Unexpected width!");
 623         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 624         KnownZero |= Mask;
 625       }
 626       break;
 627     } break;
 628     }
 629   }
 630   }
 631 }
 632
 633 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 634   return MVT::i64;
 635 }
 636
 637 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 638   // FIXME: On AArch64, this depends on the type.
 639   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 640   // and the offset has to be a multiple of the related size in bytes.
 641   return 4095;
 642 }
 643
 644 FastISel *
 645 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 646                                       const TargetLibraryInfo *libInfo) const {
 647   return AArch64::createFastISel(funcInfo, libInfo);
 648 }
 649
 650 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 651   switch (Opcode) {
 652   default:
 653     return nullptr;
 654   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 655   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 656   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 657   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 658   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 659   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 660   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 661   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 662   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 663   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 664   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 665   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 666   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 667   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 668   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 669   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 670   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 671   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 672   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 673   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 674   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 675   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 676   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 677   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 678   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 679   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 680   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 681   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 682   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 683   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 684   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 685   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 686   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 687   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 688   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 689   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 690   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 691   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 692   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 693   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 694   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 695   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 696   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 697   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 698   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 699   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 700   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 701   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 702   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 703   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 704   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 705   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 706   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 707   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 708   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 709   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 710   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 711   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 712   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 713   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 714   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 715   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 716   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 717   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 718   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 719   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 720   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 721   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 722   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 723   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 724   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 725   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 726   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 727   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 728   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 729   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 730   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 731   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 732   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 733   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 734   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 735   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 736   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 737   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 738   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 739   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 740   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 741   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 742   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 743   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 744   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 745   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 746   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 747   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 748   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 749   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 750   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 751   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 752   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 753   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 754   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 755   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 756   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 757   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 758   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 759   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 760   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 761   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 762   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 763   }
 764 }
 765
 766 MachineBasicBlock *
 767 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 768                                     MachineBasicBlock *MBB) const {
 769   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 770   // phi node:
 771
 772   // OrigBB:
 773   //     [... previous instrs leading to comparison ...]
 774   //     b.ne TrueBB
 775   //     b EndBB
 776   // TrueBB:
 777   //     ; Fallthrough
 778   // EndBB:
 779   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 780
 781   const TargetInstrInfo *TII =
 782       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 783   MachineFunction *MF = MBB->getParent();
 784   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 785   DebugLoc DL = MI->getDebugLoc();
 786   MachineFunction::iterator It = MBB;
 787   ++It;
 788
 789   unsigned DestReg = MI->getOperand(0).getReg();
 790   unsigned IfTrueReg = MI->getOperand(1).getReg();
 791   unsigned IfFalseReg = MI->getOperand(2).getReg();
 792   unsigned CondCode = MI->getOperand(3).getImm();
 793   bool NZCVKilled = MI->getOperand(4).isKill();
 794
 795   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 796   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 797   MF->insert(It, TrueBB);
 798   MF->insert(It, EndBB);
 799
 800   // Transfer rest of current basic-block to EndBB
 801   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 802                 MBB->end());
 803   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 804
 805   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 806   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 807   MBB->addSuccessor(TrueBB);
 808   MBB->addSuccessor(EndBB);
 809
 810   // TrueBB falls through to the end.
 811   TrueBB->addSuccessor(EndBB);
 812
 813   if (!NZCVKilled) {
 814     TrueBB->addLiveIn(AArch64::NZCV);
 815     EndBB->addLiveIn(AArch64::NZCV);
 816   }
 817
 818   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 819       .addReg(IfTrueReg)
 820       .addMBB(TrueBB)
 821       .addReg(IfFalseReg)
 822       .addMBB(MBB);
 823
 824   MI->eraseFromParent();
 825   return EndBB;
 826 }
 827
 828 MachineBasicBlock *
 829 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 830                                                  MachineBasicBlock *BB) const {
 831   switch (MI->getOpcode()) {
 832   default:
 833 #ifndef NDEBUG
 834     MI->dump();
 835 #endif
 836     llvm_unreachable("Unexpected instruction for custom inserter!");
 837
 838   case AArch64::F128CSEL:
 839     return EmitF128CSEL(MI, BB);
 840
 841   case TargetOpcode::STACKMAP:
 842   case TargetOpcode::PATCHPOINT:
 843     return emitPatchPoint(MI, BB);
 844   }
 845 }
 846
 847 //===----------------------------------------------------------------------===//
 848 // AArch64 Lowering private implementation.
 849 //===----------------------------------------------------------------------===//
 850
 851 //===----------------------------------------------------------------------===//
 852 // Lowering Code
 853 //===----------------------------------------------------------------------===//
 854
 855 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 856 /// CC
 857 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 858   switch (CC) {
 859   default:
 860     llvm_unreachable("Unknown condition code!");
 861   case ISD::SETNE:
 862     return AArch64CC::NE;
 863   case ISD::SETEQ:
 864     return AArch64CC::EQ;
 865   case ISD::SETGT:
 866     return AArch64CC::GT;
 867   case ISD::SETGE:
 868     return AArch64CC::GE;
 869   case ISD::SETLT:
 870     return AArch64CC::LT;
 871   case ISD::SETLE:
 872     return AArch64CC::LE;
 873   case ISD::SETUGT:
 874     return AArch64CC::HI;
 875   case ISD::SETUGE:
 876     return AArch64CC::HS;
 877   case ISD::SETULT:
 878     return AArch64CC::LO;
 879   case ISD::SETULE:
 880     return AArch64CC::LS;
 881   }
 882 }
 883
 884 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 885 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 886                                   AArch64CC::CondCode &CondCode,
 887                                   AArch64CC::CondCode &CondCode2) {
 888   CondCode2 = AArch64CC::AL;
 889   switch (CC) {
 890   default:
 891     llvm_unreachable("Unknown FP condition!");
 892   case ISD::SETEQ:
 893   case ISD::SETOEQ:
 894     CondCode = AArch64CC::EQ;
 895     break;
 896   case ISD::SETGT:
 897   case ISD::SETOGT:
 898     CondCode = AArch64CC::GT;
 899     break;
 900   case ISD::SETGE:
 901   case ISD::SETOGE:
 902     CondCode = AArch64CC::GE;
 903     break;
 904   case ISD::SETOLT:
 905     CondCode = AArch64CC::MI;
 906     break;
 907   case ISD::SETOLE:
 908     CondCode = AArch64CC::LS;
 909     break;
 910   case ISD::SETONE:
 911     CondCode = AArch64CC::MI;
 912     CondCode2 = AArch64CC::GT;
 913     break;
 914   case ISD::SETO:
 915     CondCode = AArch64CC::VC;
 916     break;
 917   case ISD::SETUO:
 918     CondCode = AArch64CC::VS;
 919     break;
 920   case ISD::SETUEQ:
 921     CondCode = AArch64CC::EQ;
 922     CondCode2 = AArch64CC::VS;
 923     break;
 924   case ISD::SETUGT:
 925     CondCode = AArch64CC::HI;
 926     break;
 927   case ISD::SETUGE:
 928     CondCode = AArch64CC::PL;
 929     break;
 930   case ISD::SETLT:
 931   case ISD::SETULT:
 932     CondCode = AArch64CC::LT;
 933     break;
 934   case ISD::SETLE:
 935   case ISD::SETULE:
 936     CondCode = AArch64CC::LE;
 937     break;
 938   case ISD::SETNE:
 939   case ISD::SETUNE:
 940     CondCode = AArch64CC::NE;
 941     break;
 942   }
 943 }
 944
 945 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
 946 /// CC usable with the vector instructions. Fewer operations are available
 947 /// without a real NZCV register, so we have to use less efficient combinations
 948 /// to get the same effect.
 949 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
 950                                         AArch64CC::CondCode &CondCode,
 951                                         AArch64CC::CondCode &CondCode2,
 952                                         bool &Invert) {
 953   Invert = false;
 954   switch (CC) {
 955   default:
 956     // Mostly the scalar mappings work fine.
 957     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
 958     break;
 959   case ISD::SETUO:
 960     Invert = true; // Fallthrough
 961   case ISD::SETO:
 962     CondCode = AArch64CC::MI;
 963     CondCode2 = AArch64CC::GE;
 964     break;
 965   case ISD::SETUEQ:
 966   case ISD::SETULT:
 967   case ISD::SETULE:
 968   case ISD::SETUGT:
 969   case ISD::SETUGE:
 970     // All of the compare-mask comparisons are ordered, but we can switch
 971     // between the two by a double inversion. E.g. ULE == !OGT.
 972     Invert = true;
 973     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
 974     break;
 975   }
 976 }
 977
 978 static bool isLegalArithImmed(uint64_t C) {
 979   // Matches AArch64DAGToDAGISel::SelectArithImmed().
 980   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
 981 }
 982
 983 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 984                               SDLoc dl, SelectionDAG &DAG) {
 985   EVT VT = LHS.getValueType();
 986
 987   if (VT.isFloatingPoint())
 988     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
 989
 990   // The CMP instruction is just an alias for SUBS, and representing it as
 991   // SUBS means that it's possible to get CSE with subtract operations.
 992   // A later phase can perform the optimization of setting the destination
 993   // register to WZR/XZR if it ends up being unused.
 994   unsigned Opcode = AArch64ISD::SUBS;
 995
 996   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
 997       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
 998       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
 999     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1000     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1001     // can be set differently by this operation. It comes down to whether
1002     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1003     // everything is fine. If not then the optimization is wrong. Thus general
1004     // comparisons are only valid if op2 != 0.
1005
1006     // So, finally, the only LLVM-native comparisons that don't mention C and V
1007     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1008     // the absence of information about op2.
1009     Opcode = AArch64ISD::ADDS;
1010     RHS = RHS.getOperand(1);
1011   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1012              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1013              !isUnsignedIntSetCC(CC)) {
1014     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1015     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1016     // of the signed comparisons.
1017     Opcode = AArch64ISD::ANDS;
1018     RHS = LHS.getOperand(1);
1019     LHS = LHS.getOperand(0);
1020   }
1021
1022   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1023       .getValue(1);
1024 }
1025
1026 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1027                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1028   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1029     EVT VT = RHS.getValueType();
1030     uint64_t C = RHSC->getZExtValue();
1031     if (!isLegalArithImmed(C)) {
1032       // Constant does not fit, try adjusting it by one?
1033       switch (CC) {
1034       default:
1035         break;
1036       case ISD::SETLT:
1037       case ISD::SETGE:
1038         if ((VT == MVT::i32 && C != 0x80000000 &&
1039              isLegalArithImmed((uint32_t)(C - 1))) ||
1040             (VT == MVT::i64 && C != 0x80000000ULL &&
1041              isLegalArithImmed(C - 1ULL))) {
1042           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1043           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1044           RHS = DAG.getConstant(C, VT);
1045         }
1046         break;
1047       case ISD::SETULT:
1048       case ISD::SETUGE:
1049         if ((VT == MVT::i32 && C != 0 &&
1050              isLegalArithImmed((uint32_t)(C - 1))) ||
1051             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1052           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1053           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1054           RHS = DAG.getConstant(C, VT);
1055         }
1056         break;
1057       case ISD::SETLE:
1058       case ISD::SETGT:
1059         if ((VT == MVT::i32 && C != 0x7fffffff &&
1060              isLegalArithImmed((uint32_t)(C + 1))) ||
1061             (VT == MVT::i64 && C != 0x7ffffffffffffffULL &&
1062              isLegalArithImmed(C + 1ULL))) {
1063           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1064           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1065           RHS = DAG.getConstant(C, VT);
1066         }
1067         break;
1068       case ISD::SETULE:
1069       case ISD::SETUGT:
1070         if ((VT == MVT::i32 && C != 0xffffffff &&
1071              isLegalArithImmed((uint32_t)(C + 1))) ||
1072             (VT == MVT::i64 && C != 0xfffffffffffffffULL &&
1073              isLegalArithImmed(C + 1ULL))) {
1074           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1075           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1076           RHS = DAG.getConstant(C, VT);
1077         }
1078         break;
1079       }
1080     }
1081   }
1082
1083   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1084   AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
1085   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1086   return Cmp;
1087 }
1088
1089 static std::pair<SDValue, SDValue>
1090 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1091   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1092          "Unsupported value type");
1093   SDValue Value, Overflow;
1094   SDLoc DL(Op);
1095   SDValue LHS = Op.getOperand(0);
1096   SDValue RHS = Op.getOperand(1);
1097   unsigned Opc = 0;
1098   switch (Op.getOpcode()) {
1099   default:
1100     llvm_unreachable("Unknown overflow instruction!");
1101   case ISD::SADDO:
1102     Opc = AArch64ISD::ADDS;
1103     CC = AArch64CC::VS;
1104     break;
1105   case ISD::UADDO:
1106     Opc = AArch64ISD::ADDS;
1107     CC = AArch64CC::HS;
1108     break;
1109   case ISD::SSUBO:
1110     Opc = AArch64ISD::SUBS;
1111     CC = AArch64CC::VS;
1112     break;
1113   case ISD::USUBO:
1114     Opc = AArch64ISD::SUBS;
1115     CC = AArch64CC::LO;
1116     break;
1117   // Multiply needs a little bit extra work.
1118   case ISD::SMULO:
1119   case ISD::UMULO: {
1120     CC = AArch64CC::NE;
1121     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1122     if (Op.getValueType() == MVT::i32) {
1123       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1124       // For a 32 bit multiply with overflow check we want the instruction
1125       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1126       // need to generate the following pattern:
1127       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1128       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1129       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1130       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1131       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1132                                 DAG.getConstant(0, MVT::i64));
1133       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1134       // operation. We need to clear out the upper 32 bits, because we used a
1135       // widening multiply that wrote all 64 bits. In the end this should be a
1136       // noop.
1137       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1138       if (IsSigned) {
1139         // The signed overflow check requires more than just a simple check for
1140         // any bit set in the upper 32 bits of the result. These bits could be
1141         // just the sign bits of a negative number. To perform the overflow
1142         // check we have to arithmetic shift right the 32nd bit of the result by
1143         // 31 bits. Then we compare the result to the upper 32 bits.
1144         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1145                                         DAG.getConstant(32, MVT::i64));
1146         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1147         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1148                                         DAG.getConstant(31, MVT::i64));
1149         // It is important that LowerBits is last, otherwise the arithmetic
1150         // shift will not be folded into the compare (SUBS).
1151         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1152         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1153                        .getValue(1);
1154       } else {
1155         // The overflow check for unsigned multiply is easy. We only need to
1156         // check if any of the upper 32 bits are set. This can be done with a
1157         // CMP (shifted register). For that we need to generate the following
1158         // pattern:
1159         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1160         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1161                                         DAG.getConstant(32, MVT::i64));
1162         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1163         Overflow =
1164             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1165                         UpperBits).getValue(1);
1166       }
1167       break;
1168     }
1169     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1170     // For the 64 bit multiply
1171     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1172     if (IsSigned) {
1173       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1174       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1175                                       DAG.getConstant(63, MVT::i64));
1176       // It is important that LowerBits is last, otherwise the arithmetic
1177       // shift will not be folded into the compare (SUBS).
1178       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1179       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1180                      .getValue(1);
1181     } else {
1182       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1183       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1184       Overflow =
1185           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1186                       UpperBits).getValue(1);
1187     }
1188     break;
1189   }
1190   } // switch (...)
1191
1192   if (Opc) {
1193     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1194
1195     // Emit the AArch64 operation with overflow check.
1196     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1197     Overflow = Value.getValue(1);
1198   }
1199   return std::make_pair(Value, Overflow);
1200 }
1201
1202 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1203                                              RTLIB::Libcall Call) const {
1204   SmallVector<SDValue, 2> Ops;
1205   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1206     Ops.push_back(Op.getOperand(i));
1207
1208   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1209                      SDLoc(Op)).first;
1210 }
1211
1212 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1213   SDValue Sel = Op.getOperand(0);
1214   SDValue Other = Op.getOperand(1);
1215
1216   // If neither operand is a SELECT_CC, give up.
1217   if (Sel.getOpcode() != ISD::SELECT_CC)
1218     std::swap(Sel, Other);
1219   if (Sel.getOpcode() != ISD::SELECT_CC)
1220     return Op;
1221
1222   // The folding we want to perform is:
1223   // (xor x, (select_cc a, b, cc, 0, -1) )
1224   //   -->
1225   // (csel x, (xor x, -1), cc ...)
1226   //
1227   // The latter will get matched to a CSINV instruction.
1228
1229   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1230   SDValue LHS = Sel.getOperand(0);
1231   SDValue RHS = Sel.getOperand(1);
1232   SDValue TVal = Sel.getOperand(2);
1233   SDValue FVal = Sel.getOperand(3);
1234   SDLoc dl(Sel);
1235
1236   // FIXME: This could be generalized to non-integer comparisons.
1237   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1238     return Op;
1239
1240   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1241   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1242
1243   // The the values aren't constants, this isn't the pattern we're looking for.
1244   if (!CFVal || !CTVal)
1245     return Op;
1246
1247   // We can commute the SELECT_CC by inverting the condition.  This
1248   // might be needed to make this fit into a CSINV pattern.
1249   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1250     std::swap(TVal, FVal);
1251     std::swap(CTVal, CFVal);
1252     CC = ISD::getSetCCInverse(CC, true);
1253   }
1254
1255   // If the constants line up, perform the transform!
1256   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1257     SDValue CCVal;
1258     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1259
1260     FVal = Other;
1261     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1262                        DAG.getConstant(-1ULL, Other.getValueType()));
1263
1264     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1265                        CCVal, Cmp);
1266   }
1267
1268   return Op;
1269 }
1270
1271 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1272   EVT VT = Op.getValueType();
1273
1274   // Let legalize expand this if it isn't a legal type yet.
1275   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1276     return SDValue();
1277
1278   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1279
1280   unsigned Opc;
1281   bool ExtraOp = false;
1282   switch (Op.getOpcode()) {
1283   default:
1284     llvm_unreachable("Invalid code");
1285   case ISD::ADDC:
1286     Opc = AArch64ISD::ADDS;
1287     break;
1288   case ISD::SUBC:
1289     Opc = AArch64ISD::SUBS;
1290     break;
1291   case ISD::ADDE:
1292     Opc = AArch64ISD::ADCS;
1293     ExtraOp = true;
1294     break;
1295   case ISD::SUBE:
1296     Opc = AArch64ISD::SBCS;
1297     ExtraOp = true;
1298     break;
1299   }
1300
1301   if (!ExtraOp)
1302     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1303   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1304                      Op.getOperand(2));
1305 }
1306
1307 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1308   // Let legalize expand this if it isn't a legal type yet.
1309   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1310     return SDValue();
1311
1312   AArch64CC::CondCode CC;
1313   // The actual operation that sets the overflow or carry flag.
1314   SDValue Value, Overflow;
1315   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1316
1317   // We use 0 and 1 as false and true values.
1318   SDValue TVal = DAG.getConstant(1, MVT::i32);
1319   SDValue FVal = DAG.getConstant(0, MVT::i32);
1320
1321   // We use an inverted condition, because the conditional select is inverted
1322   // too. This will allow it to be selected to a single instruction:
1323   // CSINC Wd, WZR, WZR, invert(cond).
1324   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1325   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1326                          CCVal, Overflow);
1327
1328   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1329   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1330 }
1331
1332 // Prefetch operands are:
1333 // 1: Address to prefetch
1334 // 2: bool isWrite
1335 // 3: int locality (0 = no locality ... 3 = extreme locality)
1336 // 4: bool isDataCache
1337 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1338   SDLoc DL(Op);
1339   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1340   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1341   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1342
1343   bool IsStream = !Locality;
1344   // When the locality number is set
1345   if (Locality) {
1346     // The front-end should have filtered out the out-of-range values
1347     assert(Locality <= 3 && "Prefetch locality out-of-range");
1348     // The locality degree is the opposite of the cache speed.
1349     // Put the number the other way around.
1350     // The encoding starts at 0 for level 1
1351     Locality = 3 - Locality;
1352   }
1353
1354   // built the mask value encoding the expected behavior.
1355   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1356                    (!IsData << 3) |     // IsDataCache bit
1357                    (Locality << 1) |    // Cache level bits
1358                    (unsigned)IsStream;  // Stream bit
1359   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1360                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1361 }
1362
1363 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1364                                               SelectionDAG &DAG) const {
1365   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1366
1367   RTLIB::Libcall LC;
1368   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1369
1370   return LowerF128Call(Op, DAG, LC);
1371 }
1372
1373 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1374                                              SelectionDAG &DAG) const {
1375   if (Op.getOperand(0).getValueType() != MVT::f128) {
1376     // It's legal except when f128 is involved
1377     return Op;
1378   }
1379
1380   RTLIB::Libcall LC;
1381   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1382
1383   // FP_ROUND node has a second operand indicating whether it is known to be
1384   // precise. That doesn't take part in the LibCall so we can't directly use
1385   // LowerF128Call.
1386   SDValue SrcVal = Op.getOperand(0);
1387   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1388                      /*isSigned*/ false, SDLoc(Op)).first;
1389 }
1390
1391 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1392   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1393   // Any additional optimization in this function should be recorded
1394   // in the cost tables.
1395   EVT InVT = Op.getOperand(0).getValueType();
1396   EVT VT = Op.getValueType();
1397
1398   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1399     SDLoc dl(Op);
1400     SDValue Cv =
1401         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1402                     Op.getOperand(0));
1403     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1404   }
1405
1406   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1407     SDLoc dl(Op);
1408     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, MVT::v2f64, Op.getOperand(0));
1409     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1410   }
1411
1412   // Type changing conversions are illegal.
1413   return Op;
1414 }
1415
1416 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1417                                               SelectionDAG &DAG) const {
1418   if (Op.getOperand(0).getValueType().isVector())
1419     return LowerVectorFP_TO_INT(Op, DAG);
1420
1421   if (Op.getOperand(0).getValueType() != MVT::f128) {
1422     // It's legal except when f128 is involved
1423     return Op;
1424   }
1425
1426   RTLIB::Libcall LC;
1427   if (Op.getOpcode() == ISD::FP_TO_SINT)
1428     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1429   else
1430     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1431
1432   SmallVector<SDValue, 2> Ops;
1433   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1434     Ops.push_back(Op.getOperand(i));
1435
1436   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1437                      SDLoc(Op)).first;
1438 }
1439
1440 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1441   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1442   // Any additional optimization in this function should be recorded
1443   // in the cost tables.
1444   EVT VT = Op.getValueType();
1445   SDLoc dl(Op);
1446   SDValue In = Op.getOperand(0);
1447   EVT InVT = In.getValueType();
1448
1449   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1450     MVT CastVT =
1451         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1452                          InVT.getVectorNumElements());
1453     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1454     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1455   }
1456
1457   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1458     unsigned CastOpc =
1459         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1460     EVT CastVT = VT.changeVectorElementTypeToInteger();
1461     In = DAG.getNode(CastOpc, dl, CastVT, In);
1462     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1463   }
1464
1465   return Op;
1466 }
1467
1468 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1469                                             SelectionDAG &DAG) const {
1470   if (Op.getValueType().isVector())
1471     return LowerVectorINT_TO_FP(Op, DAG);
1472
1473   // i128 conversions are libcalls.
1474   if (Op.getOperand(0).getValueType() == MVT::i128)
1475     return SDValue();
1476
1477   // Other conversions are legal, unless it's to the completely software-based
1478   // fp128.
1479   if (Op.getValueType() != MVT::f128)
1480     return Op;
1481
1482   RTLIB::Libcall LC;
1483   if (Op.getOpcode() == ISD::SINT_TO_FP)
1484     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1485   else
1486     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1487
1488   return LowerF128Call(Op, DAG, LC);
1489 }
1490
1491 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1492                                             SelectionDAG &DAG) const {
1493   // For iOS, we want to call an alternative entry point: __sincos_stret,
1494   // which returns the values in two S / D registers.
1495   SDLoc dl(Op);
1496   SDValue Arg = Op.getOperand(0);
1497   EVT ArgVT = Arg.getValueType();
1498   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1499
1500   ArgListTy Args;
1501   ArgListEntry Entry;
1502
1503   Entry.Node = Arg;
1504   Entry.Ty = ArgTy;
1505   Entry.isSExt = false;
1506   Entry.isZExt = false;
1507   Args.push_back(Entry);
1508
1509   const char *LibcallName =
1510       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1511   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1512
1513   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
1514   TargetLowering::CallLoweringInfo CLI(DAG);
1515   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1516     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1517
1518   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1519   return CallResult.first;
1520 }
1521
1522 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1523   if (Op.getValueType() != MVT::f16)
1524     return SDValue();
1525
1526   assert(Op.getOperand(0).getValueType() == MVT::i16);
1527   SDLoc DL(Op);
1528
1529   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1530   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1531   return SDValue(
1532       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1533                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1534       0);
1535 }
1536
1537
1538 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1539                                               SelectionDAG &DAG) const {
1540   switch (Op.getOpcode()) {
1541   default:
1542     llvm_unreachable("unimplemented operand");
1543     return SDValue();
1544   case ISD::BITCAST:
1545     return LowerBITCAST(Op, DAG);
1546   case ISD::GlobalAddress:
1547     return LowerGlobalAddress(Op, DAG);
1548   case ISD::GlobalTLSAddress:
1549     return LowerGlobalTLSAddress(Op, DAG);
1550   case ISD::SETCC:
1551     return LowerSETCC(Op, DAG);
1552   case ISD::BR_CC:
1553     return LowerBR_CC(Op, DAG);
1554   case ISD::SELECT:
1555     return LowerSELECT(Op, DAG);
1556   case ISD::SELECT_CC:
1557     return LowerSELECT_CC(Op, DAG);
1558   case ISD::JumpTable:
1559     return LowerJumpTable(Op, DAG);
1560   case ISD::ConstantPool:
1561     return LowerConstantPool(Op, DAG);
1562   case ISD::BlockAddress:
1563     return LowerBlockAddress(Op, DAG);
1564   case ISD::VASTART:
1565     return LowerVASTART(Op, DAG);
1566   case ISD::VACOPY:
1567     return LowerVACOPY(Op, DAG);
1568   case ISD::VAARG:
1569     return LowerVAARG(Op, DAG);
1570   case ISD::ADDC:
1571   case ISD::ADDE:
1572   case ISD::SUBC:
1573   case ISD::SUBE:
1574     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1575   case ISD::SADDO:
1576   case ISD::UADDO:
1577   case ISD::SSUBO:
1578   case ISD::USUBO:
1579   case ISD::SMULO:
1580   case ISD::UMULO:
1581     return LowerXALUO(Op, DAG);
1582   case ISD::FADD:
1583     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1584   case ISD::FSUB:
1585     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1586   case ISD::FMUL:
1587     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1588   case ISD::FDIV:
1589     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1590   case ISD::FP_ROUND:
1591     return LowerFP_ROUND(Op, DAG);
1592   case ISD::FP_EXTEND:
1593     return LowerFP_EXTEND(Op, DAG);
1594   case ISD::FRAMEADDR:
1595     return LowerFRAMEADDR(Op, DAG);
1596   case ISD::RETURNADDR:
1597     return LowerRETURNADDR(Op, DAG);
1598   case ISD::INSERT_VECTOR_ELT:
1599     return LowerINSERT_VECTOR_ELT(Op, DAG);
1600   case ISD::EXTRACT_VECTOR_ELT:
1601     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1602   case ISD::BUILD_VECTOR:
1603     return LowerBUILD_VECTOR(Op, DAG);
1604   case ISD::VECTOR_SHUFFLE:
1605     return LowerVECTOR_SHUFFLE(Op, DAG);
1606   case ISD::EXTRACT_SUBVECTOR:
1607     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1608   case ISD::SRA:
1609   case ISD::SRL:
1610   case ISD::SHL:
1611     return LowerVectorSRA_SRL_SHL(Op, DAG);
1612   case ISD::SHL_PARTS:
1613     return LowerShiftLeftParts(Op, DAG);
1614   case ISD::SRL_PARTS:
1615   case ISD::SRA_PARTS:
1616     return LowerShiftRightParts(Op, DAG);
1617   case ISD::CTPOP:
1618     return LowerCTPOP(Op, DAG);
1619   case ISD::FCOPYSIGN:
1620     return LowerFCOPYSIGN(Op, DAG);
1621   case ISD::AND:
1622     return LowerVectorAND(Op, DAG);
1623   case ISD::OR:
1624     return LowerVectorOR(Op, DAG);
1625   case ISD::XOR:
1626     return LowerXOR(Op, DAG);
1627   case ISD::PREFETCH:
1628     return LowerPREFETCH(Op, DAG);
1629   case ISD::SINT_TO_FP:
1630   case ISD::UINT_TO_FP:
1631     return LowerINT_TO_FP(Op, DAG);
1632   case ISD::FP_TO_SINT:
1633   case ISD::FP_TO_UINT:
1634     return LowerFP_TO_INT(Op, DAG);
1635   case ISD::FSINCOS:
1636     return LowerFSINCOS(Op, DAG);
1637   }
1638 }
1639
1640 /// getFunctionAlignment - Return the Log2 alignment of this function.
1641 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1642   return 2;
1643 }
1644
1645 //===----------------------------------------------------------------------===//
1646 //                      Calling Convention Implementation
1647 //===----------------------------------------------------------------------===//
1648
1649 #include "AArch64GenCallingConv.inc"
1650
1651 /// Selects the correct CCAssignFn for a the given CallingConvention
1652 /// value.
1653 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1654                                                      bool IsVarArg) const {
1655   switch (CC) {
1656   default:
1657     llvm_unreachable("Unsupported calling convention.");
1658   case CallingConv::WebKit_JS:
1659     return CC_AArch64_WebKit_JS;
1660   case CallingConv::C:
1661   case CallingConv::Fast:
1662     if (!Subtarget->isTargetDarwin())
1663       return CC_AArch64_AAPCS;
1664     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1665   }
1666 }
1667
1668 SDValue AArch64TargetLowering::LowerFormalArguments(
1669     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1670     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1671     SmallVectorImpl<SDValue> &InVals) const {
1672   MachineFunction &MF = DAG.getMachineFunction();
1673   MachineFrameInfo *MFI = MF.getFrameInfo();
1674
1675   // Assign locations to all of the incoming arguments.
1676   SmallVector<CCValAssign, 16> ArgLocs;
1677   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1678                  *DAG.getContext());
1679
1680   // At this point, Ins[].VT may already be promoted to i32. To correctly
1681   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
1682   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
1683   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
1684   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
1685   // LocVT.
1686   unsigned NumArgs = Ins.size();
1687   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
1688   unsigned CurArgIdx = 0;
1689   for (unsigned i = 0; i != NumArgs; ++i) {
1690     MVT ValVT = Ins[i].VT;
1691     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
1692     CurArgIdx = Ins[i].OrigArgIndex;
1693
1694     // Get type of the original argument.
1695     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
1696     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
1697     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
1698     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
1699       ValVT = MVT::i8;
1700     else if (ActualMVT == MVT::i16)
1701       ValVT = MVT::i16;
1702
1703     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
1704     bool Res =
1705         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
1706     assert(!Res && "Call operand has unhandled type");
1707     (void)Res;
1708   }
1709   assert(ArgLocs.size() == Ins.size());
1710   SmallVector<SDValue, 16> ArgValues;
1711   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1712     CCValAssign &VA = ArgLocs[i];
1713
1714     if (Ins[i].Flags.isByVal()) {
1715       // Byval is used for HFAs in the PCS, but the system should work in a
1716       // non-compliant manner for larger structs.
1717       EVT PtrTy = getPointerTy();
1718       int Size = Ins[i].Flags.getByValSize();
1719       unsigned NumRegs = (Size + 7) / 8;
1720
1721       // FIXME: This works on big-endian for composite byvals, which are the common
1722       // case. It should also work for fundamental types too.
1723       unsigned FrameIdx =
1724         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
1725       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
1726       InVals.push_back(FrameIdxN);
1727
1728       continue;
1729     }
1730
1731     if (VA.isRegLoc()) {
1732       // Arguments stored in registers.
1733       EVT RegVT = VA.getLocVT();
1734
1735       SDValue ArgValue;
1736       const TargetRegisterClass *RC;
1737
1738       if (RegVT == MVT::i32)
1739         RC = &AArch64::GPR32RegClass;
1740       else if (RegVT == MVT::i64)
1741         RC = &AArch64::GPR64RegClass;
1742       else if (RegVT == MVT::f16)
1743         RC = &AArch64::FPR16RegClass;
1744       else if (RegVT == MVT::f32)
1745         RC = &AArch64::FPR32RegClass;
1746       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
1747         RC = &AArch64::FPR64RegClass;
1748       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
1749         RC = &AArch64::FPR128RegClass;
1750       else
1751         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1752
1753       // Transform the arguments in physical registers into virtual ones.
1754       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1755       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
1756
1757       // If this is an 8, 16 or 32-bit value, it is really passed promoted
1758       // to 64 bits.  Insert an assert[sz]ext to capture this, then
1759       // truncate to the right size.
1760       switch (VA.getLocInfo()) {
1761       default:
1762         llvm_unreachable("Unknown loc info!");
1763       case CCValAssign::Full:
1764         break;
1765       case CCValAssign::BCvt:
1766         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
1767         break;
1768       case CCValAssign::AExt:
1769       case CCValAssign::SExt:
1770       case CCValAssign::ZExt:
1771         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
1772         // nodes after our lowering.
1773         assert(RegVT == Ins[i].VT && "incorrect register location selected");
1774         break;
1775       }
1776
1777       InVals.push_back(ArgValue);
1778
1779     } else { // VA.isRegLoc()
1780       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
1781       unsigned ArgOffset = VA.getLocMemOffset();
1782       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
1783
1784       uint32_t BEAlign = 0;
1785       if (ArgSize < 8 && !Subtarget->isLittleEndian())
1786         BEAlign = 8 - ArgSize;
1787
1788       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
1789
1790       // Create load nodes to retrieve arguments from the stack.
1791       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1792       SDValue ArgValue;
1793
1794       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
1795       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
1796       MVT MemVT = VA.getValVT();
1797
1798       switch (VA.getLocInfo()) {
1799       default:
1800         break;
1801       case CCValAssign::BCvt:
1802         MemVT = VA.getLocVT();
1803         break;
1804       case CCValAssign::SExt:
1805         ExtType = ISD::SEXTLOAD;
1806         break;
1807       case CCValAssign::ZExt:
1808         ExtType = ISD::ZEXTLOAD;
1809         break;
1810       case CCValAssign::AExt:
1811         ExtType = ISD::EXTLOAD;
1812         break;
1813       }
1814
1815       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
1816                                 MachinePointerInfo::getFixedStack(FI),
1817                                 MemVT, false, false, false, 0, nullptr);
1818
1819       InVals.push_back(ArgValue);
1820     }
1821   }
1822
1823   // varargs
1824   if (isVarArg) {
1825     if (!Subtarget->isTargetDarwin()) {
1826       // The AAPCS variadic function ABI is identical to the non-variadic
1827       // one. As a result there may be more arguments in registers and we should
1828       // save them for future reference.
1829       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
1830     }
1831
1832     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
1833     // This will point to the next argument passed via stack.
1834     unsigned StackOffset = CCInfo.getNextStackOffset();
1835     // We currently pass all varargs at 8-byte alignment.
1836     StackOffset = ((StackOffset + 7) & ~7);
1837     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
1838   }
1839
1840   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1841   unsigned StackArgSize = CCInfo.getNextStackOffset();
1842   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
1843   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
1844     // This is a non-standard ABI so by fiat I say we're allowed to make full
1845     // use of the stack area to be popped, which must be aligned to 16 bytes in
1846     // any case:
1847     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
1848
1849     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
1850     // a multiple of 16.
1851     FuncInfo->setArgumentStackToRestore(StackArgSize);
1852
1853     // This realignment carries over to the available bytes below. Our own
1854     // callers will guarantee the space is free by giving an aligned value to
1855     // CALLSEQ_START.
1856   }
1857   // Even if we're not expected to free up the space, it's useful to know how
1858   // much is there while considering tail calls (because we can reuse it).
1859   FuncInfo->setBytesInStackArgArea(StackArgSize);
1860
1861   return Chain;
1862 }
1863
1864 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
1865                                                 SelectionDAG &DAG, SDLoc DL,
1866                                                 SDValue &Chain) const {
1867   MachineFunction &MF = DAG.getMachineFunction();
1868   MachineFrameInfo *MFI = MF.getFrameInfo();
1869   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
1870
1871   SmallVector<SDValue, 8> MemOps;
1872
1873   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
1874                                           AArch64::X3, AArch64::X4, AArch64::X5,
1875                                           AArch64::X6, AArch64::X7 };
1876   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
1877   unsigned FirstVariadicGPR =
1878       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
1879
1880   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
1881   int GPRIdx = 0;
1882   if (GPRSaveSize != 0) {
1883     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
1884
1885     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
1886
1887     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
1888       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
1889       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
1890       SDValue Store =
1891           DAG.getStore(Val.getValue(1), DL, Val, FIN,
1892                        MachinePointerInfo::getStack(i * 8), false, false, 0);
1893       MemOps.push_back(Store);
1894       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1895                         DAG.getConstant(8, getPointerTy()));
1896     }
1897   }
1898   FuncInfo->setVarArgsGPRIndex(GPRIdx);
1899   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
1900
1901   if (Subtarget->hasFPARMv8()) {
1902     static const MCPhysReg FPRArgRegs[] = {
1903         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
1904         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
1905     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
1906     unsigned FirstVariadicFPR =
1907         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
1908
1909     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
1910     int FPRIdx = 0;
1911     if (FPRSaveSize != 0) {
1912       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
1913
1914       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
1915
1916       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
1917         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
1918         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
1919
1920         SDValue Store =
1921             DAG.getStore(Val.getValue(1), DL, Val, FIN,
1922                          MachinePointerInfo::getStack(i * 16), false, false, 0);
1923         MemOps.push_back(Store);
1924         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
1925                           DAG.getConstant(16, getPointerTy()));
1926       }
1927     }
1928     FuncInfo->setVarArgsFPRIndex(FPRIdx);
1929     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
1930   }
1931
1932   if (!MemOps.empty()) {
1933     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
1934   }
1935 }
1936
1937 /// LowerCallResult - Lower the result values of a call into the
1938 /// appropriate copies out of appropriate physical registers.
1939 SDValue AArch64TargetLowering::LowerCallResult(
1940     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
1941     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1942     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
1943     SDValue ThisVal) const {
1944   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
1945                           ? RetCC_AArch64_WebKit_JS
1946                           : RetCC_AArch64_AAPCS;
1947   // Assign locations to each value returned by this call.
1948   SmallVector<CCValAssign, 16> RVLocs;
1949   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1950                  *DAG.getContext());
1951   CCInfo.AnalyzeCallResult(Ins, RetCC);
1952
1953   // Copy all of the result registers out of their specified physreg.
1954   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1955     CCValAssign VA = RVLocs[i];
1956
1957     // Pass 'this' value directly from the argument to return value, to avoid
1958     // reg unit interference
1959     if (i == 0 && isThisReturn) {
1960       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
1961              "unexpected return calling convention register assignment");
1962       InVals.push_back(ThisVal);
1963       continue;
1964     }
1965
1966     SDValue Val =
1967         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
1968     Chain = Val.getValue(1);
1969     InFlag = Val.getValue(2);
1970
1971     switch (VA.getLocInfo()) {
1972     default:
1973       llvm_unreachable("Unknown loc info!");
1974     case CCValAssign::Full:
1975       break;
1976     case CCValAssign::BCvt:
1977       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
1978       break;
1979     }
1980
1981     InVals.push_back(Val);
1982   }
1983
1984   return Chain;
1985 }
1986
1987 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
1988     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
1989     bool isCalleeStructRet, bool isCallerStructRet,
1990     const SmallVectorImpl<ISD::OutputArg> &Outs,
1991     const SmallVectorImpl<SDValue> &OutVals,
1992     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
1993   // For CallingConv::C this function knows whether the ABI needs
1994   // changing. That's not true for other conventions so they will have to opt in
1995   // manually.
1996   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1997     return false;
1998
1999   const MachineFunction &MF = DAG.getMachineFunction();
2000   const Function *CallerF = MF.getFunction();
2001   CallingConv::ID CallerCC = CallerF->getCallingConv();
2002   bool CCMatch = CallerCC == CalleeCC;
2003
2004   // Byval parameters hand the function a pointer directly into the stack area
2005   // we want to reuse during a tail call. Working around this *is* possible (see
2006   // X86) but less efficient and uglier in LowerCall.
2007   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2008                                     e = CallerF->arg_end();
2009        i != e; ++i)
2010     if (i->hasByValAttr())
2011       return false;
2012
2013   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2014     if (IsTailCallConvention(CalleeCC) && CCMatch)
2015       return true;
2016     return false;
2017   }
2018
2019   // Externally-defined functions with weak linkage should not be
2020   // tail-called on AArch64 when the OS does not support dynamic
2021   // pre-emption of symbols, as the AAELF spec requires normal calls
2022   // to undefined weak functions to be replaced with a NOP or jump to the
2023   // next instruction. The behaviour of branch instructions in this
2024   // situation (as used for tail calls) is implementation-defined, so we
2025   // cannot rely on the linker replacing the tail call with a return.
2026   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2027     const GlobalValue *GV = G->getGlobal();
2028     if (GV->hasExternalWeakLinkage())
2029       return false;
2030   }
2031
2032   // Now we search for cases where we can use a tail call without changing the
2033   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2034   // concept.
2035
2036   // I want anyone implementing a new calling convention to think long and hard
2037   // about this assert.
2038   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2039          "Unexpected variadic calling convention");
2040
2041   if (isVarArg && !Outs.empty()) {
2042     // At least two cases here: if caller is fastcc then we can't have any
2043     // memory arguments (we'd be expected to clean up the stack afterwards). If
2044     // caller is C then we could potentially use its argument area.
2045
2046     // FIXME: for now we take the most conservative of these in both cases:
2047     // disallow all variadic memory operands.
2048     SmallVector<CCValAssign, 16> ArgLocs;
2049     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2050                    *DAG.getContext());
2051
2052     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2053     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2054       if (!ArgLocs[i].isRegLoc())
2055         return false;
2056   }
2057
2058   // If the calling conventions do not match, then we'd better make sure the
2059   // results are returned in the same way as what the caller expects.
2060   if (!CCMatch) {
2061     SmallVector<CCValAssign, 16> RVLocs1;
2062     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2063                     *DAG.getContext());
2064     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2065
2066     SmallVector<CCValAssign, 16> RVLocs2;
2067     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2068                     *DAG.getContext());
2069     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2070
2071     if (RVLocs1.size() != RVLocs2.size())
2072       return false;
2073     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2074       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2075         return false;
2076       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2077         return false;
2078       if (RVLocs1[i].isRegLoc()) {
2079         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2080           return false;
2081       } else {
2082         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2083           return false;
2084       }
2085     }
2086   }
2087
2088   // Nothing more to check if the callee is taking no arguments
2089   if (Outs.empty())
2090     return true;
2091
2092   SmallVector<CCValAssign, 16> ArgLocs;
2093   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2094                  *DAG.getContext());
2095
2096   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2097
2098   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2099
2100   // If the stack arguments for this call would fit into our own save area then
2101   // the call can be made tail.
2102   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2103 }
2104
2105 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2106                                                    SelectionDAG &DAG,
2107                                                    MachineFrameInfo *MFI,
2108                                                    int ClobberedFI) const {
2109   SmallVector<SDValue, 8> ArgChains;
2110   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2111   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2112
2113   // Include the original chain at the beginning of the list. When this is
2114   // used by target LowerCall hooks, this helps legalize find the
2115   // CALLSEQ_BEGIN node.
2116   ArgChains.push_back(Chain);
2117
2118   // Add a chain value for each stack argument corresponding
2119   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2120                             UE = DAG.getEntryNode().getNode()->use_end();
2121        U != UE; ++U)
2122     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2123       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2124         if (FI->getIndex() < 0) {
2125           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2126           int64_t InLastByte = InFirstByte;
2127           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2128
2129           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2130               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2131             ArgChains.push_back(SDValue(L, 1));
2132         }
2133
2134   // Build a tokenfactor for all the chains.
2135   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2136 }
2137
2138 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2139                                                    bool TailCallOpt) const {
2140   return CallCC == CallingConv::Fast && TailCallOpt;
2141 }
2142
2143 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2144   return CallCC == CallingConv::Fast;
2145 }
2146
2147 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2148 /// and add input and output parameter nodes.
2149 SDValue
2150 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2151                                  SmallVectorImpl<SDValue> &InVals) const {
2152   SelectionDAG &DAG = CLI.DAG;
2153   SDLoc &DL = CLI.DL;
2154   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2155   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2156   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2157   SDValue Chain = CLI.Chain;
2158   SDValue Callee = CLI.Callee;
2159   bool &IsTailCall = CLI.IsTailCall;
2160   CallingConv::ID CallConv = CLI.CallConv;
2161   bool IsVarArg = CLI.IsVarArg;
2162
2163   MachineFunction &MF = DAG.getMachineFunction();
2164   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2165   bool IsThisReturn = false;
2166
2167   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2168   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2169   bool IsSibCall = false;
2170
2171   if (IsTailCall) {
2172     // Check if it's really possible to do a tail call.
2173     IsTailCall = isEligibleForTailCallOptimization(
2174         Callee, CallConv, IsVarArg, IsStructRet,
2175         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2176     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2177       report_fatal_error("failed to perform tail call elimination on a call "
2178                          "site marked musttail");
2179
2180     // A sibling call is one where we're under the usual C ABI and not planning
2181     // to change that but can still do a tail call:
2182     if (!TailCallOpt && IsTailCall)
2183       IsSibCall = true;
2184
2185     if (IsTailCall)
2186       ++NumTailCalls;
2187   }
2188
2189   // Analyze operands of the call, assigning locations to each operand.
2190   SmallVector<CCValAssign, 16> ArgLocs;
2191   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2192                  *DAG.getContext());
2193
2194   if (IsVarArg) {
2195     // Handle fixed and variable vector arguments differently.
2196     // Variable vector arguments always go into memory.
2197     unsigned NumArgs = Outs.size();
2198
2199     for (unsigned i = 0; i != NumArgs; ++i) {
2200       MVT ArgVT = Outs[i].VT;
2201       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2202       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2203                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2204       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2205       assert(!Res && "Call operand has unhandled type");
2206       (void)Res;
2207     }
2208   } else {
2209     // At this point, Outs[].VT may already be promoted to i32. To correctly
2210     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2211     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2212     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2213     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2214     // LocVT.
2215     unsigned NumArgs = Outs.size();
2216     for (unsigned i = 0; i != NumArgs; ++i) {
2217       MVT ValVT = Outs[i].VT;
2218       // Get type of the original argument.
2219       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2220                                   /*AllowUnknown*/ true);
2221       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2222       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2223       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2224       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2225         ValVT = MVT::i8;
2226       else if (ActualMVT == MVT::i16)
2227         ValVT = MVT::i16;
2228
2229       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2230       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2231       assert(!Res && "Call operand has unhandled type");
2232       (void)Res;
2233     }
2234   }
2235
2236   // Get a count of how many bytes are to be pushed on the stack.
2237   unsigned NumBytes = CCInfo.getNextStackOffset();
2238
2239   if (IsSibCall) {
2240     // Since we're not changing the ABI to make this a tail call, the memory
2241     // operands are already available in the caller's incoming argument space.
2242     NumBytes = 0;
2243   }
2244
2245   // FPDiff is the byte offset of the call's argument area from the callee's.
2246   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2247   // by this amount for a tail call. In a sibling call it must be 0 because the
2248   // caller will deallocate the entire stack and the callee still expects its
2249   // arguments to begin at SP+0. Completely unused for non-tail calls.
2250   int FPDiff = 0;
2251
2252   if (IsTailCall && !IsSibCall) {
2253     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2254
2255     // Since callee will pop argument stack as a tail call, we must keep the
2256     // popped size 16-byte aligned.
2257     NumBytes = RoundUpToAlignment(NumBytes, 16);
2258
2259     // FPDiff will be negative if this tail call requires more space than we
2260     // would automatically have in our incoming argument space. Positive if we
2261     // can actually shrink the stack.
2262     FPDiff = NumReusableBytes - NumBytes;
2263
2264     // The stack pointer must be 16-byte aligned at all times it's used for a
2265     // memory operation, which in practice means at *all* times and in
2266     // particular across call boundaries. Therefore our own arguments started at
2267     // a 16-byte aligned SP and the delta applied for the tail call should
2268     // satisfy the same constraint.
2269     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2270   }
2271
2272   // Adjust the stack pointer for the new arguments...
2273   // These operations are automatically eliminated by the prolog/epilog pass
2274   if (!IsSibCall)
2275     Chain =
2276         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2277
2278   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2279
2280   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2281   SmallVector<SDValue, 8> MemOpChains;
2282
2283   // Walk the register/memloc assignments, inserting copies/loads.
2284   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2285        ++i, ++realArgIdx) {
2286     CCValAssign &VA = ArgLocs[i];
2287     SDValue Arg = OutVals[realArgIdx];
2288     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2289
2290     // Promote the value if needed.
2291     switch (VA.getLocInfo()) {
2292     default:
2293       llvm_unreachable("Unknown loc info!");
2294     case CCValAssign::Full:
2295       break;
2296     case CCValAssign::SExt:
2297       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2298       break;
2299     case CCValAssign::ZExt:
2300       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2301       break;
2302     case CCValAssign::AExt:
2303       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2304         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2305         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2306         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2307       }
2308       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2309       break;
2310     case CCValAssign::BCvt:
2311       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2312       break;
2313     case CCValAssign::FPExt:
2314       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2315       break;
2316     }
2317
2318     if (VA.isRegLoc()) {
2319       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2320         assert(VA.getLocVT() == MVT::i64 &&
2321                "unexpected calling convention register assignment");
2322         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2323                "unexpected use of 'returned'");
2324         IsThisReturn = true;
2325       }
2326       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2327     } else {
2328       assert(VA.isMemLoc());
2329
2330       SDValue DstAddr;
2331       MachinePointerInfo DstInfo;
2332
2333       // FIXME: This works on big-endian for composite byvals, which are the
2334       // common case. It should also work for fundamental types too.
2335       uint32_t BEAlign = 0;
2336       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2337                                         : VA.getValVT().getSizeInBits();
2338       OpSize = (OpSize + 7) / 8;
2339       if (!Subtarget->isLittleEndian() && !Flags.isByVal()) {
2340         if (OpSize < 8)
2341           BEAlign = 8 - OpSize;
2342       }
2343       unsigned LocMemOffset = VA.getLocMemOffset();
2344       int32_t Offset = LocMemOffset + BEAlign;
2345       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2346       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2347
2348       if (IsTailCall) {
2349         Offset = Offset + FPDiff;
2350         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2351
2352         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2353         DstInfo = MachinePointerInfo::getFixedStack(FI);
2354
2355         // Make sure any stack arguments overlapping with where we're storing
2356         // are loaded before this eventual operation. Otherwise they'll be
2357         // clobbered.
2358         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2359       } else {
2360         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2361
2362         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2363         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2364       }
2365
2366       if (Outs[i].Flags.isByVal()) {
2367         SDValue SizeNode =
2368             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2369         SDValue Cpy = DAG.getMemcpy(
2370             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2371             /*isVol = */ false,
2372             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2373
2374         MemOpChains.push_back(Cpy);
2375       } else {
2376         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2377         // promoted to a legal register type i32, we should truncate Arg back to
2378         // i1/i8/i16.
2379         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2380             VA.getValVT() == MVT::i16)
2381           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2382
2383         SDValue Store =
2384             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2385         MemOpChains.push_back(Store);
2386       }
2387     }
2388   }
2389
2390   if (!MemOpChains.empty())
2391     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2392
2393   // Build a sequence of copy-to-reg nodes chained together with token chain
2394   // and flag operands which copy the outgoing args into the appropriate regs.
2395   SDValue InFlag;
2396   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2397     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2398                              RegsToPass[i].second, InFlag);
2399     InFlag = Chain.getValue(1);
2400   }
2401
2402   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2403   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2404   // node so that legalize doesn't hack it.
2405   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2406       Subtarget->isTargetMachO()) {
2407     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2408       const GlobalValue *GV = G->getGlobal();
2409       bool InternalLinkage = GV->hasInternalLinkage();
2410       if (InternalLinkage)
2411         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2412       else {
2413         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2414                                             AArch64II::MO_GOT);
2415         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2416       }
2417     } else if (ExternalSymbolSDNode *S =
2418                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2419       const char *Sym = S->getSymbol();
2420       Callee =
2421           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2422       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2423     }
2424   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2425     const GlobalValue *GV = G->getGlobal();
2426     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2427   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2428     const char *Sym = S->getSymbol();
2429     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2430   }
2431
2432   // We don't usually want to end the call-sequence here because we would tidy
2433   // the frame up *after* the call, however in the ABI-changing tail-call case
2434   // we've carefully laid out the parameters so that when sp is reset they'll be
2435   // in the correct location.
2436   if (IsTailCall && !IsSibCall) {
2437     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2438                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2439     InFlag = Chain.getValue(1);
2440   }
2441
2442   std::vector<SDValue> Ops;
2443   Ops.push_back(Chain);
2444   Ops.push_back(Callee);
2445
2446   if (IsTailCall) {
2447     // Each tail call may have to adjust the stack by a different amount, so
2448     // this information must travel along with the operation for eventual
2449     // consumption by emitEpilogue.
2450     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2451   }
2452
2453   // Add argument registers to the end of the list so that they are known live
2454   // into the call.
2455   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2456     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2457                                   RegsToPass[i].second.getValueType()));
2458
2459   // Add a register mask operand representing the call-preserved registers.
2460   const uint32_t *Mask;
2461   const TargetRegisterInfo *TRI =
2462       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2463   const AArch64RegisterInfo *ARI =
2464       static_cast<const AArch64RegisterInfo *>(TRI);
2465   if (IsThisReturn) {
2466     // For 'this' returns, use the X0-preserving mask if applicable
2467     Mask = ARI->getThisReturnPreservedMask(CallConv);
2468     if (!Mask) {
2469       IsThisReturn = false;
2470       Mask = ARI->getCallPreservedMask(CallConv);
2471     }
2472   } else
2473     Mask = ARI->getCallPreservedMask(CallConv);
2474
2475   assert(Mask && "Missing call preserved mask for calling convention");
2476   Ops.push_back(DAG.getRegisterMask(Mask));
2477
2478   if (InFlag.getNode())
2479     Ops.push_back(InFlag);
2480
2481   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2482
2483   // If we're doing a tall call, use a TC_RETURN here rather than an
2484   // actual call instruction.
2485   if (IsTailCall)
2486     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2487
2488   // Returns a chain and a flag for retval copy to use.
2489   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2490   InFlag = Chain.getValue(1);
2491
2492   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2493                                 ? RoundUpToAlignment(NumBytes, 16)
2494                                 : 0;
2495
2496   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2497                              DAG.getIntPtrConstant(CalleePopBytes, true),
2498                              InFlag, DL);
2499   if (!Ins.empty())
2500     InFlag = Chain.getValue(1);
2501
2502   // Handle result values, copying them out of physregs into vregs that we
2503   // return.
2504   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2505                          InVals, IsThisReturn,
2506                          IsThisReturn ? OutVals[0] : SDValue());
2507 }
2508
2509 bool AArch64TargetLowering::CanLowerReturn(
2510     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2511     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2512   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2513                           ? RetCC_AArch64_WebKit_JS
2514                           : RetCC_AArch64_AAPCS;
2515   SmallVector<CCValAssign, 16> RVLocs;
2516   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2517   return CCInfo.CheckReturn(Outs, RetCC);
2518 }
2519
2520 SDValue
2521 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2522                                    bool isVarArg,
2523                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2524                                    const SmallVectorImpl<SDValue> &OutVals,
2525                                    SDLoc DL, SelectionDAG &DAG) const {
2526   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2527                           ? RetCC_AArch64_WebKit_JS
2528                           : RetCC_AArch64_AAPCS;
2529   SmallVector<CCValAssign, 16> RVLocs;
2530   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2531                  *DAG.getContext());
2532   CCInfo.AnalyzeReturn(Outs, RetCC);
2533
2534   // Copy the result values into the output registers.
2535   SDValue Flag;
2536   SmallVector<SDValue, 4> RetOps(1, Chain);
2537   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2538        ++i, ++realRVLocIdx) {
2539     CCValAssign &VA = RVLocs[i];
2540     assert(VA.isRegLoc() && "Can only return in registers!");
2541     SDValue Arg = OutVals[realRVLocIdx];
2542
2543     switch (VA.getLocInfo()) {
2544     default:
2545       llvm_unreachable("Unknown loc info!");
2546     case CCValAssign::Full:
2547       if (Outs[i].ArgVT == MVT::i1) {
2548         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2549         // value. This is strictly redundant on Darwin (which uses "zeroext
2550         // i1"), but will be optimised out before ISel.
2551         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2552         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2553       }
2554       break;
2555     case CCValAssign::BCvt:
2556       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2557       break;
2558     }
2559
2560     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2561     Flag = Chain.getValue(1);
2562     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2563   }
2564
2565   RetOps[0] = Chain; // Update chain.
2566
2567   // Add the flag if we have it.
2568   if (Flag.getNode())
2569     RetOps.push_back(Flag);
2570
2571   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2572 }
2573
2574 //===----------------------------------------------------------------------===//
2575 //  Other Lowering Code
2576 //===----------------------------------------------------------------------===//
2577
2578 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2579                                                   SelectionDAG &DAG) const {
2580   EVT PtrVT = getPointerTy();
2581   SDLoc DL(Op);
2582   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2583   unsigned char OpFlags =
2584       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2585
2586   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2587          "unexpected offset in global node");
2588
2589   // This also catched the large code model case for Darwin.
2590   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2591     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2592     // FIXME: Once remat is capable of dealing with instructions with register
2593     // operands, expand this into two nodes instead of using a wrapper node.
2594     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2595   }
2596
2597   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2598     const unsigned char MO_NC = AArch64II::MO_NC;
2599     return DAG.getNode(
2600         AArch64ISD::WrapperLarge, DL, PtrVT,
2601         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2602         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2603         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2604         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2605   } else {
2606     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2607     // the only correct model on Darwin.
2608     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2609                                             OpFlags | AArch64II::MO_PAGE);
2610     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2611     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2612
2613     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2614     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2615   }
2616 }
2617
2618 /// \brief Convert a TLS address reference into the correct sequence of loads
2619 /// and calls to compute the variable's address (for Darwin, currently) and
2620 /// return an SDValue containing the final node.
2621
2622 /// Darwin only has one TLS scheme which must be capable of dealing with the
2623 /// fully general situation, in the worst case. This means:
2624 ///     + "extern __thread" declaration.
2625 ///     + Defined in a possibly unknown dynamic library.
2626 ///
2627 /// The general system is that each __thread variable has a [3 x i64] descriptor
2628 /// which contains information used by the runtime to calculate the address. The
2629 /// only part of this the compiler needs to know about is the first xword, which
2630 /// contains a function pointer that must be called with the address of the
2631 /// entire descriptor in "x0".
2632 ///
2633 /// Since this descriptor may be in a different unit, in general even the
2634 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2635 /// is:
2636 ///     adrp x0, _var@TLVPPAGE
2637 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2638 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2639 ///                                      ; the function pointer
2640 ///     blr x1                           ; Uses descriptor address in x0
2641 ///     ; Address of _var is now in x0.
2642 ///
2643 /// If the address of _var's descriptor *is* known to the linker, then it can
2644 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2645 /// a slight efficiency gain.
2646 SDValue
2647 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2648                                                    SelectionDAG &DAG) const {
2649   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
2650
2651   SDLoc DL(Op);
2652   MVT PtrVT = getPointerTy();
2653   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2654
2655   SDValue TLVPAddr =
2656       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2657   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
2658
2659   // The first entry in the descriptor is a function pointer that we must call
2660   // to obtain the address of the variable.
2661   SDValue Chain = DAG.getEntryNode();
2662   SDValue FuncTLVGet =
2663       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
2664                   false, true, true, 8);
2665   Chain = FuncTLVGet.getValue(1);
2666
2667   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2668   MFI->setAdjustsStack(true);
2669
2670   // TLS calls preserve all registers except those that absolutely must be
2671   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2672   // silly).
2673   const TargetRegisterInfo *TRI =
2674       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2675   const AArch64RegisterInfo *ARI =
2676       static_cast<const AArch64RegisterInfo *>(TRI);
2677   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2678
2679   // Finally, we can make the call. This is just a degenerate version of a
2680   // normal AArch64 call node: x0 takes the address of the descriptor, and
2681   // returns the address of the variable in this thread.
2682   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
2683   Chain =
2684       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
2685                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
2686                   DAG.getRegisterMask(Mask), Chain.getValue(1));
2687   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
2688 }
2689
2690 /// When accessing thread-local variables under either the general-dynamic or
2691 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
2692 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
2693 /// is a function pointer to carry out the resolution. This function takes the
2694 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
2695 /// other registers (except LR, NZCV) are preserved.
2696 ///
2697 /// Thus, the ideal call sequence on AArch64 is:
2698 ///
2699 ///     adrp x0, :tlsdesc:thread_var
2700 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
2701 ///     add x0, x0, :tlsdesc_lo12:thread_var
2702 ///     .tlsdesccall thread_var
2703 ///     blr x8
2704 ///     (TPIDR_EL0 offset now in x0).
2705 ///
2706 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
2707 /// relocation to help the linker relax this sequence if it turns out to be too
2708 /// conservative.
2709 ///
2710 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
2711 /// is harmless.
2712 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
2713                                                    SDValue DescAddr, SDLoc DL,
2714                                                    SelectionDAG &DAG) const {
2715   EVT PtrVT = getPointerTy();
2716
2717   // The function we need to call is simply the first entry in the GOT for this
2718   // descriptor, load it in preparation.
2719   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
2720
2721   // TLS calls preserve all registers except those that absolutely must be
2722   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
2723   // silly).
2724   const TargetRegisterInfo *TRI =
2725       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2726   const AArch64RegisterInfo *ARI =
2727       static_cast<const AArch64RegisterInfo *>(TRI);
2728   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
2729
2730   // The function takes only one argument: the address of the descriptor itself
2731   // in X0.
2732   SDValue Glue, Chain;
2733   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
2734   Glue = Chain.getValue(1);
2735
2736   // We're now ready to populate the argument list, as with a normal call:
2737   SmallVector<SDValue, 6> Ops;
2738   Ops.push_back(Chain);
2739   Ops.push_back(Func);
2740   Ops.push_back(SymAddr);
2741   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
2742   Ops.push_back(DAG.getRegisterMask(Mask));
2743   Ops.push_back(Glue);
2744
2745   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2746   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
2747   Glue = Chain.getValue(1);
2748
2749   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
2750 }
2751
2752 SDValue
2753 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
2754                                                 SelectionDAG &DAG) const {
2755   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
2756   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2757          "ELF TLS only supported in small memory model");
2758   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2759
2760   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
2761
2762   SDValue TPOff;
2763   EVT PtrVT = getPointerTy();
2764   SDLoc DL(Op);
2765   const GlobalValue *GV = GA->getGlobal();
2766
2767   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
2768
2769   if (Model == TLSModel::LocalExec) {
2770     SDValue HiVar = DAG.getTargetGlobalAddress(
2771         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2772     SDValue LoVar = DAG.getTargetGlobalAddress(
2773         GV, DL, PtrVT, 0,
2774         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2775
2776     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2777                                        DAG.getTargetConstant(16, MVT::i32)),
2778                     0);
2779     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
2780                                        DAG.getTargetConstant(0, MVT::i32)),
2781                     0);
2782   } else if (Model == TLSModel::InitialExec) {
2783     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2784     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
2785   } else if (Model == TLSModel::LocalDynamic) {
2786     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
2787     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
2788     // the beginning of the module's TLS region, followed by a DTPREL offset
2789     // calculation.
2790
2791     // These accesses will need deduplicating if there's more than one.
2792     AArch64FunctionInfo *MFI =
2793         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
2794     MFI->incNumLocalDynamicTLSAccesses();
2795
2796     // Accesses used in this sequence go via the TLS descriptor which lives in
2797     // the GOT. Prepare an address we can use to handle this.
2798     SDValue HiDesc = DAG.getTargetExternalSymbol(
2799         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2800     SDValue LoDesc = DAG.getTargetExternalSymbol(
2801         "_TLS_MODULE_BASE_", PtrVT,
2802         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2803
2804     // First argument to the descriptor call is the address of the descriptor
2805     // itself.
2806     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2807     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2808
2809     // The call needs a relocation too for linker relaxation. It doesn't make
2810     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2811     // the address.
2812     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
2813                                                   AArch64II::MO_TLS);
2814
2815     // Now we can calculate the offset from TPIDR_EL0 to this module's
2816     // thread-local area.
2817     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2818
2819     // Now use :dtprel_whatever: operations to calculate this variable's offset
2820     // in its thread-storage area.
2821     SDValue HiVar = DAG.getTargetGlobalAddress(
2822         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
2823     SDValue LoVar = DAG.getTargetGlobalAddress(
2824         GV, DL, MVT::i64, 0,
2825         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
2826
2827     SDValue DTPOff =
2828         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
2829                                    DAG.getTargetConstant(16, MVT::i32)),
2830                 0);
2831     DTPOff =
2832         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
2833                                    DAG.getTargetConstant(0, MVT::i32)),
2834                 0);
2835
2836     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
2837   } else if (Model == TLSModel::GeneralDynamic) {
2838     // Accesses used in this sequence go via the TLS descriptor which lives in
2839     // the GOT. Prepare an address we can use to handle this.
2840     SDValue HiDesc = DAG.getTargetGlobalAddress(
2841         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
2842     SDValue LoDesc = DAG.getTargetGlobalAddress(
2843         GV, DL, PtrVT, 0,
2844         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
2845
2846     // First argument to the descriptor call is the address of the descriptor
2847     // itself.
2848     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
2849     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
2850
2851     // The call needs a relocation too for linker relaxation. It doesn't make
2852     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
2853     // the address.
2854     SDValue SymAddr =
2855         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
2856
2857     // Finally we can make a call to calculate the offset from tpidr_el0.
2858     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
2859   } else
2860     llvm_unreachable("Unsupported ELF TLS access model");
2861
2862   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
2863 }
2864
2865 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
2866                                                      SelectionDAG &DAG) const {
2867   if (Subtarget->isTargetDarwin())
2868     return LowerDarwinGlobalTLSAddress(Op, DAG);
2869   else if (Subtarget->isTargetELF())
2870     return LowerELFGlobalTLSAddress(Op, DAG);
2871
2872   llvm_unreachable("Unexpected platform trying to use TLS");
2873 }
2874 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2875   SDValue Chain = Op.getOperand(0);
2876   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2877   SDValue LHS = Op.getOperand(2);
2878   SDValue RHS = Op.getOperand(3);
2879   SDValue Dest = Op.getOperand(4);
2880   SDLoc dl(Op);
2881
2882   // Handle f128 first, since lowering it will result in comparing the return
2883   // value of a libcall against zero, which is just what the rest of LowerBR_CC
2884   // is expecting to deal with.
2885   if (LHS.getValueType() == MVT::f128) {
2886     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
2887
2888     // If softenSetCCOperands returned a scalar, we need to compare the result
2889     // against zero to select between true and false values.
2890     if (!RHS.getNode()) {
2891       RHS = DAG.getConstant(0, LHS.getValueType());
2892       CC = ISD::SETNE;
2893     }
2894   }
2895
2896   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
2897   // instruction.
2898   unsigned Opc = LHS.getOpcode();
2899   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
2900       cast<ConstantSDNode>(RHS)->isOne() &&
2901       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
2902        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
2903     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
2904            "Unexpected condition code.");
2905     // Only lower legal XALUO ops.
2906     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
2907       return SDValue();
2908
2909     // The actual operation with overflow check.
2910     AArch64CC::CondCode OFCC;
2911     SDValue Value, Overflow;
2912     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
2913
2914     if (CC == ISD::SETNE)
2915       OFCC = getInvertedCondCode(OFCC);
2916     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
2917
2918     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
2919                        CCVal, Overflow);
2920   }
2921
2922   if (LHS.getValueType().isInteger()) {
2923     assert((LHS.getValueType() == RHS.getValueType()) &&
2924            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
2925
2926     // If the RHS of the comparison is zero, we can potentially fold this
2927     // to a specialized branch.
2928     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
2929     if (RHSC && RHSC->getZExtValue() == 0) {
2930       if (CC == ISD::SETEQ) {
2931         // See if we can use a TBZ to fold in an AND as well.
2932         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2933         // out of bounds, a late MI-layer pass rewrites branches.
2934         // 403.gcc is an example that hits this case.
2935         if (LHS.getOpcode() == ISD::AND &&
2936             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2937             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2938           SDValue Test = LHS.getOperand(0);
2939           uint64_t Mask = LHS.getConstantOperandVal(1);
2940           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
2941                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2942         }
2943
2944         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
2945       } else if (CC == ISD::SETNE) {
2946         // See if we can use a TBZ to fold in an AND as well.
2947         // TBZ has a smaller branch displacement than CBZ.  If the offset is
2948         // out of bounds, a late MI-layer pass rewrites branches.
2949         // 403.gcc is an example that hits this case.
2950         if (LHS.getOpcode() == ISD::AND &&
2951             isa<ConstantSDNode>(LHS.getOperand(1)) &&
2952             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
2953           SDValue Test = LHS.getOperand(0);
2954           uint64_t Mask = LHS.getConstantOperandVal(1);
2955           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
2956                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
2957         }
2958
2959         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
2960       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
2961         // Don't combine AND since emitComparison converts the AND to an ANDS
2962         // (a.k.a. TST) and the test in the test bit and branch instruction
2963         // becomes redundant.  This would also increase register pressure.
2964         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
2965         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
2966                            DAG.getConstant(Mask, MVT::i64), Dest);
2967       }
2968     }
2969     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
2970         LHS.getOpcode() != ISD::AND) {
2971       // Don't combine AND since emitComparison converts the AND to an ANDS
2972       // (a.k.a. TST) and the test in the test bit and branch instruction
2973       // becomes redundant.  This would also increase register pressure.
2974       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
2975       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
2976                          DAG.getConstant(Mask, MVT::i64), Dest);
2977     }
2978
2979     SDValue CCVal;
2980     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
2981     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
2982                        Cmp);
2983   }
2984
2985   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2986
2987   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
2988   // clean.  Some of them require two branches to implement.
2989   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
2990   AArch64CC::CondCode CC1, CC2;
2991   changeFPCCToAArch64CC(CC, CC1, CC2);
2992   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
2993   SDValue BR1 =
2994       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
2995   if (CC2 != AArch64CC::AL) {
2996     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
2997     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
2998                        Cmp);
2999   }
3000
3001   return BR1;
3002 }
3003
3004 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3005                                               SelectionDAG &DAG) const {
3006   EVT VT = Op.getValueType();
3007   SDLoc DL(Op);
3008
3009   SDValue In1 = Op.getOperand(0);
3010   SDValue In2 = Op.getOperand(1);
3011   EVT SrcVT = In2.getValueType();
3012   if (SrcVT != VT) {
3013     if (SrcVT == MVT::f32 && VT == MVT::f64)
3014       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3015     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3016       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3017     else
3018       // FIXME: Src type is different, bail out for now. Can VT really be a
3019       // vector type?
3020       return SDValue();
3021   }
3022
3023   EVT VecVT;
3024   EVT EltVT;
3025   SDValue EltMask, VecVal1, VecVal2;
3026   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3027     EltVT = MVT::i32;
3028     VecVT = MVT::v4i32;
3029     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3030
3031     if (!VT.isVector()) {
3032       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3033                                           DAG.getUNDEF(VecVT), In1);
3034       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3035                                           DAG.getUNDEF(VecVT), In2);
3036     } else {
3037       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3038       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3039     }
3040   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3041     EltVT = MVT::i64;
3042     VecVT = MVT::v2i64;
3043
3044     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3045     // immediate moves cannot materialize that in a single instruction for
3046     // 64-bit elements. Instead, materialize zero and then negate it.
3047     EltMask = DAG.getConstant(0, EltVT);
3048
3049     if (!VT.isVector()) {
3050       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3051                                           DAG.getUNDEF(VecVT), In1);
3052       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3053                                           DAG.getUNDEF(VecVT), In2);
3054     } else {
3055       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3056       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3057     }
3058   } else {
3059     llvm_unreachable("Invalid type for copysign!");
3060   }
3061
3062   std::vector<SDValue> BuildVectorOps;
3063   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3064     BuildVectorOps.push_back(EltMask);
3065
3066   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3067
3068   // If we couldn't materialize the mask above, then the mask vector will be
3069   // the zero vector, and we need to negate it here.
3070   if (VT == MVT::f64 || VT == MVT::v2f64) {
3071     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3072     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3073     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3074   }
3075
3076   SDValue Sel =
3077       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3078
3079   if (VT == MVT::f32)
3080     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3081   else if (VT == MVT::f64)
3082     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3083   else
3084     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3085 }
3086
3087 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3088   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3089           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3090     return SDValue();
3091
3092   // While there is no integer popcount instruction, it can
3093   // be more efficiently lowered to the following sequence that uses
3094   // AdvSIMD registers/instructions as long as the copies to/from
3095   // the AdvSIMD registers are cheap.
3096   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3097   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3098   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3099   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3100   SDValue Val = Op.getOperand(0);
3101   SDLoc DL(Op);
3102   EVT VT = Op.getValueType();
3103   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3104
3105   SDValue VecVal;
3106   if (VT == MVT::i32) {
3107     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3108     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3109                                        VecVal);
3110   } else {
3111     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3112   }
3113
3114   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3115   SDValue UaddLV = DAG.getNode(
3116       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3117       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3118
3119   if (VT == MVT::i64)
3120     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3121   return UaddLV;
3122 }
3123
3124 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3125
3126   if (Op.getValueType().isVector())
3127     return LowerVSETCC(Op, DAG);
3128
3129   SDValue LHS = Op.getOperand(0);
3130   SDValue RHS = Op.getOperand(1);
3131   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3132   SDLoc dl(Op);
3133
3134   // We chose ZeroOrOneBooleanContents, so use zero and one.
3135   EVT VT = Op.getValueType();
3136   SDValue TVal = DAG.getConstant(1, VT);
3137   SDValue FVal = DAG.getConstant(0, VT);
3138
3139   // Handle f128 first, since one possible outcome is a normal integer
3140   // comparison which gets picked up by the next if statement.
3141   if (LHS.getValueType() == MVT::f128) {
3142     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3143
3144     // If softenSetCCOperands returned a scalar, use it.
3145     if (!RHS.getNode()) {
3146       assert(LHS.getValueType() == Op.getValueType() &&
3147              "Unexpected setcc expansion!");
3148       return LHS;
3149     }
3150   }
3151
3152   if (LHS.getValueType().isInteger()) {
3153     SDValue CCVal;
3154     SDValue Cmp =
3155         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3156
3157     // Note that we inverted the condition above, so we reverse the order of
3158     // the true and false operands here.  This will allow the setcc to be
3159     // matched to a single CSINC instruction.
3160     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3161   }
3162
3163   // Now we know we're dealing with FP values.
3164   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3165
3166   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3167   // and do the comparison.
3168   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3169
3170   AArch64CC::CondCode CC1, CC2;
3171   changeFPCCToAArch64CC(CC, CC1, CC2);
3172   if (CC2 == AArch64CC::AL) {
3173     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3174     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3175
3176     // Note that we inverted the condition above, so we reverse the order of
3177     // the true and false operands here.  This will allow the setcc to be
3178     // matched to a single CSINC instruction.
3179     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3180   } else {
3181     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3182     // totally clean.  Some of them require two CSELs to implement.  As is in
3183     // this case, we emit the first CSEL and then emit a second using the output
3184     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3185
3186     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3187     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3188     SDValue CS1 =
3189         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3190
3191     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3192     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3193   }
3194 }
3195
3196 /// A SELECT_CC operation is really some kind of max or min if both values being
3197 /// compared are, in some sense, equal to the results in either case. However,
3198 /// it is permissible to compare f32 values and produce directly extended f64
3199 /// values.
3200 ///
3201 /// Extending the comparison operands would also be allowed, but is less likely
3202 /// to happen in practice since their use is right here. Note that truncate
3203 /// operations would *not* be semantically equivalent.
3204 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3205   if (Cmp == Result)
3206     return true;
3207
3208   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3209   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3210   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3211       Result.getValueType() == MVT::f64) {
3212     bool Lossy;
3213     APFloat CmpVal = CCmp->getValueAPF();
3214     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3215     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3216   }
3217
3218   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3219 }
3220
3221 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3222                                            SelectionDAG &DAG) const {
3223   SDValue CC = Op->getOperand(0);
3224   SDValue TVal = Op->getOperand(1);
3225   SDValue FVal = Op->getOperand(2);
3226   SDLoc DL(Op);
3227
3228   unsigned Opc = CC.getOpcode();
3229   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3230   // instruction.
3231   if (CC.getResNo() == 1 &&
3232       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3233        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3234     // Only lower legal XALUO ops.
3235     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3236       return SDValue();
3237
3238     AArch64CC::CondCode OFCC;
3239     SDValue Value, Overflow;
3240     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3241     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3242
3243     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3244                        CCVal, Overflow);
3245   }
3246
3247   if (CC.getOpcode() == ISD::SETCC)
3248     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3249                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3250   else
3251     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3252                            FVal, ISD::SETNE);
3253 }
3254
3255 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3256                                               SelectionDAG &DAG) const {
3257   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3258   SDValue LHS = Op.getOperand(0);
3259   SDValue RHS = Op.getOperand(1);
3260   SDValue TVal = Op.getOperand(2);
3261   SDValue FVal = Op.getOperand(3);
3262   SDLoc dl(Op);
3263
3264   // Handle f128 first, because it will result in a comparison of some RTLIB
3265   // call result against zero.
3266   if (LHS.getValueType() == MVT::f128) {
3267     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3268
3269     // If softenSetCCOperands returned a scalar, we need to compare the result
3270     // against zero to select between true and false values.
3271     if (!RHS.getNode()) {
3272       RHS = DAG.getConstant(0, LHS.getValueType());
3273       CC = ISD::SETNE;
3274     }
3275   }
3276
3277   // Handle integers first.
3278   if (LHS.getValueType().isInteger()) {
3279     assert((LHS.getValueType() == RHS.getValueType()) &&
3280            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3281
3282     unsigned Opcode = AArch64ISD::CSEL;
3283
3284     // If both the TVal and the FVal are constants, see if we can swap them in
3285     // order to for a CSINV or CSINC out of them.
3286     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3287     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3288
3289     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3290       std::swap(TVal, FVal);
3291       std::swap(CTVal, CFVal);
3292       CC = ISD::getSetCCInverse(CC, true);
3293     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3294       std::swap(TVal, FVal);
3295       std::swap(CTVal, CFVal);
3296       CC = ISD::getSetCCInverse(CC, true);
3297     } else if (TVal.getOpcode() == ISD::XOR) {
3298       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3299       // with a CSINV rather than a CSEL.
3300       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3301
3302       if (CVal && CVal->isAllOnesValue()) {
3303         std::swap(TVal, FVal);
3304         std::swap(CTVal, CFVal);
3305         CC = ISD::getSetCCInverse(CC, true);
3306       }
3307     } else if (TVal.getOpcode() == ISD::SUB) {
3308       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3309       // that we can match with a CSNEG rather than a CSEL.
3310       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3311
3312       if (CVal && CVal->isNullValue()) {
3313         std::swap(TVal, FVal);
3314         std::swap(CTVal, CFVal);
3315         CC = ISD::getSetCCInverse(CC, true);
3316       }
3317     } else if (CTVal && CFVal) {
3318       const int64_t TrueVal = CTVal->getSExtValue();
3319       const int64_t FalseVal = CFVal->getSExtValue();
3320       bool Swap = false;
3321
3322       // If both TVal and FVal are constants, see if FVal is the
3323       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3324       // instead of a CSEL in that case.
3325       if (TrueVal == ~FalseVal) {
3326         Opcode = AArch64ISD::CSINV;
3327       } else if (TrueVal == -FalseVal) {
3328         Opcode = AArch64ISD::CSNEG;
3329       } else if (TVal.getValueType() == MVT::i32) {
3330         // If our operands are only 32-bit wide, make sure we use 32-bit
3331         // arithmetic for the check whether we can use CSINC. This ensures that
3332         // the addition in the check will wrap around properly in case there is
3333         // an overflow (which would not be the case if we do the check with
3334         // 64-bit arithmetic).
3335         const uint32_t TrueVal32 = CTVal->getZExtValue();
3336         const uint32_t FalseVal32 = CFVal->getZExtValue();
3337
3338         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3339           Opcode = AArch64ISD::CSINC;
3340
3341           if (TrueVal32 > FalseVal32) {
3342             Swap = true;
3343           }
3344         }
3345         // 64-bit check whether we can use CSINC.
3346       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3347         Opcode = AArch64ISD::CSINC;
3348
3349         if (TrueVal > FalseVal) {
3350           Swap = true;
3351         }
3352       }
3353
3354       // Swap TVal and FVal if necessary.
3355       if (Swap) {
3356         std::swap(TVal, FVal);
3357         std::swap(CTVal, CFVal);
3358         CC = ISD::getSetCCInverse(CC, true);
3359       }
3360
3361       if (Opcode != AArch64ISD::CSEL) {
3362         // Drop FVal since we can get its value by simply inverting/negating
3363         // TVal.
3364         FVal = TVal;
3365       }
3366     }
3367
3368     SDValue CCVal;
3369     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3370
3371     EVT VT = Op.getValueType();
3372     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3373   }
3374
3375   // Now we know we're dealing with FP values.
3376   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3377   assert(LHS.getValueType() == RHS.getValueType());
3378   EVT VT = Op.getValueType();
3379
3380   // Try to match this select into a max/min operation, which have dedicated
3381   // opcode in the instruction set.
3382   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3383   // in no-NaNs mode.
3384   if (getTargetMachine().Options.NoNaNsFPMath) {
3385     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3386     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3387         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3388       CC = ISD::getSetCCSwappedOperands(CC);
3389       std::swap(MinMaxLHS, MinMaxRHS);
3390     }
3391
3392     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3393         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3394       switch (CC) {
3395       default:
3396         break;
3397       case ISD::SETGT:
3398       case ISD::SETGE:
3399       case ISD::SETUGT:
3400       case ISD::SETUGE:
3401       case ISD::SETOGT:
3402       case ISD::SETOGE:
3403         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3404         break;
3405       case ISD::SETLT:
3406       case ISD::SETLE:
3407       case ISD::SETULT:
3408       case ISD::SETULE:
3409       case ISD::SETOLT:
3410       case ISD::SETOLE:
3411         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3412         break;
3413       }
3414     }
3415   }
3416
3417   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3418   // and do the comparison.
3419   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3420
3421   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3422   // clean.  Some of them require two CSELs to implement.
3423   AArch64CC::CondCode CC1, CC2;
3424   changeFPCCToAArch64CC(CC, CC1, CC2);
3425   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3426   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3427
3428   // If we need a second CSEL, emit it, using the output of the first as the
3429   // RHS.  We're effectively OR'ing the two CC's together.
3430   if (CC2 != AArch64CC::AL) {
3431     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3432     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3433   }
3434
3435   // Otherwise, return the output of the first CSEL.
3436   return CS1;
3437 }
3438
3439 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3440                                               SelectionDAG &DAG) const {
3441   // Jump table entries as PC relative offsets. No additional tweaking
3442   // is necessary here. Just get the address of the jump table.
3443   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3444   EVT PtrVT = getPointerTy();
3445   SDLoc DL(Op);
3446
3447   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3448       !Subtarget->isTargetMachO()) {
3449     const unsigned char MO_NC = AArch64II::MO_NC;
3450     return DAG.getNode(
3451         AArch64ISD::WrapperLarge, DL, PtrVT,
3452         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3453         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3454         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3455         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3456                                AArch64II::MO_G0 | MO_NC));
3457   }
3458
3459   SDValue Hi =
3460       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3461   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3462                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3463   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3464   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3465 }
3466
3467 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3468                                                  SelectionDAG &DAG) const {
3469   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3470   EVT PtrVT = getPointerTy();
3471   SDLoc DL(Op);
3472
3473   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3474     // Use the GOT for the large code model on iOS.
3475     if (Subtarget->isTargetMachO()) {
3476       SDValue GotAddr = DAG.getTargetConstantPool(
3477           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3478           AArch64II::MO_GOT);
3479       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3480     }
3481
3482     const unsigned char MO_NC = AArch64II::MO_NC;
3483     return DAG.getNode(
3484         AArch64ISD::WrapperLarge, DL, PtrVT,
3485         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3486                                   CP->getOffset(), AArch64II::MO_G3),
3487         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3488                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3489         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3490                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3491         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3492                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3493   } else {
3494     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3495     // ELF, the only valid one on Darwin.
3496     SDValue Hi =
3497         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3498                                   CP->getOffset(), AArch64II::MO_PAGE);
3499     SDValue Lo = DAG.getTargetConstantPool(
3500         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3501         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3502
3503     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3504     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3505   }
3506 }
3507
3508 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3509                                                SelectionDAG &DAG) const {
3510   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3511   EVT PtrVT = getPointerTy();
3512   SDLoc DL(Op);
3513   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3514       !Subtarget->isTargetMachO()) {
3515     const unsigned char MO_NC = AArch64II::MO_NC;
3516     return DAG.getNode(
3517         AArch64ISD::WrapperLarge, DL, PtrVT,
3518         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3519         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3520         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3521         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3522   } else {
3523     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3524     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3525                                                              AArch64II::MO_NC);
3526     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3527     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3528   }
3529 }
3530
3531 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3532                                                  SelectionDAG &DAG) const {
3533   AArch64FunctionInfo *FuncInfo =
3534       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3535
3536   SDLoc DL(Op);
3537   SDValue FR =
3538       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3539   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3540   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3541                       MachinePointerInfo(SV), false, false, 0);
3542 }
3543
3544 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3545                                                 SelectionDAG &DAG) const {
3546   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3547   // Standard, section B.3.
3548   MachineFunction &MF = DAG.getMachineFunction();
3549   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3550   SDLoc DL(Op);
3551
3552   SDValue Chain = Op.getOperand(0);
3553   SDValue VAList = Op.getOperand(1);
3554   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3555   SmallVector<SDValue, 4> MemOps;
3556
3557   // void *__stack at offset 0
3558   SDValue Stack =
3559       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3560   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3561                                 MachinePointerInfo(SV), false, false, 8));
3562
3563   // void *__gr_top at offset 8
3564   int GPRSize = FuncInfo->getVarArgsGPRSize();
3565   if (GPRSize > 0) {
3566     SDValue GRTop, GRTopAddr;
3567
3568     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3569                             DAG.getConstant(8, getPointerTy()));
3570
3571     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3572     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3573                         DAG.getConstant(GPRSize, getPointerTy()));
3574
3575     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3576                                   MachinePointerInfo(SV, 8), false, false, 8));
3577   }
3578
3579   // void *__vr_top at offset 16
3580   int FPRSize = FuncInfo->getVarArgsFPRSize();
3581   if (FPRSize > 0) {
3582     SDValue VRTop, VRTopAddr;
3583     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3584                             DAG.getConstant(16, getPointerTy()));
3585
3586     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3587     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3588                         DAG.getConstant(FPRSize, getPointerTy()));
3589
3590     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3591                                   MachinePointerInfo(SV, 16), false, false, 8));
3592   }
3593
3594   // int __gr_offs at offset 24
3595   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3596                                    DAG.getConstant(24, getPointerTy()));
3597   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3598                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3599                                 false, 4));
3600
3601   // int __vr_offs at offset 28
3602   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3603                                    DAG.getConstant(28, getPointerTy()));
3604   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3605                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3606                                 false, 4));
3607
3608   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3609 }
3610
3611 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3612                                             SelectionDAG &DAG) const {
3613   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3614                                      : LowerAAPCS_VASTART(Op, DAG);
3615 }
3616
3617 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3618                                            SelectionDAG &DAG) const {
3619   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3620   // pointer.
3621   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3622   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3623   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3624
3625   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3626                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3627                        8, false, false, MachinePointerInfo(DestSV),
3628                        MachinePointerInfo(SrcSV));
3629 }
3630
3631 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3632   assert(Subtarget->isTargetDarwin() &&
3633          "automatic va_arg instruction only works on Darwin");
3634
3635   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3636   EVT VT = Op.getValueType();
3637   SDLoc DL(Op);
3638   SDValue Chain = Op.getOperand(0);
3639   SDValue Addr = Op.getOperand(1);
3640   unsigned Align = Op.getConstantOperandVal(3);
3641
3642   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3643                                MachinePointerInfo(V), false, false, false, 0);
3644   Chain = VAList.getValue(1);
3645
3646   if (Align > 8) {
3647     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3648     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3649                          DAG.getConstant(Align - 1, getPointerTy()));
3650     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
3651                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
3652   }
3653
3654   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
3655   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
3656
3657   // Scalar integer and FP values smaller than 64 bits are implicitly extended
3658   // up to 64 bits.  At the very least, we have to increase the striding of the
3659   // vaargs list to match this, and for FP values we need to introduce
3660   // FP_ROUND nodes as well.
3661   if (VT.isInteger() && !VT.isVector())
3662     ArgSize = 8;
3663   bool NeedFPTrunc = false;
3664   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
3665     ArgSize = 8;
3666     NeedFPTrunc = true;
3667   }
3668
3669   // Increment the pointer, VAList, to the next vaarg
3670   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3671                                DAG.getConstant(ArgSize, getPointerTy()));
3672   // Store the incremented VAList to the legalized pointer
3673   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
3674                                  false, false, 0);
3675
3676   // Load the actual argument out of the pointer VAList
3677   if (NeedFPTrunc) {
3678     // Load the value as an f64.
3679     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
3680                                  MachinePointerInfo(), false, false, false, 0);
3681     // Round the value down to an f32.
3682     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
3683                                    DAG.getIntPtrConstant(1));
3684     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
3685     // Merge the rounded value with the chain output of the load.
3686     return DAG.getMergeValues(Ops, DL);
3687   }
3688
3689   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
3690                      false, false, 0);
3691 }
3692
3693 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
3694                                               SelectionDAG &DAG) const {
3695   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3696   MFI->setFrameAddressIsTaken(true);
3697
3698   EVT VT = Op.getValueType();
3699   SDLoc DL(Op);
3700   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3701   SDValue FrameAddr =
3702       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
3703   while (Depth--)
3704     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
3705                             MachinePointerInfo(), false, false, false, 0);
3706   return FrameAddr;
3707 }
3708
3709 // FIXME? Maybe this could be a TableGen attribute on some registers and
3710 // this table could be generated automatically from RegInfo.
3711 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
3712                                                   EVT VT) const {
3713   unsigned Reg = StringSwitch<unsigned>(RegName)
3714                        .Case("sp", AArch64::SP)
3715                        .Default(0);
3716   if (Reg)
3717     return Reg;
3718   report_fatal_error("Invalid register name global variable");
3719 }
3720
3721 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
3722                                                SelectionDAG &DAG) const {
3723   MachineFunction &MF = DAG.getMachineFunction();
3724   MachineFrameInfo *MFI = MF.getFrameInfo();
3725   MFI->setReturnAddressIsTaken(true);
3726
3727   EVT VT = Op.getValueType();
3728   SDLoc DL(Op);
3729   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3730   if (Depth) {
3731     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3732     SDValue Offset = DAG.getConstant(8, getPointerTy());
3733     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
3734                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
3735                        MachinePointerInfo(), false, false, false, 0);
3736   }
3737
3738   // Return LR, which contains the return address. Mark it an implicit live-in.
3739   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
3740   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
3741 }
3742
3743 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3744 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3745 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
3746                                                     SelectionDAG &DAG) const {
3747   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3748   EVT VT = Op.getValueType();
3749   unsigned VTBits = VT.getSizeInBits();
3750   SDLoc dl(Op);
3751   SDValue ShOpLo = Op.getOperand(0);
3752   SDValue ShOpHi = Op.getOperand(1);
3753   SDValue ShAmt = Op.getOperand(2);
3754   SDValue ARMcc;
3755   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
3756
3757   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
3758
3759   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3760                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3761   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
3762   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3763                                    DAG.getConstant(VTBits, MVT::i64));
3764   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
3765
3766   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3767                                ISD::SETGE, dl, DAG);
3768   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3769
3770   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3771   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
3772   SDValue Lo =
3773       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3774
3775   // AArch64 shifts larger than the register width are wrapped rather than
3776   // clamped, so we can't just emit "hi >> x".
3777   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
3778   SDValue TrueValHi = Opc == ISD::SRA
3779                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
3780                                         DAG.getConstant(VTBits - 1, MVT::i64))
3781                           : DAG.getConstant(0, VT);
3782   SDValue Hi =
3783       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
3784
3785   SDValue Ops[2] = { Lo, Hi };
3786   return DAG.getMergeValues(Ops, dl);
3787 }
3788
3789 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
3790 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
3791 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
3792                                                  SelectionDAG &DAG) const {
3793   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
3794   EVT VT = Op.getValueType();
3795   unsigned VTBits = VT.getSizeInBits();
3796   SDLoc dl(Op);
3797   SDValue ShOpLo = Op.getOperand(0);
3798   SDValue ShOpHi = Op.getOperand(1);
3799   SDValue ShAmt = Op.getOperand(2);
3800   SDValue ARMcc;
3801
3802   assert(Op.getOpcode() == ISD::SHL_PARTS);
3803   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
3804                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
3805   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
3806   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
3807                                    DAG.getConstant(VTBits, MVT::i64));
3808   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
3809   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
3810
3811   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
3812
3813   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
3814                                ISD::SETGE, dl, DAG);
3815   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
3816   SDValue Hi =
3817       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
3818
3819   // AArch64 shifts of larger than register sizes are wrapped rather than
3820   // clamped, so we can't just emit "lo << a" if a is too big.
3821   SDValue TrueValLo = DAG.getConstant(0, VT);
3822   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
3823   SDValue Lo =
3824       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
3825
3826   SDValue Ops[2] = { Lo, Hi };
3827   return DAG.getMergeValues(Ops, dl);
3828 }
3829
3830 bool AArch64TargetLowering::isOffsetFoldingLegal(
3831     const GlobalAddressSDNode *GA) const {
3832   // The AArch64 target doesn't support folding offsets into global addresses.
3833   return false;
3834 }
3835
3836 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3837   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
3838   // FIXME: We should be able to handle f128 as well with a clever lowering.
3839   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
3840     return true;
3841
3842   if (VT == MVT::f64)
3843     return AArch64_AM::getFP64Imm(Imm) != -1;
3844   else if (VT == MVT::f32)
3845     return AArch64_AM::getFP32Imm(Imm) != -1;
3846   return false;
3847 }
3848
3849 //===----------------------------------------------------------------------===//
3850 //                          AArch64 Optimization Hooks
3851 //===----------------------------------------------------------------------===//
3852
3853 //===----------------------------------------------------------------------===//
3854 //                          AArch64 Inline Assembly Support
3855 //===----------------------------------------------------------------------===//
3856
3857 // Table of Constraints
3858 // TODO: This is the current set of constraints supported by ARM for the
3859 // compiler, not all of them may make sense, e.g. S may be difficult to support.
3860 //
3861 // r - A general register
3862 // w - An FP/SIMD register of some size in the range v0-v31
3863 // x - An FP/SIMD register of some size in the range v0-v15
3864 // I - Constant that can be used with an ADD instruction
3865 // J - Constant that can be used with a SUB instruction
3866 // K - Constant that can be used with a 32-bit logical instruction
3867 // L - Constant that can be used with a 64-bit logical instruction
3868 // M - Constant that can be used as a 32-bit MOV immediate
3869 // N - Constant that can be used as a 64-bit MOV immediate
3870 // Q - A memory reference with base register and no offset
3871 // S - A symbolic address
3872 // Y - Floating point constant zero
3873 // Z - Integer constant zero
3874 //
3875 //   Note that general register operands will be output using their 64-bit x
3876 // register name, whatever the size of the variable, unless the asm operand
3877 // is prefixed by the %w modifier. Floating-point and SIMD register operands
3878 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
3879 // %q modifier.
3880
3881 /// getConstraintType - Given a constraint letter, return the type of
3882 /// constraint it is for this target.
3883 AArch64TargetLowering::ConstraintType
3884 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
3885   if (Constraint.size() == 1) {
3886     switch (Constraint[0]) {
3887     default:
3888       break;
3889     case 'z':
3890       return C_Other;
3891     case 'x':
3892     case 'w':
3893       return C_RegisterClass;
3894     // An address with a single base register. Due to the way we
3895     // currently handle addresses it is the same as 'r'.
3896     case 'Q':
3897       return C_Memory;
3898     }
3899   }
3900   return TargetLowering::getConstraintType(Constraint);
3901 }
3902
3903 /// Examine constraint type and operand type and determine a weight value.
3904 /// This object must already have been set up with the operand type
3905 /// and the current alternative constraint selected.
3906 TargetLowering::ConstraintWeight
3907 AArch64TargetLowering::getSingleConstraintMatchWeight(
3908     AsmOperandInfo &info, const char *constraint) const {
3909   ConstraintWeight weight = CW_Invalid;
3910   Value *CallOperandVal = info.CallOperandVal;
3911   // If we don't have a value, we can't do a match,
3912   // but allow it at the lowest weight.
3913   if (!CallOperandVal)
3914     return CW_Default;
3915   Type *type = CallOperandVal->getType();
3916   // Look at the constraint type.
3917   switch (*constraint) {
3918   default:
3919     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3920     break;
3921   case 'x':
3922   case 'w':
3923     if (type->isFloatingPointTy() || type->isVectorTy())
3924       weight = CW_Register;
3925     break;
3926   case 'z':
3927     weight = CW_Constant;
3928     break;
3929   }
3930   return weight;
3931 }
3932
3933 std::pair<unsigned, const TargetRegisterClass *>
3934 AArch64TargetLowering::getRegForInlineAsmConstraint(
3935     const std::string &Constraint, MVT VT) const {
3936   if (Constraint.size() == 1) {
3937     switch (Constraint[0]) {
3938     case 'r':
3939       if (VT.getSizeInBits() == 64)
3940         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
3941       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
3942     case 'w':
3943       if (VT == MVT::f32)
3944         return std::make_pair(0U, &AArch64::FPR32RegClass);
3945       if (VT.getSizeInBits() == 64)
3946         return std::make_pair(0U, &AArch64::FPR64RegClass);
3947       if (VT.getSizeInBits() == 128)
3948         return std::make_pair(0U, &AArch64::FPR128RegClass);
3949       break;
3950     // The instructions that this constraint is designed for can
3951     // only take 128-bit registers so just use that regclass.
3952     case 'x':
3953       if (VT.getSizeInBits() == 128)
3954         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
3955       break;
3956     }
3957   }
3958   if (StringRef("{cc}").equals_lower(Constraint))
3959     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
3960
3961   // Use the default implementation in TargetLowering to convert the register
3962   // constraint into a member of a register class.
3963   std::pair<unsigned, const TargetRegisterClass *> Res;
3964   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3965
3966   // Not found as a standard register?
3967   if (!Res.second) {
3968     unsigned Size = Constraint.size();
3969     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
3970         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
3971       const std::string Reg =
3972           std::string(&Constraint[2], &Constraint[Size - 1]);
3973       int RegNo = atoi(Reg.c_str());
3974       if (RegNo >= 0 && RegNo <= 31) {
3975         // v0 - v31 are aliases of q0 - q31.
3976         // By default we'll emit v0-v31 for this unless there's a modifier where
3977         // we'll emit the correct register as well.
3978         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
3979         Res.second = &AArch64::FPR128RegClass;
3980       }
3981     }
3982   }
3983
3984   return Res;
3985 }
3986
3987 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3988 /// vector.  If it is invalid, don't add anything to Ops.
3989 void AArch64TargetLowering::LowerAsmOperandForConstraint(
3990     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
3991     SelectionDAG &DAG) const {
3992   SDValue Result;
3993
3994   // Currently only support length 1 constraints.
3995   if (Constraint.length() != 1)
3996     return;
3997
3998   char ConstraintLetter = Constraint[0];
3999   switch (ConstraintLetter) {
4000   default:
4001     break;
4002
4003   // This set of constraints deal with valid constants for various instructions.
4004   // Validate and return a target constant for them if we can.
4005   case 'z': {
4006     // 'z' maps to xzr or wzr so it needs an input of 0.
4007     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4008     if (!C || C->getZExtValue() != 0)
4009       return;
4010
4011     if (Op.getValueType() == MVT::i64)
4012       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4013     else
4014       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4015     break;
4016   }
4017
4018   case 'I':
4019   case 'J':
4020   case 'K':
4021   case 'L':
4022   case 'M':
4023   case 'N':
4024     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4025     if (!C)
4026       return;
4027
4028     // Grab the value and do some validation.
4029     uint64_t CVal = C->getZExtValue();
4030     switch (ConstraintLetter) {
4031     // The I constraint applies only to simple ADD or SUB immediate operands:
4032     // i.e. 0 to 4095 with optional shift by 12
4033     // The J constraint applies only to ADD or SUB immediates that would be
4034     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4035     // instruction [or vice versa], in other words -1 to -4095 with optional
4036     // left shift by 12.
4037     case 'I':
4038       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4039         break;
4040       return;
4041     case 'J': {
4042       uint64_t NVal = -C->getSExtValue();
4043       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4044         CVal = C->getSExtValue();
4045         break;
4046       }
4047       return;
4048     }
4049     // The K and L constraints apply *only* to logical immediates, including
4050     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4051     // been removed and MOV should be used). So these constraints have to
4052     // distinguish between bit patterns that are valid 32-bit or 64-bit
4053     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4054     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4055     // versa.
4056     case 'K':
4057       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4058         break;
4059       return;
4060     case 'L':
4061       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4062         break;
4063       return;
4064     // The M and N constraints are a superset of K and L respectively, for use
4065     // with the MOV (immediate) alias. As well as the logical immediates they
4066     // also match 32 or 64-bit immediates that can be loaded either using a
4067     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4068     // (M) or 64-bit 0x1234000000000000 (N) etc.
4069     // As a note some of this code is liberally stolen from the asm parser.
4070     case 'M': {
4071       if (!isUInt<32>(CVal))
4072         return;
4073       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4074         break;
4075       if ((CVal & 0xFFFF) == CVal)
4076         break;
4077       if ((CVal & 0xFFFF0000ULL) == CVal)
4078         break;
4079       uint64_t NCVal = ~(uint32_t)CVal;
4080       if ((NCVal & 0xFFFFULL) == NCVal)
4081         break;
4082       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4083         break;
4084       return;
4085     }
4086     case 'N': {
4087       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4088         break;
4089       if ((CVal & 0xFFFFULL) == CVal)
4090         break;
4091       if ((CVal & 0xFFFF0000ULL) == CVal)
4092         break;
4093       if ((CVal & 0xFFFF00000000ULL) == CVal)
4094         break;
4095       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4096         break;
4097       uint64_t NCVal = ~CVal;
4098       if ((NCVal & 0xFFFFULL) == NCVal)
4099         break;
4100       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4101         break;
4102       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4103         break;
4104       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4105         break;
4106       return;
4107     }
4108     default:
4109       return;
4110     }
4111
4112     // All assembler immediates are 64-bit integers.
4113     Result = DAG.getTargetConstant(CVal, MVT::i64);
4114     break;
4115   }
4116
4117   if (Result.getNode()) {
4118     Ops.push_back(Result);
4119     return;
4120   }
4121
4122   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4123 }
4124
4125 //===----------------------------------------------------------------------===//
4126 //                     AArch64 Advanced SIMD Support
4127 //===----------------------------------------------------------------------===//
4128
4129 /// WidenVector - Given a value in the V64 register class, produce the
4130 /// equivalent value in the V128 register class.
4131 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4132   EVT VT = V64Reg.getValueType();
4133   unsigned NarrowSize = VT.getVectorNumElements();
4134   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4135   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4136   SDLoc DL(V64Reg);
4137
4138   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4139                      V64Reg, DAG.getConstant(0, MVT::i32));
4140 }
4141
4142 /// getExtFactor - Determine the adjustment factor for the position when
4143 /// generating an "extract from vector registers" instruction.
4144 static unsigned getExtFactor(SDValue &V) {
4145   EVT EltType = V.getValueType().getVectorElementType();
4146   return EltType.getSizeInBits() / 8;
4147 }
4148
4149 /// NarrowVector - Given a value in the V128 register class, produce the
4150 /// equivalent value in the V64 register class.
4151 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4152   EVT VT = V128Reg.getValueType();
4153   unsigned WideSize = VT.getVectorNumElements();
4154   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4155   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4156   SDLoc DL(V128Reg);
4157
4158   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4159 }
4160
4161 // Gather data to see if the operation can be modelled as a
4162 // shuffle in combination with VEXTs.
4163 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4164                                                   SelectionDAG &DAG) const {
4165   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4166   SDLoc dl(Op);
4167   EVT VT = Op.getValueType();
4168   unsigned NumElts = VT.getVectorNumElements();
4169
4170   struct ShuffleSourceInfo {
4171     SDValue Vec;
4172     unsigned MinElt;
4173     unsigned MaxElt;
4174
4175     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4176     // be compatible with the shuffle we intend to construct. As a result
4177     // ShuffleVec will be some sliding window into the original Vec.
4178     SDValue ShuffleVec;
4179
4180     // Code should guarantee that element i in Vec starts at element "WindowBase
4181     // + i * WindowScale in ShuffleVec".
4182     int WindowBase;
4183     int WindowScale;
4184
4185     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4186     ShuffleSourceInfo(SDValue Vec)
4187         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4188           WindowScale(1) {}
4189   };
4190
4191   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4192   // node.
4193   SmallVector<ShuffleSourceInfo, 2> Sources;
4194   for (unsigned i = 0; i < NumElts; ++i) {
4195     SDValue V = Op.getOperand(i);
4196     if (V.getOpcode() == ISD::UNDEF)
4197       continue;
4198     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4199       // A shuffle can only come from building a vector from various
4200       // elements of other vectors.
4201       return SDValue();
4202     }
4203
4204     // Add this element source to the list if it's not already there.
4205     SDValue SourceVec = V.getOperand(0);
4206     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4207     if (Source == Sources.end())
4208       Sources.push_back(ShuffleSourceInfo(SourceVec));
4209
4210     // Update the minimum and maximum lane number seen.
4211     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4212     Source->MinElt = std::min(Source->MinElt, EltNo);
4213     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4214   }
4215
4216   // Currently only do something sane when at most two source vectors
4217   // are involved.
4218   if (Sources.size() > 2)
4219     return SDValue();
4220
4221   // Find out the smallest element size among result and two sources, and use
4222   // it as element size to build the shuffle_vector.
4223   EVT SmallestEltTy = VT.getVectorElementType();
4224   for (auto &Source : Sources) {
4225     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4226     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4227       SmallestEltTy = SrcEltTy;
4228     }
4229   }
4230   unsigned ResMultiplier =
4231       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4232   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4233   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4234
4235   // If the source vector is too wide or too narrow, we may nevertheless be able
4236   // to construct a compatible shuffle either by concatenating it with UNDEF or
4237   // extracting a suitable range of elements.
4238   for (auto &Src : Sources) {
4239     EVT SrcVT = Src.ShuffleVec.getValueType();
4240
4241     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4242       continue;
4243
4244     // This stage of the search produces a source with the same element type as
4245     // the original, but with a total width matching the BUILD_VECTOR output.
4246     EVT EltVT = SrcVT.getVectorElementType();
4247     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT,
4248                                   VT.getSizeInBits() / EltVT.getSizeInBits());
4249
4250     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4251       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4252       // We can pad out the smaller vector for free, so if it's part of a
4253       // shuffle...
4254       Src.ShuffleVec =
4255           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4256                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4257       continue;
4258     }
4259
4260     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4261
4262     if (Src.MaxElt - Src.MinElt >= NumElts) {
4263       // Span too large for a VEXT to cope
4264       return SDValue();
4265     }
4266
4267     if (Src.MinElt >= NumElts) {
4268       // The extraction can just take the second half
4269       Src.ShuffleVec =
4270           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4271                       DAG.getIntPtrConstant(NumElts));
4272       Src.WindowBase = -NumElts;
4273     } else if (Src.MaxElt < NumElts) {
4274       // The extraction can just take the first half
4275       Src.ShuffleVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4276                                    Src.ShuffleVec, DAG.getIntPtrConstant(0));
4277     } else {
4278       // An actual VEXT is needed
4279       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT,
4280                                      Src.ShuffleVec, DAG.getIntPtrConstant(0));
4281       SDValue VEXTSrc2 =
4282           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4283                       DAG.getIntPtrConstant(NumElts));
4284       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4285
4286       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4287                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4288       Src.WindowBase = -Src.MinElt;
4289     }
4290   }
4291
4292   // Another possible incompatibility occurs from the vector element types. We
4293   // can fix this by bitcasting the source vectors to the same type we intend
4294   // for the shuffle.
4295   for (auto &Src : Sources) {
4296     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4297     if (SrcEltTy == SmallestEltTy)
4298       continue;
4299     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4300     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4301     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4302     Src.WindowBase *= Src.WindowScale;
4303   }
4304
4305   // Final sanity check before we try to actually produce a shuffle.
4306   DEBUG(
4307     for (auto Src : Sources)
4308       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4309   );
4310
4311   // The stars all align, our next step is to produce the mask for the shuffle.
4312   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4313   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4314   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4315     SDValue Entry = Op.getOperand(i);
4316     if (Entry.getOpcode() == ISD::UNDEF)
4317       continue;
4318
4319     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4320     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4321
4322     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4323     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4324     // segment.
4325     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4326     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4327                                VT.getVectorElementType().getSizeInBits());
4328     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4329
4330     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4331     // starting at the appropriate offset.
4332     int *LaneMask = &Mask[i * ResMultiplier];
4333
4334     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4335     ExtractBase += NumElts * (Src - Sources.begin());
4336     for (int j = 0; j < LanesDefined; ++j)
4337       LaneMask[j] = ExtractBase + j;
4338   }
4339
4340   // Final check before we try to produce nonsense...
4341   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4342     return SDValue();
4343
4344   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4345   for (unsigned i = 0; i < Sources.size(); ++i)
4346     ShuffleOps[i] = Sources[i].ShuffleVec;
4347
4348   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4349                                          ShuffleOps[1], &Mask[0]);
4350   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4351 }
4352
4353 // check if an EXT instruction can handle the shuffle mask when the
4354 // vector sources of the shuffle are the same.
4355 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4356   unsigned NumElts = VT.getVectorNumElements();
4357
4358   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4359   if (M[0] < 0)
4360     return false;
4361
4362   Imm = M[0];
4363
4364   // If this is a VEXT shuffle, the immediate value is the index of the first
4365   // element.  The other shuffle indices must be the successive elements after
4366   // the first one.
4367   unsigned ExpectedElt = Imm;
4368   for (unsigned i = 1; i < NumElts; ++i) {
4369     // Increment the expected index.  If it wraps around, just follow it
4370     // back to index zero and keep going.
4371     ++ExpectedElt;
4372     if (ExpectedElt == NumElts)
4373       ExpectedElt = 0;
4374
4375     if (M[i] < 0)
4376       continue; // ignore UNDEF indices
4377     if (ExpectedElt != static_cast<unsigned>(M[i]))
4378       return false;
4379   }
4380
4381   return true;
4382 }
4383
4384 // check if an EXT instruction can handle the shuffle mask when the
4385 // vector sources of the shuffle are different.
4386 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4387                       unsigned &Imm) {
4388   // Look for the first non-undef element.
4389   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4390       [](int Elt) {return Elt >= 0;});
4391
4392   // Benefit form APInt to handle overflow when calculating expected element.
4393   unsigned NumElts = VT.getVectorNumElements();
4394   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4395   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4396   // The following shuffle indices must be the successive elements after the
4397   // first real element.
4398   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4399       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4400   if (FirstWrongElt != M.end())
4401     return false;
4402
4403   // The index of an EXT is the first element if it is not UNDEF.
4404   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4405   // value of the first element.  E.g.
4406   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4407   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4408   // ExpectedElt is the last mask index plus 1.
4409   Imm = ExpectedElt.getZExtValue();
4410
4411   // There are two difference cases requiring to reverse input vectors.
4412   // For example, for vector <4 x i32> we have the following cases,
4413   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4414   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4415   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4416   // to reverse two input vectors.
4417   if (Imm < NumElts)
4418     ReverseEXT = true;
4419   else
4420     Imm -= NumElts;
4421
4422   return true;
4423 }
4424
4425 /// isREVMask - Check if a vector shuffle corresponds to a REV
4426 /// instruction with the specified blocksize.  (The order of the elements
4427 /// within each block of the vector is reversed.)
4428 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4429   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4430          "Only possible block sizes for REV are: 16, 32, 64");
4431
4432   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4433   if (EltSz == 64)
4434     return false;
4435
4436   unsigned NumElts = VT.getVectorNumElements();
4437   unsigned BlockElts = M[0] + 1;
4438   // If the first shuffle index is UNDEF, be optimistic.
4439   if (M[0] < 0)
4440     BlockElts = BlockSize / EltSz;
4441
4442   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4443     return false;
4444
4445   for (unsigned i = 0; i < NumElts; ++i) {
4446     if (M[i] < 0)
4447       continue; // ignore UNDEF indices
4448     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4449       return false;
4450   }
4451
4452   return true;
4453 }
4454
4455 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4456   unsigned NumElts = VT.getVectorNumElements();
4457   WhichResult = (M[0] == 0 ? 0 : 1);
4458   unsigned Idx = WhichResult * NumElts / 2;
4459   for (unsigned i = 0; i != NumElts; i += 2) {
4460     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4461         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4462       return false;
4463     Idx += 1;
4464   }
4465
4466   return true;
4467 }
4468
4469 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4470   unsigned NumElts = VT.getVectorNumElements();
4471   WhichResult = (M[0] == 0 ? 0 : 1);
4472   for (unsigned i = 0; i != NumElts; ++i) {
4473     if (M[i] < 0)
4474       continue; // ignore UNDEF indices
4475     if ((unsigned)M[i] != 2 * i + WhichResult)
4476       return false;
4477   }
4478
4479   return true;
4480 }
4481
4482 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4483   unsigned NumElts = VT.getVectorNumElements();
4484   WhichResult = (M[0] == 0 ? 0 : 1);
4485   for (unsigned i = 0; i < NumElts; i += 2) {
4486     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4487         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4488       return false;
4489   }
4490   return true;
4491 }
4492
4493 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4494 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4495 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4496 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4497   unsigned NumElts = VT.getVectorNumElements();
4498   WhichResult = (M[0] == 0 ? 0 : 1);
4499   unsigned Idx = WhichResult * NumElts / 2;
4500   for (unsigned i = 0; i != NumElts; i += 2) {
4501     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4502         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4503       return false;
4504     Idx += 1;
4505   }
4506
4507   return true;
4508 }
4509
4510 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4511 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4512 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4513 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4514   unsigned Half = VT.getVectorNumElements() / 2;
4515   WhichResult = (M[0] == 0 ? 0 : 1);
4516   for (unsigned j = 0; j != 2; ++j) {
4517     unsigned Idx = WhichResult;
4518     for (unsigned i = 0; i != Half; ++i) {
4519       int MIdx = M[i + j * Half];
4520       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4521         return false;
4522       Idx += 2;
4523     }
4524   }
4525
4526   return true;
4527 }
4528
4529 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4530 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4531 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4532 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4533   unsigned NumElts = VT.getVectorNumElements();
4534   WhichResult = (M[0] == 0 ? 0 : 1);
4535   for (unsigned i = 0; i < NumElts; i += 2) {
4536     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4537         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4538       return false;
4539   }
4540   return true;
4541 }
4542
4543 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4544                       bool &DstIsLeft, int &Anomaly) {
4545   if (M.size() != static_cast<size_t>(NumInputElements))
4546     return false;
4547
4548   int NumLHSMatch = 0, NumRHSMatch = 0;
4549   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4550
4551   for (int i = 0; i < NumInputElements; ++i) {
4552     if (M[i] == -1) {
4553       ++NumLHSMatch;
4554       ++NumRHSMatch;
4555       continue;
4556     }
4557
4558     if (M[i] == i)
4559       ++NumLHSMatch;
4560     else
4561       LastLHSMismatch = i;
4562
4563     if (M[i] == i + NumInputElements)
4564       ++NumRHSMatch;
4565     else
4566       LastRHSMismatch = i;
4567   }
4568
4569   if (NumLHSMatch == NumInputElements - 1) {
4570     DstIsLeft = true;
4571     Anomaly = LastLHSMismatch;
4572     return true;
4573   } else if (NumRHSMatch == NumInputElements - 1) {
4574     DstIsLeft = false;
4575     Anomaly = LastRHSMismatch;
4576     return true;
4577   }
4578
4579   return false;
4580 }
4581
4582 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4583   if (VT.getSizeInBits() != 128)
4584     return false;
4585
4586   unsigned NumElts = VT.getVectorNumElements();
4587
4588   for (int I = 0, E = NumElts / 2; I != E; I++) {
4589     if (Mask[I] != I)
4590       return false;
4591   }
4592
4593   int Offset = NumElts / 2;
4594   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4595     if (Mask[I] != I + SplitLHS * Offset)
4596       return false;
4597   }
4598
4599   return true;
4600 }
4601
4602 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4603   SDLoc DL(Op);
4604   EVT VT = Op.getValueType();
4605   SDValue V0 = Op.getOperand(0);
4606   SDValue V1 = Op.getOperand(1);
4607   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4608
4609   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4610       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4611     return SDValue();
4612
4613   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4614
4615   if (!isConcatMask(Mask, VT, SplitV0))
4616     return SDValue();
4617
4618   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4619                                 VT.getVectorNumElements() / 2);
4620   if (SplitV0) {
4621     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4622                      DAG.getConstant(0, MVT::i64));
4623   }
4624   if (V1.getValueType().getSizeInBits() == 128) {
4625     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4626                      DAG.getConstant(0, MVT::i64));
4627   }
4628   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4629 }
4630
4631 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4632 /// the specified operations to build the shuffle.
4633 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4634                                       SDValue RHS, SelectionDAG &DAG,
4635                                       SDLoc dl) {
4636   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4637   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4638   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4639
4640   enum {
4641     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4642     OP_VREV,
4643     OP_VDUP0,
4644     OP_VDUP1,
4645     OP_VDUP2,
4646     OP_VDUP3,
4647     OP_VEXT1,
4648     OP_VEXT2,
4649     OP_VEXT3,
4650     OP_VUZPL, // VUZP, left result
4651     OP_VUZPR, // VUZP, right result
4652     OP_VZIPL, // VZIP, left result
4653     OP_VZIPR, // VZIP, right result
4654     OP_VTRNL, // VTRN, left result
4655     OP_VTRNR  // VTRN, right result
4656   };
4657
4658   if (OpNum == OP_COPY) {
4659     if (LHSID == (1 * 9 + 2) * 9 + 3)
4660       return LHS;
4661     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
4662     return RHS;
4663   }
4664
4665   SDValue OpLHS, OpRHS;
4666   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4667   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4668   EVT VT = OpLHS.getValueType();
4669
4670   switch (OpNum) {
4671   default:
4672     llvm_unreachable("Unknown shuffle opcode!");
4673   case OP_VREV:
4674     // VREV divides the vector in half and swaps within the half.
4675     if (VT.getVectorElementType() == MVT::i32 ||
4676         VT.getVectorElementType() == MVT::f32)
4677       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
4678     // vrev <4 x i16> -> REV32
4679     if (VT.getVectorElementType() == MVT::i16)
4680       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
4681     // vrev <4 x i8> -> REV16
4682     assert(VT.getVectorElementType() == MVT::i8);
4683     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
4684   case OP_VDUP0:
4685   case OP_VDUP1:
4686   case OP_VDUP2:
4687   case OP_VDUP3: {
4688     EVT EltTy = VT.getVectorElementType();
4689     unsigned Opcode;
4690     if (EltTy == MVT::i8)
4691       Opcode = AArch64ISD::DUPLANE8;
4692     else if (EltTy == MVT::i16)
4693       Opcode = AArch64ISD::DUPLANE16;
4694     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
4695       Opcode = AArch64ISD::DUPLANE32;
4696     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
4697       Opcode = AArch64ISD::DUPLANE64;
4698     else
4699       llvm_unreachable("Invalid vector element type?");
4700
4701     if (VT.getSizeInBits() == 64)
4702       OpLHS = WidenVector(OpLHS, DAG);
4703     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
4704     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
4705   }
4706   case OP_VEXT1:
4707   case OP_VEXT2:
4708   case OP_VEXT3: {
4709     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
4710     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
4711                        DAG.getConstant(Imm, MVT::i32));
4712   }
4713   case OP_VUZPL:
4714     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
4715                        OpRHS);
4716   case OP_VUZPR:
4717     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
4718                        OpRHS);
4719   case OP_VZIPL:
4720     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
4721                        OpRHS);
4722   case OP_VZIPR:
4723     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
4724                        OpRHS);
4725   case OP_VTRNL:
4726     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
4727                        OpRHS);
4728   case OP_VTRNR:
4729     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
4730                        OpRHS);
4731   }
4732 }
4733
4734 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
4735                            SelectionDAG &DAG) {
4736   // Check to see if we can use the TBL instruction.
4737   SDValue V1 = Op.getOperand(0);
4738   SDValue V2 = Op.getOperand(1);
4739   SDLoc DL(Op);
4740
4741   EVT EltVT = Op.getValueType().getVectorElementType();
4742   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
4743
4744   SmallVector<SDValue, 8> TBLMask;
4745   for (int Val : ShuffleMask) {
4746     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
4747       unsigned Offset = Byte + Val * BytesPerElt;
4748       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
4749     }
4750   }
4751
4752   MVT IndexVT = MVT::v8i8;
4753   unsigned IndexLen = 8;
4754   if (Op.getValueType().getSizeInBits() == 128) {
4755     IndexVT = MVT::v16i8;
4756     IndexLen = 16;
4757   }
4758
4759   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
4760   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
4761
4762   SDValue Shuffle;
4763   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
4764     if (IndexLen == 8)
4765       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
4766     Shuffle = DAG.getNode(
4767         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4768         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4769         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4770                     makeArrayRef(TBLMask.data(), IndexLen)));
4771   } else {
4772     if (IndexLen == 8) {
4773       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
4774       Shuffle = DAG.getNode(
4775           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4776           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
4777           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4778                       makeArrayRef(TBLMask.data(), IndexLen)));
4779     } else {
4780       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
4781       // cannot currently represent the register constraints on the input
4782       // table registers.
4783       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
4784       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4785       //                               &TBLMask[0], IndexLen));
4786       Shuffle = DAG.getNode(
4787           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
4788           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
4789           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
4790                       makeArrayRef(TBLMask.data(), IndexLen)));
4791     }
4792   }
4793   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
4794 }
4795
4796 static unsigned getDUPLANEOp(EVT EltType) {
4797   if (EltType == MVT::i8)
4798     return AArch64ISD::DUPLANE8;
4799   if (EltType == MVT::i16)
4800     return AArch64ISD::DUPLANE16;
4801   if (EltType == MVT::i32 || EltType == MVT::f32)
4802     return AArch64ISD::DUPLANE32;
4803   if (EltType == MVT::i64 || EltType == MVT::f64)
4804     return AArch64ISD::DUPLANE64;
4805
4806   llvm_unreachable("Invalid vector element type?");
4807 }
4808
4809 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4810                                                    SelectionDAG &DAG) const {
4811   SDLoc dl(Op);
4812   EVT VT = Op.getValueType();
4813
4814   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
4815
4816   // Convert shuffles that are directly supported on NEON to target-specific
4817   // DAG nodes, instead of keeping them as shuffles and matching them again
4818   // during code selection.  This is more efficient and avoids the possibility
4819   // of inconsistencies between legalization and selection.
4820   ArrayRef<int> ShuffleMask = SVN->getMask();
4821
4822   SDValue V1 = Op.getOperand(0);
4823   SDValue V2 = Op.getOperand(1);
4824
4825   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
4826                                        V1.getValueType().getSimpleVT())) {
4827     int Lane = SVN->getSplatIndex();
4828     // If this is undef splat, generate it via "just" vdup, if possible.
4829     if (Lane == -1)
4830       Lane = 0;
4831
4832     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
4833       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
4834                          V1.getOperand(0));
4835     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
4836     // constant. If so, we can just reference the lane's definition directly.
4837     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
4838         !isa<ConstantSDNode>(V1.getOperand(Lane)))
4839       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
4840
4841     // Otherwise, duplicate from the lane of the input vector.
4842     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
4843
4844     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
4845     // to make a vector of the same size as this SHUFFLE. We can ignore the
4846     // extract entirely, and canonicalise the concat using WidenVector.
4847     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
4848       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
4849       V1 = V1.getOperand(0);
4850     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
4851       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
4852       Lane -= Idx * VT.getVectorNumElements() / 2;
4853       V1 = WidenVector(V1.getOperand(Idx), DAG);
4854     } else if (VT.getSizeInBits() == 64)
4855       V1 = WidenVector(V1, DAG);
4856
4857     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
4858   }
4859
4860   if (isREVMask(ShuffleMask, VT, 64))
4861     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
4862   if (isREVMask(ShuffleMask, VT, 32))
4863     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
4864   if (isREVMask(ShuffleMask, VT, 16))
4865     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
4866
4867   bool ReverseEXT = false;
4868   unsigned Imm;
4869   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
4870     if (ReverseEXT)
4871       std::swap(V1, V2);
4872     Imm *= getExtFactor(V1);
4873     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
4874                        DAG.getConstant(Imm, MVT::i32));
4875   } else if (V2->getOpcode() == ISD::UNDEF &&
4876              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
4877     Imm *= getExtFactor(V1);
4878     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
4879                        DAG.getConstant(Imm, MVT::i32));
4880   }
4881
4882   unsigned WhichResult;
4883   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
4884     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4885     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4886   }
4887   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
4888     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4889     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4890   }
4891   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
4892     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4893     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
4894   }
4895
4896   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4897     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
4898     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4899   }
4900   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4901     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
4902     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4903   }
4904   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
4905     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
4906     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
4907   }
4908
4909   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
4910   if (Concat.getNode())
4911     return Concat;
4912
4913   bool DstIsLeft;
4914   int Anomaly;
4915   int NumInputElements = V1.getValueType().getVectorNumElements();
4916   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
4917     SDValue DstVec = DstIsLeft ? V1 : V2;
4918     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
4919
4920     SDValue SrcVec = V1;
4921     int SrcLane = ShuffleMask[Anomaly];
4922     if (SrcLane >= NumInputElements) {
4923       SrcVec = V2;
4924       SrcLane -= VT.getVectorNumElements();
4925     }
4926     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
4927
4928     EVT ScalarVT = VT.getVectorElementType();
4929     if (ScalarVT.getSizeInBits() < 32)
4930       ScalarVT = MVT::i32;
4931
4932     return DAG.getNode(
4933         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
4934         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
4935         DstLaneV);
4936   }
4937
4938   // If the shuffle is not directly supported and it has 4 elements, use
4939   // the PerfectShuffle-generated table to synthesize it from other shuffles.
4940   unsigned NumElts = VT.getVectorNumElements();
4941   if (NumElts == 4) {
4942     unsigned PFIndexes[4];
4943     for (unsigned i = 0; i != 4; ++i) {
4944       if (ShuffleMask[i] < 0)
4945         PFIndexes[i] = 8;
4946       else
4947         PFIndexes[i] = ShuffleMask[i];
4948     }
4949
4950     // Compute the index in the perfect shuffle table.
4951     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
4952                             PFIndexes[2] * 9 + PFIndexes[3];
4953     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4954     unsigned Cost = (PFEntry >> 30);
4955
4956     if (Cost <= 4)
4957       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4958   }
4959
4960   return GenerateTBL(Op, ShuffleMask, DAG);
4961 }
4962
4963 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
4964                                APInt &UndefBits) {
4965   EVT VT = BVN->getValueType(0);
4966   APInt SplatBits, SplatUndef;
4967   unsigned SplatBitSize;
4968   bool HasAnyUndefs;
4969   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4970     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
4971
4972     for (unsigned i = 0; i < NumSplats; ++i) {
4973       CnstBits <<= SplatBitSize;
4974       UndefBits <<= SplatBitSize;
4975       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
4976       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
4977     }
4978
4979     return true;
4980   }
4981
4982   return false;
4983 }
4984
4985 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
4986                                               SelectionDAG &DAG) const {
4987   BuildVectorSDNode *BVN =
4988       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
4989   SDValue LHS = Op.getOperand(0);
4990   SDLoc dl(Op);
4991   EVT VT = Op.getValueType();
4992
4993   if (!BVN)
4994     return Op;
4995
4996   APInt CnstBits(VT.getSizeInBits(), 0);
4997   APInt UndefBits(VT.getSizeInBits(), 0);
4998   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
4999     // We only have BIC vector immediate instruction, which is and-not.
5000     CnstBits = ~CnstBits;
5001
5002     // We make use of a little bit of goto ickiness in order to avoid having to
5003     // duplicate the immediate matching logic for the undef toggled case.
5004     bool SecondTry = false;
5005   AttemptModImm:
5006
5007     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5008       CnstBits = CnstBits.zextOrTrunc(64);
5009       uint64_t CnstVal = CnstBits.getZExtValue();
5010
5011       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5012         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5013         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5014         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5015                                   DAG.getConstant(CnstVal, MVT::i32),
5016                                   DAG.getConstant(0, MVT::i32));
5017         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5018       }
5019
5020       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5021         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5022         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5023         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5024                                   DAG.getConstant(CnstVal, MVT::i32),
5025                                   DAG.getConstant(8, MVT::i32));
5026         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5027       }
5028
5029       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5030         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5031         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5032         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5033                                   DAG.getConstant(CnstVal, MVT::i32),
5034                                   DAG.getConstant(16, MVT::i32));
5035         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5036       }
5037
5038       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5039         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5040         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5041         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5042                                   DAG.getConstant(CnstVal, MVT::i32),
5043                                   DAG.getConstant(24, MVT::i32));
5044         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5045       }
5046
5047       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5048         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5049         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5050         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5051                                   DAG.getConstant(CnstVal, MVT::i32),
5052                                   DAG.getConstant(0, MVT::i32));
5053         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5054       }
5055
5056       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5057         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5058         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5059         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5060                                   DAG.getConstant(CnstVal, MVT::i32),
5061                                   DAG.getConstant(8, MVT::i32));
5062         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5063       }
5064     }
5065
5066     if (SecondTry)
5067       goto FailedModImm;
5068     SecondTry = true;
5069     CnstBits = ~UndefBits;
5070     goto AttemptModImm;
5071   }
5072
5073 // We can always fall back to a non-immediate AND.
5074 FailedModImm:
5075   return Op;
5076 }
5077
5078 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5079 // consists of only the same constant int value, returned in reference arg
5080 // ConstVal
5081 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5082                                      uint64_t &ConstVal) {
5083   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5084   if (!Bvec)
5085     return false;
5086   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5087   if (!FirstElt)
5088     return false;
5089   EVT VT = Bvec->getValueType(0);
5090   unsigned NumElts = VT.getVectorNumElements();
5091   for (unsigned i = 1; i < NumElts; ++i)
5092     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5093       return false;
5094   ConstVal = FirstElt->getZExtValue();
5095   return true;
5096 }
5097
5098 static unsigned getIntrinsicID(const SDNode *N) {
5099   unsigned Opcode = N->getOpcode();
5100   switch (Opcode) {
5101   default:
5102     return Intrinsic::not_intrinsic;
5103   case ISD::INTRINSIC_WO_CHAIN: {
5104     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5105     if (IID < Intrinsic::num_intrinsics)
5106       return IID;
5107     return Intrinsic::not_intrinsic;
5108   }
5109   }
5110 }
5111
5112 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5113 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5114 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5115 // Also, logical shift right -> sri, with the same structure.
5116 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5117   EVT VT = N->getValueType(0);
5118
5119   if (!VT.isVector())
5120     return SDValue();
5121
5122   SDLoc DL(N);
5123
5124   // Is the first op an AND?
5125   const SDValue And = N->getOperand(0);
5126   if (And.getOpcode() != ISD::AND)
5127     return SDValue();
5128
5129   // Is the second op an shl or lshr?
5130   SDValue Shift = N->getOperand(1);
5131   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5132   // or AArch64ISD::VLSHR vector, #shift
5133   unsigned ShiftOpc = Shift.getOpcode();
5134   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5135     return SDValue();
5136   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5137
5138   // Is the shift amount constant?
5139   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5140   if (!C2node)
5141     return SDValue();
5142
5143   // Is the and mask vector all constant?
5144   uint64_t C1;
5145   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5146     return SDValue();
5147
5148   // Is C1 == ~C2, taking into account how much one can shift elements of a
5149   // particular size?
5150   uint64_t C2 = C2node->getZExtValue();
5151   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5152   if (C2 > ElemSizeInBits)
5153     return SDValue();
5154   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5155   if ((C1 & ElemMask) != (~C2 & ElemMask))
5156     return SDValue();
5157
5158   SDValue X = And.getOperand(0);
5159   SDValue Y = Shift.getOperand(0);
5160
5161   unsigned Intrin =
5162       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5163   SDValue ResultSLI =
5164       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5165                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5166
5167   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5168   DEBUG(N->dump(&DAG));
5169   DEBUG(dbgs() << "into: \n");
5170   DEBUG(ResultSLI->dump(&DAG));
5171
5172   ++NumShiftInserts;
5173   return ResultSLI;
5174 }
5175
5176 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5177                                              SelectionDAG &DAG) const {
5178   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5179   if (EnableAArch64SlrGeneration) {
5180     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5181     if (Res.getNode())
5182       return Res;
5183   }
5184
5185   BuildVectorSDNode *BVN =
5186       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5187   SDValue LHS = Op.getOperand(1);
5188   SDLoc dl(Op);
5189   EVT VT = Op.getValueType();
5190
5191   // OR commutes, so try swapping the operands.
5192   if (!BVN) {
5193     LHS = Op.getOperand(0);
5194     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5195   }
5196   if (!BVN)
5197     return Op;
5198
5199   APInt CnstBits(VT.getSizeInBits(), 0);
5200   APInt UndefBits(VT.getSizeInBits(), 0);
5201   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5202     // We make use of a little bit of goto ickiness in order to avoid having to
5203     // duplicate the immediate matching logic for the undef toggled case.
5204     bool SecondTry = false;
5205   AttemptModImm:
5206
5207     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5208       CnstBits = CnstBits.zextOrTrunc(64);
5209       uint64_t CnstVal = CnstBits.getZExtValue();
5210
5211       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5212         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5213         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5214         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5215                                   DAG.getConstant(CnstVal, MVT::i32),
5216                                   DAG.getConstant(0, MVT::i32));
5217         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5218       }
5219
5220       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5221         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5222         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5223         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5224                                   DAG.getConstant(CnstVal, MVT::i32),
5225                                   DAG.getConstant(8, MVT::i32));
5226         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5227       }
5228
5229       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5230         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5231         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5232         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5233                                   DAG.getConstant(CnstVal, MVT::i32),
5234                                   DAG.getConstant(16, MVT::i32));
5235         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5236       }
5237
5238       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5239         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5240         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5241         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5242                                   DAG.getConstant(CnstVal, MVT::i32),
5243                                   DAG.getConstant(24, MVT::i32));
5244         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5245       }
5246
5247       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5248         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5249         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5250         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5251                                   DAG.getConstant(CnstVal, MVT::i32),
5252                                   DAG.getConstant(0, MVT::i32));
5253         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5254       }
5255
5256       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5257         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5258         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5259         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5260                                   DAG.getConstant(CnstVal, MVT::i32),
5261                                   DAG.getConstant(8, MVT::i32));
5262         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5263       }
5264     }
5265
5266     if (SecondTry)
5267       goto FailedModImm;
5268     SecondTry = true;
5269     CnstBits = UndefBits;
5270     goto AttemptModImm;
5271   }
5272
5273 // We can always fall back to a non-immediate OR.
5274 FailedModImm:
5275   return Op;
5276 }
5277
5278 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5279 // be truncated to fit element width.
5280 static SDValue NormalizeBuildVector(SDValue Op,
5281                                     SelectionDAG &DAG) {
5282   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5283   SDLoc dl(Op);
5284   EVT VT = Op.getValueType();
5285   EVT EltTy= VT.getVectorElementType();
5286
5287   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5288     return Op;
5289
5290   SmallVector<SDValue, 16> Ops;
5291   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5292     SDValue Lane = Op.getOperand(I);
5293     if (Lane.getOpcode() == ISD::Constant) {
5294       APInt LowBits(EltTy.getSizeInBits(),
5295                     cast<ConstantSDNode>(Lane)->getZExtValue());
5296       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5297     }
5298     Ops.push_back(Lane);
5299   }
5300   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5301 }
5302
5303 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5304                                                  SelectionDAG &DAG) const {
5305   SDLoc dl(Op);
5306   EVT VT = Op.getValueType();
5307   Op = NormalizeBuildVector(Op, DAG);
5308   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5309
5310   APInt CnstBits(VT.getSizeInBits(), 0);
5311   APInt UndefBits(VT.getSizeInBits(), 0);
5312   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5313     // We make use of a little bit of goto ickiness in order to avoid having to
5314     // duplicate the immediate matching logic for the undef toggled case.
5315     bool SecondTry = false;
5316   AttemptModImm:
5317
5318     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5319       CnstBits = CnstBits.zextOrTrunc(64);
5320       uint64_t CnstVal = CnstBits.getZExtValue();
5321
5322       // Certain magic vector constants (used to express things like NOT
5323       // and NEG) are passed through unmodified.  This allows codegen patterns
5324       // for these operations to match.  Special-purpose patterns will lower
5325       // these immediates to MOVIs if it proves necessary.
5326       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5327         return Op;
5328
5329       // The many faces of MOVI...
5330       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5331         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5332         if (VT.getSizeInBits() == 128) {
5333           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5334                                     DAG.getConstant(CnstVal, MVT::i32));
5335           return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5336         }
5337
5338         // Support the V64 version via subregister insertion.
5339         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5340                                   DAG.getConstant(CnstVal, MVT::i32));
5341         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5342       }
5343
5344       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5345         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5346         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5347         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5348                                   DAG.getConstant(CnstVal, MVT::i32),
5349                                   DAG.getConstant(0, MVT::i32));
5350         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5351       }
5352
5353       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5354         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5355         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5356         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5357                                   DAG.getConstant(CnstVal, MVT::i32),
5358                                   DAG.getConstant(8, MVT::i32));
5359         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5360       }
5361
5362       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5363         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5364         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5365         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5366                                   DAG.getConstant(CnstVal, MVT::i32),
5367                                   DAG.getConstant(16, MVT::i32));
5368         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5369       }
5370
5371       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5372         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5373         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5374         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5375                                   DAG.getConstant(CnstVal, MVT::i32),
5376                                   DAG.getConstant(24, MVT::i32));
5377         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5378       }
5379
5380       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5381         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5382         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5383         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5384                                   DAG.getConstant(CnstVal, MVT::i32),
5385                                   DAG.getConstant(0, MVT::i32));
5386         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5387       }
5388
5389       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5390         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5391         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5392         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5393                                   DAG.getConstant(CnstVal, MVT::i32),
5394                                   DAG.getConstant(8, MVT::i32));
5395         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5396       }
5397
5398       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5399         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5400         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5401         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5402                                   DAG.getConstant(CnstVal, MVT::i32),
5403                                   DAG.getConstant(264, MVT::i32));
5404         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5405       }
5406
5407       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5408         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5409         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5410         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5411                                   DAG.getConstant(CnstVal, MVT::i32),
5412                                   DAG.getConstant(272, MVT::i32));
5413         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5414       }
5415
5416       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5417         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5418         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5419         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5420                                   DAG.getConstant(CnstVal, MVT::i32));
5421         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5422       }
5423
5424       // The few faces of FMOV...
5425       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5426         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5427         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5428         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5429                                   DAG.getConstant(CnstVal, MVT::i32));
5430         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5431       }
5432
5433       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5434           VT.getSizeInBits() == 128) {
5435         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5436         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5437                                   DAG.getConstant(CnstVal, MVT::i32));
5438         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5439       }
5440
5441       // The many faces of MVNI...
5442       CnstVal = ~CnstVal;
5443       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5444         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5445         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5446         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5447                                   DAG.getConstant(CnstVal, MVT::i32),
5448                                   DAG.getConstant(0, MVT::i32));
5449         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5450       }
5451
5452       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5453         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5454         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5455         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5456                                   DAG.getConstant(CnstVal, MVT::i32),
5457                                   DAG.getConstant(8, MVT::i32));
5458         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5459       }
5460
5461       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5462         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5463         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5464         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5465                                   DAG.getConstant(CnstVal, MVT::i32),
5466                                   DAG.getConstant(16, MVT::i32));
5467         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5468       }
5469
5470       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5471         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5472         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5473         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5474                                   DAG.getConstant(CnstVal, MVT::i32),
5475                                   DAG.getConstant(24, MVT::i32));
5476         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5477       }
5478
5479       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5480         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5481         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5482         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5483                                   DAG.getConstant(CnstVal, MVT::i32),
5484                                   DAG.getConstant(0, MVT::i32));
5485         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5486       }
5487
5488       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5489         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5490         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5491         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5492                                   DAG.getConstant(CnstVal, MVT::i32),
5493                                   DAG.getConstant(8, MVT::i32));
5494         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5495       }
5496
5497       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5498         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5499         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5500         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5501                                   DAG.getConstant(CnstVal, MVT::i32),
5502                                   DAG.getConstant(264, MVT::i32));
5503         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5504       }
5505
5506       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5507         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5508         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5509         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5510                                   DAG.getConstant(CnstVal, MVT::i32),
5511                                   DAG.getConstant(272, MVT::i32));
5512         return DAG.getNode(ISD::BITCAST, dl, VT, Mov);
5513       }
5514     }
5515
5516     if (SecondTry)
5517       goto FailedModImm;
5518     SecondTry = true;
5519     CnstBits = UndefBits;
5520     goto AttemptModImm;
5521   }
5522 FailedModImm:
5523
5524   // Scan through the operands to find some interesting properties we can
5525   // exploit:
5526   //   1) If only one value is used, we can use a DUP, or
5527   //   2) if only the low element is not undef, we can just insert that, or
5528   //   3) if only one constant value is used (w/ some non-constant lanes),
5529   //      we can splat the constant value into the whole vector then fill
5530   //      in the non-constant lanes.
5531   //   4) FIXME: If different constant values are used, but we can intelligently
5532   //             select the values we'll be overwriting for the non-constant
5533   //             lanes such that we can directly materialize the vector
5534   //             some other way (MOVI, e.g.), we can be sneaky.
5535   unsigned NumElts = VT.getVectorNumElements();
5536   bool isOnlyLowElement = true;
5537   bool usesOnlyOneValue = true;
5538   bool usesOnlyOneConstantValue = true;
5539   bool isConstant = true;
5540   unsigned NumConstantLanes = 0;
5541   SDValue Value;
5542   SDValue ConstantValue;
5543   for (unsigned i = 0; i < NumElts; ++i) {
5544     SDValue V = Op.getOperand(i);
5545     if (V.getOpcode() == ISD::UNDEF)
5546       continue;
5547     if (i > 0)
5548       isOnlyLowElement = false;
5549     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5550       isConstant = false;
5551
5552     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5553       ++NumConstantLanes;
5554       if (!ConstantValue.getNode())
5555         ConstantValue = V;
5556       else if (ConstantValue != V)
5557         usesOnlyOneConstantValue = false;
5558     }
5559
5560     if (!Value.getNode())
5561       Value = V;
5562     else if (V != Value)
5563       usesOnlyOneValue = false;
5564   }
5565
5566   if (!Value.getNode())
5567     return DAG.getUNDEF(VT);
5568
5569   if (isOnlyLowElement)
5570     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5571
5572   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5573   // i32 and try again.
5574   if (usesOnlyOneValue) {
5575     if (!isConstant) {
5576       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5577           Value.getValueType() != VT)
5578         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5579
5580       // This is actually a DUPLANExx operation, which keeps everything vectory.
5581
5582       // DUPLANE works on 128-bit vectors, widen it if necessary.
5583       SDValue Lane = Value.getOperand(1);
5584       Value = Value.getOperand(0);
5585       if (Value.getValueType().getSizeInBits() == 64)
5586         Value = WidenVector(Value, DAG);
5587
5588       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5589       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5590     }
5591
5592     if (VT.getVectorElementType().isFloatingPoint()) {
5593       SmallVector<SDValue, 8> Ops;
5594       MVT NewType =
5595           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5596       for (unsigned i = 0; i < NumElts; ++i)
5597         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5598       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5599       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5600       Val = LowerBUILD_VECTOR(Val, DAG);
5601       if (Val.getNode())
5602         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5603     }
5604   }
5605
5606   // If there was only one constant value used and for more than one lane,
5607   // start by splatting that value, then replace the non-constant lanes. This
5608   // is better than the default, which will perform a separate initialization
5609   // for each lane.
5610   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5611     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5612     // Now insert the non-constant lanes.
5613     for (unsigned i = 0; i < NumElts; ++i) {
5614       SDValue V = Op.getOperand(i);
5615       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5616       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5617         // Note that type legalization likely mucked about with the VT of the
5618         // source operand, so we may have to convert it here before inserting.
5619         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5620       }
5621     }
5622     return Val;
5623   }
5624
5625   // If all elements are constants and the case above didn't get hit, fall back
5626   // to the default expansion, which will generate a load from the constant
5627   // pool.
5628   if (isConstant)
5629     return SDValue();
5630
5631   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5632   if (NumElts >= 4) {
5633     SDValue shuffle = ReconstructShuffle(Op, DAG);
5634     if (shuffle != SDValue())
5635       return shuffle;
5636   }
5637
5638   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5639   // know the default expansion would otherwise fall back on something even
5640   // worse. For a vector with one or two non-undef values, that's
5641   // scalar_to_vector for the elements followed by a shuffle (provided the
5642   // shuffle is valid for the target) and materialization element by element
5643   // on the stack followed by a load for everything else.
5644   if (!isConstant && !usesOnlyOneValue) {
5645     SDValue Vec = DAG.getUNDEF(VT);
5646     SDValue Op0 = Op.getOperand(0);
5647     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
5648     unsigned i = 0;
5649     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
5650     // a) Avoid a RMW dependency on the full vector register, and
5651     // b) Allow the register coalescer to fold away the copy if the
5652     //    value is already in an S or D register.
5653     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
5654       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
5655       MachineSDNode *N =
5656           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
5657                              DAG.getTargetConstant(SubIdx, MVT::i32));
5658       Vec = SDValue(N, 0);
5659       ++i;
5660     }
5661     for (; i < NumElts; ++i) {
5662       SDValue V = Op.getOperand(i);
5663       if (V.getOpcode() == ISD::UNDEF)
5664         continue;
5665       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5666       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5667     }
5668     return Vec;
5669   }
5670
5671   // Just use the default expansion. We failed to find a better alternative.
5672   return SDValue();
5673 }
5674
5675 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
5676                                                       SelectionDAG &DAG) const {
5677   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
5678
5679   // Check for non-constant or out of range lane.
5680   EVT VT = Op.getOperand(0).getValueType();
5681   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
5682   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5683     return SDValue();
5684
5685
5686   // Insertion/extraction are legal for V128 types.
5687   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5688       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5689     return Op;
5690
5691   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5692       VT != MVT::v1i64 && VT != MVT::v2f32)
5693     return SDValue();
5694
5695   // For V64 types, we perform insertion by expanding the value
5696   // to a V128 type and perform the insertion on that.
5697   SDLoc DL(Op);
5698   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5699   EVT WideTy = WideVec.getValueType();
5700
5701   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
5702                              Op.getOperand(1), Op.getOperand(2));
5703   // Re-narrow the resultant vector.
5704   return NarrowVector(Node, DAG);
5705 }
5706
5707 SDValue
5708 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5709                                                SelectionDAG &DAG) const {
5710   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
5711
5712   // Check for non-constant or out of range lane.
5713   EVT VT = Op.getOperand(0).getValueType();
5714   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5715   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
5716     return SDValue();
5717
5718
5719   // Insertion/extraction are legal for V128 types.
5720   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
5721       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64)
5722     return Op;
5723
5724   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
5725       VT != MVT::v1i64 && VT != MVT::v2f32)
5726     return SDValue();
5727
5728   // For V64 types, we perform extraction by expanding the value
5729   // to a V128 type and perform the extraction on that.
5730   SDLoc DL(Op);
5731   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
5732   EVT WideTy = WideVec.getValueType();
5733
5734   EVT ExtrTy = WideTy.getVectorElementType();
5735   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
5736     ExtrTy = MVT::i32;
5737
5738   // For extractions, we just return the result directly.
5739   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
5740                      Op.getOperand(1));
5741 }
5742
5743 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
5744                                                       SelectionDAG &DAG) const {
5745   EVT VT = Op.getOperand(0).getValueType();
5746   SDLoc dl(Op);
5747   // Just in case...
5748   if (!VT.isVector())
5749     return SDValue();
5750
5751   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5752   if (!Cst)
5753     return SDValue();
5754   unsigned Val = Cst->getZExtValue();
5755
5756   unsigned Size = Op.getValueType().getSizeInBits();
5757   if (Val == 0) {
5758     switch (Size) {
5759     case 8:
5760       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
5761                                         Op.getOperand(0));
5762     case 16:
5763       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
5764                                         Op.getOperand(0));
5765     case 32:
5766       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
5767                                         Op.getOperand(0));
5768     case 64:
5769       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
5770                                         Op.getOperand(0));
5771     default:
5772       llvm_unreachable("Unexpected vector type in extract_subvector!");
5773     }
5774   }
5775   // If this is extracting the upper 64-bits of a 128-bit vector, we match
5776   // that directly.
5777   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
5778     return Op;
5779
5780   return SDValue();
5781 }
5782
5783 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5784                                                EVT VT) const {
5785   if (VT.getVectorNumElements() == 4 &&
5786       (VT.is128BitVector() || VT.is64BitVector())) {
5787     unsigned PFIndexes[4];
5788     for (unsigned i = 0; i != 4; ++i) {
5789       if (M[i] < 0)
5790         PFIndexes[i] = 8;
5791       else
5792         PFIndexes[i] = M[i];
5793     }
5794
5795     // Compute the index in the perfect shuffle table.
5796     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5797                             PFIndexes[2] * 9 + PFIndexes[3];
5798     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5799     unsigned Cost = (PFEntry >> 30);
5800
5801     if (Cost <= 4)
5802       return true;
5803   }
5804
5805   bool DummyBool;
5806   int DummyInt;
5807   unsigned DummyUnsigned;
5808
5809   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
5810           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
5811           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
5812           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
5813           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
5814           isZIPMask(M, VT, DummyUnsigned) ||
5815           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
5816           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
5817           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
5818           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
5819           isConcatMask(M, VT, VT.getSizeInBits() == 128));
5820 }
5821
5822 /// getVShiftImm - Check if this is a valid build_vector for the immediate
5823 /// operand of a vector shift operation, where all the elements of the
5824 /// build_vector must have the same constant integer value.
5825 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
5826   // Ignore bit_converts.
5827   while (Op.getOpcode() == ISD::BITCAST)
5828     Op = Op.getOperand(0);
5829   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
5830   APInt SplatBits, SplatUndef;
5831   unsigned SplatBitSize;
5832   bool HasAnyUndefs;
5833   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
5834                                     HasAnyUndefs, ElementBits) ||
5835       SplatBitSize > ElementBits)
5836     return false;
5837   Cnt = SplatBits.getSExtValue();
5838   return true;
5839 }
5840
5841 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
5842 /// operand of a vector shift left operation.  That value must be in the range:
5843 ///   0 <= Value < ElementBits for a left shift; or
5844 ///   0 <= Value <= ElementBits for a long left shift.
5845 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
5846   assert(VT.isVector() && "vector shift count is not a vector type");
5847   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5848   if (!getVShiftImm(Op, ElementBits, Cnt))
5849     return false;
5850   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
5851 }
5852
5853 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
5854 /// operand of a vector shift right operation.  For a shift opcode, the value
5855 /// is positive, but for an intrinsic the value count must be negative. The
5856 /// absolute value must be in the range:
5857 ///   1 <= |Value| <= ElementBits for a right shift; or
5858 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
5859 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
5860                          int64_t &Cnt) {
5861   assert(VT.isVector() && "vector shift count is not a vector type");
5862   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
5863   if (!getVShiftImm(Op, ElementBits, Cnt))
5864     return false;
5865   if (isIntrinsic)
5866     Cnt = -Cnt;
5867   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
5868 }
5869
5870 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
5871                                                       SelectionDAG &DAG) const {
5872   EVT VT = Op.getValueType();
5873   SDLoc DL(Op);
5874   int64_t Cnt;
5875
5876   if (!Op.getOperand(1).getValueType().isVector())
5877     return Op;
5878   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5879
5880   switch (Op.getOpcode()) {
5881   default:
5882     llvm_unreachable("unexpected shift opcode");
5883
5884   case ISD::SHL:
5885     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
5886       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
5887                          DAG.getConstant(Cnt, MVT::i32));
5888     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5889                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
5890                        Op.getOperand(0), Op.getOperand(1));
5891   case ISD::SRA:
5892   case ISD::SRL:
5893     // Right shift immediate
5894     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
5895         Cnt < EltSize) {
5896       unsigned Opc =
5897           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
5898       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
5899                          DAG.getConstant(Cnt, MVT::i32));
5900     }
5901
5902     // Right shift register.  Note, there is not a shift right register
5903     // instruction, but the shift left register instruction takes a signed
5904     // value, where negative numbers specify a right shift.
5905     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
5906                                                 : Intrinsic::aarch64_neon_ushl;
5907     // negate the shift amount
5908     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
5909     SDValue NegShiftLeft =
5910         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5911                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
5912     return NegShiftLeft;
5913   }
5914
5915   return SDValue();
5916 }
5917
5918 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
5919                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
5920                                     SDLoc dl, SelectionDAG &DAG) {
5921   EVT SrcVT = LHS.getValueType();
5922
5923   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
5924   APInt CnstBits(VT.getSizeInBits(), 0);
5925   APInt UndefBits(VT.getSizeInBits(), 0);
5926   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
5927   bool IsZero = IsCnst && (CnstBits == 0);
5928
5929   if (SrcVT.getVectorElementType().isFloatingPoint()) {
5930     switch (CC) {
5931     default:
5932       return SDValue();
5933     case AArch64CC::NE: {
5934       SDValue Fcmeq;
5935       if (IsZero)
5936         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5937       else
5938         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5939       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
5940     }
5941     case AArch64CC::EQ:
5942       if (IsZero)
5943         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
5944       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
5945     case AArch64CC::GE:
5946       if (IsZero)
5947         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
5948       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
5949     case AArch64CC::GT:
5950       if (IsZero)
5951         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
5952       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
5953     case AArch64CC::LS:
5954       if (IsZero)
5955         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
5956       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
5957     case AArch64CC::LT:
5958       if (!NoNans)
5959         return SDValue();
5960     // If we ignore NaNs then we can use to the MI implementation.
5961     // Fallthrough.
5962     case AArch64CC::MI:
5963       if (IsZero)
5964         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
5965       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
5966     }
5967   }
5968
5969   switch (CC) {
5970   default:
5971     return SDValue();
5972   case AArch64CC::NE: {
5973     SDValue Cmeq;
5974     if (IsZero)
5975       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5976     else
5977       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5978     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
5979   }
5980   case AArch64CC::EQ:
5981     if (IsZero)
5982       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
5983     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
5984   case AArch64CC::GE:
5985     if (IsZero)
5986       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
5987     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
5988   case AArch64CC::GT:
5989     if (IsZero)
5990       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
5991     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
5992   case AArch64CC::LE:
5993     if (IsZero)
5994       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
5995     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
5996   case AArch64CC::LS:
5997     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
5998   case AArch64CC::LO:
5999     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6000   case AArch64CC::LT:
6001     if (IsZero)
6002       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6003     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6004   case AArch64CC::HI:
6005     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6006   case AArch64CC::HS:
6007     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6008   }
6009 }
6010
6011 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6012                                            SelectionDAG &DAG) const {
6013   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6014   SDValue LHS = Op.getOperand(0);
6015   SDValue RHS = Op.getOperand(1);
6016   SDLoc dl(Op);
6017
6018   if (LHS.getValueType().getVectorElementType().isInteger()) {
6019     assert(LHS.getValueType() == RHS.getValueType());
6020     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6021     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6022                                 dl, DAG);
6023   }
6024
6025   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6026          LHS.getValueType().getVectorElementType() == MVT::f64);
6027
6028   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6029   // clean.  Some of them require two branches to implement.
6030   AArch64CC::CondCode CC1, CC2;
6031   bool ShouldInvert;
6032   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6033
6034   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6035   SDValue Cmp =
6036       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6037   if (!Cmp.getNode())
6038     return SDValue();
6039
6040   if (CC2 != AArch64CC::AL) {
6041     SDValue Cmp2 =
6042         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6043     if (!Cmp2.getNode())
6044       return SDValue();
6045
6046     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6047   }
6048
6049   if (ShouldInvert)
6050     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6051
6052   return Cmp;
6053 }
6054
6055 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6056 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6057 /// specified in the intrinsic calls.
6058 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6059                                                const CallInst &I,
6060                                                unsigned Intrinsic) const {
6061   switch (Intrinsic) {
6062   case Intrinsic::aarch64_neon_ld2:
6063   case Intrinsic::aarch64_neon_ld3:
6064   case Intrinsic::aarch64_neon_ld4:
6065   case Intrinsic::aarch64_neon_ld1x2:
6066   case Intrinsic::aarch64_neon_ld1x3:
6067   case Intrinsic::aarch64_neon_ld1x4:
6068   case Intrinsic::aarch64_neon_ld2lane:
6069   case Intrinsic::aarch64_neon_ld3lane:
6070   case Intrinsic::aarch64_neon_ld4lane:
6071   case Intrinsic::aarch64_neon_ld2r:
6072   case Intrinsic::aarch64_neon_ld3r:
6073   case Intrinsic::aarch64_neon_ld4r: {
6074     Info.opc = ISD::INTRINSIC_W_CHAIN;
6075     // Conservatively set memVT to the entire set of vectors loaded.
6076     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6077     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6078     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6079     Info.offset = 0;
6080     Info.align = 0;
6081     Info.vol = false; // volatile loads with NEON intrinsics not supported
6082     Info.readMem = true;
6083     Info.writeMem = false;
6084     return true;
6085   }
6086   case Intrinsic::aarch64_neon_st2:
6087   case Intrinsic::aarch64_neon_st3:
6088   case Intrinsic::aarch64_neon_st4:
6089   case Intrinsic::aarch64_neon_st1x2:
6090   case Intrinsic::aarch64_neon_st1x3:
6091   case Intrinsic::aarch64_neon_st1x4:
6092   case Intrinsic::aarch64_neon_st2lane:
6093   case Intrinsic::aarch64_neon_st3lane:
6094   case Intrinsic::aarch64_neon_st4lane: {
6095     Info.opc = ISD::INTRINSIC_VOID;
6096     // Conservatively set memVT to the entire set of vectors stored.
6097     unsigned NumElts = 0;
6098     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6099       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6100       if (!ArgTy->isVectorTy())
6101         break;
6102       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6103     }
6104     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6105     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6106     Info.offset = 0;
6107     Info.align = 0;
6108     Info.vol = false; // volatile stores with NEON intrinsics not supported
6109     Info.readMem = false;
6110     Info.writeMem = true;
6111     return true;
6112   }
6113   case Intrinsic::aarch64_ldaxr:
6114   case Intrinsic::aarch64_ldxr: {
6115     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6116     Info.opc = ISD::INTRINSIC_W_CHAIN;
6117     Info.memVT = MVT::getVT(PtrTy->getElementType());
6118     Info.ptrVal = I.getArgOperand(0);
6119     Info.offset = 0;
6120     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6121     Info.vol = true;
6122     Info.readMem = true;
6123     Info.writeMem = false;
6124     return true;
6125   }
6126   case Intrinsic::aarch64_stlxr:
6127   case Intrinsic::aarch64_stxr: {
6128     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6129     Info.opc = ISD::INTRINSIC_W_CHAIN;
6130     Info.memVT = MVT::getVT(PtrTy->getElementType());
6131     Info.ptrVal = I.getArgOperand(1);
6132     Info.offset = 0;
6133     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6134     Info.vol = true;
6135     Info.readMem = false;
6136     Info.writeMem = true;
6137     return true;
6138   }
6139   case Intrinsic::aarch64_ldaxp:
6140   case Intrinsic::aarch64_ldxp: {
6141     Info.opc = ISD::INTRINSIC_W_CHAIN;
6142     Info.memVT = MVT::i128;
6143     Info.ptrVal = I.getArgOperand(0);
6144     Info.offset = 0;
6145     Info.align = 16;
6146     Info.vol = true;
6147     Info.readMem = true;
6148     Info.writeMem = false;
6149     return true;
6150   }
6151   case Intrinsic::aarch64_stlxp:
6152   case Intrinsic::aarch64_stxp: {
6153     Info.opc = ISD::INTRINSIC_W_CHAIN;
6154     Info.memVT = MVT::i128;
6155     Info.ptrVal = I.getArgOperand(2);
6156     Info.offset = 0;
6157     Info.align = 16;
6158     Info.vol = true;
6159     Info.readMem = false;
6160     Info.writeMem = true;
6161     return true;
6162   }
6163   default:
6164     break;
6165   }
6166
6167   return false;
6168 }
6169
6170 // Truncations from 64-bit GPR to 32-bit GPR is free.
6171 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6172   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6173     return false;
6174   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6175   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6176   return NumBits1 > NumBits2;
6177 }
6178 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6179   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6180     return false;
6181   unsigned NumBits1 = VT1.getSizeInBits();
6182   unsigned NumBits2 = VT2.getSizeInBits();
6183   return NumBits1 > NumBits2;
6184 }
6185
6186 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6187 // 64-bit GPR.
6188 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6189   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6190     return false;
6191   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6192   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6193   return NumBits1 == 32 && NumBits2 == 64;
6194 }
6195 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6196   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6197     return false;
6198   unsigned NumBits1 = VT1.getSizeInBits();
6199   unsigned NumBits2 = VT2.getSizeInBits();
6200   return NumBits1 == 32 && NumBits2 == 64;
6201 }
6202
6203 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6204   EVT VT1 = Val.getValueType();
6205   if (isZExtFree(VT1, VT2)) {
6206     return true;
6207   }
6208
6209   if (Val.getOpcode() != ISD::LOAD)
6210     return false;
6211
6212   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6213   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6214           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6215           VT1.getSizeInBits() <= 32);
6216 }
6217
6218 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6219                                           unsigned &RequiredAligment) const {
6220   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6221     return false;
6222   // Cyclone supports unaligned accesses.
6223   RequiredAligment = 0;
6224   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6225   return NumBits == 32 || NumBits == 64;
6226 }
6227
6228 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6229                                           unsigned &RequiredAligment) const {
6230   if (!LoadedType.isSimple() ||
6231       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6232     return false;
6233   // Cyclone supports unaligned accesses.
6234   RequiredAligment = 0;
6235   unsigned NumBits = LoadedType.getSizeInBits();
6236   return NumBits == 32 || NumBits == 64;
6237 }
6238
6239 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6240                        unsigned AlignCheck) {
6241   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6242           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6243 }
6244
6245 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6246                                                unsigned SrcAlign, bool IsMemset,
6247                                                bool ZeroMemset,
6248                                                bool MemcpyStrSrc,
6249                                                MachineFunction &MF) const {
6250   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6251   // instruction to materialize the v2i64 zero and one store (with restrictive
6252   // addressing mode). Just do two i64 store of zero-registers.
6253   bool Fast;
6254   const Function *F = MF.getFunction();
6255   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6256       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6257                                        Attribute::NoImplicitFloat) &&
6258       (memOpAlign(SrcAlign, DstAlign, 16) ||
6259        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6260     return MVT::f128;
6261
6262   return Size >= 8 ? MVT::i64 : MVT::i32;
6263 }
6264
6265 // 12-bit optionally shifted immediates are legal for adds.
6266 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6267   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6268     return true;
6269   return false;
6270 }
6271
6272 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6273 // immediates is the same as for an add or a sub.
6274 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6275   if (Immed < 0)
6276     Immed *= -1;
6277   return isLegalAddImmediate(Immed);
6278 }
6279
6280 /// isLegalAddressingMode - Return true if the addressing mode represented
6281 /// by AM is legal for this target, for a load/store of the specified type.
6282 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6283                                                   Type *Ty) const {
6284   // AArch64 has five basic addressing modes:
6285   //  reg
6286   //  reg + 9-bit signed offset
6287   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6288   //  reg1 + reg2
6289   //  reg + SIZE_IN_BYTES * reg
6290
6291   // No global is ever allowed as a base.
6292   if (AM.BaseGV)
6293     return false;
6294
6295   // No reg+reg+imm addressing.
6296   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6297     return false;
6298
6299   // check reg + imm case:
6300   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6301   uint64_t NumBytes = 0;
6302   if (Ty->isSized()) {
6303     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6304     NumBytes = NumBits / 8;
6305     if (!isPowerOf2_64(NumBits))
6306       NumBytes = 0;
6307   }
6308
6309   if (!AM.Scale) {
6310     int64_t Offset = AM.BaseOffs;
6311
6312     // 9-bit signed offset
6313     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6314       return true;
6315
6316     // 12-bit unsigned offset
6317     unsigned shift = Log2_64(NumBytes);
6318     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6319         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6320         (Offset >> shift) << shift == Offset)
6321       return true;
6322     return false;
6323   }
6324
6325   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6326
6327   if (!AM.Scale || AM.Scale == 1 ||
6328       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6329     return true;
6330   return false;
6331 }
6332
6333 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6334                                                 Type *Ty) const {
6335   // Scaling factors are not free at all.
6336   // Operands                     | Rt Latency
6337   // -------------------------------------------
6338   // Rt, [Xn, Xm]                 | 4
6339   // -------------------------------------------
6340   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6341   // Rt, [Xn, Wm, <extend> #imm]  |
6342   if (isLegalAddressingMode(AM, Ty))
6343     // Scale represents reg2 * scale, thus account for 1 if
6344     // it is not equal to 0 or 1.
6345     return AM.Scale != 0 && AM.Scale != 1;
6346   return -1;
6347 }
6348
6349 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6350   VT = VT.getScalarType();
6351
6352   if (!VT.isSimple())
6353     return false;
6354
6355   switch (VT.getSimpleVT().SimpleTy) {
6356   case MVT::f32:
6357   case MVT::f64:
6358     return true;
6359   default:
6360     break;
6361   }
6362
6363   return false;
6364 }
6365
6366 const MCPhysReg *
6367 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6368   // LR is a callee-save register, but we must treat it as clobbered by any call
6369   // site. Hence we include LR in the scratch registers, which are in turn added
6370   // as implicit-defs for stackmaps and patchpoints.
6371   static const MCPhysReg ScratchRegs[] = {
6372     AArch64::X16, AArch64::X17, AArch64::LR, 0
6373   };
6374   return ScratchRegs;
6375 }
6376
6377 bool
6378 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6379   EVT VT = N->getValueType(0);
6380     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6381     // it with shift to let it be lowered to UBFX.
6382   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6383       isa<ConstantSDNode>(N->getOperand(1))) {
6384     uint64_t TruncMask = N->getConstantOperandVal(1);
6385     if (isMask_64(TruncMask) &&
6386       N->getOperand(0).getOpcode() == ISD::SRL &&
6387       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6388       return false;
6389   }
6390   return true;
6391 }
6392
6393 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6394                                                               Type *Ty) const {
6395   assert(Ty->isIntegerTy());
6396
6397   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6398   if (BitSize == 0)
6399     return false;
6400
6401   int64_t Val = Imm.getSExtValue();
6402   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6403     return true;
6404
6405   if ((int64_t)Val < 0)
6406     Val = ~Val;
6407   if (BitSize == 32)
6408     Val &= (1LL << 32) - 1;
6409
6410   unsigned LZ = countLeadingZeros((uint64_t)Val);
6411   unsigned Shift = (63 - LZ) / 16;
6412   // MOVZ is free so return true for one or fewer MOVK.
6413   return (Shift < 3) ? true : false;
6414 }
6415
6416 // Generate SUBS and CSEL for integer abs.
6417 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6418   EVT VT = N->getValueType(0);
6419
6420   SDValue N0 = N->getOperand(0);
6421   SDValue N1 = N->getOperand(1);
6422   SDLoc DL(N);
6423
6424   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6425   // and change it to SUB and CSEL.
6426   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6427       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6428       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6429     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6430       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6431         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6432                                   N0.getOperand(0));
6433         // Generate SUBS & CSEL.
6434         SDValue Cmp =
6435             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6436                         N0.getOperand(0), DAG.getConstant(0, VT));
6437         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6438                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6439                            SDValue(Cmp.getNode(), 1));
6440       }
6441   return SDValue();
6442 }
6443
6444 // performXorCombine - Attempts to handle integer ABS.
6445 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6446                                  TargetLowering::DAGCombinerInfo &DCI,
6447                                  const AArch64Subtarget *Subtarget) {
6448   if (DCI.isBeforeLegalizeOps())
6449     return SDValue();
6450
6451   return performIntegerAbsCombine(N, DAG);
6452 }
6453
6454 SDValue
6455 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6456                                      SelectionDAG &DAG,
6457                                      std::vector<SDNode *> *Created) const {
6458   // fold (sdiv X, pow2)
6459   EVT VT = N->getValueType(0);
6460   if ((VT != MVT::i32 && VT != MVT::i64) ||
6461       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6462     return SDValue();
6463
6464   SDLoc DL(N);
6465   SDValue N0 = N->getOperand(0);
6466   unsigned Lg2 = Divisor.countTrailingZeros();
6467   SDValue Zero = DAG.getConstant(0, VT);
6468   SDValue Pow2MinusOne = DAG.getConstant((1 << Lg2) - 1, VT);
6469
6470   // Add (N0 < 0) ? Pow2 - 1 : 0;
6471   SDValue CCVal;
6472   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6473   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6474   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6475
6476   if (Created) {
6477     Created->push_back(Cmp.getNode());
6478     Created->push_back(Add.getNode());
6479     Created->push_back(CSel.getNode());
6480   }
6481
6482   // Divide by pow2.
6483   SDValue SRA =
6484       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6485
6486   // If we're dividing by a positive value, we're done.  Otherwise, we must
6487   // negate the result.
6488   if (Divisor.isNonNegative())
6489     return SRA;
6490
6491   if (Created)
6492     Created->push_back(SRA.getNode());
6493   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6494 }
6495
6496 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6497                                  TargetLowering::DAGCombinerInfo &DCI,
6498                                  const AArch64Subtarget *Subtarget) {
6499   if (DCI.isBeforeLegalizeOps())
6500     return SDValue();
6501
6502   // Multiplication of a power of two plus/minus one can be done more
6503   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6504   // future CPUs have a cheaper MADD instruction, this may need to be
6505   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6506   // 64-bit is 5 cycles, so this is always a win.
6507   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6508     APInt Value = C->getAPIntValue();
6509     EVT VT = N->getValueType(0);
6510     if (Value.isNonNegative()) {
6511       // (mul x, 2^N + 1) => (add (shl x, N), x)
6512       APInt VM1 = Value - 1;
6513       if (VM1.isPowerOf2()) {
6514         SDValue ShiftedVal =
6515             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6516                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6517         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6518                            N->getOperand(0));
6519       }
6520       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6521       APInt VP1 = Value + 1;
6522       if (VP1.isPowerOf2()) {
6523         SDValue ShiftedVal =
6524             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6525                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6526         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6527                            N->getOperand(0));
6528       }
6529     } else {
6530       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6531       APInt VNM1 = -Value - 1;
6532       if (VNM1.isPowerOf2()) {
6533         SDValue ShiftedVal =
6534             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6535                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6536         SDValue Add =
6537             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6538         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6539       }
6540       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6541       APInt VNP1 = -Value + 1;
6542       if (VNP1.isPowerOf2()) {
6543         SDValue ShiftedVal =
6544             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6545                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6546         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6547                            ShiftedVal);
6548       }
6549     }
6550   }
6551   return SDValue();
6552 }
6553
6554 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6555                                                          SelectionDAG &DAG) {
6556   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6557   // optimize away operation when it's from a constant.
6558   //
6559   // The general transformation is:
6560   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6561   //       AND(VECTOR_CMP(x,y), constant2)
6562   //    constant2 = UNARYOP(constant)
6563
6564   // Early exit if this isn't a vector operation, the operand of the
6565   // unary operation isn't a bitwise AND, or if the sizes of the operations
6566   // aren't the same.
6567   EVT VT = N->getValueType(0);
6568   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6569       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6570       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6571     return SDValue();
6572
6573   // Now check that the other operand of the AND is a constant. We could
6574   // make the transformation for non-constant splats as well, but it's unclear
6575   // that would be a benefit as it would not eliminate any operations, just
6576   // perform one more step in scalar code before moving to the vector unit.
6577   if (BuildVectorSDNode *BV =
6578           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6579     // Bail out if the vector isn't a constant.
6580     if (!BV->isConstant())
6581       return SDValue();
6582
6583     // Everything checks out. Build up the new and improved node.
6584     SDLoc DL(N);
6585     EVT IntVT = BV->getValueType(0);
6586     // Create a new constant of the appropriate type for the transformed
6587     // DAG.
6588     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6589     // The AND node needs bitcasts to/from an integer vector type around it.
6590     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6591     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6592                                  N->getOperand(0)->getOperand(0), MaskConst);
6593     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6594     return Res;
6595   }
6596
6597   return SDValue();
6598 }
6599
6600 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG) {
6601   // First try to optimize away the conversion when it's conditionally from
6602   // a constant. Vectors only.
6603   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6604   if (Res != SDValue())
6605     return Res;
6606
6607   EVT VT = N->getValueType(0);
6608   if (VT != MVT::f32 && VT != MVT::f64)
6609     return SDValue();
6610
6611   // Only optimize when the source and destination types have the same width.
6612   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6613     return SDValue();
6614
6615   // If the result of an integer load is only used by an integer-to-float
6616   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6617   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6618   SDValue N0 = N->getOperand(0);
6619   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6620       // Do not change the width of a volatile load.
6621       !cast<LoadSDNode>(N0)->isVolatile()) {
6622     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6623     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6624                                LN0->getPointerInfo(), LN0->isVolatile(),
6625                                LN0->isNonTemporal(), LN0->isInvariant(),
6626                                LN0->getAlignment());
6627
6628     // Make sure successors of the original load stay after it by updating them
6629     // to use the new Chain.
6630     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6631
6632     unsigned Opcode =
6633         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6634     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6635   }
6636
6637   return SDValue();
6638 }
6639
6640 /// An EXTR instruction is made up of two shifts, ORed together. This helper
6641 /// searches for and classifies those shifts.
6642 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
6643                          bool &FromHi) {
6644   if (N.getOpcode() == ISD::SHL)
6645     FromHi = false;
6646   else if (N.getOpcode() == ISD::SRL)
6647     FromHi = true;
6648   else
6649     return false;
6650
6651   if (!isa<ConstantSDNode>(N.getOperand(1)))
6652     return false;
6653
6654   ShiftAmount = N->getConstantOperandVal(1);
6655   Src = N->getOperand(0);
6656   return true;
6657 }
6658
6659 /// EXTR instruction extracts a contiguous chunk of bits from two existing
6660 /// registers viewed as a high/low pair. This function looks for the pattern:
6661 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
6662 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
6663 /// independent.
6664 static SDValue tryCombineToEXTR(SDNode *N,
6665                                 TargetLowering::DAGCombinerInfo &DCI) {
6666   SelectionDAG &DAG = DCI.DAG;
6667   SDLoc DL(N);
6668   EVT VT = N->getValueType(0);
6669
6670   assert(N->getOpcode() == ISD::OR && "Unexpected root");
6671
6672   if (VT != MVT::i32 && VT != MVT::i64)
6673     return SDValue();
6674
6675   SDValue LHS;
6676   uint32_t ShiftLHS = 0;
6677   bool LHSFromHi = 0;
6678   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
6679     return SDValue();
6680
6681   SDValue RHS;
6682   uint32_t ShiftRHS = 0;
6683   bool RHSFromHi = 0;
6684   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
6685     return SDValue();
6686
6687   // If they're both trying to come from the high part of the register, they're
6688   // not really an EXTR.
6689   if (LHSFromHi == RHSFromHi)
6690     return SDValue();
6691
6692   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
6693     return SDValue();
6694
6695   if (LHSFromHi) {
6696     std::swap(LHS, RHS);
6697     std::swap(ShiftLHS, ShiftRHS);
6698   }
6699
6700   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
6701                      DAG.getConstant(ShiftRHS, MVT::i64));
6702 }
6703
6704 static SDValue tryCombineToBSL(SDNode *N,
6705                                 TargetLowering::DAGCombinerInfo &DCI) {
6706   EVT VT = N->getValueType(0);
6707   SelectionDAG &DAG = DCI.DAG;
6708   SDLoc DL(N);
6709
6710   if (!VT.isVector())
6711     return SDValue();
6712
6713   SDValue N0 = N->getOperand(0);
6714   if (N0.getOpcode() != ISD::AND)
6715     return SDValue();
6716
6717   SDValue N1 = N->getOperand(1);
6718   if (N1.getOpcode() != ISD::AND)
6719     return SDValue();
6720
6721   // We only have to look for constant vectors here since the general, variable
6722   // case can be handled in TableGen.
6723   unsigned Bits = VT.getVectorElementType().getSizeInBits();
6724   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
6725   for (int i = 1; i >= 0; --i)
6726     for (int j = 1; j >= 0; --j) {
6727       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
6728       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
6729       if (!BVN0 || !BVN1)
6730         continue;
6731
6732       bool FoundMatch = true;
6733       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
6734         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
6735         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
6736         if (!CN0 || !CN1 ||
6737             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
6738           FoundMatch = false;
6739           break;
6740         }
6741       }
6742
6743       if (FoundMatch)
6744         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
6745                            N0->getOperand(1 - i), N1->getOperand(1 - j));
6746     }
6747
6748   return SDValue();
6749 }
6750
6751 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
6752                                 const AArch64Subtarget *Subtarget) {
6753   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
6754   if (!EnableAArch64ExtrGeneration)
6755     return SDValue();
6756   SelectionDAG &DAG = DCI.DAG;
6757   EVT VT = N->getValueType(0);
6758
6759   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
6760     return SDValue();
6761
6762   SDValue Res = tryCombineToEXTR(N, DCI);
6763   if (Res.getNode())
6764     return Res;
6765
6766   Res = tryCombineToBSL(N, DCI);
6767   if (Res.getNode())
6768     return Res;
6769
6770   return SDValue();
6771 }
6772
6773 static SDValue performBitcastCombine(SDNode *N,
6774                                      TargetLowering::DAGCombinerInfo &DCI,
6775                                      SelectionDAG &DAG) {
6776   // Wait 'til after everything is legalized to try this. That way we have
6777   // legal vector types and such.
6778   if (DCI.isBeforeLegalizeOps())
6779     return SDValue();
6780
6781   // Remove extraneous bitcasts around an extract_subvector.
6782   // For example,
6783   //    (v4i16 (bitconvert
6784   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
6785   //  becomes
6786   //    (extract_subvector ((v8i16 ...), (i64 4)))
6787
6788   // Only interested in 64-bit vectors as the ultimate result.
6789   EVT VT = N->getValueType(0);
6790   if (!VT.isVector())
6791     return SDValue();
6792   if (VT.getSimpleVT().getSizeInBits() != 64)
6793     return SDValue();
6794   // Is the operand an extract_subvector starting at the beginning or halfway
6795   // point of the vector? A low half may also come through as an
6796   // EXTRACT_SUBREG, so look for that, too.
6797   SDValue Op0 = N->getOperand(0);
6798   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
6799       !(Op0->isMachineOpcode() &&
6800         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
6801     return SDValue();
6802   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
6803   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
6804     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
6805       return SDValue();
6806   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
6807     if (idx != AArch64::dsub)
6808       return SDValue();
6809     // The dsub reference is equivalent to a lane zero subvector reference.
6810     idx = 0;
6811   }
6812   // Look through the bitcast of the input to the extract.
6813   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
6814     return SDValue();
6815   SDValue Source = Op0->getOperand(0)->getOperand(0);
6816   // If the source type has twice the number of elements as our destination
6817   // type, we know this is an extract of the high or low half of the vector.
6818   EVT SVT = Source->getValueType(0);
6819   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
6820     return SDValue();
6821
6822   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
6823
6824   // Create the simplified form to just extract the low or high half of the
6825   // vector directly rather than bothering with the bitcasts.
6826   SDLoc dl(N);
6827   unsigned NumElements = VT.getVectorNumElements();
6828   if (idx) {
6829     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
6830     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
6831   } else {
6832     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
6833     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
6834                                       Source, SubReg),
6835                    0);
6836   }
6837 }
6838
6839 static SDValue performConcatVectorsCombine(SDNode *N,
6840                                            TargetLowering::DAGCombinerInfo &DCI,
6841                                            SelectionDAG &DAG) {
6842   // Wait 'til after everything is legalized to try this. That way we have
6843   // legal vector types and such.
6844   if (DCI.isBeforeLegalizeOps())
6845     return SDValue();
6846
6847   SDLoc dl(N);
6848   EVT VT = N->getValueType(0);
6849
6850   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
6851   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
6852   // canonicalise to that.
6853   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
6854     assert(VT.getVectorElementType().getSizeInBits() == 64);
6855     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
6856                        WidenVector(N->getOperand(0), DAG),
6857                        DAG.getConstant(0, MVT::i64));
6858   }
6859
6860   // Canonicalise concat_vectors so that the right-hand vector has as few
6861   // bit-casts as possible before its real operation. The primary matching
6862   // destination for these operations will be the narrowing "2" instructions,
6863   // which depend on the operation being performed on this right-hand vector.
6864   // For example,
6865   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
6866   // becomes
6867   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
6868
6869   SDValue Op1 = N->getOperand(1);
6870   if (Op1->getOpcode() != ISD::BITCAST)
6871     return SDValue();
6872   SDValue RHS = Op1->getOperand(0);
6873   MVT RHSTy = RHS.getValueType().getSimpleVT();
6874   // If the RHS is not a vector, this is not the pattern we're looking for.
6875   if (!RHSTy.isVector())
6876     return SDValue();
6877
6878   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
6879
6880   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
6881                                   RHSTy.getVectorNumElements() * 2);
6882   return DAG.getNode(
6883       ISD::BITCAST, dl, VT,
6884       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
6885                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
6886 }
6887
6888 static SDValue tryCombineFixedPointConvert(SDNode *N,
6889                                            TargetLowering::DAGCombinerInfo &DCI,
6890                                            SelectionDAG &DAG) {
6891   // Wait 'til after everything is legalized to try this. That way we have
6892   // legal vector types and such.
6893   if (DCI.isBeforeLegalizeOps())
6894     return SDValue();
6895   // Transform a scalar conversion of a value from a lane extract into a
6896   // lane extract of a vector conversion. E.g., from foo1 to foo2:
6897   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
6898   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
6899   //
6900   // The second form interacts better with instruction selection and the
6901   // register allocator to avoid cross-class register copies that aren't
6902   // coalescable due to a lane reference.
6903
6904   // Check the operand and see if it originates from a lane extract.
6905   SDValue Op1 = N->getOperand(1);
6906   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
6907     // Yep, no additional predication needed. Perform the transform.
6908     SDValue IID = N->getOperand(0);
6909     SDValue Shift = N->getOperand(2);
6910     SDValue Vec = Op1.getOperand(0);
6911     SDValue Lane = Op1.getOperand(1);
6912     EVT ResTy = N->getValueType(0);
6913     EVT VecResTy;
6914     SDLoc DL(N);
6915
6916     // The vector width should be 128 bits by the time we get here, even
6917     // if it started as 64 bits (the extract_vector handling will have
6918     // done so).
6919     assert(Vec.getValueType().getSizeInBits() == 128 &&
6920            "unexpected vector size on extract_vector_elt!");
6921     if (Vec.getValueType() == MVT::v4i32)
6922       VecResTy = MVT::v4f32;
6923     else if (Vec.getValueType() == MVT::v2i64)
6924       VecResTy = MVT::v2f64;
6925     else
6926       llvm_unreachable("unexpected vector type!");
6927
6928     SDValue Convert =
6929         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
6930     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
6931   }
6932   return SDValue();
6933 }
6934
6935 // AArch64 high-vector "long" operations are formed by performing the non-high
6936 // version on an extract_subvector of each operand which gets the high half:
6937 //
6938 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
6939 //
6940 // However, there are cases which don't have an extract_high explicitly, but
6941 // have another operation that can be made compatible with one for free. For
6942 // example:
6943 //
6944 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
6945 //
6946 // This routine does the actual conversion of such DUPs, once outer routines
6947 // have determined that everything else is in order.
6948 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
6949   // We can handle most types of duplicate, but the lane ones have an extra
6950   // operand saying *which* lane, so we need to know.
6951   bool IsDUPLANE;
6952   switch (N.getOpcode()) {
6953   case AArch64ISD::DUP:
6954     IsDUPLANE = false;
6955     break;
6956   case AArch64ISD::DUPLANE8:
6957   case AArch64ISD::DUPLANE16:
6958   case AArch64ISD::DUPLANE32:
6959   case AArch64ISD::DUPLANE64:
6960     IsDUPLANE = true;
6961     break;
6962   default:
6963     return SDValue();
6964   }
6965
6966   MVT NarrowTy = N.getSimpleValueType();
6967   if (!NarrowTy.is64BitVector())
6968     return SDValue();
6969
6970   MVT ElementTy = NarrowTy.getVectorElementType();
6971   unsigned NumElems = NarrowTy.getVectorNumElements();
6972   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
6973
6974   SDValue NewDUP;
6975   if (IsDUPLANE)
6976     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
6977                          N.getOperand(1));
6978   else
6979     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
6980
6981   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
6982                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
6983 }
6984
6985 static bool isEssentiallyExtractSubvector(SDValue N) {
6986   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
6987     return true;
6988
6989   return N.getOpcode() == ISD::BITCAST &&
6990          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
6991 }
6992
6993 /// \brief Helper structure to keep track of ISD::SET_CC operands.
6994 struct GenericSetCCInfo {
6995   const SDValue *Opnd0;
6996   const SDValue *Opnd1;
6997   ISD::CondCode CC;
6998 };
6999
7000 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7001 struct AArch64SetCCInfo {
7002   const SDValue *Cmp;
7003   AArch64CC::CondCode CC;
7004 };
7005
7006 /// \brief Helper structure to keep track of SetCC information.
7007 union SetCCInfo {
7008   GenericSetCCInfo Generic;
7009   AArch64SetCCInfo AArch64;
7010 };
7011
7012 /// \brief Helper structure to be able to read SetCC information.  If set to
7013 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7014 /// GenericSetCCInfo.
7015 struct SetCCInfoAndKind {
7016   SetCCInfo Info;
7017   bool IsAArch64;
7018 };
7019
7020 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7021 /// an
7022 /// AArch64 lowered one.
7023 /// \p SetCCInfo is filled accordingly.
7024 /// \post SetCCInfo is meanginfull only when this function returns true.
7025 /// \return True when Op is a kind of SET_CC operation.
7026 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7027   // If this is a setcc, this is straight forward.
7028   if (Op.getOpcode() == ISD::SETCC) {
7029     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7030     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7031     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7032     SetCCInfo.IsAArch64 = false;
7033     return true;
7034   }
7035   // Otherwise, check if this is a matching csel instruction.
7036   // In other words:
7037   // - csel 1, 0, cc
7038   // - csel 0, 1, !cc
7039   if (Op.getOpcode() != AArch64ISD::CSEL)
7040     return false;
7041   // Set the information about the operands.
7042   // TODO: we want the operands of the Cmp not the csel
7043   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7044   SetCCInfo.IsAArch64 = true;
7045   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7046       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7047
7048   // Check that the operands matches the constraints:
7049   // (1) Both operands must be constants.
7050   // (2) One must be 1 and the other must be 0.
7051   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7052   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7053
7054   // Check (1).
7055   if (!TValue || !FValue)
7056     return false;
7057
7058   // Check (2).
7059   if (!TValue->isOne()) {
7060     // Update the comparison when we are interested in !cc.
7061     std::swap(TValue, FValue);
7062     SetCCInfo.Info.AArch64.CC =
7063         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7064   }
7065   return TValue->isOne() && FValue->isNullValue();
7066 }
7067
7068 // Returns true if Op is setcc or zext of setcc.
7069 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7070   if (isSetCC(Op, Info))
7071     return true;
7072   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7073     isSetCC(Op->getOperand(0), Info));
7074 }
7075
7076 // The folding we want to perform is:
7077 // (add x, [zext] (setcc cc ...) )
7078 //   -->
7079 // (csel x, (add x, 1), !cc ...)
7080 //
7081 // The latter will get matched to a CSINC instruction.
7082 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7083   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7084   SDValue LHS = Op->getOperand(0);
7085   SDValue RHS = Op->getOperand(1);
7086   SetCCInfoAndKind InfoAndKind;
7087
7088   // If neither operand is a SET_CC, give up.
7089   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7090     std::swap(LHS, RHS);
7091     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7092       return SDValue();
7093   }
7094
7095   // FIXME: This could be generatized to work for FP comparisons.
7096   EVT CmpVT = InfoAndKind.IsAArch64
7097                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7098                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7099   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7100     return SDValue();
7101
7102   SDValue CCVal;
7103   SDValue Cmp;
7104   SDLoc dl(Op);
7105   if (InfoAndKind.IsAArch64) {
7106     CCVal = DAG.getConstant(
7107         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7108     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7109   } else
7110     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7111                       *InfoAndKind.Info.Generic.Opnd1,
7112                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7113                       CCVal, DAG, dl);
7114
7115   EVT VT = Op->getValueType(0);
7116   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7117   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7118 }
7119
7120 // The basic add/sub long vector instructions have variants with "2" on the end
7121 // which act on the high-half of their inputs. They are normally matched by
7122 // patterns like:
7123 //
7124 // (add (zeroext (extract_high LHS)),
7125 //      (zeroext (extract_high RHS)))
7126 // -> uaddl2 vD, vN, vM
7127 //
7128 // However, if one of the extracts is something like a duplicate, this
7129 // instruction can still be used profitably. This function puts the DAG into a
7130 // more appropriate form for those patterns to trigger.
7131 static SDValue performAddSubLongCombine(SDNode *N,
7132                                         TargetLowering::DAGCombinerInfo &DCI,
7133                                         SelectionDAG &DAG) {
7134   if (DCI.isBeforeLegalizeOps())
7135     return SDValue();
7136
7137   MVT VT = N->getSimpleValueType(0);
7138   if (!VT.is128BitVector()) {
7139     if (N->getOpcode() == ISD::ADD)
7140       return performSetccAddFolding(N, DAG);
7141     return SDValue();
7142   }
7143
7144   // Make sure both branches are extended in the same way.
7145   SDValue LHS = N->getOperand(0);
7146   SDValue RHS = N->getOperand(1);
7147   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7148        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7149       LHS.getOpcode() != RHS.getOpcode())
7150     return SDValue();
7151
7152   unsigned ExtType = LHS.getOpcode();
7153
7154   // It's not worth doing if at least one of the inputs isn't already an
7155   // extract, but we don't know which it'll be so we have to try both.
7156   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7157     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7158     if (!RHS.getNode())
7159       return SDValue();
7160
7161     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7162   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7163     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7164     if (!LHS.getNode())
7165       return SDValue();
7166
7167     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7168   }
7169
7170   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7171 }
7172
7173 // Massage DAGs which we can use the high-half "long" operations on into
7174 // something isel will recognize better. E.g.
7175 //
7176 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7177 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7178 //                     (extract_high (v2i64 (dup128 scalar)))))
7179 //
7180 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7181                                        TargetLowering::DAGCombinerInfo &DCI,
7182                                        SelectionDAG &DAG) {
7183   if (DCI.isBeforeLegalizeOps())
7184     return SDValue();
7185
7186   SDValue LHS = N->getOperand(1);
7187   SDValue RHS = N->getOperand(2);
7188   assert(LHS.getValueType().is64BitVector() &&
7189          RHS.getValueType().is64BitVector() &&
7190          "unexpected shape for long operation");
7191
7192   // Either node could be a DUP, but it's not worth doing both of them (you'd
7193   // just as well use the non-high version) so look for a corresponding extract
7194   // operation on the other "wing".
7195   if (isEssentiallyExtractSubvector(LHS)) {
7196     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7197     if (!RHS.getNode())
7198       return SDValue();
7199   } else if (isEssentiallyExtractSubvector(RHS)) {
7200     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7201     if (!LHS.getNode())
7202       return SDValue();
7203   }
7204
7205   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7206                      N->getOperand(0), LHS, RHS);
7207 }
7208
7209 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7210   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7211   unsigned ElemBits = ElemTy.getSizeInBits();
7212
7213   int64_t ShiftAmount;
7214   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7215     APInt SplatValue, SplatUndef;
7216     unsigned SplatBitSize;
7217     bool HasAnyUndefs;
7218     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7219                               HasAnyUndefs, ElemBits) ||
7220         SplatBitSize != ElemBits)
7221       return SDValue();
7222
7223     ShiftAmount = SplatValue.getSExtValue();
7224   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7225     ShiftAmount = CVN->getSExtValue();
7226   } else
7227     return SDValue();
7228
7229   unsigned Opcode;
7230   bool IsRightShift;
7231   switch (IID) {
7232   default:
7233     llvm_unreachable("Unknown shift intrinsic");
7234   case Intrinsic::aarch64_neon_sqshl:
7235     Opcode = AArch64ISD::SQSHL_I;
7236     IsRightShift = false;
7237     break;
7238   case Intrinsic::aarch64_neon_uqshl:
7239     Opcode = AArch64ISD::UQSHL_I;
7240     IsRightShift = false;
7241     break;
7242   case Intrinsic::aarch64_neon_srshl:
7243     Opcode = AArch64ISD::SRSHR_I;
7244     IsRightShift = true;
7245     break;
7246   case Intrinsic::aarch64_neon_urshl:
7247     Opcode = AArch64ISD::URSHR_I;
7248     IsRightShift = true;
7249     break;
7250   case Intrinsic::aarch64_neon_sqshlu:
7251     Opcode = AArch64ISD::SQSHLU_I;
7252     IsRightShift = false;
7253     break;
7254   }
7255
7256   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7257     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7258                        DAG.getConstant(-ShiftAmount, MVT::i32));
7259   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7260     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7261                        DAG.getConstant(ShiftAmount, MVT::i32));
7262
7263   return SDValue();
7264 }
7265
7266 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7267 // the intrinsics must be legal and take an i32, this means there's almost
7268 // certainly going to be a zext in the DAG which we can eliminate.
7269 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7270   SDValue AndN = N->getOperand(2);
7271   if (AndN.getOpcode() != ISD::AND)
7272     return SDValue();
7273
7274   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7275   if (!CMask || CMask->getZExtValue() != Mask)
7276     return SDValue();
7277
7278   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7279                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7280 }
7281
7282 static SDValue performIntrinsicCombine(SDNode *N,
7283                                        TargetLowering::DAGCombinerInfo &DCI,
7284                                        const AArch64Subtarget *Subtarget) {
7285   SelectionDAG &DAG = DCI.DAG;
7286   unsigned IID = getIntrinsicID(N);
7287   switch (IID) {
7288   default:
7289     break;
7290   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7291   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7292     return tryCombineFixedPointConvert(N, DCI, DAG);
7293     break;
7294   case Intrinsic::aarch64_neon_fmax:
7295     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7296                        N->getOperand(1), N->getOperand(2));
7297   case Intrinsic::aarch64_neon_fmin:
7298     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7299                        N->getOperand(1), N->getOperand(2));
7300   case Intrinsic::aarch64_neon_smull:
7301   case Intrinsic::aarch64_neon_umull:
7302   case Intrinsic::aarch64_neon_pmull:
7303   case Intrinsic::aarch64_neon_sqdmull:
7304     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7305   case Intrinsic::aarch64_neon_sqshl:
7306   case Intrinsic::aarch64_neon_uqshl:
7307   case Intrinsic::aarch64_neon_sqshlu:
7308   case Intrinsic::aarch64_neon_srshl:
7309   case Intrinsic::aarch64_neon_urshl:
7310     return tryCombineShiftImm(IID, N, DAG);
7311   case Intrinsic::aarch64_crc32b:
7312   case Intrinsic::aarch64_crc32cb:
7313     return tryCombineCRC32(0xff, N, DAG);
7314   case Intrinsic::aarch64_crc32h:
7315   case Intrinsic::aarch64_crc32ch:
7316     return tryCombineCRC32(0xffff, N, DAG);
7317   }
7318   return SDValue();
7319 }
7320
7321 static SDValue performExtendCombine(SDNode *N,
7322                                     TargetLowering::DAGCombinerInfo &DCI,
7323                                     SelectionDAG &DAG) {
7324   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7325   // we can convert that DUP into another extract_high (of a bigger DUP), which
7326   // helps the backend to decide that an sabdl2 would be useful, saving a real
7327   // extract_high operation.
7328   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7329       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7330     SDNode *ABDNode = N->getOperand(0).getNode();
7331     unsigned IID = getIntrinsicID(ABDNode);
7332     if (IID == Intrinsic::aarch64_neon_sabd ||
7333         IID == Intrinsic::aarch64_neon_uabd) {
7334       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7335       if (!NewABD.getNode())
7336         return SDValue();
7337
7338       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7339                          NewABD);
7340     }
7341   }
7342
7343   // This is effectively a custom type legalization for AArch64.
7344   //
7345   // Type legalization will split an extend of a small, legal, type to a larger
7346   // illegal type by first splitting the destination type, often creating
7347   // illegal source types, which then get legalized in isel-confusing ways,
7348   // leading to really terrible codegen. E.g.,
7349   //   %result = v8i32 sext v8i8 %value
7350   // becomes
7351   //   %losrc = extract_subreg %value, ...
7352   //   %hisrc = extract_subreg %value, ...
7353   //   %lo = v4i32 sext v4i8 %losrc
7354   //   %hi = v4i32 sext v4i8 %hisrc
7355   // Things go rapidly downhill from there.
7356   //
7357   // For AArch64, the [sz]ext vector instructions can only go up one element
7358   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7359   // take two instructions.
7360   //
7361   // This implies that the most efficient way to do the extend from v8i8
7362   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7363   // the normal splitting to happen for the v8i16->v8i32.
7364
7365   // This is pre-legalization to catch some cases where the default
7366   // type legalization will create ill-tempered code.
7367   if (!DCI.isBeforeLegalizeOps())
7368     return SDValue();
7369
7370   // We're only interested in cleaning things up for non-legal vector types
7371   // here. If both the source and destination are legal, things will just
7372   // work naturally without any fiddling.
7373   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7374   EVT ResVT = N->getValueType(0);
7375   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7376     return SDValue();
7377   // If the vector type isn't a simple VT, it's beyond the scope of what
7378   // we're  worried about here. Let legalization do its thing and hope for
7379   // the best.
7380   if (!ResVT.isSimple())
7381     return SDValue();
7382
7383   SDValue Src = N->getOperand(0);
7384   MVT SrcVT = Src->getValueType(0).getSimpleVT();
7385   // If the source VT is a 64-bit vector, we can play games and get the
7386   // better results we want.
7387   if (SrcVT.getSizeInBits() != 64)
7388     return SDValue();
7389
7390   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7391   unsigned ElementCount = SrcVT.getVectorNumElements();
7392   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7393   SDLoc DL(N);
7394   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7395
7396   // Now split the rest of the operation into two halves, each with a 64
7397   // bit source.
7398   EVT LoVT, HiVT;
7399   SDValue Lo, Hi;
7400   unsigned NumElements = ResVT.getVectorNumElements();
7401   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7402   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7403                                  ResVT.getVectorElementType(), NumElements / 2);
7404
7405   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7406                                LoVT.getVectorNumElements());
7407   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7408                    DAG.getIntPtrConstant(0));
7409   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7410                    DAG.getIntPtrConstant(InNVT.getVectorNumElements()));
7411   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7412   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7413
7414   // Now combine the parts back together so we still have a single result
7415   // like the combiner expects.
7416   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7417 }
7418
7419 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7420 /// value. The load store optimizer pass will merge them to store pair stores.
7421 /// This has better performance than a splat of the scalar followed by a split
7422 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7423 /// followed by an ext.b and two stores.
7424 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7425   SDValue StVal = St->getValue();
7426   EVT VT = StVal.getValueType();
7427
7428   // Don't replace floating point stores, they possibly won't be transformed to
7429   // stp because of the store pair suppress pass.
7430   if (VT.isFloatingPoint())
7431     return SDValue();
7432
7433   // Check for insert vector elements.
7434   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7435     return SDValue();
7436
7437   // We can express a splat as store pair(s) for 2 or 4 elements.
7438   unsigned NumVecElts = VT.getVectorNumElements();
7439   if (NumVecElts != 4 && NumVecElts != 2)
7440     return SDValue();
7441   SDValue SplatVal = StVal.getOperand(1);
7442   unsigned RemainInsertElts = NumVecElts - 1;
7443
7444   // Check that this is a splat.
7445   while (--RemainInsertElts) {
7446     SDValue NextInsertElt = StVal.getOperand(0);
7447     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7448       return SDValue();
7449     if (NextInsertElt.getOperand(1) != SplatVal)
7450       return SDValue();
7451     StVal = NextInsertElt;
7452   }
7453   unsigned OrigAlignment = St->getAlignment();
7454   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7455   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7456
7457   // Create scalar stores. This is at least as good as the code sequence for a
7458   // split unaligned store wich is a dup.s, ext.b, and two stores.
7459   // Most of the time the three stores should be replaced by store pair
7460   // instructions (stp).
7461   SDLoc DL(St);
7462   SDValue BasePtr = St->getBasePtr();
7463   SDValue NewST1 =
7464       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7465                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7466
7467   unsigned Offset = EltOffset;
7468   while (--NumVecElts) {
7469     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7470                                     DAG.getConstant(Offset, MVT::i64));
7471     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7472                           St->getPointerInfo(), St->isVolatile(),
7473                           St->isNonTemporal(), Alignment);
7474     Offset += EltOffset;
7475   }
7476   return NewST1;
7477 }
7478
7479 static SDValue performSTORECombine(SDNode *N,
7480                                    TargetLowering::DAGCombinerInfo &DCI,
7481                                    SelectionDAG &DAG,
7482                                    const AArch64Subtarget *Subtarget) {
7483   if (!DCI.isBeforeLegalize())
7484     return SDValue();
7485
7486   StoreSDNode *S = cast<StoreSDNode>(N);
7487   if (S->isVolatile())
7488     return SDValue();
7489
7490   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7491   // page boundries. We want to split such stores.
7492   if (!Subtarget->isCyclone())
7493     return SDValue();
7494
7495   // Don't split at Oz.
7496   MachineFunction &MF = DAG.getMachineFunction();
7497   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7498       AttributeSet::FunctionIndex, Attribute::MinSize);
7499   if (IsMinSize)
7500     return SDValue();
7501
7502   SDValue StVal = S->getValue();
7503   EVT VT = StVal.getValueType();
7504
7505   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7506   // those up regresses performance on micro-benchmarks and olden/bh.
7507   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7508     return SDValue();
7509
7510   // Split unaligned 16B stores. They are terrible for performance.
7511   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7512   // extensions can use this to mark that it does not want splitting to happen
7513   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7514   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7515   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7516       S->getAlignment() <= 2)
7517     return SDValue();
7518
7519   // If we get a splat of a scalar convert this vector store to a store of
7520   // scalars. They will be merged into store pairs thereby removing two
7521   // instructions.
7522   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7523   if (ReplacedSplat != SDValue())
7524     return ReplacedSplat;
7525
7526   SDLoc DL(S);
7527   unsigned NumElts = VT.getVectorNumElements() / 2;
7528   // Split VT into two.
7529   EVT HalfVT =
7530       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7531   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7532                                    DAG.getIntPtrConstant(0));
7533   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7534                                    DAG.getIntPtrConstant(NumElts));
7535   SDValue BasePtr = S->getBasePtr();
7536   SDValue NewST1 =
7537       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7538                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7539   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7540                                   DAG.getConstant(8, MVT::i64));
7541   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7542                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7543                       S->getAlignment());
7544 }
7545
7546 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7547 /// post-increment LD1R.
7548 static SDValue performPostLD1Combine(SDNode *N,
7549                                      TargetLowering::DAGCombinerInfo &DCI,
7550                                      bool IsLaneOp) {
7551   if (DCI.isBeforeLegalizeOps())
7552     return SDValue();
7553
7554   SelectionDAG &DAG = DCI.DAG;
7555   EVT VT = N->getValueType(0);
7556
7557   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7558   SDNode *LD = N->getOperand(LoadIdx).getNode();
7559   // If it is not LOAD, can not do such combine.
7560   if (LD->getOpcode() != ISD::LOAD)
7561     return SDValue();
7562
7563   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7564   EVT MemVT = LoadSDN->getMemoryVT();
7565   // Check if memory operand is the same type as the vector element.
7566   if (MemVT != VT.getVectorElementType())
7567     return SDValue();
7568
7569   // Check if there are other uses. If so, do not combine as it will introduce
7570   // an extra load.
7571   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7572        ++UI) {
7573     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7574       continue;
7575     if (*UI != N)
7576       return SDValue();
7577   }
7578
7579   SDValue Addr = LD->getOperand(1);
7580   SDValue Vector = N->getOperand(0);
7581   // Search for a use of the address operand that is an increment.
7582   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7583        Addr.getNode()->use_end(); UI != UE; ++UI) {
7584     SDNode *User = *UI;
7585     if (User->getOpcode() != ISD::ADD
7586         || UI.getUse().getResNo() != Addr.getResNo())
7587       continue;
7588
7589     // Check that the add is independent of the load.  Otherwise, folding it
7590     // would create a cycle.
7591     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7592       continue;
7593     // Also check that add is not used in the vector operand.  This would also
7594     // create a cycle.
7595     if (User->isPredecessorOf(Vector.getNode()))
7596       continue;
7597
7598     // If the increment is a constant, it must match the memory ref size.
7599     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7600     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7601       uint32_t IncVal = CInc->getZExtValue();
7602       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7603       if (IncVal != NumBytes)
7604         continue;
7605       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7606     }
7607
7608     SmallVector<SDValue, 8> Ops;
7609     Ops.push_back(LD->getOperand(0));  // Chain
7610     if (IsLaneOp) {
7611       Ops.push_back(Vector);           // The vector to be inserted
7612       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7613     }
7614     Ops.push_back(Addr);
7615     Ops.push_back(Inc);
7616
7617     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7618     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, 3));
7619     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7620     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7621                                            MemVT,
7622                                            LoadSDN->getMemOperand());
7623
7624     // Update the uses.
7625     std::vector<SDValue> NewResults;
7626     NewResults.push_back(SDValue(LD, 0));             // The result of load
7627     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7628     DCI.CombineTo(LD, NewResults);
7629     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7630     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7631
7632     break;
7633   }
7634   return SDValue();
7635 }
7636
7637 /// Target-specific DAG combine function for NEON load/store intrinsics
7638 /// to merge base address updates.
7639 static SDValue performNEONPostLDSTCombine(SDNode *N,
7640                                           TargetLowering::DAGCombinerInfo &DCI,
7641                                           SelectionDAG &DAG) {
7642   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7643     return SDValue();
7644
7645   unsigned AddrOpIdx = N->getNumOperands() - 1;
7646   SDValue Addr = N->getOperand(AddrOpIdx);
7647
7648   // Search for a use of the address operand that is an increment.
7649   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
7650        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
7651     SDNode *User = *UI;
7652     if (User->getOpcode() != ISD::ADD ||
7653         UI.getUse().getResNo() != Addr.getResNo())
7654       continue;
7655
7656     // Check that the add is independent of the load/store.  Otherwise, folding
7657     // it would create a cycle.
7658     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
7659       continue;
7660
7661     // Find the new opcode for the updating load/store.
7662     bool IsStore = false;
7663     bool IsLaneOp = false;
7664     bool IsDupOp = false;
7665     unsigned NewOpc = 0;
7666     unsigned NumVecs = 0;
7667     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
7668     switch (IntNo) {
7669     default: llvm_unreachable("unexpected intrinsic for Neon base update");
7670     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
7671       NumVecs = 2; break;
7672     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
7673       NumVecs = 3; break;
7674     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
7675       NumVecs = 4; break;
7676     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
7677       NumVecs = 2; IsStore = true; break;
7678     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
7679       NumVecs = 3; IsStore = true; break;
7680     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
7681       NumVecs = 4; IsStore = true; break;
7682     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
7683       NumVecs = 2; break;
7684     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
7685       NumVecs = 3; break;
7686     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
7687       NumVecs = 4; break;
7688     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
7689       NumVecs = 2; IsStore = true; break;
7690     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
7691       NumVecs = 3; IsStore = true; break;
7692     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
7693       NumVecs = 4; IsStore = true; break;
7694     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
7695       NumVecs = 2; IsDupOp = true; break;
7696     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
7697       NumVecs = 3; IsDupOp = true; break;
7698     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
7699       NumVecs = 4; IsDupOp = true; break;
7700     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
7701       NumVecs = 2; IsLaneOp = true; break;
7702     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
7703       NumVecs = 3; IsLaneOp = true; break;
7704     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
7705       NumVecs = 4; IsLaneOp = true; break;
7706     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
7707       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
7708     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
7709       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
7710     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
7711       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
7712     }
7713
7714     EVT VecTy;
7715     if (IsStore)
7716       VecTy = N->getOperand(2).getValueType();
7717     else
7718       VecTy = N->getValueType(0);
7719
7720     // If the increment is a constant, it must match the memory ref size.
7721     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7722     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7723       uint32_t IncVal = CInc->getZExtValue();
7724       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
7725       if (IsLaneOp || IsDupOp)
7726         NumBytes /= VecTy.getVectorNumElements();
7727       if (IncVal != NumBytes)
7728         continue;
7729       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7730     }
7731     SmallVector<SDValue, 8> Ops;
7732     Ops.push_back(N->getOperand(0)); // Incoming chain
7733     // Load lane and store have vector list as input.
7734     if (IsLaneOp || IsStore)
7735       for (unsigned i = 2; i < AddrOpIdx; ++i)
7736         Ops.push_back(N->getOperand(i));
7737     Ops.push_back(Addr); // Base register
7738     Ops.push_back(Inc);
7739
7740     // Return Types.
7741     EVT Tys[6];
7742     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
7743     unsigned n;
7744     for (n = 0; n < NumResultVecs; ++n)
7745       Tys[n] = VecTy;
7746     Tys[n++] = MVT::i64;  // Type of write back register
7747     Tys[n] = MVT::Other;  // Type of the chain
7748     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs + 2));
7749
7750     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
7751     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
7752                                            MemInt->getMemoryVT(),
7753                                            MemInt->getMemOperand());
7754
7755     // Update the uses.
7756     std::vector<SDValue> NewResults;
7757     for (unsigned i = 0; i < NumResultVecs; ++i) {
7758       NewResults.push_back(SDValue(UpdN.getNode(), i));
7759     }
7760     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
7761     DCI.CombineTo(N, NewResults);
7762     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
7763
7764     break;
7765   }
7766   return SDValue();
7767 }
7768
7769 // Optimize compare with zero and branch.
7770 static SDValue performBRCONDCombine(SDNode *N,
7771                                     TargetLowering::DAGCombinerInfo &DCI,
7772                                     SelectionDAG &DAG) {
7773   SDValue Chain = N->getOperand(0);
7774   SDValue Dest = N->getOperand(1);
7775   SDValue CCVal = N->getOperand(2);
7776   SDValue Cmp = N->getOperand(3);
7777
7778   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
7779   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
7780   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
7781     return SDValue();
7782
7783   unsigned CmpOpc = Cmp.getOpcode();
7784   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
7785     return SDValue();
7786
7787   // Only attempt folding if there is only one use of the flag and no use of the
7788   // value.
7789   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
7790     return SDValue();
7791
7792   SDValue LHS = Cmp.getOperand(0);
7793   SDValue RHS = Cmp.getOperand(1);
7794
7795   assert(LHS.getValueType() == RHS.getValueType() &&
7796          "Expected the value type to be the same for both operands!");
7797   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
7798     return SDValue();
7799
7800   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
7801     std::swap(LHS, RHS);
7802
7803   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
7804     return SDValue();
7805
7806   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
7807       LHS.getOpcode() == ISD::SRL)
7808     return SDValue();
7809
7810   // Fold the compare into the branch instruction.
7811   SDValue BR;
7812   if (CC == AArch64CC::EQ)
7813     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7814   else
7815     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
7816
7817   // Do not add new nodes to DAG combiner worklist.
7818   DCI.CombineTo(N, BR, false);
7819
7820   return SDValue();
7821 }
7822
7823 // vselect (v1i1 setcc) ->
7824 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
7825 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
7826 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
7827 // such VSELECT.
7828 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
7829   SDValue N0 = N->getOperand(0);
7830   EVT CCVT = N0.getValueType();
7831
7832   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
7833       CCVT.getVectorElementType() != MVT::i1)
7834     return SDValue();
7835
7836   EVT ResVT = N->getValueType(0);
7837   EVT CmpVT = N0.getOperand(0).getValueType();
7838   // Only combine when the result type is of the same size as the compared
7839   // operands.
7840   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
7841     return SDValue();
7842
7843   SDValue IfTrue = N->getOperand(1);
7844   SDValue IfFalse = N->getOperand(2);
7845   SDValue SetCC =
7846       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
7847                    N0.getOperand(0), N0.getOperand(1),
7848                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
7849   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
7850                      IfTrue, IfFalse);
7851 }
7852
7853 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
7854 /// the compare-mask instructions rather than going via NZCV, even if LHS and
7855 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
7856 /// with a vector one followed by a DUP shuffle on the result.
7857 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
7858   SDValue N0 = N->getOperand(0);
7859   EVT ResVT = N->getValueType(0);
7860
7861   if (!N->getOperand(1).getValueType().isVector())
7862     return SDValue();
7863
7864   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
7865     return SDValue();
7866
7867   SDLoc DL(N0);
7868
7869   EVT SrcVT = N0.getOperand(0).getValueType();
7870   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT,
7871                            ResVT.getSizeInBits() / SrcVT.getSizeInBits());
7872   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
7873
7874   // First perform a vector comparison, where lane 0 is the one we're interested
7875   // in.
7876   SDValue LHS =
7877       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
7878   SDValue RHS =
7879       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
7880   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
7881
7882   // Now duplicate the comparison mask we want across all other lanes.
7883   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
7884   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
7885   Mask = DAG.getNode(ISD::BITCAST, DL, ResVT.changeVectorElementTypeToInteger(),
7886                      Mask);
7887
7888   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
7889 }
7890
7891 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
7892                                                  DAGCombinerInfo &DCI) const {
7893   SelectionDAG &DAG = DCI.DAG;
7894   switch (N->getOpcode()) {
7895   default:
7896     break;
7897   case ISD::ADD:
7898   case ISD::SUB:
7899     return performAddSubLongCombine(N, DCI, DAG);
7900   case ISD::XOR:
7901     return performXorCombine(N, DAG, DCI, Subtarget);
7902   case ISD::MUL:
7903     return performMulCombine(N, DAG, DCI, Subtarget);
7904   case ISD::SINT_TO_FP:
7905   case ISD::UINT_TO_FP:
7906     return performIntToFpCombine(N, DAG);
7907   case ISD::OR:
7908     return performORCombine(N, DCI, Subtarget);
7909   case ISD::INTRINSIC_WO_CHAIN:
7910     return performIntrinsicCombine(N, DCI, Subtarget);
7911   case ISD::ANY_EXTEND:
7912   case ISD::ZERO_EXTEND:
7913   case ISD::SIGN_EXTEND:
7914     return performExtendCombine(N, DCI, DAG);
7915   case ISD::BITCAST:
7916     return performBitcastCombine(N, DCI, DAG);
7917   case ISD::CONCAT_VECTORS:
7918     return performConcatVectorsCombine(N, DCI, DAG);
7919   case ISD::SELECT:
7920     return performSelectCombine(N, DAG);
7921   case ISD::VSELECT:
7922     return performVSelectCombine(N, DCI.DAG);
7923   case ISD::STORE:
7924     return performSTORECombine(N, DCI, DAG, Subtarget);
7925   case AArch64ISD::BRCOND:
7926     return performBRCONDCombine(N, DCI, DAG);
7927   case AArch64ISD::DUP:
7928     return performPostLD1Combine(N, DCI, false);
7929   case ISD::INSERT_VECTOR_ELT:
7930     return performPostLD1Combine(N, DCI, true);
7931   case ISD::INTRINSIC_VOID:
7932   case ISD::INTRINSIC_W_CHAIN:
7933     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
7934     case Intrinsic::aarch64_neon_ld2:
7935     case Intrinsic::aarch64_neon_ld3:
7936     case Intrinsic::aarch64_neon_ld4:
7937     case Intrinsic::aarch64_neon_ld1x2:
7938     case Intrinsic::aarch64_neon_ld1x3:
7939     case Intrinsic::aarch64_neon_ld1x4:
7940     case Intrinsic::aarch64_neon_ld2lane:
7941     case Intrinsic::aarch64_neon_ld3lane:
7942     case Intrinsic::aarch64_neon_ld4lane:
7943     case Intrinsic::aarch64_neon_ld2r:
7944     case Intrinsic::aarch64_neon_ld3r:
7945     case Intrinsic::aarch64_neon_ld4r:
7946     case Intrinsic::aarch64_neon_st2:
7947     case Intrinsic::aarch64_neon_st3:
7948     case Intrinsic::aarch64_neon_st4:
7949     case Intrinsic::aarch64_neon_st1x2:
7950     case Intrinsic::aarch64_neon_st1x3:
7951     case Intrinsic::aarch64_neon_st1x4:
7952     case Intrinsic::aarch64_neon_st2lane:
7953     case Intrinsic::aarch64_neon_st3lane:
7954     case Intrinsic::aarch64_neon_st4lane:
7955       return performNEONPostLDSTCombine(N, DCI, DAG);
7956     default:
7957       break;
7958     }
7959   }
7960   return SDValue();
7961 }
7962
7963 // Check if the return value is used as only a return value, as otherwise
7964 // we can't perform a tail-call. In particular, we need to check for
7965 // target ISD nodes that are returns and any other "odd" constructs
7966 // that the generic analysis code won't necessarily catch.
7967 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
7968                                                SDValue &Chain) const {
7969   if (N->getNumValues() != 1)
7970     return false;
7971   if (!N->hasNUsesOfValue(1, 0))
7972     return false;
7973
7974   SDValue TCChain = Chain;
7975   SDNode *Copy = *N->use_begin();
7976   if (Copy->getOpcode() == ISD::CopyToReg) {
7977     // If the copy has a glue operand, we conservatively assume it isn't safe to
7978     // perform a tail call.
7979     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
7980         MVT::Glue)
7981       return false;
7982     TCChain = Copy->getOperand(0);
7983   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
7984     return false;
7985
7986   bool HasRet = false;
7987   for (SDNode *Node : Copy->uses()) {
7988     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
7989       return false;
7990     HasRet = true;
7991   }
7992
7993   if (!HasRet)
7994     return false;
7995
7996   Chain = TCChain;
7997   return true;
7998 }
7999
8000 // Return whether the an instruction can potentially be optimized to a tail
8001 // call. This will cause the optimizers to attempt to move, or duplicate,
8002 // return instructions to help enable tail call optimizations for this
8003 // instruction.
8004 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8005   if (!CI->isTailCall())
8006     return false;
8007
8008   return true;
8009 }
8010
8011 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8012                                                    SDValue &Offset,
8013                                                    ISD::MemIndexedMode &AM,
8014                                                    bool &IsInc,
8015                                                    SelectionDAG &DAG) const {
8016   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8017     return false;
8018
8019   Base = Op->getOperand(0);
8020   // All of the indexed addressing mode instructions take a signed
8021   // 9 bit immediate offset.
8022   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8023     int64_t RHSC = (int64_t)RHS->getZExtValue();
8024     if (RHSC >= 256 || RHSC <= -256)
8025       return false;
8026     IsInc = (Op->getOpcode() == ISD::ADD);
8027     Offset = Op->getOperand(1);
8028     return true;
8029   }
8030   return false;
8031 }
8032
8033 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8034                                                       SDValue &Offset,
8035                                                       ISD::MemIndexedMode &AM,
8036                                                       SelectionDAG &DAG) const {
8037   EVT VT;
8038   SDValue Ptr;
8039   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8040     VT = LD->getMemoryVT();
8041     Ptr = LD->getBasePtr();
8042   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8043     VT = ST->getMemoryVT();
8044     Ptr = ST->getBasePtr();
8045   } else
8046     return false;
8047
8048   bool IsInc;
8049   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8050     return false;
8051   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8052   return true;
8053 }
8054
8055 bool AArch64TargetLowering::getPostIndexedAddressParts(
8056     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8057     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8058   EVT VT;
8059   SDValue Ptr;
8060   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8061     VT = LD->getMemoryVT();
8062     Ptr = LD->getBasePtr();
8063   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8064     VT = ST->getMemoryVT();
8065     Ptr = ST->getBasePtr();
8066   } else
8067     return false;
8068
8069   bool IsInc;
8070   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8071     return false;
8072   // Post-indexing updates the base, so it's not a valid transform
8073   // if that's not the same as the load's pointer.
8074   if (Ptr != Base)
8075     return false;
8076   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8077   return true;
8078 }
8079
8080 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8081                                   SelectionDAG &DAG) {
8082   if (N->getValueType(0) != MVT::i16)
8083     return;
8084
8085   SDLoc DL(N);
8086   SDValue Op = N->getOperand(0);
8087   assert(Op.getValueType() == MVT::f16 &&
8088          "Inconsistent bitcast? Only 16-bit types should be i16 or f16");
8089   Op = SDValue(
8090       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8091                          DAG.getUNDEF(MVT::i32), Op,
8092                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8093       0);
8094   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8095   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8096 }
8097
8098 void AArch64TargetLowering::ReplaceNodeResults(
8099     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8100   switch (N->getOpcode()) {
8101   default:
8102     llvm_unreachable("Don't know how to custom expand this");
8103   case ISD::BITCAST:
8104     ReplaceBITCASTResults(N, Results, DAG);
8105     return;
8106   case ISD::FP_TO_UINT:
8107   case ISD::FP_TO_SINT:
8108     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8109     // Let normal code take care of it by not adding anything to Results.
8110     return;
8111   }
8112 }
8113
8114 bool AArch64TargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
8115   // Loads and stores less than 128-bits are already atomic; ones above that
8116   // are doomed anyway, so defer to the default libcall and blame the OS when
8117   // things go wrong:
8118   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
8119     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 128;
8120   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
8121     return LI->getType()->getPrimitiveSizeInBits() == 128;
8122
8123   // For the real atomic operations, we have ldxr/stxr up to 128 bits.
8124   return Inst->getType()->getPrimitiveSizeInBits() <= 128;
8125 }
8126
8127 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8128   return true;
8129 }
8130
8131 TargetLoweringBase::LegalizeTypeAction
8132 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8133   MVT SVT = VT.getSimpleVT();
8134   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8135   // v4i16, v2i32 instead of to promote.
8136   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8137       || SVT == MVT::v1f32)
8138     return TypeWidenVector;
8139
8140   return TargetLoweringBase::getPreferredVectorAction(VT);
8141 }
8142
8143 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8144                                              AtomicOrdering Ord) const {
8145   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8146   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8147   bool IsAcquire =
8148       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8149
8150   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8151   // intrinsic must return {i64, i64} and we have to recombine them into a
8152   // single i128 here.
8153   if (ValTy->getPrimitiveSizeInBits() == 128) {
8154     Intrinsic::ID Int =
8155         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8156     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8157
8158     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8159     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8160
8161     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8162     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8163     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8164     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8165     return Builder.CreateOr(
8166         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8167   }
8168
8169   Type *Tys[] = { Addr->getType() };
8170   Intrinsic::ID Int =
8171       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8172   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8173
8174   return Builder.CreateTruncOrBitCast(
8175       Builder.CreateCall(Ldxr, Addr),
8176       cast<PointerType>(Addr->getType())->getElementType());
8177 }
8178
8179 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8180                                                    Value *Val, Value *Addr,
8181                                                    AtomicOrdering Ord) const {
8182   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8183   bool IsRelease =
8184       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
8185
8186   // Since the intrinsics must have legal type, the i128 intrinsics take two
8187   // parameters: "i64, i64". We must marshal Val into the appropriate form
8188   // before the call.
8189   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8190     Intrinsic::ID Int =
8191         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8192     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8193     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8194
8195     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8196     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8197     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8198     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8199   }
8200
8201   Intrinsic::ID Int =
8202       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8203   Type *Tys[] = { Addr->getType() };
8204   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8205
8206   return Builder.CreateCall2(
8207       Stxr, Builder.CreateZExtOrBitCast(
8208                 Val, Stxr->getFunctionType()->getParamType(0)),
8209       Addr);
8210 }