lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64CallingConvention.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "MCTargetDesc/AArch64AddressingModes.h"
  21 #include "llvm/Analysis/BranchProbabilityInfo.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/IR/CallingConv.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GetElementPtrTypeIterator.h"
  34 #include "llvm/IR/GlobalAlias.h"
  35 #include "llvm/IR/GlobalVariable.h"
  36 #include "llvm/IR/Instructions.h"
  37 #include "llvm/IR/IntrinsicInst.h"
  38 #include "llvm/IR/Operator.h"
  39 #include "llvm/Support/CommandLine.h"
  40 using namespace llvm;
  41
  42 namespace {
  43
  44 class AArch64FastISel final : public FastISel {
  45   class Address {
  46   public:
  47     typedef enum {
  48       RegBase,
  49       FrameIndexBase
  50     } BaseKind;
  51
  52   private:
  53     BaseKind Kind;
  54     AArch64_AM::ShiftExtendType ExtType;
  55     union {
  56       unsigned Reg;
  57       int FI;
  58     } Base;
  59     unsigned OffsetReg;
  60     unsigned Shift;
  61     int64_t Offset;
  62     const GlobalValue *GV;
  63
  64   public:
  65     Address() : Kind(RegBase), ExtType(AArch64_AM::InvalidShiftExtend),
  66       OffsetReg(0), Shift(0), Offset(0), GV(nullptr) { Base.Reg = 0; }
  67     void setKind(BaseKind K) { Kind = K; }
  68     BaseKind getKind() const { return Kind; }
  69     void setExtendType(AArch64_AM::ShiftExtendType E) { ExtType = E; }
  70     AArch64_AM::ShiftExtendType getExtendType() const { return ExtType; }
  71     bool isRegBase() const { return Kind == RegBase; }
  72     bool isFIBase() const { return Kind == FrameIndexBase; }
  73     void setReg(unsigned Reg) {
  74       assert(isRegBase() && "Invalid base register access!");
  75       Base.Reg = Reg;
  76     }
  77     unsigned getReg() const {
  78       assert(isRegBase() && "Invalid base register access!");
  79       return Base.Reg;
  80     }
  81     void setOffsetReg(unsigned Reg) {
  82       OffsetReg = Reg;
  83     }
  84     unsigned getOffsetReg() const {
  85       return OffsetReg;
  86     }
  87     void setFI(unsigned FI) {
  88       assert(isFIBase() && "Invalid base frame index  access!");
  89       Base.FI = FI;
  90     }
  91     unsigned getFI() const {
  92       assert(isFIBase() && "Invalid base frame index access!");
  93       return Base.FI;
  94     }
  95     void setOffset(int64_t O) { Offset = O; }
  96     int64_t getOffset() { return Offset; }
  97     void setShift(unsigned S) { Shift = S; }
  98     unsigned getShift() { return Shift; }
  99
 100     void setGlobalValue(const GlobalValue *G) { GV = G; }
 101     const GlobalValue *getGlobalValue() { return GV; }
 102   };
 103
 104   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
 105   /// make the right decision when generating code for different targets.
 106   const AArch64Subtarget *Subtarget;
 107   LLVMContext *Context;
 108
 109   bool fastLowerArguments() override;
 110   bool fastLowerCall(CallLoweringInfo &CLI) override;
 111   bool fastLowerIntrinsicCall(const IntrinsicInst *II) override;
 112
 113 private:
 114   // Selection routines.
 115   bool selectAddSub(const Instruction *I);
 116   bool selectLogicalOp(const Instruction *I);
 117   bool selectLoad(const Instruction *I);
 118   bool selectStore(const Instruction *I);
 119   bool selectBranch(const Instruction *I);
 120   bool selectIndirectBr(const Instruction *I);
 121   bool selectCmp(const Instruction *I);
 122   bool selectSelect(const Instruction *I);
 123   bool selectFPExt(const Instruction *I);
 124   bool selectFPTrunc(const Instruction *I);
 125   bool selectFPToInt(const Instruction *I, bool Signed);
 126   bool selectIntToFP(const Instruction *I, bool Signed);
 127   bool selectRem(const Instruction *I, unsigned ISDOpcode);
 128   bool selectRet(const Instruction *I);
 129   bool selectTrunc(const Instruction *I);
 130   bool selectIntExt(const Instruction *I);
 131   bool selectMul(const Instruction *I);
 132   bool selectShift(const Instruction *I);
 133   bool selectBitCast(const Instruction *I);
 134   bool selectFRem(const Instruction *I);
 135   bool selectSDiv(const Instruction *I);
 136   bool selectGetElementPtr(const Instruction *I);
 137
 138   // Utility helper routines.
 139   bool isTypeLegal(Type *Ty, MVT &VT);
 140   bool isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed = false);
 141   bool isValueAvailable(const Value *V) const;
 142   bool computeAddress(const Value *Obj, Address &Addr, Type *Ty = nullptr);
 143   bool computeCallAddress(const Value *V, Address &Addr);
 144   bool simplifyAddress(Address &Addr, MVT VT);
 145   void addLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 146                             unsigned Flags, unsigned ScaleFactor,
 147                             MachineMemOperand *MMO);
 148   bool isMemCpySmall(uint64_t Len, unsigned Alignment);
 149   bool tryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 150                           unsigned Alignment);
 151   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 152                          const Value *Cond);
 153   bool optimizeIntExtLoad(const Instruction *I, MVT RetVT, MVT SrcVT);
 154   bool optimizeSelect(const SelectInst *SI);
 155   std::pair<unsigned, bool> getRegForGEPIndex(const Value *Idx);
 156
 157   // Emit helper routines.
 158   unsigned emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
 159                       const Value *RHS, bool SetFlags = false,
 160                       bool WantResult = true,  bool IsZExt = false);
 161   unsigned emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
 162                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 163                          bool SetFlags = false, bool WantResult = true);
 164   unsigned emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
 165                          bool LHSIsKill, uint64_t Imm, bool SetFlags = false,
 166                          bool WantResult = true);
 167   unsigned emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
 168                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 169                          AArch64_AM::ShiftExtendType ShiftType,
 170                          uint64_t ShiftImm, bool SetFlags = false,
 171                          bool WantResult = true);
 172   unsigned emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
 173                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 174                           AArch64_AM::ShiftExtendType ExtType,
 175                           uint64_t ShiftImm, bool SetFlags = false,
 176                          bool WantResult = true);
 177
 178   // Emit functions.
 179   bool emitCompareAndBranch(const BranchInst *BI);
 180   bool emitCmp(const Value *LHS, const Value *RHS, bool IsZExt);
 181   bool emitICmp(MVT RetVT, const Value *LHS, const Value *RHS, bool IsZExt);
 182   bool emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 183   bool emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS);
 184   unsigned emitLoad(MVT VT, MVT ResultVT, Address Addr, bool WantZExt = true,
 185                     MachineMemOperand *MMO = nullptr);
 186   bool emitStore(MVT VT, unsigned SrcReg, Address Addr,
 187                  MachineMemOperand *MMO = nullptr);
 188   unsigned emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 189   unsigned emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 190   unsigned emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
 191                    bool SetFlags = false, bool WantResult = true,
 192                    bool IsZExt = false);
 193   unsigned emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill, int64_t Imm);
 194   unsigned emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
 195                    bool SetFlags = false, bool WantResult = true,
 196                    bool IsZExt = false);
 197   unsigned emitSubs_rr(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 198                        unsigned RHSReg, bool RHSIsKill, bool WantResult = true);
 199   unsigned emitSubs_rs(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 200                        unsigned RHSReg, bool RHSIsKill,
 201                        AArch64_AM::ShiftExtendType ShiftType, uint64_t ShiftImm,
 202                        bool WantResult = true);
 203   unsigned emitLogicalOp(unsigned ISDOpc, MVT RetVT, const Value *LHS,
 204                          const Value *RHS);
 205   unsigned emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 206                             bool LHSIsKill, uint64_t Imm);
 207   unsigned emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 208                             bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 209                             uint64_t ShiftImm);
 210   unsigned emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 211   unsigned emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 212                       unsigned Op1, bool Op1IsKill);
 213   unsigned emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 214                         unsigned Op1, bool Op1IsKill);
 215   unsigned emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 216                         unsigned Op1, bool Op1IsKill);
 217   unsigned emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 218                       unsigned Op1Reg, bool Op1IsKill);
 219   unsigned emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 220                       uint64_t Imm, bool IsZExt = true);
 221   unsigned emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 222                       unsigned Op1Reg, bool Op1IsKill);
 223   unsigned emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 224                       uint64_t Imm, bool IsZExt = true);
 225   unsigned emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 226                       unsigned Op1Reg, bool Op1IsKill);
 227   unsigned emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 228                       uint64_t Imm, bool IsZExt = false);
 229
 230   unsigned materializeInt(const ConstantInt *CI, MVT VT);
 231   unsigned materializeFP(const ConstantFP *CFP, MVT VT);
 232   unsigned materializeGV(const GlobalValue *GV);
 233
 234   // Call handling routines.
 235 private:
 236   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 237   bool processCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 238                        unsigned &NumBytes);
 239   bool finishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 240
 241 public:
 242   // Backend specific FastISel code.
 243   unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 244   unsigned fastMaterializeConstant(const Constant *C) override;
 245   unsigned fastMaterializeFloatZero(const ConstantFP* CF) override;
 246
 247   explicit AArch64FastISel(FunctionLoweringInfo &FuncInfo,
 248                            const TargetLibraryInfo *LibInfo)
 249       : FastISel(FuncInfo, LibInfo, /*SkipTargetIndependentISel=*/true) {
 250     Subtarget =
 251         &static_cast<const AArch64Subtarget &>(FuncInfo.MF->getSubtarget());
 252     Context = &FuncInfo.Fn->getContext();
 253   }
 254
 255   bool fastSelectInstruction(const Instruction *I) override;
 256
 257 #include "AArch64GenFastISel.inc"
 258 };
 259
 260 } // end anonymous namespace
 261
 262 #include "AArch64GenCallingConv.inc"
 263
 264 /// \brief Check if the sign-/zero-extend will be a noop.
 265 static bool isIntExtFree(const Instruction *I) {
 266   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
 267          "Unexpected integer extend instruction.");
 268   assert(!I->getType()->isVectorTy() && I->getType()->isIntegerTy() &&
 269          "Unexpected value type.");
 270   bool IsZExt = isa<ZExtInst>(I);
 271
 272   if (const auto *LI = dyn_cast<LoadInst>(I->getOperand(0)))
 273     if (LI->hasOneUse())
 274       return true;
 275
 276   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0)))
 277     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr()))
 278       return true;
 279
 280   return false;
 281 }
 282
 283 /// \brief Determine the implicit scale factor that is applied by a memory
 284 /// operation for a given value type.
 285 static unsigned getImplicitScaleFactor(MVT VT) {
 286   switch (VT.SimpleTy) {
 287   default:
 288     return 0;    // invalid
 289   case MVT::i1:  // fall-through
 290   case MVT::i8:
 291     return 1;
 292   case MVT::i16:
 293     return 2;
 294   case MVT::i32: // fall-through
 295   case MVT::f32:
 296     return 4;
 297   case MVT::i64: // fall-through
 298   case MVT::f64:
 299     return 8;
 300   }
 301 }
 302
 303 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 304   if (CC == CallingConv::WebKit_JS)
 305     return CC_AArch64_WebKit_JS;
 306   if (CC == CallingConv::GHC)
 307     return CC_AArch64_GHC;
 308   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 309 }
 310
 311 unsigned AArch64FastISel::fastMaterializeAlloca(const AllocaInst *AI) {
 312   assert(TLI.getValueType(AI->getType(), true) == MVT::i64 &&
 313          "Alloca should always return a pointer.");
 314
 315   // Don't handle dynamic allocas.
 316   if (!FuncInfo.StaticAllocaMap.count(AI))
 317     return 0;
 318
 319   DenseMap<const AllocaInst *, int>::iterator SI =
 320       FuncInfo.StaticAllocaMap.find(AI);
 321
 322   if (SI != FuncInfo.StaticAllocaMap.end()) {
 323     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 324     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 325             ResultReg)
 326         .addFrameIndex(SI->second)
 327         .addImm(0)
 328         .addImm(0);
 329     return ResultReg;
 330   }
 331
 332   return 0;
 333 }
 334
 335 unsigned AArch64FastISel::materializeInt(const ConstantInt *CI, MVT VT) {
 336   if (VT > MVT::i64)
 337     return 0;
 338
 339   if (!CI->isZero())
 340     return fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 341
 342   // Create a copy from the zero register to materialize a "0" value.
 343   const TargetRegisterClass *RC = (VT == MVT::i64) ? &AArch64::GPR64RegClass
 344                                                    : &AArch64::GPR32RegClass;
 345   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
 346   unsigned ResultReg = createResultReg(RC);
 347   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TargetOpcode::COPY),
 348           ResultReg).addReg(ZeroReg, getKillRegState(true));
 349   return ResultReg;
 350 }
 351
 352 unsigned AArch64FastISel::materializeFP(const ConstantFP *CFP, MVT VT) {
 353   // Positive zero (+0.0) has to be materialized with a fmov from the zero
 354   // register, because the immediate version of fmov cannot encode zero.
 355   if (CFP->isNullValue())
 356     return fastMaterializeFloatZero(CFP);
 357
 358   if (VT != MVT::f32 && VT != MVT::f64)
 359     return 0;
 360
 361   const APFloat Val = CFP->getValueAPF();
 362   bool Is64Bit = (VT == MVT::f64);
 363   // This checks to see if we can use FMOV instructions to materialize
 364   // a constant, otherwise we have to materialize via the constant pool.
 365   if (TLI.isFPImmLegal(Val, VT)) {
 366     int Imm =
 367         Is64Bit ? AArch64_AM::getFP64Imm(Val) : AArch64_AM::getFP32Imm(Val);
 368     assert((Imm != -1) && "Cannot encode floating-point constant.");
 369     unsigned Opc = Is64Bit ? AArch64::FMOVDi : AArch64::FMOVSi;
 370     return fastEmitInst_i(Opc, TLI.getRegClassFor(VT), Imm);
 371   }
 372
 373   // For the MachO large code model materialize the FP constant in code.
 374   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 375     unsigned Opc1 = Is64Bit ? AArch64::MOVi64imm : AArch64::MOVi32imm;
 376     const TargetRegisterClass *RC = Is64Bit ?
 377         &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
 378
 379     unsigned TmpReg = createResultReg(RC);
 380     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc1), TmpReg)
 381         .addImm(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 382
 383     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 384     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
 385             TII.get(TargetOpcode::COPY), ResultReg)
 386         .addReg(TmpReg, getKillRegState(true));
 387
 388     return ResultReg;
 389   }
 390
 391   // Materialize via constant pool.  MachineConstantPool wants an explicit
 392   // alignment.
 393   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 394   if (Align == 0)
 395     Align = DL.getTypeAllocSize(CFP->getType());
 396
 397   unsigned CPI = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 398   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 399   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 400           ADRPReg).addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGE);
 401
 402   unsigned Opc = Is64Bit ? AArch64::LDRDui : AArch64::LDRSui;
 403   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 404   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 405       .addReg(ADRPReg)
 406       .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 407   return ResultReg;
 408 }
 409
 410 unsigned AArch64FastISel::materializeGV(const GlobalValue *GV) {
 411   // We can't handle thread-local variables quickly yet.
 412   if (GV->isThreadLocal())
 413     return 0;
 414
 415   // MachO still uses GOT for large code-model accesses, but ELF requires
 416   // movz/movk sequences, which FastISel doesn't handle yet.
 417   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 418     return 0;
 419
 420   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 421
 422   EVT DestEVT = TLI.getValueType(GV->getType(), true);
 423   if (!DestEVT.isSimple())
 424     return 0;
 425
 426   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 427   unsigned ResultReg;
 428
 429   if (OpFlags & AArch64II::MO_GOT) {
 430     // ADRP + LDRX
 431     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 432             ADRPReg)
 433       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 434
 435     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 436     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 437             ResultReg)
 438       .addReg(ADRPReg)
 439       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 440                         AArch64II::MO_NC);
 441   } else if (OpFlags & AArch64II::MO_CONSTPOOL) {
 442     // We can't handle addresses loaded from a constant pool quickly yet.
 443     return 0;
 444   } else {
 445     // ADRP + ADDX
 446     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 447             ADRPReg)
 448       .addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 449
 450     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 451     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 452             ResultReg)
 453       .addReg(ADRPReg)
 454       .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 455       .addImm(0);
 456   }
 457   return ResultReg;
 458 }
 459
 460 unsigned AArch64FastISel::fastMaterializeConstant(const Constant *C) {
 461   EVT CEVT = TLI.getValueType(C->getType(), true);
 462
 463   // Only handle simple types.
 464   if (!CEVT.isSimple())
 465     return 0;
 466   MVT VT = CEVT.getSimpleVT();
 467
 468   if (const auto *CI = dyn_cast<ConstantInt>(C))
 469     return materializeInt(CI, VT);
 470   else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 471     return materializeFP(CFP, VT);
 472   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 473     return materializeGV(GV);
 474
 475   return 0;
 476 }
 477
 478 unsigned AArch64FastISel::fastMaterializeFloatZero(const ConstantFP* CFP) {
 479   assert(CFP->isNullValue() &&
 480          "Floating-point constant is not a positive zero.");
 481   MVT VT;
 482   if (!isTypeLegal(CFP->getType(), VT))
 483     return 0;
 484
 485   if (VT != MVT::f32 && VT != MVT::f64)
 486     return 0;
 487
 488   bool Is64Bit = (VT == MVT::f64);
 489   unsigned ZReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
 490   unsigned Opc = Is64Bit ? AArch64::FMOVXDr : AArch64::FMOVWSr;
 491   return fastEmitInst_r(Opc, TLI.getRegClassFor(VT), ZReg, /*IsKill=*/true);
 492 }
 493
 494 /// \brief Check if the multiply is by a power-of-2 constant.
 495 static bool isMulPowOf2(const Value *I) {
 496   if (const auto *MI = dyn_cast<MulOperator>(I)) {
 497     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(0)))
 498       if (C->getValue().isPowerOf2())
 499         return true;
 500     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(1)))
 501       if (C->getValue().isPowerOf2())
 502         return true;
 503   }
 504   return false;
 505 }
 506
 507 // Computes the address to get to an object.
 508 bool AArch64FastISel::computeAddress(const Value *Obj, Address &Addr, Type *Ty)
 509 {
 510   const User *U = nullptr;
 511   unsigned Opcode = Instruction::UserOp1;
 512   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 513     // Don't walk into other basic blocks unless the object is an alloca from
 514     // another block, otherwise it may not have a virtual register assigned.
 515     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 516         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 517       Opcode = I->getOpcode();
 518       U = I;
 519     }
 520   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 521     Opcode = C->getOpcode();
 522     U = C;
 523   }
 524
 525   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 526     if (Ty->getAddressSpace() > 255)
 527       // Fast instruction selection doesn't support the special
 528       // address spaces.
 529       return false;
 530
 531   switch (Opcode) {
 532   default:
 533     break;
 534   case Instruction::BitCast: {
 535     // Look through bitcasts.
 536     return computeAddress(U->getOperand(0), Addr, Ty);
 537   }
 538   case Instruction::IntToPtr: {
 539     // Look past no-op inttoptrs.
 540     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 541       return computeAddress(U->getOperand(0), Addr, Ty);
 542     break;
 543   }
 544   case Instruction::PtrToInt: {
 545     // Look past no-op ptrtoints.
 546     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 547       return computeAddress(U->getOperand(0), Addr, Ty);
 548     break;
 549   }
 550   case Instruction::GetElementPtr: {
 551     Address SavedAddr = Addr;
 552     uint64_t TmpOffset = Addr.getOffset();
 553
 554     // Iterate through the GEP folding the constants into offsets where
 555     // we can.
 556     gep_type_iterator GTI = gep_type_begin(U);
 557     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 558          ++i, ++GTI) {
 559       const Value *Op = *i;
 560       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 561         const StructLayout *SL = DL.getStructLayout(STy);
 562         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 563         TmpOffset += SL->getElementOffset(Idx);
 564       } else {
 565         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 566         for (;;) {
 567           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 568             // Constant-offset addressing.
 569             TmpOffset += CI->getSExtValue() * S;
 570             break;
 571           }
 572           if (canFoldAddIntoGEP(U, Op)) {
 573             // A compatible add with a constant operand. Fold the constant.
 574             ConstantInt *CI =
 575                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 576             TmpOffset += CI->getSExtValue() * S;
 577             // Iterate on the other operand.
 578             Op = cast<AddOperator>(Op)->getOperand(0);
 579             continue;
 580           }
 581           // Unsupported
 582           goto unsupported_gep;
 583         }
 584       }
 585     }
 586
 587     // Try to grab the base operand now.
 588     Addr.setOffset(TmpOffset);
 589     if (computeAddress(U->getOperand(0), Addr, Ty))
 590       return true;
 591
 592     // We failed, restore everything and try the other options.
 593     Addr = SavedAddr;
 594
 595   unsupported_gep:
 596     break;
 597   }
 598   case Instruction::Alloca: {
 599     const AllocaInst *AI = cast<AllocaInst>(Obj);
 600     DenseMap<const AllocaInst *, int>::iterator SI =
 601         FuncInfo.StaticAllocaMap.find(AI);
 602     if (SI != FuncInfo.StaticAllocaMap.end()) {
 603       Addr.setKind(Address::FrameIndexBase);
 604       Addr.setFI(SI->second);
 605       return true;
 606     }
 607     break;
 608   }
 609   case Instruction::Add: {
 610     // Adds of constants are common and easy enough.
 611     const Value *LHS = U->getOperand(0);
 612     const Value *RHS = U->getOperand(1);
 613
 614     if (isa<ConstantInt>(LHS))
 615       std::swap(LHS, RHS);
 616
 617     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 618       Addr.setOffset(Addr.getOffset() + CI->getSExtValue());
 619       return computeAddress(LHS, Addr, Ty);
 620     }
 621
 622     Address Backup = Addr;
 623     if (computeAddress(LHS, Addr, Ty) && computeAddress(RHS, Addr, Ty))
 624       return true;
 625     Addr = Backup;
 626
 627     break;
 628   }
 629   case Instruction::Sub: {
 630     // Subs of constants are common and easy enough.
 631     const Value *LHS = U->getOperand(0);
 632     const Value *RHS = U->getOperand(1);
 633
 634     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 635       Addr.setOffset(Addr.getOffset() - CI->getSExtValue());
 636       return computeAddress(LHS, Addr, Ty);
 637     }
 638     break;
 639   }
 640   case Instruction::Shl: {
 641     if (Addr.getOffsetReg())
 642       break;
 643
 644     const auto *CI = dyn_cast<ConstantInt>(U->getOperand(1));
 645     if (!CI)
 646       break;
 647
 648     unsigned Val = CI->getZExtValue();
 649     if (Val < 1 || Val > 3)
 650       break;
 651
 652     uint64_t NumBytes = 0;
 653     if (Ty && Ty->isSized()) {
 654       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 655       NumBytes = NumBits / 8;
 656       if (!isPowerOf2_64(NumBits))
 657         NumBytes = 0;
 658     }
 659
 660     if (NumBytes != (1ULL << Val))
 661       break;
 662
 663     Addr.setShift(Val);
 664     Addr.setExtendType(AArch64_AM::LSL);
 665
 666     const Value *Src = U->getOperand(0);
 667     if (const auto *I = dyn_cast<Instruction>(Src)) {
 668       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 669         // Fold the zext or sext when it won't become a noop.
 670         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 671           if (!isIntExtFree(ZE) &&
 672               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 673             Addr.setExtendType(AArch64_AM::UXTW);
 674             Src = ZE->getOperand(0);
 675           }
 676         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 677           if (!isIntExtFree(SE) &&
 678               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 679             Addr.setExtendType(AArch64_AM::SXTW);
 680             Src = SE->getOperand(0);
 681           }
 682         }
 683       }
 684     }
 685
 686     if (const auto *AI = dyn_cast<BinaryOperator>(Src))
 687       if (AI->getOpcode() == Instruction::And) {
 688         const Value *LHS = AI->getOperand(0);
 689         const Value *RHS = AI->getOperand(1);
 690
 691         if (const auto *C = dyn_cast<ConstantInt>(LHS))
 692           if (C->getValue() == 0xffffffff)
 693             std::swap(LHS, RHS);
 694
 695         if (const auto *C = dyn_cast<ConstantInt>(RHS))
 696           if (C->getValue() == 0xffffffff) {
 697             Addr.setExtendType(AArch64_AM::UXTW);
 698             unsigned Reg = getRegForValue(LHS);
 699             if (!Reg)
 700               return false;
 701             bool RegIsKill = hasTrivialKill(LHS);
 702             Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 703                                              AArch64::sub_32);
 704             Addr.setOffsetReg(Reg);
 705             return true;
 706           }
 707       }
 708
 709     unsigned Reg = getRegForValue(Src);
 710     if (!Reg)
 711       return false;
 712     Addr.setOffsetReg(Reg);
 713     return true;
 714   }
 715   case Instruction::Mul: {
 716     if (Addr.getOffsetReg())
 717       break;
 718
 719     if (!isMulPowOf2(U))
 720       break;
 721
 722     const Value *LHS = U->getOperand(0);
 723     const Value *RHS = U->getOperand(1);
 724
 725     // Canonicalize power-of-2 value to the RHS.
 726     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 727       if (C->getValue().isPowerOf2())
 728         std::swap(LHS, RHS);
 729
 730     assert(isa<ConstantInt>(RHS) && "Expected an ConstantInt.");
 731     const auto *C = cast<ConstantInt>(RHS);
 732     unsigned Val = C->getValue().logBase2();
 733     if (Val < 1 || Val > 3)
 734       break;
 735
 736     uint64_t NumBytes = 0;
 737     if (Ty && Ty->isSized()) {
 738       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 739       NumBytes = NumBits / 8;
 740       if (!isPowerOf2_64(NumBits))
 741         NumBytes = 0;
 742     }
 743
 744     if (NumBytes != (1ULL << Val))
 745       break;
 746
 747     Addr.setShift(Val);
 748     Addr.setExtendType(AArch64_AM::LSL);
 749
 750     const Value *Src = LHS;
 751     if (const auto *I = dyn_cast<Instruction>(Src)) {
 752       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 753         // Fold the zext or sext when it won't become a noop.
 754         if (const auto *ZE = dyn_cast<ZExtInst>(I)) {
 755           if (!isIntExtFree(ZE) &&
 756               ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 757             Addr.setExtendType(AArch64_AM::UXTW);
 758             Src = ZE->getOperand(0);
 759           }
 760         } else if (const auto *SE = dyn_cast<SExtInst>(I)) {
 761           if (!isIntExtFree(SE) &&
 762               SE->getOperand(0)->getType()->isIntegerTy(32)) {
 763             Addr.setExtendType(AArch64_AM::SXTW);
 764             Src = SE->getOperand(0);
 765           }
 766         }
 767       }
 768     }
 769
 770     unsigned Reg = getRegForValue(Src);
 771     if (!Reg)
 772       return false;
 773     Addr.setOffsetReg(Reg);
 774     return true;
 775   }
 776   case Instruction::And: {
 777     if (Addr.getOffsetReg())
 778       break;
 779
 780     if (!Ty || DL.getTypeSizeInBits(Ty) != 8)
 781       break;
 782
 783     const Value *LHS = U->getOperand(0);
 784     const Value *RHS = U->getOperand(1);
 785
 786     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 787       if (C->getValue() == 0xffffffff)
 788         std::swap(LHS, RHS);
 789
 790     if (const auto *C = dyn_cast<ConstantInt>(RHS))
 791       if (C->getValue() == 0xffffffff) {
 792         Addr.setShift(0);
 793         Addr.setExtendType(AArch64_AM::LSL);
 794         Addr.setExtendType(AArch64_AM::UXTW);
 795
 796         unsigned Reg = getRegForValue(LHS);
 797         if (!Reg)
 798           return false;
 799         bool RegIsKill = hasTrivialKill(LHS);
 800         Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 801                                          AArch64::sub_32);
 802         Addr.setOffsetReg(Reg);
 803         return true;
 804       }
 805     break;
 806   }
 807   case Instruction::SExt:
 808   case Instruction::ZExt: {
 809     if (!Addr.getReg() || Addr.getOffsetReg())
 810       break;
 811
 812     const Value *Src = nullptr;
 813     // Fold the zext or sext when it won't become a noop.
 814     if (const auto *ZE = dyn_cast<ZExtInst>(U)) {
 815       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 816         Addr.setExtendType(AArch64_AM::UXTW);
 817         Src = ZE->getOperand(0);
 818       }
 819     } else if (const auto *SE = dyn_cast<SExtInst>(U)) {
 820       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 821         Addr.setExtendType(AArch64_AM::SXTW);
 822         Src = SE->getOperand(0);
 823       }
 824     }
 825
 826     if (!Src)
 827       break;
 828
 829     Addr.setShift(0);
 830     unsigned Reg = getRegForValue(Src);
 831     if (!Reg)
 832       return false;
 833     Addr.setOffsetReg(Reg);
 834     return true;
 835   }
 836   } // end switch
 837
 838   if (Addr.isRegBase() && !Addr.getReg()) {
 839     unsigned Reg = getRegForValue(Obj);
 840     if (!Reg)
 841       return false;
 842     Addr.setReg(Reg);
 843     return true;
 844   }
 845
 846   if (!Addr.getOffsetReg()) {
 847     unsigned Reg = getRegForValue(Obj);
 848     if (!Reg)
 849       return false;
 850     Addr.setOffsetReg(Reg);
 851     return true;
 852   }
 853
 854   return false;
 855 }
 856
 857 bool AArch64FastISel::computeCallAddress(const Value *V, Address &Addr) {
 858   const User *U = nullptr;
 859   unsigned Opcode = Instruction::UserOp1;
 860   bool InMBB = true;
 861
 862   if (const auto *I = dyn_cast<Instruction>(V)) {
 863     Opcode = I->getOpcode();
 864     U = I;
 865     InMBB = I->getParent() == FuncInfo.MBB->getBasicBlock();
 866   } else if (const auto *C = dyn_cast<ConstantExpr>(V)) {
 867     Opcode = C->getOpcode();
 868     U = C;
 869   }
 870
 871   switch (Opcode) {
 872   default: break;
 873   case Instruction::BitCast:
 874     // Look past bitcasts if its operand is in the same BB.
 875     if (InMBB)
 876       return computeCallAddress(U->getOperand(0), Addr);
 877     break;
 878   case Instruction::IntToPtr:
 879     // Look past no-op inttoptrs if its operand is in the same BB.
 880     if (InMBB &&
 881         TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 882       return computeCallAddress(U->getOperand(0), Addr);
 883     break;
 884   case Instruction::PtrToInt:
 885     // Look past no-op ptrtoints if its operand is in the same BB.
 886     if (InMBB &&
 887         TLI.getValueType(U->getType()) == TLI.getPointerTy())
 888       return computeCallAddress(U->getOperand(0), Addr);
 889     break;
 890   }
 891
 892   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 893     Addr.setGlobalValue(GV);
 894     return true;
 895   }
 896
 897   // If all else fails, try to materialize the value in a register.
 898   if (!Addr.getGlobalValue()) {
 899     Addr.setReg(getRegForValue(V));
 900     return Addr.getReg() != 0;
 901   }
 902
 903   return false;
 904 }
 905
 906
 907 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 908   EVT evt = TLI.getValueType(Ty, true);
 909
 910   // Only handle simple types.
 911   if (evt == MVT::Other || !evt.isSimple())
 912     return false;
 913   VT = evt.getSimpleVT();
 914
 915   // This is a legal type, but it's not something we handle in fast-isel.
 916   if (VT == MVT::f128)
 917     return false;
 918
 919   // Handle all other legal types, i.e. a register that will directly hold this
 920   // value.
 921   return TLI.isTypeLegal(VT);
 922 }
 923
 924 /// \brief Determine if the value type is supported by FastISel.
 925 ///
 926 /// FastISel for AArch64 can handle more value types than are legal. This adds
 927 /// simple value type such as i1, i8, and i16.
 928 bool AArch64FastISel::isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed) {
 929   if (Ty->isVectorTy() && !IsVectorAllowed)
 930     return false;
 931
 932   if (isTypeLegal(Ty, VT))
 933     return true;
 934
 935   // If this is a type than can be sign or zero-extended to a basic operation
 936   // go ahead and accept it now.
 937   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 938     return true;
 939
 940   return false;
 941 }
 942
 943 bool AArch64FastISel::isValueAvailable(const Value *V) const {
 944   if (!isa<Instruction>(V))
 945     return true;
 946
 947   const auto *I = cast<Instruction>(V);
 948   if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 949     return true;
 950
 951   return false;
 952 }
 953
 954 bool AArch64FastISel::simplifyAddress(Address &Addr, MVT VT) {
 955   unsigned ScaleFactor = getImplicitScaleFactor(VT);
 956   if (!ScaleFactor)
 957     return false;
 958
 959   bool ImmediateOffsetNeedsLowering = false;
 960   bool RegisterOffsetNeedsLowering = false;
 961   int64_t Offset = Addr.getOffset();
 962   if (((Offset < 0) || (Offset & (ScaleFactor - 1))) && !isInt<9>(Offset))
 963     ImmediateOffsetNeedsLowering = true;
 964   else if (Offset > 0 && !(Offset & (ScaleFactor - 1)) &&
 965            !isUInt<12>(Offset / ScaleFactor))
 966     ImmediateOffsetNeedsLowering = true;
 967
 968   // Cannot encode an offset register and an immediate offset in the same
 969   // instruction. Fold the immediate offset into the load/store instruction and
 970   // emit an additonal add to take care of the offset register.
 971   if (!ImmediateOffsetNeedsLowering && Addr.getOffset() && Addr.getOffsetReg())
 972     RegisterOffsetNeedsLowering = true;
 973
 974   // Cannot encode zero register as base.
 975   if (Addr.isRegBase() && Addr.getOffsetReg() && !Addr.getReg())
 976     RegisterOffsetNeedsLowering = true;
 977
 978   // If this is a stack pointer and the offset needs to be simplified then put
 979   // the alloca address into a register, set the base type back to register and
 980   // continue. This should almost never happen.
 981   if ((ImmediateOffsetNeedsLowering || Addr.getOffsetReg()) && Addr.isFIBase())
 982   {
 983     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 984     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 985             ResultReg)
 986       .addFrameIndex(Addr.getFI())
 987       .addImm(0)
 988       .addImm(0);
 989     Addr.setKind(Address::RegBase);
 990     Addr.setReg(ResultReg);
 991   }
 992
 993   if (RegisterOffsetNeedsLowering) {
 994     unsigned ResultReg = 0;
 995     if (Addr.getReg()) {
 996       if (Addr.getExtendType() == AArch64_AM::SXTW ||
 997           Addr.getExtendType() == AArch64_AM::UXTW   )
 998         ResultReg = emitAddSub_rx(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
 999                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1000                                   /*TODO:IsKill=*/false, Addr.getExtendType(),
1001                                   Addr.getShift());
1002       else
1003         ResultReg = emitAddSub_rs(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
1004                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
1005                                   /*TODO:IsKill=*/false, AArch64_AM::LSL,
1006                                   Addr.getShift());
1007     } else {
1008       if (Addr.getExtendType() == AArch64_AM::UXTW)
1009         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1010                                /*Op0IsKill=*/false, Addr.getShift(),
1011                                /*IsZExt=*/true);
1012       else if (Addr.getExtendType() == AArch64_AM::SXTW)
1013         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
1014                                /*Op0IsKill=*/false, Addr.getShift(),
1015                                /*IsZExt=*/false);
1016       else
1017         ResultReg = emitLSL_ri(MVT::i64, MVT::i64, Addr.getOffsetReg(),
1018                                /*Op0IsKill=*/false, Addr.getShift());
1019     }
1020     if (!ResultReg)
1021       return false;
1022
1023     Addr.setReg(ResultReg);
1024     Addr.setOffsetReg(0);
1025     Addr.setShift(0);
1026     Addr.setExtendType(AArch64_AM::InvalidShiftExtend);
1027   }
1028
1029   // Since the offset is too large for the load/store instruction get the
1030   // reg+offset into a register.
1031   if (ImmediateOffsetNeedsLowering) {
1032     unsigned ResultReg;
1033     if (Addr.getReg())
1034       // Try to fold the immediate into the add instruction.
1035       ResultReg = emitAdd_ri_(MVT::i64, Addr.getReg(), /*IsKill=*/false, Offset);
1036     else
1037       ResultReg = fastEmit_i(MVT::i64, MVT::i64, ISD::Constant, Offset);
1038
1039     if (!ResultReg)
1040       return false;
1041     Addr.setReg(ResultReg);
1042     Addr.setOffset(0);
1043   }
1044   return true;
1045 }
1046
1047 void AArch64FastISel::addLoadStoreOperands(Address &Addr,
1048                                            const MachineInstrBuilder &MIB,
1049                                            unsigned Flags,
1050                                            unsigned ScaleFactor,
1051                                            MachineMemOperand *MMO) {
1052   int64_t Offset = Addr.getOffset() / ScaleFactor;
1053   // Frame base works a bit differently. Handle it separately.
1054   if (Addr.isFIBase()) {
1055     int FI = Addr.getFI();
1056     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
1057     // and alignment should be based on the VT.
1058     MMO = FuncInfo.MF->getMachineMemOperand(
1059       MachinePointerInfo::getFixedStack(FI, Offset), Flags,
1060       MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
1061     // Now add the rest of the operands.
1062     MIB.addFrameIndex(FI).addImm(Offset);
1063   } else {
1064     assert(Addr.isRegBase() && "Unexpected address kind.");
1065     const MCInstrDesc &II = MIB->getDesc();
1066     unsigned Idx = (Flags & MachineMemOperand::MOStore) ? 1 : 0;
1067     Addr.setReg(
1068       constrainOperandRegClass(II, Addr.getReg(), II.getNumDefs()+Idx));
1069     Addr.setOffsetReg(
1070       constrainOperandRegClass(II, Addr.getOffsetReg(), II.getNumDefs()+Idx+1));
1071     if (Addr.getOffsetReg()) {
1072       assert(Addr.getOffset() == 0 && "Unexpected offset");
1073       bool IsSigned = Addr.getExtendType() == AArch64_AM::SXTW ||
1074                       Addr.getExtendType() == AArch64_AM::SXTX;
1075       MIB.addReg(Addr.getReg());
1076       MIB.addReg(Addr.getOffsetReg());
1077       MIB.addImm(IsSigned);
1078       MIB.addImm(Addr.getShift() != 0);
1079     } else
1080       MIB.addReg(Addr.getReg()).addImm(Offset);
1081   }
1082
1083   if (MMO)
1084     MIB.addMemOperand(MMO);
1085 }
1086
1087 unsigned AArch64FastISel::emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
1088                                      const Value *RHS, bool SetFlags,
1089                                      bool WantResult,  bool IsZExt) {
1090   AArch64_AM::ShiftExtendType ExtendType = AArch64_AM::InvalidShiftExtend;
1091   bool NeedExtend = false;
1092   switch (RetVT.SimpleTy) {
1093   default:
1094     return 0;
1095   case MVT::i1:
1096     NeedExtend = true;
1097     break;
1098   case MVT::i8:
1099     NeedExtend = true;
1100     ExtendType = IsZExt ? AArch64_AM::UXTB : AArch64_AM::SXTB;
1101     break;
1102   case MVT::i16:
1103     NeedExtend = true;
1104     ExtendType = IsZExt ? AArch64_AM::UXTH : AArch64_AM::SXTH;
1105     break;
1106   case MVT::i32:  // fall-through
1107   case MVT::i64:
1108     break;
1109   }
1110   MVT SrcVT = RetVT;
1111   RetVT.SimpleTy = std::max(RetVT.SimpleTy, MVT::i32);
1112
1113   // Canonicalize immediates to the RHS first.
1114   if (UseAdd && isa<Constant>(LHS) && !isa<Constant>(RHS))
1115     std::swap(LHS, RHS);
1116
1117   // Canonicalize mul by power of 2 to the RHS.
1118   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1119     if (isMulPowOf2(LHS))
1120       std::swap(LHS, RHS);
1121
1122   // Canonicalize shift immediate to the RHS.
1123   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1124     if (const auto *SI = dyn_cast<BinaryOperator>(LHS))
1125       if (isa<ConstantInt>(SI->getOperand(1)))
1126         if (SI->getOpcode() == Instruction::Shl  ||
1127             SI->getOpcode() == Instruction::LShr ||
1128             SI->getOpcode() == Instruction::AShr   )
1129           std::swap(LHS, RHS);
1130
1131   unsigned LHSReg = getRegForValue(LHS);
1132   if (!LHSReg)
1133     return 0;
1134   bool LHSIsKill = hasTrivialKill(LHS);
1135
1136   if (NeedExtend)
1137     LHSReg = emitIntExt(SrcVT, LHSReg, RetVT, IsZExt);
1138
1139   unsigned ResultReg = 0;
1140   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1141     uint64_t Imm = IsZExt ? C->getZExtValue() : C->getSExtValue();
1142     if (C->isNegative())
1143       ResultReg = emitAddSub_ri(!UseAdd, RetVT, LHSReg, LHSIsKill, -Imm,
1144                                 SetFlags, WantResult);
1145     else
1146       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, Imm, SetFlags,
1147                                 WantResult);
1148   } else if (const auto *C = dyn_cast<Constant>(RHS))
1149     if (C->isNullValue())
1150       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, 0, SetFlags,
1151                                 WantResult);
1152
1153   if (ResultReg)
1154     return ResultReg;
1155
1156   // Only extend the RHS within the instruction if there is a valid extend type.
1157   if (ExtendType != AArch64_AM::InvalidShiftExtend && RHS->hasOneUse() &&
1158       isValueAvailable(RHS)) {
1159     if (const auto *SI = dyn_cast<BinaryOperator>(RHS))
1160       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1)))
1161         if ((SI->getOpcode() == Instruction::Shl) && (C->getZExtValue() < 4)) {
1162           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1163           if (!RHSReg)
1164             return 0;
1165           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1166           return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1167                                RHSIsKill, ExtendType, C->getZExtValue(),
1168                                SetFlags, WantResult);
1169         }
1170     unsigned RHSReg = getRegForValue(RHS);
1171     if (!RHSReg)
1172       return 0;
1173     bool RHSIsKill = hasTrivialKill(RHS);
1174     return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1175                          ExtendType, 0, SetFlags, WantResult);
1176   }
1177
1178   // Check if the mul can be folded into the instruction.
1179   if (RHS->hasOneUse() && isValueAvailable(RHS))
1180     if (isMulPowOf2(RHS)) {
1181       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1182       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1183
1184       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1185         if (C->getValue().isPowerOf2())
1186           std::swap(MulLHS, MulRHS);
1187
1188       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1189       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1190       unsigned RHSReg = getRegForValue(MulLHS);
1191       if (!RHSReg)
1192         return 0;
1193       bool RHSIsKill = hasTrivialKill(MulLHS);
1194       return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1195                            AArch64_AM::LSL, ShiftVal, SetFlags, WantResult);
1196     }
1197
1198   // Check if the shift can be folded into the instruction.
1199   if (RHS->hasOneUse() && isValueAvailable(RHS))
1200     if (const auto *SI = dyn_cast<BinaryOperator>(RHS)) {
1201       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1202         AArch64_AM::ShiftExtendType ShiftType = AArch64_AM::InvalidShiftExtend;
1203         switch (SI->getOpcode()) {
1204         default: break;
1205         case Instruction::Shl:  ShiftType = AArch64_AM::LSL; break;
1206         case Instruction::LShr: ShiftType = AArch64_AM::LSR; break;
1207         case Instruction::AShr: ShiftType = AArch64_AM::ASR; break;
1208         }
1209         uint64_t ShiftVal = C->getZExtValue();
1210         if (ShiftType != AArch64_AM::InvalidShiftExtend) {
1211           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1212           if (!RHSReg)
1213             return 0;
1214           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1215           return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1216                                RHSIsKill, ShiftType, ShiftVal, SetFlags,
1217                                WantResult);
1218         }
1219       }
1220     }
1221
1222   unsigned RHSReg = getRegForValue(RHS);
1223   if (!RHSReg)
1224     return 0;
1225   bool RHSIsKill = hasTrivialKill(RHS);
1226
1227   if (NeedExtend)
1228     RHSReg = emitIntExt(SrcVT, RHSReg, RetVT, IsZExt);
1229
1230   return emitAddSub_rr(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1231                        SetFlags, WantResult);
1232 }
1233
1234 unsigned AArch64FastISel::emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
1235                                         bool LHSIsKill, unsigned RHSReg,
1236                                         bool RHSIsKill, bool SetFlags,
1237                                         bool WantResult) {
1238   assert(LHSReg && RHSReg && "Invalid register number.");
1239
1240   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1241     return 0;
1242
1243   static const unsigned OpcTable[2][2][2] = {
1244     { { AArch64::SUBWrr,  AArch64::SUBXrr  },
1245       { AArch64::ADDWrr,  AArch64::ADDXrr  }  },
1246     { { AArch64::SUBSWrr, AArch64::SUBSXrr },
1247       { AArch64::ADDSWrr, AArch64::ADDSXrr }  }
1248   };
1249   bool Is64Bit = RetVT == MVT::i64;
1250   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1251   const TargetRegisterClass *RC =
1252       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1253   unsigned ResultReg;
1254   if (WantResult)
1255     ResultReg = createResultReg(RC);
1256   else
1257     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1258
1259   const MCInstrDesc &II = TII.get(Opc);
1260   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1261   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1262   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1263       .addReg(LHSReg, getKillRegState(LHSIsKill))
1264       .addReg(RHSReg, getKillRegState(RHSIsKill));
1265   return ResultReg;
1266 }
1267
1268 unsigned AArch64FastISel::emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
1269                                         bool LHSIsKill, uint64_t Imm,
1270                                         bool SetFlags, bool WantResult) {
1271   assert(LHSReg && "Invalid register number.");
1272
1273   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1274     return 0;
1275
1276   unsigned ShiftImm;
1277   if (isUInt<12>(Imm))
1278     ShiftImm = 0;
1279   else if ((Imm & 0xfff000) == Imm) {
1280     ShiftImm = 12;
1281     Imm >>= 12;
1282   } else
1283     return 0;
1284
1285   static const unsigned OpcTable[2][2][2] = {
1286     { { AArch64::SUBWri,  AArch64::SUBXri  },
1287       { AArch64::ADDWri,  AArch64::ADDXri  }  },
1288     { { AArch64::SUBSWri, AArch64::SUBSXri },
1289       { AArch64::ADDSWri, AArch64::ADDSXri }  }
1290   };
1291   bool Is64Bit = RetVT == MVT::i64;
1292   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1293   const TargetRegisterClass *RC;
1294   if (SetFlags)
1295     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1296   else
1297     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1298   unsigned ResultReg;
1299   if (WantResult)
1300     ResultReg = createResultReg(RC);
1301   else
1302     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1303
1304   const MCInstrDesc &II = TII.get(Opc);
1305   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1306   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1307       .addReg(LHSReg, getKillRegState(LHSIsKill))
1308       .addImm(Imm)
1309       .addImm(getShifterImm(AArch64_AM::LSL, ShiftImm));
1310   return ResultReg;
1311 }
1312
1313 unsigned AArch64FastISel::emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
1314                                         bool LHSIsKill, unsigned RHSReg,
1315                                         bool RHSIsKill,
1316                                         AArch64_AM::ShiftExtendType ShiftType,
1317                                         uint64_t ShiftImm, bool SetFlags,
1318                                         bool WantResult) {
1319   assert(LHSReg && RHSReg && "Invalid register number.");
1320
1321   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1322     return 0;
1323
1324   static const unsigned OpcTable[2][2][2] = {
1325     { { AArch64::SUBWrs,  AArch64::SUBXrs  },
1326       { AArch64::ADDWrs,  AArch64::ADDXrs  }  },
1327     { { AArch64::SUBSWrs, AArch64::SUBSXrs },
1328       { AArch64::ADDSWrs, AArch64::ADDSXrs }  }
1329   };
1330   bool Is64Bit = RetVT == MVT::i64;
1331   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1332   const TargetRegisterClass *RC =
1333       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1334   unsigned ResultReg;
1335   if (WantResult)
1336     ResultReg = createResultReg(RC);
1337   else
1338     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1339
1340   const MCInstrDesc &II = TII.get(Opc);
1341   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1342   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1343   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1344       .addReg(LHSReg, getKillRegState(LHSIsKill))
1345       .addReg(RHSReg, getKillRegState(RHSIsKill))
1346       .addImm(getShifterImm(ShiftType, ShiftImm));
1347   return ResultReg;
1348 }
1349
1350 unsigned AArch64FastISel::emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
1351                                         bool LHSIsKill, unsigned RHSReg,
1352                                         bool RHSIsKill,
1353                                         AArch64_AM::ShiftExtendType ExtType,
1354                                         uint64_t ShiftImm, bool SetFlags,
1355                                         bool WantResult) {
1356   assert(LHSReg && RHSReg && "Invalid register number.");
1357
1358   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1359     return 0;
1360
1361   static const unsigned OpcTable[2][2][2] = {
1362     { { AArch64::SUBWrx,  AArch64::SUBXrx  },
1363       { AArch64::ADDWrx,  AArch64::ADDXrx  }  },
1364     { { AArch64::SUBSWrx, AArch64::SUBSXrx },
1365       { AArch64::ADDSWrx, AArch64::ADDSXrx }  }
1366   };
1367   bool Is64Bit = RetVT == MVT::i64;
1368   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1369   const TargetRegisterClass *RC = nullptr;
1370   if (SetFlags)
1371     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1372   else
1373     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1374   unsigned ResultReg;
1375   if (WantResult)
1376     ResultReg = createResultReg(RC);
1377   else
1378     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1379
1380   const MCInstrDesc &II = TII.get(Opc);
1381   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1382   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1383   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1384       .addReg(LHSReg, getKillRegState(LHSIsKill))
1385       .addReg(RHSReg, getKillRegState(RHSIsKill))
1386       .addImm(getArithExtendImm(ExtType, ShiftImm));
1387   return ResultReg;
1388 }
1389
1390 bool AArch64FastISel::emitCmp(const Value *LHS, const Value *RHS, bool IsZExt) {
1391   Type *Ty = LHS->getType();
1392   EVT EVT = TLI.getValueType(Ty, true);
1393   if (!EVT.isSimple())
1394     return false;
1395   MVT VT = EVT.getSimpleVT();
1396
1397   switch (VT.SimpleTy) {
1398   default:
1399     return false;
1400   case MVT::i1:
1401   case MVT::i8:
1402   case MVT::i16:
1403   case MVT::i32:
1404   case MVT::i64:
1405     return emitICmp(VT, LHS, RHS, IsZExt);
1406   case MVT::f32:
1407   case MVT::f64:
1408     return emitFCmp(VT, LHS, RHS);
1409   }
1410 }
1411
1412 bool AArch64FastISel::emitICmp(MVT RetVT, const Value *LHS, const Value *RHS,
1413                                bool IsZExt) {
1414   return emitSub(RetVT, LHS, RHS, /*SetFlags=*/true, /*WantResult=*/false,
1415                  IsZExt) != 0;
1416 }
1417
1418 bool AArch64FastISel::emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1419                                   uint64_t Imm) {
1420   return emitAddSub_ri(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, Imm,
1421                        /*SetFlags=*/true, /*WantResult=*/false) != 0;
1422 }
1423
1424 bool AArch64FastISel::emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS) {
1425   if (RetVT != MVT::f32 && RetVT != MVT::f64)
1426     return false;
1427
1428   // Check to see if the 2nd operand is a constant that we can encode directly
1429   // in the compare.
1430   bool UseImm = false;
1431   if (const auto *CFP = dyn_cast<ConstantFP>(RHS))
1432     if (CFP->isZero() && !CFP->isNegative())
1433       UseImm = true;
1434
1435   unsigned LHSReg = getRegForValue(LHS);
1436   if (!LHSReg)
1437     return false;
1438   bool LHSIsKill = hasTrivialKill(LHS);
1439
1440   if (UseImm) {
1441     unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDri : AArch64::FCMPSri;
1442     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1443         .addReg(LHSReg, getKillRegState(LHSIsKill));
1444     return true;
1445   }
1446
1447   unsigned RHSReg = getRegForValue(RHS);
1448   if (!RHSReg)
1449     return false;
1450   bool RHSIsKill = hasTrivialKill(RHS);
1451
1452   unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDrr : AArch64::FCMPSrr;
1453   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1454       .addReg(LHSReg, getKillRegState(LHSIsKill))
1455       .addReg(RHSReg, getKillRegState(RHSIsKill));
1456   return true;
1457 }
1458
1459 unsigned AArch64FastISel::emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
1460                                   bool SetFlags, bool WantResult, bool IsZExt) {
1461   return emitAddSub(/*UseAdd=*/true, RetVT, LHS, RHS, SetFlags, WantResult,
1462                     IsZExt);
1463 }
1464
1465 /// \brief This method is a wrapper to simplify add emission.
1466 ///
1467 /// First try to emit an add with an immediate operand using emitAddSub_ri. If
1468 /// that fails, then try to materialize the immediate into a register and use
1469 /// emitAddSub_rr instead.
1470 unsigned AArch64FastISel::emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill,
1471                                       int64_t Imm) {
1472   unsigned ResultReg;
1473   if (Imm < 0)
1474     ResultReg = emitAddSub_ri(false, VT, Op0, Op0IsKill, -Imm);
1475   else
1476     ResultReg = emitAddSub_ri(true, VT, Op0, Op0IsKill, Imm);
1477
1478   if (ResultReg)
1479     return ResultReg;
1480
1481   unsigned CReg = fastEmit_i(VT, VT, ISD::Constant, Imm);
1482   if (!CReg)
1483     return 0;
1484
1485   ResultReg = emitAddSub_rr(true, VT, Op0, Op0IsKill, CReg, true);
1486   return ResultReg;
1487 }
1488
1489 unsigned AArch64FastISel::emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
1490                                   bool SetFlags, bool WantResult, bool IsZExt) {
1491   return emitAddSub(/*UseAdd=*/false, RetVT, LHS, RHS, SetFlags, WantResult,
1492                     IsZExt);
1493 }
1494
1495 unsigned AArch64FastISel::emitSubs_rr(MVT RetVT, unsigned LHSReg,
1496                                       bool LHSIsKill, unsigned RHSReg,
1497                                       bool RHSIsKill, bool WantResult) {
1498   return emitAddSub_rr(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1499                        RHSIsKill, /*SetFlags=*/true, WantResult);
1500 }
1501
1502 unsigned AArch64FastISel::emitSubs_rs(MVT RetVT, unsigned LHSReg,
1503                                       bool LHSIsKill, unsigned RHSReg,
1504                                       bool RHSIsKill,
1505                                       AArch64_AM::ShiftExtendType ShiftType,
1506                                       uint64_t ShiftImm, bool WantResult) {
1507   return emitAddSub_rs(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1508                        RHSIsKill, ShiftType, ShiftImm, /*SetFlags=*/true,
1509                        WantResult);
1510 }
1511
1512 unsigned AArch64FastISel::emitLogicalOp(unsigned ISDOpc, MVT RetVT,
1513                                         const Value *LHS, const Value *RHS) {
1514   // Canonicalize immediates to the RHS first.
1515   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS))
1516     std::swap(LHS, RHS);
1517
1518   // Canonicalize mul by power-of-2 to the RHS.
1519   if (LHS->hasOneUse() && isValueAvailable(LHS))
1520     if (isMulPowOf2(LHS))
1521       std::swap(LHS, RHS);
1522
1523   // Canonicalize shift immediate to the RHS.
1524   if (LHS->hasOneUse() && isValueAvailable(LHS))
1525     if (const auto *SI = dyn_cast<ShlOperator>(LHS))
1526       if (isa<ConstantInt>(SI->getOperand(1)))
1527         std::swap(LHS, RHS);
1528
1529   unsigned LHSReg = getRegForValue(LHS);
1530   if (!LHSReg)
1531     return 0;
1532   bool LHSIsKill = hasTrivialKill(LHS);
1533
1534   unsigned ResultReg = 0;
1535   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1536     uint64_t Imm = C->getZExtValue();
1537     ResultReg = emitLogicalOp_ri(ISDOpc, RetVT, LHSReg, LHSIsKill, Imm);
1538   }
1539   if (ResultReg)
1540     return ResultReg;
1541
1542   // Check if the mul can be folded into the instruction.
1543   if (RHS->hasOneUse() && isValueAvailable(RHS))
1544     if (isMulPowOf2(RHS)) {
1545       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1546       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1547
1548       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1549         if (C->getValue().isPowerOf2())
1550           std::swap(MulLHS, MulRHS);
1551
1552       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1553       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1554
1555       unsigned RHSReg = getRegForValue(MulLHS);
1556       if (!RHSReg)
1557         return 0;
1558       bool RHSIsKill = hasTrivialKill(MulLHS);
1559       return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1560                               RHSIsKill, ShiftVal);
1561     }
1562
1563   // Check if the shift can be folded into the instruction.
1564   if (RHS->hasOneUse() && isValueAvailable(RHS))
1565     if (const auto *SI = dyn_cast<ShlOperator>(RHS))
1566       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1567         uint64_t ShiftVal = C->getZExtValue();
1568         unsigned RHSReg = getRegForValue(SI->getOperand(0));
1569         if (!RHSReg)
1570           return 0;
1571         bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1572         return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1573                                 RHSIsKill, ShiftVal);
1574       }
1575
1576   unsigned RHSReg = getRegForValue(RHS);
1577   if (!RHSReg)
1578     return 0;
1579   bool RHSIsKill = hasTrivialKill(RHS);
1580
1581   MVT VT = std::max(MVT::i32, RetVT.SimpleTy);
1582   ResultReg = fastEmit_rr(VT, VT, ISDOpc, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1583   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1584     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1585     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1586   }
1587   return ResultReg;
1588 }
1589
1590 unsigned AArch64FastISel::emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT,
1591                                            unsigned LHSReg, bool LHSIsKill,
1592                                            uint64_t Imm) {
1593   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1594          "ISD nodes are not consecutive!");
1595   static const unsigned OpcTable[3][2] = {
1596     { AArch64::ANDWri, AArch64::ANDXri },
1597     { AArch64::ORRWri, AArch64::ORRXri },
1598     { AArch64::EORWri, AArch64::EORXri }
1599   };
1600   const TargetRegisterClass *RC;
1601   unsigned Opc;
1602   unsigned RegSize;
1603   switch (RetVT.SimpleTy) {
1604   default:
1605     return 0;
1606   case MVT::i1:
1607   case MVT::i8:
1608   case MVT::i16:
1609   case MVT::i32: {
1610     unsigned Idx = ISDOpc - ISD::AND;
1611     Opc = OpcTable[Idx][0];
1612     RC = &AArch64::GPR32spRegClass;
1613     RegSize = 32;
1614     break;
1615   }
1616   case MVT::i64:
1617     Opc = OpcTable[ISDOpc - ISD::AND][1];
1618     RC = &AArch64::GPR64spRegClass;
1619     RegSize = 64;
1620     break;
1621   }
1622
1623   if (!AArch64_AM::isLogicalImmediate(Imm, RegSize))
1624     return 0;
1625
1626   unsigned ResultReg =
1627       fastEmitInst_ri(Opc, RC, LHSReg, LHSIsKill,
1628                       AArch64_AM::encodeLogicalImmediate(Imm, RegSize));
1629   if (RetVT >= MVT::i8 && RetVT <= MVT::i16 && ISDOpc != ISD::AND) {
1630     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1631     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1632   }
1633   return ResultReg;
1634 }
1635
1636 unsigned AArch64FastISel::emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT,
1637                                            unsigned LHSReg, bool LHSIsKill,
1638                                            unsigned RHSReg, bool RHSIsKill,
1639                                            uint64_t ShiftImm) {
1640   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1641          "ISD nodes are not consecutive!");
1642   static const unsigned OpcTable[3][2] = {
1643     { AArch64::ANDWrs, AArch64::ANDXrs },
1644     { AArch64::ORRWrs, AArch64::ORRXrs },
1645     { AArch64::EORWrs, AArch64::EORXrs }
1646   };
1647   const TargetRegisterClass *RC;
1648   unsigned Opc;
1649   switch (RetVT.SimpleTy) {
1650   default:
1651     return 0;
1652   case MVT::i1:
1653   case MVT::i8:
1654   case MVT::i16:
1655   case MVT::i32:
1656     Opc = OpcTable[ISDOpc - ISD::AND][0];
1657     RC = &AArch64::GPR32RegClass;
1658     break;
1659   case MVT::i64:
1660     Opc = OpcTable[ISDOpc - ISD::AND][1];
1661     RC = &AArch64::GPR64RegClass;
1662     break;
1663   }
1664   unsigned ResultReg =
1665       fastEmitInst_rri(Opc, RC, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1666                        AArch64_AM::getShifterImm(AArch64_AM::LSL, ShiftImm));
1667   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1668     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1669     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1670   }
1671   return ResultReg;
1672 }
1673
1674 unsigned AArch64FastISel::emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1675                                      uint64_t Imm) {
1676   return emitLogicalOp_ri(ISD::AND, RetVT, LHSReg, LHSIsKill, Imm);
1677 }
1678
1679 unsigned AArch64FastISel::emitLoad(MVT VT, MVT RetVT, Address Addr,
1680                                    bool WantZExt, MachineMemOperand *MMO) {
1681   // Simplify this down to something we can handle.
1682   if (!simplifyAddress(Addr, VT))
1683     return 0;
1684
1685   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1686   if (!ScaleFactor)
1687     llvm_unreachable("Unexpected value type.");
1688
1689   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1690   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1691   bool UseScaled = true;
1692   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1693     UseScaled = false;
1694     ScaleFactor = 1;
1695   }
1696
1697   static const unsigned GPOpcTable[2][8][4] = {
1698     // Sign-extend.
1699     { { AArch64::LDURSBWi,  AArch64::LDURSHWi,  AArch64::LDURWi,
1700         AArch64::LDURXi  },
1701       { AArch64::LDURSBXi,  AArch64::LDURSHXi,  AArch64::LDURSWi,
1702         AArch64::LDURXi  },
1703       { AArch64::LDRSBWui,  AArch64::LDRSHWui,  AArch64::LDRWui,
1704         AArch64::LDRXui  },
1705       { AArch64::LDRSBXui,  AArch64::LDRSHXui,  AArch64::LDRSWui,
1706         AArch64::LDRXui  },
1707       { AArch64::LDRSBWroX, AArch64::LDRSHWroX, AArch64::LDRWroX,
1708         AArch64::LDRXroX },
1709       { AArch64::LDRSBXroX, AArch64::LDRSHXroX, AArch64::LDRSWroX,
1710         AArch64::LDRXroX },
1711       { AArch64::LDRSBWroW, AArch64::LDRSHWroW, AArch64::LDRWroW,
1712         AArch64::LDRXroW },
1713       { AArch64::LDRSBXroW, AArch64::LDRSHXroW, AArch64::LDRSWroW,
1714         AArch64::LDRXroW }
1715     },
1716     // Zero-extend.
1717     { { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1718         AArch64::LDURXi  },
1719       { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1720         AArch64::LDURXi  },
1721       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1722         AArch64::LDRXui  },
1723       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1724         AArch64::LDRXui  },
1725       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1726         AArch64::LDRXroX },
1727       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1728         AArch64::LDRXroX },
1729       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1730         AArch64::LDRXroW },
1731       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1732         AArch64::LDRXroW }
1733     }
1734   };
1735
1736   static const unsigned FPOpcTable[4][2] = {
1737     { AArch64::LDURSi,  AArch64::LDURDi  },
1738     { AArch64::LDRSui,  AArch64::LDRDui  },
1739     { AArch64::LDRSroX, AArch64::LDRDroX },
1740     { AArch64::LDRSroW, AArch64::LDRDroW }
1741   };
1742
1743   unsigned Opc;
1744   const TargetRegisterClass *RC;
1745   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1746                       Addr.getOffsetReg();
1747   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1748   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1749       Addr.getExtendType() == AArch64_AM::SXTW)
1750     Idx++;
1751
1752   bool IsRet64Bit = RetVT == MVT::i64;
1753   switch (VT.SimpleTy) {
1754   default:
1755     llvm_unreachable("Unexpected value type.");
1756   case MVT::i1: // Intentional fall-through.
1757   case MVT::i8:
1758     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][0];
1759     RC = (IsRet64Bit && !WantZExt) ?
1760              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1761     break;
1762   case MVT::i16:
1763     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][1];
1764     RC = (IsRet64Bit && !WantZExt) ?
1765              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1766     break;
1767   case MVT::i32:
1768     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][2];
1769     RC = (IsRet64Bit && !WantZExt) ?
1770              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1771     break;
1772   case MVT::i64:
1773     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][3];
1774     RC = &AArch64::GPR64RegClass;
1775     break;
1776   case MVT::f32:
1777     Opc = FPOpcTable[Idx][0];
1778     RC = &AArch64::FPR32RegClass;
1779     break;
1780   case MVT::f64:
1781     Opc = FPOpcTable[Idx][1];
1782     RC = &AArch64::FPR64RegClass;
1783     break;
1784   }
1785
1786   // Create the base instruction, then add the operands.
1787   unsigned ResultReg = createResultReg(RC);
1788   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1789                                     TII.get(Opc), ResultReg);
1790   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, ScaleFactor, MMO);
1791
1792   // Loading an i1 requires special handling.
1793   if (VT == MVT::i1) {
1794     unsigned ANDReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, 1);
1795     assert(ANDReg && "Unexpected AND instruction emission failure.");
1796     ResultReg = ANDReg;
1797   }
1798
1799   // For zero-extending loads to 64bit we emit a 32bit load and then convert
1800   // the 32bit reg to a 64bit reg.
1801   if (WantZExt && RetVT == MVT::i64 && VT <= MVT::i32) {
1802     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
1803     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1804             TII.get(AArch64::SUBREG_TO_REG), Reg64)
1805         .addImm(0)
1806         .addReg(ResultReg, getKillRegState(true))
1807         .addImm(AArch64::sub_32);
1808     ResultReg = Reg64;
1809   }
1810   return ResultReg;
1811 }
1812
1813 bool AArch64FastISel::selectAddSub(const Instruction *I) {
1814   MVT VT;
1815   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1816     return false;
1817
1818   if (VT.isVector())
1819     return selectOperator(I, I->getOpcode());
1820
1821   unsigned ResultReg;
1822   switch (I->getOpcode()) {
1823   default:
1824     llvm_unreachable("Unexpected instruction.");
1825   case Instruction::Add:
1826     ResultReg = emitAdd(VT, I->getOperand(0), I->getOperand(1));
1827     break;
1828   case Instruction::Sub:
1829     ResultReg = emitSub(VT, I->getOperand(0), I->getOperand(1));
1830     break;
1831   }
1832   if (!ResultReg)
1833     return false;
1834
1835   updateValueMap(I, ResultReg);
1836   return true;
1837 }
1838
1839 bool AArch64FastISel::selectLogicalOp(const Instruction *I) {
1840   MVT VT;
1841   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1842     return false;
1843
1844   if (VT.isVector())
1845     return selectOperator(I, I->getOpcode());
1846
1847   unsigned ResultReg;
1848   switch (I->getOpcode()) {
1849   default:
1850     llvm_unreachable("Unexpected instruction.");
1851   case Instruction::And:
1852     ResultReg = emitLogicalOp(ISD::AND, VT, I->getOperand(0), I->getOperand(1));
1853     break;
1854   case Instruction::Or:
1855     ResultReg = emitLogicalOp(ISD::OR, VT, I->getOperand(0), I->getOperand(1));
1856     break;
1857   case Instruction::Xor:
1858     ResultReg = emitLogicalOp(ISD::XOR, VT, I->getOperand(0), I->getOperand(1));
1859     break;
1860   }
1861   if (!ResultReg)
1862     return false;
1863
1864   updateValueMap(I, ResultReg);
1865   return true;
1866 }
1867
1868 bool AArch64FastISel::selectLoad(const Instruction *I) {
1869   MVT VT;
1870   // Verify we have a legal type before going any further.  Currently, we handle
1871   // simple types that will directly fit in a register (i32/f32/i64/f64) or
1872   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
1873   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true) ||
1874       cast<LoadInst>(I)->isAtomic())
1875     return false;
1876
1877   // See if we can handle this address.
1878   Address Addr;
1879   if (!computeAddress(I->getOperand(0), Addr, I->getType()))
1880     return false;
1881
1882   // Fold the following sign-/zero-extend into the load instruction.
1883   bool WantZExt = true;
1884   MVT RetVT = VT;
1885   const Value *IntExtVal = nullptr;
1886   if (I->hasOneUse()) {
1887     if (const auto *ZE = dyn_cast<ZExtInst>(I->use_begin()->getUser())) {
1888       if (isTypeSupported(ZE->getType(), RetVT))
1889         IntExtVal = ZE;
1890       else
1891         RetVT = VT;
1892     } else if (const auto *SE = dyn_cast<SExtInst>(I->use_begin()->getUser())) {
1893       if (isTypeSupported(SE->getType(), RetVT))
1894         IntExtVal = SE;
1895       else
1896         RetVT = VT;
1897       WantZExt = false;
1898     }
1899   }
1900
1901   unsigned ResultReg =
1902       emitLoad(VT, RetVT, Addr, WantZExt, createMachineMemOperandFor(I));
1903   if (!ResultReg)
1904     return false;
1905
1906   // There are a few different cases we have to handle, because the load or the
1907   // sign-/zero-extend might not be selected by FastISel if we fall-back to
1908   // SelectionDAG. There is also an ordering issue when both instructions are in
1909   // different basic blocks.
1910   // 1.) The load instruction is selected by FastISel, but the integer extend
1911   //     not. This usually happens when the integer extend is in a different
1912   //     basic block and SelectionDAG took over for that basic block.
1913   // 2.) The load instruction is selected before the integer extend. This only
1914   //     happens when the integer extend is in a different basic block.
1915   // 3.) The load instruction is selected by SelectionDAG and the integer extend
1916   //     by FastISel. This happens if there are instructions between the load
1917   //     and the integer extend that couldn't be selected by FastISel.
1918   if (IntExtVal) {
1919     // The integer extend hasn't been emitted yet. FastISel or SelectionDAG
1920     // could select it. Emit a copy to subreg if necessary. FastISel will remove
1921     // it when it selects the integer extend.
1922     unsigned Reg = lookUpRegForValue(IntExtVal);
1923     auto *MI = MRI.getUniqueVRegDef(Reg);
1924     if (!MI) {
1925       if (RetVT == MVT::i64 && VT <= MVT::i32) {
1926         if (WantZExt) {
1927           // Delete the last emitted instruction from emitLoad (SUBREG_TO_REG).
1928           std::prev(FuncInfo.InsertPt)->eraseFromParent();
1929           ResultReg = std::prev(FuncInfo.InsertPt)->getOperand(0).getReg();
1930         } else
1931           ResultReg = fastEmitInst_extractsubreg(MVT::i32, ResultReg,
1932                                                  /*IsKill=*/true,
1933                                                  AArch64::sub_32);
1934       }
1935       updateValueMap(I, ResultReg);
1936       return true;
1937     }
1938
1939     // The integer extend has already been emitted - delete all the instructions
1940     // that have been emitted by the integer extend lowering code and use the
1941     // result from the load instruction directly.
1942     while (MI) {
1943       Reg = 0;
1944       for (auto &Opnd : MI->uses()) {
1945         if (Opnd.isReg()) {
1946           Reg = Opnd.getReg();
1947           break;
1948         }
1949       }
1950       MI->eraseFromParent();
1951       MI = nullptr;
1952       if (Reg)
1953         MI = MRI.getUniqueVRegDef(Reg);
1954     }
1955     updateValueMap(IntExtVal, ResultReg);
1956     return true;
1957   }
1958
1959   updateValueMap(I, ResultReg);
1960   return true;
1961 }
1962
1963 bool AArch64FastISel::emitStore(MVT VT, unsigned SrcReg, Address Addr,
1964                                 MachineMemOperand *MMO) {
1965   // Simplify this down to something we can handle.
1966   if (!simplifyAddress(Addr, VT))
1967     return false;
1968
1969   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1970   if (!ScaleFactor)
1971     llvm_unreachable("Unexpected value type.");
1972
1973   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1974   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1975   bool UseScaled = true;
1976   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1977     UseScaled = false;
1978     ScaleFactor = 1;
1979   }
1980
1981   static const unsigned OpcTable[4][6] = {
1982     { AArch64::STURBBi,  AArch64::STURHHi,  AArch64::STURWi,  AArch64::STURXi,
1983       AArch64::STURSi,   AArch64::STURDi },
1984     { AArch64::STRBBui,  AArch64::STRHHui,  AArch64::STRWui,  AArch64::STRXui,
1985       AArch64::STRSui,   AArch64::STRDui },
1986     { AArch64::STRBBroX, AArch64::STRHHroX, AArch64::STRWroX, AArch64::STRXroX,
1987       AArch64::STRSroX,  AArch64::STRDroX },
1988     { AArch64::STRBBroW, AArch64::STRHHroW, AArch64::STRWroW, AArch64::STRXroW,
1989       AArch64::STRSroW,  AArch64::STRDroW }
1990   };
1991
1992   unsigned Opc;
1993   bool VTIsi1 = false;
1994   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1995                       Addr.getOffsetReg();
1996   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1997   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1998       Addr.getExtendType() == AArch64_AM::SXTW)
1999     Idx++;
2000
2001   switch (VT.SimpleTy) {
2002   default: llvm_unreachable("Unexpected value type.");
2003   case MVT::i1:  VTIsi1 = true;
2004   case MVT::i8:  Opc = OpcTable[Idx][0]; break;
2005   case MVT::i16: Opc = OpcTable[Idx][1]; break;
2006   case MVT::i32: Opc = OpcTable[Idx][2]; break;
2007   case MVT::i64: Opc = OpcTable[Idx][3]; break;
2008   case MVT::f32: Opc = OpcTable[Idx][4]; break;
2009   case MVT::f64: Opc = OpcTable[Idx][5]; break;
2010   }
2011
2012   // Storing an i1 requires special handling.
2013   if (VTIsi1 && SrcReg != AArch64::WZR) {
2014     unsigned ANDReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
2015     assert(ANDReg && "Unexpected AND instruction emission failure.");
2016     SrcReg = ANDReg;
2017   }
2018   // Create the base instruction, then add the operands.
2019   const MCInstrDesc &II = TII.get(Opc);
2020   SrcReg = constrainOperandRegClass(II, SrcReg, II.getNumDefs());
2021   MachineInstrBuilder MIB =
2022       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(SrcReg);
2023   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, ScaleFactor, MMO);
2024
2025   return true;
2026 }
2027
2028 bool AArch64FastISel::selectStore(const Instruction *I) {
2029   MVT VT;
2030   const Value *Op0 = I->getOperand(0);
2031   // Verify we have a legal type before going any further.  Currently, we handle
2032   // simple types that will directly fit in a register (i32/f32/i64/f64) or
2033   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
2034   if (!isTypeSupported(Op0->getType(), VT, /*IsVectorAllowed=*/true) ||
2035       cast<StoreInst>(I)->isAtomic())
2036     return false;
2037
2038   // Get the value to be stored into a register. Use the zero register directly
2039   // when possible to avoid an unnecessary copy and a wasted register.
2040   unsigned SrcReg = 0;
2041   if (const auto *CI = dyn_cast<ConstantInt>(Op0)) {
2042     if (CI->isZero())
2043       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2044   } else if (const auto *CF = dyn_cast<ConstantFP>(Op0)) {
2045     if (CF->isZero() && !CF->isNegative()) {
2046       VT = MVT::getIntegerVT(VT.getSizeInBits());
2047       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2048     }
2049   }
2050
2051   if (!SrcReg)
2052     SrcReg = getRegForValue(Op0);
2053
2054   if (!SrcReg)
2055     return false;
2056
2057   // See if we can handle this address.
2058   Address Addr;
2059   if (!computeAddress(I->getOperand(1), Addr, I->getOperand(0)->getType()))
2060     return false;
2061
2062   if (!emitStore(VT, SrcReg, Addr, createMachineMemOperandFor(I)))
2063     return false;
2064   return true;
2065 }
2066
2067 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
2068   switch (Pred) {
2069   case CmpInst::FCMP_ONE:
2070   case CmpInst::FCMP_UEQ:
2071   default:
2072     // AL is our "false" for now. The other two need more compares.
2073     return AArch64CC::AL;
2074   case CmpInst::ICMP_EQ:
2075   case CmpInst::FCMP_OEQ:
2076     return AArch64CC::EQ;
2077   case CmpInst::ICMP_SGT:
2078   case CmpInst::FCMP_OGT:
2079     return AArch64CC::GT;
2080   case CmpInst::ICMP_SGE:
2081   case CmpInst::FCMP_OGE:
2082     return AArch64CC::GE;
2083   case CmpInst::ICMP_UGT:
2084   case CmpInst::FCMP_UGT:
2085     return AArch64CC::HI;
2086   case CmpInst::FCMP_OLT:
2087     return AArch64CC::MI;
2088   case CmpInst::ICMP_ULE:
2089   case CmpInst::FCMP_OLE:
2090     return AArch64CC::LS;
2091   case CmpInst::FCMP_ORD:
2092     return AArch64CC::VC;
2093   case CmpInst::FCMP_UNO:
2094     return AArch64CC::VS;
2095   case CmpInst::FCMP_UGE:
2096     return AArch64CC::PL;
2097   case CmpInst::ICMP_SLT:
2098   case CmpInst::FCMP_ULT:
2099     return AArch64CC::LT;
2100   case CmpInst::ICMP_SLE:
2101   case CmpInst::FCMP_ULE:
2102     return AArch64CC::LE;
2103   case CmpInst::FCMP_UNE:
2104   case CmpInst::ICMP_NE:
2105     return AArch64CC::NE;
2106   case CmpInst::ICMP_UGE:
2107     return AArch64CC::HS;
2108   case CmpInst::ICMP_ULT:
2109     return AArch64CC::LO;
2110   }
2111 }
2112
2113 /// \brief Try to emit a combined compare-and-branch instruction.
2114 bool AArch64FastISel::emitCompareAndBranch(const BranchInst *BI) {
2115   assert(isa<CmpInst>(BI->getCondition()) && "Expected cmp instruction");
2116   const CmpInst *CI = cast<CmpInst>(BI->getCondition());
2117   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2118
2119   const Value *LHS = CI->getOperand(0);
2120   const Value *RHS = CI->getOperand(1);
2121
2122   MVT VT;
2123   if (!isTypeSupported(LHS->getType(), VT))
2124     return false;
2125
2126   unsigned BW = VT.getSizeInBits();
2127   if (BW > 64)
2128     return false;
2129
2130   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2131   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2132
2133   // Try to take advantage of fallthrough opportunities.
2134   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2135     std::swap(TBB, FBB);
2136     Predicate = CmpInst::getInversePredicate(Predicate);
2137   }
2138
2139   int TestBit = -1;
2140   bool IsCmpNE;
2141   switch (Predicate) {
2142   default:
2143     return false;
2144   case CmpInst::ICMP_EQ:
2145   case CmpInst::ICMP_NE:
2146     if (isa<Constant>(LHS) && cast<Constant>(LHS)->isNullValue())
2147       std::swap(LHS, RHS);
2148
2149     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2150       return false;
2151
2152     if (const auto *AI = dyn_cast<BinaryOperator>(LHS))
2153       if (AI->getOpcode() == Instruction::And && isValueAvailable(AI)) {
2154         const Value *AndLHS = AI->getOperand(0);
2155         const Value *AndRHS = AI->getOperand(1);
2156
2157         if (const auto *C = dyn_cast<ConstantInt>(AndLHS))
2158           if (C->getValue().isPowerOf2())
2159             std::swap(AndLHS, AndRHS);
2160
2161         if (const auto *C = dyn_cast<ConstantInt>(AndRHS))
2162           if (C->getValue().isPowerOf2()) {
2163             TestBit = C->getValue().logBase2();
2164             LHS = AndLHS;
2165           }
2166       }
2167
2168     if (VT == MVT::i1)
2169       TestBit = 0;
2170
2171     IsCmpNE = Predicate == CmpInst::ICMP_NE;
2172     break;
2173   case CmpInst::ICMP_SLT:
2174   case CmpInst::ICMP_SGE:
2175     if (!isa<Constant>(RHS) || !cast<Constant>(RHS)->isNullValue())
2176       return false;
2177
2178     TestBit = BW - 1;
2179     IsCmpNE = Predicate == CmpInst::ICMP_SLT;
2180     break;
2181   case CmpInst::ICMP_SGT:
2182   case CmpInst::ICMP_SLE:
2183     if (!isa<ConstantInt>(RHS))
2184       return false;
2185
2186     if (cast<ConstantInt>(RHS)->getValue() != APInt(BW, -1, true))
2187       return false;
2188
2189     TestBit = BW - 1;
2190     IsCmpNE = Predicate == CmpInst::ICMP_SLE;
2191     break;
2192   } // end switch
2193
2194   static const unsigned OpcTable[2][2][2] = {
2195     { {AArch64::CBZW,  AArch64::CBZX },
2196       {AArch64::CBNZW, AArch64::CBNZX} },
2197     { {AArch64::TBZW,  AArch64::TBZX },
2198       {AArch64::TBNZW, AArch64::TBNZX} }
2199   };
2200
2201   bool IsBitTest = TestBit != -1;
2202   bool Is64Bit = BW == 64;
2203   if (TestBit < 32 && TestBit >= 0)
2204     Is64Bit = false;
2205
2206   unsigned Opc = OpcTable[IsBitTest][IsCmpNE][Is64Bit];
2207   const MCInstrDesc &II = TII.get(Opc);
2208
2209   unsigned SrcReg = getRegForValue(LHS);
2210   if (!SrcReg)
2211     return false;
2212   bool SrcIsKill = hasTrivialKill(LHS);
2213
2214   if (BW == 64 && !Is64Bit)
2215     SrcReg = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
2216                                         AArch64::sub_32);
2217
2218   if ((BW < 32) && !IsBitTest)
2219     SrcReg = emitIntExt(VT, SrcReg, MVT::i32, /*IsZExt=*/true);
2220
2221   // Emit the combined compare and branch instruction.
2222   SrcReg = constrainOperandRegClass(II, SrcReg,  II.getNumDefs());
2223   MachineInstrBuilder MIB =
2224       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
2225           .addReg(SrcReg, getKillRegState(SrcIsKill));
2226   if (IsBitTest)
2227     MIB.addImm(TestBit);
2228   MIB.addMBB(TBB);
2229
2230   // Obtain the branch weight and add the TrueBB to the successor list.
2231   uint32_t BranchWeight = 0;
2232   if (FuncInfo.BPI)
2233     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2234                                                TBB->getBasicBlock());
2235   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2236   fastEmitBranch(FBB, DbgLoc);
2237
2238   return true;
2239 }
2240
2241 bool AArch64FastISel::selectBranch(const Instruction *I) {
2242   const BranchInst *BI = cast<BranchInst>(I);
2243   if (BI->isUnconditional()) {
2244     MachineBasicBlock *MSucc = FuncInfo.MBBMap[BI->getSuccessor(0)];
2245     fastEmitBranch(MSucc, BI->getDebugLoc());
2246     return true;
2247   }
2248
2249   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2250   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2251
2252   AArch64CC::CondCode CC = AArch64CC::NE;
2253   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
2254     if (CI->hasOneUse() && isValueAvailable(CI)) {
2255       // Try to optimize or fold the cmp.
2256       CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2257       switch (Predicate) {
2258       default:
2259         break;
2260       case CmpInst::FCMP_FALSE:
2261         fastEmitBranch(FBB, DbgLoc);
2262         return true;
2263       case CmpInst::FCMP_TRUE:
2264         fastEmitBranch(TBB, DbgLoc);
2265         return true;
2266       }
2267
2268       // Try to emit a combined compare-and-branch first.
2269       if (emitCompareAndBranch(BI))
2270         return true;
2271
2272       // Try to take advantage of fallthrough opportunities.
2273       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2274         std::swap(TBB, FBB);
2275         Predicate = CmpInst::getInversePredicate(Predicate);
2276       }
2277
2278       // Emit the cmp.
2279       if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2280         return false;
2281
2282       // FCMP_UEQ and FCMP_ONE cannot be checked with a single branch
2283       // instruction.
2284       CC = getCompareCC(Predicate);
2285       AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2286       switch (Predicate) {
2287       default:
2288         break;
2289       case CmpInst::FCMP_UEQ:
2290         ExtraCC = AArch64CC::EQ;
2291         CC = AArch64CC::VS;
2292         break;
2293       case CmpInst::FCMP_ONE:
2294         ExtraCC = AArch64CC::MI;
2295         CC = AArch64CC::GT;
2296         break;
2297       }
2298       assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2299
2300       // Emit the extra branch for FCMP_UEQ and FCMP_ONE.
2301       if (ExtraCC != AArch64CC::AL) {
2302         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2303             .addImm(ExtraCC)
2304             .addMBB(TBB);
2305       }
2306
2307       // Emit the branch.
2308       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2309           .addImm(CC)
2310           .addMBB(TBB);
2311
2312       // Obtain the branch weight and add the TrueBB to the successor list.
2313       uint32_t BranchWeight = 0;
2314       if (FuncInfo.BPI)
2315         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2316                                                   TBB->getBasicBlock());
2317       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2318
2319       fastEmitBranch(FBB, DbgLoc);
2320       return true;
2321     }
2322   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
2323     MVT SrcVT;
2324     if (TI->hasOneUse() && isValueAvailable(TI) &&
2325         isTypeSupported(TI->getOperand(0)->getType(), SrcVT)) {
2326       unsigned CondReg = getRegForValue(TI->getOperand(0));
2327       if (!CondReg)
2328         return false;
2329       bool CondIsKill = hasTrivialKill(TI->getOperand(0));
2330
2331       // Issue an extract_subreg to get the lower 32-bits.
2332       if (SrcVT == MVT::i64) {
2333         CondReg = fastEmitInst_extractsubreg(MVT::i32, CondReg, CondIsKill,
2334                                              AArch64::sub_32);
2335         CondIsKill = true;
2336       }
2337
2338       unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondIsKill, 1);
2339       assert(ANDReg && "Unexpected AND instruction emission failure.");
2340       emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2341
2342       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2343         std::swap(TBB, FBB);
2344         CC = AArch64CC::EQ;
2345       }
2346       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2347           .addImm(CC)
2348           .addMBB(TBB);
2349
2350       // Obtain the branch weight and add the TrueBB to the successor list.
2351       uint32_t BranchWeight = 0;
2352       if (FuncInfo.BPI)
2353         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2354                                                   TBB->getBasicBlock());
2355       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2356
2357       fastEmitBranch(FBB, DbgLoc);
2358       return true;
2359     }
2360   } else if (const auto *CI = dyn_cast<ConstantInt>(BI->getCondition())) {
2361     uint64_t Imm = CI->getZExtValue();
2362     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
2363     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
2364         .addMBB(Target);
2365
2366     // Obtain the branch weight and add the target to the successor list.
2367     uint32_t BranchWeight = 0;
2368     if (FuncInfo.BPI)
2369       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2370                                                  Target->getBasicBlock());
2371     FuncInfo.MBB->addSuccessor(Target, BranchWeight);
2372     return true;
2373   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
2374     // Fake request the condition, otherwise the intrinsic might be completely
2375     // optimized away.
2376     unsigned CondReg = getRegForValue(BI->getCondition());
2377     if (!CondReg)
2378       return false;
2379
2380     // Emit the branch.
2381     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2382       .addImm(CC)
2383       .addMBB(TBB);
2384
2385     // Obtain the branch weight and add the TrueBB to the successor list.
2386     uint32_t BranchWeight = 0;
2387     if (FuncInfo.BPI)
2388       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2389                                                  TBB->getBasicBlock());
2390     FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2391
2392     fastEmitBranch(FBB, DbgLoc);
2393     return true;
2394   }
2395
2396   unsigned CondReg = getRegForValue(BI->getCondition());
2397   if (CondReg == 0)
2398     return false;
2399   bool CondRegIsKill = hasTrivialKill(BI->getCondition());
2400
2401   // We've been divorced from our compare!  Our block was split, and
2402   // now our compare lives in a predecessor block.  We musn't
2403   // re-compare here, as the children of the compare aren't guaranteed
2404   // live across the block boundary (we *could* check for this).
2405   // Regardless, the compare has been done in the predecessor block,
2406   // and it left a value for us in a virtual register.  Ergo, we test
2407   // the one-bit value left in the virtual register.
2408   emitICmp_ri(MVT::i32, CondReg, CondRegIsKill, 0);
2409
2410   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2411     std::swap(TBB, FBB);
2412     CC = AArch64CC::EQ;
2413   }
2414
2415   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2416       .addImm(CC)
2417       .addMBB(TBB);
2418
2419   // Obtain the branch weight and add the TrueBB to the successor list.
2420   uint32_t BranchWeight = 0;
2421   if (FuncInfo.BPI)
2422     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2423                                                TBB->getBasicBlock());
2424   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2425
2426   fastEmitBranch(FBB, DbgLoc);
2427   return true;
2428 }
2429
2430 bool AArch64FastISel::selectIndirectBr(const Instruction *I) {
2431   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
2432   unsigned AddrReg = getRegForValue(BI->getOperand(0));
2433   if (AddrReg == 0)
2434     return false;
2435
2436   // Emit the indirect branch.
2437   const MCInstrDesc &II = TII.get(AArch64::BR);
2438   AddrReg = constrainOperandRegClass(II, AddrReg,  II.getNumDefs());
2439   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(AddrReg);
2440
2441   // Make sure the CFG is up-to-date.
2442   for (unsigned i = 0, e = BI->getNumSuccessors(); i != e; ++i)
2443     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[BI->getSuccessor(i)]);
2444
2445   return true;
2446 }
2447
2448 bool AArch64FastISel::selectCmp(const Instruction *I) {
2449   const CmpInst *CI = cast<CmpInst>(I);
2450
2451   // Try to optimize or fold the cmp.
2452   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2453   unsigned ResultReg = 0;
2454   switch (Predicate) {
2455   default:
2456     break;
2457   case CmpInst::FCMP_FALSE:
2458     ResultReg = createResultReg(&AArch64::GPR32RegClass);
2459     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2460             TII.get(TargetOpcode::COPY), ResultReg)
2461         .addReg(AArch64::WZR, getKillRegState(true));
2462     break;
2463   case CmpInst::FCMP_TRUE:
2464     ResultReg = fastEmit_i(MVT::i32, MVT::i32, ISD::Constant, 1);
2465     break;
2466   }
2467
2468   if (ResultReg) {
2469     updateValueMap(I, ResultReg);
2470     return true;
2471   }
2472
2473   // Emit the cmp.
2474   if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2475     return false;
2476
2477   ResultReg = createResultReg(&AArch64::GPR32RegClass);
2478
2479   // FCMP_UEQ and FCMP_ONE cannot be checked with a single instruction. These
2480   // condition codes are inverted, because they are used by CSINC.
2481   static unsigned CondCodeTable[2][2] = {
2482     { AArch64CC::NE, AArch64CC::VC },
2483     { AArch64CC::PL, AArch64CC::LE }
2484   };
2485   unsigned *CondCodes = nullptr;
2486   switch (Predicate) {
2487   default:
2488     break;
2489   case CmpInst::FCMP_UEQ:
2490     CondCodes = &CondCodeTable[0][0];
2491     break;
2492   case CmpInst::FCMP_ONE:
2493     CondCodes = &CondCodeTable[1][0];
2494     break;
2495   }
2496
2497   if (CondCodes) {
2498     unsigned TmpReg1 = createResultReg(&AArch64::GPR32RegClass);
2499     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2500             TmpReg1)
2501         .addReg(AArch64::WZR, getKillRegState(true))
2502         .addReg(AArch64::WZR, getKillRegState(true))
2503         .addImm(CondCodes[0]);
2504     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2505             ResultReg)
2506         .addReg(TmpReg1, getKillRegState(true))
2507         .addReg(AArch64::WZR, getKillRegState(true))
2508         .addImm(CondCodes[1]);
2509
2510     updateValueMap(I, ResultReg);
2511     return true;
2512   }
2513
2514   // Now set a register based on the comparison.
2515   AArch64CC::CondCode CC = getCompareCC(Predicate);
2516   assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2517   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
2518   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2519           ResultReg)
2520       .addReg(AArch64::WZR, getKillRegState(true))
2521       .addReg(AArch64::WZR, getKillRegState(true))
2522       .addImm(invertedCC);
2523
2524   updateValueMap(I, ResultReg);
2525   return true;
2526 }
2527
2528 /// \brief Optimize selects of i1 if one of the operands has a 'true' or 'false'
2529 /// value.
2530 bool AArch64FastISel::optimizeSelect(const SelectInst *SI) {
2531   if (!SI->getType()->isIntegerTy(1))
2532     return false;
2533
2534   const Value *Src1Val, *Src2Val;
2535   unsigned Opc = 0;
2536   bool NeedExtraOp = false;
2537   if (auto *CI = dyn_cast<ConstantInt>(SI->getTrueValue())) {
2538     if (CI->isOne()) {
2539       Src1Val = SI->getCondition();
2540       Src2Val = SI->getFalseValue();
2541       Opc = AArch64::ORRWrr;
2542     } else {
2543       assert(CI->isZero());
2544       Src1Val = SI->getFalseValue();
2545       Src2Val = SI->getCondition();
2546       Opc = AArch64::BICWrr;
2547     }
2548   } else if (auto *CI = dyn_cast<ConstantInt>(SI->getFalseValue())) {
2549     if (CI->isOne()) {
2550       Src1Val = SI->getCondition();
2551       Src2Val = SI->getTrueValue();
2552       Opc = AArch64::ORRWrr;
2553       NeedExtraOp = true;
2554     } else {
2555       assert(CI->isZero());
2556       Src1Val = SI->getCondition();
2557       Src2Val = SI->getTrueValue();
2558       Opc = AArch64::ANDWrr;
2559     }
2560   }
2561
2562   if (!Opc)
2563     return false;
2564
2565   unsigned Src1Reg = getRegForValue(Src1Val);
2566   if (!Src1Reg)
2567     return false;
2568   bool Src1IsKill = hasTrivialKill(Src1Val);
2569
2570   unsigned Src2Reg = getRegForValue(Src2Val);
2571   if (!Src2Reg)
2572     return false;
2573   bool Src2IsKill = hasTrivialKill(Src2Val);
2574
2575   if (NeedExtraOp) {
2576     Src1Reg = emitLogicalOp_ri(ISD::XOR, MVT::i32, Src1Reg, Src1IsKill, 1);
2577     Src1IsKill = true;
2578   }
2579   unsigned ResultReg = fastEmitInst_rr(Opc, &AArch64::GPR32RegClass, Src1Reg,
2580                                        Src1IsKill, Src2Reg, Src2IsKill);
2581   updateValueMap(SI, ResultReg);
2582   return true;
2583 }
2584
2585 bool AArch64FastISel::selectSelect(const Instruction *I) {
2586   assert(isa<SelectInst>(I) && "Expected a select instruction.");
2587   MVT VT;
2588   if (!isTypeSupported(I->getType(), VT))
2589     return false;
2590
2591   unsigned Opc;
2592   const TargetRegisterClass *RC;
2593   switch (VT.SimpleTy) {
2594   default:
2595     return false;
2596   case MVT::i1:
2597   case MVT::i8:
2598   case MVT::i16:
2599   case MVT::i32:
2600     Opc = AArch64::CSELWr;
2601     RC = &AArch64::GPR32RegClass;
2602     break;
2603   case MVT::i64:
2604     Opc = AArch64::CSELXr;
2605     RC = &AArch64::GPR64RegClass;
2606     break;
2607   case MVT::f32:
2608     Opc = AArch64::FCSELSrrr;
2609     RC = &AArch64::FPR32RegClass;
2610     break;
2611   case MVT::f64:
2612     Opc = AArch64::FCSELDrrr;
2613     RC = &AArch64::FPR64RegClass;
2614     break;
2615   }
2616
2617   const SelectInst *SI = cast<SelectInst>(I);
2618   const Value *Cond = SI->getCondition();
2619   AArch64CC::CondCode CC = AArch64CC::NE;
2620   AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2621
2622   if (optimizeSelect(SI))
2623     return true;
2624
2625   // Try to pickup the flags, so we don't have to emit another compare.
2626   if (foldXALUIntrinsic(CC, I, Cond)) {
2627     // Fake request the condition to force emission of the XALU intrinsic.
2628     unsigned CondReg = getRegForValue(Cond);
2629     if (!CondReg)
2630       return false;
2631   } else if (isa<CmpInst>(Cond) && cast<CmpInst>(Cond)->hasOneUse() &&
2632              isValueAvailable(Cond)) {
2633     const auto *Cmp = cast<CmpInst>(Cond);
2634     // Try to optimize or fold the cmp.
2635     CmpInst::Predicate Predicate = optimizeCmpPredicate(Cmp);
2636     const Value *FoldSelect = nullptr;
2637     switch (Predicate) {
2638     default:
2639       break;
2640     case CmpInst::FCMP_FALSE:
2641       FoldSelect = SI->getFalseValue();
2642       break;
2643     case CmpInst::FCMP_TRUE:
2644       FoldSelect = SI->getTrueValue();
2645       break;
2646     }
2647
2648     if (FoldSelect) {
2649       unsigned SrcReg = getRegForValue(FoldSelect);
2650       if (!SrcReg)
2651         return false;
2652       unsigned UseReg = lookUpRegForValue(SI);
2653       if (UseReg)
2654         MRI.clearKillFlags(UseReg);
2655
2656       updateValueMap(I, SrcReg);
2657       return true;
2658     }
2659
2660     // Emit the cmp.
2661     if (!emitCmp(Cmp->getOperand(0), Cmp->getOperand(1), Cmp->isUnsigned()))
2662       return false;
2663
2664     // FCMP_UEQ and FCMP_ONE cannot be checked with a single select instruction.
2665     CC = getCompareCC(Predicate);
2666     switch (Predicate) {
2667     default:
2668       break;
2669     case CmpInst::FCMP_UEQ:
2670       ExtraCC = AArch64CC::EQ;
2671       CC = AArch64CC::VS;
2672       break;
2673     case CmpInst::FCMP_ONE:
2674       ExtraCC = AArch64CC::MI;
2675       CC = AArch64CC::GT;
2676       break;
2677     }
2678     assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2679   } else {
2680     unsigned CondReg = getRegForValue(Cond);
2681     if (!CondReg)
2682       return false;
2683     bool CondIsKill = hasTrivialKill(Cond);
2684
2685     const MCInstrDesc &II = TII.get(AArch64::ANDSWri);
2686     CondReg = constrainOperandRegClass(II, CondReg, 1);
2687
2688     // Emit a TST instruction (ANDS wzr, reg, #imm).
2689     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II,
2690             AArch64::WZR)
2691         .addReg(CondReg, getKillRegState(CondIsKill))
2692         .addImm(AArch64_AM::encodeLogicalImmediate(1, 32));
2693   }
2694
2695   unsigned Src1Reg = getRegForValue(SI->getTrueValue());
2696   bool Src1IsKill = hasTrivialKill(SI->getTrueValue());
2697
2698   unsigned Src2Reg = getRegForValue(SI->getFalseValue());
2699   bool Src2IsKill = hasTrivialKill(SI->getFalseValue());
2700
2701   if (!Src1Reg || !Src2Reg)
2702     return false;
2703
2704   if (ExtraCC != AArch64CC::AL) {
2705     Src2Reg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2706                                Src2IsKill, ExtraCC);
2707     Src2IsKill = true;
2708   }
2709   unsigned ResultReg = fastEmitInst_rri(Opc, RC, Src1Reg, Src1IsKill, Src2Reg,
2710                                         Src2IsKill, CC);
2711   updateValueMap(I, ResultReg);
2712   return true;
2713 }
2714
2715 bool AArch64FastISel::selectFPExt(const Instruction *I) {
2716   Value *V = I->getOperand(0);
2717   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
2718     return false;
2719
2720   unsigned Op = getRegForValue(V);
2721   if (Op == 0)
2722     return false;
2723
2724   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
2725   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
2726           ResultReg).addReg(Op);
2727   updateValueMap(I, ResultReg);
2728   return true;
2729 }
2730
2731 bool AArch64FastISel::selectFPTrunc(const Instruction *I) {
2732   Value *V = I->getOperand(0);
2733   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
2734     return false;
2735
2736   unsigned Op = getRegForValue(V);
2737   if (Op == 0)
2738     return false;
2739
2740   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
2741   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
2742           ResultReg).addReg(Op);
2743   updateValueMap(I, ResultReg);
2744   return true;
2745 }
2746
2747 // FPToUI and FPToSI
2748 bool AArch64FastISel::selectFPToInt(const Instruction *I, bool Signed) {
2749   MVT DestVT;
2750   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2751     return false;
2752
2753   unsigned SrcReg = getRegForValue(I->getOperand(0));
2754   if (SrcReg == 0)
2755     return false;
2756
2757   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2758   if (SrcVT == MVT::f128)
2759     return false;
2760
2761   unsigned Opc;
2762   if (SrcVT == MVT::f64) {
2763     if (Signed)
2764       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
2765     else
2766       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
2767   } else {
2768     if (Signed)
2769       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
2770     else
2771       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
2772   }
2773   unsigned ResultReg = createResultReg(
2774       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
2775   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2776       .addReg(SrcReg);
2777   updateValueMap(I, ResultReg);
2778   return true;
2779 }
2780
2781 bool AArch64FastISel::selectIntToFP(const Instruction *I, bool Signed) {
2782   MVT DestVT;
2783   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2784     return false;
2785   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
2786           "Unexpected value type.");
2787
2788   unsigned SrcReg = getRegForValue(I->getOperand(0));
2789   if (!SrcReg)
2790     return false;
2791   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
2792
2793   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2794
2795   // Handle sign-extension.
2796   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
2797     SrcReg =
2798         emitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
2799     if (!SrcReg)
2800       return false;
2801     SrcIsKill = true;
2802   }
2803
2804   unsigned Opc;
2805   if (SrcVT == MVT::i64) {
2806     if (Signed)
2807       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
2808     else
2809       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
2810   } else {
2811     if (Signed)
2812       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
2813     else
2814       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
2815   }
2816
2817   unsigned ResultReg = fastEmitInst_r(Opc, TLI.getRegClassFor(DestVT), SrcReg,
2818                                       SrcIsKill);
2819   updateValueMap(I, ResultReg);
2820   return true;
2821 }
2822
2823 bool AArch64FastISel::fastLowerArguments() {
2824   if (!FuncInfo.CanLowerReturn)
2825     return false;
2826
2827   const Function *F = FuncInfo.Fn;
2828   if (F->isVarArg())
2829     return false;
2830
2831   CallingConv::ID CC = F->getCallingConv();
2832   if (CC != CallingConv::C)
2833     return false;
2834
2835   // Only handle simple cases of up to 8 GPR and FPR each.
2836   unsigned GPRCnt = 0;
2837   unsigned FPRCnt = 0;
2838   unsigned Idx = 0;
2839   for (auto const &Arg : F->args()) {
2840     // The first argument is at index 1.
2841     ++Idx;
2842     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
2843         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
2844         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
2845         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
2846       return false;
2847
2848     Type *ArgTy = Arg.getType();
2849     if (ArgTy->isStructTy() || ArgTy->isArrayTy())
2850       return false;
2851
2852     EVT ArgVT = TLI.getValueType(ArgTy);
2853     if (!ArgVT.isSimple())
2854       return false;
2855
2856     MVT VT = ArgVT.getSimpleVT().SimpleTy;
2857     if (VT.isFloatingPoint() && !Subtarget->hasFPARMv8())
2858       return false;
2859
2860     if (VT.isVector() &&
2861         (!Subtarget->hasNEON() || !Subtarget->isLittleEndian()))
2862       return false;
2863
2864     if (VT >= MVT::i1 && VT <= MVT::i64)
2865       ++GPRCnt;
2866     else if ((VT >= MVT::f16 && VT <= MVT::f64) || VT.is64BitVector() ||
2867              VT.is128BitVector())
2868       ++FPRCnt;
2869     else
2870       return false;
2871
2872     if (GPRCnt > 8 || FPRCnt > 8)
2873       return false;
2874   }
2875
2876   static const MCPhysReg Registers[6][8] = {
2877     { AArch64::W0, AArch64::W1, AArch64::W2, AArch64::W3, AArch64::W4,
2878       AArch64::W5, AArch64::W6, AArch64::W7 },
2879     { AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3, AArch64::X4,
2880       AArch64::X5, AArch64::X6, AArch64::X7 },
2881     { AArch64::H0, AArch64::H1, AArch64::H2, AArch64::H3, AArch64::H4,
2882       AArch64::H5, AArch64::H6, AArch64::H7 },
2883     { AArch64::S0, AArch64::S1, AArch64::S2, AArch64::S3, AArch64::S4,
2884       AArch64::S5, AArch64::S6, AArch64::S7 },
2885     { AArch64::D0, AArch64::D1, AArch64::D2, AArch64::D3, AArch64::D4,
2886       AArch64::D5, AArch64::D6, AArch64::D7 },
2887     { AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3, AArch64::Q4,
2888       AArch64::Q5, AArch64::Q6, AArch64::Q7 }
2889   };
2890
2891   unsigned GPRIdx = 0;
2892   unsigned FPRIdx = 0;
2893   for (auto const &Arg : F->args()) {
2894     MVT VT = TLI.getSimpleValueType(Arg.getType());
2895     unsigned SrcReg;
2896     const TargetRegisterClass *RC;
2897     if (VT >= MVT::i1 && VT <= MVT::i32) {
2898       SrcReg = Registers[0][GPRIdx++];
2899       RC = &AArch64::GPR32RegClass;
2900       VT = MVT::i32;
2901     } else if (VT == MVT::i64) {
2902       SrcReg = Registers[1][GPRIdx++];
2903       RC = &AArch64::GPR64RegClass;
2904     } else if (VT == MVT::f16) {
2905       SrcReg = Registers[2][FPRIdx++];
2906       RC = &AArch64::FPR16RegClass;
2907     } else if (VT ==  MVT::f32) {
2908       SrcReg = Registers[3][FPRIdx++];
2909       RC = &AArch64::FPR32RegClass;
2910     } else if ((VT == MVT::f64) || VT.is64BitVector()) {
2911       SrcReg = Registers[4][FPRIdx++];
2912       RC = &AArch64::FPR64RegClass;
2913     } else if (VT.is128BitVector()) {
2914       SrcReg = Registers[5][FPRIdx++];
2915       RC = &AArch64::FPR128RegClass;
2916     } else
2917       llvm_unreachable("Unexpected value type.");
2918
2919     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
2920     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
2921     // Without this, EmitLiveInCopies may eliminate the livein if its only
2922     // use is a bitcast (which isn't turned into an instruction).
2923     unsigned ResultReg = createResultReg(RC);
2924     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2925             TII.get(TargetOpcode::COPY), ResultReg)
2926         .addReg(DstReg, getKillRegState(true));
2927     updateValueMap(&Arg, ResultReg);
2928   }
2929   return true;
2930 }
2931
2932 bool AArch64FastISel::processCallArgs(CallLoweringInfo &CLI,
2933                                       SmallVectorImpl<MVT> &OutVTs,
2934                                       unsigned &NumBytes) {
2935   CallingConv::ID CC = CLI.CallConv;
2936   SmallVector<CCValAssign, 16> ArgLocs;
2937   CCState CCInfo(CC, false, *FuncInfo.MF, ArgLocs, *Context);
2938   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
2939
2940   // Get a count of how many bytes are to be pushed on the stack.
2941   NumBytes = CCInfo.getNextStackOffset();
2942
2943   // Issue CALLSEQ_START
2944   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
2945   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
2946     .addImm(NumBytes);
2947
2948   // Process the args.
2949   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2950     CCValAssign &VA = ArgLocs[i];
2951     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
2952     MVT ArgVT = OutVTs[VA.getValNo()];
2953
2954     unsigned ArgReg = getRegForValue(ArgVal);
2955     if (!ArgReg)
2956       return false;
2957
2958     // Handle arg promotion: SExt, ZExt, AExt.
2959     switch (VA.getLocInfo()) {
2960     case CCValAssign::Full:
2961       break;
2962     case CCValAssign::SExt: {
2963       MVT DestVT = VA.getLocVT();
2964       MVT SrcVT = ArgVT;
2965       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
2966       if (!ArgReg)
2967         return false;
2968       break;
2969     }
2970     case CCValAssign::AExt:
2971     // Intentional fall-through.
2972     case CCValAssign::ZExt: {
2973       MVT DestVT = VA.getLocVT();
2974       MVT SrcVT = ArgVT;
2975       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
2976       if (!ArgReg)
2977         return false;
2978       break;
2979     }
2980     default:
2981       llvm_unreachable("Unknown arg promotion!");
2982     }
2983
2984     // Now copy/store arg to correct locations.
2985     if (VA.isRegLoc() && !VA.needsCustom()) {
2986       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2987               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
2988       CLI.OutRegs.push_back(VA.getLocReg());
2989     } else if (VA.needsCustom()) {
2990       // FIXME: Handle custom args.
2991       return false;
2992     } else {
2993       assert(VA.isMemLoc() && "Assuming store on stack.");
2994
2995       // Don't emit stores for undef values.
2996       if (isa<UndefValue>(ArgVal))
2997         continue;
2998
2999       // Need to store on the stack.
3000       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
3001
3002       unsigned BEAlign = 0;
3003       if (ArgSize < 8 && !Subtarget->isLittleEndian())
3004         BEAlign = 8 - ArgSize;
3005
3006       Address Addr;
3007       Addr.setKind(Address::RegBase);
3008       Addr.setReg(AArch64::SP);
3009       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
3010
3011       unsigned Alignment = DL.getABITypeAlignment(ArgVal->getType());
3012       MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
3013         MachinePointerInfo::getStack(Addr.getOffset()),
3014         MachineMemOperand::MOStore, ArgVT.getStoreSize(), Alignment);
3015
3016       if (!emitStore(ArgVT, ArgReg, Addr, MMO))
3017         return false;
3018     }
3019   }
3020   return true;
3021 }
3022
3023 bool AArch64FastISel::finishCall(CallLoweringInfo &CLI, MVT RetVT,
3024                                  unsigned NumBytes) {
3025   CallingConv::ID CC = CLI.CallConv;
3026
3027   // Issue CALLSEQ_END
3028   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
3029   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
3030     .addImm(NumBytes).addImm(0);
3031
3032   // Now the return value.
3033   if (RetVT != MVT::isVoid) {
3034     SmallVector<CCValAssign, 16> RVLocs;
3035     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
3036     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
3037
3038     // Only handle a single return value.
3039     if (RVLocs.size() != 1)
3040       return false;
3041
3042     // Copy all of the result registers out of their specified physreg.
3043     MVT CopyVT = RVLocs[0].getValVT();
3044
3045     // TODO: Handle big-endian results
3046     if (CopyVT.isVector() && !Subtarget->isLittleEndian())
3047       return false;
3048
3049     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
3050     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3051             TII.get(TargetOpcode::COPY), ResultReg)
3052         .addReg(RVLocs[0].getLocReg());
3053     CLI.InRegs.push_back(RVLocs[0].getLocReg());
3054
3055     CLI.ResultReg = ResultReg;
3056     CLI.NumResultRegs = 1;
3057   }
3058
3059   return true;
3060 }
3061
3062 bool AArch64FastISel::fastLowerCall(CallLoweringInfo &CLI) {
3063   CallingConv::ID CC  = CLI.CallConv;
3064   bool IsTailCall     = CLI.IsTailCall;
3065   bool IsVarArg       = CLI.IsVarArg;
3066   const Value *Callee = CLI.Callee;
3067   const char *SymName = CLI.SymName;
3068
3069   if (!Callee && !SymName)
3070     return false;
3071
3072   // Allow SelectionDAG isel to handle tail calls.
3073   if (IsTailCall)
3074     return false;
3075
3076   CodeModel::Model CM = TM.getCodeModel();
3077   // Only support the small and large code model.
3078   if (CM != CodeModel::Small && CM != CodeModel::Large)
3079     return false;
3080
3081   // FIXME: Add large code model support for ELF.
3082   if (CM == CodeModel::Large && !Subtarget->isTargetMachO())
3083     return false;
3084
3085   // Let SDISel handle vararg functions.
3086   if (IsVarArg)
3087     return false;
3088
3089   // FIXME: Only handle *simple* calls for now.
3090   MVT RetVT;
3091   if (CLI.RetTy->isVoidTy())
3092     RetVT = MVT::isVoid;
3093   else if (!isTypeLegal(CLI.RetTy, RetVT))
3094     return false;
3095
3096   for (auto Flag : CLI.OutFlags)
3097     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
3098       return false;
3099
3100   // Set up the argument vectors.
3101   SmallVector<MVT, 16> OutVTs;
3102   OutVTs.reserve(CLI.OutVals.size());
3103
3104   for (auto *Val : CLI.OutVals) {
3105     MVT VT;
3106     if (!isTypeLegal(Val->getType(), VT) &&
3107         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
3108       return false;
3109
3110     // We don't handle vector parameters yet.
3111     if (VT.isVector() || VT.getSizeInBits() > 64)
3112       return false;
3113
3114     OutVTs.push_back(VT);
3115   }
3116
3117   Address Addr;
3118   if (Callee && !computeCallAddress(Callee, Addr))
3119     return false;
3120
3121   // Handle the arguments now that we've gotten them.
3122   unsigned NumBytes;
3123   if (!processCallArgs(CLI, OutVTs, NumBytes))
3124     return false;
3125
3126   // Issue the call.
3127   MachineInstrBuilder MIB;
3128   if (CM == CodeModel::Small) {
3129     const MCInstrDesc &II = TII.get(Addr.getReg() ? AArch64::BLR : AArch64::BL);
3130     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II);
3131     if (SymName)
3132       MIB.addExternalSymbol(SymName, 0);
3133     else if (Addr.getGlobalValue())
3134       MIB.addGlobalAddress(Addr.getGlobalValue(), 0, 0);
3135     else if (Addr.getReg()) {
3136       unsigned Reg = constrainOperandRegClass(II, Addr.getReg(), 0);
3137       MIB.addReg(Reg);
3138     } else
3139       return false;
3140   } else {
3141     unsigned CallReg = 0;
3142     if (SymName) {
3143       unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
3144       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
3145               ADRPReg)
3146         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGE);
3147
3148       CallReg = createResultReg(&AArch64::GPR64RegClass);
3149       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
3150               CallReg)
3151         .addReg(ADRPReg)
3152         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
3153                            AArch64II::MO_NC);
3154     } else if (Addr.getGlobalValue())
3155       CallReg = materializeGV(Addr.getGlobalValue());
3156     else if (Addr.getReg())
3157       CallReg = Addr.getReg();
3158
3159     if (!CallReg)
3160       return false;
3161
3162     const MCInstrDesc &II = TII.get(AArch64::BLR);
3163     CallReg = constrainOperandRegClass(II, CallReg, 0);
3164     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(CallReg);
3165   }
3166
3167   // Add implicit physical register uses to the call.
3168   for (auto Reg : CLI.OutRegs)
3169     MIB.addReg(Reg, RegState::Implicit);
3170
3171   // Add a register mask with the call-preserved registers.
3172   // Proper defs for return values will be added by setPhysRegsDeadExcept().
3173   MIB.addRegMask(TRI.getCallPreservedMask(*FuncInfo.MF, CC));
3174
3175   CLI.Call = MIB;
3176
3177   // Finish off the call including any return values.
3178   return finishCall(CLI, RetVT, NumBytes);
3179 }
3180
3181 bool AArch64FastISel::isMemCpySmall(uint64_t Len, unsigned Alignment) {
3182   if (Alignment)
3183     return Len / Alignment <= 4;
3184   else
3185     return Len < 32;
3186 }
3187
3188 bool AArch64FastISel::tryEmitSmallMemCpy(Address Dest, Address Src,
3189                                          uint64_t Len, unsigned Alignment) {
3190   // Make sure we don't bloat code by inlining very large memcpy's.
3191   if (!isMemCpySmall(Len, Alignment))
3192     return false;
3193
3194   int64_t UnscaledOffset = 0;
3195   Address OrigDest = Dest;
3196   Address OrigSrc = Src;
3197
3198   while (Len) {
3199     MVT VT;
3200     if (!Alignment || Alignment >= 8) {
3201       if (Len >= 8)
3202         VT = MVT::i64;
3203       else if (Len >= 4)
3204         VT = MVT::i32;
3205       else if (Len >= 2)
3206         VT = MVT::i16;
3207       else {
3208         VT = MVT::i8;
3209       }
3210     } else {
3211       // Bound based on alignment.
3212       if (Len >= 4 && Alignment == 4)
3213         VT = MVT::i32;
3214       else if (Len >= 2 && Alignment == 2)
3215         VT = MVT::i16;
3216       else {
3217         VT = MVT::i8;
3218       }
3219     }
3220
3221     unsigned ResultReg = emitLoad(VT, VT, Src);
3222     if (!ResultReg)
3223       return false;
3224
3225     if (!emitStore(VT, ResultReg, Dest))
3226       return false;
3227
3228     int64_t Size = VT.getSizeInBits() / 8;
3229     Len -= Size;
3230     UnscaledOffset += Size;
3231
3232     // We need to recompute the unscaled offset for each iteration.
3233     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
3234     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
3235   }
3236
3237   return true;
3238 }
3239
3240 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
3241 /// into the user. The condition code will only be updated on success.
3242 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
3243                                         const Instruction *I,
3244                                         const Value *Cond) {
3245   if (!isa<ExtractValueInst>(Cond))
3246     return false;
3247
3248   const auto *EV = cast<ExtractValueInst>(Cond);
3249   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
3250     return false;
3251
3252   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
3253   MVT RetVT;
3254   const Function *Callee = II->getCalledFunction();
3255   Type *RetTy =
3256   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
3257   if (!isTypeLegal(RetTy, RetVT))
3258     return false;
3259
3260   if (RetVT != MVT::i32 && RetVT != MVT::i64)
3261     return false;
3262
3263   const Value *LHS = II->getArgOperand(0);
3264   const Value *RHS = II->getArgOperand(1);
3265
3266   // Canonicalize immediate to the RHS.
3267   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3268       isCommutativeIntrinsic(II))
3269     std::swap(LHS, RHS);
3270
3271   // Simplify multiplies.
3272   Intrinsic::ID IID = II->getIntrinsicID();
3273   switch (IID) {
3274   default:
3275     break;
3276   case Intrinsic::smul_with_overflow:
3277     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3278       if (C->getValue() == 2)
3279         IID = Intrinsic::sadd_with_overflow;
3280     break;
3281   case Intrinsic::umul_with_overflow:
3282     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3283       if (C->getValue() == 2)
3284         IID = Intrinsic::uadd_with_overflow;
3285     break;
3286   }
3287
3288   AArch64CC::CondCode TmpCC;
3289   switch (IID) {
3290   default:
3291     return false;
3292   case Intrinsic::sadd_with_overflow:
3293   case Intrinsic::ssub_with_overflow:
3294     TmpCC = AArch64CC::VS;
3295     break;
3296   case Intrinsic::uadd_with_overflow:
3297     TmpCC = AArch64CC::HS;
3298     break;
3299   case Intrinsic::usub_with_overflow:
3300     TmpCC = AArch64CC::LO;
3301     break;
3302   case Intrinsic::smul_with_overflow:
3303   case Intrinsic::umul_with_overflow:
3304     TmpCC = AArch64CC::NE;
3305     break;
3306   }
3307
3308   // Check if both instructions are in the same basic block.
3309   if (!isValueAvailable(II))
3310     return false;
3311
3312   // Make sure nothing is in the way
3313   BasicBlock::const_iterator Start = I;
3314   BasicBlock::const_iterator End = II;
3315   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
3316     // We only expect extractvalue instructions between the intrinsic and the
3317     // instruction to be selected.
3318     if (!isa<ExtractValueInst>(Itr))
3319       return false;
3320
3321     // Check that the extractvalue operand comes from the intrinsic.
3322     const auto *EVI = cast<ExtractValueInst>(Itr);
3323     if (EVI->getAggregateOperand() != II)
3324       return false;
3325   }
3326
3327   CC = TmpCC;
3328   return true;
3329 }
3330
3331 bool AArch64FastISel::fastLowerIntrinsicCall(const IntrinsicInst *II) {
3332   // FIXME: Handle more intrinsics.
3333   switch (II->getIntrinsicID()) {
3334   default: return false;
3335   case Intrinsic::frameaddress: {
3336     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
3337     MFI->setFrameAddressIsTaken(true);
3338
3339     const AArch64RegisterInfo *RegInfo =
3340         static_cast<const AArch64RegisterInfo *>(Subtarget->getRegisterInfo());
3341     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
3342     unsigned SrcReg = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3343     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3344             TII.get(TargetOpcode::COPY), SrcReg).addReg(FramePtr);
3345     // Recursively load frame address
3346     // ldr x0, [fp]
3347     // ldr x0, [x0]
3348     // ldr x0, [x0]
3349     // ...
3350     unsigned DestReg;
3351     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
3352     while (Depth--) {
3353       DestReg = fastEmitInst_ri(AArch64::LDRXui, &AArch64::GPR64RegClass,
3354                                 SrcReg, /*IsKill=*/true, 0);
3355       assert(DestReg && "Unexpected LDR instruction emission failure.");
3356       SrcReg = DestReg;
3357     }
3358
3359     updateValueMap(II, SrcReg);
3360     return true;
3361   }
3362   case Intrinsic::memcpy:
3363   case Intrinsic::memmove: {
3364     const auto *MTI = cast<MemTransferInst>(II);
3365     // Don't handle volatile.
3366     if (MTI->isVolatile())
3367       return false;
3368
3369     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
3370     // we would emit dead code because we don't currently handle memmoves.
3371     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
3372     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
3373       // Small memcpy's are common enough that we want to do them without a call
3374       // if possible.
3375       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
3376       unsigned Alignment = MTI->getAlignment();
3377       if (isMemCpySmall(Len, Alignment)) {
3378         Address Dest, Src;
3379         if (!computeAddress(MTI->getRawDest(), Dest) ||
3380             !computeAddress(MTI->getRawSource(), Src))
3381           return false;
3382         if (tryEmitSmallMemCpy(Dest, Src, Len, Alignment))
3383           return true;
3384       }
3385     }
3386
3387     if (!MTI->getLength()->getType()->isIntegerTy(64))
3388       return false;
3389
3390     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
3391       // Fast instruction selection doesn't support the special
3392       // address spaces.
3393       return false;
3394
3395     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
3396     return lowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
3397   }
3398   case Intrinsic::memset: {
3399     const MemSetInst *MSI = cast<MemSetInst>(II);
3400     // Don't handle volatile.
3401     if (MSI->isVolatile())
3402       return false;
3403
3404     if (!MSI->getLength()->getType()->isIntegerTy(64))
3405       return false;
3406
3407     if (MSI->getDestAddressSpace() > 255)
3408       // Fast instruction selection doesn't support the special
3409       // address spaces.
3410       return false;
3411
3412     return lowerCallTo(II, "memset", II->getNumArgOperands() - 2);
3413   }
3414   case Intrinsic::sin:
3415   case Intrinsic::cos:
3416   case Intrinsic::pow: {
3417     MVT RetVT;
3418     if (!isTypeLegal(II->getType(), RetVT))
3419       return false;
3420
3421     if (RetVT != MVT::f32 && RetVT != MVT::f64)
3422       return false;
3423
3424     static const RTLIB::Libcall LibCallTable[3][2] = {
3425       { RTLIB::SIN_F32, RTLIB::SIN_F64 },
3426       { RTLIB::COS_F32, RTLIB::COS_F64 },
3427       { RTLIB::POW_F32, RTLIB::POW_F64 }
3428     };
3429     RTLIB::Libcall LC;
3430     bool Is64Bit = RetVT == MVT::f64;
3431     switch (II->getIntrinsicID()) {
3432     default:
3433       llvm_unreachable("Unexpected intrinsic.");
3434     case Intrinsic::sin:
3435       LC = LibCallTable[0][Is64Bit];
3436       break;
3437     case Intrinsic::cos:
3438       LC = LibCallTable[1][Is64Bit];
3439       break;
3440     case Intrinsic::pow:
3441       LC = LibCallTable[2][Is64Bit];
3442       break;
3443     }
3444
3445     ArgListTy Args;
3446     Args.reserve(II->getNumArgOperands());
3447
3448     // Populate the argument list.
3449     for (auto &Arg : II->arg_operands()) {
3450       ArgListEntry Entry;
3451       Entry.Val = Arg;
3452       Entry.Ty = Arg->getType();
3453       Args.push_back(Entry);
3454     }
3455
3456     CallLoweringInfo CLI;
3457     CLI.setCallee(TLI.getLibcallCallingConv(LC), II->getType(),
3458                   TLI.getLibcallName(LC), std::move(Args));
3459     if (!lowerCallTo(CLI))
3460       return false;
3461     updateValueMap(II, CLI.ResultReg);
3462     return true;
3463   }
3464   case Intrinsic::fabs: {
3465     MVT VT;
3466     if (!isTypeLegal(II->getType(), VT))
3467       return false;
3468
3469     unsigned Opc;
3470     switch (VT.SimpleTy) {
3471     default:
3472       return false;
3473     case MVT::f32:
3474       Opc = AArch64::FABSSr;
3475       break;
3476     case MVT::f64:
3477       Opc = AArch64::FABSDr;
3478       break;
3479     }
3480     unsigned SrcReg = getRegForValue(II->getOperand(0));
3481     if (!SrcReg)
3482       return false;
3483     bool SrcRegIsKill = hasTrivialKill(II->getOperand(0));
3484     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
3485     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
3486       .addReg(SrcReg, getKillRegState(SrcRegIsKill));
3487     updateValueMap(II, ResultReg);
3488     return true;
3489   }
3490   case Intrinsic::trap: {
3491     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
3492         .addImm(1);
3493     return true;
3494   }
3495   case Intrinsic::sqrt: {
3496     Type *RetTy = II->getCalledFunction()->getReturnType();
3497
3498     MVT VT;
3499     if (!isTypeLegal(RetTy, VT))
3500       return false;
3501
3502     unsigned Op0Reg = getRegForValue(II->getOperand(0));
3503     if (!Op0Reg)
3504       return false;
3505     bool Op0IsKill = hasTrivialKill(II->getOperand(0));
3506
3507     unsigned ResultReg = fastEmit_r(VT, VT, ISD::FSQRT, Op0Reg, Op0IsKill);
3508     if (!ResultReg)
3509       return false;
3510
3511     updateValueMap(II, ResultReg);
3512     return true;
3513   }
3514   case Intrinsic::sadd_with_overflow:
3515   case Intrinsic::uadd_with_overflow:
3516   case Intrinsic::ssub_with_overflow:
3517   case Intrinsic::usub_with_overflow:
3518   case Intrinsic::smul_with_overflow:
3519   case Intrinsic::umul_with_overflow: {
3520     // This implements the basic lowering of the xalu with overflow intrinsics.
3521     const Function *Callee = II->getCalledFunction();
3522     auto *Ty = cast<StructType>(Callee->getReturnType());
3523     Type *RetTy = Ty->getTypeAtIndex(0U);
3524
3525     MVT VT;
3526     if (!isTypeLegal(RetTy, VT))
3527       return false;
3528
3529     if (VT != MVT::i32 && VT != MVT::i64)
3530       return false;
3531
3532     const Value *LHS = II->getArgOperand(0);
3533     const Value *RHS = II->getArgOperand(1);
3534     // Canonicalize immediate to the RHS.
3535     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3536         isCommutativeIntrinsic(II))
3537       std::swap(LHS, RHS);
3538
3539     // Simplify multiplies.
3540     Intrinsic::ID IID = II->getIntrinsicID();
3541     switch (IID) {
3542     default:
3543       break;
3544     case Intrinsic::smul_with_overflow:
3545       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3546         if (C->getValue() == 2) {
3547           IID = Intrinsic::sadd_with_overflow;
3548           RHS = LHS;
3549         }
3550       break;
3551     case Intrinsic::umul_with_overflow:
3552       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3553         if (C->getValue() == 2) {
3554           IID = Intrinsic::uadd_with_overflow;
3555           RHS = LHS;
3556         }
3557       break;
3558     }
3559
3560     unsigned ResultReg1 = 0, ResultReg2 = 0, MulReg = 0;
3561     AArch64CC::CondCode CC = AArch64CC::Invalid;
3562     switch (IID) {
3563     default: llvm_unreachable("Unexpected intrinsic!");
3564     case Intrinsic::sadd_with_overflow:
3565       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3566       CC = AArch64CC::VS;
3567       break;
3568     case Intrinsic::uadd_with_overflow:
3569       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3570       CC = AArch64CC::HS;
3571       break;
3572     case Intrinsic::ssub_with_overflow:
3573       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3574       CC = AArch64CC::VS;
3575       break;
3576     case Intrinsic::usub_with_overflow:
3577       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3578       CC = AArch64CC::LO;
3579       break;
3580     case Intrinsic::smul_with_overflow: {
3581       CC = AArch64CC::NE;
3582       unsigned LHSReg = getRegForValue(LHS);
3583       if (!LHSReg)
3584         return false;
3585       bool LHSIsKill = hasTrivialKill(LHS);
3586
3587       unsigned RHSReg = getRegForValue(RHS);
3588       if (!RHSReg)
3589         return false;
3590       bool RHSIsKill = hasTrivialKill(RHS);
3591
3592       if (VT == MVT::i32) {
3593         MulReg = emitSMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3594         unsigned ShiftReg = emitLSR_ri(MVT::i64, MVT::i64, MulReg,
3595                                        /*IsKill=*/false, 32);
3596         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3597                                             AArch64::sub_32);
3598         ShiftReg = fastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
3599                                               AArch64::sub_32);
3600         emitSubs_rs(VT, ShiftReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3601                     AArch64_AM::ASR, 31, /*WantResult=*/false);
3602       } else {
3603         assert(VT == MVT::i64 && "Unexpected value type.");
3604         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3605         // reused in the next instruction.
3606         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3607                             /*IsKill=*/false);
3608         unsigned SMULHReg = fastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
3609                                         RHSReg, RHSIsKill);
3610         emitSubs_rs(VT, SMULHReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3611                     AArch64_AM::ASR, 63, /*WantResult=*/false);
3612       }
3613       break;
3614     }
3615     case Intrinsic::umul_with_overflow: {
3616       CC = AArch64CC::NE;
3617       unsigned LHSReg = getRegForValue(LHS);
3618       if (!LHSReg)
3619         return false;
3620       bool LHSIsKill = hasTrivialKill(LHS);
3621
3622       unsigned RHSReg = getRegForValue(RHS);
3623       if (!RHSReg)
3624         return false;
3625       bool RHSIsKill = hasTrivialKill(RHS);
3626
3627       if (VT == MVT::i32) {
3628         MulReg = emitUMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3629         emitSubs_rs(MVT::i64, AArch64::XZR, /*IsKill=*/true, MulReg,
3630                     /*IsKill=*/false, AArch64_AM::LSR, 32,
3631                     /*WantResult=*/false);
3632         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3633                                             AArch64::sub_32);
3634       } else {
3635         assert(VT == MVT::i64 && "Unexpected value type.");
3636         // LHSReg and RHSReg cannot be killed by this Mul, since they are
3637         // reused in the next instruction.
3638         MulReg = emitMul_rr(VT, LHSReg, /*IsKill=*/false, RHSReg,
3639                             /*IsKill=*/false);
3640         unsigned UMULHReg = fastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
3641                                         RHSReg, RHSIsKill);
3642         emitSubs_rr(VT, AArch64::XZR, /*IsKill=*/true, UMULHReg,
3643                     /*IsKill=*/false, /*WantResult=*/false);
3644       }
3645       break;
3646     }
3647     }
3648
3649     if (MulReg) {
3650       ResultReg1 = createResultReg(TLI.getRegClassFor(VT));
3651       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3652               TII.get(TargetOpcode::COPY), ResultReg1).addReg(MulReg);
3653     }
3654
3655     ResultReg2 = fastEmitInst_rri(AArch64::CSINCWr, &AArch64::GPR32RegClass,
3656                                   AArch64::WZR, /*IsKill=*/true, AArch64::WZR,
3657                                   /*IsKill=*/true, getInvertedCondCode(CC));
3658     (void)ResultReg2;
3659     assert((ResultReg1 + 1) == ResultReg2 &&
3660            "Nonconsecutive result registers.");
3661     updateValueMap(II, ResultReg1, 2);
3662     return true;
3663   }
3664   }
3665   return false;
3666 }
3667
3668 bool AArch64FastISel::selectRet(const Instruction *I) {
3669   const ReturnInst *Ret = cast<ReturnInst>(I);
3670   const Function &F = *I->getParent()->getParent();
3671
3672   if (!FuncInfo.CanLowerReturn)
3673     return false;
3674
3675   if (F.isVarArg())
3676     return false;
3677
3678   // Build a list of return value registers.
3679   SmallVector<unsigned, 4> RetRegs;
3680
3681   if (Ret->getNumOperands() > 0) {
3682     CallingConv::ID CC = F.getCallingConv();
3683     SmallVector<ISD::OutputArg, 4> Outs;
3684     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
3685
3686     // Analyze operands of the call, assigning locations to each operand.
3687     SmallVector<CCValAssign, 16> ValLocs;
3688     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
3689     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
3690                                                      : RetCC_AArch64_AAPCS;
3691     CCInfo.AnalyzeReturn(Outs, RetCC);
3692
3693     // Only handle a single return value for now.
3694     if (ValLocs.size() != 1)
3695       return false;
3696
3697     CCValAssign &VA = ValLocs[0];
3698     const Value *RV = Ret->getOperand(0);
3699
3700     // Don't bother handling odd stuff for now.
3701     if ((VA.getLocInfo() != CCValAssign::Full) &&
3702         (VA.getLocInfo() != CCValAssign::BCvt))
3703       return false;
3704
3705     // Only handle register returns for now.
3706     if (!VA.isRegLoc())
3707       return false;
3708
3709     unsigned Reg = getRegForValue(RV);
3710     if (Reg == 0)
3711       return false;
3712
3713     unsigned SrcReg = Reg + VA.getValNo();
3714     unsigned DestReg = VA.getLocReg();
3715     // Avoid a cross-class copy. This is very unlikely.
3716     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
3717       return false;
3718
3719     EVT RVEVT = TLI.getValueType(RV->getType());
3720     if (!RVEVT.isSimple())
3721       return false;
3722
3723     // Vectors (of > 1 lane) in big endian need tricky handling.
3724     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1 &&
3725         !Subtarget->isLittleEndian())
3726       return false;
3727
3728     MVT RVVT = RVEVT.getSimpleVT();
3729     if (RVVT == MVT::f128)
3730       return false;
3731
3732     MVT DestVT = VA.getValVT();
3733     // Special handling for extended integers.
3734     if (RVVT != DestVT) {
3735       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
3736         return false;
3737
3738       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
3739         return false;
3740
3741       bool IsZExt = Outs[0].Flags.isZExt();
3742       SrcReg = emitIntExt(RVVT, SrcReg, DestVT, IsZExt);
3743       if (SrcReg == 0)
3744         return false;
3745     }
3746
3747     // Make the copy.
3748     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3749             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
3750
3751     // Add register to return instruction.
3752     RetRegs.push_back(VA.getLocReg());
3753   }
3754
3755   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3756                                     TII.get(AArch64::RET_ReallyLR));
3757   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
3758     MIB.addReg(RetRegs[i], RegState::Implicit);
3759   return true;
3760 }
3761
3762 bool AArch64FastISel::selectTrunc(const Instruction *I) {
3763   Type *DestTy = I->getType();
3764   Value *Op = I->getOperand(0);
3765   Type *SrcTy = Op->getType();
3766
3767   EVT SrcEVT = TLI.getValueType(SrcTy, true);
3768   EVT DestEVT = TLI.getValueType(DestTy, true);
3769   if (!SrcEVT.isSimple())
3770     return false;
3771   if (!DestEVT.isSimple())
3772     return false;
3773
3774   MVT SrcVT = SrcEVT.getSimpleVT();
3775   MVT DestVT = DestEVT.getSimpleVT();
3776
3777   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
3778       SrcVT != MVT::i8)
3779     return false;
3780   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
3781       DestVT != MVT::i1)
3782     return false;
3783
3784   unsigned SrcReg = getRegForValue(Op);
3785   if (!SrcReg)
3786     return false;
3787   bool SrcIsKill = hasTrivialKill(Op);
3788
3789   // If we're truncating from i64 to a smaller non-legal type then generate an
3790   // AND. Otherwise, we know the high bits are undefined and a truncate only
3791   // generate a COPY. We cannot mark the source register also as result
3792   // register, because this can incorrectly transfer the kill flag onto the
3793   // source register.
3794   unsigned ResultReg;
3795   if (SrcVT == MVT::i64) {
3796     uint64_t Mask = 0;
3797     switch (DestVT.SimpleTy) {
3798     default:
3799       // Trunc i64 to i32 is handled by the target-independent fast-isel.
3800       return false;
3801     case MVT::i1:
3802       Mask = 0x1;
3803       break;
3804     case MVT::i8:
3805       Mask = 0xff;
3806       break;
3807     case MVT::i16:
3808       Mask = 0xffff;
3809       break;
3810     }
3811     // Issue an extract_subreg to get the lower 32-bits.
3812     unsigned Reg32 = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
3813                                                 AArch64::sub_32);
3814     // Create the AND instruction which performs the actual truncation.
3815     ResultReg = emitAnd_ri(MVT::i32, Reg32, /*IsKill=*/true, Mask);
3816     assert(ResultReg && "Unexpected AND instruction emission failure.");
3817   } else {
3818     ResultReg = createResultReg(&AArch64::GPR32RegClass);
3819     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3820             TII.get(TargetOpcode::COPY), ResultReg)
3821         .addReg(SrcReg, getKillRegState(SrcIsKill));
3822   }
3823
3824   updateValueMap(I, ResultReg);
3825   return true;
3826 }
3827
3828 unsigned AArch64FastISel::emiti1Ext(unsigned SrcReg, MVT DestVT, bool IsZExt) {
3829   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
3830           DestVT == MVT::i64) &&
3831          "Unexpected value type.");
3832   // Handle i8 and i16 as i32.
3833   if (DestVT == MVT::i8 || DestVT == MVT::i16)
3834     DestVT = MVT::i32;
3835
3836   if (IsZExt) {
3837     unsigned ResultReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
3838     assert(ResultReg && "Unexpected AND instruction emission failure.");
3839     if (DestVT == MVT::i64) {
3840       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
3841       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
3842       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3843       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3844               TII.get(AArch64::SUBREG_TO_REG), Reg64)
3845           .addImm(0)
3846           .addReg(ResultReg)
3847           .addImm(AArch64::sub_32);
3848       ResultReg = Reg64;
3849     }
3850     return ResultReg;
3851   } else {
3852     if (DestVT == MVT::i64) {
3853       // FIXME: We're SExt i1 to i64.
3854       return 0;
3855     }
3856     return fastEmitInst_rii(AArch64::SBFMWri, &AArch64::GPR32RegClass, SrcReg,
3857                             /*TODO:IsKill=*/false, 0, 0);
3858   }
3859 }
3860
3861 unsigned AArch64FastISel::emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3862                                       unsigned Op1, bool Op1IsKill) {
3863   unsigned Opc, ZReg;
3864   switch (RetVT.SimpleTy) {
3865   default: return 0;
3866   case MVT::i8:
3867   case MVT::i16:
3868   case MVT::i32:
3869     RetVT = MVT::i32;
3870     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
3871   case MVT::i64:
3872     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
3873   }
3874
3875   const TargetRegisterClass *RC =
3876       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3877   return fastEmitInst_rrr(Opc, RC, Op0, Op0IsKill, Op1, Op1IsKill,
3878                           /*IsKill=*/ZReg, true);
3879 }
3880
3881 unsigned AArch64FastISel::emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3882                                         unsigned Op1, bool Op1IsKill) {
3883   if (RetVT != MVT::i64)
3884     return 0;
3885
3886   return fastEmitInst_rrr(AArch64::SMADDLrrr, &AArch64::GPR64RegClass,
3887                           Op0, Op0IsKill, Op1, Op1IsKill,
3888                           AArch64::XZR, /*IsKill=*/true);
3889 }
3890
3891 unsigned AArch64FastISel::emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3892                                         unsigned Op1, bool Op1IsKill) {
3893   if (RetVT != MVT::i64)
3894     return 0;
3895
3896   return fastEmitInst_rrr(AArch64::UMADDLrrr, &AArch64::GPR64RegClass,
3897                           Op0, Op0IsKill, Op1, Op1IsKill,
3898                           AArch64::XZR, /*IsKill=*/true);
3899 }
3900
3901 unsigned AArch64FastISel::emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3902                                      unsigned Op1Reg, bool Op1IsKill) {
3903   unsigned Opc = 0;
3904   bool NeedTrunc = false;
3905   uint64_t Mask = 0;
3906   switch (RetVT.SimpleTy) {
3907   default: return 0;
3908   case MVT::i8:  Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xff;   break;
3909   case MVT::i16: Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xffff; break;
3910   case MVT::i32: Opc = AArch64::LSLVWr;                                  break;
3911   case MVT::i64: Opc = AArch64::LSLVXr;                                  break;
3912   }
3913
3914   const TargetRegisterClass *RC =
3915       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3916   if (NeedTrunc) {
3917     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3918     Op1IsKill = true;
3919   }
3920   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3921                                        Op1IsKill);
3922   if (NeedTrunc)
3923     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3924   return ResultReg;
3925 }
3926
3927 unsigned AArch64FastISel::emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3928                                      bool Op0IsKill, uint64_t Shift,
3929                                      bool IsZExt) {
3930   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3931          "Unexpected source/return type pair.");
3932   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
3933           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
3934          "Unexpected source value type.");
3935   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3936           RetVT == MVT::i64) && "Unexpected return value type.");
3937
3938   bool Is64Bit = (RetVT == MVT::i64);
3939   unsigned RegSize = Is64Bit ? 64 : 32;
3940   unsigned DstBits = RetVT.getSizeInBits();
3941   unsigned SrcBits = SrcVT.getSizeInBits();
3942   const TargetRegisterClass *RC =
3943       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3944
3945   // Just emit a copy for "zero" shifts.
3946   if (Shift == 0) {
3947     if (RetVT == SrcVT) {
3948       unsigned ResultReg = createResultReg(RC);
3949       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3950               TII.get(TargetOpcode::COPY), ResultReg)
3951           .addReg(Op0, getKillRegState(Op0IsKill));
3952       return ResultReg;
3953     } else
3954       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
3955   }
3956
3957   // Don't deal with undefined shifts.
3958   if (Shift >= DstBits)
3959     return 0;
3960
3961   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3962   // {S|U}BFM Wd, Wn, #r, #s
3963   // Wd<32+s-r,32-r> = Wn<s:0> when r > s
3964
3965   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3966   // %2 = shl i16 %1, 4
3967   // Wd<32+7-28,32-28> = Wn<7:0> <- clamp s to 7
3968   // 0b1111_1111_1111_1111__1111_1010_1010_0000 sext
3969   // 0b0000_0000_0000_0000__0000_0101_0101_0000 sext | zext
3970   // 0b0000_0000_0000_0000__0000_1010_1010_0000 zext
3971
3972   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3973   // %2 = shl i16 %1, 8
3974   // Wd<32+7-24,32-24> = Wn<7:0>
3975   // 0b1111_1111_1111_1111__1010_1010_0000_0000 sext
3976   // 0b0000_0000_0000_0000__0101_0101_0000_0000 sext | zext
3977   // 0b0000_0000_0000_0000__1010_1010_0000_0000 zext
3978
3979   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3980   // %2 = shl i16 %1, 12
3981   // Wd<32+3-20,32-20> = Wn<3:0>
3982   // 0b1111_1111_1111_1111__1010_0000_0000_0000 sext
3983   // 0b0000_0000_0000_0000__0101_0000_0000_0000 sext | zext
3984   // 0b0000_0000_0000_0000__1010_0000_0000_0000 zext
3985
3986   unsigned ImmR = RegSize - Shift;
3987   // Limit the width to the length of the source type.
3988   unsigned ImmS = std::min<unsigned>(SrcBits - 1, DstBits - 1 - Shift);
3989   static const unsigned OpcTable[2][2] = {
3990     {AArch64::SBFMWri, AArch64::SBFMXri},
3991     {AArch64::UBFMWri, AArch64::UBFMXri}
3992   };
3993   unsigned Opc = OpcTable[IsZExt][Is64Bit];
3994   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
3995     unsigned TmpReg = MRI.createVirtualRegister(RC);
3996     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3997             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
3998         .addImm(0)
3999         .addReg(Op0, getKillRegState(Op0IsKill))
4000         .addImm(AArch64::sub_32);
4001     Op0 = TmpReg;
4002     Op0IsKill = true;
4003   }
4004   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4005 }
4006
4007 unsigned AArch64FastISel::emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4008                                      unsigned Op1Reg, bool Op1IsKill) {
4009   unsigned Opc = 0;
4010   bool NeedTrunc = false;
4011   uint64_t Mask = 0;
4012   switch (RetVT.SimpleTy) {
4013   default: return 0;
4014   case MVT::i8:  Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xff;   break;
4015   case MVT::i16: Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xffff; break;
4016   case MVT::i32: Opc = AArch64::LSRVWr; break;
4017   case MVT::i64: Opc = AArch64::LSRVXr; break;
4018   }
4019
4020   const TargetRegisterClass *RC =
4021       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4022   if (NeedTrunc) {
4023     Op0Reg = emitAnd_ri(MVT::i32, Op0Reg, Op0IsKill, Mask);
4024     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4025     Op0IsKill = Op1IsKill = true;
4026   }
4027   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4028                                        Op1IsKill);
4029   if (NeedTrunc)
4030     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4031   return ResultReg;
4032 }
4033
4034 unsigned AArch64FastISel::emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4035                                      bool Op0IsKill, uint64_t Shift,
4036                                      bool IsZExt) {
4037   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4038          "Unexpected source/return type pair.");
4039   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4040           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4041          "Unexpected source value type.");
4042   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4043           RetVT == MVT::i64) && "Unexpected return value type.");
4044
4045   bool Is64Bit = (RetVT == MVT::i64);
4046   unsigned RegSize = Is64Bit ? 64 : 32;
4047   unsigned DstBits = RetVT.getSizeInBits();
4048   unsigned SrcBits = SrcVT.getSizeInBits();
4049   const TargetRegisterClass *RC =
4050       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4051
4052   // Just emit a copy for "zero" shifts.
4053   if (Shift == 0) {
4054     if (RetVT == SrcVT) {
4055       unsigned ResultReg = createResultReg(RC);
4056       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4057               TII.get(TargetOpcode::COPY), ResultReg)
4058       .addReg(Op0, getKillRegState(Op0IsKill));
4059       return ResultReg;
4060     } else
4061       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4062   }
4063
4064   // Don't deal with undefined shifts.
4065   if (Shift >= DstBits)
4066     return 0;
4067
4068   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4069   // {S|U}BFM Wd, Wn, #r, #s
4070   // Wd<s-r:0> = Wn<s:r> when r <= s
4071
4072   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4073   // %2 = lshr i16 %1, 4
4074   // Wd<7-4:0> = Wn<7:4>
4075   // 0b0000_0000_0000_0000__0000_1111_1111_1010 sext
4076   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4077   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4078
4079   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4080   // %2 = lshr i16 %1, 8
4081   // Wd<7-7,0> = Wn<7:7>
4082   // 0b0000_0000_0000_0000__0000_0000_1111_1111 sext
4083   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4084   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4085
4086   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4087   // %2 = lshr i16 %1, 12
4088   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4089   // 0b0000_0000_0000_0000__0000_0000_0000_1111 sext
4090   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4091   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4092
4093   if (Shift >= SrcBits && IsZExt)
4094     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4095
4096   // It is not possible to fold a sign-extend into the LShr instruction. In this
4097   // case emit a sign-extend.
4098   if (!IsZExt) {
4099     Op0 = emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4100     if (!Op0)
4101       return 0;
4102     Op0IsKill = true;
4103     SrcVT = RetVT;
4104     SrcBits = SrcVT.getSizeInBits();
4105     IsZExt = true;
4106   }
4107
4108   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4109   unsigned ImmS = SrcBits - 1;
4110   static const unsigned OpcTable[2][2] = {
4111     {AArch64::SBFMWri, AArch64::SBFMXri},
4112     {AArch64::UBFMWri, AArch64::UBFMXri}
4113   };
4114   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4115   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4116     unsigned TmpReg = MRI.createVirtualRegister(RC);
4117     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4118             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4119         .addImm(0)
4120         .addReg(Op0, getKillRegState(Op0IsKill))
4121         .addImm(AArch64::sub_32);
4122     Op0 = TmpReg;
4123     Op0IsKill = true;
4124   }
4125   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4126 }
4127
4128 unsigned AArch64FastISel::emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
4129                                      unsigned Op1Reg, bool Op1IsKill) {
4130   unsigned Opc = 0;
4131   bool NeedTrunc = false;
4132   uint64_t Mask = 0;
4133   switch (RetVT.SimpleTy) {
4134   default: return 0;
4135   case MVT::i8:  Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xff;   break;
4136   case MVT::i16: Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xffff; break;
4137   case MVT::i32: Opc = AArch64::ASRVWr;                                  break;
4138   case MVT::i64: Opc = AArch64::ASRVXr;                                  break;
4139   }
4140
4141   const TargetRegisterClass *RC =
4142       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4143   if (NeedTrunc) {
4144     Op0Reg = emitIntExt(RetVT, Op0Reg, MVT::i32, /*IsZExt=*/false);
4145     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
4146     Op0IsKill = Op1IsKill = true;
4147   }
4148   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
4149                                        Op1IsKill);
4150   if (NeedTrunc)
4151     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
4152   return ResultReg;
4153 }
4154
4155 unsigned AArch64FastISel::emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
4156                                      bool Op0IsKill, uint64_t Shift,
4157                                      bool IsZExt) {
4158   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
4159          "Unexpected source/return type pair.");
4160   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
4161           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
4162          "Unexpected source value type.");
4163   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
4164           RetVT == MVT::i64) && "Unexpected return value type.");
4165
4166   bool Is64Bit = (RetVT == MVT::i64);
4167   unsigned RegSize = Is64Bit ? 64 : 32;
4168   unsigned DstBits = RetVT.getSizeInBits();
4169   unsigned SrcBits = SrcVT.getSizeInBits();
4170   const TargetRegisterClass *RC =
4171       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4172
4173   // Just emit a copy for "zero" shifts.
4174   if (Shift == 0) {
4175     if (RetVT == SrcVT) {
4176       unsigned ResultReg = createResultReg(RC);
4177       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4178               TII.get(TargetOpcode::COPY), ResultReg)
4179       .addReg(Op0, getKillRegState(Op0IsKill));
4180       return ResultReg;
4181     } else
4182       return emitIntExt(SrcVT, Op0, RetVT, IsZExt);
4183   }
4184
4185   // Don't deal with undefined shifts.
4186   if (Shift >= DstBits)
4187     return 0;
4188
4189   // For immediate shifts we can fold the zero-/sign-extension into the shift.
4190   // {S|U}BFM Wd, Wn, #r, #s
4191   // Wd<s-r:0> = Wn<s:r> when r <= s
4192
4193   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4194   // %2 = ashr i16 %1, 4
4195   // Wd<7-4:0> = Wn<7:4>
4196   // 0b1111_1111_1111_1111__1111_1111_1111_1010 sext
4197   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
4198   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
4199
4200   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4201   // %2 = ashr i16 %1, 8
4202   // Wd<7-7,0> = Wn<7:7>
4203   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4204   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4205   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4206
4207   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
4208   // %2 = ashr i16 %1, 12
4209   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
4210   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
4211   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
4212   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
4213
4214   if (Shift >= SrcBits && IsZExt)
4215     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
4216
4217   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
4218   unsigned ImmS = SrcBits - 1;
4219   static const unsigned OpcTable[2][2] = {
4220     {AArch64::SBFMWri, AArch64::SBFMXri},
4221     {AArch64::UBFMWri, AArch64::UBFMXri}
4222   };
4223   unsigned Opc = OpcTable[IsZExt][Is64Bit];
4224   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
4225     unsigned TmpReg = MRI.createVirtualRegister(RC);
4226     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4227             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
4228         .addImm(0)
4229         .addReg(Op0, getKillRegState(Op0IsKill))
4230         .addImm(AArch64::sub_32);
4231     Op0 = TmpReg;
4232     Op0IsKill = true;
4233   }
4234   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4235 }
4236
4237 unsigned AArch64FastISel::emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
4238                                      bool IsZExt) {
4239   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
4240
4241   // FastISel does not have plumbing to deal with extensions where the SrcVT or
4242   // DestVT are odd things, so test to make sure that they are both types we can
4243   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
4244   // bail out to SelectionDAG.
4245   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
4246        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
4247       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
4248        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
4249     return 0;
4250
4251   unsigned Opc;
4252   unsigned Imm = 0;
4253
4254   switch (SrcVT.SimpleTy) {
4255   default:
4256     return 0;
4257   case MVT::i1:
4258     return emiti1Ext(SrcReg, DestVT, IsZExt);
4259   case MVT::i8:
4260     if (DestVT == MVT::i64)
4261       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4262     else
4263       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4264     Imm = 7;
4265     break;
4266   case MVT::i16:
4267     if (DestVT == MVT::i64)
4268       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4269     else
4270       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4271     Imm = 15;
4272     break;
4273   case MVT::i32:
4274     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
4275     Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4276     Imm = 31;
4277     break;
4278   }
4279
4280   // Handle i8 and i16 as i32.
4281   if (DestVT == MVT::i8 || DestVT == MVT::i16)
4282     DestVT = MVT::i32;
4283   else if (DestVT == MVT::i64) {
4284     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
4285     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4286             TII.get(AArch64::SUBREG_TO_REG), Src64)
4287         .addImm(0)
4288         .addReg(SrcReg)
4289         .addImm(AArch64::sub_32);
4290     SrcReg = Src64;
4291   }
4292
4293   const TargetRegisterClass *RC =
4294       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4295   return fastEmitInst_rii(Opc, RC, SrcReg, /*TODO:IsKill=*/false, 0, Imm);
4296 }
4297
4298 static bool isZExtLoad(const MachineInstr *LI) {
4299   switch (LI->getOpcode()) {
4300   default:
4301     return false;
4302   case AArch64::LDURBBi:
4303   case AArch64::LDURHHi:
4304   case AArch64::LDURWi:
4305   case AArch64::LDRBBui:
4306   case AArch64::LDRHHui:
4307   case AArch64::LDRWui:
4308   case AArch64::LDRBBroX:
4309   case AArch64::LDRHHroX:
4310   case AArch64::LDRWroX:
4311   case AArch64::LDRBBroW:
4312   case AArch64::LDRHHroW:
4313   case AArch64::LDRWroW:
4314     return true;
4315   }
4316 }
4317
4318 static bool isSExtLoad(const MachineInstr *LI) {
4319   switch (LI->getOpcode()) {
4320   default:
4321     return false;
4322   case AArch64::LDURSBWi:
4323   case AArch64::LDURSHWi:
4324   case AArch64::LDURSBXi:
4325   case AArch64::LDURSHXi:
4326   case AArch64::LDURSWi:
4327   case AArch64::LDRSBWui:
4328   case AArch64::LDRSHWui:
4329   case AArch64::LDRSBXui:
4330   case AArch64::LDRSHXui:
4331   case AArch64::LDRSWui:
4332   case AArch64::LDRSBWroX:
4333   case AArch64::LDRSHWroX:
4334   case AArch64::LDRSBXroX:
4335   case AArch64::LDRSHXroX:
4336   case AArch64::LDRSWroX:
4337   case AArch64::LDRSBWroW:
4338   case AArch64::LDRSHWroW:
4339   case AArch64::LDRSBXroW:
4340   case AArch64::LDRSHXroW:
4341   case AArch64::LDRSWroW:
4342     return true;
4343   }
4344 }
4345
4346 bool AArch64FastISel::optimizeIntExtLoad(const Instruction *I, MVT RetVT,
4347                                          MVT SrcVT) {
4348   const auto *LI = dyn_cast<LoadInst>(I->getOperand(0));
4349   if (!LI || !LI->hasOneUse())
4350     return false;
4351
4352   // Check if the load instruction has already been selected.
4353   unsigned Reg = lookUpRegForValue(LI);
4354   if (!Reg)
4355     return false;
4356
4357   MachineInstr *MI = MRI.getUniqueVRegDef(Reg);
4358   if (!MI)
4359     return false;
4360
4361   // Check if the correct load instruction has been emitted - SelectionDAG might
4362   // have emitted a zero-extending load, but we need a sign-extending load.
4363   bool IsZExt = isa<ZExtInst>(I);
4364   const auto *LoadMI = MI;
4365   if (LoadMI->getOpcode() == TargetOpcode::COPY &&
4366       LoadMI->getOperand(1).getSubReg() == AArch64::sub_32) {
4367     unsigned LoadReg = MI->getOperand(1).getReg();
4368     LoadMI = MRI.getUniqueVRegDef(LoadReg);
4369     assert(LoadMI && "Expected valid instruction");
4370   }
4371   if (!(IsZExt && isZExtLoad(LoadMI)) && !(!IsZExt && isSExtLoad(LoadMI)))
4372     return false;
4373
4374   // Nothing to be done.
4375   if (RetVT != MVT::i64 || SrcVT > MVT::i32) {
4376     updateValueMap(I, Reg);
4377     return true;
4378   }
4379
4380   if (IsZExt) {
4381     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
4382     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4383             TII.get(AArch64::SUBREG_TO_REG), Reg64)
4384         .addImm(0)
4385         .addReg(Reg, getKillRegState(true))
4386         .addImm(AArch64::sub_32);
4387     Reg = Reg64;
4388   } else {
4389     assert((MI->getOpcode() == TargetOpcode::COPY &&
4390             MI->getOperand(1).getSubReg() == AArch64::sub_32) &&
4391            "Expected copy instruction");
4392     Reg = MI->getOperand(1).getReg();
4393     MI->eraseFromParent();
4394   }
4395   updateValueMap(I, Reg);
4396   return true;
4397 }
4398
4399 bool AArch64FastISel::selectIntExt(const Instruction *I) {
4400   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
4401          "Unexpected integer extend instruction.");
4402   MVT RetVT;
4403   MVT SrcVT;
4404   if (!isTypeSupported(I->getType(), RetVT))
4405     return false;
4406
4407   if (!isTypeSupported(I->getOperand(0)->getType(), SrcVT))
4408     return false;
4409
4410   // Try to optimize already sign-/zero-extended values from load instructions.
4411   if (optimizeIntExtLoad(I, RetVT, SrcVT))
4412     return true;
4413
4414   unsigned SrcReg = getRegForValue(I->getOperand(0));
4415   if (!SrcReg)
4416     return false;
4417   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
4418
4419   // Try to optimize already sign-/zero-extended values from function arguments.
4420   bool IsZExt = isa<ZExtInst>(I);
4421   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0))) {
4422     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr())) {
4423       if (RetVT == MVT::i64 && SrcVT != MVT::i64) {
4424         unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
4425         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4426                 TII.get(AArch64::SUBREG_TO_REG), ResultReg)
4427             .addImm(0)
4428             .addReg(SrcReg, getKillRegState(SrcIsKill))
4429             .addImm(AArch64::sub_32);
4430         SrcReg = ResultReg;
4431       }
4432       // Conservatively clear all kill flags from all uses, because we are
4433       // replacing a sign-/zero-extend instruction at IR level with a nop at MI
4434       // level. The result of the instruction at IR level might have been
4435       // trivially dead, which is now not longer true.
4436       unsigned UseReg = lookUpRegForValue(I);
4437       if (UseReg)
4438         MRI.clearKillFlags(UseReg);
4439
4440       updateValueMap(I, SrcReg);
4441       return true;
4442     }
4443   }
4444
4445   unsigned ResultReg = emitIntExt(SrcVT, SrcReg, RetVT, IsZExt);
4446   if (!ResultReg)
4447     return false;
4448
4449   updateValueMap(I, ResultReg);
4450   return true;
4451 }
4452
4453 bool AArch64FastISel::selectRem(const Instruction *I, unsigned ISDOpcode) {
4454   EVT DestEVT = TLI.getValueType(I->getType(), true);
4455   if (!DestEVT.isSimple())
4456     return false;
4457
4458   MVT DestVT = DestEVT.getSimpleVT();
4459   if (DestVT != MVT::i64 && DestVT != MVT::i32)
4460     return false;
4461
4462   unsigned DivOpc;
4463   bool Is64bit = (DestVT == MVT::i64);
4464   switch (ISDOpcode) {
4465   default:
4466     return false;
4467   case ISD::SREM:
4468     DivOpc = Is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
4469     break;
4470   case ISD::UREM:
4471     DivOpc = Is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
4472     break;
4473   }
4474   unsigned MSubOpc = Is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
4475   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4476   if (!Src0Reg)
4477     return false;
4478   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4479
4480   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4481   if (!Src1Reg)
4482     return false;
4483   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4484
4485   const TargetRegisterClass *RC =
4486       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4487   unsigned QuotReg = fastEmitInst_rr(DivOpc, RC, Src0Reg, /*IsKill=*/false,
4488                                      Src1Reg, /*IsKill=*/false);
4489   assert(QuotReg && "Unexpected DIV instruction emission failure.");
4490   // The remainder is computed as numerator - (quotient * denominator) using the
4491   // MSUB instruction.
4492   unsigned ResultReg = fastEmitInst_rrr(MSubOpc, RC, QuotReg, /*IsKill=*/true,
4493                                         Src1Reg, Src1IsKill, Src0Reg,
4494                                         Src0IsKill);
4495   updateValueMap(I, ResultReg);
4496   return true;
4497 }
4498
4499 bool AArch64FastISel::selectMul(const Instruction *I) {
4500   MVT VT;
4501   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
4502     return false;
4503
4504   if (VT.isVector())
4505     return selectBinaryOp(I, ISD::MUL);
4506
4507   const Value *Src0 = I->getOperand(0);
4508   const Value *Src1 = I->getOperand(1);
4509   if (const auto *C = dyn_cast<ConstantInt>(Src0))
4510     if (C->getValue().isPowerOf2())
4511       std::swap(Src0, Src1);
4512
4513   // Try to simplify to a shift instruction.
4514   if (const auto *C = dyn_cast<ConstantInt>(Src1))
4515     if (C->getValue().isPowerOf2()) {
4516       uint64_t ShiftVal = C->getValue().logBase2();
4517       MVT SrcVT = VT;
4518       bool IsZExt = true;
4519       if (const auto *ZExt = dyn_cast<ZExtInst>(Src0)) {
4520         if (!isIntExtFree(ZExt)) {
4521           MVT VT;
4522           if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), VT)) {
4523             SrcVT = VT;
4524             IsZExt = true;
4525             Src0 = ZExt->getOperand(0);
4526           }
4527         }
4528       } else if (const auto *SExt = dyn_cast<SExtInst>(Src0)) {
4529         if (!isIntExtFree(SExt)) {
4530           MVT VT;
4531           if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), VT)) {
4532             SrcVT = VT;
4533             IsZExt = false;
4534             Src0 = SExt->getOperand(0);
4535           }
4536         }
4537       }
4538
4539       unsigned Src0Reg = getRegForValue(Src0);
4540       if (!Src0Reg)
4541         return false;
4542       bool Src0IsKill = hasTrivialKill(Src0);
4543
4544       unsigned ResultReg =
4545           emitLSL_ri(VT, SrcVT, Src0Reg, Src0IsKill, ShiftVal, IsZExt);
4546
4547       if (ResultReg) {
4548         updateValueMap(I, ResultReg);
4549         return true;
4550       }
4551     }
4552
4553   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4554   if (!Src0Reg)
4555     return false;
4556   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4557
4558   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4559   if (!Src1Reg)
4560     return false;
4561   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4562
4563   unsigned ResultReg = emitMul_rr(VT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
4564
4565   if (!ResultReg)
4566     return false;
4567
4568   updateValueMap(I, ResultReg);
4569   return true;
4570 }
4571
4572 bool AArch64FastISel::selectShift(const Instruction *I) {
4573   MVT RetVT;
4574   if (!isTypeSupported(I->getType(), RetVT, /*IsVectorAllowed=*/true))
4575     return false;
4576
4577   if (RetVT.isVector())
4578     return selectOperator(I, I->getOpcode());
4579
4580   if (const auto *C = dyn_cast<ConstantInt>(I->getOperand(1))) {
4581     unsigned ResultReg = 0;
4582     uint64_t ShiftVal = C->getZExtValue();
4583     MVT SrcVT = RetVT;
4584     bool IsZExt = I->getOpcode() != Instruction::AShr;
4585     const Value *Op0 = I->getOperand(0);
4586     if (const auto *ZExt = dyn_cast<ZExtInst>(Op0)) {
4587       if (!isIntExtFree(ZExt)) {
4588         MVT TmpVT;
4589         if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), TmpVT)) {
4590           SrcVT = TmpVT;
4591           IsZExt = true;
4592           Op0 = ZExt->getOperand(0);
4593         }
4594       }
4595     } else if (const auto *SExt = dyn_cast<SExtInst>(Op0)) {
4596       if (!isIntExtFree(SExt)) {
4597         MVT TmpVT;
4598         if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), TmpVT)) {
4599           SrcVT = TmpVT;
4600           IsZExt = false;
4601           Op0 = SExt->getOperand(0);
4602         }
4603       }
4604     }
4605
4606     unsigned Op0Reg = getRegForValue(Op0);
4607     if (!Op0Reg)
4608       return false;
4609     bool Op0IsKill = hasTrivialKill(Op0);
4610
4611     switch (I->getOpcode()) {
4612     default: llvm_unreachable("Unexpected instruction.");
4613     case Instruction::Shl:
4614       ResultReg = emitLSL_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4615       break;
4616     case Instruction::AShr:
4617       ResultReg = emitASR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4618       break;
4619     case Instruction::LShr:
4620       ResultReg = emitLSR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4621       break;
4622     }
4623     if (!ResultReg)
4624       return false;
4625
4626     updateValueMap(I, ResultReg);
4627     return true;
4628   }
4629
4630   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4631   if (!Op0Reg)
4632     return false;
4633   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4634
4635   unsigned Op1Reg = getRegForValue(I->getOperand(1));
4636   if (!Op1Reg)
4637     return false;
4638   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
4639
4640   unsigned ResultReg = 0;
4641   switch (I->getOpcode()) {
4642   default: llvm_unreachable("Unexpected instruction.");
4643   case Instruction::Shl:
4644     ResultReg = emitLSL_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4645     break;
4646   case Instruction::AShr:
4647     ResultReg = emitASR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4648     break;
4649   case Instruction::LShr:
4650     ResultReg = emitLSR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4651     break;
4652   }
4653
4654   if (!ResultReg)
4655     return false;
4656
4657   updateValueMap(I, ResultReg);
4658   return true;
4659 }
4660
4661 bool AArch64FastISel::selectBitCast(const Instruction *I) {
4662   MVT RetVT, SrcVT;
4663
4664   if (!isTypeLegal(I->getOperand(0)->getType(), SrcVT))
4665     return false;
4666   if (!isTypeLegal(I->getType(), RetVT))
4667     return false;
4668
4669   unsigned Opc;
4670   if (RetVT == MVT::f32 && SrcVT == MVT::i32)
4671     Opc = AArch64::FMOVWSr;
4672   else if (RetVT == MVT::f64 && SrcVT == MVT::i64)
4673     Opc = AArch64::FMOVXDr;
4674   else if (RetVT == MVT::i32 && SrcVT == MVT::f32)
4675     Opc = AArch64::FMOVSWr;
4676   else if (RetVT == MVT::i64 && SrcVT == MVT::f64)
4677     Opc = AArch64::FMOVDXr;
4678   else
4679     return false;
4680
4681   const TargetRegisterClass *RC = nullptr;
4682   switch (RetVT.SimpleTy) {
4683   default: llvm_unreachable("Unexpected value type.");
4684   case MVT::i32: RC = &AArch64::GPR32RegClass; break;
4685   case MVT::i64: RC = &AArch64::GPR64RegClass; break;
4686   case MVT::f32: RC = &AArch64::FPR32RegClass; break;
4687   case MVT::f64: RC = &AArch64::FPR64RegClass; break;
4688   }
4689   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4690   if (!Op0Reg)
4691     return false;
4692   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4693   unsigned ResultReg = fastEmitInst_r(Opc, RC, Op0Reg, Op0IsKill);
4694
4695   if (!ResultReg)
4696     return false;
4697
4698   updateValueMap(I, ResultReg);
4699   return true;
4700 }
4701
4702 bool AArch64FastISel::selectFRem(const Instruction *I) {
4703   MVT RetVT;
4704   if (!isTypeLegal(I->getType(), RetVT))
4705     return false;
4706
4707   RTLIB::Libcall LC;
4708   switch (RetVT.SimpleTy) {
4709   default:
4710     return false;
4711   case MVT::f32:
4712     LC = RTLIB::REM_F32;
4713     break;
4714   case MVT::f64:
4715     LC = RTLIB::REM_F64;
4716     break;
4717   }
4718
4719   ArgListTy Args;
4720   Args.reserve(I->getNumOperands());
4721
4722   // Populate the argument list.
4723   for (auto &Arg : I->operands()) {
4724     ArgListEntry Entry;
4725     Entry.Val = Arg;
4726     Entry.Ty = Arg->getType();
4727     Args.push_back(Entry);
4728   }
4729
4730   CallLoweringInfo CLI;
4731   CLI.setCallee(TLI.getLibcallCallingConv(LC), I->getType(),
4732                 TLI.getLibcallName(LC), std::move(Args));
4733   if (!lowerCallTo(CLI))
4734     return false;
4735   updateValueMap(I, CLI.ResultReg);
4736   return true;
4737 }
4738
4739 bool AArch64FastISel::selectSDiv(const Instruction *I) {
4740   MVT VT;
4741   if (!isTypeLegal(I->getType(), VT))
4742     return false;
4743
4744   if (!isa<ConstantInt>(I->getOperand(1)))
4745     return selectBinaryOp(I, ISD::SDIV);
4746
4747   const APInt &C = cast<ConstantInt>(I->getOperand(1))->getValue();
4748   if ((VT != MVT::i32 && VT != MVT::i64) || !C ||
4749       !(C.isPowerOf2() || (-C).isPowerOf2()))
4750     return selectBinaryOp(I, ISD::SDIV);
4751
4752   unsigned Lg2 = C.countTrailingZeros();
4753   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4754   if (!Src0Reg)
4755     return false;
4756   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4757
4758   if (cast<BinaryOperator>(I)->isExact()) {
4759     unsigned ResultReg = emitASR_ri(VT, VT, Src0Reg, Src0IsKill, Lg2);
4760     if (!ResultReg)
4761       return false;
4762     updateValueMap(I, ResultReg);
4763     return true;
4764   }
4765
4766   int64_t Pow2MinusOne = (1ULL << Lg2) - 1;
4767   unsigned AddReg = emitAdd_ri_(VT, Src0Reg, /*IsKill=*/false, Pow2MinusOne);
4768   if (!AddReg)
4769     return false;
4770
4771   // (Src0 < 0) ? Pow2 - 1 : 0;
4772   if (!emitICmp_ri(VT, Src0Reg, /*IsKill=*/false, 0))
4773     return false;
4774
4775   unsigned SelectOpc;
4776   const TargetRegisterClass *RC;
4777   if (VT == MVT::i64) {
4778     SelectOpc = AArch64::CSELXr;
4779     RC = &AArch64::GPR64RegClass;
4780   } else {
4781     SelectOpc = AArch64::CSELWr;
4782     RC = &AArch64::GPR32RegClass;
4783   }
4784   unsigned SelectReg =
4785       fastEmitInst_rri(SelectOpc, RC, AddReg, /*IsKill=*/true, Src0Reg,
4786                        Src0IsKill, AArch64CC::LT);
4787   if (!SelectReg)
4788     return false;
4789
4790   // Divide by Pow2 --> ashr. If we're dividing by a negative value we must also
4791   // negate the result.
4792   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
4793   unsigned ResultReg;
4794   if (C.isNegative())
4795     ResultReg = emitAddSub_rs(/*UseAdd=*/false, VT, ZeroReg, /*IsKill=*/true,
4796                               SelectReg, /*IsKill=*/true, AArch64_AM::ASR, Lg2);
4797   else
4798     ResultReg = emitASR_ri(VT, VT, SelectReg, /*IsKill=*/true, Lg2);
4799
4800   if (!ResultReg)
4801     return false;
4802
4803   updateValueMap(I, ResultReg);
4804   return true;
4805 }
4806
4807 /// This is mostly a copy of the existing FastISel getRegForGEPIndex code. We
4808 /// have to duplicate it for AArch64, because otherwise we would fail during the
4809 /// sign-extend emission.
4810 std::pair<unsigned, bool> AArch64FastISel::getRegForGEPIndex(const Value *Idx) {
4811   unsigned IdxN = getRegForValue(Idx);
4812   if (IdxN == 0)
4813     // Unhandled operand. Halt "fast" selection and bail.
4814     return std::pair<unsigned, bool>(0, false);
4815
4816   bool IdxNIsKill = hasTrivialKill(Idx);
4817
4818   // If the index is smaller or larger than intptr_t, truncate or extend it.
4819   MVT PtrVT = TLI.getPointerTy();
4820   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
4821   if (IdxVT.bitsLT(PtrVT)) {
4822     IdxN = emitIntExt(IdxVT.getSimpleVT(), IdxN, PtrVT, /*IsZExt=*/false);
4823     IdxNIsKill = true;
4824   } else if (IdxVT.bitsGT(PtrVT))
4825     llvm_unreachable("AArch64 FastISel doesn't support types larger than i64");
4826   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
4827 }
4828
4829 /// This is mostly a copy of the existing FastISel GEP code, but we have to
4830 /// duplicate it for AArch64, because otherwise we would bail out even for
4831 /// simple cases. This is because the standard fastEmit functions don't cover
4832 /// MUL at all and ADD is lowered very inefficientily.
4833 bool AArch64FastISel::selectGetElementPtr(const Instruction *I) {
4834   unsigned N = getRegForValue(I->getOperand(0));
4835   if (!N)
4836     return false;
4837   bool NIsKill = hasTrivialKill(I->getOperand(0));
4838
4839   // Keep a running tab of the total offset to coalesce multiple N = N + Offset
4840   // into a single N = N + TotalOffset.
4841   uint64_t TotalOffs = 0;
4842   Type *Ty = I->getOperand(0)->getType();
4843   MVT VT = TLI.getPointerTy();
4844   for (auto OI = std::next(I->op_begin()), E = I->op_end(); OI != E; ++OI) {
4845     const Value *Idx = *OI;
4846     if (auto *StTy = dyn_cast<StructType>(Ty)) {
4847       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
4848       // N = N + Offset
4849       if (Field)
4850         TotalOffs += DL.getStructLayout(StTy)->getElementOffset(Field);
4851       Ty = StTy->getElementType(Field);
4852     } else {
4853       Ty = cast<SequentialType>(Ty)->getElementType();
4854       // If this is a constant subscript, handle it quickly.
4855       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
4856         if (CI->isZero())
4857           continue;
4858         // N = N + Offset
4859         TotalOffs +=
4860             DL.getTypeAllocSize(Ty) * cast<ConstantInt>(CI)->getSExtValue();
4861         continue;
4862       }
4863       if (TotalOffs) {
4864         N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4865         if (!N)
4866           return false;
4867         NIsKill = true;
4868         TotalOffs = 0;
4869       }
4870
4871       // N = N + Idx * ElementSize;
4872       uint64_t ElementSize = DL.getTypeAllocSize(Ty);
4873       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
4874       unsigned IdxN = Pair.first;
4875       bool IdxNIsKill = Pair.second;
4876       if (!IdxN)
4877         return false;
4878
4879       if (ElementSize != 1) {
4880         unsigned C = fastEmit_i(VT, VT, ISD::Constant, ElementSize);
4881         if (!C)
4882           return false;
4883         IdxN = emitMul_rr(VT, IdxN, IdxNIsKill, C, true);
4884         if (!IdxN)
4885           return false;
4886         IdxNIsKill = true;
4887       }
4888       N = fastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
4889       if (!N)
4890         return false;
4891     }
4892   }
4893   if (TotalOffs) {
4894     N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4895     if (!N)
4896       return false;
4897   }
4898   updateValueMap(I, N);
4899   return true;
4900 }
4901
4902 bool AArch64FastISel::fastSelectInstruction(const Instruction *I) {
4903   switch (I->getOpcode()) {
4904   default:
4905     break;
4906   case Instruction::Add:
4907   case Instruction::Sub:
4908     return selectAddSub(I);
4909   case Instruction::Mul:
4910     return selectMul(I);
4911   case Instruction::SDiv:
4912     return selectSDiv(I);
4913   case Instruction::SRem:
4914     if (!selectBinaryOp(I, ISD::SREM))
4915       return selectRem(I, ISD::SREM);
4916     return true;
4917   case Instruction::URem:
4918     if (!selectBinaryOp(I, ISD::UREM))
4919       return selectRem(I, ISD::UREM);
4920     return true;
4921   case Instruction::Shl:
4922   case Instruction::LShr:
4923   case Instruction::AShr:
4924     return selectShift(I);
4925   case Instruction::And:
4926   case Instruction::Or:
4927   case Instruction::Xor:
4928     return selectLogicalOp(I);
4929   case Instruction::Br:
4930     return selectBranch(I);
4931   case Instruction::IndirectBr:
4932     return selectIndirectBr(I);
4933   case Instruction::BitCast:
4934     if (!FastISel::selectBitCast(I))
4935       return selectBitCast(I);
4936     return true;
4937   case Instruction::FPToSI:
4938     if (!selectCast(I, ISD::FP_TO_SINT))
4939       return selectFPToInt(I, /*Signed=*/true);
4940     return true;
4941   case Instruction::FPToUI:
4942     return selectFPToInt(I, /*Signed=*/false);
4943   case Instruction::ZExt:
4944   case Instruction::SExt:
4945     return selectIntExt(I);
4946   case Instruction::Trunc:
4947     if (!selectCast(I, ISD::TRUNCATE))
4948       return selectTrunc(I);
4949     return true;
4950   case Instruction::FPExt:
4951     return selectFPExt(I);
4952   case Instruction::FPTrunc:
4953     return selectFPTrunc(I);
4954   case Instruction::SIToFP:
4955     if (!selectCast(I, ISD::SINT_TO_FP))
4956       return selectIntToFP(I, /*Signed=*/true);
4957     return true;
4958   case Instruction::UIToFP:
4959     return selectIntToFP(I, /*Signed=*/false);
4960   case Instruction::Load:
4961     return selectLoad(I);
4962   case Instruction::Store:
4963     return selectStore(I);
4964   case Instruction::FCmp:
4965   case Instruction::ICmp:
4966     return selectCmp(I);
4967   case Instruction::Select:
4968     return selectSelect(I);
4969   case Instruction::Ret:
4970     return selectRet(I);
4971   case Instruction::FRem:
4972     return selectFRem(I);
4973   case Instruction::GetElementPtr:
4974     return selectGetElementPtr(I);
4975   }
4976
4977   // fall-back to target-independent instruction selection.
4978   return selectOperator(I, I->getOpcode());
4979   // Silence warnings.
4980   (void)&CC_AArch64_DarwinPCS_VarArg;
4981 }
4982
4983 namespace llvm {
4984 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &FuncInfo,
4985                                         const TargetLibraryInfo *LibInfo) {
4986   return new AArch64FastISel(FuncInfo, LibInfo);
4987 }
4988 }