lib/Target/AArch64/AArch64FastISel.cpp

   1 //===-- AArch6464FastISel.cpp - AArch64 FastISel implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the AArch64-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // AArch64GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AArch64.h"
  17 #include "AArch64Subtarget.h"
  18 #include "AArch64TargetMachine.h"
  19 #include "MCTargetDesc/AArch64AddressingModes.h"
  20 #include "llvm/Analysis/BranchProbabilityInfo.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/IR/CallingConv.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DerivedTypes.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GetElementPtrTypeIterator.h"
  33 #include "llvm/IR/GlobalAlias.h"
  34 #include "llvm/IR/GlobalVariable.h"
  35 #include "llvm/IR/Instructions.h"
  36 #include "llvm/IR/IntrinsicInst.h"
  37 #include "llvm/IR/Operator.h"
  38 #include "llvm/Support/CommandLine.h"
  39 using namespace llvm;
  40
  41 namespace {
  42
  43 class AArch64FastISel final : public FastISel {
  44   class Address {
  45   public:
  46     typedef enum {
  47       RegBase,
  48       FrameIndexBase
  49     } BaseKind;
  50
  51   private:
  52     BaseKind Kind;
  53     AArch64_AM::ShiftExtendType ExtType;
  54     union {
  55       unsigned Reg;
  56       int FI;
  57     } Base;
  58     unsigned OffsetReg;
  59     unsigned Shift;
  60     int64_t Offset;
  61     const GlobalValue *GV;
  62
  63   public:
  64     Address() : Kind(RegBase), ExtType(AArch64_AM::InvalidShiftExtend),
  65       OffsetReg(0), Shift(0), Offset(0), GV(nullptr) { Base.Reg = 0; }
  66     void setKind(BaseKind K) { Kind = K; }
  67     BaseKind getKind() const { return Kind; }
  68     void setExtendType(AArch64_AM::ShiftExtendType E) { ExtType = E; }
  69     AArch64_AM::ShiftExtendType getExtendType() const { return ExtType; }
  70     bool isRegBase() const { return Kind == RegBase; }
  71     bool isFIBase() const { return Kind == FrameIndexBase; }
  72     void setReg(unsigned Reg) {
  73       assert(isRegBase() && "Invalid base register access!");
  74       Base.Reg = Reg;
  75     }
  76     unsigned getReg() const {
  77       assert(isRegBase() && "Invalid base register access!");
  78       return Base.Reg;
  79     }
  80     void setOffsetReg(unsigned Reg) {
  81       OffsetReg = Reg;
  82     }
  83     unsigned getOffsetReg() const {
  84       return OffsetReg;
  85     }
  86     void setFI(unsigned FI) {
  87       assert(isFIBase() && "Invalid base frame index  access!");
  88       Base.FI = FI;
  89     }
  90     unsigned getFI() const {
  91       assert(isFIBase() && "Invalid base frame index access!");
  92       return Base.FI;
  93     }
  94     void setOffset(int64_t O) { Offset = O; }
  95     int64_t getOffset() { return Offset; }
  96     void setShift(unsigned S) { Shift = S; }
  97     unsigned getShift() { return Shift; }
  98
  99     void setGlobalValue(const GlobalValue *G) { GV = G; }
 100     const GlobalValue *getGlobalValue() { return GV; }
 101   };
 102
 103   /// Subtarget - Keep a pointer to the AArch64Subtarget around so that we can
 104   /// make the right decision when generating code for different targets.
 105   const AArch64Subtarget *Subtarget;
 106   LLVMContext *Context;
 107
 108   bool fastLowerArguments() override;
 109   bool fastLowerCall(CallLoweringInfo &CLI) override;
 110   bool fastLowerIntrinsicCall(const IntrinsicInst *II) override;
 111
 112 private:
 113   // Selection routines.
 114   bool selectAddSub(const Instruction *I);
 115   bool selectLogicalOp(const Instruction *I);
 116   bool selectLoad(const Instruction *I);
 117   bool selectStore(const Instruction *I);
 118   bool selectBranch(const Instruction *I);
 119   bool selectIndirectBr(const Instruction *I);
 120   bool selectCmp(const Instruction *I);
 121   bool selectSelect(const Instruction *I);
 122   bool selectFPExt(const Instruction *I);
 123   bool selectFPTrunc(const Instruction *I);
 124   bool selectFPToInt(const Instruction *I, bool Signed);
 125   bool selectIntToFP(const Instruction *I, bool Signed);
 126   bool selectRem(const Instruction *I, unsigned ISDOpcode);
 127   bool selectRet(const Instruction *I);
 128   bool selectTrunc(const Instruction *I);
 129   bool selectIntExt(const Instruction *I);
 130   bool selectMul(const Instruction *I);
 131   bool selectShift(const Instruction *I);
 132   bool selectBitCast(const Instruction *I);
 133   bool selectFRem(const Instruction *I);
 134   bool selectSDiv(const Instruction *I);
 135   bool selectGetElementPtr(const Instruction *I);
 136
 137   // Utility helper routines.
 138   bool isTypeLegal(Type *Ty, MVT &VT);
 139   bool isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed = false);
 140   bool isValueAvailable(const Value *V) const;
 141   bool computeAddress(const Value *Obj, Address &Addr, Type *Ty = nullptr);
 142   bool computeCallAddress(const Value *V, Address &Addr);
 143   bool simplifyAddress(Address &Addr, MVT VT);
 144   void addLoadStoreOperands(Address &Addr, const MachineInstrBuilder &MIB,
 145                             unsigned Flags, unsigned ScaleFactor,
 146                             MachineMemOperand *MMO);
 147   bool isMemCpySmall(uint64_t Len, unsigned Alignment);
 148   bool tryEmitSmallMemCpy(Address Dest, Address Src, uint64_t Len,
 149                           unsigned Alignment);
 150   bool foldXALUIntrinsic(AArch64CC::CondCode &CC, const Instruction *I,
 151                          const Value *Cond);
 152   bool optimizeIntExtLoad(const Instruction *I, MVT RetVT, MVT SrcVT);
 153
 154   // Emit helper routines.
 155   unsigned emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
 156                       const Value *RHS, bool SetFlags = false,
 157                       bool WantResult = true,  bool IsZExt = false);
 158   unsigned emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
 159                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 160                          bool SetFlags = false, bool WantResult = true);
 161   unsigned emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
 162                          bool LHSIsKill, uint64_t Imm, bool SetFlags = false,
 163                          bool WantResult = true);
 164   unsigned emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
 165                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 166                          AArch64_AM::ShiftExtendType ShiftType,
 167                          uint64_t ShiftImm, bool SetFlags = false,
 168                          bool WantResult = true);
 169   unsigned emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
 170                          bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 171                           AArch64_AM::ShiftExtendType ExtType,
 172                           uint64_t ShiftImm, bool SetFlags = false,
 173                          bool WantResult = true);
 174
 175   // Emit functions.
 176   bool emitCompareAndBranch(const BranchInst *BI);
 177   bool emitCmp(const Value *LHS, const Value *RHS, bool IsZExt);
 178   bool emitICmp(MVT RetVT, const Value *LHS, const Value *RHS, bool IsZExt);
 179   bool emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 180   bool emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS);
 181   unsigned emitLoad(MVT VT, MVT ResultVT, Address Addr, bool WantZExt = true,
 182                     MachineMemOperand *MMO = nullptr);
 183   bool emitStore(MVT VT, unsigned SrcReg, Address Addr,
 184                  MachineMemOperand *MMO = nullptr);
 185   unsigned emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT, bool isZExt);
 186   unsigned emiti1Ext(unsigned SrcReg, MVT DestVT, bool isZExt);
 187   unsigned emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
 188                    bool SetFlags = false, bool WantResult = true,
 189                    bool IsZExt = false);
 190   unsigned emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill, int64_t Imm);
 191   unsigned emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
 192                    bool SetFlags = false, bool WantResult = true,
 193                    bool IsZExt = false);
 194   unsigned emitSubs_rr(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 195                        unsigned RHSReg, bool RHSIsKill, bool WantResult = true);
 196   unsigned emitSubs_rs(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
 197                        unsigned RHSReg, bool RHSIsKill,
 198                        AArch64_AM::ShiftExtendType ShiftType, uint64_t ShiftImm,
 199                        bool WantResult = true);
 200   unsigned emitLogicalOp(unsigned ISDOpc, MVT RetVT, const Value *LHS,
 201                          const Value *RHS);
 202   unsigned emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 203                             bool LHSIsKill, uint64_t Imm);
 204   unsigned emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT, unsigned LHSReg,
 205                             bool LHSIsKill, unsigned RHSReg, bool RHSIsKill,
 206                             uint64_t ShiftImm);
 207   unsigned emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill, uint64_t Imm);
 208   unsigned emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 209                       unsigned Op1, bool Op1IsKill);
 210   unsigned emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 211                         unsigned Op1, bool Op1IsKill);
 212   unsigned emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
 213                         unsigned Op1, bool Op1IsKill);
 214   unsigned emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 215                       unsigned Op1Reg, bool Op1IsKill);
 216   unsigned emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 217                       uint64_t Imm, bool IsZExt = true);
 218   unsigned emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 219                       unsigned Op1Reg, bool Op1IsKill);
 220   unsigned emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 221                       uint64_t Imm, bool IsZExt = true);
 222   unsigned emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
 223                       unsigned Op1Reg, bool Op1IsKill);
 224   unsigned emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0Reg, bool Op0IsKill,
 225                       uint64_t Imm, bool IsZExt = false);
 226
 227   unsigned materializeInt(const ConstantInt *CI, MVT VT);
 228   unsigned materializeFP(const ConstantFP *CFP, MVT VT);
 229   unsigned materializeGV(const GlobalValue *GV);
 230
 231   // Call handling routines.
 232 private:
 233   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC) const;
 234   bool processCallArgs(CallLoweringInfo &CLI, SmallVectorImpl<MVT> &ArgVTs,
 235                        unsigned &NumBytes);
 236   bool finishCall(CallLoweringInfo &CLI, MVT RetVT, unsigned NumBytes);
 237
 238 public:
 239   // Backend specific FastISel code.
 240   unsigned fastMaterializeAlloca(const AllocaInst *AI) override;
 241   unsigned fastMaterializeConstant(const Constant *C) override;
 242   unsigned fastMaterializeFloatZero(const ConstantFP* CF) override;
 243
 244   explicit AArch64FastISel(FunctionLoweringInfo &FuncInfo,
 245                          const TargetLibraryInfo *LibInfo)
 246       : FastISel(FuncInfo, LibInfo, /*SkipTargetIndependentISel=*/true) {
 247     Subtarget = &TM.getSubtarget<AArch64Subtarget>();
 248     Context = &FuncInfo.Fn->getContext();
 249   }
 250
 251   bool fastSelectInstruction(const Instruction *I) override;
 252
 253 #include "AArch64GenFastISel.inc"
 254 };
 255
 256 } // end anonymous namespace
 257
 258 #include "AArch64GenCallingConv.inc"
 259
 260 /// \brief Check if the sign-/zero-extend will be a noop.
 261 static bool isIntExtFree(const Instruction *I) {
 262   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
 263          "Unexpected integer extend instruction.");
 264   assert(!I->getType()->isVectorTy() && I->getType()->isIntegerTy() &&
 265          "Unexpected value type.");
 266   bool IsZExt = isa<ZExtInst>(I);
 267
 268   if (const auto *LI = dyn_cast<LoadInst>(I->getOperand(0)))
 269     if (LI->hasOneUse())
 270       return true;
 271
 272   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0)))
 273     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr()))
 274       return true;
 275
 276   return false;
 277 }
 278
 279 /// \brief Determine the implicit scale factor that is applied by a memory
 280 /// operation for a given value type.
 281 static unsigned getImplicitScaleFactor(MVT VT) {
 282   switch (VT.SimpleTy) {
 283   default:
 284     return 0;    // invalid
 285   case MVT::i1:  // fall-through
 286   case MVT::i8:
 287     return 1;
 288   case MVT::i16:
 289     return 2;
 290   case MVT::i32: // fall-through
 291   case MVT::f32:
 292     return 4;
 293   case MVT::i64: // fall-through
 294   case MVT::f64:
 295     return 8;
 296   }
 297 }
 298
 299 CCAssignFn *AArch64FastISel::CCAssignFnForCall(CallingConv::ID CC) const {
 300   if (CC == CallingConv::WebKit_JS)
 301     return CC_AArch64_WebKit_JS;
 302   return Subtarget->isTargetDarwin() ? CC_AArch64_DarwinPCS : CC_AArch64_AAPCS;
 303 }
 304
 305 unsigned AArch64FastISel::fastMaterializeAlloca(const AllocaInst *AI) {
 306   assert(TLI.getValueType(AI->getType(), true) == MVT::i64 &&
 307          "Alloca should always return a pointer.");
 308
 309   // Don't handle dynamic allocas.
 310   if (!FuncInfo.StaticAllocaMap.count(AI))
 311     return 0;
 312
 313   DenseMap<const AllocaInst *, int>::iterator SI =
 314       FuncInfo.StaticAllocaMap.find(AI);
 315
 316   if (SI != FuncInfo.StaticAllocaMap.end()) {
 317     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 318     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 319             ResultReg)
 320         .addFrameIndex(SI->second)
 321         .addImm(0)
 322         .addImm(0);
 323     return ResultReg;
 324   }
 325
 326   return 0;
 327 }
 328
 329 unsigned AArch64FastISel::materializeInt(const ConstantInt *CI, MVT VT) {
 330   if (VT > MVT::i64)
 331     return 0;
 332
 333   if (!CI->isZero())
 334     return fastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 335
 336   // Create a copy from the zero register to materialize a "0" value.
 337   const TargetRegisterClass *RC = (VT == MVT::i64) ? &AArch64::GPR64RegClass
 338                                                    : &AArch64::GPR32RegClass;
 339   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
 340   unsigned ResultReg = createResultReg(RC);
 341   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(TargetOpcode::COPY),
 342           ResultReg).addReg(ZeroReg, getKillRegState(true));
 343   return ResultReg;
 344 }
 345
 346 unsigned AArch64FastISel::materializeFP(const ConstantFP *CFP, MVT VT) {
 347   // Positive zero (+0.0) has to be materialized with a fmov from the zero
 348   // register, because the immediate version of fmov cannot encode zero.
 349   if (CFP->isNullValue())
 350     return fastMaterializeFloatZero(CFP);
 351
 352   if (VT != MVT::f32 && VT != MVT::f64)
 353     return 0;
 354
 355   const APFloat Val = CFP->getValueAPF();
 356   bool Is64Bit = (VT == MVT::f64);
 357   // This checks to see if we can use FMOV instructions to materialize
 358   // a constant, otherwise we have to materialize via the constant pool.
 359   if (TLI.isFPImmLegal(Val, VT)) {
 360     int Imm =
 361         Is64Bit ? AArch64_AM::getFP64Imm(Val) : AArch64_AM::getFP32Imm(Val);
 362     assert((Imm != -1) && "Cannot encode floating-point constant.");
 363     unsigned Opc = Is64Bit ? AArch64::FMOVDi : AArch64::FMOVSi;
 364     return fastEmitInst_i(Opc, TLI.getRegClassFor(VT), Imm);
 365   }
 366
 367   // Materialize via constant pool.  MachineConstantPool wants an explicit
 368   // alignment.
 369   unsigned Align = DL.getPrefTypeAlignment(CFP->getType());
 370   if (Align == 0)
 371     Align = DL.getTypeAllocSize(CFP->getType());
 372
 373   unsigned CPI = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 374   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 375   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 376           ADRPReg).addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGE);
 377
 378   unsigned Opc = Is64Bit ? AArch64::LDRDui : AArch64::LDRSui;
 379   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
 380   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
 381       .addReg(ADRPReg)
 382       .addConstantPoolIndex(CPI, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
 383   return ResultReg;
 384 }
 385
 386 unsigned AArch64FastISel::materializeGV(const GlobalValue *GV) {
 387   // We can't handle thread-local variables quickly yet.
 388   if (GV->isThreadLocal())
 389     return 0;
 390
 391   // MachO still uses GOT for large code-model accesses, but ELF requires
 392   // movz/movk sequences, which FastISel doesn't handle yet.
 393   if (TM.getCodeModel() != CodeModel::Small && !Subtarget->isTargetMachO())
 394     return 0;
 395
 396   unsigned char OpFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 397
 398   EVT DestEVT = TLI.getValueType(GV->getType(), true);
 399   if (!DestEVT.isSimple())
 400     return 0;
 401
 402   unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
 403   unsigned ResultReg;
 404
 405   if (OpFlags & AArch64II::MO_GOT) {
 406     // ADRP + LDRX
 407     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 408             ADRPReg)
 409       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGE);
 410
 411     ResultReg = createResultReg(&AArch64::GPR64RegClass);
 412     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
 413             ResultReg)
 414       .addReg(ADRPReg)
 415       .addGlobalAddress(GV, 0, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
 416                         AArch64II::MO_NC);
 417   } else if (OpFlags & AArch64II::MO_CONSTPOOL) {
 418     // We can't handle addresses loaded from a constant pool quickly yet.
 419     return 0;
 420   } else {
 421     // ADRP + ADDX
 422     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
 423             ADRPReg)
 424       .addGlobalAddress(GV, 0, AArch64II::MO_PAGE);
 425
 426     ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 427     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 428             ResultReg)
 429       .addReg(ADRPReg)
 430       .addGlobalAddress(GV, 0, AArch64II::MO_PAGEOFF | AArch64II::MO_NC)
 431       .addImm(0);
 432   }
 433   return ResultReg;
 434 }
 435
 436 unsigned AArch64FastISel::fastMaterializeConstant(const Constant *C) {
 437   EVT CEVT = TLI.getValueType(C->getType(), true);
 438
 439   // Only handle simple types.
 440   if (!CEVT.isSimple())
 441     return 0;
 442   MVT VT = CEVT.getSimpleVT();
 443
 444   if (const auto *CI = dyn_cast<ConstantInt>(C))
 445     return materializeInt(CI, VT);
 446   else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 447     return materializeFP(CFP, VT);
 448   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 449     return materializeGV(GV);
 450
 451   return 0;
 452 }
 453
 454 unsigned AArch64FastISel::fastMaterializeFloatZero(const ConstantFP* CFP) {
 455   assert(CFP->isNullValue() &&
 456          "Floating-point constant is not a positive zero.");
 457   MVT VT;
 458   if (!isTypeLegal(CFP->getType(), VT))
 459     return 0;
 460
 461   if (VT != MVT::f32 && VT != MVT::f64)
 462     return 0;
 463
 464   bool Is64Bit = (VT == MVT::f64);
 465   unsigned ZReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
 466   unsigned Opc = Is64Bit ? AArch64::FMOVXDr : AArch64::FMOVWSr;
 467   return fastEmitInst_r(Opc, TLI.getRegClassFor(VT), ZReg, /*IsKill=*/true);
 468 }
 469
 470 /// \brief Check if the multiply is by a power-of-2 constant.
 471 static bool isMulPowOf2(const Value *I) {
 472   if (const auto *MI = dyn_cast<MulOperator>(I)) {
 473     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(0)))
 474       if (C->getValue().isPowerOf2())
 475         return true;
 476     if (const auto *C = dyn_cast<ConstantInt>(MI->getOperand(1)))
 477       if (C->getValue().isPowerOf2())
 478         return true;
 479   }
 480   return false;
 481 }
 482
 483 // Computes the address to get to an object.
 484 bool AArch64FastISel::computeAddress(const Value *Obj, Address &Addr, Type *Ty)
 485 {
 486   const User *U = nullptr;
 487   unsigned Opcode = Instruction::UserOp1;
 488   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 489     // Don't walk into other basic blocks unless the object is an alloca from
 490     // another block, otherwise it may not have a virtual register assigned.
 491     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 492         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 493       Opcode = I->getOpcode();
 494       U = I;
 495     }
 496   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 497     Opcode = C->getOpcode();
 498     U = C;
 499   }
 500
 501   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 502     if (Ty->getAddressSpace() > 255)
 503       // Fast instruction selection doesn't support the special
 504       // address spaces.
 505       return false;
 506
 507   switch (Opcode) {
 508   default:
 509     break;
 510   case Instruction::BitCast: {
 511     // Look through bitcasts.
 512     return computeAddress(U->getOperand(0), Addr, Ty);
 513   }
 514   case Instruction::IntToPtr: {
 515     // Look past no-op inttoptrs.
 516     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 517       return computeAddress(U->getOperand(0), Addr, Ty);
 518     break;
 519   }
 520   case Instruction::PtrToInt: {
 521     // Look past no-op ptrtoints.
 522     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 523       return computeAddress(U->getOperand(0), Addr, Ty);
 524     break;
 525   }
 526   case Instruction::GetElementPtr: {
 527     Address SavedAddr = Addr;
 528     uint64_t TmpOffset = Addr.getOffset();
 529
 530     // Iterate through the GEP folding the constants into offsets where
 531     // we can.
 532     gep_type_iterator GTI = gep_type_begin(U);
 533     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end(); i != e;
 534          ++i, ++GTI) {
 535       const Value *Op = *i;
 536       if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 537         const StructLayout *SL = DL.getStructLayout(STy);
 538         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 539         TmpOffset += SL->getElementOffset(Idx);
 540       } else {
 541         uint64_t S = DL.getTypeAllocSize(GTI.getIndexedType());
 542         for (;;) {
 543           if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 544             // Constant-offset addressing.
 545             TmpOffset += CI->getSExtValue() * S;
 546             break;
 547           }
 548           if (canFoldAddIntoGEP(U, Op)) {
 549             // A compatible add with a constant operand. Fold the constant.
 550             ConstantInt *CI =
 551                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 552             TmpOffset += CI->getSExtValue() * S;
 553             // Iterate on the other operand.
 554             Op = cast<AddOperator>(Op)->getOperand(0);
 555             continue;
 556           }
 557           // Unsupported
 558           goto unsupported_gep;
 559         }
 560       }
 561     }
 562
 563     // Try to grab the base operand now.
 564     Addr.setOffset(TmpOffset);
 565     if (computeAddress(U->getOperand(0), Addr, Ty))
 566       return true;
 567
 568     // We failed, restore everything and try the other options.
 569     Addr = SavedAddr;
 570
 571   unsupported_gep:
 572     break;
 573   }
 574   case Instruction::Alloca: {
 575     const AllocaInst *AI = cast<AllocaInst>(Obj);
 576     DenseMap<const AllocaInst *, int>::iterator SI =
 577         FuncInfo.StaticAllocaMap.find(AI);
 578     if (SI != FuncInfo.StaticAllocaMap.end()) {
 579       Addr.setKind(Address::FrameIndexBase);
 580       Addr.setFI(SI->second);
 581       return true;
 582     }
 583     break;
 584   }
 585   case Instruction::Add: {
 586     // Adds of constants are common and easy enough.
 587     const Value *LHS = U->getOperand(0);
 588     const Value *RHS = U->getOperand(1);
 589
 590     if (isa<ConstantInt>(LHS))
 591       std::swap(LHS, RHS);
 592
 593     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 594       Addr.setOffset(Addr.getOffset() + CI->getSExtValue());
 595       return computeAddress(LHS, Addr, Ty);
 596     }
 597
 598     Address Backup = Addr;
 599     if (computeAddress(LHS, Addr, Ty) && computeAddress(RHS, Addr, Ty))
 600       return true;
 601     Addr = Backup;
 602
 603     break;
 604   }
 605   case Instruction::Sub: {
 606     // Subs of constants are common and easy enough.
 607     const Value *LHS = U->getOperand(0);
 608     const Value *RHS = U->getOperand(1);
 609
 610     if (const ConstantInt *CI = dyn_cast<ConstantInt>(RHS)) {
 611       Addr.setOffset(Addr.getOffset() - CI->getSExtValue());
 612       return computeAddress(LHS, Addr, Ty);
 613     }
 614     break;
 615   }
 616   case Instruction::Shl: {
 617     if (Addr.getOffsetReg())
 618       break;
 619
 620     const auto *CI = dyn_cast<ConstantInt>(U->getOperand(1));
 621     if (!CI)
 622       break;
 623
 624     unsigned Val = CI->getZExtValue();
 625     if (Val < 1 || Val > 3)
 626       break;
 627
 628     uint64_t NumBytes = 0;
 629     if (Ty && Ty->isSized()) {
 630       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 631       NumBytes = NumBits / 8;
 632       if (!isPowerOf2_64(NumBits))
 633         NumBytes = 0;
 634     }
 635
 636     if (NumBytes != (1ULL << Val))
 637       break;
 638
 639     Addr.setShift(Val);
 640     Addr.setExtendType(AArch64_AM::LSL);
 641
 642     const Value *Src = U->getOperand(0);
 643     if (const auto *I = dyn_cast<Instruction>(Src))
 644       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 645         Src = I;
 646
 647     // Fold the zext or sext when it won't become a noop.
 648     if (const auto *ZE = dyn_cast<ZExtInst>(Src)) {
 649       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 650           Addr.setExtendType(AArch64_AM::UXTW);
 651           Src = ZE->getOperand(0);
 652       }
 653     } else if (const auto *SE = dyn_cast<SExtInst>(Src)) {
 654       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 655         Addr.setExtendType(AArch64_AM::SXTW);
 656         Src = SE->getOperand(0);
 657       }
 658     }
 659
 660     if (const auto *AI = dyn_cast<BinaryOperator>(Src))
 661       if (AI->getOpcode() == Instruction::And) {
 662         const Value *LHS = AI->getOperand(0);
 663         const Value *RHS = AI->getOperand(1);
 664
 665         if (const auto *C = dyn_cast<ConstantInt>(LHS))
 666           if (C->getValue() == 0xffffffff)
 667             std::swap(LHS, RHS);
 668
 669         if (const auto *C = dyn_cast<ConstantInt>(RHS))
 670           if (C->getValue() == 0xffffffff) {
 671             Addr.setExtendType(AArch64_AM::UXTW);
 672             unsigned Reg = getRegForValue(LHS);
 673             if (!Reg)
 674               return false;
 675             bool RegIsKill = hasTrivialKill(LHS);
 676             Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 677                                              AArch64::sub_32);
 678             Addr.setOffsetReg(Reg);
 679             return true;
 680           }
 681       }
 682
 683     unsigned Reg = getRegForValue(Src);
 684     if (!Reg)
 685       return false;
 686     Addr.setOffsetReg(Reg);
 687     return true;
 688   }
 689   case Instruction::Mul: {
 690     if (Addr.getOffsetReg())
 691       break;
 692
 693     if (!isMulPowOf2(U))
 694       break;
 695
 696     const Value *LHS = U->getOperand(0);
 697     const Value *RHS = U->getOperand(1);
 698
 699     // Canonicalize power-of-2 value to the RHS.
 700     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 701       if (C->getValue().isPowerOf2())
 702         std::swap(LHS, RHS);
 703
 704     assert(isa<ConstantInt>(RHS) && "Expected an ConstantInt.");
 705     const auto *C = cast<ConstantInt>(RHS);
 706     unsigned Val = C->getValue().logBase2();
 707     if (Val < 1 || Val > 3)
 708       break;
 709
 710     uint64_t NumBytes = 0;
 711     if (Ty && Ty->isSized()) {
 712       uint64_t NumBits = DL.getTypeSizeInBits(Ty);
 713       NumBytes = NumBits / 8;
 714       if (!isPowerOf2_64(NumBits))
 715         NumBytes = 0;
 716     }
 717
 718     if (NumBytes != (1ULL << Val))
 719       break;
 720
 721     Addr.setShift(Val);
 722     Addr.setExtendType(AArch64_AM::LSL);
 723
 724     const Value *Src = LHS;
 725     if (const auto *I = dyn_cast<Instruction>(Src))
 726       if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 727         Src = I;
 728
 729
 730     // Fold the zext or sext when it won't become a noop.
 731     if (const auto *ZE = dyn_cast<ZExtInst>(Src)) {
 732       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 733         Addr.setExtendType(AArch64_AM::UXTW);
 734         Src = ZE->getOperand(0);
 735       }
 736     } else if (const auto *SE = dyn_cast<SExtInst>(Src)) {
 737       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 738         Addr.setExtendType(AArch64_AM::SXTW);
 739         Src = SE->getOperand(0);
 740       }
 741     }
 742
 743     unsigned Reg = getRegForValue(Src);
 744     if (!Reg)
 745       return false;
 746     Addr.setOffsetReg(Reg);
 747     return true;
 748   }
 749   case Instruction::And: {
 750     if (Addr.getOffsetReg())
 751       break;
 752
 753     if (DL.getTypeSizeInBits(Ty) != 8)
 754       break;
 755
 756     const Value *LHS = U->getOperand(0);
 757     const Value *RHS = U->getOperand(1);
 758
 759     if (const auto *C = dyn_cast<ConstantInt>(LHS))
 760       if (C->getValue() == 0xffffffff)
 761         std::swap(LHS, RHS);
 762
 763     if (const auto *C = dyn_cast<ConstantInt>(RHS))
 764       if (C->getValue() == 0xffffffff) {
 765         Addr.setShift(0);
 766         Addr.setExtendType(AArch64_AM::LSL);
 767         Addr.setExtendType(AArch64_AM::UXTW);
 768
 769         unsigned Reg = getRegForValue(LHS);
 770         if (!Reg)
 771           return false;
 772         bool RegIsKill = hasTrivialKill(LHS);
 773         Reg = fastEmitInst_extractsubreg(MVT::i32, Reg, RegIsKill,
 774                                          AArch64::sub_32);
 775         Addr.setOffsetReg(Reg);
 776         return true;
 777       }
 778     break;
 779   }
 780   case Instruction::SExt:
 781   case Instruction::ZExt: {
 782     if (!Addr.getReg() || Addr.getOffsetReg())
 783       break;
 784
 785     const Value *Src = nullptr;
 786     // Fold the zext or sext when it won't become a noop.
 787     if (const auto *ZE = dyn_cast<ZExtInst>(U)) {
 788       if (!isIntExtFree(ZE) && ZE->getOperand(0)->getType()->isIntegerTy(32)) {
 789         Addr.setExtendType(AArch64_AM::UXTW);
 790         Src = ZE->getOperand(0);
 791       }
 792     } else if (const auto *SE = dyn_cast<SExtInst>(U)) {
 793       if (!isIntExtFree(SE) && SE->getOperand(0)->getType()->isIntegerTy(32)) {
 794         Addr.setExtendType(AArch64_AM::SXTW);
 795         Src = SE->getOperand(0);
 796       }
 797     }
 798
 799     if (!Src)
 800       break;
 801
 802     Addr.setShift(0);
 803     unsigned Reg = getRegForValue(Src);
 804     if (!Reg)
 805       return false;
 806     Addr.setOffsetReg(Reg);
 807     return true;
 808   }
 809   } // end switch
 810
 811   if (Addr.isRegBase() && !Addr.getReg()) {
 812     unsigned Reg = getRegForValue(Obj);
 813     if (!Reg)
 814       return false;
 815     Addr.setReg(Reg);
 816     return true;
 817   }
 818
 819   if (!Addr.getOffsetReg()) {
 820     unsigned Reg = getRegForValue(Obj);
 821     if (!Reg)
 822       return false;
 823     Addr.setOffsetReg(Reg);
 824     return true;
 825   }
 826
 827   return false;
 828 }
 829
 830 bool AArch64FastISel::computeCallAddress(const Value *V, Address &Addr) {
 831   const User *U = nullptr;
 832   unsigned Opcode = Instruction::UserOp1;
 833   bool InMBB = true;
 834
 835   if (const auto *I = dyn_cast<Instruction>(V)) {
 836     Opcode = I->getOpcode();
 837     U = I;
 838     InMBB = I->getParent() == FuncInfo.MBB->getBasicBlock();
 839   } else if (const auto *C = dyn_cast<ConstantExpr>(V)) {
 840     Opcode = C->getOpcode();
 841     U = C;
 842   }
 843
 844   switch (Opcode) {
 845   default: break;
 846   case Instruction::BitCast:
 847     // Look past bitcasts if its operand is in the same BB.
 848     if (InMBB)
 849       return computeCallAddress(U->getOperand(0), Addr);
 850     break;
 851   case Instruction::IntToPtr:
 852     // Look past no-op inttoptrs if its operand is in the same BB.
 853     if (InMBB &&
 854         TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 855       return computeCallAddress(U->getOperand(0), Addr);
 856     break;
 857   case Instruction::PtrToInt:
 858     // Look past no-op ptrtoints if its operand is in the same BB.
 859     if (InMBB &&
 860         TLI.getValueType(U->getType()) == TLI.getPointerTy())
 861       return computeCallAddress(U->getOperand(0), Addr);
 862     break;
 863   }
 864
 865   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 866     Addr.setGlobalValue(GV);
 867     return true;
 868   }
 869
 870   // If all else fails, try to materialize the value in a register.
 871   if (!Addr.getGlobalValue()) {
 872     Addr.setReg(getRegForValue(V));
 873     return Addr.getReg() != 0;
 874   }
 875
 876   return false;
 877 }
 878
 879
 880 bool AArch64FastISel::isTypeLegal(Type *Ty, MVT &VT) {
 881   EVT evt = TLI.getValueType(Ty, true);
 882
 883   // Only handle simple types.
 884   if (evt == MVT::Other || !evt.isSimple())
 885     return false;
 886   VT = evt.getSimpleVT();
 887
 888   // This is a legal type, but it's not something we handle in fast-isel.
 889   if (VT == MVT::f128)
 890     return false;
 891
 892   // Handle all other legal types, i.e. a register that will directly hold this
 893   // value.
 894   return TLI.isTypeLegal(VT);
 895 }
 896
 897 /// \brief Determine if the value type is supported by FastISel.
 898 ///
 899 /// FastISel for AArch64 can handle more value types than are legal. This adds
 900 /// simple value type such as i1, i8, and i16.
 901 bool AArch64FastISel::isTypeSupported(Type *Ty, MVT &VT, bool IsVectorAllowed) {
 902   if (Ty->isVectorTy() && !IsVectorAllowed)
 903     return false;
 904
 905   if (isTypeLegal(Ty, VT))
 906     return true;
 907
 908   // If this is a type than can be sign or zero-extended to a basic operation
 909   // go ahead and accept it now.
 910   if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 911     return true;
 912
 913   return false;
 914 }
 915
 916 bool AArch64FastISel::isValueAvailable(const Value *V) const {
 917   if (!isa<Instruction>(V))
 918     return true;
 919
 920   const auto *I = cast<Instruction>(V);
 921   if (FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB)
 922     return true;
 923
 924   return false;
 925 }
 926
 927 bool AArch64FastISel::simplifyAddress(Address &Addr, MVT VT) {
 928   unsigned ScaleFactor = getImplicitScaleFactor(VT);
 929   if (!ScaleFactor)
 930     return false;
 931
 932   bool ImmediateOffsetNeedsLowering = false;
 933   bool RegisterOffsetNeedsLowering = false;
 934   int64_t Offset = Addr.getOffset();
 935   if (((Offset < 0) || (Offset & (ScaleFactor - 1))) && !isInt<9>(Offset))
 936     ImmediateOffsetNeedsLowering = true;
 937   else if (Offset > 0 && !(Offset & (ScaleFactor - 1)) &&
 938            !isUInt<12>(Offset / ScaleFactor))
 939     ImmediateOffsetNeedsLowering = true;
 940
 941   // Cannot encode an offset register and an immediate offset in the same
 942   // instruction. Fold the immediate offset into the load/store instruction and
 943   // emit an additonal add to take care of the offset register.
 944   if (!ImmediateOffsetNeedsLowering && Addr.getOffset() && Addr.getOffsetReg())
 945     RegisterOffsetNeedsLowering = true;
 946
 947   // Cannot encode zero register as base.
 948   if (Addr.isRegBase() && Addr.getOffsetReg() && !Addr.getReg())
 949     RegisterOffsetNeedsLowering = true;
 950
 951   // If this is a stack pointer and the offset needs to be simplified then put
 952   // the alloca address into a register, set the base type back to register and
 953   // continue. This should almost never happen.
 954   if ((ImmediateOffsetNeedsLowering || Addr.getOffsetReg()) && Addr.isFIBase())
 955   {
 956     unsigned ResultReg = createResultReg(&AArch64::GPR64spRegClass);
 957     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADDXri),
 958             ResultReg)
 959       .addFrameIndex(Addr.getFI())
 960       .addImm(0)
 961       .addImm(0);
 962     Addr.setKind(Address::RegBase);
 963     Addr.setReg(ResultReg);
 964   }
 965
 966   if (RegisterOffsetNeedsLowering) {
 967     unsigned ResultReg = 0;
 968     if (Addr.getReg()) {
 969       if (Addr.getExtendType() == AArch64_AM::SXTW ||
 970           Addr.getExtendType() == AArch64_AM::UXTW   )
 971         ResultReg = emitAddSub_rx(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
 972                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
 973                                   /*TODO:IsKill=*/false, Addr.getExtendType(),
 974                                   Addr.getShift());
 975       else
 976         ResultReg = emitAddSub_rs(/*UseAdd=*/true, MVT::i64, Addr.getReg(),
 977                                   /*TODO:IsKill=*/false, Addr.getOffsetReg(),
 978                                   /*TODO:IsKill=*/false, AArch64_AM::LSL,
 979                                   Addr.getShift());
 980     } else {
 981       if (Addr.getExtendType() == AArch64_AM::UXTW)
 982         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
 983                                /*Op0IsKill=*/false, Addr.getShift(),
 984                                /*IsZExt=*/true);
 985       else if (Addr.getExtendType() == AArch64_AM::SXTW)
 986         ResultReg = emitLSL_ri(MVT::i64, MVT::i32, Addr.getOffsetReg(),
 987                                /*Op0IsKill=*/false, Addr.getShift(),
 988                                /*IsZExt=*/false);
 989       else
 990         ResultReg = emitLSL_ri(MVT::i64, MVT::i64, Addr.getOffsetReg(),
 991                                /*Op0IsKill=*/false, Addr.getShift());
 992     }
 993     if (!ResultReg)
 994       return false;
 995
 996     Addr.setReg(ResultReg);
 997     Addr.setOffsetReg(0);
 998     Addr.setShift(0);
 999     Addr.setExtendType(AArch64_AM::InvalidShiftExtend);
1000   }
1001
1002   // Since the offset is too large for the load/store instruction get the
1003   // reg+offset into a register.
1004   if (ImmediateOffsetNeedsLowering) {
1005     unsigned ResultReg;
1006     if (Addr.getReg())
1007       // Try to fold the immediate into the add instruction.
1008       ResultReg = emitAdd_ri_(MVT::i64, Addr.getReg(), /*IsKill=*/false, Offset);
1009     else
1010       ResultReg = fastEmit_i(MVT::i64, MVT::i64, ISD::Constant, Offset);
1011
1012     if (!ResultReg)
1013       return false;
1014     Addr.setReg(ResultReg);
1015     Addr.setOffset(0);
1016   }
1017   return true;
1018 }
1019
1020 void AArch64FastISel::addLoadStoreOperands(Address &Addr,
1021                                            const MachineInstrBuilder &MIB,
1022                                            unsigned Flags,
1023                                            unsigned ScaleFactor,
1024                                            MachineMemOperand *MMO) {
1025   int64_t Offset = Addr.getOffset() / ScaleFactor;
1026   // Frame base works a bit differently. Handle it separately.
1027   if (Addr.isFIBase()) {
1028     int FI = Addr.getFI();
1029     // FIXME: We shouldn't be using getObjectSize/getObjectAlignment.  The size
1030     // and alignment should be based on the VT.
1031     MMO = FuncInfo.MF->getMachineMemOperand(
1032       MachinePointerInfo::getFixedStack(FI, Offset), Flags,
1033       MFI.getObjectSize(FI), MFI.getObjectAlignment(FI));
1034     // Now add the rest of the operands.
1035     MIB.addFrameIndex(FI).addImm(Offset);
1036   } else {
1037     assert(Addr.isRegBase() && "Unexpected address kind.");
1038     const MCInstrDesc &II = MIB->getDesc();
1039     unsigned Idx = (Flags & MachineMemOperand::MOStore) ? 1 : 0;
1040     Addr.setReg(
1041       constrainOperandRegClass(II, Addr.getReg(), II.getNumDefs()+Idx));
1042     Addr.setOffsetReg(
1043       constrainOperandRegClass(II, Addr.getOffsetReg(), II.getNumDefs()+Idx+1));
1044     if (Addr.getOffsetReg()) {
1045       assert(Addr.getOffset() == 0 && "Unexpected offset");
1046       bool IsSigned = Addr.getExtendType() == AArch64_AM::SXTW ||
1047                       Addr.getExtendType() == AArch64_AM::SXTX;
1048       MIB.addReg(Addr.getReg());
1049       MIB.addReg(Addr.getOffsetReg());
1050       MIB.addImm(IsSigned);
1051       MIB.addImm(Addr.getShift() != 0);
1052     } else
1053       MIB.addReg(Addr.getReg()).addImm(Offset);
1054   }
1055
1056   if (MMO)
1057     MIB.addMemOperand(MMO);
1058 }
1059
1060 unsigned AArch64FastISel::emitAddSub(bool UseAdd, MVT RetVT, const Value *LHS,
1061                                      const Value *RHS, bool SetFlags,
1062                                      bool WantResult,  bool IsZExt) {
1063   AArch64_AM::ShiftExtendType ExtendType = AArch64_AM::InvalidShiftExtend;
1064   bool NeedExtend = false;
1065   switch (RetVT.SimpleTy) {
1066   default:
1067     return 0;
1068   case MVT::i1:
1069     NeedExtend = true;
1070     break;
1071   case MVT::i8:
1072     NeedExtend = true;
1073     ExtendType = IsZExt ? AArch64_AM::UXTB : AArch64_AM::SXTB;
1074     break;
1075   case MVT::i16:
1076     NeedExtend = true;
1077     ExtendType = IsZExt ? AArch64_AM::UXTH : AArch64_AM::SXTH;
1078     break;
1079   case MVT::i32:  // fall-through
1080   case MVT::i64:
1081     break;
1082   }
1083   MVT SrcVT = RetVT;
1084   RetVT.SimpleTy = std::max(RetVT.SimpleTy, MVT::i32);
1085
1086   // Canonicalize immediates to the RHS first.
1087   if (UseAdd && isa<Constant>(LHS) && !isa<Constant>(RHS))
1088     std::swap(LHS, RHS);
1089
1090   // Canonicalize mul by power of 2 to the RHS.
1091   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1092     if (isMulPowOf2(LHS))
1093       std::swap(LHS, RHS);
1094
1095   // Canonicalize shift immediate to the RHS.
1096   if (UseAdd && LHS->hasOneUse() && isValueAvailable(LHS))
1097     if (const auto *SI = dyn_cast<BinaryOperator>(LHS))
1098       if (isa<ConstantInt>(SI->getOperand(1)))
1099         if (SI->getOpcode() == Instruction::Shl  ||
1100             SI->getOpcode() == Instruction::LShr ||
1101             SI->getOpcode() == Instruction::AShr   )
1102           std::swap(LHS, RHS);
1103
1104   unsigned LHSReg = getRegForValue(LHS);
1105   if (!LHSReg)
1106     return 0;
1107   bool LHSIsKill = hasTrivialKill(LHS);
1108
1109   if (NeedExtend)
1110     LHSReg = emitIntExt(SrcVT, LHSReg, RetVT, IsZExt);
1111
1112   unsigned ResultReg = 0;
1113   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1114     uint64_t Imm = IsZExt ? C->getZExtValue() : C->getSExtValue();
1115     if (C->isNegative())
1116       ResultReg = emitAddSub_ri(!UseAdd, RetVT, LHSReg, LHSIsKill, -Imm,
1117                                 SetFlags, WantResult);
1118     else
1119       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, Imm, SetFlags,
1120                                 WantResult);
1121   } else if (const auto *C = dyn_cast<Constant>(RHS))
1122     if (C->isNullValue())
1123       ResultReg = emitAddSub_ri(UseAdd, RetVT, LHSReg, LHSIsKill, 0, SetFlags,
1124                                 WantResult);
1125
1126   if (ResultReg)
1127     return ResultReg;
1128
1129   // Only extend the RHS within the instruction if there is a valid extend type.
1130   if (ExtendType != AArch64_AM::InvalidShiftExtend && RHS->hasOneUse() &&
1131       isValueAvailable(RHS)) {
1132     if (const auto *SI = dyn_cast<BinaryOperator>(RHS))
1133       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1)))
1134         if ((SI->getOpcode() == Instruction::Shl) && (C->getZExtValue() < 4)) {
1135           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1136           if (!RHSReg)
1137             return 0;
1138           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1139           return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1140                                RHSIsKill, ExtendType, C->getZExtValue(),
1141                                SetFlags, WantResult);
1142         }
1143     unsigned RHSReg = getRegForValue(RHS);
1144     if (!RHSReg)
1145       return 0;
1146     bool RHSIsKill = hasTrivialKill(RHS);
1147     return emitAddSub_rx(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1148                          ExtendType, 0, SetFlags, WantResult);
1149   }
1150
1151   // Check if the mul can be folded into the instruction.
1152   if (RHS->hasOneUse() && isValueAvailable(RHS))
1153     if (isMulPowOf2(RHS)) {
1154       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1155       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1156
1157       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1158         if (C->getValue().isPowerOf2())
1159           std::swap(MulLHS, MulRHS);
1160
1161       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1162       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1163       unsigned RHSReg = getRegForValue(MulLHS);
1164       if (!RHSReg)
1165         return 0;
1166       bool RHSIsKill = hasTrivialKill(MulLHS);
1167       return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1168                            AArch64_AM::LSL, ShiftVal, SetFlags, WantResult);
1169     }
1170
1171   // Check if the shift can be folded into the instruction.
1172   if (RHS->hasOneUse() && isValueAvailable(RHS))
1173     if (const auto *SI = dyn_cast<BinaryOperator>(RHS)) {
1174       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1175         AArch64_AM::ShiftExtendType ShiftType = AArch64_AM::InvalidShiftExtend;
1176         switch (SI->getOpcode()) {
1177         default: break;
1178         case Instruction::Shl:  ShiftType = AArch64_AM::LSL; break;
1179         case Instruction::LShr: ShiftType = AArch64_AM::LSR; break;
1180         case Instruction::AShr: ShiftType = AArch64_AM::ASR; break;
1181         }
1182         uint64_t ShiftVal = C->getZExtValue();
1183         if (ShiftType != AArch64_AM::InvalidShiftExtend) {
1184           unsigned RHSReg = getRegForValue(SI->getOperand(0));
1185           if (!RHSReg)
1186             return 0;
1187           bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1188           return emitAddSub_rs(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg,
1189                                RHSIsKill, ShiftType, ShiftVal, SetFlags,
1190                                WantResult);
1191         }
1192       }
1193     }
1194
1195   unsigned RHSReg = getRegForValue(RHS);
1196   if (!RHSReg)
1197     return 0;
1198   bool RHSIsKill = hasTrivialKill(RHS);
1199
1200   if (NeedExtend)
1201     RHSReg = emitIntExt(SrcVT, RHSReg, RetVT, IsZExt);
1202
1203   return emitAddSub_rr(UseAdd, RetVT, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1204                        SetFlags, WantResult);
1205 }
1206
1207 unsigned AArch64FastISel::emitAddSub_rr(bool UseAdd, MVT RetVT, unsigned LHSReg,
1208                                         bool LHSIsKill, unsigned RHSReg,
1209                                         bool RHSIsKill, bool SetFlags,
1210                                         bool WantResult) {
1211   assert(LHSReg && RHSReg && "Invalid register number.");
1212
1213   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1214     return 0;
1215
1216   static const unsigned OpcTable[2][2][2] = {
1217     { { AArch64::SUBWrr,  AArch64::SUBXrr  },
1218       { AArch64::ADDWrr,  AArch64::ADDXrr  }  },
1219     { { AArch64::SUBSWrr, AArch64::SUBSXrr },
1220       { AArch64::ADDSWrr, AArch64::ADDSXrr }  }
1221   };
1222   bool Is64Bit = RetVT == MVT::i64;
1223   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1224   const TargetRegisterClass *RC =
1225       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1226   unsigned ResultReg;
1227   if (WantResult)
1228     ResultReg = createResultReg(RC);
1229   else
1230     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1231
1232   const MCInstrDesc &II = TII.get(Opc);
1233   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1234   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1235   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1236       .addReg(LHSReg, getKillRegState(LHSIsKill))
1237       .addReg(RHSReg, getKillRegState(RHSIsKill));
1238   return ResultReg;
1239 }
1240
1241 unsigned AArch64FastISel::emitAddSub_ri(bool UseAdd, MVT RetVT, unsigned LHSReg,
1242                                         bool LHSIsKill, uint64_t Imm,
1243                                         bool SetFlags, bool WantResult) {
1244   assert(LHSReg && "Invalid register number.");
1245
1246   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1247     return 0;
1248
1249   unsigned ShiftImm;
1250   if (isUInt<12>(Imm))
1251     ShiftImm = 0;
1252   else if ((Imm & 0xfff000) == Imm) {
1253     ShiftImm = 12;
1254     Imm >>= 12;
1255   } else
1256     return 0;
1257
1258   static const unsigned OpcTable[2][2][2] = {
1259     { { AArch64::SUBWri,  AArch64::SUBXri  },
1260       { AArch64::ADDWri,  AArch64::ADDXri  }  },
1261     { { AArch64::SUBSWri, AArch64::SUBSXri },
1262       { AArch64::ADDSWri, AArch64::ADDSXri }  }
1263   };
1264   bool Is64Bit = RetVT == MVT::i64;
1265   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1266   const TargetRegisterClass *RC;
1267   if (SetFlags)
1268     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1269   else
1270     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1271   unsigned ResultReg;
1272   if (WantResult)
1273     ResultReg = createResultReg(RC);
1274   else
1275     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1276
1277   const MCInstrDesc &II = TII.get(Opc);
1278   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1279   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1280       .addReg(LHSReg, getKillRegState(LHSIsKill))
1281       .addImm(Imm)
1282       .addImm(getShifterImm(AArch64_AM::LSL, ShiftImm));
1283   return ResultReg;
1284 }
1285
1286 unsigned AArch64FastISel::emitAddSub_rs(bool UseAdd, MVT RetVT, unsigned LHSReg,
1287                                         bool LHSIsKill, unsigned RHSReg,
1288                                         bool RHSIsKill,
1289                                         AArch64_AM::ShiftExtendType ShiftType,
1290                                         uint64_t ShiftImm, bool SetFlags,
1291                                         bool WantResult) {
1292   assert(LHSReg && RHSReg && "Invalid register number.");
1293
1294   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1295     return 0;
1296
1297   static const unsigned OpcTable[2][2][2] = {
1298     { { AArch64::SUBWrs,  AArch64::SUBXrs  },
1299       { AArch64::ADDWrs,  AArch64::ADDXrs  }  },
1300     { { AArch64::SUBSWrs, AArch64::SUBSXrs },
1301       { AArch64::ADDSWrs, AArch64::ADDSXrs }  }
1302   };
1303   bool Is64Bit = RetVT == MVT::i64;
1304   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1305   const TargetRegisterClass *RC =
1306       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1307   unsigned ResultReg;
1308   if (WantResult)
1309     ResultReg = createResultReg(RC);
1310   else
1311     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1312
1313   const MCInstrDesc &II = TII.get(Opc);
1314   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1315   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1316   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1317       .addReg(LHSReg, getKillRegState(LHSIsKill))
1318       .addReg(RHSReg, getKillRegState(RHSIsKill))
1319       .addImm(getShifterImm(ShiftType, ShiftImm));
1320   return ResultReg;
1321 }
1322
1323 unsigned AArch64FastISel::emitAddSub_rx(bool UseAdd, MVT RetVT, unsigned LHSReg,
1324                                         bool LHSIsKill, unsigned RHSReg,
1325                                         bool RHSIsKill,
1326                                         AArch64_AM::ShiftExtendType ExtType,
1327                                         uint64_t ShiftImm, bool SetFlags,
1328                                         bool WantResult) {
1329   assert(LHSReg && RHSReg && "Invalid register number.");
1330
1331   if (RetVT != MVT::i32 && RetVT != MVT::i64)
1332     return 0;
1333
1334   static const unsigned OpcTable[2][2][2] = {
1335     { { AArch64::SUBWrx,  AArch64::SUBXrx  },
1336       { AArch64::ADDWrx,  AArch64::ADDXrx  }  },
1337     { { AArch64::SUBSWrx, AArch64::SUBSXrx },
1338       { AArch64::ADDSWrx, AArch64::ADDSXrx }  }
1339   };
1340   bool Is64Bit = RetVT == MVT::i64;
1341   unsigned Opc = OpcTable[SetFlags][UseAdd][Is64Bit];
1342   const TargetRegisterClass *RC = nullptr;
1343   if (SetFlags)
1344     RC = Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
1345   else
1346     RC = Is64Bit ? &AArch64::GPR64spRegClass : &AArch64::GPR32spRegClass;
1347   unsigned ResultReg;
1348   if (WantResult)
1349     ResultReg = createResultReg(RC);
1350   else
1351     ResultReg = Is64Bit ? AArch64::XZR : AArch64::WZR;
1352
1353   const MCInstrDesc &II = TII.get(Opc);
1354   LHSReg = constrainOperandRegClass(II, LHSReg, II.getNumDefs());
1355   RHSReg = constrainOperandRegClass(II, RHSReg, II.getNumDefs() + 1);
1356   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II, ResultReg)
1357       .addReg(LHSReg, getKillRegState(LHSIsKill))
1358       .addReg(RHSReg, getKillRegState(RHSIsKill))
1359       .addImm(getArithExtendImm(ExtType, ShiftImm));
1360   return ResultReg;
1361 }
1362
1363 bool AArch64FastISel::emitCmp(const Value *LHS, const Value *RHS, bool IsZExt) {
1364   Type *Ty = LHS->getType();
1365   EVT EVT = TLI.getValueType(Ty, true);
1366   if (!EVT.isSimple())
1367     return false;
1368   MVT VT = EVT.getSimpleVT();
1369
1370   switch (VT.SimpleTy) {
1371   default:
1372     return false;
1373   case MVT::i1:
1374   case MVT::i8:
1375   case MVT::i16:
1376   case MVT::i32:
1377   case MVT::i64:
1378     return emitICmp(VT, LHS, RHS, IsZExt);
1379   case MVT::f32:
1380   case MVT::f64:
1381     return emitFCmp(VT, LHS, RHS);
1382   }
1383 }
1384
1385 bool AArch64FastISel::emitICmp(MVT RetVT, const Value *LHS, const Value *RHS,
1386                                bool IsZExt) {
1387   return emitSub(RetVT, LHS, RHS, /*SetFlags=*/true, /*WantResult=*/false,
1388                  IsZExt) != 0;
1389 }
1390
1391 bool AArch64FastISel::emitICmp_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1392                                   uint64_t Imm) {
1393   return emitAddSub_ri(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, Imm,
1394                        /*SetFlags=*/true, /*WantResult=*/false) != 0;
1395 }
1396
1397 bool AArch64FastISel::emitFCmp(MVT RetVT, const Value *LHS, const Value *RHS) {
1398   if (RetVT != MVT::f32 && RetVT != MVT::f64)
1399     return false;
1400
1401   // Check to see if the 2nd operand is a constant that we can encode directly
1402   // in the compare.
1403   bool UseImm = false;
1404   if (const auto *CFP = dyn_cast<ConstantFP>(RHS))
1405     if (CFP->isZero() && !CFP->isNegative())
1406       UseImm = true;
1407
1408   unsigned LHSReg = getRegForValue(LHS);
1409   if (!LHSReg)
1410     return false;
1411   bool LHSIsKill = hasTrivialKill(LHS);
1412
1413   if (UseImm) {
1414     unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDri : AArch64::FCMPSri;
1415     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1416         .addReg(LHSReg, getKillRegState(LHSIsKill));
1417     return true;
1418   }
1419
1420   unsigned RHSReg = getRegForValue(RHS);
1421   if (!RHSReg)
1422     return false;
1423   bool RHSIsKill = hasTrivialKill(RHS);
1424
1425   unsigned Opc = (RetVT == MVT::f64) ? AArch64::FCMPDrr : AArch64::FCMPSrr;
1426   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
1427       .addReg(LHSReg, getKillRegState(LHSIsKill))
1428       .addReg(RHSReg, getKillRegState(RHSIsKill));
1429   return true;
1430 }
1431
1432 unsigned AArch64FastISel::emitAdd(MVT RetVT, const Value *LHS, const Value *RHS,
1433                                   bool SetFlags, bool WantResult, bool IsZExt) {
1434   return emitAddSub(/*UseAdd=*/true, RetVT, LHS, RHS, SetFlags, WantResult,
1435                     IsZExt);
1436 }
1437
1438 /// \brief This method is a wrapper to simplify add emission.
1439 ///
1440 /// First try to emit an add with an immediate operand using emitAddSub_ri. If
1441 /// that fails, then try to materialize the immediate into a register and use
1442 /// emitAddSub_rr instead.
1443 unsigned AArch64FastISel::emitAdd_ri_(MVT VT, unsigned Op0, bool Op0IsKill,
1444                                       int64_t Imm) {
1445   unsigned ResultReg;
1446   if (Imm < 0)
1447     ResultReg = emitAddSub_ri(false, VT, Op0, Op0IsKill, -Imm);
1448   else
1449     ResultReg = emitAddSub_ri(true, VT, Op0, Op0IsKill, Imm);
1450
1451   if (ResultReg)
1452     return ResultReg;
1453
1454   unsigned CReg = fastEmit_i(VT, VT, ISD::Constant, Imm);
1455   if (!CReg)
1456     return 0;
1457
1458   ResultReg = emitAddSub_rr(true, VT, Op0, Op0IsKill, CReg, true);
1459   return ResultReg;
1460 }
1461
1462 unsigned AArch64FastISel::emitSub(MVT RetVT, const Value *LHS, const Value *RHS,
1463                                   bool SetFlags, bool WantResult, bool IsZExt) {
1464   return emitAddSub(/*UseAdd=*/false, RetVT, LHS, RHS, SetFlags, WantResult,
1465                     IsZExt);
1466 }
1467
1468 unsigned AArch64FastISel::emitSubs_rr(MVT RetVT, unsigned LHSReg,
1469                                       bool LHSIsKill, unsigned RHSReg,
1470                                       bool RHSIsKill, bool WantResult) {
1471   return emitAddSub_rr(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1472                        RHSIsKill, /*SetFlags=*/true, WantResult);
1473 }
1474
1475 unsigned AArch64FastISel::emitSubs_rs(MVT RetVT, unsigned LHSReg,
1476                                       bool LHSIsKill, unsigned RHSReg,
1477                                       bool RHSIsKill,
1478                                       AArch64_AM::ShiftExtendType ShiftType,
1479                                       uint64_t ShiftImm, bool WantResult) {
1480   return emitAddSub_rs(/*UseAdd=*/false, RetVT, LHSReg, LHSIsKill, RHSReg,
1481                        RHSIsKill, ShiftType, ShiftImm, /*SetFlags=*/true,
1482                        WantResult);
1483 }
1484
1485 unsigned AArch64FastISel::emitLogicalOp(unsigned ISDOpc, MVT RetVT,
1486                                         const Value *LHS, const Value *RHS) {
1487   // Canonicalize immediates to the RHS first.
1488   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS))
1489     std::swap(LHS, RHS);
1490
1491   // Canonicalize mul by power-of-2 to the RHS.
1492   if (LHS->hasOneUse() && isValueAvailable(LHS))
1493     if (isMulPowOf2(LHS))
1494       std::swap(LHS, RHS);
1495
1496   // Canonicalize shift immediate to the RHS.
1497   if (LHS->hasOneUse() && isValueAvailable(LHS))
1498     if (const auto *SI = dyn_cast<ShlOperator>(LHS))
1499       if (isa<ConstantInt>(SI->getOperand(1)))
1500         std::swap(LHS, RHS);
1501
1502   unsigned LHSReg = getRegForValue(LHS);
1503   if (!LHSReg)
1504     return 0;
1505   bool LHSIsKill = hasTrivialKill(LHS);
1506
1507   unsigned ResultReg = 0;
1508   if (const auto *C = dyn_cast<ConstantInt>(RHS)) {
1509     uint64_t Imm = C->getZExtValue();
1510     ResultReg = emitLogicalOp_ri(ISDOpc, RetVT, LHSReg, LHSIsKill, Imm);
1511   }
1512   if (ResultReg)
1513     return ResultReg;
1514
1515   // Check if the mul can be folded into the instruction.
1516   if (RHS->hasOneUse() && isValueAvailable(RHS))
1517     if (isMulPowOf2(RHS)) {
1518       const Value *MulLHS = cast<MulOperator>(RHS)->getOperand(0);
1519       const Value *MulRHS = cast<MulOperator>(RHS)->getOperand(1);
1520
1521       if (const auto *C = dyn_cast<ConstantInt>(MulLHS))
1522         if (C->getValue().isPowerOf2())
1523           std::swap(MulLHS, MulRHS);
1524
1525       assert(isa<ConstantInt>(MulRHS) && "Expected a ConstantInt.");
1526       uint64_t ShiftVal = cast<ConstantInt>(MulRHS)->getValue().logBase2();
1527
1528       unsigned RHSReg = getRegForValue(MulLHS);
1529       if (!RHSReg)
1530         return 0;
1531       bool RHSIsKill = hasTrivialKill(MulLHS);
1532       return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1533                               RHSIsKill, ShiftVal);
1534     }
1535
1536   // Check if the shift can be folded into the instruction.
1537   if (RHS->hasOneUse() && isValueAvailable(RHS))
1538     if (const auto *SI = dyn_cast<ShlOperator>(RHS))
1539       if (const auto *C = dyn_cast<ConstantInt>(SI->getOperand(1))) {
1540         uint64_t ShiftVal = C->getZExtValue();
1541         unsigned RHSReg = getRegForValue(SI->getOperand(0));
1542         if (!RHSReg)
1543           return 0;
1544         bool RHSIsKill = hasTrivialKill(SI->getOperand(0));
1545         return emitLogicalOp_rs(ISDOpc, RetVT, LHSReg, LHSIsKill, RHSReg,
1546                                 RHSIsKill, ShiftVal);
1547       }
1548
1549   unsigned RHSReg = getRegForValue(RHS);
1550   if (!RHSReg)
1551     return 0;
1552   bool RHSIsKill = hasTrivialKill(RHS);
1553
1554   MVT VT = std::max(MVT::i32, RetVT.SimpleTy);
1555   ResultReg = fastEmit_rr(VT, VT, ISDOpc, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
1556   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1557     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1558     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1559   }
1560   return ResultReg;
1561 }
1562
1563 unsigned AArch64FastISel::emitLogicalOp_ri(unsigned ISDOpc, MVT RetVT,
1564                                            unsigned LHSReg, bool LHSIsKill,
1565                                            uint64_t Imm) {
1566   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1567          "ISD nodes are not consecutive!");
1568   static const unsigned OpcTable[3][2] = {
1569     { AArch64::ANDWri, AArch64::ANDXri },
1570     { AArch64::ORRWri, AArch64::ORRXri },
1571     { AArch64::EORWri, AArch64::EORXri }
1572   };
1573   const TargetRegisterClass *RC;
1574   unsigned Opc;
1575   unsigned RegSize;
1576   switch (RetVT.SimpleTy) {
1577   default:
1578     return 0;
1579   case MVT::i1:
1580   case MVT::i8:
1581   case MVT::i16:
1582   case MVT::i32: {
1583     unsigned Idx = ISDOpc - ISD::AND;
1584     Opc = OpcTable[Idx][0];
1585     RC = &AArch64::GPR32spRegClass;
1586     RegSize = 32;
1587     break;
1588   }
1589   case MVT::i64:
1590     Opc = OpcTable[ISDOpc - ISD::AND][1];
1591     RC = &AArch64::GPR64spRegClass;
1592     RegSize = 64;
1593     break;
1594   }
1595
1596   if (!AArch64_AM::isLogicalImmediate(Imm, RegSize))
1597     return 0;
1598
1599   unsigned ResultReg =
1600       fastEmitInst_ri(Opc, RC, LHSReg, LHSIsKill,
1601                       AArch64_AM::encodeLogicalImmediate(Imm, RegSize));
1602   if (RetVT >= MVT::i8 && RetVT <= MVT::i16 && ISDOpc != ISD::AND) {
1603     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1604     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1605   }
1606   return ResultReg;
1607 }
1608
1609 unsigned AArch64FastISel::emitLogicalOp_rs(unsigned ISDOpc, MVT RetVT,
1610                                            unsigned LHSReg, bool LHSIsKill,
1611                                            unsigned RHSReg, bool RHSIsKill,
1612                                            uint64_t ShiftImm) {
1613   assert((ISD::AND + 1 == ISD::OR) && (ISD::AND + 2 == ISD::XOR) &&
1614          "ISD nodes are not consecutive!");
1615   static const unsigned OpcTable[3][2] = {
1616     { AArch64::ANDWrs, AArch64::ANDXrs },
1617     { AArch64::ORRWrs, AArch64::ORRXrs },
1618     { AArch64::EORWrs, AArch64::EORXrs }
1619   };
1620   const TargetRegisterClass *RC;
1621   unsigned Opc;
1622   switch (RetVT.SimpleTy) {
1623   default:
1624     return 0;
1625   case MVT::i1:
1626   case MVT::i8:
1627   case MVT::i16:
1628   case MVT::i32:
1629     Opc = OpcTable[ISDOpc - ISD::AND][0];
1630     RC = &AArch64::GPR32RegClass;
1631     break;
1632   case MVT::i64:
1633     Opc = OpcTable[ISDOpc - ISD::AND][1];
1634     RC = &AArch64::GPR64RegClass;
1635     break;
1636   }
1637   unsigned ResultReg =
1638       fastEmitInst_rri(Opc, RC, LHSReg, LHSIsKill, RHSReg, RHSIsKill,
1639                        AArch64_AM::getShifterImm(AArch64_AM::LSL, ShiftImm));
1640   if (RetVT >= MVT::i8 && RetVT <= MVT::i16) {
1641     uint64_t Mask = (RetVT == MVT::i8) ? 0xff : 0xffff;
1642     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
1643   }
1644   return ResultReg;
1645 }
1646
1647 unsigned AArch64FastISel::emitAnd_ri(MVT RetVT, unsigned LHSReg, bool LHSIsKill,
1648                                      uint64_t Imm) {
1649   return emitLogicalOp_ri(ISD::AND, RetVT, LHSReg, LHSIsKill, Imm);
1650 }
1651
1652 unsigned AArch64FastISel::emitLoad(MVT VT, MVT RetVT, Address Addr,
1653                                    bool WantZExt, MachineMemOperand *MMO) {
1654   // Simplify this down to something we can handle.
1655   if (!simplifyAddress(Addr, VT))
1656     return 0;
1657
1658   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1659   if (!ScaleFactor)
1660     llvm_unreachable("Unexpected value type.");
1661
1662   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1663   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1664   bool UseScaled = true;
1665   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1666     UseScaled = false;
1667     ScaleFactor = 1;
1668   }
1669
1670   static const unsigned GPOpcTable[2][8][4] = {
1671     // Sign-extend.
1672     { { AArch64::LDURSBWi,  AArch64::LDURSHWi,  AArch64::LDURWi,
1673         AArch64::LDURXi  },
1674       { AArch64::LDURSBXi,  AArch64::LDURSHXi,  AArch64::LDURSWi,
1675         AArch64::LDURXi  },
1676       { AArch64::LDRSBWui,  AArch64::LDRSHWui,  AArch64::LDRWui,
1677         AArch64::LDRXui  },
1678       { AArch64::LDRSBXui,  AArch64::LDRSHXui,  AArch64::LDRSWui,
1679         AArch64::LDRXui  },
1680       { AArch64::LDRSBWroX, AArch64::LDRSHWroX, AArch64::LDRWroX,
1681         AArch64::LDRXroX },
1682       { AArch64::LDRSBXroX, AArch64::LDRSHXroX, AArch64::LDRSWroX,
1683         AArch64::LDRXroX },
1684       { AArch64::LDRSBWroW, AArch64::LDRSHWroW, AArch64::LDRWroW,
1685         AArch64::LDRXroW },
1686       { AArch64::LDRSBXroW, AArch64::LDRSHXroW, AArch64::LDRSWroW,
1687         AArch64::LDRXroW }
1688     },
1689     // Zero-extend.
1690     { { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1691         AArch64::LDURXi  },
1692       { AArch64::LDURBBi,   AArch64::LDURHHi,   AArch64::LDURWi,
1693         AArch64::LDURXi  },
1694       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1695         AArch64::LDRXui  },
1696       { AArch64::LDRBBui,   AArch64::LDRHHui,   AArch64::LDRWui,
1697         AArch64::LDRXui  },
1698       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1699         AArch64::LDRXroX },
1700       { AArch64::LDRBBroX,  AArch64::LDRHHroX,  AArch64::LDRWroX,
1701         AArch64::LDRXroX },
1702       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1703         AArch64::LDRXroW },
1704       { AArch64::LDRBBroW,  AArch64::LDRHHroW,  AArch64::LDRWroW,
1705         AArch64::LDRXroW }
1706     }
1707   };
1708
1709   static const unsigned FPOpcTable[4][2] = {
1710     { AArch64::LDURSi,  AArch64::LDURDi  },
1711     { AArch64::LDRSui,  AArch64::LDRDui  },
1712     { AArch64::LDRSroX, AArch64::LDRDroX },
1713     { AArch64::LDRSroW, AArch64::LDRDroW }
1714   };
1715
1716   unsigned Opc;
1717   const TargetRegisterClass *RC;
1718   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1719                       Addr.getOffsetReg();
1720   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1721   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1722       Addr.getExtendType() == AArch64_AM::SXTW)
1723     Idx++;
1724
1725   bool IsRet64Bit = RetVT == MVT::i64;
1726   switch (VT.SimpleTy) {
1727   default:
1728     llvm_unreachable("Unexpected value type.");
1729   case MVT::i1: // Intentional fall-through.
1730   case MVT::i8:
1731     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][0];
1732     RC = (IsRet64Bit && !WantZExt) ?
1733              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1734     break;
1735   case MVT::i16:
1736     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][1];
1737     RC = (IsRet64Bit && !WantZExt) ?
1738              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1739     break;
1740   case MVT::i32:
1741     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][2];
1742     RC = (IsRet64Bit && !WantZExt) ?
1743              &AArch64::GPR64RegClass: &AArch64::GPR32RegClass;
1744     break;
1745   case MVT::i64:
1746     Opc = GPOpcTable[WantZExt][2 * Idx + IsRet64Bit][3];
1747     RC = &AArch64::GPR64RegClass;
1748     break;
1749   case MVT::f32:
1750     Opc = FPOpcTable[Idx][0];
1751     RC = &AArch64::FPR32RegClass;
1752     break;
1753   case MVT::f64:
1754     Opc = FPOpcTable[Idx][1];
1755     RC = &AArch64::FPR64RegClass;
1756     break;
1757   }
1758
1759   // Create the base instruction, then add the operands.
1760   unsigned ResultReg = createResultReg(RC);
1761   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1762                                     TII.get(Opc), ResultReg);
1763   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOLoad, ScaleFactor, MMO);
1764
1765   // Loading an i1 requires special handling.
1766   if (VT == MVT::i1) {
1767     unsigned ANDReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, 1);
1768     assert(ANDReg && "Unexpected AND instruction emission failure.");
1769     ResultReg = ANDReg;
1770   }
1771
1772   // For zero-extending loads to 64bit we emit a 32bit load and then convert
1773   // the 32bit reg to a 64bit reg.
1774   if (WantZExt && RetVT == MVT::i64 && VT <= MVT::i32) {
1775     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
1776     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
1777             TII.get(AArch64::SUBREG_TO_REG), Reg64)
1778         .addImm(0)
1779         .addReg(ResultReg, getKillRegState(true))
1780         .addImm(AArch64::sub_32);
1781     ResultReg = Reg64;
1782   }
1783   return ResultReg;
1784 }
1785
1786 bool AArch64FastISel::selectAddSub(const Instruction *I) {
1787   MVT VT;
1788   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1789     return false;
1790
1791   if (VT.isVector())
1792     return selectOperator(I, I->getOpcode());
1793
1794   unsigned ResultReg;
1795   switch (I->getOpcode()) {
1796   default:
1797     llvm_unreachable("Unexpected instruction.");
1798   case Instruction::Add:
1799     ResultReg = emitAdd(VT, I->getOperand(0), I->getOperand(1));
1800     break;
1801   case Instruction::Sub:
1802     ResultReg = emitSub(VT, I->getOperand(0), I->getOperand(1));
1803     break;
1804   }
1805   if (!ResultReg)
1806     return false;
1807
1808   updateValueMap(I, ResultReg);
1809   return true;
1810 }
1811
1812 bool AArch64FastISel::selectLogicalOp(const Instruction *I) {
1813   MVT VT;
1814   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
1815     return false;
1816
1817   if (VT.isVector())
1818     return selectOperator(I, I->getOpcode());
1819
1820   unsigned ResultReg;
1821   switch (I->getOpcode()) {
1822   default:
1823     llvm_unreachable("Unexpected instruction.");
1824   case Instruction::And:
1825     ResultReg = emitLogicalOp(ISD::AND, VT, I->getOperand(0), I->getOperand(1));
1826     break;
1827   case Instruction::Or:
1828     ResultReg = emitLogicalOp(ISD::OR, VT, I->getOperand(0), I->getOperand(1));
1829     break;
1830   case Instruction::Xor:
1831     ResultReg = emitLogicalOp(ISD::XOR, VT, I->getOperand(0), I->getOperand(1));
1832     break;
1833   }
1834   if (!ResultReg)
1835     return false;
1836
1837   updateValueMap(I, ResultReg);
1838   return true;
1839 }
1840
1841 bool AArch64FastISel::selectLoad(const Instruction *I) {
1842   MVT VT;
1843   // Verify we have a legal type before going any further.  Currently, we handle
1844   // simple types that will directly fit in a register (i32/f32/i64/f64) or
1845   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
1846   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true) ||
1847       cast<LoadInst>(I)->isAtomic())
1848     return false;
1849
1850   // See if we can handle this address.
1851   Address Addr;
1852   if (!computeAddress(I->getOperand(0), Addr, I->getType()))
1853     return false;
1854
1855   // Fold the following sign-/zero-extend into the load instruction.
1856   bool WantZExt = true;
1857   MVT RetVT = VT;
1858   const Value *IntExtVal = nullptr;
1859   if (I->hasOneUse()) {
1860     if (const auto *ZE = dyn_cast<ZExtInst>(I->use_begin()->getUser())) {
1861       if (isTypeSupported(ZE->getType(), RetVT))
1862         IntExtVal = ZE;
1863       else
1864         RetVT = VT;
1865     } else if (const auto *SE = dyn_cast<SExtInst>(I->use_begin()->getUser())) {
1866       if (isTypeSupported(SE->getType(), RetVT))
1867         IntExtVal = SE;
1868       else
1869         RetVT = VT;
1870       WantZExt = false;
1871     }
1872   }
1873
1874   unsigned ResultReg =
1875       emitLoad(VT, RetVT, Addr, WantZExt, createMachineMemOperandFor(I));
1876   if (!ResultReg)
1877     return false;
1878
1879   // There are a few different cases we have to handle, because the load or the
1880   // sign-/zero-extend might not be selected by FastISel if we fall-back to
1881   // SelectionDAG. There is also an ordering issue when both instructions are in
1882   // different basic blocks.
1883   // 1.) The load instruction is selected by FastISel, but the integer extend
1884   //     not. This usually happens when the integer extend is in a different
1885   //     basic block and SelectionDAG took over for that basic block.
1886   // 2.) The load instruction is selected before the integer extend. This only
1887   //     happens when the integer extend is in a different basic block.
1888   // 3.) The load instruction is selected by SelectionDAG and the integer extend
1889   //     by FastISel. This happens if there are instructions between the load
1890   //     and the integer extend that couldn't be selected by FastISel.
1891   if (IntExtVal) {
1892     // The integer extend hasn't been emitted yet. FastISel or SelectionDAG
1893     // could select it. Emit a copy to subreg if necessary. FastISel will remove
1894     // it when it selects the integer extend.
1895     unsigned Reg = lookUpRegForValue(IntExtVal);
1896     if (!Reg) {
1897       if (RetVT == MVT::i64 && VT <= MVT::i32) {
1898         if (WantZExt) {
1899           // Delete the last emitted instruction from emitLoad (SUBREG_TO_REG).
1900           std::prev(FuncInfo.InsertPt)->eraseFromParent();
1901           ResultReg = std::prev(FuncInfo.InsertPt)->getOperand(0).getReg();
1902         } else
1903           ResultReg = fastEmitInst_extractsubreg(MVT::i32, ResultReg,
1904                                                  /*IsKill=*/true,
1905                                                  AArch64::sub_32);
1906       }
1907       updateValueMap(I, ResultReg);
1908       return true;
1909     }
1910
1911     // The integer extend has already been emitted - delete all the instructions
1912     // that have been emitted by the integer extend lowering code and use the
1913     // result from the load instruction directly.
1914     while (Reg) {
1915       auto *MI = MRI.getUniqueVRegDef(Reg);
1916       if (!MI)
1917         break;
1918       Reg = 0;
1919       for (auto &Opnd : MI->uses()) {
1920         if (Opnd.isReg()) {
1921           Reg = Opnd.getReg();
1922           break;
1923         }
1924       }
1925       MI->eraseFromParent();
1926     }
1927     updateValueMap(IntExtVal, ResultReg);
1928     return true;
1929   }
1930
1931   updateValueMap(I, ResultReg);
1932   return true;
1933 }
1934
1935 bool AArch64FastISel::emitStore(MVT VT, unsigned SrcReg, Address Addr,
1936                                 MachineMemOperand *MMO) {
1937   // Simplify this down to something we can handle.
1938   if (!simplifyAddress(Addr, VT))
1939     return false;
1940
1941   unsigned ScaleFactor = getImplicitScaleFactor(VT);
1942   if (!ScaleFactor)
1943     llvm_unreachable("Unexpected value type.");
1944
1945   // Negative offsets require unscaled, 9-bit, signed immediate offsets.
1946   // Otherwise, we try using scaled, 12-bit, unsigned immediate offsets.
1947   bool UseScaled = true;
1948   if ((Addr.getOffset() < 0) || (Addr.getOffset() & (ScaleFactor - 1))) {
1949     UseScaled = false;
1950     ScaleFactor = 1;
1951   }
1952
1953   static const unsigned OpcTable[4][6] = {
1954     { AArch64::STURBBi,  AArch64::STURHHi,  AArch64::STURWi,  AArch64::STURXi,
1955       AArch64::STURSi,   AArch64::STURDi },
1956     { AArch64::STRBBui,  AArch64::STRHHui,  AArch64::STRWui,  AArch64::STRXui,
1957       AArch64::STRSui,   AArch64::STRDui },
1958     { AArch64::STRBBroX, AArch64::STRHHroX, AArch64::STRWroX, AArch64::STRXroX,
1959       AArch64::STRSroX,  AArch64::STRDroX },
1960     { AArch64::STRBBroW, AArch64::STRHHroW, AArch64::STRWroW, AArch64::STRXroW,
1961       AArch64::STRSroW,  AArch64::STRDroW }
1962   };
1963
1964   unsigned Opc;
1965   bool VTIsi1 = false;
1966   bool UseRegOffset = Addr.isRegBase() && !Addr.getOffset() && Addr.getReg() &&
1967                       Addr.getOffsetReg();
1968   unsigned Idx = UseRegOffset ? 2 : UseScaled ? 1 : 0;
1969   if (Addr.getExtendType() == AArch64_AM::UXTW ||
1970       Addr.getExtendType() == AArch64_AM::SXTW)
1971     Idx++;
1972
1973   switch (VT.SimpleTy) {
1974   default: llvm_unreachable("Unexpected value type.");
1975   case MVT::i1:  VTIsi1 = true;
1976   case MVT::i8:  Opc = OpcTable[Idx][0]; break;
1977   case MVT::i16: Opc = OpcTable[Idx][1]; break;
1978   case MVT::i32: Opc = OpcTable[Idx][2]; break;
1979   case MVT::i64: Opc = OpcTable[Idx][3]; break;
1980   case MVT::f32: Opc = OpcTable[Idx][4]; break;
1981   case MVT::f64: Opc = OpcTable[Idx][5]; break;
1982   }
1983
1984   // Storing an i1 requires special handling.
1985   if (VTIsi1 && SrcReg != AArch64::WZR) {
1986     unsigned ANDReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
1987     assert(ANDReg && "Unexpected AND instruction emission failure.");
1988     SrcReg = ANDReg;
1989   }
1990   // Create the base instruction, then add the operands.
1991   const MCInstrDesc &II = TII.get(Opc);
1992   SrcReg = constrainOperandRegClass(II, SrcReg, II.getNumDefs());
1993   MachineInstrBuilder MIB =
1994       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(SrcReg);
1995   addLoadStoreOperands(Addr, MIB, MachineMemOperand::MOStore, ScaleFactor, MMO);
1996
1997   return true;
1998 }
1999
2000 bool AArch64FastISel::selectStore(const Instruction *I) {
2001   MVT VT;
2002   const Value *Op0 = I->getOperand(0);
2003   // Verify we have a legal type before going any further.  Currently, we handle
2004   // simple types that will directly fit in a register (i32/f32/i64/f64) or
2005   // those that can be sign or zero-extended to a basic operation (i1/i8/i16).
2006   if (!isTypeSupported(Op0->getType(), VT, /*IsVectorAllowed=*/true) ||
2007       cast<StoreInst>(I)->isAtomic())
2008     return false;
2009
2010   // Get the value to be stored into a register. Use the zero register directly
2011   // when possible to avoid an unnecessary copy and a wasted register.
2012   unsigned SrcReg = 0;
2013   if (const auto *CI = dyn_cast<ConstantInt>(Op0)) {
2014     if (CI->isZero())
2015       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2016   } else if (const auto *CF = dyn_cast<ConstantFP>(Op0)) {
2017     if (CF->isZero() && !CF->isNegative()) {
2018       VT = MVT::getIntegerVT(VT.getSizeInBits());
2019       SrcReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
2020     }
2021   }
2022
2023   if (!SrcReg)
2024     SrcReg = getRegForValue(Op0);
2025
2026   if (!SrcReg)
2027     return false;
2028
2029   // See if we can handle this address.
2030   Address Addr;
2031   if (!computeAddress(I->getOperand(1), Addr, I->getOperand(0)->getType()))
2032     return false;
2033
2034   if (!emitStore(VT, SrcReg, Addr, createMachineMemOperandFor(I)))
2035     return false;
2036   return true;
2037 }
2038
2039 static AArch64CC::CondCode getCompareCC(CmpInst::Predicate Pred) {
2040   switch (Pred) {
2041   case CmpInst::FCMP_ONE:
2042   case CmpInst::FCMP_UEQ:
2043   default:
2044     // AL is our "false" for now. The other two need more compares.
2045     return AArch64CC::AL;
2046   case CmpInst::ICMP_EQ:
2047   case CmpInst::FCMP_OEQ:
2048     return AArch64CC::EQ;
2049   case CmpInst::ICMP_SGT:
2050   case CmpInst::FCMP_OGT:
2051     return AArch64CC::GT;
2052   case CmpInst::ICMP_SGE:
2053   case CmpInst::FCMP_OGE:
2054     return AArch64CC::GE;
2055   case CmpInst::ICMP_UGT:
2056   case CmpInst::FCMP_UGT:
2057     return AArch64CC::HI;
2058   case CmpInst::FCMP_OLT:
2059     return AArch64CC::MI;
2060   case CmpInst::ICMP_ULE:
2061   case CmpInst::FCMP_OLE:
2062     return AArch64CC::LS;
2063   case CmpInst::FCMP_ORD:
2064     return AArch64CC::VC;
2065   case CmpInst::FCMP_UNO:
2066     return AArch64CC::VS;
2067   case CmpInst::FCMP_UGE:
2068     return AArch64CC::PL;
2069   case CmpInst::ICMP_SLT:
2070   case CmpInst::FCMP_ULT:
2071     return AArch64CC::LT;
2072   case CmpInst::ICMP_SLE:
2073   case CmpInst::FCMP_ULE:
2074     return AArch64CC::LE;
2075   case CmpInst::FCMP_UNE:
2076   case CmpInst::ICMP_NE:
2077     return AArch64CC::NE;
2078   case CmpInst::ICMP_UGE:
2079     return AArch64CC::HS;
2080   case CmpInst::ICMP_ULT:
2081     return AArch64CC::LO;
2082   }
2083 }
2084
2085 /// \brief Try to emit a combined compare-and-branch instruction.
2086 bool AArch64FastISel::emitCompareAndBranch(const BranchInst *BI) {
2087   assert(isa<CmpInst>(BI->getCondition()) && "Expected cmp instruction");
2088   const CmpInst *CI = cast<CmpInst>(BI->getCondition());
2089   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2090
2091   const Value *LHS = CI->getOperand(0);
2092   const Value *RHS = CI->getOperand(1);
2093
2094   MVT VT;
2095   if (!isTypeSupported(LHS->getType(), VT))
2096     return false;
2097
2098   unsigned BW = VT.getSizeInBits();
2099   if (BW > 64)
2100     return false;
2101
2102   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2103   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2104
2105   // Try to take advantage of fallthrough opportunities.
2106   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2107     std::swap(TBB, FBB);
2108     Predicate = CmpInst::getInversePredicate(Predicate);
2109   }
2110
2111   int TestBit = -1;
2112   bool IsCmpNE;
2113   if ((Predicate == CmpInst::ICMP_EQ) || (Predicate == CmpInst::ICMP_NE)) {
2114     if (const auto *C = dyn_cast<Constant>(LHS))
2115       if (C->isNullValue())
2116         std::swap(LHS, RHS);
2117
2118     if (!isa<Constant>(RHS))
2119       return false;
2120
2121     if (!cast<Constant>(RHS)->isNullValue())
2122       return false;
2123
2124     if (const auto *AI = dyn_cast<BinaryOperator>(LHS))
2125       if (AI->getOpcode() == Instruction::And && isValueAvailable(AI)) {
2126         const Value *AndLHS = AI->getOperand(0);
2127         const Value *AndRHS = AI->getOperand(1);
2128
2129         if (const auto *C = dyn_cast<ConstantInt>(AndLHS))
2130           if (C->getValue().isPowerOf2())
2131             std::swap(AndLHS, AndRHS);
2132
2133         if (const auto *C = dyn_cast<ConstantInt>(AndRHS))
2134           if (C->getValue().isPowerOf2()) {
2135             TestBit = C->getValue().logBase2();
2136             LHS = AndLHS;
2137           }
2138       }
2139
2140     if (VT == MVT::i1)
2141       TestBit = 0;
2142
2143     IsCmpNE = Predicate == CmpInst::ICMP_NE;
2144   } else if (Predicate == CmpInst::ICMP_SLT) {
2145     if (!isa<Constant>(RHS))
2146       return false;
2147
2148     if (!cast<Constant>(RHS)->isNullValue())
2149       return false;
2150
2151     TestBit = BW - 1;
2152     IsCmpNE = true;
2153   } else if (Predicate == CmpInst::ICMP_SGT) {
2154     if (!isa<ConstantInt>(RHS))
2155       return false;
2156
2157     if (cast<ConstantInt>(RHS)->getValue() != -1)
2158       return false;
2159
2160     TestBit = BW - 1;
2161     IsCmpNE = false;
2162   } else
2163     return false;
2164
2165   static const unsigned OpcTable[2][2][2] = {
2166     { {AArch64::CBZW,  AArch64::CBZX },
2167       {AArch64::CBNZW, AArch64::CBNZX} },
2168     { {AArch64::TBZW,  AArch64::TBZX },
2169       {AArch64::TBNZW, AArch64::TBNZX} }
2170   };
2171
2172   bool IsBitTest = TestBit != -1;
2173   bool Is64Bit = BW == 64;
2174   if (TestBit < 32 && TestBit >= 0)
2175     Is64Bit = false;
2176
2177   unsigned Opc = OpcTable[IsBitTest][IsCmpNE][Is64Bit];
2178   const MCInstrDesc &II = TII.get(Opc);
2179
2180   unsigned SrcReg = getRegForValue(LHS);
2181   if (!SrcReg)
2182     return false;
2183   bool SrcIsKill = hasTrivialKill(LHS);
2184
2185   if (BW == 64 && !Is64Bit)
2186     SrcReg = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
2187                                         AArch64::sub_32);
2188
2189   if ((BW < 32) && !IsBitTest)
2190     SrcReg = emitIntExt(VT, SrcReg, MVT::i32, /*IsZExt=*/true);
2191
2192   // Emit the combined compare and branch instruction.
2193   SrcReg = constrainOperandRegClass(II, SrcReg,  II.getNumDefs());
2194   MachineInstrBuilder MIB =
2195       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc))
2196           .addReg(SrcReg, getKillRegState(SrcIsKill));
2197   if (IsBitTest)
2198     MIB.addImm(TestBit);
2199   MIB.addMBB(TBB);
2200
2201   // Obtain the branch weight and add the TrueBB to the successor list.
2202   uint32_t BranchWeight = 0;
2203   if (FuncInfo.BPI)
2204     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2205                                                TBB->getBasicBlock());
2206   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2207   fastEmitBranch(FBB, DbgLoc);
2208
2209   return true;
2210 }
2211
2212 bool AArch64FastISel::selectBranch(const Instruction *I) {
2213   const BranchInst *BI = cast<BranchInst>(I);
2214   if (BI->isUnconditional()) {
2215     MachineBasicBlock *MSucc = FuncInfo.MBBMap[BI->getSuccessor(0)];
2216     fastEmitBranch(MSucc, BI->getDebugLoc());
2217     return true;
2218   }
2219
2220   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
2221   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
2222
2223   AArch64CC::CondCode CC = AArch64CC::NE;
2224   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
2225     if (CI->hasOneUse() && isValueAvailable(CI)) {
2226       // Try to optimize or fold the cmp.
2227       CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2228       switch (Predicate) {
2229       default:
2230         break;
2231       case CmpInst::FCMP_FALSE:
2232         fastEmitBranch(FBB, DbgLoc);
2233         return true;
2234       case CmpInst::FCMP_TRUE:
2235         fastEmitBranch(TBB, DbgLoc);
2236         return true;
2237       }
2238
2239       // Try to emit a combined compare-and-branch first.
2240       if (emitCompareAndBranch(BI))
2241         return true;
2242
2243       // Try to take advantage of fallthrough opportunities.
2244       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2245         std::swap(TBB, FBB);
2246         Predicate = CmpInst::getInversePredicate(Predicate);
2247       }
2248
2249       // Emit the cmp.
2250       if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2251         return false;
2252
2253       // FCMP_UEQ and FCMP_ONE cannot be checked with a single branch
2254       // instruction.
2255       CC = getCompareCC(Predicate);
2256       AArch64CC::CondCode ExtraCC = AArch64CC::AL;
2257       switch (Predicate) {
2258       default:
2259         break;
2260       case CmpInst::FCMP_UEQ:
2261         ExtraCC = AArch64CC::EQ;
2262         CC = AArch64CC::VS;
2263         break;
2264       case CmpInst::FCMP_ONE:
2265         ExtraCC = AArch64CC::MI;
2266         CC = AArch64CC::GT;
2267         break;
2268       }
2269       assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2270
2271       // Emit the extra branch for FCMP_UEQ and FCMP_ONE.
2272       if (ExtraCC != AArch64CC::AL) {
2273         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2274             .addImm(ExtraCC)
2275             .addMBB(TBB);
2276       }
2277
2278       // Emit the branch.
2279       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2280           .addImm(CC)
2281           .addMBB(TBB);
2282
2283       // Obtain the branch weight and add the TrueBB to the successor list.
2284       uint32_t BranchWeight = 0;
2285       if (FuncInfo.BPI)
2286         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2287                                                   TBB->getBasicBlock());
2288       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2289
2290       fastEmitBranch(FBB, DbgLoc);
2291       return true;
2292     }
2293   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
2294     MVT SrcVT;
2295     if (TI->hasOneUse() && isValueAvailable(TI) &&
2296         isTypeSupported(TI->getOperand(0)->getType(), SrcVT)) {
2297       unsigned CondReg = getRegForValue(TI->getOperand(0));
2298       if (!CondReg)
2299         return false;
2300       bool CondIsKill = hasTrivialKill(TI->getOperand(0));
2301
2302       // Issue an extract_subreg to get the lower 32-bits.
2303       if (SrcVT == MVT::i64) {
2304         CondReg = fastEmitInst_extractsubreg(MVT::i32, CondReg, CondIsKill,
2305                                              AArch64::sub_32);
2306         CondIsKill = true;
2307       }
2308
2309       unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondIsKill, 1);
2310       assert(ANDReg && "Unexpected AND instruction emission failure.");
2311       emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2312
2313       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2314         std::swap(TBB, FBB);
2315         CC = AArch64CC::EQ;
2316       }
2317       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2318           .addImm(CC)
2319           .addMBB(TBB);
2320
2321       // Obtain the branch weight and add the TrueBB to the successor list.
2322       uint32_t BranchWeight = 0;
2323       if (FuncInfo.BPI)
2324         BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2325                                                   TBB->getBasicBlock());
2326       FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2327
2328       fastEmitBranch(FBB, DbgLoc);
2329       return true;
2330     }
2331   } else if (const auto *CI = dyn_cast<ConstantInt>(BI->getCondition())) {
2332     uint64_t Imm = CI->getZExtValue();
2333     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
2334     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::B))
2335         .addMBB(Target);
2336
2337     // Obtain the branch weight and add the target to the successor list.
2338     uint32_t BranchWeight = 0;
2339     if (FuncInfo.BPI)
2340       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2341                                                  Target->getBasicBlock());
2342     FuncInfo.MBB->addSuccessor(Target, BranchWeight);
2343     return true;
2344   } else if (foldXALUIntrinsic(CC, I, BI->getCondition())) {
2345     // Fake request the condition, otherwise the intrinsic might be completely
2346     // optimized away.
2347     unsigned CondReg = getRegForValue(BI->getCondition());
2348     if (!CondReg)
2349       return false;
2350
2351     // Emit the branch.
2352     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2353       .addImm(CC)
2354       .addMBB(TBB);
2355
2356     // Obtain the branch weight and add the TrueBB to the successor list.
2357     uint32_t BranchWeight = 0;
2358     if (FuncInfo.BPI)
2359       BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2360                                                  TBB->getBasicBlock());
2361     FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2362
2363     fastEmitBranch(FBB, DbgLoc);
2364     return true;
2365   }
2366
2367   unsigned CondReg = getRegForValue(BI->getCondition());
2368   if (CondReg == 0)
2369     return false;
2370   bool CondRegIsKill = hasTrivialKill(BI->getCondition());
2371
2372   // We've been divorced from our compare!  Our block was split, and
2373   // now our compare lives in a predecessor block.  We musn't
2374   // re-compare here, as the children of the compare aren't guaranteed
2375   // live across the block boundary (we *could* check for this).
2376   // Regardless, the compare has been done in the predecessor block,
2377   // and it left a value for us in a virtual register.  Ergo, we test
2378   // the one-bit value left in the virtual register.
2379   emitICmp_ri(MVT::i32, CondReg, CondRegIsKill, 0);
2380
2381   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
2382     std::swap(TBB, FBB);
2383     CC = AArch64CC::EQ;
2384   }
2385
2386   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::Bcc))
2387       .addImm(CC)
2388       .addMBB(TBB);
2389
2390   // Obtain the branch weight and add the TrueBB to the successor list.
2391   uint32_t BranchWeight = 0;
2392   if (FuncInfo.BPI)
2393     BranchWeight = FuncInfo.BPI->getEdgeWeight(BI->getParent(),
2394                                                TBB->getBasicBlock());
2395   FuncInfo.MBB->addSuccessor(TBB, BranchWeight);
2396
2397   fastEmitBranch(FBB, DbgLoc);
2398   return true;
2399 }
2400
2401 bool AArch64FastISel::selectIndirectBr(const Instruction *I) {
2402   const IndirectBrInst *BI = cast<IndirectBrInst>(I);
2403   unsigned AddrReg = getRegForValue(BI->getOperand(0));
2404   if (AddrReg == 0)
2405     return false;
2406
2407   // Emit the indirect branch.
2408   const MCInstrDesc &II = TII.get(AArch64::BR);
2409   AddrReg = constrainOperandRegClass(II, AddrReg,  II.getNumDefs());
2410   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(AddrReg);
2411
2412   // Make sure the CFG is up-to-date.
2413   for (unsigned i = 0, e = BI->getNumSuccessors(); i != e; ++i)
2414     FuncInfo.MBB->addSuccessor(FuncInfo.MBBMap[BI->getSuccessor(i)]);
2415
2416   return true;
2417 }
2418
2419 bool AArch64FastISel::selectCmp(const Instruction *I) {
2420   const CmpInst *CI = cast<CmpInst>(I);
2421
2422   // Try to optimize or fold the cmp.
2423   CmpInst::Predicate Predicate = optimizeCmpPredicate(CI);
2424   unsigned ResultReg = 0;
2425   switch (Predicate) {
2426   default:
2427     break;
2428   case CmpInst::FCMP_FALSE:
2429     ResultReg = createResultReg(&AArch64::GPR32RegClass);
2430     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2431             TII.get(TargetOpcode::COPY), ResultReg)
2432         .addReg(AArch64::WZR, getKillRegState(true));
2433     break;
2434   case CmpInst::FCMP_TRUE:
2435     ResultReg = fastEmit_i(MVT::i32, MVT::i32, ISD::Constant, 1);
2436     break;
2437   }
2438
2439   if (ResultReg) {
2440     updateValueMap(I, ResultReg);
2441     return true;
2442   }
2443
2444   // Emit the cmp.
2445   if (!emitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
2446     return false;
2447
2448   ResultReg = createResultReg(&AArch64::GPR32RegClass);
2449
2450   // FCMP_UEQ and FCMP_ONE cannot be checked with a single instruction. These
2451   // condition codes are inverted, because they are used by CSINC.
2452   static unsigned CondCodeTable[2][2] = {
2453     { AArch64CC::NE, AArch64CC::VC },
2454     { AArch64CC::PL, AArch64CC::LE }
2455   };
2456   unsigned *CondCodes = nullptr;
2457   switch (Predicate) {
2458   default:
2459     break;
2460   case CmpInst::FCMP_UEQ:
2461     CondCodes = &CondCodeTable[0][0];
2462     break;
2463   case CmpInst::FCMP_ONE:
2464     CondCodes = &CondCodeTable[1][0];
2465     break;
2466   }
2467
2468   if (CondCodes) {
2469     unsigned TmpReg1 = createResultReg(&AArch64::GPR32RegClass);
2470     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2471             TmpReg1)
2472         .addReg(AArch64::WZR, getKillRegState(true))
2473         .addReg(AArch64::WZR, getKillRegState(true))
2474         .addImm(CondCodes[0]);
2475     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2476             ResultReg)
2477         .addReg(TmpReg1, getKillRegState(true))
2478         .addReg(AArch64::WZR, getKillRegState(true))
2479         .addImm(CondCodes[1]);
2480
2481     updateValueMap(I, ResultReg);
2482     return true;
2483   }
2484
2485   // Now set a register based on the comparison.
2486   AArch64CC::CondCode CC = getCompareCC(Predicate);
2487   assert((CC != AArch64CC::AL) && "Unexpected condition code.");
2488   AArch64CC::CondCode invertedCC = getInvertedCondCode(CC);
2489   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::CSINCWr),
2490           ResultReg)
2491       .addReg(AArch64::WZR, getKillRegState(true))
2492       .addReg(AArch64::WZR, getKillRegState(true))
2493       .addImm(invertedCC);
2494
2495   updateValueMap(I, ResultReg);
2496   return true;
2497 }
2498
2499 bool AArch64FastISel::selectSelect(const Instruction *I) {
2500   const SelectInst *SI = cast<SelectInst>(I);
2501
2502   EVT DestEVT = TLI.getValueType(SI->getType(), true);
2503   if (!DestEVT.isSimple())
2504     return false;
2505
2506   MVT DestVT = DestEVT.getSimpleVT();
2507   if (DestVT != MVT::i32 && DestVT != MVT::i64 && DestVT != MVT::f32 &&
2508       DestVT != MVT::f64)
2509     return false;
2510
2511   unsigned SelectOpc;
2512   const TargetRegisterClass *RC = nullptr;
2513   switch (DestVT.SimpleTy) {
2514   default: return false;
2515   case MVT::i32:
2516     SelectOpc = AArch64::CSELWr;    RC = &AArch64::GPR32RegClass; break;
2517   case MVT::i64:
2518     SelectOpc = AArch64::CSELXr;    RC = &AArch64::GPR64RegClass; break;
2519   case MVT::f32:
2520     SelectOpc = AArch64::FCSELSrrr; RC = &AArch64::FPR32RegClass; break;
2521   case MVT::f64:
2522     SelectOpc = AArch64::FCSELDrrr; RC = &AArch64::FPR64RegClass; break;
2523   }
2524
2525   const Value *Cond = SI->getCondition();
2526   bool NeedTest = true;
2527   AArch64CC::CondCode CC = AArch64CC::NE;
2528   if (foldXALUIntrinsic(CC, I, Cond))
2529     NeedTest = false;
2530
2531   unsigned CondReg = getRegForValue(Cond);
2532   if (!CondReg)
2533     return false;
2534   bool CondIsKill = hasTrivialKill(Cond);
2535
2536   if (NeedTest) {
2537     unsigned ANDReg = emitAnd_ri(MVT::i32, CondReg, CondIsKill, 1);
2538     assert(ANDReg && "Unexpected AND instruction emission failure.");
2539     emitICmp_ri(MVT::i32, ANDReg, /*IsKill=*/true, 0);
2540   }
2541
2542   unsigned TrueReg = getRegForValue(SI->getTrueValue());
2543   bool TrueIsKill = hasTrivialKill(SI->getTrueValue());
2544
2545   unsigned FalseReg = getRegForValue(SI->getFalseValue());
2546   bool FalseIsKill = hasTrivialKill(SI->getFalseValue());
2547
2548   if (!TrueReg || !FalseReg)
2549     return false;
2550
2551   unsigned ResultReg = fastEmitInst_rri(SelectOpc, RC, TrueReg, TrueIsKill,
2552                                         FalseReg, FalseIsKill, CC);
2553   updateValueMap(I, ResultReg);
2554   return true;
2555 }
2556
2557 bool AArch64FastISel::selectFPExt(const Instruction *I) {
2558   Value *V = I->getOperand(0);
2559   if (!I->getType()->isDoubleTy() || !V->getType()->isFloatTy())
2560     return false;
2561
2562   unsigned Op = getRegForValue(V);
2563   if (Op == 0)
2564     return false;
2565
2566   unsigned ResultReg = createResultReg(&AArch64::FPR64RegClass);
2567   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTDSr),
2568           ResultReg).addReg(Op);
2569   updateValueMap(I, ResultReg);
2570   return true;
2571 }
2572
2573 bool AArch64FastISel::selectFPTrunc(const Instruction *I) {
2574   Value *V = I->getOperand(0);
2575   if (!I->getType()->isFloatTy() || !V->getType()->isDoubleTy())
2576     return false;
2577
2578   unsigned Op = getRegForValue(V);
2579   if (Op == 0)
2580     return false;
2581
2582   unsigned ResultReg = createResultReg(&AArch64::FPR32RegClass);
2583   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::FCVTSDr),
2584           ResultReg).addReg(Op);
2585   updateValueMap(I, ResultReg);
2586   return true;
2587 }
2588
2589 // FPToUI and FPToSI
2590 bool AArch64FastISel::selectFPToInt(const Instruction *I, bool Signed) {
2591   MVT DestVT;
2592   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2593     return false;
2594
2595   unsigned SrcReg = getRegForValue(I->getOperand(0));
2596   if (SrcReg == 0)
2597     return false;
2598
2599   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2600   if (SrcVT == MVT::f128)
2601     return false;
2602
2603   unsigned Opc;
2604   if (SrcVT == MVT::f64) {
2605     if (Signed)
2606       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWDr : AArch64::FCVTZSUXDr;
2607     else
2608       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWDr : AArch64::FCVTZUUXDr;
2609   } else {
2610     if (Signed)
2611       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZSUWSr : AArch64::FCVTZSUXSr;
2612     else
2613       Opc = (DestVT == MVT::i32) ? AArch64::FCVTZUUWSr : AArch64::FCVTZUUXSr;
2614   }
2615   unsigned ResultReg = createResultReg(
2616       DestVT == MVT::i32 ? &AArch64::GPR32RegClass : &AArch64::GPR64RegClass);
2617   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(Opc), ResultReg)
2618       .addReg(SrcReg);
2619   updateValueMap(I, ResultReg);
2620   return true;
2621 }
2622
2623 bool AArch64FastISel::selectIntToFP(const Instruction *I, bool Signed) {
2624   MVT DestVT;
2625   if (!isTypeLegal(I->getType(), DestVT) || DestVT.isVector())
2626     return false;
2627   assert ((DestVT == MVT::f32 || DestVT == MVT::f64) &&
2628           "Unexpected value type.");
2629
2630   unsigned SrcReg = getRegForValue(I->getOperand(0));
2631   if (!SrcReg)
2632     return false;
2633   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
2634
2635   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType(), true);
2636
2637   // Handle sign-extension.
2638   if (SrcVT == MVT::i16 || SrcVT == MVT::i8 || SrcVT == MVT::i1) {
2639     SrcReg =
2640         emitIntExt(SrcVT.getSimpleVT(), SrcReg, MVT::i32, /*isZExt*/ !Signed);
2641     if (!SrcReg)
2642       return false;
2643     SrcIsKill = true;
2644   }
2645
2646   unsigned Opc;
2647   if (SrcVT == MVT::i64) {
2648     if (Signed)
2649       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUXSri : AArch64::SCVTFUXDri;
2650     else
2651       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUXSri : AArch64::UCVTFUXDri;
2652   } else {
2653     if (Signed)
2654       Opc = (DestVT == MVT::f32) ? AArch64::SCVTFUWSri : AArch64::SCVTFUWDri;
2655     else
2656       Opc = (DestVT == MVT::f32) ? AArch64::UCVTFUWSri : AArch64::UCVTFUWDri;
2657   }
2658
2659   unsigned ResultReg = fastEmitInst_r(Opc, TLI.getRegClassFor(DestVT), SrcReg,
2660                                       SrcIsKill);
2661   updateValueMap(I, ResultReg);
2662   return true;
2663 }
2664
2665 bool AArch64FastISel::fastLowerArguments() {
2666   if (!FuncInfo.CanLowerReturn)
2667     return false;
2668
2669   const Function *F = FuncInfo.Fn;
2670   if (F->isVarArg())
2671     return false;
2672
2673   CallingConv::ID CC = F->getCallingConv();
2674   if (CC != CallingConv::C)
2675     return false;
2676
2677   // Only handle simple cases of up to 8 GPR and FPR each.
2678   unsigned GPRCnt = 0;
2679   unsigned FPRCnt = 0;
2680   unsigned Idx = 0;
2681   for (auto const &Arg : F->args()) {
2682     // The first argument is at index 1.
2683     ++Idx;
2684     if (F->getAttributes().hasAttribute(Idx, Attribute::ByVal) ||
2685         F->getAttributes().hasAttribute(Idx, Attribute::InReg) ||
2686         F->getAttributes().hasAttribute(Idx, Attribute::StructRet) ||
2687         F->getAttributes().hasAttribute(Idx, Attribute::Nest))
2688       return false;
2689
2690     Type *ArgTy = Arg.getType();
2691     if (ArgTy->isStructTy() || ArgTy->isArrayTy())
2692       return false;
2693
2694     EVT ArgVT = TLI.getValueType(ArgTy);
2695     if (!ArgVT.isSimple())
2696       return false;
2697
2698     MVT VT = ArgVT.getSimpleVT().SimpleTy;
2699     if (VT.isFloatingPoint() && !Subtarget->hasFPARMv8())
2700       return false;
2701
2702     if (VT.isVector() &&
2703         (!Subtarget->hasNEON() || !Subtarget->isLittleEndian()))
2704       return false;
2705
2706     if (VT >= MVT::i1 && VT <= MVT::i64)
2707       ++GPRCnt;
2708     else if ((VT >= MVT::f16 && VT <= MVT::f64) || VT.is64BitVector() ||
2709              VT.is128BitVector())
2710       ++FPRCnt;
2711     else
2712       return false;
2713
2714     if (GPRCnt > 8 || FPRCnt > 8)
2715       return false;
2716   }
2717
2718   static const MCPhysReg Registers[6][8] = {
2719     { AArch64::W0, AArch64::W1, AArch64::W2, AArch64::W3, AArch64::W4,
2720       AArch64::W5, AArch64::W6, AArch64::W7 },
2721     { AArch64::X0, AArch64::X1, AArch64::X2, AArch64::X3, AArch64::X4,
2722       AArch64::X5, AArch64::X6, AArch64::X7 },
2723     { AArch64::H0, AArch64::H1, AArch64::H2, AArch64::H3, AArch64::H4,
2724       AArch64::H5, AArch64::H6, AArch64::H7 },
2725     { AArch64::S0, AArch64::S1, AArch64::S2, AArch64::S3, AArch64::S4,
2726       AArch64::S5, AArch64::S6, AArch64::S7 },
2727     { AArch64::D0, AArch64::D1, AArch64::D2, AArch64::D3, AArch64::D4,
2728       AArch64::D5, AArch64::D6, AArch64::D7 },
2729     { AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3, AArch64::Q4,
2730       AArch64::Q5, AArch64::Q6, AArch64::Q7 }
2731   };
2732
2733   unsigned GPRIdx = 0;
2734   unsigned FPRIdx = 0;
2735   for (auto const &Arg : F->args()) {
2736     MVT VT = TLI.getSimpleValueType(Arg.getType());
2737     unsigned SrcReg;
2738     const TargetRegisterClass *RC;
2739     if (VT >= MVT::i1 && VT <= MVT::i32) {
2740       SrcReg = Registers[0][GPRIdx++];
2741       RC = &AArch64::GPR32RegClass;
2742       VT = MVT::i32;
2743     } else if (VT == MVT::i64) {
2744       SrcReg = Registers[1][GPRIdx++];
2745       RC = &AArch64::GPR64RegClass;
2746     } else if (VT == MVT::f16) {
2747       SrcReg = Registers[2][FPRIdx++];
2748       RC = &AArch64::FPR16RegClass;
2749     } else if (VT ==  MVT::f32) {
2750       SrcReg = Registers[3][FPRIdx++];
2751       RC = &AArch64::FPR32RegClass;
2752     } else if ((VT == MVT::f64) || VT.is64BitVector()) {
2753       SrcReg = Registers[4][FPRIdx++];
2754       RC = &AArch64::FPR64RegClass;
2755     } else if (VT.is128BitVector()) {
2756       SrcReg = Registers[5][FPRIdx++];
2757       RC = &AArch64::FPR128RegClass;
2758     } else
2759       llvm_unreachable("Unexpected value type.");
2760
2761     unsigned DstReg = FuncInfo.MF->addLiveIn(SrcReg, RC);
2762     // FIXME: Unfortunately it's necessary to emit a copy from the livein copy.
2763     // Without this, EmitLiveInCopies may eliminate the livein if its only
2764     // use is a bitcast (which isn't turned into an instruction).
2765     unsigned ResultReg = createResultReg(RC);
2766     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2767             TII.get(TargetOpcode::COPY), ResultReg)
2768         .addReg(DstReg, getKillRegState(true));
2769     updateValueMap(&Arg, ResultReg);
2770   }
2771   return true;
2772 }
2773
2774 bool AArch64FastISel::processCallArgs(CallLoweringInfo &CLI,
2775                                       SmallVectorImpl<MVT> &OutVTs,
2776                                       unsigned &NumBytes) {
2777   CallingConv::ID CC = CLI.CallConv;
2778   SmallVector<CCValAssign, 16> ArgLocs;
2779   CCState CCInfo(CC, false, *FuncInfo.MF, ArgLocs, *Context);
2780   CCInfo.AnalyzeCallOperands(OutVTs, CLI.OutFlags, CCAssignFnForCall(CC));
2781
2782   // Get a count of how many bytes are to be pushed on the stack.
2783   NumBytes = CCInfo.getNextStackOffset();
2784
2785   // Issue CALLSEQ_START
2786   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
2787   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackDown))
2788     .addImm(NumBytes);
2789
2790   // Process the args.
2791   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2792     CCValAssign &VA = ArgLocs[i];
2793     const Value *ArgVal = CLI.OutVals[VA.getValNo()];
2794     MVT ArgVT = OutVTs[VA.getValNo()];
2795
2796     unsigned ArgReg = getRegForValue(ArgVal);
2797     if (!ArgReg)
2798       return false;
2799
2800     // Handle arg promotion: SExt, ZExt, AExt.
2801     switch (VA.getLocInfo()) {
2802     case CCValAssign::Full:
2803       break;
2804     case CCValAssign::SExt: {
2805       MVT DestVT = VA.getLocVT();
2806       MVT SrcVT = ArgVT;
2807       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/false);
2808       if (!ArgReg)
2809         return false;
2810       break;
2811     }
2812     case CCValAssign::AExt:
2813     // Intentional fall-through.
2814     case CCValAssign::ZExt: {
2815       MVT DestVT = VA.getLocVT();
2816       MVT SrcVT = ArgVT;
2817       ArgReg = emitIntExt(SrcVT, ArgReg, DestVT, /*isZExt=*/true);
2818       if (!ArgReg)
2819         return false;
2820       break;
2821     }
2822     default:
2823       llvm_unreachable("Unknown arg promotion!");
2824     }
2825
2826     // Now copy/store arg to correct locations.
2827     if (VA.isRegLoc() && !VA.needsCustom()) {
2828       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2829               TII.get(TargetOpcode::COPY), VA.getLocReg()).addReg(ArgReg);
2830       CLI.OutRegs.push_back(VA.getLocReg());
2831     } else if (VA.needsCustom()) {
2832       // FIXME: Handle custom args.
2833       return false;
2834     } else {
2835       assert(VA.isMemLoc() && "Assuming store on stack.");
2836
2837       // Don't emit stores for undef values.
2838       if (isa<UndefValue>(ArgVal))
2839         continue;
2840
2841       // Need to store on the stack.
2842       unsigned ArgSize = (ArgVT.getSizeInBits() + 7) / 8;
2843
2844       unsigned BEAlign = 0;
2845       if (ArgSize < 8 && !Subtarget->isLittleEndian())
2846         BEAlign = 8 - ArgSize;
2847
2848       Address Addr;
2849       Addr.setKind(Address::RegBase);
2850       Addr.setReg(AArch64::SP);
2851       Addr.setOffset(VA.getLocMemOffset() + BEAlign);
2852
2853       unsigned Alignment = DL.getABITypeAlignment(ArgVal->getType());
2854       MachineMemOperand *MMO = FuncInfo.MF->getMachineMemOperand(
2855         MachinePointerInfo::getStack(Addr.getOffset()),
2856         MachineMemOperand::MOStore, ArgVT.getStoreSize(), Alignment);
2857
2858       if (!emitStore(ArgVT, ArgReg, Addr, MMO))
2859         return false;
2860     }
2861   }
2862   return true;
2863 }
2864
2865 bool AArch64FastISel::finishCall(CallLoweringInfo &CLI, MVT RetVT,
2866                                  unsigned NumBytes) {
2867   CallingConv::ID CC = CLI.CallConv;
2868
2869   // Issue CALLSEQ_END
2870   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
2871   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AdjStackUp))
2872     .addImm(NumBytes).addImm(0);
2873
2874   // Now the return value.
2875   if (RetVT != MVT::isVoid) {
2876     SmallVector<CCValAssign, 16> RVLocs;
2877     CCState CCInfo(CC, false, *FuncInfo.MF, RVLocs, *Context);
2878     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC));
2879
2880     // Only handle a single return value.
2881     if (RVLocs.size() != 1)
2882       return false;
2883
2884     // Copy all of the result registers out of their specified physreg.
2885     MVT CopyVT = RVLocs[0].getValVT();
2886     unsigned ResultReg = createResultReg(TLI.getRegClassFor(CopyVT));
2887     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
2888             TII.get(TargetOpcode::COPY), ResultReg)
2889         .addReg(RVLocs[0].getLocReg());
2890     CLI.InRegs.push_back(RVLocs[0].getLocReg());
2891
2892     CLI.ResultReg = ResultReg;
2893     CLI.NumResultRegs = 1;
2894   }
2895
2896   return true;
2897 }
2898
2899 bool AArch64FastISel::fastLowerCall(CallLoweringInfo &CLI) {
2900   CallingConv::ID CC  = CLI.CallConv;
2901   bool IsTailCall     = CLI.IsTailCall;
2902   bool IsVarArg       = CLI.IsVarArg;
2903   const Value *Callee = CLI.Callee;
2904   const char *SymName = CLI.SymName;
2905
2906   if (!Callee && !SymName)
2907     return false;
2908
2909   // Allow SelectionDAG isel to handle tail calls.
2910   if (IsTailCall)
2911     return false;
2912
2913   CodeModel::Model CM = TM.getCodeModel();
2914   // Only support the small and large code model.
2915   if (CM != CodeModel::Small && CM != CodeModel::Large)
2916     return false;
2917
2918   // FIXME: Add large code model support for ELF.
2919   if (CM == CodeModel::Large && !Subtarget->isTargetMachO())
2920     return false;
2921
2922   // Let SDISel handle vararg functions.
2923   if (IsVarArg)
2924     return false;
2925
2926   // FIXME: Only handle *simple* calls for now.
2927   MVT RetVT;
2928   if (CLI.RetTy->isVoidTy())
2929     RetVT = MVT::isVoid;
2930   else if (!isTypeLegal(CLI.RetTy, RetVT))
2931     return false;
2932
2933   for (auto Flag : CLI.OutFlags)
2934     if (Flag.isInReg() || Flag.isSRet() || Flag.isNest() || Flag.isByVal())
2935       return false;
2936
2937   // Set up the argument vectors.
2938   SmallVector<MVT, 16> OutVTs;
2939   OutVTs.reserve(CLI.OutVals.size());
2940
2941   for (auto *Val : CLI.OutVals) {
2942     MVT VT;
2943     if (!isTypeLegal(Val->getType(), VT) &&
2944         !(VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16))
2945       return false;
2946
2947     // We don't handle vector parameters yet.
2948     if (VT.isVector() || VT.getSizeInBits() > 64)
2949       return false;
2950
2951     OutVTs.push_back(VT);
2952   }
2953
2954   Address Addr;
2955   if (Callee && !computeCallAddress(Callee, Addr))
2956     return false;
2957
2958   // Handle the arguments now that we've gotten them.
2959   unsigned NumBytes;
2960   if (!processCallArgs(CLI, OutVTs, NumBytes))
2961     return false;
2962
2963   // Issue the call.
2964   MachineInstrBuilder MIB;
2965   if (CM == CodeModel::Small) {
2966     const MCInstrDesc &II = TII.get(Addr.getReg() ? AArch64::BLR : AArch64::BL);
2967     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II);
2968     if (SymName)
2969       MIB.addExternalSymbol(SymName, 0);
2970     else if (Addr.getGlobalValue())
2971       MIB.addGlobalAddress(Addr.getGlobalValue(), 0, 0);
2972     else if (Addr.getReg()) {
2973       unsigned Reg = constrainOperandRegClass(II, Addr.getReg(), 0);
2974       MIB.addReg(Reg);
2975     } else
2976       return false;
2977   } else {
2978     unsigned CallReg = 0;
2979     if (SymName) {
2980       unsigned ADRPReg = createResultReg(&AArch64::GPR64commonRegClass);
2981       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::ADRP),
2982               ADRPReg)
2983         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGE);
2984
2985       CallReg = createResultReg(&AArch64::GPR64RegClass);
2986       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::LDRXui),
2987               CallReg)
2988         .addReg(ADRPReg)
2989         .addExternalSymbol(SymName, AArch64II::MO_GOT | AArch64II::MO_PAGEOFF |
2990                            AArch64II::MO_NC);
2991     } else if (Addr.getGlobalValue())
2992       CallReg = materializeGV(Addr.getGlobalValue());
2993     else if (Addr.getReg())
2994       CallReg = Addr.getReg();
2995
2996     if (!CallReg)
2997       return false;
2998
2999     const MCInstrDesc &II = TII.get(AArch64::BLR);
3000     CallReg = constrainOperandRegClass(II, CallReg, 0);
3001     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, II).addReg(CallReg);
3002   }
3003
3004   // Add implicit physical register uses to the call.
3005   for (auto Reg : CLI.OutRegs)
3006     MIB.addReg(Reg, RegState::Implicit);
3007
3008   // Add a register mask with the call-preserved registers.
3009   // Proper defs for return values will be added by setPhysRegsDeadExcept().
3010   MIB.addRegMask(TRI.getCallPreservedMask(CC));
3011
3012   CLI.Call = MIB;
3013
3014   // Finish off the call including any return values.
3015   return finishCall(CLI, RetVT, NumBytes);
3016 }
3017
3018 bool AArch64FastISel::isMemCpySmall(uint64_t Len, unsigned Alignment) {
3019   if (Alignment)
3020     return Len / Alignment <= 4;
3021   else
3022     return Len < 32;
3023 }
3024
3025 bool AArch64FastISel::tryEmitSmallMemCpy(Address Dest, Address Src,
3026                                          uint64_t Len, unsigned Alignment) {
3027   // Make sure we don't bloat code by inlining very large memcpy's.
3028   if (!isMemCpySmall(Len, Alignment))
3029     return false;
3030
3031   int64_t UnscaledOffset = 0;
3032   Address OrigDest = Dest;
3033   Address OrigSrc = Src;
3034
3035   while (Len) {
3036     MVT VT;
3037     if (!Alignment || Alignment >= 8) {
3038       if (Len >= 8)
3039         VT = MVT::i64;
3040       else if (Len >= 4)
3041         VT = MVT::i32;
3042       else if (Len >= 2)
3043         VT = MVT::i16;
3044       else {
3045         VT = MVT::i8;
3046       }
3047     } else {
3048       // Bound based on alignment.
3049       if (Len >= 4 && Alignment == 4)
3050         VT = MVT::i32;
3051       else if (Len >= 2 && Alignment == 2)
3052         VT = MVT::i16;
3053       else {
3054         VT = MVT::i8;
3055       }
3056     }
3057
3058     unsigned ResultReg = emitLoad(VT, VT, Src);
3059     if (!ResultReg)
3060       return false;
3061
3062     if (!emitStore(VT, ResultReg, Dest))
3063       return false;
3064
3065     int64_t Size = VT.getSizeInBits() / 8;
3066     Len -= Size;
3067     UnscaledOffset += Size;
3068
3069     // We need to recompute the unscaled offset for each iteration.
3070     Dest.setOffset(OrigDest.getOffset() + UnscaledOffset);
3071     Src.setOffset(OrigSrc.getOffset() + UnscaledOffset);
3072   }
3073
3074   return true;
3075 }
3076
3077 /// \brief Check if it is possible to fold the condition from the XALU intrinsic
3078 /// into the user. The condition code will only be updated on success.
3079 bool AArch64FastISel::foldXALUIntrinsic(AArch64CC::CondCode &CC,
3080                                         const Instruction *I,
3081                                         const Value *Cond) {
3082   if (!isa<ExtractValueInst>(Cond))
3083     return false;
3084
3085   const auto *EV = cast<ExtractValueInst>(Cond);
3086   if (!isa<IntrinsicInst>(EV->getAggregateOperand()))
3087     return false;
3088
3089   const auto *II = cast<IntrinsicInst>(EV->getAggregateOperand());
3090   MVT RetVT;
3091   const Function *Callee = II->getCalledFunction();
3092   Type *RetTy =
3093   cast<StructType>(Callee->getReturnType())->getTypeAtIndex(0U);
3094   if (!isTypeLegal(RetTy, RetVT))
3095     return false;
3096
3097   if (RetVT != MVT::i32 && RetVT != MVT::i64)
3098     return false;
3099
3100   const Value *LHS = II->getArgOperand(0);
3101   const Value *RHS = II->getArgOperand(1);
3102
3103   // Canonicalize immediate to the RHS.
3104   if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3105       isCommutativeIntrinsic(II))
3106     std::swap(LHS, RHS);
3107
3108   // Simplify multiplies.
3109   unsigned IID = II->getIntrinsicID();
3110   switch (IID) {
3111   default:
3112     break;
3113   case Intrinsic::smul_with_overflow:
3114     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3115       if (C->getValue() == 2)
3116         IID = Intrinsic::sadd_with_overflow;
3117     break;
3118   case Intrinsic::umul_with_overflow:
3119     if (const auto *C = dyn_cast<ConstantInt>(RHS))
3120       if (C->getValue() == 2)
3121         IID = Intrinsic::uadd_with_overflow;
3122     break;
3123   }
3124
3125   AArch64CC::CondCode TmpCC;
3126   switch (IID) {
3127   default:
3128     return false;
3129   case Intrinsic::sadd_with_overflow:
3130   case Intrinsic::ssub_with_overflow:
3131     TmpCC = AArch64CC::VS;
3132     break;
3133   case Intrinsic::uadd_with_overflow:
3134     TmpCC = AArch64CC::HS;
3135     break;
3136   case Intrinsic::usub_with_overflow:
3137     TmpCC = AArch64CC::LO;
3138     break;
3139   case Intrinsic::smul_with_overflow:
3140   case Intrinsic::umul_with_overflow:
3141     TmpCC = AArch64CC::NE;
3142     break;
3143   }
3144
3145   // Check if both instructions are in the same basic block.
3146   if (!isValueAvailable(II))
3147     return false;
3148
3149   // Make sure nothing is in the way
3150   BasicBlock::const_iterator Start = I;
3151   BasicBlock::const_iterator End = II;
3152   for (auto Itr = std::prev(Start); Itr != End; --Itr) {
3153     // We only expect extractvalue instructions between the intrinsic and the
3154     // instruction to be selected.
3155     if (!isa<ExtractValueInst>(Itr))
3156       return false;
3157
3158     // Check that the extractvalue operand comes from the intrinsic.
3159     const auto *EVI = cast<ExtractValueInst>(Itr);
3160     if (EVI->getAggregateOperand() != II)
3161       return false;
3162   }
3163
3164   CC = TmpCC;
3165   return true;
3166 }
3167
3168 bool AArch64FastISel::fastLowerIntrinsicCall(const IntrinsicInst *II) {
3169   // FIXME: Handle more intrinsics.
3170   switch (II->getIntrinsicID()) {
3171   default: return false;
3172   case Intrinsic::frameaddress: {
3173     MachineFrameInfo *MFI = FuncInfo.MF->getFrameInfo();
3174     MFI->setFrameAddressIsTaken(true);
3175
3176     const AArch64RegisterInfo *RegInfo =
3177         static_cast<const AArch64RegisterInfo *>(
3178             TM.getSubtargetImpl()->getRegisterInfo());
3179     unsigned FramePtr = RegInfo->getFrameRegister(*(FuncInfo.MF));
3180     unsigned SrcReg = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3181     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3182             TII.get(TargetOpcode::COPY), SrcReg).addReg(FramePtr);
3183     // Recursively load frame address
3184     // ldr x0, [fp]
3185     // ldr x0, [x0]
3186     // ldr x0, [x0]
3187     // ...
3188     unsigned DestReg;
3189     unsigned Depth = cast<ConstantInt>(II->getOperand(0))->getZExtValue();
3190     while (Depth--) {
3191       DestReg = fastEmitInst_ri(AArch64::LDRXui, &AArch64::GPR64RegClass,
3192                                 SrcReg, /*IsKill=*/true, 0);
3193       assert(DestReg && "Unexpected LDR instruction emission failure.");
3194       SrcReg = DestReg;
3195     }
3196
3197     updateValueMap(II, SrcReg);
3198     return true;
3199   }
3200   case Intrinsic::memcpy:
3201   case Intrinsic::memmove: {
3202     const auto *MTI = cast<MemTransferInst>(II);
3203     // Don't handle volatile.
3204     if (MTI->isVolatile())
3205       return false;
3206
3207     // Disable inlining for memmove before calls to ComputeAddress.  Otherwise,
3208     // we would emit dead code because we don't currently handle memmoves.
3209     bool IsMemCpy = (II->getIntrinsicID() == Intrinsic::memcpy);
3210     if (isa<ConstantInt>(MTI->getLength()) && IsMemCpy) {
3211       // Small memcpy's are common enough that we want to do them without a call
3212       // if possible.
3213       uint64_t Len = cast<ConstantInt>(MTI->getLength())->getZExtValue();
3214       unsigned Alignment = MTI->getAlignment();
3215       if (isMemCpySmall(Len, Alignment)) {
3216         Address Dest, Src;
3217         if (!computeAddress(MTI->getRawDest(), Dest) ||
3218             !computeAddress(MTI->getRawSource(), Src))
3219           return false;
3220         if (tryEmitSmallMemCpy(Dest, Src, Len, Alignment))
3221           return true;
3222       }
3223     }
3224
3225     if (!MTI->getLength()->getType()->isIntegerTy(64))
3226       return false;
3227
3228     if (MTI->getSourceAddressSpace() > 255 || MTI->getDestAddressSpace() > 255)
3229       // Fast instruction selection doesn't support the special
3230       // address spaces.
3231       return false;
3232
3233     const char *IntrMemName = isa<MemCpyInst>(II) ? "memcpy" : "memmove";
3234     return lowerCallTo(II, IntrMemName, II->getNumArgOperands() - 2);
3235   }
3236   case Intrinsic::memset: {
3237     const MemSetInst *MSI = cast<MemSetInst>(II);
3238     // Don't handle volatile.
3239     if (MSI->isVolatile())
3240       return false;
3241
3242     if (!MSI->getLength()->getType()->isIntegerTy(64))
3243       return false;
3244
3245     if (MSI->getDestAddressSpace() > 255)
3246       // Fast instruction selection doesn't support the special
3247       // address spaces.
3248       return false;
3249
3250     return lowerCallTo(II, "memset", II->getNumArgOperands() - 2);
3251   }
3252   case Intrinsic::sin:
3253   case Intrinsic::cos:
3254   case Intrinsic::pow: {
3255     MVT RetVT;
3256     if (!isTypeLegal(II->getType(), RetVT))
3257       return false;
3258
3259     if (RetVT != MVT::f32 && RetVT != MVT::f64)
3260       return false;
3261
3262     static const RTLIB::Libcall LibCallTable[3][2] = {
3263       { RTLIB::SIN_F32, RTLIB::SIN_F64 },
3264       { RTLIB::COS_F32, RTLIB::COS_F64 },
3265       { RTLIB::POW_F32, RTLIB::POW_F64 }
3266     };
3267     RTLIB::Libcall LC;
3268     bool Is64Bit = RetVT == MVT::f64;
3269     switch (II->getIntrinsicID()) {
3270     default:
3271       llvm_unreachable("Unexpected intrinsic.");
3272     case Intrinsic::sin:
3273       LC = LibCallTable[0][Is64Bit];
3274       break;
3275     case Intrinsic::cos:
3276       LC = LibCallTable[1][Is64Bit];
3277       break;
3278     case Intrinsic::pow:
3279       LC = LibCallTable[2][Is64Bit];
3280       break;
3281     }
3282
3283     ArgListTy Args;
3284     Args.reserve(II->getNumArgOperands());
3285
3286     // Populate the argument list.
3287     for (auto &Arg : II->arg_operands()) {
3288       ArgListEntry Entry;
3289       Entry.Val = Arg;
3290       Entry.Ty = Arg->getType();
3291       Args.push_back(Entry);
3292     }
3293
3294     CallLoweringInfo CLI;
3295     CLI.setCallee(TLI.getLibcallCallingConv(LC), II->getType(),
3296                   TLI.getLibcallName(LC), std::move(Args));
3297     if (!lowerCallTo(CLI))
3298       return false;
3299     updateValueMap(II, CLI.ResultReg);
3300     return true;
3301   }
3302   case Intrinsic::trap: {
3303     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc, TII.get(AArch64::BRK))
3304         .addImm(1);
3305     return true;
3306   }
3307   case Intrinsic::sqrt: {
3308     Type *RetTy = II->getCalledFunction()->getReturnType();
3309
3310     MVT VT;
3311     if (!isTypeLegal(RetTy, VT))
3312       return false;
3313
3314     unsigned Op0Reg = getRegForValue(II->getOperand(0));
3315     if (!Op0Reg)
3316       return false;
3317     bool Op0IsKill = hasTrivialKill(II->getOperand(0));
3318
3319     unsigned ResultReg = fastEmit_r(VT, VT, ISD::FSQRT, Op0Reg, Op0IsKill);
3320     if (!ResultReg)
3321       return false;
3322
3323     updateValueMap(II, ResultReg);
3324     return true;
3325   }
3326   case Intrinsic::sadd_with_overflow:
3327   case Intrinsic::uadd_with_overflow:
3328   case Intrinsic::ssub_with_overflow:
3329   case Intrinsic::usub_with_overflow:
3330   case Intrinsic::smul_with_overflow:
3331   case Intrinsic::umul_with_overflow: {
3332     // This implements the basic lowering of the xalu with overflow intrinsics.
3333     const Function *Callee = II->getCalledFunction();
3334     auto *Ty = cast<StructType>(Callee->getReturnType());
3335     Type *RetTy = Ty->getTypeAtIndex(0U);
3336
3337     MVT VT;
3338     if (!isTypeLegal(RetTy, VT))
3339       return false;
3340
3341     if (VT != MVT::i32 && VT != MVT::i64)
3342       return false;
3343
3344     const Value *LHS = II->getArgOperand(0);
3345     const Value *RHS = II->getArgOperand(1);
3346     // Canonicalize immediate to the RHS.
3347     if (isa<ConstantInt>(LHS) && !isa<ConstantInt>(RHS) &&
3348         isCommutativeIntrinsic(II))
3349       std::swap(LHS, RHS);
3350
3351     // Simplify multiplies.
3352     unsigned IID = II->getIntrinsicID();
3353     switch (IID) {
3354     default:
3355       break;
3356     case Intrinsic::smul_with_overflow:
3357       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3358         if (C->getValue() == 2) {
3359           IID = Intrinsic::sadd_with_overflow;
3360           RHS = LHS;
3361         }
3362       break;
3363     case Intrinsic::umul_with_overflow:
3364       if (const auto *C = dyn_cast<ConstantInt>(RHS))
3365         if (C->getValue() == 2) {
3366           IID = Intrinsic::uadd_with_overflow;
3367           RHS = LHS;
3368         }
3369       break;
3370     }
3371
3372     unsigned ResultReg1 = 0, ResultReg2 = 0, MulReg = 0;
3373     AArch64CC::CondCode CC = AArch64CC::Invalid;
3374     switch (IID) {
3375     default: llvm_unreachable("Unexpected intrinsic!");
3376     case Intrinsic::sadd_with_overflow:
3377       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3378       CC = AArch64CC::VS;
3379       break;
3380     case Intrinsic::uadd_with_overflow:
3381       ResultReg1 = emitAdd(VT, LHS, RHS, /*SetFlags=*/true);
3382       CC = AArch64CC::HS;
3383       break;
3384     case Intrinsic::ssub_with_overflow:
3385       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3386       CC = AArch64CC::VS;
3387       break;
3388     case Intrinsic::usub_with_overflow:
3389       ResultReg1 = emitSub(VT, LHS, RHS, /*SetFlags=*/true);
3390       CC = AArch64CC::LO;
3391       break;
3392     case Intrinsic::smul_with_overflow: {
3393       CC = AArch64CC::NE;
3394       unsigned LHSReg = getRegForValue(LHS);
3395       if (!LHSReg)
3396         return false;
3397       bool LHSIsKill = hasTrivialKill(LHS);
3398
3399       unsigned RHSReg = getRegForValue(RHS);
3400       if (!RHSReg)
3401         return false;
3402       bool RHSIsKill = hasTrivialKill(RHS);
3403
3404       if (VT == MVT::i32) {
3405         MulReg = emitSMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3406         unsigned ShiftReg = emitLSR_ri(MVT::i64, MVT::i64, MulReg,
3407                                        /*IsKill=*/false, 32);
3408         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3409                                             AArch64::sub_32);
3410         ShiftReg = fastEmitInst_extractsubreg(VT, ShiftReg, /*IsKill=*/true,
3411                                               AArch64::sub_32);
3412         emitSubs_rs(VT, ShiftReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3413                     AArch64_AM::ASR, 31, /*WantResult=*/false);
3414       } else {
3415         assert(VT == MVT::i64 && "Unexpected value type.");
3416         MulReg = emitMul_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3417         unsigned SMULHReg = fastEmit_rr(VT, VT, ISD::MULHS, LHSReg, LHSIsKill,
3418                                         RHSReg, RHSIsKill);
3419         emitSubs_rs(VT, SMULHReg, /*IsKill=*/true, MulReg, /*IsKill=*/false,
3420                     AArch64_AM::ASR, 63, /*WantResult=*/false);
3421       }
3422       break;
3423     }
3424     case Intrinsic::umul_with_overflow: {
3425       CC = AArch64CC::NE;
3426       unsigned LHSReg = getRegForValue(LHS);
3427       if (!LHSReg)
3428         return false;
3429       bool LHSIsKill = hasTrivialKill(LHS);
3430
3431       unsigned RHSReg = getRegForValue(RHS);
3432       if (!RHSReg)
3433         return false;
3434       bool RHSIsKill = hasTrivialKill(RHS);
3435
3436       if (VT == MVT::i32) {
3437         MulReg = emitUMULL_rr(MVT::i64, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3438         emitSubs_rs(MVT::i64, AArch64::XZR, /*IsKill=*/true, MulReg,
3439                     /*IsKill=*/false, AArch64_AM::LSR, 32,
3440                     /*WantResult=*/false);
3441         MulReg = fastEmitInst_extractsubreg(VT, MulReg, /*IsKill=*/true,
3442                                             AArch64::sub_32);
3443       } else {
3444         assert(VT == MVT::i64 && "Unexpected value type.");
3445         MulReg = emitMul_rr(VT, LHSReg, LHSIsKill, RHSReg, RHSIsKill);
3446         unsigned UMULHReg = fastEmit_rr(VT, VT, ISD::MULHU, LHSReg, LHSIsKill,
3447                                         RHSReg, RHSIsKill);
3448         emitSubs_rr(VT, AArch64::XZR, /*IsKill=*/true, UMULHReg,
3449                     /*IsKill=*/false, /*WantResult=*/false);
3450       }
3451       break;
3452     }
3453     }
3454
3455     if (MulReg) {
3456       ResultReg1 = createResultReg(TLI.getRegClassFor(VT));
3457       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3458               TII.get(TargetOpcode::COPY), ResultReg1).addReg(MulReg);
3459     }
3460
3461     ResultReg2 = fastEmitInst_rri(AArch64::CSINCWr, &AArch64::GPR32RegClass,
3462                                   AArch64::WZR, /*IsKill=*/true, AArch64::WZR,
3463                                   /*IsKill=*/true, getInvertedCondCode(CC));
3464     (void)ResultReg2;
3465     assert((ResultReg1 + 1) == ResultReg2 &&
3466            "Nonconsecutive result registers.");
3467     updateValueMap(II, ResultReg1, 2);
3468     return true;
3469   }
3470   }
3471   return false;
3472 }
3473
3474 bool AArch64FastISel::selectRet(const Instruction *I) {
3475   const ReturnInst *Ret = cast<ReturnInst>(I);
3476   const Function &F = *I->getParent()->getParent();
3477
3478   if (!FuncInfo.CanLowerReturn)
3479     return false;
3480
3481   if (F.isVarArg())
3482     return false;
3483
3484   // Build a list of return value registers.
3485   SmallVector<unsigned, 4> RetRegs;
3486
3487   if (Ret->getNumOperands() > 0) {
3488     CallingConv::ID CC = F.getCallingConv();
3489     SmallVector<ISD::OutputArg, 4> Outs;
3490     GetReturnInfo(F.getReturnType(), F.getAttributes(), Outs, TLI);
3491
3492     // Analyze operands of the call, assigning locations to each operand.
3493     SmallVector<CCValAssign, 16> ValLocs;
3494     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, ValLocs, I->getContext());
3495     CCAssignFn *RetCC = CC == CallingConv::WebKit_JS ? RetCC_AArch64_WebKit_JS
3496                                                      : RetCC_AArch64_AAPCS;
3497     CCInfo.AnalyzeReturn(Outs, RetCC);
3498
3499     // Only handle a single return value for now.
3500     if (ValLocs.size() != 1)
3501       return false;
3502
3503     CCValAssign &VA = ValLocs[0];
3504     const Value *RV = Ret->getOperand(0);
3505
3506     // Don't bother handling odd stuff for now.
3507     if ((VA.getLocInfo() != CCValAssign::Full) &&
3508         (VA.getLocInfo() != CCValAssign::BCvt))
3509       return false;
3510
3511     // Only handle register returns for now.
3512     if (!VA.isRegLoc())
3513       return false;
3514
3515     unsigned Reg = getRegForValue(RV);
3516     if (Reg == 0)
3517       return false;
3518
3519     unsigned SrcReg = Reg + VA.getValNo();
3520     unsigned DestReg = VA.getLocReg();
3521     // Avoid a cross-class copy. This is very unlikely.
3522     if (!MRI.getRegClass(SrcReg)->contains(DestReg))
3523       return false;
3524
3525     EVT RVEVT = TLI.getValueType(RV->getType());
3526     if (!RVEVT.isSimple())
3527       return false;
3528
3529     // Vectors (of > 1 lane) in big endian need tricky handling.
3530     if (RVEVT.isVector() && RVEVT.getVectorNumElements() > 1 &&
3531         !Subtarget->isLittleEndian())
3532       return false;
3533
3534     MVT RVVT = RVEVT.getSimpleVT();
3535     if (RVVT == MVT::f128)
3536       return false;
3537
3538     MVT DestVT = VA.getValVT();
3539     // Special handling for extended integers.
3540     if (RVVT != DestVT) {
3541       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
3542         return false;
3543
3544       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
3545         return false;
3546
3547       bool IsZExt = Outs[0].Flags.isZExt();
3548       SrcReg = emitIntExt(RVVT, SrcReg, DestVT, IsZExt);
3549       if (SrcReg == 0)
3550         return false;
3551     }
3552
3553     // Make the copy.
3554     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3555             TII.get(TargetOpcode::COPY), DestReg).addReg(SrcReg);
3556
3557     // Add register to return instruction.
3558     RetRegs.push_back(VA.getLocReg());
3559   }
3560
3561   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3562                                     TII.get(AArch64::RET_ReallyLR));
3563   for (unsigned i = 0, e = RetRegs.size(); i != e; ++i)
3564     MIB.addReg(RetRegs[i], RegState::Implicit);
3565   return true;
3566 }
3567
3568 bool AArch64FastISel::selectTrunc(const Instruction *I) {
3569   Type *DestTy = I->getType();
3570   Value *Op = I->getOperand(0);
3571   Type *SrcTy = Op->getType();
3572
3573   EVT SrcEVT = TLI.getValueType(SrcTy, true);
3574   EVT DestEVT = TLI.getValueType(DestTy, true);
3575   if (!SrcEVT.isSimple())
3576     return false;
3577   if (!DestEVT.isSimple())
3578     return false;
3579
3580   MVT SrcVT = SrcEVT.getSimpleVT();
3581   MVT DestVT = DestEVT.getSimpleVT();
3582
3583   if (SrcVT != MVT::i64 && SrcVT != MVT::i32 && SrcVT != MVT::i16 &&
3584       SrcVT != MVT::i8)
3585     return false;
3586   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8 &&
3587       DestVT != MVT::i1)
3588     return false;
3589
3590   unsigned SrcReg = getRegForValue(Op);
3591   if (!SrcReg)
3592     return false;
3593   bool SrcIsKill = hasTrivialKill(Op);
3594
3595   // If we're truncating from i64 to a smaller non-legal type then generate an
3596   // AND. Otherwise, we know the high bits are undefined and a truncate only
3597   // generate a COPY. We cannot mark the source register also as result
3598   // register, because this can incorrectly transfer the kill flag onto the
3599   // source register.
3600   unsigned ResultReg;
3601   if (SrcVT == MVT::i64) {
3602     uint64_t Mask = 0;
3603     switch (DestVT.SimpleTy) {
3604     default:
3605       // Trunc i64 to i32 is handled by the target-independent fast-isel.
3606       return false;
3607     case MVT::i1:
3608       Mask = 0x1;
3609       break;
3610     case MVT::i8:
3611       Mask = 0xff;
3612       break;
3613     case MVT::i16:
3614       Mask = 0xffff;
3615       break;
3616     }
3617     // Issue an extract_subreg to get the lower 32-bits.
3618     unsigned Reg32 = fastEmitInst_extractsubreg(MVT::i32, SrcReg, SrcIsKill,
3619                                                 AArch64::sub_32);
3620     // Create the AND instruction which performs the actual truncation.
3621     ResultReg = emitAnd_ri(MVT::i32, Reg32, /*IsKill=*/true, Mask);
3622     assert(ResultReg && "Unexpected AND instruction emission failure.");
3623   } else {
3624     ResultReg = createResultReg(&AArch64::GPR32RegClass);
3625     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3626             TII.get(TargetOpcode::COPY), ResultReg)
3627         .addReg(SrcReg, getKillRegState(SrcIsKill));
3628   }
3629
3630   updateValueMap(I, ResultReg);
3631   return true;
3632 }
3633
3634 unsigned AArch64FastISel::emiti1Ext(unsigned SrcReg, MVT DestVT, bool IsZExt) {
3635   assert((DestVT == MVT::i8 || DestVT == MVT::i16 || DestVT == MVT::i32 ||
3636           DestVT == MVT::i64) &&
3637          "Unexpected value type.");
3638   // Handle i8 and i16 as i32.
3639   if (DestVT == MVT::i8 || DestVT == MVT::i16)
3640     DestVT = MVT::i32;
3641
3642   if (IsZExt) {
3643     unsigned ResultReg = emitAnd_ri(MVT::i32, SrcReg, /*TODO:IsKill=*/false, 1);
3644     assert(ResultReg && "Unexpected AND instruction emission failure.");
3645     if (DestVT == MVT::i64) {
3646       // We're ZExt i1 to i64.  The ANDWri Wd, Ws, #1 implicitly clears the
3647       // upper 32 bits.  Emit a SUBREG_TO_REG to extend from Wd to Xd.
3648       unsigned Reg64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
3649       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3650               TII.get(AArch64::SUBREG_TO_REG), Reg64)
3651           .addImm(0)
3652           .addReg(ResultReg)
3653           .addImm(AArch64::sub_32);
3654       ResultReg = Reg64;
3655     }
3656     return ResultReg;
3657   } else {
3658     if (DestVT == MVT::i64) {
3659       // FIXME: We're SExt i1 to i64.
3660       return 0;
3661     }
3662     return fastEmitInst_rii(AArch64::SBFMWri, &AArch64::GPR32RegClass, SrcReg,
3663                             /*TODO:IsKill=*/false, 0, 0);
3664   }
3665 }
3666
3667 unsigned AArch64FastISel::emitMul_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3668                                       unsigned Op1, bool Op1IsKill) {
3669   unsigned Opc, ZReg;
3670   switch (RetVT.SimpleTy) {
3671   default: return 0;
3672   case MVT::i8:
3673   case MVT::i16:
3674   case MVT::i32:
3675     RetVT = MVT::i32;
3676     Opc = AArch64::MADDWrrr; ZReg = AArch64::WZR; break;
3677   case MVT::i64:
3678     Opc = AArch64::MADDXrrr; ZReg = AArch64::XZR; break;
3679   }
3680
3681   const TargetRegisterClass *RC =
3682       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3683   return fastEmitInst_rrr(Opc, RC, Op0, Op0IsKill, Op1, Op1IsKill,
3684                           /*IsKill=*/ZReg, true);
3685 }
3686
3687 unsigned AArch64FastISel::emitSMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3688                                         unsigned Op1, bool Op1IsKill) {
3689   if (RetVT != MVT::i64)
3690     return 0;
3691
3692   return fastEmitInst_rrr(AArch64::SMADDLrrr, &AArch64::GPR64RegClass,
3693                           Op0, Op0IsKill, Op1, Op1IsKill,
3694                           AArch64::XZR, /*IsKill=*/true);
3695 }
3696
3697 unsigned AArch64FastISel::emitUMULL_rr(MVT RetVT, unsigned Op0, bool Op0IsKill,
3698                                         unsigned Op1, bool Op1IsKill) {
3699   if (RetVT != MVT::i64)
3700     return 0;
3701
3702   return fastEmitInst_rrr(AArch64::UMADDLrrr, &AArch64::GPR64RegClass,
3703                           Op0, Op0IsKill, Op1, Op1IsKill,
3704                           AArch64::XZR, /*IsKill=*/true);
3705 }
3706
3707 unsigned AArch64FastISel::emitLSL_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3708                                      unsigned Op1Reg, bool Op1IsKill) {
3709   unsigned Opc = 0;
3710   bool NeedTrunc = false;
3711   uint64_t Mask = 0;
3712   switch (RetVT.SimpleTy) {
3713   default: return 0;
3714   case MVT::i8:  Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xff;   break;
3715   case MVT::i16: Opc = AArch64::LSLVWr; NeedTrunc = true; Mask = 0xffff; break;
3716   case MVT::i32: Opc = AArch64::LSLVWr;                                  break;
3717   case MVT::i64: Opc = AArch64::LSLVXr;                                  break;
3718   }
3719
3720   const TargetRegisterClass *RC =
3721       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3722   if (NeedTrunc) {
3723     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3724     Op1IsKill = true;
3725   }
3726   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3727                                        Op1IsKill);
3728   if (NeedTrunc)
3729     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3730   return ResultReg;
3731 }
3732
3733 unsigned AArch64FastISel::emitLSL_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3734                                      bool Op0IsKill, uint64_t Shift,
3735                                      bool IsZext) {
3736   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3737          "Unexpected source/return type pair.");
3738   assert((SrcVT == MVT::i1 || SrcVT == MVT::i8 || SrcVT == MVT::i16 ||
3739           SrcVT == MVT::i32 || SrcVT == MVT::i64) &&
3740          "Unexpected source value type.");
3741   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3742           RetVT == MVT::i64) && "Unexpected return value type.");
3743
3744   bool Is64Bit = (RetVT == MVT::i64);
3745   unsigned RegSize = Is64Bit ? 64 : 32;
3746   unsigned DstBits = RetVT.getSizeInBits();
3747   unsigned SrcBits = SrcVT.getSizeInBits();
3748
3749   // Don't deal with undefined shifts.
3750   if (Shift >= DstBits)
3751     return 0;
3752
3753   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3754   // {S|U}BFM Wd, Wn, #r, #s
3755   // Wd<32+s-r,32-r> = Wn<s:0> when r > s
3756
3757   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3758   // %2 = shl i16 %1, 4
3759   // Wd<32+7-28,32-28> = Wn<7:0> <- clamp s to 7
3760   // 0b1111_1111_1111_1111__1111_1010_1010_0000 sext
3761   // 0b0000_0000_0000_0000__0000_0101_0101_0000 sext | zext
3762   // 0b0000_0000_0000_0000__0000_1010_1010_0000 zext
3763
3764   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3765   // %2 = shl i16 %1, 8
3766   // Wd<32+7-24,32-24> = Wn<7:0>
3767   // 0b1111_1111_1111_1111__1010_1010_0000_0000 sext
3768   // 0b0000_0000_0000_0000__0101_0101_0000_0000 sext | zext
3769   // 0b0000_0000_0000_0000__1010_1010_0000_0000 zext
3770
3771   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3772   // %2 = shl i16 %1, 12
3773   // Wd<32+3-20,32-20> = Wn<3:0>
3774   // 0b1111_1111_1111_1111__1010_0000_0000_0000 sext
3775   // 0b0000_0000_0000_0000__0101_0000_0000_0000 sext | zext
3776   // 0b0000_0000_0000_0000__1010_0000_0000_0000 zext
3777
3778   unsigned ImmR = RegSize - Shift;
3779   // Limit the width to the length of the source type.
3780   unsigned ImmS = std::min<unsigned>(SrcBits - 1, DstBits - 1 - Shift);
3781   static const unsigned OpcTable[2][2] = {
3782     {AArch64::SBFMWri, AArch64::SBFMXri},
3783     {AArch64::UBFMWri, AArch64::UBFMXri}
3784   };
3785   unsigned Opc = OpcTable[IsZext][Is64Bit];
3786   const TargetRegisterClass *RC =
3787       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3788   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
3789     unsigned TmpReg = MRI.createVirtualRegister(RC);
3790     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3791             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
3792         .addImm(0)
3793         .addReg(Op0, getKillRegState(Op0IsKill))
3794         .addImm(AArch64::sub_32);
3795     Op0 = TmpReg;
3796     Op0IsKill = true;
3797   }
3798   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
3799 }
3800
3801 unsigned AArch64FastISel::emitLSR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3802                                      unsigned Op1Reg, bool Op1IsKill) {
3803   unsigned Opc = 0;
3804   bool NeedTrunc = false;
3805   uint64_t Mask = 0;
3806   switch (RetVT.SimpleTy) {
3807   default: return 0;
3808   case MVT::i8:  Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xff;   break;
3809   case MVT::i16: Opc = AArch64::LSRVWr; NeedTrunc = true; Mask = 0xffff; break;
3810   case MVT::i32: Opc = AArch64::LSRVWr; break;
3811   case MVT::i64: Opc = AArch64::LSRVXr; break;
3812   }
3813
3814   const TargetRegisterClass *RC =
3815       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3816   if (NeedTrunc) {
3817     Op0Reg = emitAnd_ri(MVT::i32, Op0Reg, Op0IsKill, Mask);
3818     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3819     Op0IsKill = Op1IsKill = true;
3820   }
3821   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3822                                        Op1IsKill);
3823   if (NeedTrunc)
3824     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3825   return ResultReg;
3826 }
3827
3828 unsigned AArch64FastISel::emitLSR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3829                                      bool Op0IsKill, uint64_t Shift,
3830                                      bool IsZExt) {
3831   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3832          "Unexpected source/return type pair.");
3833   assert((SrcVT == MVT::i8 || SrcVT == MVT::i16 || SrcVT == MVT::i32 ||
3834           SrcVT == MVT::i64) && "Unexpected source value type.");
3835   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3836           RetVT == MVT::i64) && "Unexpected return value type.");
3837
3838   bool Is64Bit = (RetVT == MVT::i64);
3839   unsigned RegSize = Is64Bit ? 64 : 32;
3840   unsigned DstBits = RetVT.getSizeInBits();
3841   unsigned SrcBits = SrcVT.getSizeInBits();
3842
3843   // Don't deal with undefined shifts.
3844   if (Shift >= DstBits)
3845     return 0;
3846
3847   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3848   // {S|U}BFM Wd, Wn, #r, #s
3849   // Wd<s-r:0> = Wn<s:r> when r <= s
3850
3851   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3852   // %2 = lshr i16 %1, 4
3853   // Wd<7-4:0> = Wn<7:4>
3854   // 0b0000_0000_0000_0000__0000_1111_1111_1010 sext
3855   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
3856   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
3857
3858   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3859   // %2 = lshr i16 %1, 8
3860   // Wd<7-7,0> = Wn<7:7>
3861   // 0b0000_0000_0000_0000__0000_0000_1111_1111 sext
3862   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
3863   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
3864
3865   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3866   // %2 = lshr i16 %1, 12
3867   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
3868   // 0b0000_0000_0000_0000__0000_0000_0000_1111 sext
3869   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
3870   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
3871
3872   if (Shift >= SrcBits && IsZExt)
3873     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
3874
3875   // It is not possible to fold a sign-extend into the LShr instruction. In this
3876   // case emit a sign-extend.
3877   if (!IsZExt) {
3878     Op0 = emitIntExt(SrcVT, Op0, RetVT, IsZExt);
3879     if (!Op0)
3880       return 0;
3881     Op0IsKill = true;
3882     SrcVT = RetVT;
3883     SrcBits = SrcVT.getSizeInBits();
3884     IsZExt = true;
3885   }
3886
3887   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
3888   unsigned ImmS = SrcBits - 1;
3889   static const unsigned OpcTable[2][2] = {
3890     {AArch64::SBFMWri, AArch64::SBFMXri},
3891     {AArch64::UBFMWri, AArch64::UBFMXri}
3892   };
3893   unsigned Opc = OpcTable[IsZExt][Is64Bit];
3894   const TargetRegisterClass *RC =
3895       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3896   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
3897     unsigned TmpReg = MRI.createVirtualRegister(RC);
3898     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3899             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
3900         .addImm(0)
3901         .addReg(Op0, getKillRegState(Op0IsKill))
3902         .addImm(AArch64::sub_32);
3903     Op0 = TmpReg;
3904     Op0IsKill = true;
3905   }
3906   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
3907 }
3908
3909 unsigned AArch64FastISel::emitASR_rr(MVT RetVT, unsigned Op0Reg, bool Op0IsKill,
3910                                      unsigned Op1Reg, bool Op1IsKill) {
3911   unsigned Opc = 0;
3912   bool NeedTrunc = false;
3913   uint64_t Mask = 0;
3914   switch (RetVT.SimpleTy) {
3915   default: return 0;
3916   case MVT::i8:  Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xff;   break;
3917   case MVT::i16: Opc = AArch64::ASRVWr; NeedTrunc = true; Mask = 0xffff; break;
3918   case MVT::i32: Opc = AArch64::ASRVWr;                                  break;
3919   case MVT::i64: Opc = AArch64::ASRVXr;                                  break;
3920   }
3921
3922   const TargetRegisterClass *RC =
3923       (RetVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3924   if (NeedTrunc) {
3925     Op0Reg = emitIntExt(RetVT, Op0Reg, MVT::i32, /*IsZExt=*/false);
3926     Op1Reg = emitAnd_ri(MVT::i32, Op1Reg, Op1IsKill, Mask);
3927     Op0IsKill = Op1IsKill = true;
3928   }
3929   unsigned ResultReg = fastEmitInst_rr(Opc, RC, Op0Reg, Op0IsKill, Op1Reg,
3930                                        Op1IsKill);
3931   if (NeedTrunc)
3932     ResultReg = emitAnd_ri(MVT::i32, ResultReg, /*IsKill=*/true, Mask);
3933   return ResultReg;
3934 }
3935
3936 unsigned AArch64FastISel::emitASR_ri(MVT RetVT, MVT SrcVT, unsigned Op0,
3937                                      bool Op0IsKill, uint64_t Shift,
3938                                      bool IsZExt) {
3939   assert(RetVT.SimpleTy >= SrcVT.SimpleTy &&
3940          "Unexpected source/return type pair.");
3941   assert((SrcVT == MVT::i8 || SrcVT == MVT::i16 || SrcVT == MVT::i32 ||
3942           SrcVT == MVT::i64) && "Unexpected source value type.");
3943   assert((RetVT == MVT::i8 || RetVT == MVT::i16 || RetVT == MVT::i32 ||
3944           RetVT == MVT::i64) && "Unexpected return value type.");
3945
3946   bool Is64Bit = (RetVT == MVT::i64);
3947   unsigned RegSize = Is64Bit ? 64 : 32;
3948   unsigned DstBits = RetVT.getSizeInBits();
3949   unsigned SrcBits = SrcVT.getSizeInBits();
3950
3951   // Don't deal with undefined shifts.
3952   if (Shift >= DstBits)
3953     return 0;
3954
3955   // For immediate shifts we can fold the zero-/sign-extension into the shift.
3956   // {S|U}BFM Wd, Wn, #r, #s
3957   // Wd<s-r:0> = Wn<s:r> when r <= s
3958
3959   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3960   // %2 = ashr i16 %1, 4
3961   // Wd<7-4:0> = Wn<7:4>
3962   // 0b1111_1111_1111_1111__1111_1111_1111_1010 sext
3963   // 0b0000_0000_0000_0000__0000_0000_0000_0101 sext | zext
3964   // 0b0000_0000_0000_0000__0000_0000_0000_1010 zext
3965
3966   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3967   // %2 = ashr i16 %1, 8
3968   // Wd<7-7,0> = Wn<7:7>
3969   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
3970   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
3971   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
3972
3973   // %1 = {s|z}ext i8 {0b1010_1010|0b0101_0101} to i16
3974   // %2 = ashr i16 %1, 12
3975   // Wd<7-7,0> = Wn<7:7> <- clamp r to 7
3976   // 0b1111_1111_1111_1111__1111_1111_1111_1111 sext
3977   // 0b0000_0000_0000_0000__0000_0000_0000_0000 sext
3978   // 0b0000_0000_0000_0000__0000_0000_0000_0000 zext
3979
3980   if (Shift >= SrcBits && IsZExt)
3981     return materializeInt(ConstantInt::get(*Context, APInt(RegSize, 0)), RetVT);
3982
3983   unsigned ImmR = std::min<unsigned>(SrcBits - 1, Shift);
3984   unsigned ImmS = SrcBits - 1;
3985   static const unsigned OpcTable[2][2] = {
3986     {AArch64::SBFMWri, AArch64::SBFMXri},
3987     {AArch64::UBFMWri, AArch64::UBFMXri}
3988   };
3989   unsigned Opc = OpcTable[IsZExt][Is64Bit];
3990   const TargetRegisterClass *RC =
3991       Is64Bit ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
3992   if (SrcVT.SimpleTy <= MVT::i32 && RetVT == MVT::i64) {
3993     unsigned TmpReg = MRI.createVirtualRegister(RC);
3994     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
3995             TII.get(AArch64::SUBREG_TO_REG), TmpReg)
3996         .addImm(0)
3997         .addReg(Op0, getKillRegState(Op0IsKill))
3998         .addImm(AArch64::sub_32);
3999     Op0 = TmpReg;
4000     Op0IsKill = true;
4001   }
4002   return fastEmitInst_rii(Opc, RC, Op0, Op0IsKill, ImmR, ImmS);
4003 }
4004
4005 unsigned AArch64FastISel::emitIntExt(MVT SrcVT, unsigned SrcReg, MVT DestVT,
4006                                      bool IsZExt) {
4007   assert(DestVT != MVT::i1 && "ZeroExt/SignExt an i1?");
4008
4009   // FastISel does not have plumbing to deal with extensions where the SrcVT or
4010   // DestVT are odd things, so test to make sure that they are both types we can
4011   // handle (i1/i8/i16/i32 for SrcVT and i8/i16/i32/i64 for DestVT), otherwise
4012   // bail out to SelectionDAG.
4013   if (((DestVT != MVT::i8) && (DestVT != MVT::i16) &&
4014        (DestVT != MVT::i32) && (DestVT != MVT::i64)) ||
4015       ((SrcVT !=  MVT::i1) && (SrcVT !=  MVT::i8) &&
4016        (SrcVT !=  MVT::i16) && (SrcVT !=  MVT::i32)))
4017     return 0;
4018
4019   unsigned Opc;
4020   unsigned Imm = 0;
4021
4022   switch (SrcVT.SimpleTy) {
4023   default:
4024     return 0;
4025   case MVT::i1:
4026     return emiti1Ext(SrcReg, DestVT, IsZExt);
4027   case MVT::i8:
4028     if (DestVT == MVT::i64)
4029       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4030     else
4031       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4032     Imm = 7;
4033     break;
4034   case MVT::i16:
4035     if (DestVT == MVT::i64)
4036       Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4037     else
4038       Opc = IsZExt ? AArch64::UBFMWri : AArch64::SBFMWri;
4039     Imm = 15;
4040     break;
4041   case MVT::i32:
4042     assert(DestVT == MVT::i64 && "IntExt i32 to i32?!?");
4043     Opc = IsZExt ? AArch64::UBFMXri : AArch64::SBFMXri;
4044     Imm = 31;
4045     break;
4046   }
4047
4048   // Handle i8 and i16 as i32.
4049   if (DestVT == MVT::i8 || DestVT == MVT::i16)
4050     DestVT = MVT::i32;
4051   else if (DestVT == MVT::i64) {
4052     unsigned Src64 = MRI.createVirtualRegister(&AArch64::GPR64RegClass);
4053     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4054             TII.get(AArch64::SUBREG_TO_REG), Src64)
4055         .addImm(0)
4056         .addReg(SrcReg)
4057         .addImm(AArch64::sub_32);
4058     SrcReg = Src64;
4059   }
4060
4061   const TargetRegisterClass *RC =
4062       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4063   return fastEmitInst_rii(Opc, RC, SrcReg, /*TODO:IsKill=*/false, 0, Imm);
4064 }
4065
4066 static bool isZExtLoad(const MachineInstr *LI) {
4067   switch (LI->getOpcode()) {
4068   default:
4069     return false;
4070   case AArch64::LDURBBi:
4071   case AArch64::LDURHHi:
4072   case AArch64::LDURWi:
4073   case AArch64::LDRBBui:
4074   case AArch64::LDRHHui:
4075   case AArch64::LDRWui:
4076   case AArch64::LDRBBroX:
4077   case AArch64::LDRHHroX:
4078   case AArch64::LDRWroX:
4079   case AArch64::LDRBBroW:
4080   case AArch64::LDRHHroW:
4081   case AArch64::LDRWroW:
4082     return true;
4083   }
4084 }
4085
4086 static bool isSExtLoad(const MachineInstr *LI) {
4087   switch (LI->getOpcode()) {
4088   default:
4089     return false;
4090   case AArch64::LDURSBWi:
4091   case AArch64::LDURSHWi:
4092   case AArch64::LDURSBXi:
4093   case AArch64::LDURSHXi:
4094   case AArch64::LDURSWi:
4095   case AArch64::LDRSBWui:
4096   case AArch64::LDRSHWui:
4097   case AArch64::LDRSBXui:
4098   case AArch64::LDRSHXui:
4099   case AArch64::LDRSWui:
4100   case AArch64::LDRSBWroX:
4101   case AArch64::LDRSHWroX:
4102   case AArch64::LDRSBXroX:
4103   case AArch64::LDRSHXroX:
4104   case AArch64::LDRSWroX:
4105   case AArch64::LDRSBWroW:
4106   case AArch64::LDRSHWroW:
4107   case AArch64::LDRSBXroW:
4108   case AArch64::LDRSHXroW:
4109   case AArch64::LDRSWroW:
4110     return true;
4111   }
4112 }
4113
4114 bool AArch64FastISel::optimizeIntExtLoad(const Instruction *I, MVT RetVT,
4115                                          MVT SrcVT) {
4116   const auto *LI = dyn_cast<LoadInst>(I->getOperand(0));
4117   if (!LI || !LI->hasOneUse())
4118     return false;
4119
4120   // Check if the load instruction has already been selected.
4121   unsigned Reg = lookUpRegForValue(LI);
4122   if (!Reg)
4123     return false;
4124
4125   MachineInstr *MI = MRI.getUniqueVRegDef(Reg);
4126   if (!MI)
4127     return false;
4128
4129   // Check if the correct load instruction has been emitted - SelectionDAG might
4130   // have emitted a zero-extending load, but we need a sign-extending load.
4131   bool IsZExt = isa<ZExtInst>(I);
4132   const auto *LoadMI = MI;
4133   if (LoadMI->getOpcode() == TargetOpcode::COPY &&
4134       LoadMI->getOperand(1).getSubReg() == AArch64::sub_32) {
4135     unsigned LoadReg = MI->getOperand(1).getReg();
4136     LoadMI = MRI.getUniqueVRegDef(LoadReg);
4137     assert(LoadMI && "Expected valid instruction");
4138   }
4139   if (!(IsZExt && isZExtLoad(LoadMI)) && !(!IsZExt && isSExtLoad(LoadMI)))
4140     return false;
4141
4142   // Nothing to be done.
4143   if (RetVT != MVT::i64 || SrcVT > MVT::i32) {
4144     updateValueMap(I, Reg);
4145     return true;
4146   }
4147
4148   if (IsZExt) {
4149     unsigned Reg64 = createResultReg(&AArch64::GPR64RegClass);
4150     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4151             TII.get(AArch64::SUBREG_TO_REG), Reg64)
4152         .addImm(0)
4153         .addReg(Reg, getKillRegState(true))
4154         .addImm(AArch64::sub_32);
4155     Reg = Reg64;
4156   } else {
4157     assert((MI->getOpcode() == TargetOpcode::COPY &&
4158             MI->getOperand(1).getSubReg() == AArch64::sub_32) &&
4159            "Expected copy instruction");
4160     Reg = MI->getOperand(1).getReg();
4161     MI->eraseFromParent();
4162   }
4163   updateValueMap(I, Reg);
4164   return true;
4165 }
4166
4167 bool AArch64FastISel::selectIntExt(const Instruction *I) {
4168   assert((isa<ZExtInst>(I) || isa<SExtInst>(I)) &&
4169          "Unexpected integer extend instruction.");
4170   MVT RetVT;
4171   MVT SrcVT;
4172   if (!isTypeSupported(I->getType(), RetVT))
4173     return false;
4174
4175   if (!isTypeSupported(I->getOperand(0)->getType(), SrcVT))
4176     return false;
4177
4178   // Try to optimize already sign-/zero-extended values from load instructions.
4179   if (optimizeIntExtLoad(I, RetVT, SrcVT))
4180     return true;
4181
4182   unsigned SrcReg = getRegForValue(I->getOperand(0));
4183   if (!SrcReg)
4184     return false;
4185   bool SrcIsKill = hasTrivialKill(I->getOperand(0));
4186
4187   // Try to optimize already sign-/zero-extended values from function arguments.
4188   bool IsZExt = isa<ZExtInst>(I);
4189   if (const auto *Arg = dyn_cast<Argument>(I->getOperand(0))) {
4190     if ((IsZExt && Arg->hasZExtAttr()) || (!IsZExt && Arg->hasSExtAttr())) {
4191       if (RetVT == MVT::i64 && SrcVT != MVT::i64) {
4192         unsigned ResultReg = createResultReg(&AArch64::GPR64RegClass);
4193         BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DbgLoc,
4194                 TII.get(AArch64::SUBREG_TO_REG), ResultReg)
4195             .addImm(0)
4196             .addReg(SrcReg, getKillRegState(SrcIsKill))
4197             .addImm(AArch64::sub_32);
4198         SrcReg = ResultReg;
4199       }
4200       // Conservatively clear all kill flags from all uses, because we are
4201       // replacing a sign-/zero-extend instruction at IR level with a nop at MI
4202       // level. The result of the instruction at IR level might have been
4203       // trivially dead, which is now not longer true.
4204       unsigned UseReg = lookUpRegForValue(I);
4205       if (UseReg)
4206         MRI.clearKillFlags(UseReg);
4207
4208       updateValueMap(I, SrcReg);
4209       return true;
4210     }
4211   }
4212
4213   unsigned ResultReg = emitIntExt(SrcVT, SrcReg, RetVT, IsZExt);
4214   if (!ResultReg)
4215     return false;
4216
4217   updateValueMap(I, ResultReg);
4218   return true;
4219 }
4220
4221 bool AArch64FastISel::selectRem(const Instruction *I, unsigned ISDOpcode) {
4222   EVT DestEVT = TLI.getValueType(I->getType(), true);
4223   if (!DestEVT.isSimple())
4224     return false;
4225
4226   MVT DestVT = DestEVT.getSimpleVT();
4227   if (DestVT != MVT::i64 && DestVT != MVT::i32)
4228     return false;
4229
4230   unsigned DivOpc;
4231   bool Is64bit = (DestVT == MVT::i64);
4232   switch (ISDOpcode) {
4233   default:
4234     return false;
4235   case ISD::SREM:
4236     DivOpc = Is64bit ? AArch64::SDIVXr : AArch64::SDIVWr;
4237     break;
4238   case ISD::UREM:
4239     DivOpc = Is64bit ? AArch64::UDIVXr : AArch64::UDIVWr;
4240     break;
4241   }
4242   unsigned MSubOpc = Is64bit ? AArch64::MSUBXrrr : AArch64::MSUBWrrr;
4243   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4244   if (!Src0Reg)
4245     return false;
4246   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4247
4248   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4249   if (!Src1Reg)
4250     return false;
4251   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4252
4253   const TargetRegisterClass *RC =
4254       (DestVT == MVT::i64) ? &AArch64::GPR64RegClass : &AArch64::GPR32RegClass;
4255   unsigned QuotReg = fastEmitInst_rr(DivOpc, RC, Src0Reg, /*IsKill=*/false,
4256                                      Src1Reg, /*IsKill=*/false);
4257   assert(QuotReg && "Unexpected DIV instruction emission failure.");
4258   // The remainder is computed as numerator - (quotient * denominator) using the
4259   // MSUB instruction.
4260   unsigned ResultReg = fastEmitInst_rrr(MSubOpc, RC, QuotReg, /*IsKill=*/true,
4261                                         Src1Reg, Src1IsKill, Src0Reg,
4262                                         Src0IsKill);
4263   updateValueMap(I, ResultReg);
4264   return true;
4265 }
4266
4267 bool AArch64FastISel::selectMul(const Instruction *I) {
4268   MVT VT;
4269   if (!isTypeSupported(I->getType(), VT, /*IsVectorAllowed=*/true))
4270     return false;
4271
4272   if (VT.isVector())
4273     return selectBinaryOp(I, ISD::MUL);
4274
4275   const Value *Src0 = I->getOperand(0);
4276   const Value *Src1 = I->getOperand(1);
4277   if (const auto *C = dyn_cast<ConstantInt>(Src0))
4278     if (C->getValue().isPowerOf2())
4279       std::swap(Src0, Src1);
4280
4281   // Try to simplify to a shift instruction.
4282   if (const auto *C = dyn_cast<ConstantInt>(Src1))
4283     if (C->getValue().isPowerOf2()) {
4284       uint64_t ShiftVal = C->getValue().logBase2();
4285       MVT SrcVT = VT;
4286       bool IsZExt = true;
4287       if (const auto *ZExt = dyn_cast<ZExtInst>(Src0)) {
4288         if (!isIntExtFree(ZExt)) {
4289           MVT VT;
4290           if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), VT)) {
4291             SrcVT = VT;
4292             IsZExt = true;
4293             Src0 = ZExt->getOperand(0);
4294           }
4295         }
4296       } else if (const auto *SExt = dyn_cast<SExtInst>(Src0)) {
4297         if (!isIntExtFree(SExt)) {
4298           MVT VT;
4299           if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), VT)) {
4300             SrcVT = VT;
4301             IsZExt = false;
4302             Src0 = SExt->getOperand(0);
4303           }
4304         }
4305       }
4306
4307       unsigned Src0Reg = getRegForValue(Src0);
4308       if (!Src0Reg)
4309         return false;
4310       bool Src0IsKill = hasTrivialKill(Src0);
4311
4312       unsigned ResultReg =
4313           emitLSL_ri(VT, SrcVT, Src0Reg, Src0IsKill, ShiftVal, IsZExt);
4314
4315       if (ResultReg) {
4316         updateValueMap(I, ResultReg);
4317         return true;
4318       }
4319     }
4320
4321   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4322   if (!Src0Reg)
4323     return false;
4324   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4325
4326   unsigned Src1Reg = getRegForValue(I->getOperand(1));
4327   if (!Src1Reg)
4328     return false;
4329   bool Src1IsKill = hasTrivialKill(I->getOperand(1));
4330
4331   unsigned ResultReg = emitMul_rr(VT, Src0Reg, Src0IsKill, Src1Reg, Src1IsKill);
4332
4333   if (!ResultReg)
4334     return false;
4335
4336   updateValueMap(I, ResultReg);
4337   return true;
4338 }
4339
4340 bool AArch64FastISel::selectShift(const Instruction *I) {
4341   MVT RetVT;
4342   if (!isTypeSupported(I->getType(), RetVT, /*IsVectorAllowed=*/true))
4343     return false;
4344
4345   if (RetVT.isVector())
4346     return selectOperator(I, I->getOpcode());
4347
4348   if (const auto *C = dyn_cast<ConstantInt>(I->getOperand(1))) {
4349     unsigned ResultReg = 0;
4350     uint64_t ShiftVal = C->getZExtValue();
4351     MVT SrcVT = RetVT;
4352     bool IsZExt = (I->getOpcode() == Instruction::AShr) ? false : true;
4353     const Value *Op0 = I->getOperand(0);
4354     if (const auto *ZExt = dyn_cast<ZExtInst>(Op0)) {
4355       if (!isIntExtFree(ZExt)) {
4356         MVT TmpVT;
4357         if (isValueAvailable(ZExt) && isTypeSupported(ZExt->getSrcTy(), TmpVT)) {
4358           SrcVT = TmpVT;
4359           IsZExt = true;
4360           Op0 = ZExt->getOperand(0);
4361         }
4362       }
4363     } else if (const auto *SExt = dyn_cast<SExtInst>(Op0)) {
4364       if (!isIntExtFree(SExt)) {
4365         MVT TmpVT;
4366         if (isValueAvailable(SExt) && isTypeSupported(SExt->getSrcTy(), TmpVT)) {
4367           SrcVT = TmpVT;
4368           IsZExt = false;
4369           Op0 = SExt->getOperand(0);
4370         }
4371       }
4372     }
4373
4374     unsigned Op0Reg = getRegForValue(Op0);
4375     if (!Op0Reg)
4376       return false;
4377     bool Op0IsKill = hasTrivialKill(Op0);
4378
4379     switch (I->getOpcode()) {
4380     default: llvm_unreachable("Unexpected instruction.");
4381     case Instruction::Shl:
4382       ResultReg = emitLSL_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4383       break;
4384     case Instruction::AShr:
4385       ResultReg = emitASR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4386       break;
4387     case Instruction::LShr:
4388       ResultReg = emitLSR_ri(RetVT, SrcVT, Op0Reg, Op0IsKill, ShiftVal, IsZExt);
4389       break;
4390     }
4391     if (!ResultReg)
4392       return false;
4393
4394     updateValueMap(I, ResultReg);
4395     return true;
4396   }
4397
4398   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4399   if (!Op0Reg)
4400     return false;
4401   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4402
4403   unsigned Op1Reg = getRegForValue(I->getOperand(1));
4404   if (!Op1Reg)
4405     return false;
4406   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
4407
4408   unsigned ResultReg = 0;
4409   switch (I->getOpcode()) {
4410   default: llvm_unreachable("Unexpected instruction.");
4411   case Instruction::Shl:
4412     ResultReg = emitLSL_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4413     break;
4414   case Instruction::AShr:
4415     ResultReg = emitASR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4416     break;
4417   case Instruction::LShr:
4418     ResultReg = emitLSR_rr(RetVT, Op0Reg, Op0IsKill, Op1Reg, Op1IsKill);
4419     break;
4420   }
4421
4422   if (!ResultReg)
4423     return false;
4424
4425   updateValueMap(I, ResultReg);
4426   return true;
4427 }
4428
4429 bool AArch64FastISel::selectBitCast(const Instruction *I) {
4430   MVT RetVT, SrcVT;
4431
4432   if (!isTypeLegal(I->getOperand(0)->getType(), SrcVT))
4433     return false;
4434   if (!isTypeLegal(I->getType(), RetVT))
4435     return false;
4436
4437   unsigned Opc;
4438   if (RetVT == MVT::f32 && SrcVT == MVT::i32)
4439     Opc = AArch64::FMOVWSr;
4440   else if (RetVT == MVT::f64 && SrcVT == MVT::i64)
4441     Opc = AArch64::FMOVXDr;
4442   else if (RetVT == MVT::i32 && SrcVT == MVT::f32)
4443     Opc = AArch64::FMOVSWr;
4444   else if (RetVT == MVT::i64 && SrcVT == MVT::f64)
4445     Opc = AArch64::FMOVDXr;
4446   else
4447     return false;
4448
4449   const TargetRegisterClass *RC = nullptr;
4450   switch (RetVT.SimpleTy) {
4451   default: llvm_unreachable("Unexpected value type.");
4452   case MVT::i32: RC = &AArch64::GPR32RegClass; break;
4453   case MVT::i64: RC = &AArch64::GPR64RegClass; break;
4454   case MVT::f32: RC = &AArch64::FPR32RegClass; break;
4455   case MVT::f64: RC = &AArch64::FPR64RegClass; break;
4456   }
4457   unsigned Op0Reg = getRegForValue(I->getOperand(0));
4458   if (!Op0Reg)
4459     return false;
4460   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
4461   unsigned ResultReg = fastEmitInst_r(Opc, RC, Op0Reg, Op0IsKill);
4462
4463   if (!ResultReg)
4464     return false;
4465
4466   updateValueMap(I, ResultReg);
4467   return true;
4468 }
4469
4470 bool AArch64FastISel::selectFRem(const Instruction *I) {
4471   MVT RetVT;
4472   if (!isTypeLegal(I->getType(), RetVT))
4473     return false;
4474
4475   RTLIB::Libcall LC;
4476   switch (RetVT.SimpleTy) {
4477   default:
4478     return false;
4479   case MVT::f32:
4480     LC = RTLIB::REM_F32;
4481     break;
4482   case MVT::f64:
4483     LC = RTLIB::REM_F64;
4484     break;
4485   }
4486
4487   ArgListTy Args;
4488   Args.reserve(I->getNumOperands());
4489
4490   // Populate the argument list.
4491   for (auto &Arg : I->operands()) {
4492     ArgListEntry Entry;
4493     Entry.Val = Arg;
4494     Entry.Ty = Arg->getType();
4495     Args.push_back(Entry);
4496   }
4497
4498   CallLoweringInfo CLI;
4499   CLI.setCallee(TLI.getLibcallCallingConv(LC), I->getType(),
4500                 TLI.getLibcallName(LC), std::move(Args));
4501   if (!lowerCallTo(CLI))
4502     return false;
4503   updateValueMap(I, CLI.ResultReg);
4504   return true;
4505 }
4506
4507 bool AArch64FastISel::selectSDiv(const Instruction *I) {
4508   MVT VT;
4509   if (!isTypeLegal(I->getType(), VT))
4510     return false;
4511
4512   if (!isa<ConstantInt>(I->getOperand(1)))
4513     return selectBinaryOp(I, ISD::SDIV);
4514
4515   const APInt &C = cast<ConstantInt>(I->getOperand(1))->getValue();
4516   if ((VT != MVT::i32 && VT != MVT::i64) || !C ||
4517       !(C.isPowerOf2() || (-C).isPowerOf2()))
4518     return selectBinaryOp(I, ISD::SDIV);
4519
4520   unsigned Lg2 = C.countTrailingZeros();
4521   unsigned Src0Reg = getRegForValue(I->getOperand(0));
4522   if (!Src0Reg)
4523     return false;
4524   bool Src0IsKill = hasTrivialKill(I->getOperand(0));
4525
4526   if (cast<BinaryOperator>(I)->isExact()) {
4527     unsigned ResultReg = emitASR_ri(VT, VT, Src0Reg, Src0IsKill, Lg2);
4528     if (!ResultReg)
4529       return false;
4530     updateValueMap(I, ResultReg);
4531     return true;
4532   }
4533
4534   int64_t Pow2MinusOne = (1ULL << Lg2) - 1;
4535   unsigned AddReg = emitAdd_ri_(VT, Src0Reg, /*IsKill=*/false, Pow2MinusOne);
4536   if (!AddReg)
4537     return false;
4538
4539   // (Src0 < 0) ? Pow2 - 1 : 0;
4540   if (!emitICmp_ri(VT, Src0Reg, /*IsKill=*/false, 0))
4541     return false;
4542
4543   unsigned SelectOpc;
4544   const TargetRegisterClass *RC;
4545   if (VT == MVT::i64) {
4546     SelectOpc = AArch64::CSELXr;
4547     RC = &AArch64::GPR64RegClass;
4548   } else {
4549     SelectOpc = AArch64::CSELWr;
4550     RC = &AArch64::GPR32RegClass;
4551   }
4552   unsigned SelectReg =
4553       fastEmitInst_rri(SelectOpc, RC, AddReg, /*IsKill=*/true, Src0Reg,
4554                        Src0IsKill, AArch64CC::LT);
4555   if (!SelectReg)
4556     return false;
4557
4558   // Divide by Pow2 --> ashr. If we're dividing by a negative value we must also
4559   // negate the result.
4560   unsigned ZeroReg = (VT == MVT::i64) ? AArch64::XZR : AArch64::WZR;
4561   unsigned ResultReg;
4562   if (C.isNegative())
4563     ResultReg = emitAddSub_rs(/*UseAdd=*/false, VT, ZeroReg, /*IsKill=*/true,
4564                               SelectReg, /*IsKill=*/true, AArch64_AM::ASR, Lg2);
4565   else
4566     ResultReg = emitASR_ri(VT, VT, SelectReg, /*IsKill=*/true, Lg2);
4567
4568   if (!ResultReg)
4569     return false;
4570
4571   updateValueMap(I, ResultReg);
4572   return true;
4573 }
4574
4575 /// This is mostly a copy of the existing FastISel GEP code, but we have to
4576 /// duplicate it for AArch64, because otherwise we would bail out even for
4577 /// simple cases. This is because the standard fastEmit functions don't cover
4578 /// MUL at all and ADD is lowered very inefficientily.
4579 bool AArch64FastISel::selectGetElementPtr(const Instruction *I) {
4580   unsigned N = getRegForValue(I->getOperand(0));
4581   if (!N)
4582     return false;
4583   bool NIsKill = hasTrivialKill(I->getOperand(0));
4584
4585   // Keep a running tab of the total offset to coalesce multiple N = N + Offset
4586   // into a single N = N + TotalOffset.
4587   uint64_t TotalOffs = 0;
4588   Type *Ty = I->getOperand(0)->getType();
4589   MVT VT = TLI.getPointerTy();
4590   for (auto OI = std::next(I->op_begin()), E = I->op_end(); OI != E; ++OI) {
4591     const Value *Idx = *OI;
4592     if (auto *StTy = dyn_cast<StructType>(Ty)) {
4593       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
4594       // N = N + Offset
4595       if (Field)
4596         TotalOffs += DL.getStructLayout(StTy)->getElementOffset(Field);
4597       Ty = StTy->getElementType(Field);
4598     } else {
4599       Ty = cast<SequentialType>(Ty)->getElementType();
4600       // If this is a constant subscript, handle it quickly.
4601       if (const auto *CI = dyn_cast<ConstantInt>(Idx)) {
4602         if (CI->isZero())
4603           continue;
4604         // N = N + Offset
4605         TotalOffs +=
4606             DL.getTypeAllocSize(Ty) * cast<ConstantInt>(CI)->getSExtValue();
4607         continue;
4608       }
4609       if (TotalOffs) {
4610         N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4611         if (!N)
4612           return false;
4613         NIsKill = true;
4614         TotalOffs = 0;
4615       }
4616
4617       // N = N + Idx * ElementSize;
4618       uint64_t ElementSize = DL.getTypeAllocSize(Ty);
4619       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
4620       unsigned IdxN = Pair.first;
4621       bool IdxNIsKill = Pair.second;
4622       if (!IdxN)
4623         return false;
4624
4625       if (ElementSize != 1) {
4626         unsigned C = fastEmit_i(VT, VT, ISD::Constant, ElementSize);
4627         if (!C)
4628           return false;
4629         IdxN = emitMul_rr(VT, IdxN, IdxNIsKill, C, true);
4630         if (!IdxN)
4631           return false;
4632         IdxNIsKill = true;
4633       }
4634       N = fastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
4635       if (!N)
4636         return false;
4637     }
4638   }
4639   if (TotalOffs) {
4640     N = emitAdd_ri_(VT, N, NIsKill, TotalOffs);
4641     if (!N)
4642       return false;
4643   }
4644   updateValueMap(I, N);
4645   return true;
4646 }
4647
4648 bool AArch64FastISel::fastSelectInstruction(const Instruction *I) {
4649   switch (I->getOpcode()) {
4650   default:
4651     break;
4652   case Instruction::Add:
4653   case Instruction::Sub:
4654     return selectAddSub(I);
4655   case Instruction::Mul:
4656     return selectMul(I);
4657   case Instruction::SDiv:
4658     return selectSDiv(I);
4659   case Instruction::SRem:
4660     if (!selectBinaryOp(I, ISD::SREM))
4661       return selectRem(I, ISD::SREM);
4662     return true;
4663   case Instruction::URem:
4664     if (!selectBinaryOp(I, ISD::UREM))
4665       return selectRem(I, ISD::UREM);
4666     return true;
4667   case Instruction::Shl:
4668   case Instruction::LShr:
4669   case Instruction::AShr:
4670     return selectShift(I);
4671   case Instruction::And:
4672   case Instruction::Or:
4673   case Instruction::Xor:
4674     return selectLogicalOp(I);
4675   case Instruction::Br:
4676     return selectBranch(I);
4677   case Instruction::IndirectBr:
4678     return selectIndirectBr(I);
4679   case Instruction::BitCast:
4680     if (!FastISel::selectBitCast(I))
4681       return selectBitCast(I);
4682     return true;
4683   case Instruction::FPToSI:
4684     if (!selectCast(I, ISD::FP_TO_SINT))
4685       return selectFPToInt(I, /*Signed=*/true);
4686     return true;
4687   case Instruction::FPToUI:
4688     return selectFPToInt(I, /*Signed=*/false);
4689   case Instruction::ZExt:
4690   case Instruction::SExt:
4691     return selectIntExt(I);
4692   case Instruction::Trunc:
4693     if (!selectCast(I, ISD::TRUNCATE))
4694       return selectTrunc(I);
4695     return true;
4696   case Instruction::FPExt:
4697     return selectFPExt(I);
4698   case Instruction::FPTrunc:
4699     return selectFPTrunc(I);
4700   case Instruction::SIToFP:
4701     if (!selectCast(I, ISD::SINT_TO_FP))
4702       return selectIntToFP(I, /*Signed=*/true);
4703     return true;
4704   case Instruction::UIToFP:
4705     return selectIntToFP(I, /*Signed=*/false);
4706   case Instruction::Load:
4707     return selectLoad(I);
4708   case Instruction::Store:
4709     return selectStore(I);
4710   case Instruction::FCmp:
4711   case Instruction::ICmp:
4712     return selectCmp(I);
4713   case Instruction::Select:
4714     return selectSelect(I);
4715   case Instruction::Ret:
4716     return selectRet(I);
4717   case Instruction::FRem:
4718     return selectFRem(I);
4719   case Instruction::GetElementPtr:
4720     return selectGetElementPtr(I);
4721   }
4722
4723   // fall-back to target-independent instruction selection.
4724   return selectOperator(I, I->getOpcode());
4725   // Silence warnings.
4726   (void)&CC_AArch64_DarwinPCS_VarArg;
4727 }
4728
4729 namespace llvm {
4730 llvm::FastISel *AArch64::createFastISel(FunctionLoweringInfo &FuncInfo,
4731                                         const TargetLibraryInfo *LibInfo) {
4732   return new AArch64FastISel(FuncInfo, LibInfo);
4733 }
4734 }