lib/CodeGen/TargetInstrInfo.cpp

   1 //===-- TargetInstrInfo.cpp - Target Instruction Information --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetInstrInfo.h"
  15 #include "llvm/CodeGen/MachineFrameInfo.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/CodeGen/MachineMemOperand.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/CodeGen/PseudoSourceValue.h"
  20 #include "llvm/CodeGen/ScoreboardHazardRecognizer.h"
  21 #include "llvm/CodeGen/StackMaps.h"
  22 #include "llvm/CodeGen/TargetSchedule.h"
  23 #include "llvm/IR/DataLayout.h"
  24 #include "llvm/MC/MCAsmInfo.h"
  25 #include "llvm/MC/MCInstrItineraries.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetLowering.h"
  31 #include "llvm/Target/TargetMachine.h"
  32 #include "llvm/Target/TargetRegisterInfo.h"
  33 #include <cctype>
  34 using namespace llvm;
  35
  36 static cl::opt<bool> DisableHazardRecognizer(
  37   "disable-sched-hazard", cl::Hidden, cl::init(false),
  38   cl::desc("Disable hazard detection during preRA scheduling"));
  39
  40 TargetInstrInfo::~TargetInstrInfo() {
  41 }
  42
  43 const TargetRegisterClass*
  44 TargetInstrInfo::getRegClass(const MCInstrDesc &MCID, unsigned OpNum,
  45                              const TargetRegisterInfo *TRI,
  46                              const MachineFunction &MF) const {
  47   if (OpNum >= MCID.getNumOperands())
  48     return nullptr;
  49
  50   short RegClass = MCID.OpInfo[OpNum].RegClass;
  51   if (MCID.OpInfo[OpNum].isLookupPtrRegClass())
  52     return TRI->getPointerRegClass(MF, RegClass);
  53
  54   // Instructions like INSERT_SUBREG do not have fixed register classes.
  55   if (RegClass < 0)
  56     return nullptr;
  57
  58   // Otherwise just look it up normally.
  59   return TRI->getRegClass(RegClass);
  60 }
  61
  62 /// insertNoop - Insert a noop into the instruction stream at the specified
  63 /// point.
  64 void TargetInstrInfo::insertNoop(MachineBasicBlock &MBB,
  65                                  MachineBasicBlock::iterator MI) const {
  66   llvm_unreachable("Target didn't implement insertNoop!");
  67 }
  68
  69 /// Measure the specified inline asm to determine an approximation of its
  70 /// length.
  71 /// Comments (which run till the next SeparatorString or newline) do not
  72 /// count as an instruction.
  73 /// Any other non-whitespace text is considered an instruction, with
  74 /// multiple instructions separated by SeparatorString or newlines.
  75 /// Variable-length instructions are not handled here; this function
  76 /// may be overloaded in the target code to do that.
  77 unsigned TargetInstrInfo::getInlineAsmLength(const char *Str,
  78                                              const MCAsmInfo &MAI) const {
  79
  80
  81   // Count the number of instructions in the asm.
  82   bool atInsnStart = true;
  83   unsigned Length = 0;
  84   for (; *Str; ++Str) {
  85     if (*Str == '\n' || strncmp(Str, MAI.getSeparatorString(),
  86                                 strlen(MAI.getSeparatorString())) == 0)
  87       atInsnStart = true;
  88     if (atInsnStart && !std::isspace(static_cast<unsigned char>(*Str))) {
  89       Length += MAI.getMaxInstLength();
  90       atInsnStart = false;
  91     }
  92     if (atInsnStart && strncmp(Str, MAI.getCommentString(),
  93                                strlen(MAI.getCommentString())) == 0)
  94       atInsnStart = false;
  95   }
  96
  97   return Length;
  98 }
  99
 100 /// ReplaceTailWithBranchTo - Delete the instruction OldInst and everything
 101 /// after it, replacing it with an unconditional branch to NewDest.
 102 void
 103 TargetInstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
 104                                          MachineBasicBlock *NewDest) const {
 105   MachineBasicBlock *MBB = Tail->getParent();
 106
 107   // Remove all the old successors of MBB from the CFG.
 108   while (!MBB->succ_empty())
 109     MBB->removeSuccessor(MBB->succ_begin());
 110
 111   // Remove all the dead instructions from the end of MBB.
 112   MBB->erase(Tail, MBB->end());
 113
 114   // If MBB isn't immediately before MBB, insert a branch to it.
 115   if (++MachineFunction::iterator(MBB) != MachineFunction::iterator(NewDest))
 116     InsertBranch(*MBB, NewDest, nullptr, SmallVector<MachineOperand, 0>(),
 117                  Tail->getDebugLoc());
 118   MBB->addSuccessor(NewDest);
 119 }
 120
 121 MachineInstr *TargetInstrInfo::commuteInstructionImpl(MachineInstr *MI,
 122                                                       bool NewMI,
 123                                                       unsigned Idx1,
 124                                                       unsigned Idx2) const {
 125   const MCInstrDesc &MCID = MI->getDesc();
 126   bool HasDef = MCID.getNumDefs();
 127   if (HasDef && !MI->getOperand(0).isReg())
 128     // No idea how to commute this instruction. Target should implement its own.
 129     return nullptr;
 130
 131   unsigned CommutableOpIdx1 = Idx1, CommutableOpIdx2 = Idx2;
 132   assert(findCommutedOpIndices(MI, CommutableOpIdx1, CommutableOpIdx2) &&
 133          CommutableOpIdx1 == Idx1 && CommutableOpIdx2 == Idx2 &&
 134          "TargetInstrInfo::CommuteInstructionImpl(): not commutable operands.");
 135   assert(MI->getOperand(Idx1).isReg() && MI->getOperand(Idx2).isReg() &&
 136          "This only knows how to commute register operands so far");
 137
 138   unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
 139   unsigned Reg1 = MI->getOperand(Idx1).getReg();
 140   unsigned Reg2 = MI->getOperand(Idx2).getReg();
 141   unsigned SubReg0 = HasDef ? MI->getOperand(0).getSubReg() : 0;
 142   unsigned SubReg1 = MI->getOperand(Idx1).getSubReg();
 143   unsigned SubReg2 = MI->getOperand(Idx2).getSubReg();
 144   bool Reg1IsKill = MI->getOperand(Idx1).isKill();
 145   bool Reg2IsKill = MI->getOperand(Idx2).isKill();
 146   bool Reg1IsUndef = MI->getOperand(Idx1).isUndef();
 147   bool Reg2IsUndef = MI->getOperand(Idx2).isUndef();
 148   bool Reg1IsInternal = MI->getOperand(Idx1).isInternalRead();
 149   bool Reg2IsInternal = MI->getOperand(Idx2).isInternalRead();
 150   // If destination is tied to either of the commuted source register, then
 151   // it must be updated.
 152   if (HasDef && Reg0 == Reg1 &&
 153       MI->getDesc().getOperandConstraint(Idx1, MCOI::TIED_TO) == 0) {
 154     Reg2IsKill = false;
 155     Reg0 = Reg2;
 156     SubReg0 = SubReg2;
 157   } else if (HasDef && Reg0 == Reg2 &&
 158              MI->getDesc().getOperandConstraint(Idx2, MCOI::TIED_TO) == 0) {
 159     Reg1IsKill = false;
 160     Reg0 = Reg1;
 161     SubReg0 = SubReg1;
 162   }
 163
 164   if (NewMI) {
 165     // Create a new instruction.
 166     MachineFunction &MF = *MI->getParent()->getParent();
 167     MI = MF.CloneMachineInstr(MI);
 168   }
 169
 170   if (HasDef) {
 171     MI->getOperand(0).setReg(Reg0);
 172     MI->getOperand(0).setSubReg(SubReg0);
 173   }
 174   MI->getOperand(Idx2).setReg(Reg1);
 175   MI->getOperand(Idx1).setReg(Reg2);
 176   MI->getOperand(Idx2).setSubReg(SubReg1);
 177   MI->getOperand(Idx1).setSubReg(SubReg2);
 178   MI->getOperand(Idx2).setIsKill(Reg1IsKill);
 179   MI->getOperand(Idx1).setIsKill(Reg2IsKill);
 180   MI->getOperand(Idx2).setIsUndef(Reg1IsUndef);
 181   MI->getOperand(Idx1).setIsUndef(Reg2IsUndef);
 182   MI->getOperand(Idx2).setIsInternalRead(Reg1IsInternal);
 183   MI->getOperand(Idx1).setIsInternalRead(Reg2IsInternal);
 184   return MI;
 185 }
 186
 187 MachineInstr *TargetInstrInfo::commuteInstruction(MachineInstr *MI,
 188                                                   bool NewMI,
 189                                                   unsigned OpIdx1,
 190                                                   unsigned OpIdx2) const {
 191   // If OpIdx1 or OpIdx2 is not specified, then this method is free to choose
 192   // any commutable operand, which is done in findCommutedOpIndices() method
 193   // called below.
 194   if ((OpIdx1 == CommuteAnyOperandIndex || OpIdx2 == CommuteAnyOperandIndex) &&
 195       !findCommutedOpIndices(MI, OpIdx1, OpIdx2)) {
 196     assert(MI->isCommutable() &&
 197            "Precondition violation: MI must be commutable.");
 198     return nullptr;
 199   }
 200   return commuteInstructionImpl(MI, NewMI, OpIdx1, OpIdx2);
 201 }
 202
 203 bool TargetInstrInfo::fixCommutedOpIndices(unsigned &ResultIdx1,
 204                                            unsigned &ResultIdx2,
 205                                            unsigned CommutableOpIdx1,
 206                                            unsigned CommutableOpIdx2) {
 207   if (ResultIdx1 == CommuteAnyOperandIndex &&
 208       ResultIdx2 == CommuteAnyOperandIndex) {
 209     ResultIdx1 = CommutableOpIdx1;
 210     ResultIdx2 = CommutableOpIdx2;
 211   } else if (ResultIdx1 == CommuteAnyOperandIndex) {
 212     if (ResultIdx2 == CommutableOpIdx1)
 213       ResultIdx1 = CommutableOpIdx2;
 214     else if (ResultIdx2 == CommutableOpIdx2)
 215       ResultIdx1 = CommutableOpIdx1;
 216     else
 217       return false;
 218   } else if (ResultIdx2 == CommuteAnyOperandIndex) {
 219     if (ResultIdx1 == CommutableOpIdx1)
 220       ResultIdx2 = CommutableOpIdx2;
 221     else if (ResultIdx1 == CommutableOpIdx2)
 222       ResultIdx2 = CommutableOpIdx1;
 223     else
 224       return false;
 225   } else
 226     // Check that the result operand indices match the given commutable
 227     // operand indices.
 228     return (ResultIdx1 == CommutableOpIdx1 && ResultIdx2 == CommutableOpIdx2) ||
 229            (ResultIdx1 == CommutableOpIdx2 && ResultIdx2 == CommutableOpIdx1);
 230
 231   return true;
 232 }
 233
 234 bool TargetInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 235                                             unsigned &SrcOpIdx1,
 236                                             unsigned &SrcOpIdx2) const {
 237   assert(!MI->isBundle() &&
 238          "TargetInstrInfo::findCommutedOpIndices() can't handle bundles");
 239
 240   const MCInstrDesc &MCID = MI->getDesc();
 241   if (!MCID.isCommutable())
 242     return false;
 243
 244   // This assumes v0 = op v1, v2 and commuting would swap v1 and v2. If this
 245   // is not true, then the target must implement this.
 246   unsigned CommutableOpIdx1 = MCID.getNumDefs();
 247   unsigned CommutableOpIdx2 = CommutableOpIdx1 + 1;
 248   if (!fixCommutedOpIndices(SrcOpIdx1, SrcOpIdx2,
 249                             CommutableOpIdx1, CommutableOpIdx2))
 250     return false;
 251
 252   if (!MI->getOperand(SrcOpIdx1).isReg() ||
 253       !MI->getOperand(SrcOpIdx2).isReg())
 254     // No idea.
 255     return false;
 256   return true;
 257 }
 258
 259 bool
 260 TargetInstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
 261   if (!MI->isTerminator()) return false;
 262
 263   // Conditional branch is a special case.
 264   if (MI->isBranch() && !MI->isBarrier())
 265     return true;
 266   if (!MI->isPredicable())
 267     return true;
 268   return !isPredicated(MI);
 269 }
 270
 271 bool TargetInstrInfo::PredicateInstruction(
 272     MachineInstr *MI, ArrayRef<MachineOperand> Pred) const {
 273   bool MadeChange = false;
 274
 275   assert(!MI->isBundle() &&
 276          "TargetInstrInfo::PredicateInstruction() can't handle bundles");
 277
 278   const MCInstrDesc &MCID = MI->getDesc();
 279   if (!MI->isPredicable())
 280     return false;
 281
 282   for (unsigned j = 0, i = 0, e = MI->getNumOperands(); i != e; ++i) {
 283     if (MCID.OpInfo[i].isPredicate()) {
 284       MachineOperand &MO = MI->getOperand(i);
 285       if (MO.isReg()) {
 286         MO.setReg(Pred[j].getReg());
 287         MadeChange = true;
 288       } else if (MO.isImm()) {
 289         MO.setImm(Pred[j].getImm());
 290         MadeChange = true;
 291       } else if (MO.isMBB()) {
 292         MO.setMBB(Pred[j].getMBB());
 293         MadeChange = true;
 294       }
 295       ++j;
 296     }
 297   }
 298   return MadeChange;
 299 }
 300
 301 bool TargetInstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 302                                            const MachineMemOperand *&MMO,
 303                                            int &FrameIndex) const {
 304   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 305          oe = MI->memoperands_end();
 306        o != oe;
 307        ++o) {
 308     if ((*o)->isLoad()) {
 309       if (const FixedStackPseudoSourceValue *Value =
 310           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 311               (*o)->getPseudoValue())) {
 312         FrameIndex = Value->getFrameIndex();
 313         MMO = *o;
 314         return true;
 315       }
 316     }
 317   }
 318   return false;
 319 }
 320
 321 bool TargetInstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 322                                           const MachineMemOperand *&MMO,
 323                                           int &FrameIndex) const {
 324   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 325          oe = MI->memoperands_end();
 326        o != oe;
 327        ++o) {
 328     if ((*o)->isStore()) {
 329       if (const FixedStackPseudoSourceValue *Value =
 330           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 331               (*o)->getPseudoValue())) {
 332         FrameIndex = Value->getFrameIndex();
 333         MMO = *o;
 334         return true;
 335       }
 336     }
 337   }
 338   return false;
 339 }
 340
 341 bool TargetInstrInfo::getStackSlotRange(const TargetRegisterClass *RC,
 342                                         unsigned SubIdx, unsigned &Size,
 343                                         unsigned &Offset,
 344                                         const MachineFunction &MF) const {
 345   if (!SubIdx) {
 346     Size = RC->getSize();
 347     Offset = 0;
 348     return true;
 349   }
 350   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 351   unsigned BitSize = TRI->getSubRegIdxSize(SubIdx);
 352   // Convert bit size to byte size to be consistent with
 353   // MCRegisterClass::getSize().
 354   if (BitSize % 8)
 355     return false;
 356
 357   int BitOffset = TRI->getSubRegIdxOffset(SubIdx);
 358   if (BitOffset < 0 || BitOffset % 8)
 359     return false;
 360
 361   Size = BitSize /= 8;
 362   Offset = (unsigned)BitOffset / 8;
 363
 364   assert(RC->getSize() >= (Offset + Size) && "bad subregister range");
 365
 366   if (!MF.getDataLayout().isLittleEndian()) {
 367     Offset = RC->getSize() - (Offset + Size);
 368   }
 369   return true;
 370 }
 371
 372 void TargetInstrInfo::reMaterialize(MachineBasicBlock &MBB,
 373                                     MachineBasicBlock::iterator I,
 374                                     unsigned DestReg,
 375                                     unsigned SubIdx,
 376                                     const MachineInstr *Orig,
 377                                     const TargetRegisterInfo &TRI) const {
 378   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 379   MI->substituteRegister(MI->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 380   MBB.insert(I, MI);
 381 }
 382
 383 bool
 384 TargetInstrInfo::produceSameValue(const MachineInstr *MI0,
 385                                   const MachineInstr *MI1,
 386                                   const MachineRegisterInfo *MRI) const {
 387   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
 388 }
 389
 390 MachineInstr *TargetInstrInfo::duplicate(MachineInstr *Orig,
 391                                          MachineFunction &MF) const {
 392   assert(!Orig->isNotDuplicable() &&
 393          "Instruction cannot be duplicated");
 394   return MF.CloneMachineInstr(Orig);
 395 }
 396
 397 // If the COPY instruction in MI can be folded to a stack operation, return
 398 // the register class to use.
 399 static const TargetRegisterClass *canFoldCopy(const MachineInstr *MI,
 400                                               unsigned FoldIdx) {
 401   assert(MI->isCopy() && "MI must be a COPY instruction");
 402   if (MI->getNumOperands() != 2)
 403     return nullptr;
 404   assert(FoldIdx<2 && "FoldIdx refers no nonexistent operand");
 405
 406   const MachineOperand &FoldOp = MI->getOperand(FoldIdx);
 407   const MachineOperand &LiveOp = MI->getOperand(1-FoldIdx);
 408
 409   if (FoldOp.getSubReg() || LiveOp.getSubReg())
 410     return nullptr;
 411
 412   unsigned FoldReg = FoldOp.getReg();
 413   unsigned LiveReg = LiveOp.getReg();
 414
 415   assert(TargetRegisterInfo::isVirtualRegister(FoldReg) &&
 416          "Cannot fold physregs");
 417
 418   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 419   const TargetRegisterClass *RC = MRI.getRegClass(FoldReg);
 420
 421   if (TargetRegisterInfo::isPhysicalRegister(LiveOp.getReg()))
 422     return RC->contains(LiveOp.getReg()) ? RC : nullptr;
 423
 424   if (RC->hasSubClassEq(MRI.getRegClass(LiveReg)))
 425     return RC;
 426
 427   // FIXME: Allow folding when register classes are memory compatible.
 428   return nullptr;
 429 }
 430
 431 void TargetInstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
 432   llvm_unreachable("Not a MachO target");
 433 }
 434
 435 static MachineInstr *foldPatchpoint(MachineFunction &MF, MachineInstr *MI,
 436                                     ArrayRef<unsigned> Ops, int FrameIndex,
 437                                     const TargetInstrInfo &TII) {
 438   unsigned StartIdx = 0;
 439   switch (MI->getOpcode()) {
 440   case TargetOpcode::STACKMAP:
 441     StartIdx = 2; // Skip ID, nShadowBytes.
 442     break;
 443   case TargetOpcode::PATCHPOINT: {
 444     // For PatchPoint, the call args are not foldable.
 445     PatchPointOpers opers(MI);
 446     StartIdx = opers.getVarIdx();
 447     break;
 448   }
 449   default:
 450     llvm_unreachable("unexpected stackmap opcode");
 451   }
 452
 453   // Return false if any operands requested for folding are not foldable (not
 454   // part of the stackmap's live values).
 455   for (unsigned Op : Ops) {
 456     if (Op < StartIdx)
 457       return nullptr;
 458   }
 459
 460   MachineInstr *NewMI =
 461     MF.CreateMachineInstr(TII.get(MI->getOpcode()), MI->getDebugLoc(), true);
 462   MachineInstrBuilder MIB(MF, NewMI);
 463
 464   // No need to fold return, the meta data, and function arguments
 465   for (unsigned i = 0; i < StartIdx; ++i)
 466     MIB.addOperand(MI->getOperand(i));
 467
 468   for (unsigned i = StartIdx; i < MI->getNumOperands(); ++i) {
 469     MachineOperand &MO = MI->getOperand(i);
 470     if (std::find(Ops.begin(), Ops.end(), i) != Ops.end()) {
 471       unsigned SpillSize;
 472       unsigned SpillOffset;
 473       // Compute the spill slot size and offset.
 474       const TargetRegisterClass *RC =
 475         MF.getRegInfo().getRegClass(MO.getReg());
 476       bool Valid =
 477           TII.getStackSlotRange(RC, MO.getSubReg(), SpillSize, SpillOffset, MF);
 478       if (!Valid)
 479         report_fatal_error("cannot spill patchpoint subregister operand");
 480       MIB.addImm(StackMaps::IndirectMemRefOp);
 481       MIB.addImm(SpillSize);
 482       MIB.addFrameIndex(FrameIndex);
 483       MIB.addImm(SpillOffset);
 484     }
 485     else
 486       MIB.addOperand(MO);
 487   }
 488   return NewMI;
 489 }
 490
 491 /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 492 /// slot into the specified machine instruction for the specified operand(s).
 493 /// If this is possible, a new instruction is returned with the specified
 494 /// operand folded, otherwise NULL is returned. The client is responsible for
 495 /// removing the old instruction and adding the new one in the instruction
 496 /// stream.
 497 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 498                                                  ArrayRef<unsigned> Ops,
 499                                                  int FI) const {
 500   unsigned Flags = 0;
 501   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 502     if (MI->getOperand(Ops[i]).isDef())
 503       Flags |= MachineMemOperand::MOStore;
 504     else
 505       Flags |= MachineMemOperand::MOLoad;
 506
 507   MachineBasicBlock *MBB = MI->getParent();
 508   assert(MBB && "foldMemoryOperand needs an inserted instruction");
 509   MachineFunction &MF = *MBB->getParent();
 510
 511   MachineInstr *NewMI = nullptr;
 512
 513   if (MI->getOpcode() == TargetOpcode::STACKMAP ||
 514       MI->getOpcode() == TargetOpcode::PATCHPOINT) {
 515     // Fold stackmap/patchpoint.
 516     NewMI = foldPatchpoint(MF, MI, Ops, FI, *this);
 517     if (NewMI)
 518       MBB->insert(MI, NewMI);
 519   } else {
 520     // Ask the target to do the actual folding.
 521     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, FI);
 522   }
 523
 524   if (NewMI) {
 525     NewMI->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
 526     // Add a memory operand, foldMemoryOperandImpl doesn't do that.
 527     assert((!(Flags & MachineMemOperand::MOStore) ||
 528             NewMI->mayStore()) &&
 529            "Folded a def to a non-store!");
 530     assert((!(Flags & MachineMemOperand::MOLoad) ||
 531             NewMI->mayLoad()) &&
 532            "Folded a use to a non-load!");
 533     const MachineFrameInfo &MFI = *MF.getFrameInfo();
 534     assert(MFI.getObjectOffset(FI) != -1);
 535     MachineMemOperand *MMO = MF.getMachineMemOperand(
 536         MachinePointerInfo::getFixedStack(MF, FI), Flags, MFI.getObjectSize(FI),
 537         MFI.getObjectAlignment(FI));
 538     NewMI->addMemOperand(MF, MMO);
 539
 540     return NewMI;
 541   }
 542
 543   // Straight COPY may fold as load/store.
 544   if (!MI->isCopy() || Ops.size() != 1)
 545     return nullptr;
 546
 547   const TargetRegisterClass *RC = canFoldCopy(MI, Ops[0]);
 548   if (!RC)
 549     return nullptr;
 550
 551   const MachineOperand &MO = MI->getOperand(1-Ops[0]);
 552   MachineBasicBlock::iterator Pos = MI;
 553   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 554
 555   if (Flags == MachineMemOperand::MOStore)
 556     storeRegToStackSlot(*MBB, Pos, MO.getReg(), MO.isKill(), FI, RC, TRI);
 557   else
 558     loadRegFromStackSlot(*MBB, Pos, MO.getReg(), FI, RC, TRI);
 559   return --Pos;
 560 }
 561
 562 bool TargetInstrInfo::hasReassociableOperands(
 563     const MachineInstr &Inst, const MachineBasicBlock *MBB) const {
 564   const MachineOperand &Op1 = Inst.getOperand(1);
 565   const MachineOperand &Op2 = Inst.getOperand(2);
 566   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 567
 568   // We need virtual register definitions for the operands that we will
 569   // reassociate.
 570   MachineInstr *MI1 = nullptr;
 571   MachineInstr *MI2 = nullptr;
 572   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
 573     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
 574   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
 575     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
 576
 577   // And they need to be in the trace (otherwise, they won't have a depth).
 578   if (MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB)
 579     return true;
 580
 581   return false;
 582 }
 583
 584 bool TargetInstrInfo::hasReassociableSibling(const MachineInstr &Inst,
 585                                              bool &Commuted) const {
 586   const MachineBasicBlock *MBB = Inst.getParent();
 587   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 588   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
 589   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
 590   unsigned AssocOpcode = Inst.getOpcode();
 591
 592   // If only one operand has the same opcode and it's the second source operand,
 593   // the operands must be commuted.
 594   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
 595   if (Commuted)
 596     std::swap(MI1, MI2);
 597
 598   // 1. The previous instruction must be the same type as Inst.
 599   // 2. The previous instruction must have virtual register definitions for its
 600   //    operands in the same basic block as Inst.
 601   // 3. The previous instruction's result must only be used by Inst.
 602   if (MI1->getOpcode() == AssocOpcode && hasReassociableOperands(*MI1, MBB) &&
 603       MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg()))
 604     return true;
 605
 606   return false;
 607 }
 608
 609 // 1. The operation must be associative and commutative.
 610 // 2. The instruction must have virtual register definitions for its
 611 //    operands in the same basic block.
 612 // 3. The instruction must have a reassociable sibling.
 613 bool TargetInstrInfo::isReassociationCandidate(const MachineInstr &Inst,
 614                                                bool &Commuted) const {
 615   if (isAssociativeAndCommutative(Inst) &&
 616       hasReassociableOperands(Inst, Inst.getParent()) &&
 617       hasReassociableSibling(Inst, Commuted))
 618     return true;
 619
 620   return false;
 621 }
 622
 623 // The concept of the reassociation pass is that these operations can benefit
 624 // from this kind of transformation:
 625 //
 626 // A = ? op ?
 627 // B = A op X (Prev)
 628 // C = B op Y (Root)
 629 // -->
 630 // A = ? op ?
 631 // B = X op Y
 632 // C = A op B
 633 //
 634 // breaking the dependency between A and B, allowing them to be executed in
 635 // parallel (or back-to-back in a pipeline) instead of depending on each other.
 636
 637 // FIXME: This has the potential to be expensive (compile time) while not
 638 // improving the code at all. Some ways to limit the overhead:
 639 // 1. Track successful transforms; bail out if hit rate gets too low.
 640 // 2. Only enable at -O3 or some other non-default optimization level.
 641 // 3. Pre-screen pattern candidates here: if an operand of the previous
 642 //    instruction is known to not increase the critical path, then don't match
 643 //    that pattern.
 644 bool TargetInstrInfo::getMachineCombinerPatterns(
 645     MachineInstr &Root,
 646     SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &Patterns) const {
 647
 648   bool Commute;
 649   if (isReassociationCandidate(Root, Commute)) {
 650     // We found a sequence of instructions that may be suitable for a
 651     // reassociation of operands to increase ILP. Specify each commutation
 652     // possibility for the Prev instruction in the sequence and let the
 653     // machine combiner decide if changing the operands is worthwhile.
 654     if (Commute) {
 655       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_YB);
 656       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_YB);
 657     } else {
 658       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_BY);
 659       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_BY);
 660     }
 661     return true;
 662   }
 663
 664   return false;
 665 }
 666
 667 /// Attempt the reassociation transformation to reduce critical path length.
 668 /// See the above comments before getMachineCombinerPatterns().
 669 void TargetInstrInfo::reassociateOps(
 670     MachineInstr &Root, MachineInstr &Prev,
 671     MachineCombinerPattern::MC_PATTERN Pattern,
 672     SmallVectorImpl<MachineInstr *> &InsInstrs,
 673     SmallVectorImpl<MachineInstr *> &DelInstrs,
 674     DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) const {
 675   MachineFunction *MF = Root.getParent()->getParent();
 676   MachineRegisterInfo &MRI = MF->getRegInfo();
 677   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
 678   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 679   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
 680
 681   // This array encodes the operand index for each parameter because the
 682   // operands may be commuted. Each row corresponds to a pattern value,
 683   // and each column specifies the index of A, B, X, Y.
 684   unsigned OpIdx[4][4] = {
 685     { 1, 1, 2, 2 },
 686     { 1, 2, 2, 1 },
 687     { 2, 1, 1, 2 },
 688     { 2, 2, 1, 1 }
 689   };
 690
 691   MachineOperand &OpA = Prev.getOperand(OpIdx[Pattern][0]);
 692   MachineOperand &OpB = Root.getOperand(OpIdx[Pattern][1]);
 693   MachineOperand &OpX = Prev.getOperand(OpIdx[Pattern][2]);
 694   MachineOperand &OpY = Root.getOperand(OpIdx[Pattern][3]);
 695   MachineOperand &OpC = Root.getOperand(0);
 696
 697   unsigned RegA = OpA.getReg();
 698   unsigned RegB = OpB.getReg();
 699   unsigned RegX = OpX.getReg();
 700   unsigned RegY = OpY.getReg();
 701   unsigned RegC = OpC.getReg();
 702
 703   if (TargetRegisterInfo::isVirtualRegister(RegA))
 704     MRI.constrainRegClass(RegA, RC);
 705   if (TargetRegisterInfo::isVirtualRegister(RegB))
 706     MRI.constrainRegClass(RegB, RC);
 707   if (TargetRegisterInfo::isVirtualRegister(RegX))
 708     MRI.constrainRegClass(RegX, RC);
 709   if (TargetRegisterInfo::isVirtualRegister(RegY))
 710     MRI.constrainRegClass(RegY, RC);
 711   if (TargetRegisterInfo::isVirtualRegister(RegC))
 712     MRI.constrainRegClass(RegC, RC);
 713
 714   // Create a new virtual register for the result of (X op Y) instead of
 715   // recycling RegB because the MachineCombiner's computation of the critical
 716   // path requires a new register definition rather than an existing one.
 717   unsigned NewVR = MRI.createVirtualRegister(RC);
 718   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
 719
 720   unsigned Opcode = Root.getOpcode();
 721   bool KillA = OpA.isKill();
 722   bool KillX = OpX.isKill();
 723   bool KillY = OpY.isKill();
 724
 725   // Create new instructions for insertion.
 726   MachineInstrBuilder MIB1 =
 727       BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
 728           .addReg(RegX, getKillRegState(KillX))
 729           .addReg(RegY, getKillRegState(KillY));
 730   MachineInstrBuilder MIB2 =
 731       BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
 732           .addReg(RegA, getKillRegState(KillA))
 733           .addReg(NewVR, getKillRegState(true));
 734
 735   setSpecialOperandAttr(Root, Prev, *MIB1, *MIB2);
 736
 737   // Record new instructions for insertion and old instructions for deletion.
 738   InsInstrs.push_back(MIB1);
 739   InsInstrs.push_back(MIB2);
 740   DelInstrs.push_back(&Prev);
 741   DelInstrs.push_back(&Root);
 742 }
 743
 744 void TargetInstrInfo::genAlternativeCodeSequence(
 745     MachineInstr &Root, MachineCombinerPattern::MC_PATTERN Pattern,
 746     SmallVectorImpl<MachineInstr *> &InsInstrs,
 747     SmallVectorImpl<MachineInstr *> &DelInstrs,
 748     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
 749   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
 750
 751   // Select the previous instruction in the sequence based on the input pattern.
 752   MachineInstr *Prev = nullptr;
 753   switch (Pattern) {
 754   case MachineCombinerPattern::MC_REASSOC_AX_BY:
 755   case MachineCombinerPattern::MC_REASSOC_XA_BY:
 756     Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
 757     break;
 758   case MachineCombinerPattern::MC_REASSOC_AX_YB:
 759   case MachineCombinerPattern::MC_REASSOC_XA_YB:
 760     Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
 761     break;
 762   default:
 763     break;
 764   }
 765
 766   assert(Prev && "Unknown pattern for machine combiner");
 767
 768   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
 769   return;
 770 }
 771
 772 /// foldMemoryOperand - Same as the previous version except it allows folding
 773 /// of any load and store from / to any address, not just from a specific
 774 /// stack slot.
 775 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 776                                                  ArrayRef<unsigned> Ops,
 777                                                  MachineInstr *LoadMI) const {
 778   assert(LoadMI->canFoldAsLoad() && "LoadMI isn't foldable!");
 779 #ifndef NDEBUG
 780   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 781     assert(MI->getOperand(Ops[i]).isUse() && "Folding load into def!");
 782 #endif
 783   MachineBasicBlock &MBB = *MI->getParent();
 784   MachineFunction &MF = *MBB.getParent();
 785
 786   // Ask the target to do the actual folding.
 787   MachineInstr *NewMI = nullptr;
 788   int FrameIndex = 0;
 789
 790   if ((MI->getOpcode() == TargetOpcode::STACKMAP ||
 791        MI->getOpcode() == TargetOpcode::PATCHPOINT) &&
 792       isLoadFromStackSlot(LoadMI, FrameIndex)) {
 793     // Fold stackmap/patchpoint.
 794     NewMI = foldPatchpoint(MF, MI, Ops, FrameIndex, *this);
 795     if (NewMI)
 796       NewMI = MBB.insert(MI, NewMI);
 797   } else {
 798     // Ask the target to do the actual folding.
 799     NewMI = foldMemoryOperandImpl(MF, MI, Ops, MI, LoadMI);
 800   }
 801
 802   if (!NewMI) return nullptr;
 803
 804   // Copy the memoperands from the load to the folded instruction.
 805   if (MI->memoperands_empty()) {
 806     NewMI->setMemRefs(LoadMI->memoperands_begin(),
 807                       LoadMI->memoperands_end());
 808   }
 809   else {
 810     // Handle the rare case of folding multiple loads.
 811     NewMI->setMemRefs(MI->memoperands_begin(),
 812                       MI->memoperands_end());
 813     for (MachineInstr::mmo_iterator I = LoadMI->memoperands_begin(),
 814            E = LoadMI->memoperands_end(); I != E; ++I) {
 815       NewMI->addMemOperand(MF, *I);
 816     }
 817   }
 818   return NewMI;
 819 }
 820
 821 bool TargetInstrInfo::
 822 isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
 823                                          AliasAnalysis *AA) const {
 824   const MachineFunction &MF = *MI->getParent()->getParent();
 825   const MachineRegisterInfo &MRI = MF.getRegInfo();
 826
 827   // Remat clients assume operand 0 is the defined register.
 828   if (!MI->getNumOperands() || !MI->getOperand(0).isReg())
 829     return false;
 830   unsigned DefReg = MI->getOperand(0).getReg();
 831
 832   // A sub-register definition can only be rematerialized if the instruction
 833   // doesn't read the other parts of the register.  Otherwise it is really a
 834   // read-modify-write operation on the full virtual register which cannot be
 835   // moved safely.
 836   if (TargetRegisterInfo::isVirtualRegister(DefReg) &&
 837       MI->getOperand(0).getSubReg() && MI->readsVirtualRegister(DefReg))
 838     return false;
 839
 840   // A load from a fixed stack slot can be rematerialized. This may be
 841   // redundant with subsequent checks, but it's target-independent,
 842   // simple, and a common case.
 843   int FrameIdx = 0;
 844   if (isLoadFromStackSlot(MI, FrameIdx) &&
 845       MF.getFrameInfo()->isImmutableObjectIndex(FrameIdx))
 846     return true;
 847
 848   // Avoid instructions obviously unsafe for remat.
 849   if (MI->isNotDuplicable() || MI->mayStore() ||
 850       MI->hasUnmodeledSideEffects())
 851     return false;
 852
 853   // Don't remat inline asm. We have no idea how expensive it is
 854   // even if it's side effect free.
 855   if (MI->isInlineAsm())
 856     return false;
 857
 858   // Avoid instructions which load from potentially varying memory.
 859   if (MI->mayLoad() && !MI->isInvariantLoad(AA))
 860     return false;
 861
 862   // If any of the registers accessed are non-constant, conservatively assume
 863   // the instruction is not rematerializable.
 864   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 865     const MachineOperand &MO = MI->getOperand(i);
 866     if (!MO.isReg()) continue;
 867     unsigned Reg = MO.getReg();
 868     if (Reg == 0)
 869       continue;
 870
 871     // Check for a well-behaved physical register.
 872     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 873       if (MO.isUse()) {
 874         // If the physreg has no defs anywhere, it's just an ambient register
 875         // and we can freely move its uses. Alternatively, if it's allocatable,
 876         // it could get allocated to something with a def during allocation.
 877         if (!MRI.isConstantPhysReg(Reg, MF))
 878           return false;
 879       } else {
 880         // A physreg def. We can't remat it.
 881         return false;
 882       }
 883       continue;
 884     }
 885
 886     // Only allow one virtual-register def.  There may be multiple defs of the
 887     // same virtual register, though.
 888     if (MO.isDef() && Reg != DefReg)
 889       return false;
 890
 891     // Don't allow any virtual-register uses. Rematting an instruction with
 892     // virtual register uses would length the live ranges of the uses, which
 893     // is not necessarily a good idea, certainly not "trivial".
 894     if (MO.isUse())
 895       return false;
 896   }
 897
 898   // Everything checked out.
 899   return true;
 900 }
 901
 902 int TargetInstrInfo::getSPAdjust(const MachineInstr *MI) const {
 903   const MachineFunction *MF = MI->getParent()->getParent();
 904   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
 905   bool StackGrowsDown =
 906     TFI->getStackGrowthDirection() == TargetFrameLowering::StackGrowsDown;
 907
 908   unsigned FrameSetupOpcode = getCallFrameSetupOpcode();
 909   unsigned FrameDestroyOpcode = getCallFrameDestroyOpcode();
 910
 911   if (MI->getOpcode() != FrameSetupOpcode &&
 912       MI->getOpcode() != FrameDestroyOpcode)
 913     return 0;
 914
 915   int SPAdj = MI->getOperand(0).getImm();
 916   SPAdj = TFI->alignSPAdjust(SPAdj);
 917
 918   if ((!StackGrowsDown && MI->getOpcode() == FrameSetupOpcode) ||
 919        (StackGrowsDown && MI->getOpcode() == FrameDestroyOpcode))
 920     SPAdj = -SPAdj;
 921
 922   return SPAdj;
 923 }
 924
 925 /// isSchedulingBoundary - Test if the given instruction should be
 926 /// considered a scheduling boundary. This primarily includes labels
 927 /// and terminators.
 928 bool TargetInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
 929                                            const MachineBasicBlock *MBB,
 930                                            const MachineFunction &MF) const {
 931   // Terminators and labels can't be scheduled around.
 932   if (MI->isTerminator() || MI->isPosition())
 933     return true;
 934
 935   // Don't attempt to schedule around any instruction that defines
 936   // a stack-oriented pointer, as it's unlikely to be profitable. This
 937   // saves compile time, because it doesn't require every single
 938   // stack slot reference to depend on the instruction that does the
 939   // modification.
 940   const TargetLowering &TLI = *MF.getSubtarget().getTargetLowering();
 941   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 942   if (MI->modifiesRegister(TLI.getStackPointerRegisterToSaveRestore(), TRI))
 943     return true;
 944
 945   return false;
 946 }
 947
 948 // Provide a global flag for disabling the PreRA hazard recognizer that targets
 949 // may choose to honor.
 950 bool TargetInstrInfo::usePreRAHazardRecognizer() const {
 951   return !DisableHazardRecognizer;
 952 }
 953
 954 // Default implementation of CreateTargetRAHazardRecognizer.
 955 ScheduleHazardRecognizer *TargetInstrInfo::
 956 CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 957                              const ScheduleDAG *DAG) const {
 958   // Dummy hazard recognizer allows all instructions to issue.
 959   return new ScheduleHazardRecognizer();
 960 }
 961
 962 // Default implementation of CreateTargetMIHazardRecognizer.
 963 ScheduleHazardRecognizer *TargetInstrInfo::
 964 CreateTargetMIHazardRecognizer(const InstrItineraryData *II,
 965                                const ScheduleDAG *DAG) const {
 966   return (ScheduleHazardRecognizer *)
 967     new ScoreboardHazardRecognizer(II, DAG, "misched");
 968 }
 969
 970 // Default implementation of CreateTargetPostRAHazardRecognizer.
 971 ScheduleHazardRecognizer *TargetInstrInfo::
 972 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 973                                    const ScheduleDAG *DAG) const {
 974   return (ScheduleHazardRecognizer *)
 975     new ScoreboardHazardRecognizer(II, DAG, "post-RA-sched");
 976 }
 977
 978 //===----------------------------------------------------------------------===//
 979 //  SelectionDAG latency interface.
 980 //===----------------------------------------------------------------------===//
 981
 982 int
 983 TargetInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
 984                                    SDNode *DefNode, unsigned DefIdx,
 985                                    SDNode *UseNode, unsigned UseIdx) const {
 986   if (!ItinData || ItinData->isEmpty())
 987     return -1;
 988
 989   if (!DefNode->isMachineOpcode())
 990     return -1;
 991
 992   unsigned DefClass = get(DefNode->getMachineOpcode()).getSchedClass();
 993   if (!UseNode->isMachineOpcode())
 994     return ItinData->getOperandCycle(DefClass, DefIdx);
 995   unsigned UseClass = get(UseNode->getMachineOpcode()).getSchedClass();
 996   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
 997 }
 998
 999 int TargetInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
1000                                      SDNode *N) const {
1001   if (!ItinData || ItinData->isEmpty())
1002     return 1;
1003
1004   if (!N->isMachineOpcode())
1005     return 1;
1006
1007   return ItinData->getStageLatency(get(N->getMachineOpcode()).getSchedClass());
1008 }
1009
1010 //===----------------------------------------------------------------------===//
1011 //  MachineInstr latency interface.
1012 //===----------------------------------------------------------------------===//
1013
1014 unsigned
1015 TargetInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
1016                                 const MachineInstr *MI) const {
1017   if (!ItinData || ItinData->isEmpty())
1018     return 1;
1019
1020   unsigned Class = MI->getDesc().getSchedClass();
1021   int UOps = ItinData->Itineraries[Class].NumMicroOps;
1022   if (UOps >= 0)
1023     return UOps;
1024
1025   // The # of u-ops is dynamically determined. The specific target should
1026   // override this function to return the right number.
1027   return 1;
1028 }
1029
1030 /// Return the default expected latency for a def based on it's opcode.
1031 unsigned TargetInstrInfo::defaultDefLatency(const MCSchedModel &SchedModel,
1032                                             const MachineInstr *DefMI) const {
1033   if (DefMI->isTransient())
1034     return 0;
1035   if (DefMI->mayLoad())
1036     return SchedModel.LoadLatency;
1037   if (isHighLatencyDef(DefMI->getOpcode()))
1038     return SchedModel.HighLatency;
1039   return 1;
1040 }
1041
1042 unsigned TargetInstrInfo::getPredicationCost(const MachineInstr *) const {
1043   return 0;
1044 }
1045
1046 unsigned TargetInstrInfo::
1047 getInstrLatency(const InstrItineraryData *ItinData,
1048                 const MachineInstr *MI,
1049                 unsigned *PredCost) const {
1050   // Default to one cycle for no itinerary. However, an "empty" itinerary may
1051   // still have a MinLatency property, which getStageLatency checks.
1052   if (!ItinData)
1053     return MI->mayLoad() ? 2 : 1;
1054
1055   return ItinData->getStageLatency(MI->getDesc().getSchedClass());
1056 }
1057
1058 bool TargetInstrInfo::hasLowDefLatency(const TargetSchedModel &SchedModel,
1059                                        const MachineInstr *DefMI,
1060                                        unsigned DefIdx) const {
1061   const InstrItineraryData *ItinData = SchedModel.getInstrItineraries();
1062   if (!ItinData || ItinData->isEmpty())
1063     return false;
1064
1065   unsigned DefClass = DefMI->getDesc().getSchedClass();
1066   int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
1067   return (DefCycle != -1 && DefCycle <= 1);
1068 }
1069
1070 /// Both DefMI and UseMI must be valid.  By default, call directly to the
1071 /// itinerary. This may be overriden by the target.
1072 int TargetInstrInfo::
1073 getOperandLatency(const InstrItineraryData *ItinData,
1074                   const MachineInstr *DefMI, unsigned DefIdx,
1075                   const MachineInstr *UseMI, unsigned UseIdx) const {
1076   unsigned DefClass = DefMI->getDesc().getSchedClass();
1077   unsigned UseClass = UseMI->getDesc().getSchedClass();
1078   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
1079 }
1080
1081 /// If we can determine the operand latency from the def only, without itinerary
1082 /// lookup, do so. Otherwise return -1.
1083 int TargetInstrInfo::computeDefOperandLatency(
1084   const InstrItineraryData *ItinData,
1085   const MachineInstr *DefMI) const {
1086
1087   // Let the target hook getInstrLatency handle missing itineraries.
1088   if (!ItinData)
1089     return getInstrLatency(ItinData, DefMI);
1090
1091   if(ItinData->isEmpty())
1092     return defaultDefLatency(ItinData->SchedModel, DefMI);
1093
1094   // ...operand lookup required
1095   return -1;
1096 }
1097
1098 /// computeOperandLatency - Compute and return the latency of the given data
1099 /// dependent def and use when the operand indices are already known. UseMI may
1100 /// be NULL for an unknown use.
1101 ///
1102 /// FindMin may be set to get the minimum vs. expected latency. Minimum
1103 /// latency is used for scheduling groups, while expected latency is for
1104 /// instruction cost and critical path.
1105 ///
1106 /// Depending on the subtarget's itinerary properties, this may or may not need
1107 /// to call getOperandLatency(). For most subtargets, we don't need DefIdx or
1108 /// UseIdx to compute min latency.
1109 unsigned TargetInstrInfo::
1110 computeOperandLatency(const InstrItineraryData *ItinData,
1111                       const MachineInstr *DefMI, unsigned DefIdx,
1112                       const MachineInstr *UseMI, unsigned UseIdx) const {
1113
1114   int DefLatency = computeDefOperandLatency(ItinData, DefMI);
1115   if (DefLatency >= 0)
1116     return DefLatency;
1117
1118   assert(ItinData && !ItinData->isEmpty() && "computeDefOperandLatency fail");
1119
1120   int OperLatency = 0;
1121   if (UseMI)
1122     OperLatency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
1123   else {
1124     unsigned DefClass = DefMI->getDesc().getSchedClass();
1125     OperLatency = ItinData->getOperandCycle(DefClass, DefIdx);
1126   }
1127   if (OperLatency >= 0)
1128     return OperLatency;
1129
1130   // No operand latency was found.
1131   unsigned InstrLatency = getInstrLatency(ItinData, DefMI);
1132
1133   // Expected latency is the max of the stage latency and itinerary props.
1134   InstrLatency = std::max(InstrLatency,
1135                           defaultDefLatency(ItinData->SchedModel, DefMI));
1136   return InstrLatency;
1137 }
1138
1139 bool TargetInstrInfo::getRegSequenceInputs(
1140     const MachineInstr &MI, unsigned DefIdx,
1141     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
1142   assert((MI.isRegSequence() ||
1143           MI.isRegSequenceLike()) && "Instruction do not have the proper type");
1144
1145   if (!MI.isRegSequence())
1146     return getRegSequenceLikeInputs(MI, DefIdx, InputRegs);
1147
1148   // We are looking at:
1149   // Def = REG_SEQUENCE v0, sub0, v1, sub1, ...
1150   assert(DefIdx == 0 && "REG_SEQUENCE only has one def");
1151   for (unsigned OpIdx = 1, EndOpIdx = MI.getNumOperands(); OpIdx != EndOpIdx;
1152        OpIdx += 2) {
1153     const MachineOperand &MOReg = MI.getOperand(OpIdx);
1154     const MachineOperand &MOSubIdx = MI.getOperand(OpIdx + 1);
1155     assert(MOSubIdx.isImm() &&
1156            "One of the subindex of the reg_sequence is not an immediate");
1157     // Record Reg:SubReg, SubIdx.
1158     InputRegs.push_back(RegSubRegPairAndIdx(MOReg.getReg(), MOReg.getSubReg(),
1159                                             (unsigned)MOSubIdx.getImm()));
1160   }
1161   return true;
1162 }
1163
1164 bool TargetInstrInfo::getExtractSubregInputs(
1165     const MachineInstr &MI, unsigned DefIdx,
1166     RegSubRegPairAndIdx &InputReg) const {
1167   assert((MI.isExtractSubreg() ||
1168       MI.isExtractSubregLike()) && "Instruction do not have the proper type");
1169
1170   if (!MI.isExtractSubreg())
1171     return getExtractSubregLikeInputs(MI, DefIdx, InputReg);
1172
1173   // We are looking at:
1174   // Def = EXTRACT_SUBREG v0.sub1, sub0.
1175   assert(DefIdx == 0 && "EXTRACT_SUBREG only has one def");
1176   const MachineOperand &MOReg = MI.getOperand(1);
1177   const MachineOperand &MOSubIdx = MI.getOperand(2);
1178   assert(MOSubIdx.isImm() &&
1179          "The subindex of the extract_subreg is not an immediate");
1180
1181   InputReg.Reg = MOReg.getReg();
1182   InputReg.SubReg = MOReg.getSubReg();
1183   InputReg.SubIdx = (unsigned)MOSubIdx.getImm();
1184   return true;
1185 }
1186
1187 bool TargetInstrInfo::getInsertSubregInputs(
1188     const MachineInstr &MI, unsigned DefIdx,
1189     RegSubRegPair &BaseReg, RegSubRegPairAndIdx &InsertedReg) const {
1190   assert((MI.isInsertSubreg() ||
1191       MI.isInsertSubregLike()) && "Instruction do not have the proper type");
1192
1193   if (!MI.isInsertSubreg())
1194     return getInsertSubregLikeInputs(MI, DefIdx, BaseReg, InsertedReg);
1195
1196   // We are looking at:
1197   // Def = INSERT_SEQUENCE v0, v1, sub0.
1198   assert(DefIdx == 0 && "INSERT_SUBREG only has one def");
1199   const MachineOperand &MOBaseReg = MI.getOperand(1);
1200   const MachineOperand &MOInsertedReg = MI.getOperand(2);
1201   const MachineOperand &MOSubIdx = MI.getOperand(3);
1202   assert(MOSubIdx.isImm() &&
1203          "One of the subindex of the reg_sequence is not an immediate");
1204   BaseReg.Reg = MOBaseReg.getReg();
1205   BaseReg.SubReg = MOBaseReg.getSubReg();
1206
1207   InsertedReg.Reg = MOInsertedReg.getReg();
1208   InsertedReg.SubReg = MOInsertedReg.getSubReg();
1209   InsertedReg.SubIdx = (unsigned)MOSubIdx.getImm();
1210   return true;
1211 }