lib/CodeGen/TargetInstrInfo.cpp

   1 //===-- TargetInstrInfo.cpp - Target Instruction Information --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetInstrInfo.h"
  15 #include "llvm/CodeGen/MachineFrameInfo.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/CodeGen/MachineMemOperand.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19 #include "llvm/CodeGen/PseudoSourceValue.h"
  20 #include "llvm/CodeGen/ScoreboardHazardRecognizer.h"
  21 #include "llvm/CodeGen/StackMaps.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/MC/MCAsmInfo.h"
  24 #include "llvm/MC/MCInstrItineraries.h"
  25 #include "llvm/Support/CommandLine.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Support/raw_ostream.h"
  28 #include "llvm/Target/TargetFrameLowering.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetRegisterInfo.h"
  32 #include <cctype>
  33 using namespace llvm;
  34
  35 static cl::opt<bool> DisableHazardRecognizer(
  36   "disable-sched-hazard", cl::Hidden, cl::init(false),
  37   cl::desc("Disable hazard detection during preRA scheduling"));
  38
  39 TargetInstrInfo::~TargetInstrInfo() {
  40 }
  41
  42 const TargetRegisterClass*
  43 TargetInstrInfo::getRegClass(const MCInstrDesc &MCID, unsigned OpNum,
  44                              const TargetRegisterInfo *TRI,
  45                              const MachineFunction &MF) const {
  46   if (OpNum >= MCID.getNumOperands())
  47     return nullptr;
  48
  49   short RegClass = MCID.OpInfo[OpNum].RegClass;
  50   if (MCID.OpInfo[OpNum].isLookupPtrRegClass())
  51     return TRI->getPointerRegClass(MF, RegClass);
  52
  53   // Instructions like INSERT_SUBREG do not have fixed register classes.
  54   if (RegClass < 0)
  55     return nullptr;
  56
  57   // Otherwise just look it up normally.
  58   return TRI->getRegClass(RegClass);
  59 }
  60
  61 /// insertNoop - Insert a noop into the instruction stream at the specified
  62 /// point.
  63 void TargetInstrInfo::insertNoop(MachineBasicBlock &MBB,
  64                                  MachineBasicBlock::iterator MI) const {
  65   llvm_unreachable("Target didn't implement insertNoop!");
  66 }
  67
  68 /// Measure the specified inline asm to determine an approximation of its
  69 /// length.
  70 /// Comments (which run till the next SeparatorString or newline) do not
  71 /// count as an instruction.
  72 /// Any other non-whitespace text is considered an instruction, with
  73 /// multiple instructions separated by SeparatorString or newlines.
  74 /// Variable-length instructions are not handled here; this function
  75 /// may be overloaded in the target code to do that.
  76 unsigned TargetInstrInfo::getInlineAsmLength(const char *Str,
  77                                              const MCAsmInfo &MAI) const {
  78
  79
  80   // Count the number of instructions in the asm.
  81   bool atInsnStart = true;
  82   unsigned Length = 0;
  83   for (; *Str; ++Str) {
  84     if (*Str == '\n' || strncmp(Str, MAI.getSeparatorString(),
  85                                 strlen(MAI.getSeparatorString())) == 0)
  86       atInsnStart = true;
  87     if (atInsnStart && !std::isspace(static_cast<unsigned char>(*Str))) {
  88       Length += MAI.getMaxInstLength();
  89       atInsnStart = false;
  90     }
  91     if (atInsnStart && strncmp(Str, MAI.getCommentString(),
  92                                strlen(MAI.getCommentString())) == 0)
  93       atInsnStart = false;
  94   }
  95
  96   return Length;
  97 }
  98
  99 /// ReplaceTailWithBranchTo - Delete the instruction OldInst and everything
 100 /// after it, replacing it with an unconditional branch to NewDest.
 101 void
 102 TargetInstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
 103                                          MachineBasicBlock *NewDest) const {
 104   MachineBasicBlock *MBB = Tail->getParent();
 105
 106   // Remove all the old successors of MBB from the CFG.
 107   while (!MBB->succ_empty())
 108     MBB->removeSuccessor(MBB->succ_begin());
 109
 110   // Remove all the dead instructions from the end of MBB.
 111   MBB->erase(Tail, MBB->end());
 112
 113   // If MBB isn't immediately before MBB, insert a branch to it.
 114   if (++MachineFunction::iterator(MBB) != MachineFunction::iterator(NewDest))
 115     InsertBranch(*MBB, NewDest, nullptr, SmallVector<MachineOperand, 0>(),
 116                  Tail->getDebugLoc());
 117   MBB->addSuccessor(NewDest);
 118 }
 119
 120 // commuteInstruction - The default implementation of this method just exchanges
 121 // the two operands returned by findCommutedOpIndices.
 122 MachineInstr *TargetInstrInfo::commuteInstruction(MachineInstr *MI,
 123                                                   bool NewMI) const {
 124   const MCInstrDesc &MCID = MI->getDesc();
 125   bool HasDef = MCID.getNumDefs();
 126   if (HasDef && !MI->getOperand(0).isReg())
 127     // No idea how to commute this instruction. Target should implement its own.
 128     return nullptr;
 129   unsigned Idx1, Idx2;
 130   if (!findCommutedOpIndices(MI, Idx1, Idx2)) {
 131     assert(MI->isCommutable() && "Precondition violation: MI must be commutable.");
 132     return nullptr;
 133   }
 134
 135   assert(MI->getOperand(Idx1).isReg() && MI->getOperand(Idx2).isReg() &&
 136          "This only knows how to commute register operands so far");
 137   unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
 138   unsigned Reg1 = MI->getOperand(Idx1).getReg();
 139   unsigned Reg2 = MI->getOperand(Idx2).getReg();
 140   unsigned SubReg0 = HasDef ? MI->getOperand(0).getSubReg() : 0;
 141   unsigned SubReg1 = MI->getOperand(Idx1).getSubReg();
 142   unsigned SubReg2 = MI->getOperand(Idx2).getSubReg();
 143   bool Reg1IsKill = MI->getOperand(Idx1).isKill();
 144   bool Reg2IsKill = MI->getOperand(Idx2).isKill();
 145   bool Reg1IsUndef = MI->getOperand(Idx1).isUndef();
 146   bool Reg2IsUndef = MI->getOperand(Idx2).isUndef();
 147   // If destination is tied to either of the commuted source register, then
 148   // it must be updated.
 149   if (HasDef && Reg0 == Reg1 &&
 150       MI->getDesc().getOperandConstraint(Idx1, MCOI::TIED_TO) == 0) {
 151     Reg2IsKill = false;
 152     Reg0 = Reg2;
 153     SubReg0 = SubReg2;
 154   } else if (HasDef && Reg0 == Reg2 &&
 155              MI->getDesc().getOperandConstraint(Idx2, MCOI::TIED_TO) == 0) {
 156     Reg1IsKill = false;
 157     Reg0 = Reg1;
 158     SubReg0 = SubReg1;
 159   }
 160
 161   if (NewMI) {
 162     // Create a new instruction.
 163     MachineFunction &MF = *MI->getParent()->getParent();
 164     MI = MF.CloneMachineInstr(MI);
 165   }
 166
 167   if (HasDef) {
 168     MI->getOperand(0).setReg(Reg0);
 169     MI->getOperand(0).setSubReg(SubReg0);
 170   }
 171   MI->getOperand(Idx2).setReg(Reg1);
 172   MI->getOperand(Idx1).setReg(Reg2);
 173   MI->getOperand(Idx2).setSubReg(SubReg1);
 174   MI->getOperand(Idx1).setSubReg(SubReg2);
 175   MI->getOperand(Idx2).setIsKill(Reg1IsKill);
 176   MI->getOperand(Idx1).setIsKill(Reg2IsKill);
 177   MI->getOperand(Idx2).setIsUndef(Reg1IsUndef);
 178   MI->getOperand(Idx1).setIsUndef(Reg2IsUndef);
 179   return MI;
 180 }
 181
 182 /// findCommutedOpIndices - If specified MI is commutable, return the two
 183 /// operand indices that would swap value. Return true if the instruction
 184 /// is not in a form which this routine understands.
 185 bool TargetInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 186                                             unsigned &SrcOpIdx1,
 187                                             unsigned &SrcOpIdx2) const {
 188   assert(!MI->isBundle() &&
 189          "TargetInstrInfo::findCommutedOpIndices() can't handle bundles");
 190
 191   const MCInstrDesc &MCID = MI->getDesc();
 192   if (!MCID.isCommutable())
 193     return false;
 194   // This assumes v0 = op v1, v2 and commuting would swap v1 and v2. If this
 195   // is not true, then the target must implement this.
 196   SrcOpIdx1 = MCID.getNumDefs();
 197   SrcOpIdx2 = SrcOpIdx1 + 1;
 198   if (!MI->getOperand(SrcOpIdx1).isReg() ||
 199       !MI->getOperand(SrcOpIdx2).isReg())
 200     // No idea.
 201     return false;
 202   return true;
 203 }
 204
 205
 206 bool
 207 TargetInstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
 208   if (!MI->isTerminator()) return false;
 209
 210   // Conditional branch is a special case.
 211   if (MI->isBranch() && !MI->isBarrier())
 212     return true;
 213   if (!MI->isPredicable())
 214     return true;
 215   return !isPredicated(MI);
 216 }
 217
 218
 219 bool TargetInstrInfo::PredicateInstruction(MachineInstr *MI,
 220                             const SmallVectorImpl<MachineOperand> &Pred) const {
 221   bool MadeChange = false;
 222
 223   assert(!MI->isBundle() &&
 224          "TargetInstrInfo::PredicateInstruction() can't handle bundles");
 225
 226   const MCInstrDesc &MCID = MI->getDesc();
 227   if (!MI->isPredicable())
 228     return false;
 229
 230   for (unsigned j = 0, i = 0, e = MI->getNumOperands(); i != e; ++i) {
 231     if (MCID.OpInfo[i].isPredicate()) {
 232       MachineOperand &MO = MI->getOperand(i);
 233       if (MO.isReg()) {
 234         MO.setReg(Pred[j].getReg());
 235         MadeChange = true;
 236       } else if (MO.isImm()) {
 237         MO.setImm(Pred[j].getImm());
 238         MadeChange = true;
 239       } else if (MO.isMBB()) {
 240         MO.setMBB(Pred[j].getMBB());
 241         MadeChange = true;
 242       }
 243       ++j;
 244     }
 245   }
 246   return MadeChange;
 247 }
 248
 249 bool TargetInstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 250                                            const MachineMemOperand *&MMO,
 251                                            int &FrameIndex) const {
 252   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 253          oe = MI->memoperands_end();
 254        o != oe;
 255        ++o) {
 256     if ((*o)->isLoad()) {
 257       if (const FixedStackPseudoSourceValue *Value =
 258           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 259               (*o)->getPseudoValue())) {
 260         FrameIndex = Value->getFrameIndex();
 261         MMO = *o;
 262         return true;
 263       }
 264     }
 265   }
 266   return false;
 267 }
 268
 269 bool TargetInstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 270                                           const MachineMemOperand *&MMO,
 271                                           int &FrameIndex) const {
 272   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 273          oe = MI->memoperands_end();
 274        o != oe;
 275        ++o) {
 276     if ((*o)->isStore()) {
 277       if (const FixedStackPseudoSourceValue *Value =
 278           dyn_cast_or_null<FixedStackPseudoSourceValue>(
 279               (*o)->getPseudoValue())) {
 280         FrameIndex = Value->getFrameIndex();
 281         MMO = *o;
 282         return true;
 283       }
 284     }
 285   }
 286   return false;
 287 }
 288
 289 bool TargetInstrInfo::getStackSlotRange(const TargetRegisterClass *RC,
 290                                         unsigned SubIdx, unsigned &Size,
 291                                         unsigned &Offset,
 292                                         const MachineFunction &MF) const {
 293   if (!SubIdx) {
 294     Size = RC->getSize();
 295     Offset = 0;
 296     return true;
 297   }
 298   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 299   unsigned BitSize = TRI->getSubRegIdxSize(SubIdx);
 300   // Convert bit size to byte size to be consistent with
 301   // MCRegisterClass::getSize().
 302   if (BitSize % 8)
 303     return false;
 304
 305   int BitOffset = TRI->getSubRegIdxOffset(SubIdx);
 306   if (BitOffset < 0 || BitOffset % 8)
 307     return false;
 308
 309   Size = BitSize /= 8;
 310   Offset = (unsigned)BitOffset / 8;
 311
 312   assert(RC->getSize() >= (Offset + Size) && "bad subregister range");
 313
 314   if (!MF.getTarget().getDataLayout()->isLittleEndian()) {
 315     Offset = RC->getSize() - (Offset + Size);
 316   }
 317   return true;
 318 }
 319
 320 void TargetInstrInfo::reMaterialize(MachineBasicBlock &MBB,
 321                                     MachineBasicBlock::iterator I,
 322                                     unsigned DestReg,
 323                                     unsigned SubIdx,
 324                                     const MachineInstr *Orig,
 325                                     const TargetRegisterInfo &TRI) const {
 326   MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 327   MI->substituteRegister(MI->getOperand(0).getReg(), DestReg, SubIdx, TRI);
 328   MBB.insert(I, MI);
 329 }
 330
 331 bool
 332 TargetInstrInfo::produceSameValue(const MachineInstr *MI0,
 333                                   const MachineInstr *MI1,
 334                                   const MachineRegisterInfo *MRI) const {
 335   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
 336 }
 337
 338 MachineInstr *TargetInstrInfo::duplicate(MachineInstr *Orig,
 339                                          MachineFunction &MF) const {
 340   assert(!Orig->isNotDuplicable() &&
 341          "Instruction cannot be duplicated");
 342   return MF.CloneMachineInstr(Orig);
 343 }
 344
 345 // If the COPY instruction in MI can be folded to a stack operation, return
 346 // the register class to use.
 347 static const TargetRegisterClass *canFoldCopy(const MachineInstr *MI,
 348                                               unsigned FoldIdx) {
 349   assert(MI->isCopy() && "MI must be a COPY instruction");
 350   if (MI->getNumOperands() != 2)
 351     return nullptr;
 352   assert(FoldIdx<2 && "FoldIdx refers no nonexistent operand");
 353
 354   const MachineOperand &FoldOp = MI->getOperand(FoldIdx);
 355   const MachineOperand &LiveOp = MI->getOperand(1-FoldIdx);
 356
 357   if (FoldOp.getSubReg() || LiveOp.getSubReg())
 358     return nullptr;
 359
 360   unsigned FoldReg = FoldOp.getReg();
 361   unsigned LiveReg = LiveOp.getReg();
 362
 363   assert(TargetRegisterInfo::isVirtualRegister(FoldReg) &&
 364          "Cannot fold physregs");
 365
 366   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 367   const TargetRegisterClass *RC = MRI.getRegClass(FoldReg);
 368
 369   if (TargetRegisterInfo::isPhysicalRegister(LiveOp.getReg()))
 370     return RC->contains(LiveOp.getReg()) ? RC : nullptr;
 371
 372   if (RC->hasSubClassEq(MRI.getRegClass(LiveReg)))
 373     return RC;
 374
 375   // FIXME: Allow folding when register classes are memory compatible.
 376   return nullptr;
 377 }
 378
 379 void TargetInstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
 380   llvm_unreachable("Not a MachO target");
 381 }
 382
 383 bool TargetInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 384                                            ArrayRef<unsigned> Ops) const {
 385   return MI->isCopy() && Ops.size() == 1 && canFoldCopy(MI, Ops[0]);
 386 }
 387
 388 static MachineInstr *foldPatchpoint(MachineFunction &MF, MachineInstr *MI,
 389                                     ArrayRef<unsigned> Ops, int FrameIndex,
 390                                     const TargetInstrInfo &TII) {
 391   unsigned StartIdx = 0;
 392   switch (MI->getOpcode()) {
 393   case TargetOpcode::STACKMAP:
 394     StartIdx = 2; // Skip ID, nShadowBytes.
 395     break;
 396   case TargetOpcode::PATCHPOINT: {
 397     // For PatchPoint, the call args are not foldable.
 398     PatchPointOpers opers(MI);
 399     StartIdx = opers.getVarIdx();
 400     break;
 401   }
 402   default:
 403     llvm_unreachable("unexpected stackmap opcode");
 404   }
 405
 406   // Return false if any operands requested for folding are not foldable (not
 407   // part of the stackmap's live values).
 408   for (unsigned Op : Ops) {
 409     if (Op < StartIdx)
 410       return nullptr;
 411   }
 412
 413   MachineInstr *NewMI =
 414     MF.CreateMachineInstr(TII.get(MI->getOpcode()), MI->getDebugLoc(), true);
 415   MachineInstrBuilder MIB(MF, NewMI);
 416
 417   // No need to fold return, the meta data, and function arguments
 418   for (unsigned i = 0; i < StartIdx; ++i)
 419     MIB.addOperand(MI->getOperand(i));
 420
 421   for (unsigned i = StartIdx; i < MI->getNumOperands(); ++i) {
 422     MachineOperand &MO = MI->getOperand(i);
 423     if (std::find(Ops.begin(), Ops.end(), i) != Ops.end()) {
 424       unsigned SpillSize;
 425       unsigned SpillOffset;
 426       // Compute the spill slot size and offset.
 427       const TargetRegisterClass *RC =
 428         MF.getRegInfo().getRegClass(MO.getReg());
 429       bool Valid =
 430           TII.getStackSlotRange(RC, MO.getSubReg(), SpillSize, SpillOffset, MF);
 431       if (!Valid)
 432         report_fatal_error("cannot spill patchpoint subregister operand");
 433       MIB.addImm(StackMaps::IndirectMemRefOp);
 434       MIB.addImm(SpillSize);
 435       MIB.addFrameIndex(FrameIndex);
 436       MIB.addImm(SpillOffset);
 437     }
 438     else
 439       MIB.addOperand(MO);
 440   }
 441   return NewMI;
 442 }
 443
 444 /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 445 /// slot into the specified machine instruction for the specified operand(s).
 446 /// If this is possible, a new instruction is returned with the specified
 447 /// operand folded, otherwise NULL is returned. The client is responsible for
 448 /// removing the old instruction and adding the new one in the instruction
 449 /// stream.
 450 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 451                                                  ArrayRef<unsigned> Ops,
 452                                                  int FI) const {
 453   unsigned Flags = 0;
 454   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 455     if (MI->getOperand(Ops[i]).isDef())
 456       Flags |= MachineMemOperand::MOStore;
 457     else
 458       Flags |= MachineMemOperand::MOLoad;
 459
 460   MachineBasicBlock *MBB = MI->getParent();
 461   assert(MBB && "foldMemoryOperand needs an inserted instruction");
 462   MachineFunction &MF = *MBB->getParent();
 463
 464   MachineInstr *NewMI = nullptr;
 465
 466   if (MI->getOpcode() == TargetOpcode::STACKMAP ||
 467       MI->getOpcode() == TargetOpcode::PATCHPOINT) {
 468     // Fold stackmap/patchpoint.
 469     NewMI = foldPatchpoint(MF, MI, Ops, FI, *this);
 470   } else {
 471     // Ask the target to do the actual folding.
 472     NewMI =foldMemoryOperandImpl(MF, MI, Ops, FI);
 473   }
 474
 475   if (NewMI) {
 476     NewMI->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
 477     // Add a memory operand, foldMemoryOperandImpl doesn't do that.
 478     assert((!(Flags & MachineMemOperand::MOStore) ||
 479             NewMI->mayStore()) &&
 480            "Folded a def to a non-store!");
 481     assert((!(Flags & MachineMemOperand::MOLoad) ||
 482             NewMI->mayLoad()) &&
 483            "Folded a use to a non-load!");
 484     const MachineFrameInfo &MFI = *MF.getFrameInfo();
 485     assert(MFI.getObjectOffset(FI) != -1);
 486     MachineMemOperand *MMO =
 487       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 488                               Flags, MFI.getObjectSize(FI),
 489                               MFI.getObjectAlignment(FI));
 490     NewMI->addMemOperand(MF, MMO);
 491
 492     // FIXME: change foldMemoryOperandImpl semantics to also insert NewMI.
 493     return MBB->insert(MI, NewMI);
 494   }
 495
 496   // Straight COPY may fold as load/store.
 497   if (!MI->isCopy() || Ops.size() != 1)
 498     return nullptr;
 499
 500   const TargetRegisterClass *RC = canFoldCopy(MI, Ops[0]);
 501   if (!RC)
 502     return nullptr;
 503
 504   const MachineOperand &MO = MI->getOperand(1-Ops[0]);
 505   MachineBasicBlock::iterator Pos = MI;
 506   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 507
 508   if (Flags == MachineMemOperand::MOStore)
 509     storeRegToStackSlot(*MBB, Pos, MO.getReg(), MO.isKill(), FI, RC, TRI);
 510   else
 511     loadRegFromStackSlot(*MBB, Pos, MO.getReg(), FI, RC, TRI);
 512   return --Pos;
 513 }
 514
 515 /// foldMemoryOperand - Same as the previous version except it allows folding
 516 /// of any load and store from / to any address, not just from a specific
 517 /// stack slot.
 518 MachineInstr *TargetInstrInfo::foldMemoryOperand(MachineBasicBlock::iterator MI,
 519                                                  ArrayRef<unsigned> Ops,
 520                                                  MachineInstr *LoadMI) const {
 521   assert(LoadMI->canFoldAsLoad() && "LoadMI isn't foldable!");
 522 #ifndef NDEBUG
 523   for (unsigned i = 0, e = Ops.size(); i != e; ++i)
 524     assert(MI->getOperand(Ops[i]).isUse() && "Folding load into def!");
 525 #endif
 526   MachineBasicBlock &MBB = *MI->getParent();
 527   MachineFunction &MF = *MBB.getParent();
 528
 529   // Ask the target to do the actual folding.
 530   MachineInstr *NewMI = nullptr;
 531   int FrameIndex = 0;
 532
 533   if ((MI->getOpcode() == TargetOpcode::STACKMAP ||
 534        MI->getOpcode() == TargetOpcode::PATCHPOINT) &&
 535       isLoadFromStackSlot(LoadMI, FrameIndex)) {
 536     // Fold stackmap/patchpoint.
 537     NewMI = foldPatchpoint(MF, MI, Ops, FrameIndex, *this);
 538   } else {
 539     // Ask the target to do the actual folding.
 540     NewMI = foldMemoryOperandImpl(MF, MI, Ops, LoadMI);
 541   }
 542
 543   if (!NewMI) return nullptr;
 544
 545   NewMI = MBB.insert(MI, NewMI);
 546
 547   // Copy the memoperands from the load to the folded instruction.
 548   if (MI->memoperands_empty()) {
 549     NewMI->setMemRefs(LoadMI->memoperands_begin(),
 550                       LoadMI->memoperands_end());
 551   }
 552   else {
 553     // Handle the rare case of folding multiple loads.
 554     NewMI->setMemRefs(MI->memoperands_begin(),
 555                       MI->memoperands_end());
 556     for (MachineInstr::mmo_iterator I = LoadMI->memoperands_begin(),
 557            E = LoadMI->memoperands_end(); I != E; ++I) {
 558       NewMI->addMemOperand(MF, *I);
 559     }
 560   }
 561   return NewMI;
 562 }
 563
 564 bool TargetInstrInfo::
 565 isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
 566                                          AliasAnalysis *AA) const {
 567   const MachineFunction &MF = *MI->getParent()->getParent();
 568   const MachineRegisterInfo &MRI = MF.getRegInfo();
 569
 570   // Remat clients assume operand 0 is the defined register.
 571   if (!MI->getNumOperands() || !MI->getOperand(0).isReg())
 572     return false;
 573   unsigned DefReg = MI->getOperand(0).getReg();
 574
 575   // A sub-register definition can only be rematerialized if the instruction
 576   // doesn't read the other parts of the register.  Otherwise it is really a
 577   // read-modify-write operation on the full virtual register which cannot be
 578   // moved safely.
 579   if (TargetRegisterInfo::isVirtualRegister(DefReg) &&
 580       MI->getOperand(0).getSubReg() && MI->readsVirtualRegister(DefReg))
 581     return false;
 582
 583   // A load from a fixed stack slot can be rematerialized. This may be
 584   // redundant with subsequent checks, but it's target-independent,
 585   // simple, and a common case.
 586   int FrameIdx = 0;
 587   if (isLoadFromStackSlot(MI, FrameIdx) &&
 588       MF.getFrameInfo()->isImmutableObjectIndex(FrameIdx))
 589     return true;
 590
 591   // Avoid instructions obviously unsafe for remat.
 592   if (MI->isNotDuplicable() || MI->mayStore() ||
 593       MI->hasUnmodeledSideEffects())
 594     return false;
 595
 596   // Don't remat inline asm. We have no idea how expensive it is
 597   // even if it's side effect free.
 598   if (MI->isInlineAsm())
 599     return false;
 600
 601   // Avoid instructions which load from potentially varying memory.
 602   if (MI->mayLoad() && !MI->isInvariantLoad(AA))
 603     return false;
 604
 605   // If any of the registers accessed are non-constant, conservatively assume
 606   // the instruction is not rematerializable.
 607   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 608     const MachineOperand &MO = MI->getOperand(i);
 609     if (!MO.isReg()) continue;
 610     unsigned Reg = MO.getReg();
 611     if (Reg == 0)
 612       continue;
 613
 614     // Check for a well-behaved physical register.
 615     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 616       if (MO.isUse()) {
 617         // If the physreg has no defs anywhere, it's just an ambient register
 618         // and we can freely move its uses. Alternatively, if it's allocatable,
 619         // it could get allocated to something with a def during allocation.
 620         if (!MRI.isConstantPhysReg(Reg, MF))
 621           return false;
 622       } else {
 623         // A physreg def. We can't remat it.
 624         return false;
 625       }
 626       continue;
 627     }
 628
 629     // Only allow one virtual-register def.  There may be multiple defs of the
 630     // same virtual register, though.
 631     if (MO.isDef() && Reg != DefReg)
 632       return false;
 633
 634     // Don't allow any virtual-register uses. Rematting an instruction with
 635     // virtual register uses would length the live ranges of the uses, which
 636     // is not necessarily a good idea, certainly not "trivial".
 637     if (MO.isUse())
 638       return false;
 639   }
 640
 641   // Everything checked out.
 642   return true;
 643 }
 644
 645 int TargetInstrInfo::getSPAdjust(const MachineInstr *MI) const {
 646   const MachineFunction *MF = MI->getParent()->getParent();
 647   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
 648   bool StackGrowsDown =
 649     TFI->getStackGrowthDirection() == TargetFrameLowering::StackGrowsDown;
 650
 651   int FrameSetupOpcode = getCallFrameSetupOpcode();
 652   int FrameDestroyOpcode = getCallFrameDestroyOpcode();
 653
 654   if (MI->getOpcode() != FrameSetupOpcode &&
 655       MI->getOpcode() != FrameDestroyOpcode)
 656     return 0;
 657
 658   int SPAdj = MI->getOperand(0).getImm();
 659
 660   if ((!StackGrowsDown && MI->getOpcode() == FrameSetupOpcode) ||
 661        (StackGrowsDown && MI->getOpcode() == FrameDestroyOpcode))
 662     SPAdj = -SPAdj;
 663
 664   return SPAdj;
 665 }
 666
 667 /// isSchedulingBoundary - Test if the given instruction should be
 668 /// considered a scheduling boundary. This primarily includes labels
 669 /// and terminators.
 670 bool TargetInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
 671                                            const MachineBasicBlock *MBB,
 672                                            const MachineFunction &MF) const {
 673   // Terminators and labels can't be scheduled around.
 674   if (MI->isTerminator() || MI->isPosition())
 675     return true;
 676
 677   // Don't attempt to schedule around any instruction that defines
 678   // a stack-oriented pointer, as it's unlikely to be profitable. This
 679   // saves compile time, because it doesn't require every single
 680   // stack slot reference to depend on the instruction that does the
 681   // modification.
 682   const TargetLowering &TLI = *MF.getSubtarget().getTargetLowering();
 683   const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 684   if (MI->modifiesRegister(TLI.getStackPointerRegisterToSaveRestore(), TRI))
 685     return true;
 686
 687   return false;
 688 }
 689
 690 // Provide a global flag for disabling the PreRA hazard recognizer that targets
 691 // may choose to honor.
 692 bool TargetInstrInfo::usePreRAHazardRecognizer() const {
 693   return !DisableHazardRecognizer;
 694 }
 695
 696 // Default implementation of CreateTargetRAHazardRecognizer.
 697 ScheduleHazardRecognizer *TargetInstrInfo::
 698 CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 699                              const ScheduleDAG *DAG) const {
 700   // Dummy hazard recognizer allows all instructions to issue.
 701   return new ScheduleHazardRecognizer();
 702 }
 703
 704 // Default implementation of CreateTargetMIHazardRecognizer.
 705 ScheduleHazardRecognizer *TargetInstrInfo::
 706 CreateTargetMIHazardRecognizer(const InstrItineraryData *II,
 707                                const ScheduleDAG *DAG) const {
 708   return (ScheduleHazardRecognizer *)
 709     new ScoreboardHazardRecognizer(II, DAG, "misched");
 710 }
 711
 712 // Default implementation of CreateTargetPostRAHazardRecognizer.
 713 ScheduleHazardRecognizer *TargetInstrInfo::
 714 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 715                                    const ScheduleDAG *DAG) const {
 716   return (ScheduleHazardRecognizer *)
 717     new ScoreboardHazardRecognizer(II, DAG, "post-RA-sched");
 718 }
 719
 720 //===----------------------------------------------------------------------===//
 721 //  SelectionDAG latency interface.
 722 //===----------------------------------------------------------------------===//
 723
 724 int
 725 TargetInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
 726                                    SDNode *DefNode, unsigned DefIdx,
 727                                    SDNode *UseNode, unsigned UseIdx) const {
 728   if (!ItinData || ItinData->isEmpty())
 729     return -1;
 730
 731   if (!DefNode->isMachineOpcode())
 732     return -1;
 733
 734   unsigned DefClass = get(DefNode->getMachineOpcode()).getSchedClass();
 735   if (!UseNode->isMachineOpcode())
 736     return ItinData->getOperandCycle(DefClass, DefIdx);
 737   unsigned UseClass = get(UseNode->getMachineOpcode()).getSchedClass();
 738   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
 739 }
 740
 741 int TargetInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 742                                      SDNode *N) const {
 743   if (!ItinData || ItinData->isEmpty())
 744     return 1;
 745
 746   if (!N->isMachineOpcode())
 747     return 1;
 748
 749   return ItinData->getStageLatency(get(N->getMachineOpcode()).getSchedClass());
 750 }
 751
 752 //===----------------------------------------------------------------------===//
 753 //  MachineInstr latency interface.
 754 //===----------------------------------------------------------------------===//
 755
 756 unsigned
 757 TargetInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
 758                                 const MachineInstr *MI) const {
 759   if (!ItinData || ItinData->isEmpty())
 760     return 1;
 761
 762   unsigned Class = MI->getDesc().getSchedClass();
 763   int UOps = ItinData->Itineraries[Class].NumMicroOps;
 764   if (UOps >= 0)
 765     return UOps;
 766
 767   // The # of u-ops is dynamically determined. The specific target should
 768   // override this function to return the right number.
 769   return 1;
 770 }
 771
 772 /// Return the default expected latency for a def based on it's opcode.
 773 unsigned TargetInstrInfo::defaultDefLatency(const MCSchedModel &SchedModel,
 774                                             const MachineInstr *DefMI) const {
 775   if (DefMI->isTransient())
 776     return 0;
 777   if (DefMI->mayLoad())
 778     return SchedModel.LoadLatency;
 779   if (isHighLatencyDef(DefMI->getOpcode()))
 780     return SchedModel.HighLatency;
 781   return 1;
 782 }
 783
 784 unsigned TargetInstrInfo::getPredicationCost(const MachineInstr *) const {
 785   return 0;
 786 }
 787
 788 unsigned TargetInstrInfo::
 789 getInstrLatency(const InstrItineraryData *ItinData,
 790                 const MachineInstr *MI,
 791                 unsigned *PredCost) const {
 792   // Default to one cycle for no itinerary. However, an "empty" itinerary may
 793   // still have a MinLatency property, which getStageLatency checks.
 794   if (!ItinData)
 795     return MI->mayLoad() ? 2 : 1;
 796
 797   return ItinData->getStageLatency(MI->getDesc().getSchedClass());
 798 }
 799
 800 bool TargetInstrInfo::hasLowDefLatency(const InstrItineraryData *ItinData,
 801                                        const MachineInstr *DefMI,
 802                                        unsigned DefIdx) const {
 803   if (!ItinData || ItinData->isEmpty())
 804     return false;
 805
 806   unsigned DefClass = DefMI->getDesc().getSchedClass();
 807   int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
 808   return (DefCycle != -1 && DefCycle <= 1);
 809 }
 810
 811 /// Both DefMI and UseMI must be valid.  By default, call directly to the
 812 /// itinerary. This may be overriden by the target.
 813 int TargetInstrInfo::
 814 getOperandLatency(const InstrItineraryData *ItinData,
 815                   const MachineInstr *DefMI, unsigned DefIdx,
 816                   const MachineInstr *UseMI, unsigned UseIdx) const {
 817   unsigned DefClass = DefMI->getDesc().getSchedClass();
 818   unsigned UseClass = UseMI->getDesc().getSchedClass();
 819   return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
 820 }
 821
 822 /// If we can determine the operand latency from the def only, without itinerary
 823 /// lookup, do so. Otherwise return -1.
 824 int TargetInstrInfo::computeDefOperandLatency(
 825   const InstrItineraryData *ItinData,
 826   const MachineInstr *DefMI) const {
 827
 828   // Let the target hook getInstrLatency handle missing itineraries.
 829   if (!ItinData)
 830     return getInstrLatency(ItinData, DefMI);
 831
 832   if(ItinData->isEmpty())
 833     return defaultDefLatency(ItinData->SchedModel, DefMI);
 834
 835   // ...operand lookup required
 836   return -1;
 837 }
 838
 839 /// computeOperandLatency - Compute and return the latency of the given data
 840 /// dependent def and use when the operand indices are already known. UseMI may
 841 /// be NULL for an unknown use.
 842 ///
 843 /// FindMin may be set to get the minimum vs. expected latency. Minimum
 844 /// latency is used for scheduling groups, while expected latency is for
 845 /// instruction cost and critical path.
 846 ///
 847 /// Depending on the subtarget's itinerary properties, this may or may not need
 848 /// to call getOperandLatency(). For most subtargets, we don't need DefIdx or
 849 /// UseIdx to compute min latency.
 850 unsigned TargetInstrInfo::
 851 computeOperandLatency(const InstrItineraryData *ItinData,
 852                       const MachineInstr *DefMI, unsigned DefIdx,
 853                       const MachineInstr *UseMI, unsigned UseIdx) const {
 854
 855   int DefLatency = computeDefOperandLatency(ItinData, DefMI);
 856   if (DefLatency >= 0)
 857     return DefLatency;
 858
 859   assert(ItinData && !ItinData->isEmpty() && "computeDefOperandLatency fail");
 860
 861   int OperLatency = 0;
 862   if (UseMI)
 863     OperLatency = getOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
 864   else {
 865     unsigned DefClass = DefMI->getDesc().getSchedClass();
 866     OperLatency = ItinData->getOperandCycle(DefClass, DefIdx);
 867   }
 868   if (OperLatency >= 0)
 869     return OperLatency;
 870
 871   // No operand latency was found.
 872   unsigned InstrLatency = getInstrLatency(ItinData, DefMI);
 873
 874   // Expected latency is the max of the stage latency and itinerary props.
 875   InstrLatency = std::max(InstrLatency,
 876                           defaultDefLatency(ItinData->SchedModel, DefMI));
 877   return InstrLatency;
 878 }
 879
 880 bool TargetInstrInfo::getRegSequenceInputs(
 881     const MachineInstr &MI, unsigned DefIdx,
 882     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
 883   assert((MI.isRegSequence() ||
 884           MI.isRegSequenceLike()) && "Instruction do not have the proper type");
 885
 886   if (!MI.isRegSequence())
 887     return getRegSequenceLikeInputs(MI, DefIdx, InputRegs);
 888
 889   // We are looking at:
 890   // Def = REG_SEQUENCE v0, sub0, v1, sub1, ...
 891   assert(DefIdx == 0 && "REG_SEQUENCE only has one def");
 892   for (unsigned OpIdx = 1, EndOpIdx = MI.getNumOperands(); OpIdx != EndOpIdx;
 893        OpIdx += 2) {
 894     const MachineOperand &MOReg = MI.getOperand(OpIdx);
 895     const MachineOperand &MOSubIdx = MI.getOperand(OpIdx + 1);
 896     assert(MOSubIdx.isImm() &&
 897            "One of the subindex of the reg_sequence is not an immediate");
 898     // Record Reg:SubReg, SubIdx.
 899     InputRegs.push_back(RegSubRegPairAndIdx(MOReg.getReg(), MOReg.getSubReg(),
 900                                             (unsigned)MOSubIdx.getImm()));
 901   }
 902   return true;
 903 }
 904
 905 bool TargetInstrInfo::getExtractSubregInputs(
 906     const MachineInstr &MI, unsigned DefIdx,
 907     RegSubRegPairAndIdx &InputReg) const {
 908   assert((MI.isExtractSubreg() ||
 909       MI.isExtractSubregLike()) && "Instruction do not have the proper type");
 910
 911   if (!MI.isExtractSubreg())
 912     return getExtractSubregLikeInputs(MI, DefIdx, InputReg);
 913
 914   // We are looking at:
 915   // Def = EXTRACT_SUBREG v0.sub1, sub0.
 916   assert(DefIdx == 0 && "EXTRACT_SUBREG only has one def");
 917   const MachineOperand &MOReg = MI.getOperand(1);
 918   const MachineOperand &MOSubIdx = MI.getOperand(2);
 919   assert(MOSubIdx.isImm() &&
 920          "The subindex of the extract_subreg is not an immediate");
 921
 922   InputReg.Reg = MOReg.getReg();
 923   InputReg.SubReg = MOReg.getSubReg();
 924   InputReg.SubIdx = (unsigned)MOSubIdx.getImm();
 925   return true;
 926 }
 927
 928 bool TargetInstrInfo::getInsertSubregInputs(
 929     const MachineInstr &MI, unsigned DefIdx,
 930     RegSubRegPair &BaseReg, RegSubRegPairAndIdx &InsertedReg) const {
 931   assert((MI.isInsertSubreg() ||
 932       MI.isInsertSubregLike()) && "Instruction do not have the proper type");
 933
 934   if (!MI.isInsertSubreg())
 935     return getInsertSubregLikeInputs(MI, DefIdx, BaseReg, InsertedReg);
 936
 937   // We are looking at:
 938   // Def = INSERT_SEQUENCE v0, v1, sub0.
 939   assert(DefIdx == 0 && "INSERT_SUBREG only has one def");
 940   const MachineOperand &MOBaseReg = MI.getOperand(1);
 941   const MachineOperand &MOInsertedReg = MI.getOperand(2);
 942   const MachineOperand &MOSubIdx = MI.getOperand(3);
 943   assert(MOSubIdx.isImm() &&
 944          "One of the subindex of the reg_sequence is not an immediate");
 945   BaseReg.Reg = MOBaseReg.getReg();
 946   BaseReg.SubReg = MOBaseReg.getSubReg();
 947
 948   InsertedReg.Reg = MOInsertedReg.getReg();
 949   InsertedReg.SubReg = MOInsertedReg.getSubReg();
 950   InsertedReg.SubIdx = (unsigned)MOSubIdx.getImm();
 951   return true;
 952 }