lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetAsmInfo.h"
  15 #include "llvm/Target/TargetLowering.h"
  16 #include "llvm/Target/TargetSubtarget.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/GlobalVariable.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/Support/MathExtras.h"
  27 using namespace llvm;
  28
  29 /// InitLibcallNames - Set default libcall names.
  30 ///
  31 static void InitLibcallNames(const char **Names) {
  32   Names[RTLIB::SHL_I32] = "__ashlsi3";
  33   Names[RTLIB::SHL_I64] = "__ashldi3";
  34   Names[RTLIB::SHL_I128] = "__ashlti3";
  35   Names[RTLIB::SRL_I32] = "__lshrsi3";
  36   Names[RTLIB::SRL_I64] = "__lshrdi3";
  37   Names[RTLIB::SRL_I128] = "__lshrti3";
  38   Names[RTLIB::SRA_I32] = "__ashrsi3";
  39   Names[RTLIB::SRA_I64] = "__ashrdi3";
  40   Names[RTLIB::SRA_I128] = "__ashrti3";
  41   Names[RTLIB::MUL_I32] = "__mulsi3";
  42   Names[RTLIB::MUL_I64] = "__muldi3";
  43   Names[RTLIB::MUL_I128] = "__multi3";
  44   Names[RTLIB::SDIV_I32] = "__divsi3";
  45   Names[RTLIB::SDIV_I64] = "__divdi3";
  46   Names[RTLIB::SDIV_I128] = "__divti3";
  47   Names[RTLIB::UDIV_I32] = "__udivsi3";
  48   Names[RTLIB::UDIV_I64] = "__udivdi3";
  49   Names[RTLIB::UDIV_I128] = "__udivti3";
  50   Names[RTLIB::SREM_I32] = "__modsi3";
  51   Names[RTLIB::SREM_I64] = "__moddi3";
  52   Names[RTLIB::SREM_I128] = "__modti3";
  53   Names[RTLIB::UREM_I32] = "__umodsi3";
  54   Names[RTLIB::UREM_I64] = "__umoddi3";
  55   Names[RTLIB::UREM_I128] = "__umodti3";
  56   Names[RTLIB::NEG_I32] = "__negsi2";
  57   Names[RTLIB::NEG_I64] = "__negdi2";
  58   Names[RTLIB::ADD_F32] = "__addsf3";
  59   Names[RTLIB::ADD_F64] = "__adddf3";
  60   Names[RTLIB::ADD_F80] = "__addxf3";
  61   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  62   Names[RTLIB::SUB_F32] = "__subsf3";
  63   Names[RTLIB::SUB_F64] = "__subdf3";
  64   Names[RTLIB::SUB_F80] = "__subxf3";
  65   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  66   Names[RTLIB::MUL_F32] = "__mulsf3";
  67   Names[RTLIB::MUL_F64] = "__muldf3";
  68   Names[RTLIB::MUL_F80] = "__mulxf3";
  69   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
  70   Names[RTLIB::DIV_F32] = "__divsf3";
  71   Names[RTLIB::DIV_F64] = "__divdf3";
  72   Names[RTLIB::DIV_F80] = "__divxf3";
  73   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
  74   Names[RTLIB::REM_F32] = "fmodf";
  75   Names[RTLIB::REM_F64] = "fmod";
  76   Names[RTLIB::REM_F80] = "fmodl";
  77   Names[RTLIB::REM_PPCF128] = "fmodl";
  78   Names[RTLIB::POWI_F32] = "__powisf2";
  79   Names[RTLIB::POWI_F64] = "__powidf2";
  80   Names[RTLIB::POWI_F80] = "__powixf2";
  81   Names[RTLIB::POWI_PPCF128] = "__powitf2";
  82   Names[RTLIB::SQRT_F32] = "sqrtf";
  83   Names[RTLIB::SQRT_F64] = "sqrt";
  84   Names[RTLIB::SQRT_F80] = "sqrtl";
  85   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
  86   Names[RTLIB::SIN_F32] = "sinf";
  87   Names[RTLIB::SIN_F64] = "sin";
  88   Names[RTLIB::SIN_F80] = "sinl";
  89   Names[RTLIB::SIN_PPCF128] = "sinl";
  90   Names[RTLIB::COS_F32] = "cosf";
  91   Names[RTLIB::COS_F64] = "cos";
  92   Names[RTLIB::COS_F80] = "cosl";
  93   Names[RTLIB::COS_PPCF128] = "cosl";
  94   Names[RTLIB::POW_F32] = "powf";
  95   Names[RTLIB::POW_F64] = "pow";
  96   Names[RTLIB::POW_F80] = "powl";
  97   Names[RTLIB::POW_PPCF128] = "powl";
  98   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
  99   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 100   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 101   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 102   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 103   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 104   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 105   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 106   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 107   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 108   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 109   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 110   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 111   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 112   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 113   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 114   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 115   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 116   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 117   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 118   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 119   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 120   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 121   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 122   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 123   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 124   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 125   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 126   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 127   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 128   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 129   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 130   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 131   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 132   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 133   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 134   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 135   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 136   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 137   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 138   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 139   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 140   Names[RTLIB::OEQ_F32] = "__eqsf2";
 141   Names[RTLIB::OEQ_F64] = "__eqdf2";
 142   Names[RTLIB::UNE_F32] = "__nesf2";
 143   Names[RTLIB::UNE_F64] = "__nedf2";
 144   Names[RTLIB::OGE_F32] = "__gesf2";
 145   Names[RTLIB::OGE_F64] = "__gedf2";
 146   Names[RTLIB::OLT_F32] = "__ltsf2";
 147   Names[RTLIB::OLT_F64] = "__ltdf2";
 148   Names[RTLIB::OLE_F32] = "__lesf2";
 149   Names[RTLIB::OLE_F64] = "__ledf2";
 150   Names[RTLIB::OGT_F32] = "__gtsf2";
 151   Names[RTLIB::OGT_F64] = "__gtdf2";
 152   Names[RTLIB::UO_F32] = "__unordsf2";
 153   Names[RTLIB::UO_F64] = "__unorddf2";
 154   Names[RTLIB::O_F32] = "__unordsf2";
 155   Names[RTLIB::O_F64] = "__unorddf2";
 156 }
 157
 158 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 159 ///
 160 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 161   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 162   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 163   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 164   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 165   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 166   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 167   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 168   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 169   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 170   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 171   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 172   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 173   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 174   CCs[RTLIB::UO_F32] = ISD::SETNE;
 175   CCs[RTLIB::UO_F64] = ISD::SETNE;
 176   CCs[RTLIB::O_F32] = ISD::SETEQ;
 177   CCs[RTLIB::O_F64] = ISD::SETEQ;
 178 }
 179
 180 TargetLowering::TargetLowering(TargetMachine &tm)
 181   : TM(tm), TD(TM.getTargetData()) {
 182   assert(ISD::BUILTIN_OP_END <= OpActionsCapacity &&
 183          "Fixed size array in TargetLowering is not large enough!");
 184   // All operations default to being supported.
 185   memset(OpActions, 0, sizeof(OpActions));
 186   memset(LoadXActions, 0, sizeof(LoadXActions));
 187   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 188   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 189   memset(ConvertActions, 0, sizeof(ConvertActions));
 190
 191   // Set default actions for various operations.
 192   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 193     // Default all indexed load / store to expand.
 194     for (unsigned IM = (unsigned)ISD::PRE_INC;
 195          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 196       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 197       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 198     }
 199
 200     // These operations default to expand.
 201     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 202   }
 203
 204   // Most targets ignore the @llvm.prefetch intrinsic.
 205   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 206
 207   // ConstantFP nodes default to expand.  Targets can either change this to
 208   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 209   // to optimize expansions for certain constants.
 210   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 211   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 212   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 213
 214   // Default ISD::TRAP to expand (which turns it into abort).
 215   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 216
 217   IsLittleEndian = TD->isLittleEndian();
 218   UsesGlobalOffsetTable = false;
 219   ShiftAmountTy = PointerTy = getValueType(TD->getIntPtrType());
 220   ShiftAmtHandling = Undefined;
 221   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 222   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 223   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 224   allowUnalignedMemoryAccesses = false;
 225   UseUnderscoreSetJmp = false;
 226   UseUnderscoreLongJmp = false;
 227   SelectIsExpensive = false;
 228   IntDivIsCheap = false;
 229   Pow2DivIsCheap = false;
 230   StackPointerRegisterToSaveRestore = 0;
 231   ExceptionPointerRegister = 0;
 232   ExceptionSelectorRegister = 0;
 233   SetCCResultContents = UndefinedSetCCResult;
 234   SchedPreferenceInfo = SchedulingForLatency;
 235   JumpBufSize = 0;
 236   JumpBufAlignment = 0;
 237   IfCvtBlockSizeLimit = 2;
 238   IfCvtDupBlockSizeLimit = 0;
 239   PrefLoopAlignment = 0;
 240
 241   InitLibcallNames(LibcallRoutineNames);
 242   InitCmpLibcallCCs(CmpLibcallCCs);
 243
 244   // Tell Legalize whether the assembler supports DEBUG_LOC.
 245   if (!TM.getTargetAsmInfo()->hasDotLocAndDotFile())
 246     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 247 }
 248
 249 TargetLowering::~TargetLowering() {}
 250
 251 /// computeRegisterProperties - Once all of the register classes are added,
 252 /// this allows us to compute derived properties we expose.
 253 void TargetLowering::computeRegisterProperties() {
 254   assert(MVT::LAST_VALUETYPE <= 32 &&
 255          "Too many value types for ValueTypeActions to hold!");
 256
 257   // Everything defaults to needing one register.
 258   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 259     NumRegistersForVT[i] = 1;
 260     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 261   }
 262   // ...except isVoid, which doesn't need any registers.
 263   NumRegistersForVT[MVT::isVoid] = 0;
 264
 265   // Find the largest integer register class.
 266   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 267   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 268     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 269
 270   // Every integer value type larger than this largest register takes twice as
 271   // many registers to represent as the previous ValueType.
 272   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 273     MVT EVT = (MVT::SimpleValueType)ExpandedReg;
 274     if (!EVT.isInteger())
 275       break;
 276     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 277     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 278     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 279     ValueTypeActions.setTypeAction(EVT, Expand);
 280   }
 281
 282   // Inspect all of the ValueType's smaller than the largest integer
 283   // register to see which ones need promotion.
 284   unsigned LegalIntReg = LargestIntReg;
 285   for (unsigned IntReg = LargestIntReg - 1;
 286        IntReg >= (unsigned)MVT::i1; --IntReg) {
 287     MVT IVT = (MVT::SimpleValueType)IntReg;
 288     if (isTypeLegal(IVT)) {
 289       LegalIntReg = IntReg;
 290     } else {
 291       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 292         (MVT::SimpleValueType)LegalIntReg;
 293       ValueTypeActions.setTypeAction(IVT, Promote);
 294     }
 295   }
 296
 297   // ppcf128 type is really two f64's.
 298   if (!isTypeLegal(MVT::ppcf128)) {
 299     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 300     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 301     TransformToType[MVT::ppcf128] = MVT::f64;
 302     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 303   }
 304
 305   // Decide how to handle f64. If the target does not have native f64 support,
 306   // expand it to i64 and we will be generating soft float library calls.
 307   if (!isTypeLegal(MVT::f64)) {
 308     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 309     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 310     TransformToType[MVT::f64] = MVT::i64;
 311     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 312   }
 313
 314   // Decide how to handle f32. If the target does not have native support for
 315   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 316   if (!isTypeLegal(MVT::f32)) {
 317     if (isTypeLegal(MVT::f64)) {
 318       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 319       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 320       TransformToType[MVT::f32] = MVT::f64;
 321       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 322     } else {
 323       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 324       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 325       TransformToType[MVT::f32] = MVT::i32;
 326       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 327     }
 328   }
 329
 330   // Loop over all of the vector value types to see which need transformations.
 331   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 332        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 333     MVT VT = (MVT::SimpleValueType)i;
 334     if (!isTypeLegal(VT)) {
 335       MVT IntermediateVT, RegisterVT;
 336       unsigned NumIntermediates;
 337       NumRegistersForVT[i] =
 338         getVectorTypeBreakdown(VT,
 339                                IntermediateVT, NumIntermediates,
 340                                RegisterVT);
 341       RegisterTypeForVT[i] = RegisterVT;
 342       TransformToType[i] = MVT::Other; // this isn't actually used
 343       ValueTypeActions.setTypeAction(VT, Expand);
 344     }
 345   }
 346 }
 347
 348 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 349   return NULL;
 350 }
 351
 352
 353 MVT TargetLowering::getSetCCResultType(const SDOperand &) const {
 354   return getValueType(TD->getIntPtrType());
 355 }
 356
 357
 358 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 359 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 360 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 361 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 362 ///
 363 /// This method returns the number of registers needed, and the VT for each
 364 /// register.  It also returns the VT and quantity of the intermediate values
 365 /// before they are promoted/expanded.
 366 ///
 367 unsigned TargetLowering::getVectorTypeBreakdown(MVT VT,
 368                                                 MVT &IntermediateVT,
 369                                                 unsigned &NumIntermediates,
 370                                       MVT &RegisterVT) const {
 371   // Figure out the right, legal destination reg to copy into.
 372   unsigned NumElts = VT.getVectorNumElements();
 373   MVT EltTy = VT.getVectorElementType();
 374
 375   unsigned NumVectorRegs = 1;
 376
 377   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 378   // could break down into LHS/RHS like LegalizeDAG does.
 379   if (!isPowerOf2_32(NumElts)) {
 380     NumVectorRegs = NumElts;
 381     NumElts = 1;
 382   }
 383
 384   // Divide the input until we get to a supported size.  This will always
 385   // end with a scalar if the target doesn't support vectors.
 386   while (NumElts > 1 && !isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 387     NumElts >>= 1;
 388     NumVectorRegs <<= 1;
 389   }
 390
 391   NumIntermediates = NumVectorRegs;
 392
 393   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 394   if (!isTypeLegal(NewVT))
 395     NewVT = EltTy;
 396   IntermediateVT = NewVT;
 397
 398   MVT DestVT = getTypeToTransformTo(NewVT);
 399   RegisterVT = DestVT;
 400   if (DestVT.bitsLT(NewVT)) {
 401     // Value is expanded, e.g. i64 -> i16.
 402     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 403   } else {
 404     // Otherwise, promotion or legal types use the same number of registers as
 405     // the vector decimated to the appropriate level.
 406     return NumVectorRegs;
 407   }
 408
 409   return 1;
 410 }
 411
 412 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 413 /// function arguments in the caller parameter area.  This is the actual
 414 /// alignment, not its logarithm.
 415 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 416   return TD->getCallFrameTypeAlignment(Ty);
 417 }
 418
 419 SDOperand TargetLowering::getPICJumpTableRelocBase(SDOperand Table,
 420                                                    SelectionDAG &DAG) const {
 421   if (usesGlobalOffsetTable())
 422     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 423   return Table;
 424 }
 425
 426 //===----------------------------------------------------------------------===//
 427 //  Optimization Methods
 428 //===----------------------------------------------------------------------===//
 429
 430 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 431 /// specified instruction is a constant integer.  If so, check to see if there
 432 /// are any bits set in the constant that are not demanded.  If so, shrink the
 433 /// constant and return true.
 434 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDOperand Op,
 435                                                         const APInt &Demanded) {
 436   // FIXME: ISD::SELECT, ISD::SELECT_CC
 437   switch(Op.getOpcode()) {
 438   default: break;
 439   case ISD::AND:
 440   case ISD::OR:
 441   case ISD::XOR:
 442     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1)))
 443       if (C->getAPIntValue().intersects(~Demanded)) {
 444         MVT VT = Op.getValueType();
 445         SDOperand New = DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 446                                     DAG.getConstant(Demanded &
 447                                                       C->getAPIntValue(),
 448                                                     VT));
 449         return CombineTo(Op, New);
 450       }
 451     break;
 452   }
 453   return false;
 454 }
 455
 456 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 457 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 458 /// use this information to simplify Op, create a new simplified DAG node and
 459 /// return true, returning the original and new nodes in Old and New. Otherwise,
 460 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 461 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 462 /// only be accurate for those bits in the DemandedMask.
 463 bool TargetLowering::SimplifyDemandedBits(SDOperand Op,
 464                                           const APInt &DemandedMask,
 465                                           APInt &KnownZero,
 466                                           APInt &KnownOne,
 467                                           TargetLoweringOpt &TLO,
 468                                           unsigned Depth) const {
 469   unsigned BitWidth = DemandedMask.getBitWidth();
 470   assert(Op.getValueSizeInBits() == BitWidth &&
 471          "Mask size mismatches value type size!");
 472   APInt NewMask = DemandedMask;
 473
 474   // Don't know anything.
 475   KnownZero = KnownOne = APInt(BitWidth, 0);
 476
 477   // Other users may use these bits.
 478   if (!Op.Val->hasOneUse()) {
 479     if (Depth != 0) {
 480       // If not at the root, Just compute the KnownZero/KnownOne bits to
 481       // simplify things downstream.
 482       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 483       return false;
 484     }
 485     // If this is the root being simplified, allow it to have multiple uses,
 486     // just set the NewMask to all bits.
 487     NewMask = APInt::getAllOnesValue(BitWidth);
 488   } else if (DemandedMask == 0) {
 489     // Not demanding any bits from Op.
 490     if (Op.getOpcode() != ISD::UNDEF)
 491       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::UNDEF, Op.getValueType()));
 492     return false;
 493   } else if (Depth == 6) {        // Limit search depth.
 494     return false;
 495   }
 496
 497   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 498   switch (Op.getOpcode()) {
 499   case ISD::Constant:
 500     // We know all of the bits for a constant!
 501     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 502     KnownZero = ~KnownOne & NewMask;
 503     return false;   // Don't fall through, will infinitely loop.
 504   case ISD::AND:
 505     // If the RHS is a constant, check to see if the LHS would be zero without
 506     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 507     // simplify the LHS, here we're using information from the LHS to simplify
 508     // the RHS.
 509     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 510       APInt LHSZero, LHSOne;
 511       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 512                                 LHSZero, LHSOne, Depth+1);
 513       // If the LHS already has zeros where RHSC does, this and is dead.
 514       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 515         return TLO.CombineTo(Op, Op.getOperand(0));
 516       // If any of the set bits in the RHS are known zero on the LHS, shrink
 517       // the constant.
 518       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 519         return true;
 520     }
 521
 522     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 523                              KnownOne, TLO, Depth+1))
 524       return true;
 525     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 526     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 527                              KnownZero2, KnownOne2, TLO, Depth+1))
 528       return true;
 529     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 530
 531     // If all of the demanded bits are known one on one side, return the other.
 532     // These bits cannot contribute to the result of the 'and'.
 533     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 534       return TLO.CombineTo(Op, Op.getOperand(0));
 535     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 536       return TLO.CombineTo(Op, Op.getOperand(1));
 537     // If all of the demanded bits in the inputs are known zeros, return zero.
 538     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 539       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 540     // If the RHS is a constant, see if we can simplify it.
 541     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 542       return true;
 543
 544     // Output known-1 bits are only known if set in both the LHS & RHS.
 545     KnownOne &= KnownOne2;
 546     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 547     KnownZero |= KnownZero2;
 548     break;
 549   case ISD::OR:
 550     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 551                              KnownOne, TLO, Depth+1))
 552       return true;
 553     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 554     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 555                              KnownZero2, KnownOne2, TLO, Depth+1))
 556       return true;
 557     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 558
 559     // If all of the demanded bits are known zero on one side, return the other.
 560     // These bits cannot contribute to the result of the 'or'.
 561     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 562       return TLO.CombineTo(Op, Op.getOperand(0));
 563     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 564       return TLO.CombineTo(Op, Op.getOperand(1));
 565     // If all of the potentially set bits on one side are known to be set on
 566     // the other side, just use the 'other' side.
 567     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 568       return TLO.CombineTo(Op, Op.getOperand(0));
 569     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 570       return TLO.CombineTo(Op, Op.getOperand(1));
 571     // If the RHS is a constant, see if we can simplify it.
 572     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 573       return true;
 574
 575     // Output known-0 bits are only known if clear in both the LHS & RHS.
 576     KnownZero &= KnownZero2;
 577     // Output known-1 are known to be set if set in either the LHS | RHS.
 578     KnownOne |= KnownOne2;
 579     break;
 580   case ISD::XOR:
 581     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 582                              KnownOne, TLO, Depth+1))
 583       return true;
 584     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 585     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 586                              KnownOne2, TLO, Depth+1))
 587       return true;
 588     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 589
 590     // If all of the demanded bits are known zero on one side, return the other.
 591     // These bits cannot contribute to the result of the 'xor'.
 592     if ((KnownZero & NewMask) == NewMask)
 593       return TLO.CombineTo(Op, Op.getOperand(0));
 594     if ((KnownZero2 & NewMask) == NewMask)
 595       return TLO.CombineTo(Op, Op.getOperand(1));
 596
 597     // If all of the unknown bits are known to be zero on one side or the other
 598     // (but not both) turn this into an *inclusive* or.
 599     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 600     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 601       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, Op.getValueType(),
 602                                                Op.getOperand(0),
 603                                                Op.getOperand(1)));
 604
 605     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 606     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 607     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 608     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 609
 610     // If all of the demanded bits on one side are known, and all of the set
 611     // bits on that side are also known to be set on the other side, turn this
 612     // into an AND, as we know the bits will be cleared.
 613     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 614     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
 615       if ((KnownOne & KnownOne2) == KnownOne) {
 616         MVT VT = Op.getValueType();
 617         SDOperand ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 618         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, VT, Op.getOperand(0),
 619                                                  ANDC));
 620       }
 621     }
 622
 623     // If the RHS is a constant, see if we can simplify it.
 624     // for XOR, we prefer to force bits to 1 if they will make a -1.
 625     // if we can't force bits, try to shrink constant
 626     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 627       APInt Expanded = C->getAPIntValue() | (~NewMask);
 628       // if we can expand it to have all bits set, do it
 629       if (Expanded.isAllOnesValue()) {
 630         if (Expanded != C->getAPIntValue()) {
 631           MVT VT = Op.getValueType();
 632           SDOperand New = TLO.DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 633                                           TLO.DAG.getConstant(Expanded, VT));
 634           return TLO.CombineTo(Op, New);
 635         }
 636         // if it already has all the bits set, nothing to change
 637         // but don't shrink either!
 638       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 639         return true;
 640       }
 641     }
 642
 643     KnownZero = KnownZeroOut;
 644     KnownOne  = KnownOneOut;
 645     break;
 646   case ISD::SELECT:
 647     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 648                              KnownOne, TLO, Depth+1))
 649       return true;
 650     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 651                              KnownOne2, TLO, Depth+1))
 652       return true;
 653     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 654     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 655
 656     // If the operands are constants, see if we can simplify them.
 657     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 658       return true;
 659
 660     // Only known if known in both the LHS and RHS.
 661     KnownOne &= KnownOne2;
 662     KnownZero &= KnownZero2;
 663     break;
 664   case ISD::SELECT_CC:
 665     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 666                              KnownOne, TLO, Depth+1))
 667       return true;
 668     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 669                              KnownOne2, TLO, Depth+1))
 670       return true;
 671     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 672     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 673
 674     // If the operands are constants, see if we can simplify them.
 675     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 676       return true;
 677
 678     // Only known if known in both the LHS and RHS.
 679     KnownOne &= KnownOne2;
 680     KnownZero &= KnownZero2;
 681     break;
 682   case ISD::SHL:
 683     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 684       unsigned ShAmt = SA->getValue();
 685       SDOperand InOp = Op.getOperand(0);
 686
 687       // If the shift count is an invalid immediate, don't do anything.
 688       if (ShAmt >= BitWidth)
 689         break;
 690
 691       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 692       // single shift.  We can do this if the bottom bits (which are shifted
 693       // out) are never demanded.
 694       if (InOp.getOpcode() == ISD::SRL &&
 695           isa<ConstantSDNode>(InOp.getOperand(1))) {
 696         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 697           unsigned C1 = cast<ConstantSDNode>(InOp.getOperand(1))->getValue();
 698           unsigned Opc = ISD::SHL;
 699           int Diff = ShAmt-C1;
 700           if (Diff < 0) {
 701             Diff = -Diff;
 702             Opc = ISD::SRL;
 703           }
 704
 705           SDOperand NewSA =
 706             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 707           MVT VT = Op.getValueType();
 708           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 709                                                    InOp.getOperand(0), NewSA));
 710         }
 711       }
 712
 713       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
 714                                KnownZero, KnownOne, TLO, Depth+1))
 715         return true;
 716       KnownZero <<= SA->getValue();
 717       KnownOne  <<= SA->getValue();
 718       // low bits known zero.
 719       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getValue());
 720     }
 721     break;
 722   case ISD::SRL:
 723     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 724       MVT VT = Op.getValueType();
 725       unsigned ShAmt = SA->getValue();
 726       unsigned VTSize = VT.getSizeInBits();
 727       SDOperand InOp = Op.getOperand(0);
 728
 729       // If the shift count is an invalid immediate, don't do anything.
 730       if (ShAmt >= BitWidth)
 731         break;
 732
 733       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 734       // single shift.  We can do this if the top bits (which are shifted out)
 735       // are never demanded.
 736       if (InOp.getOpcode() == ISD::SHL &&
 737           isa<ConstantSDNode>(InOp.getOperand(1))) {
 738         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 739           unsigned C1 = cast<ConstantSDNode>(InOp.getOperand(1))->getValue();
 740           unsigned Opc = ISD::SRL;
 741           int Diff = ShAmt-C1;
 742           if (Diff < 0) {
 743             Diff = -Diff;
 744             Opc = ISD::SHL;
 745           }
 746
 747           SDOperand NewSA =
 748             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 749           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 750                                                    InOp.getOperand(0), NewSA));
 751         }
 752       }
 753
 754       // Compute the new bits that are at the top now.
 755       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 756                                KnownZero, KnownOne, TLO, Depth+1))
 757         return true;
 758       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 759       KnownZero = KnownZero.lshr(ShAmt);
 760       KnownOne  = KnownOne.lshr(ShAmt);
 761
 762       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 763       KnownZero |= HighBits;  // High bits known zero.
 764     }
 765     break;
 766   case ISD::SRA:
 767     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 768       MVT VT = Op.getValueType();
 769       unsigned ShAmt = SA->getValue();
 770
 771       // If the shift count is an invalid immediate, don't do anything.
 772       if (ShAmt >= BitWidth)
 773         break;
 774
 775       APInt InDemandedMask = (NewMask << ShAmt);
 776
 777       // If any of the demanded bits are produced by the sign extension, we also
 778       // demand the input sign bit.
 779       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 780       if (HighBits.intersects(NewMask))
 781         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
 782
 783       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 784                                KnownZero, KnownOne, TLO, Depth+1))
 785         return true;
 786       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 787       KnownZero = KnownZero.lshr(ShAmt);
 788       KnownOne  = KnownOne.lshr(ShAmt);
 789
 790       // Handle the sign bit, adjusted to where it is now in the mask.
 791       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 792
 793       // If the input sign bit is known to be zero, or if none of the top bits
 794       // are demanded, turn this into an unsigned shift right.
 795       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
 796         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, VT, Op.getOperand(0),
 797                                                  Op.getOperand(1)));
 798       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
 799         KnownOne |= HighBits;
 800       }
 801     }
 802     break;
 803   case ISD::SIGN_EXTEND_INREG: {
 804     MVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 805
 806     // Sign extension.  Compute the demanded bits in the result that are not
 807     // present in the input.
 808     APInt NewBits = APInt::getHighBitsSet(BitWidth,
 809                                           BitWidth - EVT.getSizeInBits()) &
 810                     NewMask;
 811
 812     // If none of the extended bits are demanded, eliminate the sextinreg.
 813     if (NewBits == 0)
 814       return TLO.CombineTo(Op, Op.getOperand(0));
 815
 816     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
 817     InSignBit.zext(BitWidth);
 818     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
 819                                                    EVT.getSizeInBits()) &
 820                               NewMask;
 821
 822     // Since the sign extended bits are demanded, we know that the sign
 823     // bit is demanded.
 824     InputDemandedBits |= InSignBit;
 825
 826     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 827                              KnownZero, KnownOne, TLO, Depth+1))
 828       return true;
 829     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 830
 831     // If the sign bit of the input is known set or clear, then we know the
 832     // top bits of the result.
 833
 834     // If the input sign bit is known zero, convert this into a zero extension.
 835     if (KnownZero.intersects(InSignBit))
 836       return TLO.CombineTo(Op,
 837                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0), EVT));
 838
 839     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 840       KnownOne |= NewBits;
 841       KnownZero &= ~NewBits;
 842     } else {                       // Input sign bit unknown
 843       KnownZero &= ~NewBits;
 844       KnownOne &= ~NewBits;
 845     }
 846     break;
 847   }
 848   case ISD::ZERO_EXTEND: {
 849     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
 850     APInt InMask = NewMask;
 851     InMask.trunc(OperandBitWidth);
 852
 853     // If none of the top bits are demanded, convert this into an any_extend.
 854     APInt NewBits =
 855       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 856     if (!NewBits.intersects(NewMask))
 857       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND,
 858                                                Op.getValueType(),
 859                                                Op.getOperand(0)));
 860
 861     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 862                              KnownZero, KnownOne, TLO, Depth+1))
 863       return true;
 864     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 865     KnownZero.zext(BitWidth);
 866     KnownOne.zext(BitWidth);
 867     KnownZero |= NewBits;
 868     break;
 869   }
 870   case ISD::SIGN_EXTEND: {
 871     MVT InVT = Op.getOperand(0).getValueType();
 872     unsigned InBits = InVT.getSizeInBits();
 873     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 874     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 875     APInt NewBits   = ~InMask & NewMask;
 876
 877     // If none of the top bits are demanded, convert this into an any_extend.
 878     if (NewBits == 0)
 879       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND,Op.getValueType(),
 880                                            Op.getOperand(0)));
 881
 882     // Since some of the sign extended bits are demanded, we know that the sign
 883     // bit is demanded.
 884     APInt InDemandedBits = InMask & NewMask;
 885     InDemandedBits |= InSignBit;
 886     InDemandedBits.trunc(InBits);
 887
 888     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 889                              KnownOne, TLO, Depth+1))
 890       return true;
 891     KnownZero.zext(BitWidth);
 892     KnownOne.zext(BitWidth);
 893
 894     // If the sign bit is known zero, convert this to a zero extend.
 895     if (KnownZero.intersects(InSignBit))
 896       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND,
 897                                                Op.getValueType(),
 898                                                Op.getOperand(0)));
 899
 900     // If the sign bit is known one, the top bits match.
 901     if (KnownOne.intersects(InSignBit)) {
 902       KnownOne  |= NewBits;
 903       KnownZero &= ~NewBits;
 904     } else {   // Otherwise, top bits aren't known.
 905       KnownOne  &= ~NewBits;
 906       KnownZero &= ~NewBits;
 907     }
 908     break;
 909   }
 910   case ISD::ANY_EXTEND: {
 911     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
 912     APInt InMask = NewMask;
 913     InMask.trunc(OperandBitWidth);
 914     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 915                              KnownZero, KnownOne, TLO, Depth+1))
 916       return true;
 917     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 918     KnownZero.zext(BitWidth);
 919     KnownOne.zext(BitWidth);
 920     break;
 921   }
 922   case ISD::TRUNCATE: {
 923     // Simplify the input, using demanded bit information, and compute the known
 924     // zero/one bits live out.
 925     APInt TruncMask = NewMask;
 926     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
 927     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 928                              KnownZero, KnownOne, TLO, Depth+1))
 929       return true;
 930     KnownZero.trunc(BitWidth);
 931     KnownOne.trunc(BitWidth);
 932
 933     // If the input is only used by this truncate, see if we can shrink it based
 934     // on the known demanded bits.
 935     if (Op.getOperand(0).Val->hasOneUse()) {
 936       SDOperand In = Op.getOperand(0);
 937       unsigned InBitWidth = In.getValueSizeInBits();
 938       switch (In.getOpcode()) {
 939       default: break;
 940       case ISD::SRL:
 941         // Shrink SRL by a constant if none of the high bits shifted in are
 942         // demanded.
 943         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
 944           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
 945                                                  InBitWidth - BitWidth);
 946           HighBits = HighBits.lshr(ShAmt->getValue());
 947           HighBits.trunc(BitWidth);
 948
 949           if (ShAmt->getValue() < BitWidth && !(HighBits & NewMask)) {
 950             // None of the shifted in bits are needed.  Add a truncate of the
 951             // shift input, then shift it.
 952             SDOperand NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE,
 953                                                  Op.getValueType(),
 954                                                  In.getOperand(0));
 955             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL,Op.getValueType(),
 956                                                    NewTrunc, In.getOperand(1)));
 957           }
 958         }
 959         break;
 960       }
 961     }
 962
 963     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 964     break;
 965   }
 966   case ISD::AssertZext: {
 967     MVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 968     APInt InMask = APInt::getLowBitsSet(BitWidth,
 969                                         VT.getSizeInBits());
 970     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
 971                              KnownZero, KnownOne, TLO, Depth+1))
 972       return true;
 973     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 974     KnownZero |= ~InMask & NewMask;
 975     break;
 976   }
 977   case ISD::BIT_CONVERT:
 978 #if 0
 979     // If this is an FP->Int bitcast and if the sign bit is the only thing that
 980     // is demanded, turn this into a FGETSIGN.
 981     if (NewMask == MVT::getIntegerVTSignBit(Op.getValueType()) &&
 982         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
 983         !MVT::isVector(Op.getOperand(0).getValueType())) {
 984       // Only do this xform if FGETSIGN is valid or if before legalize.
 985       if (!TLO.AfterLegalize ||
 986           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
 987         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
 988         // place.  We expect the SHL to be eliminated by other optimizations.
 989         SDOperand Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
 990                                          Op.getOperand(0));
 991         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
 992         SDOperand ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
 993         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
 994                                                  Sign, ShAmt));
 995       }
 996     }
 997 #endif
 998     break;
 999   default:
1000     // Just use ComputeMaskedBits to compute output bits.
1001     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1002     break;
1003   }
1004
1005   // If we know the value of all of the demanded bits, return this as a
1006   // constant.
1007   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1008     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1009
1010   return false;
1011 }
1012
1013 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1014 /// in Mask are known to be either zero or one and return them in the
1015 /// KnownZero/KnownOne bitsets.
1016 void TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
1017                                                     const APInt &Mask,
1018                                                     APInt &KnownZero,
1019                                                     APInt &KnownOne,
1020                                                     const SelectionDAG &DAG,
1021                                                     unsigned Depth) const {
1022   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1023           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1024           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1025           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1026          "Should use MaskedValueIsZero if you don't know whether Op"
1027          " is a target node!");
1028   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1029 }
1030
1031 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1032 /// targets that want to expose additional information about sign bits to the
1033 /// DAG Combiner.
1034 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDOperand Op,
1035                                                          unsigned Depth) const {
1036   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1037           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1038           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1039           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1040          "Should use ComputeNumSignBits if you don't know whether Op"
1041          " is a target node!");
1042   return 1;
1043 }
1044
1045
1046 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1047 /// and cc. If it is unable to simplify it, return a null SDOperand.
1048 SDOperand
1049 TargetLowering::SimplifySetCC(MVT VT, SDOperand N0, SDOperand N1,
1050                               ISD::CondCode Cond, bool foldBooleans,
1051                               DAGCombinerInfo &DCI) const {
1052   SelectionDAG &DAG = DCI.DAG;
1053
1054   // These setcc operations always fold.
1055   switch (Cond) {
1056   default: break;
1057   case ISD::SETFALSE:
1058   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1059   case ISD::SETTRUE:
1060   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1061   }
1062
1063   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
1064     const APInt &C1 = N1C->getAPIntValue();
1065     if (isa<ConstantSDNode>(N0.Val)) {
1066       return DAG.FoldSetCC(VT, N0, N1, Cond);
1067     } else {
1068       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1069       // equality comparison, then we're just comparing whether X itself is
1070       // zero.
1071       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1072           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1073           N0.getOperand(1).getOpcode() == ISD::Constant) {
1074         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1075         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1076             ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1077           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1078             // (srl (ctlz x), 5) == 0  -> X != 0
1079             // (srl (ctlz x), 5) != 1  -> X != 0
1080             Cond = ISD::SETNE;
1081           } else {
1082             // (srl (ctlz x), 5) != 0  -> X == 0
1083             // (srl (ctlz x), 5) == 1  -> X == 0
1084             Cond = ISD::SETEQ;
1085           }
1086           SDOperand Zero = DAG.getConstant(0, N0.getValueType());
1087           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
1088                               Zero, Cond);
1089         }
1090       }
1091
1092       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1093       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1094         unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1095
1096         // If the comparison constant has bits in the upper part, the
1097         // zero-extended value could never match.
1098         if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1099                                                 C1.getBitWidth() - InSize))) {
1100           switch (Cond) {
1101           case ISD::SETUGT:
1102           case ISD::SETUGE:
1103           case ISD::SETEQ: return DAG.getConstant(0, VT);
1104           case ISD::SETULT:
1105           case ISD::SETULE:
1106           case ISD::SETNE: return DAG.getConstant(1, VT);
1107           case ISD::SETGT:
1108           case ISD::SETGE:
1109             // True if the sign bit of C1 is set.
1110             return DAG.getConstant(C1.isNegative(), VT);
1111           case ISD::SETLT:
1112           case ISD::SETLE:
1113             // True if the sign bit of C1 isn't set.
1114             return DAG.getConstant(C1.isNonNegative(), VT);
1115           default:
1116             break;
1117           }
1118         }
1119
1120         // Otherwise, we can perform the comparison with the low bits.
1121         switch (Cond) {
1122         case ISD::SETEQ:
1123         case ISD::SETNE:
1124         case ISD::SETUGT:
1125         case ISD::SETUGE:
1126         case ISD::SETULT:
1127         case ISD::SETULE:
1128           return DAG.getSetCC(VT, N0.getOperand(0),
1129                           DAG.getConstant(APInt(C1).trunc(InSize),
1130                                           N0.getOperand(0).getValueType()),
1131                           Cond);
1132         default:
1133           break;   // todo, be more careful with signed comparisons
1134         }
1135       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1136                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1137         MVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1138         unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1139         MVT ExtDstTy = N0.getValueType();
1140         unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1141
1142         // If the extended part has any inconsistent bits, it cannot ever
1143         // compare equal.  In other words, they have to be all ones or all
1144         // zeros.
1145         APInt ExtBits =
1146           APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1147         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1148           return DAG.getConstant(Cond == ISD::SETNE, VT);
1149
1150         SDOperand ZextOp;
1151         MVT Op0Ty = N0.getOperand(0).getValueType();
1152         if (Op0Ty == ExtSrcTy) {
1153           ZextOp = N0.getOperand(0);
1154         } else {
1155           APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1156           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
1157                                DAG.getConstant(Imm, Op0Ty));
1158         }
1159         if (!DCI.isCalledByLegalizer())
1160           DCI.AddToWorklist(ZextOp.Val);
1161         // Otherwise, make this a use of a zext.
1162         return DAG.getSetCC(VT, ZextOp,
1163                             DAG.getConstant(C1 & APInt::getLowBitsSet(
1164                                                                ExtDstTyBits,
1165                                                                ExtSrcTyBits),
1166                                             ExtDstTy),
1167                             Cond);
1168       } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1169                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1170
1171         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1172         if (N0.getOpcode() == ISD::SETCC) {
1173           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getValue() != 1);
1174           if (TrueWhenTrue)
1175             return N0;
1176
1177           // Invert the condition.
1178           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1179           CC = ISD::getSetCCInverse(CC,
1180                                    N0.getOperand(0).getValueType().isInteger());
1181           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
1182         }
1183
1184         if ((N0.getOpcode() == ISD::XOR ||
1185              (N0.getOpcode() == ISD::AND &&
1186               N0.getOperand(0).getOpcode() == ISD::XOR &&
1187               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1188             isa<ConstantSDNode>(N0.getOperand(1)) &&
1189             cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1190           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1191           // can only do this if the top bits are known zero.
1192           unsigned BitWidth = N0.getValueSizeInBits();
1193           if (DAG.MaskedValueIsZero(N0,
1194                                     APInt::getHighBitsSet(BitWidth,
1195                                                           BitWidth-1))) {
1196             // Okay, get the un-inverted input value.
1197             SDOperand Val;
1198             if (N0.getOpcode() == ISD::XOR)
1199               Val = N0.getOperand(0);
1200             else {
1201               assert(N0.getOpcode() == ISD::AND &&
1202                      N0.getOperand(0).getOpcode() == ISD::XOR);
1203               // ((X^1)&1)^1 -> X & 1
1204               Val = DAG.getNode(ISD::AND, N0.getValueType(),
1205                                 N0.getOperand(0).getOperand(0),
1206                                 N0.getOperand(1));
1207             }
1208             return DAG.getSetCC(VT, Val, N1,
1209                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1210           }
1211         }
1212       }
1213
1214       APInt MinVal, MaxVal;
1215       unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1216       if (ISD::isSignedIntSetCC(Cond)) {
1217         MinVal = APInt::getSignedMinValue(OperandBitSize);
1218         MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1219       } else {
1220         MinVal = APInt::getMinValue(OperandBitSize);
1221         MaxVal = APInt::getMaxValue(OperandBitSize);
1222       }
1223
1224       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1225       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1226         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1227         // X >= C0 --> X > (C0-1)
1228         return DAG.getSetCC(VT, N0, DAG.getConstant(C1-1, N1.getValueType()),
1229                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1230       }
1231
1232       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1233         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1234         // X <= C0 --> X < (C0+1)
1235         return DAG.getSetCC(VT, N0, DAG.getConstant(C1+1, N1.getValueType()),
1236                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1237       }
1238
1239       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1240         return DAG.getConstant(0, VT);      // X < MIN --> false
1241       if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1242         return DAG.getConstant(1, VT);      // X >= MIN --> true
1243       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1244         return DAG.getConstant(0, VT);      // X > MAX --> false
1245       if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1246         return DAG.getConstant(1, VT);      // X <= MAX --> true
1247
1248       // Canonicalize setgt X, Min --> setne X, Min
1249       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1250         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1251       // Canonicalize setlt X, Max --> setne X, Max
1252       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1253         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1254
1255       // If we have setult X, 1, turn it into seteq X, 0
1256       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1257         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
1258                         ISD::SETEQ);
1259       // If we have setugt X, Max-1, turn it into seteq X, Max
1260       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1261         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
1262                         ISD::SETEQ);
1263
1264       // If we have "setcc X, C0", check to see if we can shrink the immediate
1265       // by changing cc.
1266
1267       // SETUGT X, SINTMAX  -> SETLT X, 0
1268       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
1269           C1 == (~0ULL >> (65-OperandBitSize)))
1270         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
1271                             ISD::SETLT);
1272
1273       // FIXME: Implement the rest of these.
1274
1275       // Fold bit comparisons when we can.
1276       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1277           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1278         if (ConstantSDNode *AndRHS =
1279                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1280           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1281             // Perform the xform if the AND RHS is a single bit.
1282             if (isPowerOf2_64(AndRHS->getValue())) {
1283               return DAG.getNode(ISD::SRL, VT, N0,
1284                              DAG.getConstant(Log2_64(AndRHS->getValue()),
1285                                              getShiftAmountTy()));
1286             }
1287           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
1288             // (X & 8) == 8  -->  (X & 8) >> 3
1289             // Perform the xform if C1 is a single bit.
1290             if (C1.isPowerOf2()) {
1291               return DAG.getNode(ISD::SRL, VT, N0,
1292                           DAG.getConstant(C1.logBase2(), getShiftAmountTy()));
1293             }
1294           }
1295         }
1296     }
1297   } else if (isa<ConstantSDNode>(N0.Val)) {
1298       // Ensure that the constant occurs on the RHS.
1299     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1300   }
1301
1302   if (isa<ConstantFPSDNode>(N0.Val)) {
1303     // Constant fold or commute setcc.
1304     SDOperand O = DAG.FoldSetCC(VT, N0, N1, Cond);
1305     if (O.Val) return O;
1306   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.Val)) {
1307     // If the RHS of an FP comparison is a constant, simplify it away in
1308     // some cases.
1309     if (CFP->getValueAPF().isNaN()) {
1310       // If an operand is known to be a nan, we can fold it.
1311       switch (ISD::getUnorderedFlavor(Cond)) {
1312       default: assert(0 && "Unknown flavor!");
1313       case 0:  // Known false.
1314         return DAG.getConstant(0, VT);
1315       case 1:  // Known true.
1316         return DAG.getConstant(1, VT);
1317       case 2:  // Undefined.
1318         return DAG.getNode(ISD::UNDEF, VT);
1319       }
1320     }
1321
1322     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1323     // constant if knowing that the operand is non-nan is enough.  We prefer to
1324     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1325     // materialize 0.0.
1326     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1327       return DAG.getSetCC(VT, N0, N0, Cond);
1328   }
1329
1330   if (N0 == N1) {
1331     // We can always fold X == X for integer setcc's.
1332     if (N0.getValueType().isInteger())
1333       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1334     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1335     if (UOF == 2)   // FP operators that are undefined on NaNs.
1336       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1337     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1338       return DAG.getConstant(UOF, VT);
1339     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1340     // if it is not already.
1341     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1342     if (NewCond != Cond)
1343       return DAG.getSetCC(VT, N0, N1, NewCond);
1344   }
1345
1346   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1347       N0.getValueType().isInteger()) {
1348     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1349         N0.getOpcode() == ISD::XOR) {
1350       // Simplify (X+Y) == (X+Z) -->  Y == Z
1351       if (N0.getOpcode() == N1.getOpcode()) {
1352         if (N0.getOperand(0) == N1.getOperand(0))
1353           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
1354         if (N0.getOperand(1) == N1.getOperand(1))
1355           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
1356         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1357           // If X op Y == Y op X, try other combinations.
1358           if (N0.getOperand(0) == N1.getOperand(1))
1359             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
1360           if (N0.getOperand(1) == N1.getOperand(0))
1361             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
1362         }
1363       }
1364
1365       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1366         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1367           // Turn (X+C1) == C2 --> X == C2-C1
1368           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
1369             return DAG.getSetCC(VT, N0.getOperand(0),
1370                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
1371                                 N0.getValueType()), Cond);
1372           }
1373
1374           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1375           if (N0.getOpcode() == ISD::XOR)
1376             // If we know that all of the inverted bits are zero, don't bother
1377             // performing the inversion.
1378             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1379               return
1380                 DAG.getSetCC(VT, N0.getOperand(0),
1381                              DAG.getConstant(LHSR->getAPIntValue() ^
1382                                                RHSC->getAPIntValue(),
1383                                              N0.getValueType()),
1384                              Cond);
1385         }
1386
1387         // Turn (C1-X) == C2 --> X == C1-C2
1388         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1389           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
1390             return
1391               DAG.getSetCC(VT, N0.getOperand(1),
1392                            DAG.getConstant(SUBC->getAPIntValue() -
1393                                              RHSC->getAPIntValue(),
1394                                            N0.getValueType()),
1395                            Cond);
1396           }
1397         }
1398       }
1399
1400       // Simplify (X+Z) == X -->  Z == 0
1401       if (N0.getOperand(0) == N1)
1402         return DAG.getSetCC(VT, N0.getOperand(1),
1403                         DAG.getConstant(0, N0.getValueType()), Cond);
1404       if (N0.getOperand(1) == N1) {
1405         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1406           return DAG.getSetCC(VT, N0.getOperand(0),
1407                           DAG.getConstant(0, N0.getValueType()), Cond);
1408         else if (N0.Val->hasOneUse()) {
1409           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1410           // (Z-X) == X  --> Z == X<<1
1411           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
1412                                      N1,
1413                                      DAG.getConstant(1, getShiftAmountTy()));
1414           if (!DCI.isCalledByLegalizer())
1415             DCI.AddToWorklist(SH.Val);
1416           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
1417         }
1418       }
1419     }
1420
1421     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1422         N1.getOpcode() == ISD::XOR) {
1423       // Simplify  X == (X+Z) -->  Z == 0
1424       if (N1.getOperand(0) == N0) {
1425         return DAG.getSetCC(VT, N1.getOperand(1),
1426                         DAG.getConstant(0, N1.getValueType()), Cond);
1427       } else if (N1.getOperand(1) == N0) {
1428         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
1429           return DAG.getSetCC(VT, N1.getOperand(0),
1430                           DAG.getConstant(0, N1.getValueType()), Cond);
1431         } else if (N1.Val->hasOneUse()) {
1432           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1433           // X == (Z-X)  --> X<<1 == Z
1434           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
1435                                      DAG.getConstant(1, getShiftAmountTy()));
1436           if (!DCI.isCalledByLegalizer())
1437             DCI.AddToWorklist(SH.Val);
1438           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
1439         }
1440       }
1441     }
1442   }
1443
1444   // Fold away ALL boolean setcc's.
1445   SDOperand Temp;
1446   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1447     switch (Cond) {
1448     default: assert(0 && "Unknown integer setcc!");
1449     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
1450       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1451       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
1452       if (!DCI.isCalledByLegalizer())
1453         DCI.AddToWorklist(Temp.Val);
1454       break;
1455     case ISD::SETNE:  // X != Y   -->  (X^Y)
1456       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1457       break;
1458     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1459     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1460       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1461       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
1462       if (!DCI.isCalledByLegalizer())
1463         DCI.AddToWorklist(Temp.Val);
1464       break;
1465     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
1466     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
1467       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1468       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
1469       if (!DCI.isCalledByLegalizer())
1470         DCI.AddToWorklist(Temp.Val);
1471       break;
1472     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
1473     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
1474       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1475       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
1476       if (!DCI.isCalledByLegalizer())
1477         DCI.AddToWorklist(Temp.Val);
1478       break;
1479     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
1480     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
1481       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1482       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
1483       break;
1484     }
1485     if (VT != MVT::i1) {
1486       if (!DCI.isCalledByLegalizer())
1487         DCI.AddToWorklist(N0.Val);
1488       // FIXME: If running after legalize, we probably can't do this.
1489       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1490     }
1491     return N0;
1492   }
1493
1494   // Could not fold it.
1495   return SDOperand();
1496 }
1497
1498 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1499 /// node is a GlobalAddress + offset.
1500 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
1501                                     int64_t &Offset) const {
1502   if (isa<GlobalAddressSDNode>(N)) {
1503     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1504     GA = GASD->getGlobal();
1505     Offset += GASD->getOffset();
1506     return true;
1507   }
1508
1509   if (N->getOpcode() == ISD::ADD) {
1510     SDOperand N1 = N->getOperand(0);
1511     SDOperand N2 = N->getOperand(1);
1512     if (isGAPlusOffset(N1.Val, GA, Offset)) {
1513       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1514       if (V) {
1515         Offset += V->getSignExtended();
1516         return true;
1517       }
1518     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
1519       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1520       if (V) {
1521         Offset += V->getSignExtended();
1522         return true;
1523       }
1524     }
1525   }
1526   return false;
1527 }
1528
1529
1530 /// isConsecutiveLoad - Return true if LD (which must be a LoadSDNode) is
1531 /// loading 'Bytes' bytes from a location that is 'Dist' units away from the
1532 /// location that the 'Base' load is loading from.
1533 bool TargetLowering::isConsecutiveLoad(SDNode *LD, SDNode *Base,
1534                                        unsigned Bytes, int Dist,
1535                                        const MachineFrameInfo *MFI) const {
1536   if (LD->getOperand(0).Val != Base->getOperand(0).Val)
1537     return false;
1538   MVT VT = LD->getValueType(0);
1539   if (VT.getSizeInBits() / 8 != Bytes)
1540     return false;
1541
1542   SDOperand Loc = LD->getOperand(1);
1543   SDOperand BaseLoc = Base->getOperand(1);
1544   if (Loc.getOpcode() == ISD::FrameIndex) {
1545     if (BaseLoc.getOpcode() != ISD::FrameIndex)
1546       return false;
1547     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
1548     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
1549     int FS  = MFI->getObjectSize(FI);
1550     int BFS = MFI->getObjectSize(BFI);
1551     if (FS != BFS || FS != (int)Bytes) return false;
1552     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
1553   }
1554
1555   GlobalValue *GV1 = NULL;
1556   GlobalValue *GV2 = NULL;
1557   int64_t Offset1 = 0;
1558   int64_t Offset2 = 0;
1559   bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
1560   bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
1561   if (isGA1 && isGA2 && GV1 == GV2)
1562     return Offset1 == (Offset2 + Dist*Bytes);
1563   return false;
1564 }
1565
1566
1567 SDOperand TargetLowering::
1568 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1569   // Default implementation: no optimization.
1570   return SDOperand();
1571 }
1572
1573 //===----------------------------------------------------------------------===//
1574 //  Inline Assembler Implementation Methods
1575 //===----------------------------------------------------------------------===//
1576
1577
1578 TargetLowering::ConstraintType
1579 TargetLowering::getConstraintType(const std::string &Constraint) const {
1580   // FIXME: lots more standard ones to handle.
1581   if (Constraint.size() == 1) {
1582     switch (Constraint[0]) {
1583     default: break;
1584     case 'r': return C_RegisterClass;
1585     case 'm':    // memory
1586     case 'o':    // offsetable
1587     case 'V':    // not offsetable
1588       return C_Memory;
1589     case 'i':    // Simple Integer or Relocatable Constant
1590     case 'n':    // Simple Integer
1591     case 's':    // Relocatable Constant
1592     case 'X':    // Allow ANY value.
1593     case 'I':    // Target registers.
1594     case 'J':
1595     case 'K':
1596     case 'L':
1597     case 'M':
1598     case 'N':
1599     case 'O':
1600     case 'P':
1601       return C_Other;
1602     }
1603   }
1604
1605   if (Constraint.size() > 1 && Constraint[0] == '{' &&
1606       Constraint[Constraint.size()-1] == '}')
1607     return C_Register;
1608   return C_Unknown;
1609 }
1610
1611 /// LowerXConstraint - try to replace an X constraint, which matches anything,
1612 /// with another that has more specific requirements based on the type of the
1613 /// corresponding operand.
1614 const char *TargetLowering::LowerXConstraint(MVT ConstraintVT) const{
1615   if (ConstraintVT.isInteger())
1616     return "r";
1617   if (ConstraintVT.isFloatingPoint())
1618     return "f";      // works for many targets
1619   return 0;
1620 }
1621
1622 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
1623 /// vector.  If it is invalid, don't add anything to Ops.
1624 void TargetLowering::LowerAsmOperandForConstraint(SDOperand Op,
1625                                                   char ConstraintLetter,
1626                                                   std::vector<SDOperand> &Ops,
1627                                                   SelectionDAG &DAG) const {
1628   switch (ConstraintLetter) {
1629   default: break;
1630   case 'X':     // Allows any operand; labels (basic block) use this.
1631     if (Op.getOpcode() == ISD::BasicBlock) {
1632       Ops.push_back(Op);
1633       return;
1634     }
1635     // fall through
1636   case 'i':    // Simple Integer or Relocatable Constant
1637   case 'n':    // Simple Integer
1638   case 's': {  // Relocatable Constant
1639     // These operands are interested in values of the form (GV+C), where C may
1640     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
1641     // is possible and fine if either GV or C are missing.
1642     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1643     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
1644
1645     // If we have "(add GV, C)", pull out GV/C
1646     if (Op.getOpcode() == ISD::ADD) {
1647       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1648       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
1649       if (C == 0 || GA == 0) {
1650         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
1651         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
1652       }
1653       if (C == 0 || GA == 0)
1654         C = 0, GA = 0;
1655     }
1656
1657     // If we find a valid operand, map to the TargetXXX version so that the
1658     // value itself doesn't get selected.
1659     if (GA) {   // Either &GV   or   &GV+C
1660       if (ConstraintLetter != 'n') {
1661         int64_t Offs = GA->getOffset();
1662         if (C) Offs += C->getValue();
1663         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
1664                                                  Op.getValueType(), Offs));
1665         return;
1666       }
1667     }
1668     if (C) {   // just C, no GV.
1669       // Simple constants are not allowed for 's'.
1670       if (ConstraintLetter != 's') {
1671         Ops.push_back(DAG.getTargetConstant(C->getValue(), Op.getValueType()));
1672         return;
1673       }
1674     }
1675     break;
1676   }
1677   }
1678 }
1679
1680 std::vector<unsigned> TargetLowering::
1681 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1682                                   MVT VT) const {
1683   return std::vector<unsigned>();
1684 }
1685
1686
1687 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
1688 getRegForInlineAsmConstraint(const std::string &Constraint,
1689                              MVT VT) const {
1690   if (Constraint[0] != '{')
1691     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1692   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
1693
1694   // Remove the braces from around the name.
1695   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
1696
1697   // Figure out which register class contains this reg.
1698   const TargetRegisterInfo *RI = TM.getRegisterInfo();
1699   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
1700        E = RI->regclass_end(); RCI != E; ++RCI) {
1701     const TargetRegisterClass *RC = *RCI;
1702
1703     // If none of the the value types for this register class are valid, we
1704     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
1705     bool isLegal = false;
1706     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1707          I != E; ++I) {
1708       if (isTypeLegal(*I)) {
1709         isLegal = true;
1710         break;
1711       }
1712     }
1713
1714     if (!isLegal) continue;
1715
1716     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
1717          I != E; ++I) {
1718       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
1719         return std::make_pair(*I, RC);
1720     }
1721   }
1722
1723   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1724 }
1725
1726 //===----------------------------------------------------------------------===//
1727 // Constraint Selection.
1728
1729 /// getConstraintGenerality - Return an integer indicating how general CT
1730 /// is.
1731 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
1732   switch (CT) {
1733   default: assert(0 && "Unknown constraint type!");
1734   case TargetLowering::C_Other:
1735   case TargetLowering::C_Unknown:
1736     return 0;
1737   case TargetLowering::C_Register:
1738     return 1;
1739   case TargetLowering::C_RegisterClass:
1740     return 2;
1741   case TargetLowering::C_Memory:
1742     return 3;
1743   }
1744 }
1745
1746 /// ChooseConstraint - If there are multiple different constraints that we
1747 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
1748 /// This is somewhat tricky: constraints fall into four classes:
1749 ///    Other         -> immediates and magic values
1750 ///    Register      -> one specific register
1751 ///    RegisterClass -> a group of regs
1752 ///    Memory        -> memory
1753 /// Ideally, we would pick the most specific constraint possible: if we have
1754 /// something that fits into a register, we would pick it.  The problem here
1755 /// is that if we have something that could either be in a register or in
1756 /// memory that use of the register could cause selection of *other*
1757 /// operands to fail: they might only succeed if we pick memory.  Because of
1758 /// this the heuristic we use is:
1759 ///
1760 ///  1) If there is an 'other' constraint, and if the operand is valid for
1761 ///     that constraint, use it.  This makes us take advantage of 'i'
1762 ///     constraints when available.
1763 ///  2) Otherwise, pick the most general constraint present.  This prefers
1764 ///     'm' over 'r', for example.
1765 ///
1766 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
1767                              const TargetLowering &TLI,
1768                              SDOperand Op, SelectionDAG *DAG) {
1769   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
1770   unsigned BestIdx = 0;
1771   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
1772   int BestGenerality = -1;
1773
1774   // Loop over the options, keeping track of the most general one.
1775   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
1776     TargetLowering::ConstraintType CType =
1777       TLI.getConstraintType(OpInfo.Codes[i]);
1778
1779     // If this is an 'other' constraint, see if the operand is valid for it.
1780     // For example, on X86 we might have an 'rI' constraint.  If the operand
1781     // is an integer in the range [0..31] we want to use I (saving a load
1782     // of a register), otherwise we must use 'r'.
1783     if (CType == TargetLowering::C_Other && Op.Val) {
1784       assert(OpInfo.Codes[i].size() == 1 &&
1785              "Unhandled multi-letter 'other' constraint");
1786       std::vector<SDOperand> ResultOps;
1787       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0],
1788                                        ResultOps, *DAG);
1789       if (!ResultOps.empty()) {
1790         BestType = CType;
1791         BestIdx = i;
1792         break;
1793       }
1794     }
1795
1796     // This constraint letter is more general than the previous one, use it.
1797     int Generality = getConstraintGenerality(CType);
1798     if (Generality > BestGenerality) {
1799       BestType = CType;
1800       BestIdx = i;
1801       BestGenerality = Generality;
1802     }
1803   }
1804
1805   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
1806   OpInfo.ConstraintType = BestType;
1807 }
1808
1809 /// ComputeConstraintToUse - Determines the constraint code and constraint
1810 /// type to use for the specific AsmOperandInfo, setting
1811 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
1812 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
1813                                             SDOperand Op,
1814                                             SelectionDAG *DAG) const {
1815   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
1816
1817   // Single-letter constraints ('r') are very common.
1818   if (OpInfo.Codes.size() == 1) {
1819     OpInfo.ConstraintCode = OpInfo.Codes[0];
1820     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
1821   } else {
1822     ChooseConstraint(OpInfo, *this, Op, DAG);
1823   }
1824
1825   // 'X' matches anything.
1826   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
1827     // Labels and constants are handled elsewhere ('X' is the only thing
1828     // that matches labels).
1829     if (isa<BasicBlock>(OpInfo.CallOperandVal) ||
1830         isa<ConstantInt>(OpInfo.CallOperandVal))
1831       return;
1832
1833     // Otherwise, try to resolve it to something we know about by looking at
1834     // the actual operand type.
1835     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
1836       OpInfo.ConstraintCode = Repl;
1837       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
1838     }
1839   }
1840 }
1841
1842 //===----------------------------------------------------------------------===//
1843 //  Loop Strength Reduction hooks
1844 //===----------------------------------------------------------------------===//
1845
1846 /// isLegalAddressingMode - Return true if the addressing mode represented
1847 /// by AM is legal for this target, for a load/store of the specified type.
1848 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
1849                                            const Type *Ty) const {
1850   // The default implementation of this implements a conservative RISCy, r+r and
1851   // r+i addr mode.
1852
1853   // Allows a sign-extended 16-bit immediate field.
1854   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
1855     return false;
1856
1857   // No global is ever allowed as a base.
1858   if (AM.BaseGV)
1859     return false;
1860
1861   // Only support r+r,
1862   switch (AM.Scale) {
1863   case 0:  // "r+i" or just "i", depending on HasBaseReg.
1864     break;
1865   case 1:
1866     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
1867       return false;
1868     // Otherwise we have r+r or r+i.
1869     break;
1870   case 2:
1871     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
1872       return false;
1873     // Allow 2*r as r+r.
1874     break;
1875   }
1876
1877   return true;
1878 }
1879
1880 // Magic for divide replacement
1881
1882 struct ms {
1883   int64_t m;  // magic number
1884   int64_t s;  // shift amount
1885 };
1886
1887 struct mu {
1888   uint64_t m; // magic number
1889   int64_t a;  // add indicator
1890   int64_t s;  // shift amount
1891 };
1892
1893 /// magic - calculate the magic numbers required to codegen an integer sdiv as
1894 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
1895 /// or -1.
1896 static ms magic32(int32_t d) {
1897   int32_t p;
1898   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
1899   const uint32_t two31 = 0x80000000U;
1900   struct ms mag;
1901
1902   ad = abs(d);
1903   t = two31 + ((uint32_t)d >> 31);
1904   anc = t - 1 - t%ad;   // absolute value of nc
1905   p = 31;               // initialize p
1906   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
1907   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
1908   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
1909   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
1910   do {
1911     p = p + 1;
1912     q1 = 2*q1;        // update q1 = 2p/abs(nc)
1913     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
1914     if (r1 >= anc) {  // must be unsigned comparison
1915       q1 = q1 + 1;
1916       r1 = r1 - anc;
1917     }
1918     q2 = 2*q2;        // update q2 = 2p/abs(d)
1919     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
1920     if (r2 >= ad) {   // must be unsigned comparison
1921       q2 = q2 + 1;
1922       r2 = r2 - ad;
1923     }
1924     delta = ad - r2;
1925   } while (q1 < delta || (q1 == delta && r1 == 0));
1926
1927   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
1928   if (d < 0) mag.m = -mag.m; // resulting magic number
1929   mag.s = p - 32;            // resulting shift
1930   return mag;
1931 }
1932
1933 /// magicu - calculate the magic numbers required to codegen an integer udiv as
1934 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
1935 static mu magicu32(uint32_t d) {
1936   int32_t p;
1937   uint32_t nc, delta, q1, r1, q2, r2;
1938   struct mu magu;
1939   magu.a = 0;               // initialize "add" indicator
1940   nc = - 1 - (-d)%d;
1941   p = 31;                   // initialize p
1942   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
1943   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
1944   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
1945   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
1946   do {
1947     p = p + 1;
1948     if (r1 >= nc - r1 ) {
1949       q1 = 2*q1 + 1;  // update q1
1950       r1 = 2*r1 - nc; // update r1
1951     }
1952     else {
1953       q1 = 2*q1; // update q1
1954       r1 = 2*r1; // update r1
1955     }
1956     if (r2 + 1 >= d - r2) {
1957       if (q2 >= 0x7FFFFFFF) magu.a = 1;
1958       q2 = 2*q2 + 1;     // update q2
1959       r2 = 2*r2 + 1 - d; // update r2
1960     }
1961     else {
1962       if (q2 >= 0x80000000) magu.a = 1;
1963       q2 = 2*q2;     // update q2
1964       r2 = 2*r2 + 1; // update r2
1965     }
1966     delta = d - 1 - r2;
1967   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
1968   magu.m = q2 + 1; // resulting magic number
1969   magu.s = p - 32;  // resulting shift
1970   return magu;
1971 }
1972
1973 /// magic - calculate the magic numbers required to codegen an integer sdiv as
1974 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
1975 /// or -1.
1976 static ms magic64(int64_t d) {
1977   int64_t p;
1978   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
1979   const uint64_t two63 = 9223372036854775808ULL; // 2^63
1980   struct ms mag;
1981
1982   ad = d >= 0 ? d : -d;
1983   t = two63 + ((uint64_t)d >> 63);
1984   anc = t - 1 - t%ad;   // absolute value of nc
1985   p = 63;               // initialize p
1986   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
1987   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
1988   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
1989   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
1990   do {
1991     p = p + 1;
1992     q1 = 2*q1;        // update q1 = 2p/abs(nc)
1993     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
1994     if (r1 >= anc) {  // must be unsigned comparison
1995       q1 = q1 + 1;
1996       r1 = r1 - anc;
1997     }
1998     q2 = 2*q2;        // update q2 = 2p/abs(d)
1999     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
2000     if (r2 >= ad) {   // must be unsigned comparison
2001       q2 = q2 + 1;
2002       r2 = r2 - ad;
2003     }
2004     delta = ad - r2;
2005   } while (q1 < delta || (q1 == delta && r1 == 0));
2006
2007   mag.m = q2 + 1;
2008   if (d < 0) mag.m = -mag.m; // resulting magic number
2009   mag.s = p - 64;            // resulting shift
2010   return mag;
2011 }
2012
2013 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2014 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2015 static mu magicu64(uint64_t d)
2016 {
2017   int64_t p;
2018   uint64_t nc, delta, q1, r1, q2, r2;
2019   struct mu magu;
2020   magu.a = 0;               // initialize "add" indicator
2021   nc = - 1 - (-d)%d;
2022   p = 63;                   // initialize p
2023   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
2024   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
2025   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
2026   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
2027   do {
2028     p = p + 1;
2029     if (r1 >= nc - r1 ) {
2030       q1 = 2*q1 + 1;  // update q1
2031       r1 = 2*r1 - nc; // update r1
2032     }
2033     else {
2034       q1 = 2*q1; // update q1
2035       r1 = 2*r1; // update r1
2036     }
2037     if (r2 + 1 >= d - r2) {
2038       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
2039       q2 = 2*q2 + 1;     // update q2
2040       r2 = 2*r2 + 1 - d; // update r2
2041     }
2042     else {
2043       if (q2 >= 0x8000000000000000ull) magu.a = 1;
2044       q2 = 2*q2;     // update q2
2045       r2 = 2*r2 + 1; // update r2
2046     }
2047     delta = d - 1 - r2;
2048   } while (p < 128 && (q1 < delta || (q1 == delta && r1 == 0)));
2049   magu.m = q2 + 1; // resulting magic number
2050   magu.s = p - 64;  // resulting shift
2051   return magu;
2052 }
2053
2054 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2055 /// return a DAG expression to select that will generate the same value by
2056 /// multiplying by a magic number.  See:
2057 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2058 SDOperand TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2059                                     std::vector<SDNode*>* Created) const {
2060   MVT VT = N->getValueType(0);
2061
2062   // Check to see if we can do this.
2063   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2064     return SDOperand();       // BuildSDIV only operates on i32 or i64
2065
2066   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSignExtended();
2067   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
2068
2069   // Multiply the numerator (operand 0) by the magic value
2070   SDOperand Q;
2071   if (isOperationLegal(ISD::MULHS, VT))
2072     Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
2073                     DAG.getConstant(magics.m, VT));
2074   else if (isOperationLegal(ISD::SMUL_LOHI, VT))
2075     Q = SDOperand(DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(VT, VT),
2076                               N->getOperand(0),
2077                               DAG.getConstant(magics.m, VT)).Val, 1);
2078   else
2079     return SDOperand();       // No mulhs or equvialent
2080   // If d > 0 and m < 0, add the numerator
2081   if (d > 0 && magics.m < 0) {
2082     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
2083     if (Created)
2084       Created->push_back(Q.Val);
2085   }
2086   // If d < 0 and m > 0, subtract the numerator.
2087   if (d < 0 && magics.m > 0) {
2088     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
2089     if (Created)
2090       Created->push_back(Q.Val);
2091   }
2092   // Shift right algebraic if shift value is nonzero
2093   if (magics.s > 0) {
2094     Q = DAG.getNode(ISD::SRA, VT, Q,
2095                     DAG.getConstant(magics.s, getShiftAmountTy()));
2096     if (Created)
2097       Created->push_back(Q.Val);
2098   }
2099   // Extract the sign bit and add it to the quotient
2100   SDOperand T =
2101     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2102                                                  getShiftAmountTy()));
2103   if (Created)
2104     Created->push_back(T.Val);
2105   return DAG.getNode(ISD::ADD, VT, Q, T);
2106 }
2107
2108 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2109 /// return a DAG expression to select that will generate the same value by
2110 /// multiplying by a magic number.  See:
2111 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2112 SDOperand TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2113                                     std::vector<SDNode*>* Created) const {
2114   MVT VT = N->getValueType(0);
2115
2116   // Check to see if we can do this.
2117   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2118     return SDOperand();       // BuildUDIV only operates on i32 or i64
2119
2120   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getValue();
2121   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
2122
2123   // Multiply the numerator (operand 0) by the magic value
2124   SDOperand Q;
2125   if (isOperationLegal(ISD::MULHU, VT))
2126     Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
2127                     DAG.getConstant(magics.m, VT));
2128   else if (isOperationLegal(ISD::UMUL_LOHI, VT))
2129     Q = SDOperand(DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(VT, VT),
2130                               N->getOperand(0),
2131                               DAG.getConstant(magics.m, VT)).Val, 1);
2132   else
2133     return SDOperand();       // No mulhu or equvialent
2134   if (Created)
2135     Created->push_back(Q.Val);
2136
2137   if (magics.a == 0) {
2138     return DAG.getNode(ISD::SRL, VT, Q,
2139                        DAG.getConstant(magics.s, getShiftAmountTy()));
2140   } else {
2141     SDOperand NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
2142     if (Created)
2143       Created->push_back(NPQ.Val);
2144     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
2145                       DAG.getConstant(1, getShiftAmountTy()));
2146     if (Created)
2147       Created->push_back(NPQ.Val);
2148     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
2149     if (Created)
2150       Created->push_back(NPQ.Val);
2151     return DAG.getNode(ISD::SRL, VT, NPQ,
2152                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2153   }
2154 }