lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetAsmInfo.h"
  15 #include "llvm/Target/TargetLowering.h"
  16 #include "llvm/Target/TargetSubtarget.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/GlobalVariable.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/Support/MathExtras.h"
  27 using namespace llvm;
  28
  29 /// InitLibcallNames - Set default libcall names.
  30 ///
  31 static void InitLibcallNames(const char **Names) {
  32   Names[RTLIB::SHL_I32] = "__ashlsi3";
  33   Names[RTLIB::SHL_I64] = "__ashldi3";
  34   Names[RTLIB::SHL_I128] = "__ashlti3";
  35   Names[RTLIB::SRL_I32] = "__lshrsi3";
  36   Names[RTLIB::SRL_I64] = "__lshrdi3";
  37   Names[RTLIB::SRL_I128] = "__lshrti3";
  38   Names[RTLIB::SRA_I32] = "__ashrsi3";
  39   Names[RTLIB::SRA_I64] = "__ashrdi3";
  40   Names[RTLIB::SRA_I128] = "__ashrti3";
  41   Names[RTLIB::MUL_I32] = "__mulsi3";
  42   Names[RTLIB::MUL_I64] = "__muldi3";
  43   Names[RTLIB::MUL_I128] = "__multi3";
  44   Names[RTLIB::SDIV_I32] = "__divsi3";
  45   Names[RTLIB::SDIV_I64] = "__divdi3";
  46   Names[RTLIB::SDIV_I128] = "__divti3";
  47   Names[RTLIB::UDIV_I32] = "__udivsi3";
  48   Names[RTLIB::UDIV_I64] = "__udivdi3";
  49   Names[RTLIB::UDIV_I128] = "__udivti3";
  50   Names[RTLIB::SREM_I32] = "__modsi3";
  51   Names[RTLIB::SREM_I64] = "__moddi3";
  52   Names[RTLIB::SREM_I128] = "__modti3";
  53   Names[RTLIB::UREM_I32] = "__umodsi3";
  54   Names[RTLIB::UREM_I64] = "__umoddi3";
  55   Names[RTLIB::UREM_I128] = "__umodti3";
  56   Names[RTLIB::NEG_I32] = "__negsi2";
  57   Names[RTLIB::NEG_I64] = "__negdi2";
  58   Names[RTLIB::ADD_F32] = "__addsf3";
  59   Names[RTLIB::ADD_F64] = "__adddf3";
  60   Names[RTLIB::ADD_F80] = "__addxf3";
  61   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  62   Names[RTLIB::SUB_F32] = "__subsf3";
  63   Names[RTLIB::SUB_F64] = "__subdf3";
  64   Names[RTLIB::SUB_F80] = "__subxf3";
  65   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  66   Names[RTLIB::MUL_F32] = "__mulsf3";
  67   Names[RTLIB::MUL_F64] = "__muldf3";
  68   Names[RTLIB::MUL_F80] = "__mulxf3";
  69   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
  70   Names[RTLIB::DIV_F32] = "__divsf3";
  71   Names[RTLIB::DIV_F64] = "__divdf3";
  72   Names[RTLIB::DIV_F80] = "__divxf3";
  73   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
  74   Names[RTLIB::REM_F32] = "fmodf";
  75   Names[RTLIB::REM_F64] = "fmod";
  76   Names[RTLIB::REM_F80] = "fmodl";
  77   Names[RTLIB::REM_PPCF128] = "fmodl";
  78   Names[RTLIB::POWI_F32] = "__powisf2";
  79   Names[RTLIB::POWI_F64] = "__powidf2";
  80   Names[RTLIB::POWI_F80] = "__powixf2";
  81   Names[RTLIB::POWI_PPCF128] = "__powitf2";
  82   Names[RTLIB::SQRT_F32] = "sqrtf";
  83   Names[RTLIB::SQRT_F64] = "sqrt";
  84   Names[RTLIB::SQRT_F80] = "sqrtl";
  85   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
  86   Names[RTLIB::LOG_F32] = "logf";
  87   Names[RTLIB::LOG_F64] = "log";
  88   Names[RTLIB::LOG_F80] = "logl";
  89   Names[RTLIB::LOG_PPCF128] = "logl";
  90   Names[RTLIB::LOG2_F32] = "log2f";
  91   Names[RTLIB::LOG2_F64] = "log2";
  92   Names[RTLIB::LOG2_F80] = "log2l";
  93   Names[RTLIB::LOG2_PPCF128] = "log2l";
  94   Names[RTLIB::LOG10_F32] = "log10f";
  95   Names[RTLIB::LOG10_F64] = "log10";
  96   Names[RTLIB::LOG10_F80] = "log10l";
  97   Names[RTLIB::LOG10_PPCF128] = "log10l";
  98   Names[RTLIB::EXP_F32] = "expf";
  99   Names[RTLIB::EXP_F64] = "exp";
 100   Names[RTLIB::EXP_F80] = "expl";
 101   Names[RTLIB::EXP_PPCF128] = "expl";
 102   Names[RTLIB::EXP2_F32] = "exp2f";
 103   Names[RTLIB::EXP2_F64] = "exp2";
 104   Names[RTLIB::EXP2_F80] = "exp2l";
 105   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 106   Names[RTLIB::SIN_F32] = "sinf";
 107   Names[RTLIB::SIN_F64] = "sin";
 108   Names[RTLIB::SIN_F80] = "sinl";
 109   Names[RTLIB::SIN_PPCF128] = "sinl";
 110   Names[RTLIB::COS_F32] = "cosf";
 111   Names[RTLIB::COS_F64] = "cos";
 112   Names[RTLIB::COS_F80] = "cosl";
 113   Names[RTLIB::COS_PPCF128] = "cosl";
 114   Names[RTLIB::POW_F32] = "powf";
 115   Names[RTLIB::POW_F64] = "pow";
 116   Names[RTLIB::POW_F80] = "powl";
 117   Names[RTLIB::POW_PPCF128] = "powl";
 118   Names[RTLIB::CEIL_F32] = "ceilf";
 119   Names[RTLIB::CEIL_F64] = "ceil";
 120   Names[RTLIB::CEIL_F80] = "ceill";
 121   Names[RTLIB::CEIL_PPCF128] = "ceill";
 122   Names[RTLIB::TRUNC_F32] = "truncf";
 123   Names[RTLIB::TRUNC_F64] = "trunc";
 124   Names[RTLIB::TRUNC_F80] = "truncl";
 125   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 126   Names[RTLIB::RINT_F32] = "rintf";
 127   Names[RTLIB::RINT_F64] = "rint";
 128   Names[RTLIB::RINT_F80] = "rintl";
 129   Names[RTLIB::RINT_PPCF128] = "rintl";
 130   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 131   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 132   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 133   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 134   Names[RTLIB::FLOOR_F32] = "floorf";
 135   Names[RTLIB::FLOOR_F64] = "floor";
 136   Names[RTLIB::FLOOR_F80] = "floorl";
 137   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 138   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 139   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 140   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 141   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 142   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 143   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 144   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 145   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 146   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 147   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 148   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 149   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 150   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 151   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 152   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 153   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 154   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 155   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 156   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 157   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 158   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 159   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 160   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 161   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 162   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 163   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 164   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 165   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 166   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 167   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 168   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 169   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 170   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 171   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 172   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 173   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 174   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 175   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 176   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 177   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 178   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 179   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 180   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 181   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 182   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 183   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 184   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 185   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 186   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 187   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 188   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 189   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 190   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 191   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 192   Names[RTLIB::OEQ_F32] = "__eqsf2";
 193   Names[RTLIB::OEQ_F64] = "__eqdf2";
 194   Names[RTLIB::UNE_F32] = "__nesf2";
 195   Names[RTLIB::UNE_F64] = "__nedf2";
 196   Names[RTLIB::OGE_F32] = "__gesf2";
 197   Names[RTLIB::OGE_F64] = "__gedf2";
 198   Names[RTLIB::OLT_F32] = "__ltsf2";
 199   Names[RTLIB::OLT_F64] = "__ltdf2";
 200   Names[RTLIB::OLE_F32] = "__lesf2";
 201   Names[RTLIB::OLE_F64] = "__ledf2";
 202   Names[RTLIB::OGT_F32] = "__gtsf2";
 203   Names[RTLIB::OGT_F64] = "__gtdf2";
 204   Names[RTLIB::UO_F32] = "__unordsf2";
 205   Names[RTLIB::UO_F64] = "__unorddf2";
 206   Names[RTLIB::O_F32] = "__unordsf2";
 207   Names[RTLIB::O_F64] = "__unorddf2";
 208 }
 209
 210 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 211 /// UNKNOWN_LIBCALL if there is none.
 212 RTLIB::Libcall RTLIB::getFPEXT(MVT OpVT, MVT RetVT) {
 213   if (OpVT == MVT::f32) {
 214     if (RetVT == MVT::f64)
 215       return FPEXT_F32_F64;
 216   }
 217   return UNKNOWN_LIBCALL;
 218 }
 219
 220 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 221 /// UNKNOWN_LIBCALL if there is none.
 222 RTLIB::Libcall RTLIB::getFPROUND(MVT OpVT, MVT RetVT) {
 223   if (RetVT == MVT::f32) {
 224     if (OpVT == MVT::f64)
 225       return FPROUND_F64_F32;
 226     if (OpVT == MVT::f80)
 227       return FPROUND_F80_F32;
 228     if (OpVT == MVT::ppcf128)
 229       return FPROUND_PPCF128_F32;
 230   } else if (RetVT == MVT::f64) {
 231     if (OpVT == MVT::f80)
 232       return FPROUND_F80_F64;
 233     if (OpVT == MVT::ppcf128)
 234       return FPROUND_PPCF128_F64;
 235   }
 236   return UNKNOWN_LIBCALL;
 237 }
 238
 239 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 240 /// UNKNOWN_LIBCALL if there is none.
 241 RTLIB::Libcall RTLIB::getFPTOSINT(MVT OpVT, MVT RetVT) {
 242   if (OpVT == MVT::f32) {
 243     if (RetVT == MVT::i32)
 244       return FPTOSINT_F32_I32;
 245     if (RetVT == MVT::i64)
 246       return FPTOSINT_F32_I64;
 247     if (RetVT == MVT::i128)
 248       return FPTOSINT_F32_I128;
 249   } else if (OpVT == MVT::f64) {
 250     if (RetVT == MVT::i32)
 251       return FPTOSINT_F64_I32;
 252     if (RetVT == MVT::i64)
 253       return FPTOSINT_F64_I64;
 254     if (RetVT == MVT::i128)
 255       return FPTOSINT_F64_I128;
 256   } else if (OpVT == MVT::f80) {
 257     if (RetVT == MVT::i32)
 258       return FPTOSINT_F80_I32;
 259     if (RetVT == MVT::i64)
 260       return FPTOSINT_F80_I64;
 261     if (RetVT == MVT::i128)
 262       return FPTOSINT_F80_I128;
 263   } else if (OpVT == MVT::ppcf128) {
 264     if (RetVT == MVT::i32)
 265       return FPTOSINT_PPCF128_I32;
 266     if (RetVT == MVT::i64)
 267       return FPTOSINT_PPCF128_I64;
 268     if (RetVT == MVT::i128)
 269       return FPTOSINT_PPCF128_I128;
 270   }
 271   return UNKNOWN_LIBCALL;
 272 }
 273
 274 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 275 /// UNKNOWN_LIBCALL if there is none.
 276 RTLIB::Libcall RTLIB::getFPTOUINT(MVT OpVT, MVT RetVT) {
 277   if (OpVT == MVT::f32) {
 278     if (RetVT == MVT::i32)
 279       return FPTOUINT_F32_I32;
 280     if (RetVT == MVT::i64)
 281       return FPTOUINT_F32_I64;
 282     if (RetVT == MVT::i128)
 283       return FPTOUINT_F32_I128;
 284   } else if (OpVT == MVT::f64) {
 285     if (RetVT == MVT::i32)
 286       return FPTOUINT_F64_I32;
 287     if (RetVT == MVT::i64)
 288       return FPTOUINT_F64_I64;
 289     if (RetVT == MVT::i128)
 290       return FPTOUINT_F64_I128;
 291   } else if (OpVT == MVT::f80) {
 292     if (RetVT == MVT::i32)
 293       return FPTOUINT_F80_I32;
 294     if (RetVT == MVT::i64)
 295       return FPTOUINT_F80_I64;
 296     if (RetVT == MVT::i128)
 297       return FPTOUINT_F80_I128;
 298   } else if (OpVT == MVT::ppcf128) {
 299     if (RetVT == MVT::i32)
 300       return FPTOUINT_PPCF128_I32;
 301     if (RetVT == MVT::i64)
 302       return FPTOUINT_PPCF128_I64;
 303     if (RetVT == MVT::i128)
 304       return FPTOUINT_PPCF128_I128;
 305   }
 306   return UNKNOWN_LIBCALL;
 307 }
 308
 309 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 310 /// UNKNOWN_LIBCALL if there is none.
 311 RTLIB::Libcall RTLIB::getSINTTOFP(MVT OpVT, MVT RetVT) {
 312   if (OpVT == MVT::i32) {
 313     if (RetVT == MVT::f32)
 314       return SINTTOFP_I32_F32;
 315     else if (RetVT == MVT::f64)
 316       return SINTTOFP_I32_F64;
 317     else if (RetVT == MVT::f80)
 318       return SINTTOFP_I32_F80;
 319     else if (RetVT == MVT::ppcf128)
 320       return SINTTOFP_I32_PPCF128;
 321   } else if (OpVT == MVT::i64) {
 322     if (RetVT == MVT::f32)
 323       return SINTTOFP_I64_F32;
 324     else if (RetVT == MVT::f64)
 325       return SINTTOFP_I64_F64;
 326     else if (RetVT == MVT::f80)
 327       return SINTTOFP_I64_F80;
 328     else if (RetVT == MVT::ppcf128)
 329       return SINTTOFP_I64_PPCF128;
 330   } else if (OpVT == MVT::i128) {
 331     if (RetVT == MVT::f32)
 332       return SINTTOFP_I128_F32;
 333     else if (RetVT == MVT::f64)
 334       return SINTTOFP_I128_F64;
 335     else if (RetVT == MVT::f80)
 336       return SINTTOFP_I128_F80;
 337     else if (RetVT == MVT::ppcf128)
 338       return SINTTOFP_I128_PPCF128;
 339   }
 340   return UNKNOWN_LIBCALL;
 341 }
 342
 343 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 344 /// UNKNOWN_LIBCALL if there is none.
 345 RTLIB::Libcall RTLIB::getUINTTOFP(MVT OpVT, MVT RetVT) {
 346   if (OpVT == MVT::i32) {
 347     if (RetVT == MVT::f32)
 348       return UINTTOFP_I32_F32;
 349     else if (RetVT == MVT::f64)
 350       return UINTTOFP_I32_F64;
 351     else if (RetVT == MVT::f80)
 352       return UINTTOFP_I32_F80;
 353     else if (RetVT == MVT::ppcf128)
 354       return UINTTOFP_I32_PPCF128;
 355   } else if (OpVT == MVT::i64) {
 356     if (RetVT == MVT::f32)
 357       return UINTTOFP_I64_F32;
 358     else if (RetVT == MVT::f64)
 359       return UINTTOFP_I64_F64;
 360     else if (RetVT == MVT::f80)
 361       return UINTTOFP_I64_F80;
 362     else if (RetVT == MVT::ppcf128)
 363       return UINTTOFP_I64_PPCF128;
 364   } else if (OpVT == MVT::i128) {
 365     if (RetVT == MVT::f32)
 366       return UINTTOFP_I128_F32;
 367     else if (RetVT == MVT::f64)
 368       return UINTTOFP_I128_F64;
 369     else if (RetVT == MVT::f80)
 370       return UINTTOFP_I128_F80;
 371     else if (RetVT == MVT::ppcf128)
 372       return UINTTOFP_I128_PPCF128;
 373   }
 374   return UNKNOWN_LIBCALL;
 375 }
 376
 377 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 378 ///
 379 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 380   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 381   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 382   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 383   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 384   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 385   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 386   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 387   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 388   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 389   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 390   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 391   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 392   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 393   CCs[RTLIB::UO_F32] = ISD::SETNE;
 394   CCs[RTLIB::UO_F64] = ISD::SETNE;
 395   CCs[RTLIB::O_F32] = ISD::SETEQ;
 396   CCs[RTLIB::O_F64] = ISD::SETEQ;
 397 }
 398
 399 TargetLowering::TargetLowering(TargetMachine &tm)
 400   : TM(tm), TD(TM.getTargetData()) {
 401   // All operations default to being supported.
 402   memset(OpActions, 0, sizeof(OpActions));
 403   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 404   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 405   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 406   memset(ConvertActions, 0, sizeof(ConvertActions));
 407   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 408
 409   // Set default actions for various operations.
 410   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 411     // Default all indexed load / store to expand.
 412     for (unsigned IM = (unsigned)ISD::PRE_INC;
 413          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 414       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 415       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 416     }
 417
 418     // These operations default to expand.
 419     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 420   }
 421
 422   // Most targets ignore the @llvm.prefetch intrinsic.
 423   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 424
 425   // ConstantFP nodes default to expand.  Targets can either change this to
 426   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 427   // to optimize expansions for certain constants.
 428   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 429   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 430   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 431
 432   // These library functions default to expand.
 433   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 434   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 435   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 436   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 437   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 438   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 439   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 440   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 441   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 442   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 443
 444   // Default ISD::TRAP to expand (which turns it into abort).
 445   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 446
 447   IsLittleEndian = TD->isLittleEndian();
 448   UsesGlobalOffsetTable = false;
 449   ShiftAmountTy = PointerTy = getValueType(TD->getIntPtrType());
 450   ShiftAmtHandling = Undefined;
 451   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 452   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 453   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 454   allowUnalignedMemoryAccesses = false;
 455   UseUnderscoreSetJmp = false;
 456   UseUnderscoreLongJmp = false;
 457   SelectIsExpensive = false;
 458   IntDivIsCheap = false;
 459   Pow2DivIsCheap = false;
 460   StackPointerRegisterToSaveRestore = 0;
 461   ExceptionPointerRegister = 0;
 462   ExceptionSelectorRegister = 0;
 463   BooleanContents = UndefinedBooleanContent;
 464   SchedPreferenceInfo = SchedulingForLatency;
 465   JumpBufSize = 0;
 466   JumpBufAlignment = 0;
 467   IfCvtBlockSizeLimit = 2;
 468   IfCvtDupBlockSizeLimit = 0;
 469   PrefLoopAlignment = 0;
 470
 471   InitLibcallNames(LibcallRoutineNames);
 472   InitCmpLibcallCCs(CmpLibcallCCs);
 473
 474   // Tell Legalize whether the assembler supports DEBUG_LOC.
 475   const TargetAsmInfo *TASM = TM.getTargetAsmInfo();
 476   if (!TASM || !TASM->hasDotLocAndDotFile())
 477     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 478 }
 479
 480 TargetLowering::~TargetLowering() {}
 481
 482 /// computeRegisterProperties - Once all of the register classes are added,
 483 /// this allows us to compute derived properties we expose.
 484 void TargetLowering::computeRegisterProperties() {
 485   assert(MVT::LAST_VALUETYPE <= 32 &&
 486          "Too many value types for ValueTypeActions to hold!");
 487
 488   // Everything defaults to needing one register.
 489   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 490     NumRegistersForVT[i] = 1;
 491     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 492   }
 493   // ...except isVoid, which doesn't need any registers.
 494   NumRegistersForVT[MVT::isVoid] = 0;
 495
 496   // Find the largest integer register class.
 497   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 498   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 499     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 500
 501   // Every integer value type larger than this largest register takes twice as
 502   // many registers to represent as the previous ValueType.
 503   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 504     MVT EVT = (MVT::SimpleValueType)ExpandedReg;
 505     if (!EVT.isInteger())
 506       break;
 507     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 508     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 509     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 510     ValueTypeActions.setTypeAction(EVT, Expand);
 511   }
 512
 513   // Inspect all of the ValueType's smaller than the largest integer
 514   // register to see which ones need promotion.
 515   unsigned LegalIntReg = LargestIntReg;
 516   for (unsigned IntReg = LargestIntReg - 1;
 517        IntReg >= (unsigned)MVT::i1; --IntReg) {
 518     MVT IVT = (MVT::SimpleValueType)IntReg;
 519     if (isTypeLegal(IVT)) {
 520       LegalIntReg = IntReg;
 521     } else {
 522       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 523         (MVT::SimpleValueType)LegalIntReg;
 524       ValueTypeActions.setTypeAction(IVT, Promote);
 525     }
 526   }
 527
 528   // ppcf128 type is really two f64's.
 529   if (!isTypeLegal(MVT::ppcf128)) {
 530     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 531     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 532     TransformToType[MVT::ppcf128] = MVT::f64;
 533     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 534   }
 535
 536   // Decide how to handle f64. If the target does not have native f64 support,
 537   // expand it to i64 and we will be generating soft float library calls.
 538   if (!isTypeLegal(MVT::f64)) {
 539     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 540     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 541     TransformToType[MVT::f64] = MVT::i64;
 542     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 543   }
 544
 545   // Decide how to handle f32. If the target does not have native support for
 546   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 547   if (!isTypeLegal(MVT::f32)) {
 548     if (isTypeLegal(MVT::f64)) {
 549       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 550       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 551       TransformToType[MVT::f32] = MVT::f64;
 552       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 553     } else {
 554       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 555       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 556       TransformToType[MVT::f32] = MVT::i32;
 557       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 558     }
 559   }
 560
 561   // Loop over all of the vector value types to see which need transformations.
 562   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 563        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 564     MVT VT = (MVT::SimpleValueType)i;
 565     if (!isTypeLegal(VT)) {
 566       MVT IntermediateVT, RegisterVT;
 567       unsigned NumIntermediates;
 568       NumRegistersForVT[i] =
 569         getVectorTypeBreakdown(VT,
 570                                IntermediateVT, NumIntermediates,
 571                                RegisterVT);
 572       RegisterTypeForVT[i] = RegisterVT;
 573
 574       // Determine if there is a legal wider type.
 575       bool IsLegalWiderType = false;
 576       MVT EltVT = VT.getVectorElementType();
 577       unsigned NElts = VT.getVectorNumElements();
 578       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 579         MVT SVT = (MVT::SimpleValueType)nVT;
 580         if (isTypeLegal(SVT) && SVT.getVectorElementType() == EltVT &&
 581             SVT.getVectorNumElements() > NElts) {
 582           TransformToType[i] = SVT;
 583           ValueTypeActions.setTypeAction(VT, Promote);
 584           IsLegalWiderType = true;
 585           break;
 586         }
 587       }
 588       if (!IsLegalWiderType) {
 589         MVT NVT = VT.getPow2VectorType();
 590         if (NVT == VT) {
 591           // Type is already a power of 2.  The default action is to split.
 592           TransformToType[i] = MVT::Other;
 593           ValueTypeActions.setTypeAction(VT, Expand);
 594         } else {
 595           TransformToType[i] = NVT;
 596           ValueTypeActions.setTypeAction(VT, Promote);
 597         }
 598       }
 599     }
 600   }
 601 }
 602
 603 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 604   return NULL;
 605 }
 606
 607
 608 MVT TargetLowering::getSetCCResultType(MVT VT) const {
 609   return getValueType(TD->getIntPtrType());
 610 }
 611
 612
 613 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 614 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 615 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 616 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 617 ///
 618 /// This method returns the number of registers needed, and the VT for each
 619 /// register.  It also returns the VT and quantity of the intermediate values
 620 /// before they are promoted/expanded.
 621 ///
 622 unsigned TargetLowering::getVectorTypeBreakdown(MVT VT,
 623                                                 MVT &IntermediateVT,
 624                                                 unsigned &NumIntermediates,
 625                                       MVT &RegisterVT) const {
 626   // Figure out the right, legal destination reg to copy into.
 627   unsigned NumElts = VT.getVectorNumElements();
 628   MVT EltTy = VT.getVectorElementType();
 629
 630   unsigned NumVectorRegs = 1;
 631
 632   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 633   // could break down into LHS/RHS like LegalizeDAG does.
 634   if (!isPowerOf2_32(NumElts)) {
 635     NumVectorRegs = NumElts;
 636     NumElts = 1;
 637   }
 638
 639   // Divide the input until we get to a supported size.  This will always
 640   // end with a scalar if the target doesn't support vectors.
 641   while (NumElts > 1 && !isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 642     NumElts >>= 1;
 643     NumVectorRegs <<= 1;
 644   }
 645
 646   NumIntermediates = NumVectorRegs;
 647
 648   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 649   if (!isTypeLegal(NewVT))
 650     NewVT = EltTy;
 651   IntermediateVT = NewVT;
 652
 653   MVT DestVT = getTypeToTransformTo(NewVT);
 654   RegisterVT = DestVT;
 655   if (DestVT.bitsLT(NewVT)) {
 656     // Value is expanded, e.g. i64 -> i16.
 657     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 658   } else {
 659     // Otherwise, promotion or legal types use the same number of registers as
 660     // the vector decimated to the appropriate level.
 661     return NumVectorRegs;
 662   }
 663
 664   return 1;
 665 }
 666
 667 /// getWidenVectorType: given a vector type, returns the type to widen to
 668 /// (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 669 /// If there is no vector type that we want to widen to, returns MVT::Other
 670 /// When and where to widen is target dependent based on the cost of
 671 /// scalarizing vs using the wider vector type.
 672 MVT TargetLowering::getWidenVectorType(MVT VT) {
 673   assert(VT.isVector());
 674   if (isTypeLegal(VT))
 675     return VT;
 676
 677   // Default is not to widen until moved to LegalizeTypes
 678   return MVT::Other;
 679 }
 680
 681 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 682 /// function arguments in the caller parameter area.  This is the actual
 683 /// alignment, not its logarithm.
 684 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 685   return TD->getCallFrameTypeAlignment(Ty);
 686 }
 687
 688 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 689                                                  SelectionDAG &DAG) const {
 690   if (usesGlobalOffsetTable())
 691     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 692   return Table;
 693 }
 694
 695 bool
 696 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 697   // Assume that everything is safe in static mode.
 698   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 699     return true;
 700
 701   // In dynamic-no-pic mode, assume that known defined values are safe.
 702   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 703       GA &&
 704       !GA->getGlobal()->isDeclaration() &&
 705       !GA->getGlobal()->mayBeOverridden())
 706     return true;
 707
 708   // Otherwise assume nothing is safe.
 709   return false;
 710 }
 711
 712 //===----------------------------------------------------------------------===//
 713 //  Optimization Methods
 714 //===----------------------------------------------------------------------===//
 715
 716 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 717 /// specified instruction is a constant integer.  If so, check to see if there
 718 /// are any bits set in the constant that are not demanded.  If so, shrink the
 719 /// constant and return true.
 720 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 721                                                         const APInt &Demanded) {
 722   // FIXME: ISD::SELECT, ISD::SELECT_CC
 723   switch(Op.getOpcode()) {
 724   default: break;
 725   case ISD::AND:
 726   case ISD::OR:
 727   case ISD::XOR:
 728     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1)))
 729       if (C->getAPIntValue().intersects(~Demanded)) {
 730         MVT VT = Op.getValueType();
 731         SDValue New = DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 732                                     DAG.getConstant(Demanded &
 733                                                       C->getAPIntValue(),
 734                                                     VT));
 735         return CombineTo(Op, New);
 736       }
 737     break;
 738   }
 739   return false;
 740 }
 741
 742 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 743 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 744 /// use this information to simplify Op, create a new simplified DAG node and
 745 /// return true, returning the original and new nodes in Old and New. Otherwise,
 746 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 747 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 748 /// only be accurate for those bits in the DemandedMask.
 749 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 750                                           const APInt &DemandedMask,
 751                                           APInt &KnownZero,
 752                                           APInt &KnownOne,
 753                                           TargetLoweringOpt &TLO,
 754                                           unsigned Depth) const {
 755   unsigned BitWidth = DemandedMask.getBitWidth();
 756   assert(Op.getValueSizeInBits() == BitWidth &&
 757          "Mask size mismatches value type size!");
 758   APInt NewMask = DemandedMask;
 759
 760   // Don't know anything.
 761   KnownZero = KnownOne = APInt(BitWidth, 0);
 762
 763   // Other users may use these bits.
 764   if (!Op.getNode()->hasOneUse()) {
 765     if (Depth != 0) {
 766       // If not at the root, Just compute the KnownZero/KnownOne bits to
 767       // simplify things downstream.
 768       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 769       return false;
 770     }
 771     // If this is the root being simplified, allow it to have multiple uses,
 772     // just set the NewMask to all bits.
 773     NewMask = APInt::getAllOnesValue(BitWidth);
 774   } else if (DemandedMask == 0) {
 775     // Not demanding any bits from Op.
 776     if (Op.getOpcode() != ISD::UNDEF)
 777       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::UNDEF, Op.getValueType()));
 778     return false;
 779   } else if (Depth == 6) {        // Limit search depth.
 780     return false;
 781   }
 782
 783   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 784   switch (Op.getOpcode()) {
 785   case ISD::Constant:
 786     // We know all of the bits for a constant!
 787     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 788     KnownZero = ~KnownOne & NewMask;
 789     return false;   // Don't fall through, will infinitely loop.
 790   case ISD::AND:
 791     // If the RHS is a constant, check to see if the LHS would be zero without
 792     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 793     // simplify the LHS, here we're using information from the LHS to simplify
 794     // the RHS.
 795     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 796       APInt LHSZero, LHSOne;
 797       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 798                                 LHSZero, LHSOne, Depth+1);
 799       // If the LHS already has zeros where RHSC does, this and is dead.
 800       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 801         return TLO.CombineTo(Op, Op.getOperand(0));
 802       // If any of the set bits in the RHS are known zero on the LHS, shrink
 803       // the constant.
 804       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 805         return true;
 806     }
 807
 808     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 809                              KnownOne, TLO, Depth+1))
 810       return true;
 811     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 812     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 813                              KnownZero2, KnownOne2, TLO, Depth+1))
 814       return true;
 815     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 816
 817     // If all of the demanded bits are known one on one side, return the other.
 818     // These bits cannot contribute to the result of the 'and'.
 819     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 820       return TLO.CombineTo(Op, Op.getOperand(0));
 821     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 822       return TLO.CombineTo(Op, Op.getOperand(1));
 823     // If all of the demanded bits in the inputs are known zeros, return zero.
 824     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 825       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 826     // If the RHS is a constant, see if we can simplify it.
 827     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 828       return true;
 829
 830     // Output known-1 bits are only known if set in both the LHS & RHS.
 831     KnownOne &= KnownOne2;
 832     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 833     KnownZero |= KnownZero2;
 834     break;
 835   case ISD::OR:
 836     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 837                              KnownOne, TLO, Depth+1))
 838       return true;
 839     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 840     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 841                              KnownZero2, KnownOne2, TLO, Depth+1))
 842       return true;
 843     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 844
 845     // If all of the demanded bits are known zero on one side, return the other.
 846     // These bits cannot contribute to the result of the 'or'.
 847     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 848       return TLO.CombineTo(Op, Op.getOperand(0));
 849     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 850       return TLO.CombineTo(Op, Op.getOperand(1));
 851     // If all of the potentially set bits on one side are known to be set on
 852     // the other side, just use the 'other' side.
 853     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 854       return TLO.CombineTo(Op, Op.getOperand(0));
 855     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 856       return TLO.CombineTo(Op, Op.getOperand(1));
 857     // If the RHS is a constant, see if we can simplify it.
 858     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 859       return true;
 860
 861     // Output known-0 bits are only known if clear in both the LHS & RHS.
 862     KnownZero &= KnownZero2;
 863     // Output known-1 are known to be set if set in either the LHS | RHS.
 864     KnownOne |= KnownOne2;
 865     break;
 866   case ISD::XOR:
 867     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 868                              KnownOne, TLO, Depth+1))
 869       return true;
 870     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 871     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 872                              KnownOne2, TLO, Depth+1))
 873       return true;
 874     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 875
 876     // If all of the demanded bits are known zero on one side, return the other.
 877     // These bits cannot contribute to the result of the 'xor'.
 878     if ((KnownZero & NewMask) == NewMask)
 879       return TLO.CombineTo(Op, Op.getOperand(0));
 880     if ((KnownZero2 & NewMask) == NewMask)
 881       return TLO.CombineTo(Op, Op.getOperand(1));
 882
 883     // If all of the unknown bits are known to be zero on one side or the other
 884     // (but not both) turn this into an *inclusive* or.
 885     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 886     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 887       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, Op.getValueType(),
 888                                                Op.getOperand(0),
 889                                                Op.getOperand(1)));
 890
 891     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 892     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 893     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 894     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 895
 896     // If all of the demanded bits on one side are known, and all of the set
 897     // bits on that side are also known to be set on the other side, turn this
 898     // into an AND, as we know the bits will be cleared.
 899     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 900     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
 901       if ((KnownOne & KnownOne2) == KnownOne) {
 902         MVT VT = Op.getValueType();
 903         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 904         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, VT, Op.getOperand(0),
 905                                                  ANDC));
 906       }
 907     }
 908
 909     // If the RHS is a constant, see if we can simplify it.
 910     // for XOR, we prefer to force bits to 1 if they will make a -1.
 911     // if we can't force bits, try to shrink constant
 912     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 913       APInt Expanded = C->getAPIntValue() | (~NewMask);
 914       // if we can expand it to have all bits set, do it
 915       if (Expanded.isAllOnesValue()) {
 916         if (Expanded != C->getAPIntValue()) {
 917           MVT VT = Op.getValueType();
 918           SDValue New = TLO.DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 919                                           TLO.DAG.getConstant(Expanded, VT));
 920           return TLO.CombineTo(Op, New);
 921         }
 922         // if it already has all the bits set, nothing to change
 923         // but don't shrink either!
 924       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 925         return true;
 926       }
 927     }
 928
 929     KnownZero = KnownZeroOut;
 930     KnownOne  = KnownOneOut;
 931     break;
 932   case ISD::SELECT:
 933     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 934                              KnownOne, TLO, Depth+1))
 935       return true;
 936     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 937                              KnownOne2, TLO, Depth+1))
 938       return true;
 939     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 940     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 941
 942     // If the operands are constants, see if we can simplify them.
 943     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 944       return true;
 945
 946     // Only known if known in both the LHS and RHS.
 947     KnownOne &= KnownOne2;
 948     KnownZero &= KnownZero2;
 949     break;
 950   case ISD::SELECT_CC:
 951     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 952                              KnownOne, TLO, Depth+1))
 953       return true;
 954     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 955                              KnownOne2, TLO, Depth+1))
 956       return true;
 957     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 958     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 959
 960     // If the operands are constants, see if we can simplify them.
 961     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 962       return true;
 963
 964     // Only known if known in both the LHS and RHS.
 965     KnownOne &= KnownOne2;
 966     KnownZero &= KnownZero2;
 967     break;
 968   case ISD::SHL:
 969     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 970       unsigned ShAmt = SA->getZExtValue();
 971       SDValue InOp = Op.getOperand(0);
 972
 973       // If the shift count is an invalid immediate, don't do anything.
 974       if (ShAmt >= BitWidth)
 975         break;
 976
 977       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 978       // single shift.  We can do this if the bottom bits (which are shifted
 979       // out) are never demanded.
 980       if (InOp.getOpcode() == ISD::SRL &&
 981           isa<ConstantSDNode>(InOp.getOperand(1))) {
 982         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 983           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 984           unsigned Opc = ISD::SHL;
 985           int Diff = ShAmt-C1;
 986           if (Diff < 0) {
 987             Diff = -Diff;
 988             Opc = ISD::SRL;
 989           }
 990
 991           SDValue NewSA =
 992             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 993           MVT VT = Op.getValueType();
 994           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 995                                                    InOp.getOperand(0), NewSA));
 996         }
 997       }
 998
 999       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
1000                                KnownZero, KnownOne, TLO, Depth+1))
1001         return true;
1002       KnownZero <<= SA->getZExtValue();
1003       KnownOne  <<= SA->getZExtValue();
1004       // low bits known zero.
1005       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1006     }
1007     break;
1008   case ISD::SRL:
1009     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1010       MVT VT = Op.getValueType();
1011       unsigned ShAmt = SA->getZExtValue();
1012       unsigned VTSize = VT.getSizeInBits();
1013       SDValue InOp = Op.getOperand(0);
1014
1015       // If the shift count is an invalid immediate, don't do anything.
1016       if (ShAmt >= BitWidth)
1017         break;
1018
1019       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1020       // single shift.  We can do this if the top bits (which are shifted out)
1021       // are never demanded.
1022       if (InOp.getOpcode() == ISD::SHL &&
1023           isa<ConstantSDNode>(InOp.getOperand(1))) {
1024         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1025           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1026           unsigned Opc = ISD::SRL;
1027           int Diff = ShAmt-C1;
1028           if (Diff < 0) {
1029             Diff = -Diff;
1030             Opc = ISD::SHL;
1031           }
1032
1033           SDValue NewSA =
1034             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1035           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
1036                                                    InOp.getOperand(0), NewSA));
1037         }
1038       }
1039
1040       // Compute the new bits that are at the top now.
1041       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1042                                KnownZero, KnownOne, TLO, Depth+1))
1043         return true;
1044       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1045       KnownZero = KnownZero.lshr(ShAmt);
1046       KnownOne  = KnownOne.lshr(ShAmt);
1047
1048       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1049       KnownZero |= HighBits;  // High bits known zero.
1050     }
1051     break;
1052   case ISD::SRA:
1053     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1054       MVT VT = Op.getValueType();
1055       unsigned ShAmt = SA->getZExtValue();
1056
1057       // If the shift count is an invalid immediate, don't do anything.
1058       if (ShAmt >= BitWidth)
1059         break;
1060
1061       APInt InDemandedMask = (NewMask << ShAmt);
1062
1063       // If any of the demanded bits are produced by the sign extension, we also
1064       // demand the input sign bit.
1065       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1066       if (HighBits.intersects(NewMask))
1067         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1068
1069       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1070                                KnownZero, KnownOne, TLO, Depth+1))
1071         return true;
1072       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1073       KnownZero = KnownZero.lshr(ShAmt);
1074       KnownOne  = KnownOne.lshr(ShAmt);
1075
1076       // Handle the sign bit, adjusted to where it is now in the mask.
1077       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1078
1079       // If the input sign bit is known to be zero, or if none of the top bits
1080       // are demanded, turn this into an unsigned shift right.
1081       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1082         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, VT, Op.getOperand(0),
1083                                                  Op.getOperand(1)));
1084       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1085         KnownOne |= HighBits;
1086       }
1087     }
1088     break;
1089   case ISD::SIGN_EXTEND_INREG: {
1090     MVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1091
1092     // Sign extension.  Compute the demanded bits in the result that are not
1093     // present in the input.
1094     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1095                                           BitWidth - EVT.getSizeInBits()) &
1096                     NewMask;
1097
1098     // If none of the extended bits are demanded, eliminate the sextinreg.
1099     if (NewBits == 0)
1100       return TLO.CombineTo(Op, Op.getOperand(0));
1101
1102     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1103     InSignBit.zext(BitWidth);
1104     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1105                                                    EVT.getSizeInBits()) &
1106                               NewMask;
1107
1108     // Since the sign extended bits are demanded, we know that the sign
1109     // bit is demanded.
1110     InputDemandedBits |= InSignBit;
1111
1112     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1113                              KnownZero, KnownOne, TLO, Depth+1))
1114       return true;
1115     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1116
1117     // If the sign bit of the input is known set or clear, then we know the
1118     // top bits of the result.
1119
1120     // If the input sign bit is known zero, convert this into a zero extension.
1121     if (KnownZero.intersects(InSignBit))
1122       return TLO.CombineTo(Op,
1123                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0), EVT));
1124
1125     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1126       KnownOne |= NewBits;
1127       KnownZero &= ~NewBits;
1128     } else {                       // Input sign bit unknown
1129       KnownZero &= ~NewBits;
1130       KnownOne &= ~NewBits;
1131     }
1132     break;
1133   }
1134   case ISD::ZERO_EXTEND: {
1135     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1136     APInt InMask = NewMask;
1137     InMask.trunc(OperandBitWidth);
1138
1139     // If none of the top bits are demanded, convert this into an any_extend.
1140     APInt NewBits =
1141       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1142     if (!NewBits.intersects(NewMask))
1143       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND,
1144                                                Op.getValueType(),
1145                                                Op.getOperand(0)));
1146
1147     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1148                              KnownZero, KnownOne, TLO, Depth+1))
1149       return true;
1150     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1151     KnownZero.zext(BitWidth);
1152     KnownOne.zext(BitWidth);
1153     KnownZero |= NewBits;
1154     break;
1155   }
1156   case ISD::SIGN_EXTEND: {
1157     MVT InVT = Op.getOperand(0).getValueType();
1158     unsigned InBits = InVT.getSizeInBits();
1159     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1160     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1161     APInt NewBits   = ~InMask & NewMask;
1162
1163     // If none of the top bits are demanded, convert this into an any_extend.
1164     if (NewBits == 0)
1165       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND,Op.getValueType(),
1166                                            Op.getOperand(0)));
1167
1168     // Since some of the sign extended bits are demanded, we know that the sign
1169     // bit is demanded.
1170     APInt InDemandedBits = InMask & NewMask;
1171     InDemandedBits |= InSignBit;
1172     InDemandedBits.trunc(InBits);
1173
1174     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1175                              KnownOne, TLO, Depth+1))
1176       return true;
1177     KnownZero.zext(BitWidth);
1178     KnownOne.zext(BitWidth);
1179
1180     // If the sign bit is known zero, convert this to a zero extend.
1181     if (KnownZero.intersects(InSignBit))
1182       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND,
1183                                                Op.getValueType(),
1184                                                Op.getOperand(0)));
1185
1186     // If the sign bit is known one, the top bits match.
1187     if (KnownOne.intersects(InSignBit)) {
1188       KnownOne  |= NewBits;
1189       KnownZero &= ~NewBits;
1190     } else {   // Otherwise, top bits aren't known.
1191       KnownOne  &= ~NewBits;
1192       KnownZero &= ~NewBits;
1193     }
1194     break;
1195   }
1196   case ISD::ANY_EXTEND: {
1197     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1198     APInt InMask = NewMask;
1199     InMask.trunc(OperandBitWidth);
1200     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1201                              KnownZero, KnownOne, TLO, Depth+1))
1202       return true;
1203     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1204     KnownZero.zext(BitWidth);
1205     KnownOne.zext(BitWidth);
1206     break;
1207   }
1208   case ISD::TRUNCATE: {
1209     // Simplify the input, using demanded bit information, and compute the known
1210     // zero/one bits live out.
1211     APInt TruncMask = NewMask;
1212     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1213     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1214                              KnownZero, KnownOne, TLO, Depth+1))
1215       return true;
1216     KnownZero.trunc(BitWidth);
1217     KnownOne.trunc(BitWidth);
1218
1219     // If the input is only used by this truncate, see if we can shrink it based
1220     // on the known demanded bits.
1221     if (Op.getOperand(0).getNode()->hasOneUse()) {
1222       SDValue In = Op.getOperand(0);
1223       unsigned InBitWidth = In.getValueSizeInBits();
1224       switch (In.getOpcode()) {
1225       default: break;
1226       case ISD::SRL:
1227         // Shrink SRL by a constant if none of the high bits shifted in are
1228         // demanded.
1229         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1230           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1231                                                  InBitWidth - BitWidth);
1232           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1233           HighBits.trunc(BitWidth);
1234
1235           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1236             // None of the shifted in bits are needed.  Add a truncate of the
1237             // shift input, then shift it.
1238             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE,
1239                                                  Op.getValueType(),
1240                                                  In.getOperand(0));
1241             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL,Op.getValueType(),
1242                                                    NewTrunc, In.getOperand(1)));
1243           }
1244         }
1245         break;
1246       }
1247     }
1248
1249     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1250     break;
1251   }
1252   case ISD::AssertZext: {
1253     MVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1254     APInt InMask = APInt::getLowBitsSet(BitWidth,
1255                                         VT.getSizeInBits());
1256     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1257                              KnownZero, KnownOne, TLO, Depth+1))
1258       return true;
1259     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1260     KnownZero |= ~InMask & NewMask;
1261     break;
1262   }
1263   case ISD::BIT_CONVERT:
1264 #if 0
1265     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1266     // is demanded, turn this into a FGETSIGN.
1267     if (NewMask == MVT::getIntegerVTSignBit(Op.getValueType()) &&
1268         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1269         !MVT::isVector(Op.getOperand(0).getValueType())) {
1270       // Only do this xform if FGETSIGN is valid or if before legalize.
1271       if (!TLO.AfterLegalize ||
1272           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1273         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1274         // place.  We expect the SHL to be eliminated by other optimizations.
1275         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1276                                          Op.getOperand(0));
1277         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1278         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1279         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1280                                                  Sign, ShAmt));
1281       }
1282     }
1283 #endif
1284     break;
1285   default:
1286     // Just use ComputeMaskedBits to compute output bits.
1287     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1288     break;
1289   }
1290
1291   // If we know the value of all of the demanded bits, return this as a
1292   // constant.
1293   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1294     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1295
1296   return false;
1297 }
1298
1299 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1300 /// in Mask are known to be either zero or one and return them in the
1301 /// KnownZero/KnownOne bitsets.
1302 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1303                                                     const APInt &Mask,
1304                                                     APInt &KnownZero,
1305                                                     APInt &KnownOne,
1306                                                     const SelectionDAG &DAG,
1307                                                     unsigned Depth) const {
1308   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1309           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1310           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1311           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1312          "Should use MaskedValueIsZero if you don't know whether Op"
1313          " is a target node!");
1314   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1315 }
1316
1317 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1318 /// targets that want to expose additional information about sign bits to the
1319 /// DAG Combiner.
1320 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1321                                                          unsigned Depth) const {
1322   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1323           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1324           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1325           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1326          "Should use ComputeNumSignBits if you don't know whether Op"
1327          " is a target node!");
1328   return 1;
1329 }
1330
1331
1332 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1333 /// and cc. If it is unable to simplify it, return a null SDValue.
1334 SDValue
1335 TargetLowering::SimplifySetCC(MVT VT, SDValue N0, SDValue N1,
1336                               ISD::CondCode Cond, bool foldBooleans,
1337                               DAGCombinerInfo &DCI) const {
1338   SelectionDAG &DAG = DCI.DAG;
1339
1340   // These setcc operations always fold.
1341   switch (Cond) {
1342   default: break;
1343   case ISD::SETFALSE:
1344   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1345   case ISD::SETTRUE:
1346   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1347   }
1348
1349   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1350     const APInt &C1 = N1C->getAPIntValue();
1351     if (isa<ConstantSDNode>(N0.getNode())) {
1352       return DAG.FoldSetCC(VT, N0, N1, Cond);
1353     } else {
1354       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1355       // equality comparison, then we're just comparing whether X itself is
1356       // zero.
1357       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1358           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1359           N0.getOperand(1).getOpcode() == ISD::Constant) {
1360         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1361         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1362             ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1363           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1364             // (srl (ctlz x), 5) == 0  -> X != 0
1365             // (srl (ctlz x), 5) != 1  -> X != 0
1366             Cond = ISD::SETNE;
1367           } else {
1368             // (srl (ctlz x), 5) != 0  -> X == 0
1369             // (srl (ctlz x), 5) == 1  -> X == 0
1370             Cond = ISD::SETEQ;
1371           }
1372           SDValue Zero = DAG.getConstant(0, N0.getValueType());
1373           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
1374                               Zero, Cond);
1375         }
1376       }
1377
1378       // If the LHS is '(and load, const)', the RHS is 0,
1379       // the test is for equality or unsigned, and all 1 bits of the const are
1380       // in the same partial word, see if we can shorten the load.
1381       if (DCI.isBeforeLegalize() &&
1382           N0.getOpcode() == ISD::AND && C1 == 0 &&
1383           isa<LoadSDNode>(N0.getOperand(0)) &&
1384           N0.getOperand(0).getNode()->hasOneUse() &&
1385           isa<ConstantSDNode>(N0.getOperand(1))) {
1386         LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1387         uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1388         uint64_t bestMask = 0;
1389         unsigned bestWidth = 0, bestOffset = 0;
1390         if (!Lod->isVolatile() && Lod->isUnindexed()) {
1391           unsigned origWidth = N0.getValueType().getSizeInBits();
1392           // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1393           // 8 bits, but have to be careful...
1394           if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1395             origWidth = Lod->getMemoryVT().getSizeInBits();
1396           for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1397             uint64_t newMask = (1ULL << width) - 1;
1398             for (unsigned offset=0; offset<origWidth/width; offset++) {
1399               if ((newMask & Mask)==Mask) {
1400                 if (!TD->isLittleEndian())
1401                   bestOffset = (origWidth/width - offset - 1) * (width/8);
1402                 else
1403                   bestOffset = (uint64_t)offset * (width/8);
1404                 bestMask = Mask >> (offset * (width/8) * 8);
1405                 bestWidth = width;
1406                 break;
1407               }
1408               newMask = newMask << width;
1409             }
1410           }
1411         }
1412         if (bestWidth) {
1413           MVT newVT = MVT::getIntegerVT(bestWidth);
1414           if (newVT.isRound()) {
1415             MVT PtrType = Lod->getOperand(1).getValueType();
1416             SDValue Ptr = Lod->getBasePtr();
1417             if (bestOffset != 0)
1418               Ptr = DAG.getNode(ISD::ADD, PtrType, Lod->getBasePtr(),
1419                                 DAG.getConstant(bestOffset, PtrType));
1420             unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1421             SDValue NewLoad = DAG.getLoad(newVT, Lod->getChain(), Ptr,
1422                                           Lod->getSrcValue(),
1423                                           Lod->getSrcValueOffset() + bestOffset,
1424                                           false, NewAlign);
1425             return DAG.getSetCC(VT, DAG.getNode(ISD::AND, newVT, NewLoad,
1426                                             DAG.getConstant(bestMask, newVT)),
1427                                     DAG.getConstant(0LL, newVT), Cond);
1428           }
1429         }
1430       }
1431
1432       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1433       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1434         unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1435
1436         // If the comparison constant has bits in the upper part, the
1437         // zero-extended value could never match.
1438         if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1439                                                 C1.getBitWidth() - InSize))) {
1440           switch (Cond) {
1441           case ISD::SETUGT:
1442           case ISD::SETUGE:
1443           case ISD::SETEQ: return DAG.getConstant(0, VT);
1444           case ISD::SETULT:
1445           case ISD::SETULE:
1446           case ISD::SETNE: return DAG.getConstant(1, VT);
1447           case ISD::SETGT:
1448           case ISD::SETGE:
1449             // True if the sign bit of C1 is set.
1450             return DAG.getConstant(C1.isNegative(), VT);
1451           case ISD::SETLT:
1452           case ISD::SETLE:
1453             // True if the sign bit of C1 isn't set.
1454             return DAG.getConstant(C1.isNonNegative(), VT);
1455           default:
1456             break;
1457           }
1458         }
1459
1460         // Otherwise, we can perform the comparison with the low bits.
1461         switch (Cond) {
1462         case ISD::SETEQ:
1463         case ISD::SETNE:
1464         case ISD::SETUGT:
1465         case ISD::SETUGE:
1466         case ISD::SETULT:
1467         case ISD::SETULE:
1468           return DAG.getSetCC(VT, N0.getOperand(0),
1469                           DAG.getConstant(APInt(C1).trunc(InSize),
1470                                           N0.getOperand(0).getValueType()),
1471                           Cond);
1472         default:
1473           break;   // todo, be more careful with signed comparisons
1474         }
1475       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1476                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1477         MVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1478         unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1479         MVT ExtDstTy = N0.getValueType();
1480         unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1481
1482         // If the extended part has any inconsistent bits, it cannot ever
1483         // compare equal.  In other words, they have to be all ones or all
1484         // zeros.
1485         APInt ExtBits =
1486           APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1487         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1488           return DAG.getConstant(Cond == ISD::SETNE, VT);
1489
1490         SDValue ZextOp;
1491         MVT Op0Ty = N0.getOperand(0).getValueType();
1492         if (Op0Ty == ExtSrcTy) {
1493           ZextOp = N0.getOperand(0);
1494         } else {
1495           APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1496           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
1497                                DAG.getConstant(Imm, Op0Ty));
1498         }
1499         if (!DCI.isCalledByLegalizer())
1500           DCI.AddToWorklist(ZextOp.getNode());
1501         // Otherwise, make this a use of a zext.
1502         return DAG.getSetCC(VT, ZextOp,
1503                             DAG.getConstant(C1 & APInt::getLowBitsSet(
1504                                                                ExtDstTyBits,
1505                                                                ExtSrcTyBits),
1506                                             ExtDstTy),
1507                             Cond);
1508       } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1509                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1510
1511         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1512         if (N0.getOpcode() == ISD::SETCC) {
1513           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1514           if (TrueWhenTrue)
1515             return N0;
1516
1517           // Invert the condition.
1518           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1519           CC = ISD::getSetCCInverse(CC,
1520                                    N0.getOperand(0).getValueType().isInteger());
1521           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
1522         }
1523
1524         if ((N0.getOpcode() == ISD::XOR ||
1525              (N0.getOpcode() == ISD::AND &&
1526               N0.getOperand(0).getOpcode() == ISD::XOR &&
1527               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1528             isa<ConstantSDNode>(N0.getOperand(1)) &&
1529             cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1530           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1531           // can only do this if the top bits are known zero.
1532           unsigned BitWidth = N0.getValueSizeInBits();
1533           if (DAG.MaskedValueIsZero(N0,
1534                                     APInt::getHighBitsSet(BitWidth,
1535                                                           BitWidth-1))) {
1536             // Okay, get the un-inverted input value.
1537             SDValue Val;
1538             if (N0.getOpcode() == ISD::XOR)
1539               Val = N0.getOperand(0);
1540             else {
1541               assert(N0.getOpcode() == ISD::AND &&
1542                      N0.getOperand(0).getOpcode() == ISD::XOR);
1543               // ((X^1)&1)^1 -> X & 1
1544               Val = DAG.getNode(ISD::AND, N0.getValueType(),
1545                                 N0.getOperand(0).getOperand(0),
1546                                 N0.getOperand(1));
1547             }
1548             return DAG.getSetCC(VT, Val, N1,
1549                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1550           }
1551         }
1552       }
1553
1554       APInt MinVal, MaxVal;
1555       unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1556       if (ISD::isSignedIntSetCC(Cond)) {
1557         MinVal = APInt::getSignedMinValue(OperandBitSize);
1558         MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1559       } else {
1560         MinVal = APInt::getMinValue(OperandBitSize);
1561         MaxVal = APInt::getMaxValue(OperandBitSize);
1562       }
1563
1564       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1565       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1566         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1567         // X >= C0 --> X > (C0-1)
1568         return DAG.getSetCC(VT, N0, DAG.getConstant(C1-1, N1.getValueType()),
1569                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1570       }
1571
1572       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1573         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1574         // X <= C0 --> X < (C0+1)
1575         return DAG.getSetCC(VT, N0, DAG.getConstant(C1+1, N1.getValueType()),
1576                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1577       }
1578
1579       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1580         return DAG.getConstant(0, VT);      // X < MIN --> false
1581       if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1582         return DAG.getConstant(1, VT);      // X >= MIN --> true
1583       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1584         return DAG.getConstant(0, VT);      // X > MAX --> false
1585       if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1586         return DAG.getConstant(1, VT);      // X <= MAX --> true
1587
1588       // Canonicalize setgt X, Min --> setne X, Min
1589       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1590         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1591       // Canonicalize setlt X, Max --> setne X, Max
1592       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1593         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1594
1595       // If we have setult X, 1, turn it into seteq X, 0
1596       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1597         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
1598                         ISD::SETEQ);
1599       // If we have setugt X, Max-1, turn it into seteq X, Max
1600       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1601         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
1602                         ISD::SETEQ);
1603
1604       // If we have "setcc X, C0", check to see if we can shrink the immediate
1605       // by changing cc.
1606
1607       // SETUGT X, SINTMAX  -> SETLT X, 0
1608       if (Cond == ISD::SETUGT &&
1609           C1 == APInt::getSignedMaxValue(OperandBitSize))
1610         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
1611                             ISD::SETLT);
1612
1613       // SETULT X, SINTMIN  -> SETGT X, -1
1614       if (Cond == ISD::SETULT &&
1615           C1 == APInt::getSignedMinValue(OperandBitSize)) {
1616         SDValue ConstMinusOne =
1617             DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1618                             N1.getValueType());
1619         return DAG.getSetCC(VT, N0, ConstMinusOne, ISD::SETGT);
1620       }
1621
1622       // Fold bit comparisons when we can.
1623       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1624           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1625         if (ConstantSDNode *AndRHS =
1626                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1627           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1628             // Perform the xform if the AND RHS is a single bit.
1629             if (isPowerOf2_64(AndRHS->getZExtValue())) {
1630               return DAG.getNode(ISD::SRL, VT, N0,
1631                              DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1632                                              getShiftAmountTy()));
1633             }
1634           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1635             // (X & 8) == 8  -->  (X & 8) >> 3
1636             // Perform the xform if C1 is a single bit.
1637             if (C1.isPowerOf2()) {
1638               return DAG.getNode(ISD::SRL, VT, N0,
1639                           DAG.getConstant(C1.logBase2(), getShiftAmountTy()));
1640             }
1641           }
1642         }
1643     }
1644   } else if (isa<ConstantSDNode>(N0.getNode())) {
1645       // Ensure that the constant occurs on the RHS.
1646     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1647   }
1648
1649   if (isa<ConstantFPSDNode>(N0.getNode())) {
1650     // Constant fold or commute setcc.
1651     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond);
1652     if (O.getNode()) return O;
1653   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1654     // If the RHS of an FP comparison is a constant, simplify it away in
1655     // some cases.
1656     if (CFP->getValueAPF().isNaN()) {
1657       // If an operand is known to be a nan, we can fold it.
1658       switch (ISD::getUnorderedFlavor(Cond)) {
1659       default: assert(0 && "Unknown flavor!");
1660       case 0:  // Known false.
1661         return DAG.getConstant(0, VT);
1662       case 1:  // Known true.
1663         return DAG.getConstant(1, VT);
1664       case 2:  // Undefined.
1665         return DAG.getNode(ISD::UNDEF, VT);
1666       }
1667     }
1668
1669     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1670     // constant if knowing that the operand is non-nan is enough.  We prefer to
1671     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1672     // materialize 0.0.
1673     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1674       return DAG.getSetCC(VT, N0, N0, Cond);
1675   }
1676
1677   if (N0 == N1) {
1678     // We can always fold X == X for integer setcc's.
1679     if (N0.getValueType().isInteger())
1680       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1681     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1682     if (UOF == 2)   // FP operators that are undefined on NaNs.
1683       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1684     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1685       return DAG.getConstant(UOF, VT);
1686     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1687     // if it is not already.
1688     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1689     if (NewCond != Cond)
1690       return DAG.getSetCC(VT, N0, N1, NewCond);
1691   }
1692
1693   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1694       N0.getValueType().isInteger()) {
1695     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1696         N0.getOpcode() == ISD::XOR) {
1697       // Simplify (X+Y) == (X+Z) -->  Y == Z
1698       if (N0.getOpcode() == N1.getOpcode()) {
1699         if (N0.getOperand(0) == N1.getOperand(0))
1700           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
1701         if (N0.getOperand(1) == N1.getOperand(1))
1702           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
1703         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1704           // If X op Y == Y op X, try other combinations.
1705           if (N0.getOperand(0) == N1.getOperand(1))
1706             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
1707           if (N0.getOperand(1) == N1.getOperand(0))
1708             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
1709         }
1710       }
1711
1712       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1713         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1714           // Turn (X+C1) == C2 --> X == C2-C1
1715           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1716             return DAG.getSetCC(VT, N0.getOperand(0),
1717                                 DAG.getConstant(RHSC->getAPIntValue()-
1718                                                 LHSR->getAPIntValue(),
1719                                 N0.getValueType()), Cond);
1720           }
1721
1722           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1723           if (N0.getOpcode() == ISD::XOR)
1724             // If we know that all of the inverted bits are zero, don't bother
1725             // performing the inversion.
1726             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1727               return
1728                 DAG.getSetCC(VT, N0.getOperand(0),
1729                              DAG.getConstant(LHSR->getAPIntValue() ^
1730                                                RHSC->getAPIntValue(),
1731                                              N0.getValueType()),
1732                              Cond);
1733         }
1734
1735         // Turn (C1-X) == C2 --> X == C1-C2
1736         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1737           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1738             return
1739               DAG.getSetCC(VT, N0.getOperand(1),
1740                            DAG.getConstant(SUBC->getAPIntValue() -
1741                                              RHSC->getAPIntValue(),
1742                                            N0.getValueType()),
1743                            Cond);
1744           }
1745         }
1746       }
1747
1748       // Simplify (X+Z) == X -->  Z == 0
1749       if (N0.getOperand(0) == N1)
1750         return DAG.getSetCC(VT, N0.getOperand(1),
1751                         DAG.getConstant(0, N0.getValueType()), Cond);
1752       if (N0.getOperand(1) == N1) {
1753         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1754           return DAG.getSetCC(VT, N0.getOperand(0),
1755                           DAG.getConstant(0, N0.getValueType()), Cond);
1756         else if (N0.getNode()->hasOneUse()) {
1757           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1758           // (Z-X) == X  --> Z == X<<1
1759           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(),
1760                                      N1,
1761                                      DAG.getConstant(1, getShiftAmountTy()));
1762           if (!DCI.isCalledByLegalizer())
1763             DCI.AddToWorklist(SH.getNode());
1764           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
1765         }
1766       }
1767     }
1768
1769     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1770         N1.getOpcode() == ISD::XOR) {
1771       // Simplify  X == (X+Z) -->  Z == 0
1772       if (N1.getOperand(0) == N0) {
1773         return DAG.getSetCC(VT, N1.getOperand(1),
1774                         DAG.getConstant(0, N1.getValueType()), Cond);
1775       } else if (N1.getOperand(1) == N0) {
1776         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
1777           return DAG.getSetCC(VT, N1.getOperand(0),
1778                           DAG.getConstant(0, N1.getValueType()), Cond);
1779         } else if (N1.getNode()->hasOneUse()) {
1780           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1781           // X == (Z-X)  --> X<<1 == Z
1782           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
1783                                      DAG.getConstant(1, getShiftAmountTy()));
1784           if (!DCI.isCalledByLegalizer())
1785             DCI.AddToWorklist(SH.getNode());
1786           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
1787         }
1788       }
1789     }
1790   }
1791
1792   // Fold away ALL boolean setcc's.
1793   SDValue Temp;
1794   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1795     switch (Cond) {
1796     default: assert(0 && "Unknown integer setcc!");
1797     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
1798       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1799       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
1800       if (!DCI.isCalledByLegalizer())
1801         DCI.AddToWorklist(Temp.getNode());
1802       break;
1803     case ISD::SETNE:  // X != Y   -->  (X^Y)
1804       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1805       break;
1806     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1807     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1808       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1809       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
1810       if (!DCI.isCalledByLegalizer())
1811         DCI.AddToWorklist(Temp.getNode());
1812       break;
1813     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
1814     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
1815       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1816       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
1817       if (!DCI.isCalledByLegalizer())
1818         DCI.AddToWorklist(Temp.getNode());
1819       break;
1820     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
1821     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
1822       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1823       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
1824       if (!DCI.isCalledByLegalizer())
1825         DCI.AddToWorklist(Temp.getNode());
1826       break;
1827     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
1828     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
1829       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1830       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
1831       break;
1832     }
1833     if (VT != MVT::i1) {
1834       if (!DCI.isCalledByLegalizer())
1835         DCI.AddToWorklist(N0.getNode());
1836       // FIXME: If running after legalize, we probably can't do this.
1837       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1838     }
1839     return N0;
1840   }
1841
1842   // Could not fold it.
1843   return SDValue();
1844 }
1845
1846 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1847 /// node is a GlobalAddress + offset.
1848 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
1849                                     int64_t &Offset) const {
1850   if (isa<GlobalAddressSDNode>(N)) {
1851     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1852     GA = GASD->getGlobal();
1853     Offset += GASD->getOffset();
1854     return true;
1855   }
1856
1857   if (N->getOpcode() == ISD::ADD) {
1858     SDValue N1 = N->getOperand(0);
1859     SDValue N2 = N->getOperand(1);
1860     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1861       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1862       if (V) {
1863         Offset += V->getSExtValue();
1864         return true;
1865       }
1866     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1867       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1868       if (V) {
1869         Offset += V->getSExtValue();
1870         return true;
1871       }
1872     }
1873   }
1874   return false;
1875 }
1876
1877
1878 /// isConsecutiveLoad - Return true if LD (which must be a LoadSDNode) is
1879 /// loading 'Bytes' bytes from a location that is 'Dist' units away from the
1880 /// location that the 'Base' load is loading from.
1881 bool TargetLowering::isConsecutiveLoad(SDNode *LD, SDNode *Base,
1882                                        unsigned Bytes, int Dist,
1883                                        const MachineFrameInfo *MFI) const {
1884   if (LD->getOperand(0).getNode() != Base->getOperand(0).getNode())
1885     return false;
1886   MVT VT = LD->getValueType(0);
1887   if (VT.getSizeInBits() / 8 != Bytes)
1888     return false;
1889
1890   SDValue Loc = LD->getOperand(1);
1891   SDValue BaseLoc = Base->getOperand(1);
1892   if (Loc.getOpcode() == ISD::FrameIndex) {
1893     if (BaseLoc.getOpcode() != ISD::FrameIndex)
1894       return false;
1895     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
1896     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
1897     int FS  = MFI->getObjectSize(FI);
1898     int BFS = MFI->getObjectSize(BFI);
1899     if (FS != BFS || FS != (int)Bytes) return false;
1900     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
1901   }
1902
1903   GlobalValue *GV1 = NULL;
1904   GlobalValue *GV2 = NULL;
1905   int64_t Offset1 = 0;
1906   int64_t Offset2 = 0;
1907   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
1908   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
1909   if (isGA1 && isGA2 && GV1 == GV2)
1910     return Offset1 == (Offset2 + Dist*Bytes);
1911   return false;
1912 }
1913
1914
1915 SDValue TargetLowering::
1916 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1917   // Default implementation: no optimization.
1918   return SDValue();
1919 }
1920
1921 //===----------------------------------------------------------------------===//
1922 //  Inline Assembler Implementation Methods
1923 //===----------------------------------------------------------------------===//
1924
1925
1926 TargetLowering::ConstraintType
1927 TargetLowering::getConstraintType(const std::string &Constraint) const {
1928   // FIXME: lots more standard ones to handle.
1929   if (Constraint.size() == 1) {
1930     switch (Constraint[0]) {
1931     default: break;
1932     case 'r': return C_RegisterClass;
1933     case 'm':    // memory
1934     case 'o':    // offsetable
1935     case 'V':    // not offsetable
1936       return C_Memory;
1937     case 'i':    // Simple Integer or Relocatable Constant
1938     case 'n':    // Simple Integer
1939     case 's':    // Relocatable Constant
1940     case 'X':    // Allow ANY value.
1941     case 'I':    // Target registers.
1942     case 'J':
1943     case 'K':
1944     case 'L':
1945     case 'M':
1946     case 'N':
1947     case 'O':
1948     case 'P':
1949       return C_Other;
1950     }
1951   }
1952
1953   if (Constraint.size() > 1 && Constraint[0] == '{' &&
1954       Constraint[Constraint.size()-1] == '}')
1955     return C_Register;
1956   return C_Unknown;
1957 }
1958
1959 /// LowerXConstraint - try to replace an X constraint, which matches anything,
1960 /// with another that has more specific requirements based on the type of the
1961 /// corresponding operand.
1962 const char *TargetLowering::LowerXConstraint(MVT ConstraintVT) const{
1963   if (ConstraintVT.isInteger())
1964     return "r";
1965   if (ConstraintVT.isFloatingPoint())
1966     return "f";      // works for many targets
1967   return 0;
1968 }
1969
1970 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
1971 /// vector.  If it is invalid, don't add anything to Ops.
1972 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
1973                                                   char ConstraintLetter,
1974                                                   bool hasMemory,
1975                                                   std::vector<SDValue> &Ops,
1976                                                   SelectionDAG &DAG) const {
1977   switch (ConstraintLetter) {
1978   default: break;
1979   case 'X':     // Allows any operand; labels (basic block) use this.
1980     if (Op.getOpcode() == ISD::BasicBlock) {
1981       Ops.push_back(Op);
1982       return;
1983     }
1984     // fall through
1985   case 'i':    // Simple Integer or Relocatable Constant
1986   case 'n':    // Simple Integer
1987   case 's': {  // Relocatable Constant
1988     // These operands are interested in values of the form (GV+C), where C may
1989     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
1990     // is possible and fine if either GV or C are missing.
1991     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1992     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
1993
1994     // If we have "(add GV, C)", pull out GV/C
1995     if (Op.getOpcode() == ISD::ADD) {
1996       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1997       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
1998       if (C == 0 || GA == 0) {
1999         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2000         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2001       }
2002       if (C == 0 || GA == 0)
2003         C = 0, GA = 0;
2004     }
2005
2006     // If we find a valid operand, map to the TargetXXX version so that the
2007     // value itself doesn't get selected.
2008     if (GA) {   // Either &GV   or   &GV+C
2009       if (ConstraintLetter != 'n') {
2010         int64_t Offs = GA->getOffset();
2011         if (C) Offs += C->getZExtValue();
2012         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2013                                                  Op.getValueType(), Offs));
2014         return;
2015       }
2016     }
2017     if (C) {   // just C, no GV.
2018       // Simple constants are not allowed for 's'.
2019       if (ConstraintLetter != 's') {
2020         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue(),
2021                                             Op.getValueType()));
2022         return;
2023       }
2024     }
2025     break;
2026   }
2027   }
2028 }
2029
2030 std::vector<unsigned> TargetLowering::
2031 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2032                                   MVT VT) const {
2033   return std::vector<unsigned>();
2034 }
2035
2036
2037 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2038 getRegForInlineAsmConstraint(const std::string &Constraint,
2039                              MVT VT) const {
2040   if (Constraint[0] != '{')
2041     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2042   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2043
2044   // Remove the braces from around the name.
2045   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
2046
2047   // Figure out which register class contains this reg.
2048   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2049   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2050        E = RI->regclass_end(); RCI != E; ++RCI) {
2051     const TargetRegisterClass *RC = *RCI;
2052
2053     // If none of the the value types for this register class are valid, we
2054     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2055     bool isLegal = false;
2056     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2057          I != E; ++I) {
2058       if (isTypeLegal(*I)) {
2059         isLegal = true;
2060         break;
2061       }
2062     }
2063
2064     if (!isLegal) continue;
2065
2066     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2067          I != E; ++I) {
2068       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
2069         return std::make_pair(*I, RC);
2070     }
2071   }
2072
2073   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2074 }
2075
2076 //===----------------------------------------------------------------------===//
2077 // Constraint Selection.
2078
2079 /// isMatchingInputConstraint - Return true of this is an input operand that is
2080 /// a matching constraint like "4".
2081 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2082   assert(!ConstraintCode.empty() && "No known constraint!");
2083   return isdigit(ConstraintCode[0]);
2084 }
2085
2086 /// getMatchedOperand - If this is an input matching constraint, this method
2087 /// returns the output operand it matches.
2088 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2089   assert(!ConstraintCode.empty() && "No known constraint!");
2090   return atoi(ConstraintCode.c_str());
2091 }
2092
2093
2094 /// getConstraintGenerality - Return an integer indicating how general CT
2095 /// is.
2096 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2097   switch (CT) {
2098   default: assert(0 && "Unknown constraint type!");
2099   case TargetLowering::C_Other:
2100   case TargetLowering::C_Unknown:
2101     return 0;
2102   case TargetLowering::C_Register:
2103     return 1;
2104   case TargetLowering::C_RegisterClass:
2105     return 2;
2106   case TargetLowering::C_Memory:
2107     return 3;
2108   }
2109 }
2110
2111 /// ChooseConstraint - If there are multiple different constraints that we
2112 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2113 /// This is somewhat tricky: constraints fall into four classes:
2114 ///    Other         -> immediates and magic values
2115 ///    Register      -> one specific register
2116 ///    RegisterClass -> a group of regs
2117 ///    Memory        -> memory
2118 /// Ideally, we would pick the most specific constraint possible: if we have
2119 /// something that fits into a register, we would pick it.  The problem here
2120 /// is that if we have something that could either be in a register or in
2121 /// memory that use of the register could cause selection of *other*
2122 /// operands to fail: they might only succeed if we pick memory.  Because of
2123 /// this the heuristic we use is:
2124 ///
2125 ///  1) If there is an 'other' constraint, and if the operand is valid for
2126 ///     that constraint, use it.  This makes us take advantage of 'i'
2127 ///     constraints when available.
2128 ///  2) Otherwise, pick the most general constraint present.  This prefers
2129 ///     'm' over 'r', for example.
2130 ///
2131 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2132                              bool hasMemory,  const TargetLowering &TLI,
2133                              SDValue Op, SelectionDAG *DAG) {
2134   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2135   unsigned BestIdx = 0;
2136   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2137   int BestGenerality = -1;
2138
2139   // Loop over the options, keeping track of the most general one.
2140   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2141     TargetLowering::ConstraintType CType =
2142       TLI.getConstraintType(OpInfo.Codes[i]);
2143
2144     // If this is an 'other' constraint, see if the operand is valid for it.
2145     // For example, on X86 we might have an 'rI' constraint.  If the operand
2146     // is an integer in the range [0..31] we want to use I (saving a load
2147     // of a register), otherwise we must use 'r'.
2148     if (CType == TargetLowering::C_Other && Op.getNode()) {
2149       assert(OpInfo.Codes[i].size() == 1 &&
2150              "Unhandled multi-letter 'other' constraint");
2151       std::vector<SDValue> ResultOps;
2152       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2153                                        ResultOps, *DAG);
2154       if (!ResultOps.empty()) {
2155         BestType = CType;
2156         BestIdx = i;
2157         break;
2158       }
2159     }
2160
2161     // This constraint letter is more general than the previous one, use it.
2162     int Generality = getConstraintGenerality(CType);
2163     if (Generality > BestGenerality) {
2164       BestType = CType;
2165       BestIdx = i;
2166       BestGenerality = Generality;
2167     }
2168   }
2169
2170   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2171   OpInfo.ConstraintType = BestType;
2172 }
2173
2174 /// ComputeConstraintToUse - Determines the constraint code and constraint
2175 /// type to use for the specific AsmOperandInfo, setting
2176 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2177 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2178                                             SDValue Op,
2179                                             bool hasMemory,
2180                                             SelectionDAG *DAG) const {
2181   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2182
2183   // Single-letter constraints ('r') are very common.
2184   if (OpInfo.Codes.size() == 1) {
2185     OpInfo.ConstraintCode = OpInfo.Codes[0];
2186     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2187   } else {
2188     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2189   }
2190
2191   // 'X' matches anything.
2192   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2193     // Labels and constants are handled elsewhere ('X' is the only thing
2194     // that matches labels).
2195     if (isa<BasicBlock>(OpInfo.CallOperandVal) ||
2196         isa<ConstantInt>(OpInfo.CallOperandVal))
2197       return;
2198
2199     // Otherwise, try to resolve it to something we know about by looking at
2200     // the actual operand type.
2201     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2202       OpInfo.ConstraintCode = Repl;
2203       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2204     }
2205   }
2206 }
2207
2208 //===----------------------------------------------------------------------===//
2209 //  Loop Strength Reduction hooks
2210 //===----------------------------------------------------------------------===//
2211
2212 /// isLegalAddressingMode - Return true if the addressing mode represented
2213 /// by AM is legal for this target, for a load/store of the specified type.
2214 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2215                                            const Type *Ty) const {
2216   // The default implementation of this implements a conservative RISCy, r+r and
2217   // r+i addr mode.
2218
2219   // Allows a sign-extended 16-bit immediate field.
2220   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2221     return false;
2222
2223   // No global is ever allowed as a base.
2224   if (AM.BaseGV)
2225     return false;
2226
2227   // Only support r+r,
2228   switch (AM.Scale) {
2229   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2230     break;
2231   case 1:
2232     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2233       return false;
2234     // Otherwise we have r+r or r+i.
2235     break;
2236   case 2:
2237     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2238       return false;
2239     // Allow 2*r as r+r.
2240     break;
2241   }
2242
2243   return true;
2244 }
2245
2246 struct mu {
2247   APInt m;     // magic number
2248   bool a;      // add indicator
2249   unsigned s;  // shift amount
2250 };
2251
2252 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2253 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2254 static mu magicu(const APInt& d) {
2255   unsigned p;
2256   APInt nc, delta, q1, r1, q2, r2;
2257   struct mu magu;
2258   magu.a = 0;               // initialize "add" indicator
2259   APInt allOnes = APInt::getAllOnesValue(d.getBitWidth());
2260   APInt signedMin = APInt::getSignedMinValue(d.getBitWidth());
2261   APInt signedMax = APInt::getSignedMaxValue(d.getBitWidth());
2262
2263   nc = allOnes - (-d).urem(d);
2264   p = d.getBitWidth() - 1;  // initialize p
2265   q1 = signedMin.udiv(nc);  // initialize q1 = 2p/nc
2266   r1 = signedMin - q1*nc;   // initialize r1 = rem(2p,nc)
2267   q2 = signedMax.udiv(d);   // initialize q2 = (2p-1)/d
2268   r2 = signedMax - q2*d;    // initialize r2 = rem((2p-1),d)
2269   do {
2270     p = p + 1;
2271     if (r1.uge(nc - r1)) {
2272       q1 = q1 + q1 + 1;  // update q1
2273       r1 = r1 + r1 - nc; // update r1
2274     }
2275     else {
2276       q1 = q1+q1; // update q1
2277       r1 = r1+r1; // update r1
2278     }
2279     if ((r2 + 1).uge(d - r2)) {
2280       if (q2.uge(signedMax)) magu.a = 1;
2281       q2 = q2+q2 + 1;     // update q2
2282       r2 = r2+r2 + 1 - d; // update r2
2283     }
2284     else {
2285       if (q2.uge(signedMin)) magu.a = 1;
2286       q2 = q2+q2;     // update q2
2287       r2 = r2+r2 + 1; // update r2
2288     }
2289     delta = d - 1 - r2;
2290   } while (p < d.getBitWidth()*2 &&
2291            (q1.ult(delta) || (q1 == delta && r1 == 0)));
2292   magu.m = q2 + 1; // resulting magic number
2293   magu.s = p - d.getBitWidth();  // resulting shift
2294   return magu;
2295 }
2296
2297 // Magic for divide replacement
2298 struct ms {
2299   APInt m;  // magic number
2300   unsigned s;  // shift amount
2301 };
2302
2303 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2304 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2305 /// or -1.
2306 static ms magic(const APInt& d) {
2307   unsigned p;
2308   APInt ad, anc, delta, q1, r1, q2, r2, t;
2309   APInt allOnes = APInt::getAllOnesValue(d.getBitWidth());
2310   APInt signedMin = APInt::getSignedMinValue(d.getBitWidth());
2311   APInt signedMax = APInt::getSignedMaxValue(d.getBitWidth());
2312   struct ms mag;
2313
2314   ad = d.abs();
2315   t = signedMin + (d.lshr(d.getBitWidth() - 1));
2316   anc = t - 1 - t.urem(ad);   // absolute value of nc
2317   p = d.getBitWidth() - 1;    // initialize p
2318   q1 = signedMin.udiv(anc);   // initialize q1 = 2p/abs(nc)
2319   r1 = signedMin - q1*anc;    // initialize r1 = rem(2p,abs(nc))
2320   q2 = signedMin.udiv(ad);    // initialize q2 = 2p/abs(d)
2321   r2 = signedMin - q2*ad;     // initialize r2 = rem(2p,abs(d))
2322   do {
2323     p = p + 1;
2324     q1 = q1<<1;          // update q1 = 2p/abs(nc)
2325     r1 = r1<<1;          // update r1 = rem(2p/abs(nc))
2326     if (r1.uge(anc)) {  // must be unsigned comparison
2327       q1 = q1 + 1;
2328       r1 = r1 - anc;
2329     }
2330     q2 = q2<<1;          // update q2 = 2p/abs(d)
2331     r2 = r2<<1;          // update r2 = rem(2p/abs(d))
2332     if (r2.uge(ad)) {   // must be unsigned comparison
2333       q2 = q2 + 1;
2334       r2 = r2 - ad;
2335     }
2336     delta = ad - r2;
2337   } while (q1.ule(delta) || (q1 == delta && r1 == 0));
2338
2339   mag.m = q2 + 1;
2340   if (d.isNegative()) mag.m = -mag.m;   // resulting magic number
2341   mag.s = p - d.getBitWidth();          // resulting shift
2342   return mag;
2343 }
2344
2345 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2346 /// return a DAG expression to select that will generate the same value by
2347 /// multiplying by a magic number.  See:
2348 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2349 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2350                                   std::vector<SDNode*>* Created) const {
2351   MVT VT = N->getValueType(0);
2352
2353   // Check to see if we can do this.
2354   // FIXME: We should be more aggressive here.
2355   if (!isTypeLegal(VT))
2356     return SDValue();
2357
2358   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2359   ms magics = magic(d);
2360
2361   // Multiply the numerator (operand 0) by the magic value
2362   // FIXME: We should support doing a MUL in a wider type
2363   SDValue Q;
2364   if (isOperationLegal(ISD::MULHS, VT))
2365     Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
2366                     DAG.getConstant(magics.m, VT));
2367   else if (isOperationLegal(ISD::SMUL_LOHI, VT))
2368     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(VT, VT),
2369                               N->getOperand(0),
2370                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2371   else
2372     return SDValue();       // No mulhs or equvialent
2373   // If d > 0 and m < 0, add the numerator
2374   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2375     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
2376     if (Created)
2377       Created->push_back(Q.getNode());
2378   }
2379   // If d < 0 and m > 0, subtract the numerator.
2380   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2381     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
2382     if (Created)
2383       Created->push_back(Q.getNode());
2384   }
2385   // Shift right algebraic if shift value is nonzero
2386   if (magics.s > 0) {
2387     Q = DAG.getNode(ISD::SRA, VT, Q,
2388                     DAG.getConstant(magics.s, getShiftAmountTy()));
2389     if (Created)
2390       Created->push_back(Q.getNode());
2391   }
2392   // Extract the sign bit and add it to the quotient
2393   SDValue T =
2394     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2395                                                  getShiftAmountTy()));
2396   if (Created)
2397     Created->push_back(T.getNode());
2398   return DAG.getNode(ISD::ADD, VT, Q, T);
2399 }
2400
2401 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2402 /// return a DAG expression to select that will generate the same value by
2403 /// multiplying by a magic number.  See:
2404 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2405 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2406                                   std::vector<SDNode*>* Created) const {
2407   MVT VT = N->getValueType(0);
2408
2409   // Check to see if we can do this.
2410   // FIXME: We should be more aggressive here.
2411   if (!isTypeLegal(VT))
2412     return SDValue();
2413
2414   // FIXME: We should use a narrower constant when the upper
2415   // bits are known to be zero.
2416   ConstantSDNode *N1C = cast<ConstantSDNode>(N->getOperand(1));
2417   mu magics = magicu(N1C->getAPIntValue());
2418
2419   // Multiply the numerator (operand 0) by the magic value
2420   // FIXME: We should support doing a MUL in a wider type
2421   SDValue Q;
2422   if (isOperationLegal(ISD::MULHU, VT))
2423     Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
2424                     DAG.getConstant(magics.m, VT));
2425   else if (isOperationLegal(ISD::UMUL_LOHI, VT))
2426     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(VT, VT),
2427                               N->getOperand(0),
2428                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2429   else
2430     return SDValue();       // No mulhu or equvialent
2431   if (Created)
2432     Created->push_back(Q.getNode());
2433
2434   if (magics.a == 0) {
2435     assert(magics.s < N1C->getAPIntValue().getBitWidth() &&
2436            "We shouldn't generate an undefined shift!");
2437     return DAG.getNode(ISD::SRL, VT, Q,
2438                        DAG.getConstant(magics.s, getShiftAmountTy()));
2439   } else {
2440     SDValue NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
2441     if (Created)
2442       Created->push_back(NPQ.getNode());
2443     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
2444                       DAG.getConstant(1, getShiftAmountTy()));
2445     if (Created)
2446       Created->push_back(NPQ.getNode());
2447     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
2448     if (Created)
2449       Created->push_back(NPQ.getNode());
2450     return DAG.getNode(ISD::SRL, VT, NPQ,
2451                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2452   }
2453 }