lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/MC/MCAsmInfo.h"
  16 #include "llvm/MC/MCExpr.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetLoweringObjectFile.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/Target/TargetSubtarget.h"
  22 #include "llvm/GlobalVariable.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/ADT/STLExtras.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 using namespace llvm;
  32
  33 namespace llvm {
  34 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  35   bool isLocal = GV->hasLocalLinkage();
  36   bool isDeclaration = GV->isDeclaration();
  37   // FIXME: what should we do for protected and internal visibility?
  38   // For variables, is internal different from hidden?
  39   bool isHidden = GV->hasHiddenVisibility();
  40
  41   if (reloc == Reloc::PIC_) {
  42     if (isLocal || isHidden)
  43       return TLSModel::LocalDynamic;
  44     else
  45       return TLSModel::GeneralDynamic;
  46   } else {
  47     if (!isDeclaration || isHidden)
  48       return TLSModel::LocalExec;
  49     else
  50       return TLSModel::InitialExec;
  51   }
  52 }
  53 }
  54
  55 /// InitLibcallNames - Set default libcall names.
  56 ///
  57 static void InitLibcallNames(const char **Names) {
  58   Names[RTLIB::SHL_I16] = "__ashlhi3";
  59   Names[RTLIB::SHL_I32] = "__ashlsi3";
  60   Names[RTLIB::SHL_I64] = "__ashldi3";
  61   Names[RTLIB::SHL_I128] = "__ashlti3";
  62   Names[RTLIB::SRL_I16] = "__lshrhi3";
  63   Names[RTLIB::SRL_I32] = "__lshrsi3";
  64   Names[RTLIB::SRL_I64] = "__lshrdi3";
  65   Names[RTLIB::SRL_I128] = "__lshrti3";
  66   Names[RTLIB::SRA_I16] = "__ashrhi3";
  67   Names[RTLIB::SRA_I32] = "__ashrsi3";
  68   Names[RTLIB::SRA_I64] = "__ashrdi3";
  69   Names[RTLIB::SRA_I128] = "__ashrti3";
  70   Names[RTLIB::MUL_I8] = "__mulqi3";
  71   Names[RTLIB::MUL_I16] = "__mulhi3";
  72   Names[RTLIB::MUL_I32] = "__mulsi3";
  73   Names[RTLIB::MUL_I64] = "__muldi3";
  74   Names[RTLIB::MUL_I128] = "__multi3";
  75   Names[RTLIB::SDIV_I8] = "__divqi3";
  76   Names[RTLIB::SDIV_I16] = "__divhi3";
  77   Names[RTLIB::SDIV_I32] = "__divsi3";
  78   Names[RTLIB::SDIV_I64] = "__divdi3";
  79   Names[RTLIB::SDIV_I128] = "__divti3";
  80   Names[RTLIB::UDIV_I8] = "__udivqi3";
  81   Names[RTLIB::UDIV_I16] = "__udivhi3";
  82   Names[RTLIB::UDIV_I32] = "__udivsi3";
  83   Names[RTLIB::UDIV_I64] = "__udivdi3";
  84   Names[RTLIB::UDIV_I128] = "__udivti3";
  85   Names[RTLIB::SREM_I8] = "__modqi3";
  86   Names[RTLIB::SREM_I16] = "__modhi3";
  87   Names[RTLIB::SREM_I32] = "__modsi3";
  88   Names[RTLIB::SREM_I64] = "__moddi3";
  89   Names[RTLIB::SREM_I128] = "__modti3";
  90   Names[RTLIB::UREM_I8] = "__umodqi3";
  91   Names[RTLIB::UREM_I16] = "__umodhi3";
  92   Names[RTLIB::UREM_I32] = "__umodsi3";
  93   Names[RTLIB::UREM_I64] = "__umoddi3";
  94   Names[RTLIB::UREM_I128] = "__umodti3";
  95   Names[RTLIB::NEG_I32] = "__negsi2";
  96   Names[RTLIB::NEG_I64] = "__negdi2";
  97   Names[RTLIB::ADD_F32] = "__addsf3";
  98   Names[RTLIB::ADD_F64] = "__adddf3";
  99   Names[RTLIB::ADD_F80] = "__addxf3";
 100   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
 101   Names[RTLIB::SUB_F32] = "__subsf3";
 102   Names[RTLIB::SUB_F64] = "__subdf3";
 103   Names[RTLIB::SUB_F80] = "__subxf3";
 104   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
 105   Names[RTLIB::MUL_F32] = "__mulsf3";
 106   Names[RTLIB::MUL_F64] = "__muldf3";
 107   Names[RTLIB::MUL_F80] = "__mulxf3";
 108   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 109   Names[RTLIB::DIV_F32] = "__divsf3";
 110   Names[RTLIB::DIV_F64] = "__divdf3";
 111   Names[RTLIB::DIV_F80] = "__divxf3";
 112   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 113   Names[RTLIB::REM_F32] = "fmodf";
 114   Names[RTLIB::REM_F64] = "fmod";
 115   Names[RTLIB::REM_F80] = "fmodl";
 116   Names[RTLIB::REM_PPCF128] = "fmodl";
 117   Names[RTLIB::POWI_F32] = "__powisf2";
 118   Names[RTLIB::POWI_F64] = "__powidf2";
 119   Names[RTLIB::POWI_F80] = "__powixf2";
 120   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 121   Names[RTLIB::SQRT_F32] = "sqrtf";
 122   Names[RTLIB::SQRT_F64] = "sqrt";
 123   Names[RTLIB::SQRT_F80] = "sqrtl";
 124   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 125   Names[RTLIB::LOG_F32] = "logf";
 126   Names[RTLIB::LOG_F64] = "log";
 127   Names[RTLIB::LOG_F80] = "logl";
 128   Names[RTLIB::LOG_PPCF128] = "logl";
 129   Names[RTLIB::LOG2_F32] = "log2f";
 130   Names[RTLIB::LOG2_F64] = "log2";
 131   Names[RTLIB::LOG2_F80] = "log2l";
 132   Names[RTLIB::LOG2_PPCF128] = "log2l";
 133   Names[RTLIB::LOG10_F32] = "log10f";
 134   Names[RTLIB::LOG10_F64] = "log10";
 135   Names[RTLIB::LOG10_F80] = "log10l";
 136   Names[RTLIB::LOG10_PPCF128] = "log10l";
 137   Names[RTLIB::EXP_F32] = "expf";
 138   Names[RTLIB::EXP_F64] = "exp";
 139   Names[RTLIB::EXP_F80] = "expl";
 140   Names[RTLIB::EXP_PPCF128] = "expl";
 141   Names[RTLIB::EXP2_F32] = "exp2f";
 142   Names[RTLIB::EXP2_F64] = "exp2";
 143   Names[RTLIB::EXP2_F80] = "exp2l";
 144   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 145   Names[RTLIB::SIN_F32] = "sinf";
 146   Names[RTLIB::SIN_F64] = "sin";
 147   Names[RTLIB::SIN_F80] = "sinl";
 148   Names[RTLIB::SIN_PPCF128] = "sinl";
 149   Names[RTLIB::COS_F32] = "cosf";
 150   Names[RTLIB::COS_F64] = "cos";
 151   Names[RTLIB::COS_F80] = "cosl";
 152   Names[RTLIB::COS_PPCF128] = "cosl";
 153   Names[RTLIB::POW_F32] = "powf";
 154   Names[RTLIB::POW_F64] = "pow";
 155   Names[RTLIB::POW_F80] = "powl";
 156   Names[RTLIB::POW_PPCF128] = "powl";
 157   Names[RTLIB::CEIL_F32] = "ceilf";
 158   Names[RTLIB::CEIL_F64] = "ceil";
 159   Names[RTLIB::CEIL_F80] = "ceill";
 160   Names[RTLIB::CEIL_PPCF128] = "ceill";
 161   Names[RTLIB::TRUNC_F32] = "truncf";
 162   Names[RTLIB::TRUNC_F64] = "trunc";
 163   Names[RTLIB::TRUNC_F80] = "truncl";
 164   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 165   Names[RTLIB::RINT_F32] = "rintf";
 166   Names[RTLIB::RINT_F64] = "rint";
 167   Names[RTLIB::RINT_F80] = "rintl";
 168   Names[RTLIB::RINT_PPCF128] = "rintl";
 169   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 170   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 171   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 172   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 173   Names[RTLIB::FLOOR_F32] = "floorf";
 174   Names[RTLIB::FLOOR_F64] = "floor";
 175   Names[RTLIB::FLOOR_F80] = "floorl";
 176   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 177   Names[RTLIB::COPYSIGN_F32] = "copysignf";
 178   Names[RTLIB::COPYSIGN_F64] = "copysign";
 179   Names[RTLIB::COPYSIGN_F80] = "copysignl";
 180   Names[RTLIB::COPYSIGN_PPCF128] = "copysignl";
 181   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 182   Names[RTLIB::FPEXT_F16_F32] = "__gnu_h2f_ieee";
 183   Names[RTLIB::FPROUND_F32_F16] = "__gnu_f2h_ieee";
 184   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 185   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 186   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 187   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 188   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 189   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfi8";
 190   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfi16";
 191   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 192   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 193   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 194   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 195   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 196   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 197   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 198   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 199   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 200   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 201   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 202   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 203   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfi8";
 204   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfi16";
 205   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 206   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 207   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 208   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 209   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 210   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 211   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 212   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 213   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 214   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 215   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 216   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 217   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 218   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 219   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 220   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 221   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 222   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 223   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 224   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 225   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 226   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 227   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 228   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 229   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 230   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 231   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 232   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 233   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 234   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 235   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 236   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 237   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 238   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 239   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 240   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 241   Names[RTLIB::OEQ_F32] = "__eqsf2";
 242   Names[RTLIB::OEQ_F64] = "__eqdf2";
 243   Names[RTLIB::UNE_F32] = "__nesf2";
 244   Names[RTLIB::UNE_F64] = "__nedf2";
 245   Names[RTLIB::OGE_F32] = "__gesf2";
 246   Names[RTLIB::OGE_F64] = "__gedf2";
 247   Names[RTLIB::OLT_F32] = "__ltsf2";
 248   Names[RTLIB::OLT_F64] = "__ltdf2";
 249   Names[RTLIB::OLE_F32] = "__lesf2";
 250   Names[RTLIB::OLE_F64] = "__ledf2";
 251   Names[RTLIB::OGT_F32] = "__gtsf2";
 252   Names[RTLIB::OGT_F64] = "__gtdf2";
 253   Names[RTLIB::UO_F32] = "__unordsf2";
 254   Names[RTLIB::UO_F64] = "__unorddf2";
 255   Names[RTLIB::O_F32] = "__unordsf2";
 256   Names[RTLIB::O_F64] = "__unorddf2";
 257   Names[RTLIB::MEMCPY] = "memcpy";
 258   Names[RTLIB::MEMMOVE] = "memmove";
 259   Names[RTLIB::MEMSET] = "memset";
 260   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 261 }
 262
 263 /// InitLibcallCallingConvs - Set default libcall CallingConvs.
 264 ///
 265 static void InitLibcallCallingConvs(CallingConv::ID *CCs) {
 266   for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 267     CCs[i] = CallingConv::C;
 268   }
 269 }
 270
 271 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 272 /// UNKNOWN_LIBCALL if there is none.
 273 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 274   if (OpVT == MVT::f32) {
 275     if (RetVT == MVT::f64)
 276       return FPEXT_F32_F64;
 277   }
 278
 279   return UNKNOWN_LIBCALL;
 280 }
 281
 282 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 283 /// UNKNOWN_LIBCALL if there is none.
 284 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 285   if (RetVT == MVT::f32) {
 286     if (OpVT == MVT::f64)
 287       return FPROUND_F64_F32;
 288     if (OpVT == MVT::f80)
 289       return FPROUND_F80_F32;
 290     if (OpVT == MVT::ppcf128)
 291       return FPROUND_PPCF128_F32;
 292   } else if (RetVT == MVT::f64) {
 293     if (OpVT == MVT::f80)
 294       return FPROUND_F80_F64;
 295     if (OpVT == MVT::ppcf128)
 296       return FPROUND_PPCF128_F64;
 297   }
 298
 299   return UNKNOWN_LIBCALL;
 300 }
 301
 302 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 303 /// UNKNOWN_LIBCALL if there is none.
 304 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 305   if (OpVT == MVT::f32) {
 306     if (RetVT == MVT::i8)
 307       return FPTOSINT_F32_I8;
 308     if (RetVT == MVT::i16)
 309       return FPTOSINT_F32_I16;
 310     if (RetVT == MVT::i32)
 311       return FPTOSINT_F32_I32;
 312     if (RetVT == MVT::i64)
 313       return FPTOSINT_F32_I64;
 314     if (RetVT == MVT::i128)
 315       return FPTOSINT_F32_I128;
 316   } else if (OpVT == MVT::f64) {
 317     if (RetVT == MVT::i32)
 318       return FPTOSINT_F64_I32;
 319     if (RetVT == MVT::i64)
 320       return FPTOSINT_F64_I64;
 321     if (RetVT == MVT::i128)
 322       return FPTOSINT_F64_I128;
 323   } else if (OpVT == MVT::f80) {
 324     if (RetVT == MVT::i32)
 325       return FPTOSINT_F80_I32;
 326     if (RetVT == MVT::i64)
 327       return FPTOSINT_F80_I64;
 328     if (RetVT == MVT::i128)
 329       return FPTOSINT_F80_I128;
 330   } else if (OpVT == MVT::ppcf128) {
 331     if (RetVT == MVT::i32)
 332       return FPTOSINT_PPCF128_I32;
 333     if (RetVT == MVT::i64)
 334       return FPTOSINT_PPCF128_I64;
 335     if (RetVT == MVT::i128)
 336       return FPTOSINT_PPCF128_I128;
 337   }
 338   return UNKNOWN_LIBCALL;
 339 }
 340
 341 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 342 /// UNKNOWN_LIBCALL if there is none.
 343 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 344   if (OpVT == MVT::f32) {
 345     if (RetVT == MVT::i8)
 346       return FPTOUINT_F32_I8;
 347     if (RetVT == MVT::i16)
 348       return FPTOUINT_F32_I16;
 349     if (RetVT == MVT::i32)
 350       return FPTOUINT_F32_I32;
 351     if (RetVT == MVT::i64)
 352       return FPTOUINT_F32_I64;
 353     if (RetVT == MVT::i128)
 354       return FPTOUINT_F32_I128;
 355   } else if (OpVT == MVT::f64) {
 356     if (RetVT == MVT::i32)
 357       return FPTOUINT_F64_I32;
 358     if (RetVT == MVT::i64)
 359       return FPTOUINT_F64_I64;
 360     if (RetVT == MVT::i128)
 361       return FPTOUINT_F64_I128;
 362   } else if (OpVT == MVT::f80) {
 363     if (RetVT == MVT::i32)
 364       return FPTOUINT_F80_I32;
 365     if (RetVT == MVT::i64)
 366       return FPTOUINT_F80_I64;
 367     if (RetVT == MVT::i128)
 368       return FPTOUINT_F80_I128;
 369   } else if (OpVT == MVT::ppcf128) {
 370     if (RetVT == MVT::i32)
 371       return FPTOUINT_PPCF128_I32;
 372     if (RetVT == MVT::i64)
 373       return FPTOUINT_PPCF128_I64;
 374     if (RetVT == MVT::i128)
 375       return FPTOUINT_PPCF128_I128;
 376   }
 377   return UNKNOWN_LIBCALL;
 378 }
 379
 380 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 381 /// UNKNOWN_LIBCALL if there is none.
 382 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 383   if (OpVT == MVT::i32) {
 384     if (RetVT == MVT::f32)
 385       return SINTTOFP_I32_F32;
 386     else if (RetVT == MVT::f64)
 387       return SINTTOFP_I32_F64;
 388     else if (RetVT == MVT::f80)
 389       return SINTTOFP_I32_F80;
 390     else if (RetVT == MVT::ppcf128)
 391       return SINTTOFP_I32_PPCF128;
 392   } else if (OpVT == MVT::i64) {
 393     if (RetVT == MVT::f32)
 394       return SINTTOFP_I64_F32;
 395     else if (RetVT == MVT::f64)
 396       return SINTTOFP_I64_F64;
 397     else if (RetVT == MVT::f80)
 398       return SINTTOFP_I64_F80;
 399     else if (RetVT == MVT::ppcf128)
 400       return SINTTOFP_I64_PPCF128;
 401   } else if (OpVT == MVT::i128) {
 402     if (RetVT == MVT::f32)
 403       return SINTTOFP_I128_F32;
 404     else if (RetVT == MVT::f64)
 405       return SINTTOFP_I128_F64;
 406     else if (RetVT == MVT::f80)
 407       return SINTTOFP_I128_F80;
 408     else if (RetVT == MVT::ppcf128)
 409       return SINTTOFP_I128_PPCF128;
 410   }
 411   return UNKNOWN_LIBCALL;
 412 }
 413
 414 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 415 /// UNKNOWN_LIBCALL if there is none.
 416 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 417   if (OpVT == MVT::i32) {
 418     if (RetVT == MVT::f32)
 419       return UINTTOFP_I32_F32;
 420     else if (RetVT == MVT::f64)
 421       return UINTTOFP_I32_F64;
 422     else if (RetVT == MVT::f80)
 423       return UINTTOFP_I32_F80;
 424     else if (RetVT == MVT::ppcf128)
 425       return UINTTOFP_I32_PPCF128;
 426   } else if (OpVT == MVT::i64) {
 427     if (RetVT == MVT::f32)
 428       return UINTTOFP_I64_F32;
 429     else if (RetVT == MVT::f64)
 430       return UINTTOFP_I64_F64;
 431     else if (RetVT == MVT::f80)
 432       return UINTTOFP_I64_F80;
 433     else if (RetVT == MVT::ppcf128)
 434       return UINTTOFP_I64_PPCF128;
 435   } else if (OpVT == MVT::i128) {
 436     if (RetVT == MVT::f32)
 437       return UINTTOFP_I128_F32;
 438     else if (RetVT == MVT::f64)
 439       return UINTTOFP_I128_F64;
 440     else if (RetVT == MVT::f80)
 441       return UINTTOFP_I128_F80;
 442     else if (RetVT == MVT::ppcf128)
 443       return UINTTOFP_I128_PPCF128;
 444   }
 445   return UNKNOWN_LIBCALL;
 446 }
 447
 448 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 449 ///
 450 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 451   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 452   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 453   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 454   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 455   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 456   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 457   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 458   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 459   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 460   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 461   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 462   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 463   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 464   CCs[RTLIB::UO_F32] = ISD::SETNE;
 465   CCs[RTLIB::UO_F64] = ISD::SETNE;
 466   CCs[RTLIB::O_F32] = ISD::SETEQ;
 467   CCs[RTLIB::O_F64] = ISD::SETEQ;
 468 }
 469
 470 /// NOTE: The constructor takes ownership of TLOF.
 471 TargetLowering::TargetLowering(TargetMachine &tm,TargetLoweringObjectFile *tlof)
 472   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof) {
 473   // All operations default to being supported.
 474   memset(OpActions, 0, sizeof(OpActions));
 475   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 476   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 477   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 478   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 479
 480   // Set default actions for various operations.
 481   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 482     // Default all indexed load / store to expand.
 483     for (unsigned IM = (unsigned)ISD::PRE_INC;
 484          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 485       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 486       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 487     }
 488
 489     // These operations default to expand.
 490     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 491     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 492   }
 493
 494   // Most targets ignore the @llvm.prefetch intrinsic.
 495   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 496
 497   // ConstantFP nodes default to expand.  Targets can either change this to
 498   // Legal, in which case all fp constants are legal, or use isFPImmLegal()
 499   // to optimize expansions for certain constants.
 500   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 501   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 502   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 503
 504   // These library functions default to expand.
 505   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 506   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 507   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 508   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 509   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 510   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 511   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 512   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 513   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 514   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 515
 516   // Default ISD::TRAP to expand (which turns it into abort).
 517   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 518
 519   IsLittleEndian = TD->isLittleEndian();
 520   ShiftAmountTy = PointerTy = MVT::getIntegerVT(8*TD->getPointerSize());
 521   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 522   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 523   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 524   benefitFromCodePlacementOpt = false;
 525   UseUnderscoreSetJmp = false;
 526   UseUnderscoreLongJmp = false;
 527   SelectIsExpensive = false;
 528   IntDivIsCheap = false;
 529   Pow2DivIsCheap = false;
 530   StackPointerRegisterToSaveRestore = 0;
 531   ExceptionPointerRegister = 0;
 532   ExceptionSelectorRegister = 0;
 533   BooleanContents = UndefinedBooleanContent;
 534   SchedPreferenceInfo = SchedulingForLatency;
 535   JumpBufSize = 0;
 536   JumpBufAlignment = 0;
 537   IfCvtBlockSizeLimit = 2;
 538   IfCvtDupBlockSizeLimit = 0;
 539   PrefLoopAlignment = 0;
 540
 541   InitLibcallNames(LibcallRoutineNames);
 542   InitCmpLibcallCCs(CmpLibcallCCs);
 543   InitLibcallCallingConvs(LibcallCallingConvs);
 544 }
 545
 546 TargetLowering::~TargetLowering() {
 547   delete &TLOF;
 548 }
 549
 550 /// canOpTrap - Returns true if the operation can trap for the value type.
 551 /// VT must be a legal type.
 552 bool TargetLowering::canOpTrap(unsigned Op, EVT VT) const {
 553   assert(isTypeLegal(VT));
 554   switch (Op) {
 555   default:
 556     return false;
 557   case ISD::FDIV:
 558   case ISD::FREM:
 559   case ISD::SDIV:
 560   case ISD::UDIV:
 561   case ISD::SREM:
 562   case ISD::UREM:
 563     return true;
 564   }
 565 }
 566
 567
 568 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 569                                        unsigned &NumIntermediates,
 570                                        EVT &RegisterVT,
 571                                        TargetLowering* TLI) {
 572   // Figure out the right, legal destination reg to copy into.
 573   unsigned NumElts = VT.getVectorNumElements();
 574   MVT EltTy = VT.getVectorElementType();
 575
 576   unsigned NumVectorRegs = 1;
 577
 578   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 579   // could break down into LHS/RHS like LegalizeDAG does.
 580   if (!isPowerOf2_32(NumElts)) {
 581     NumVectorRegs = NumElts;
 582     NumElts = 1;
 583   }
 584
 585   // Divide the input until we get to a supported size.  This will always
 586   // end with a scalar if the target doesn't support vectors.
 587   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 588     NumElts >>= 1;
 589     NumVectorRegs <<= 1;
 590   }
 591
 592   NumIntermediates = NumVectorRegs;
 593
 594   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 595   if (!TLI->isTypeLegal(NewVT))
 596     NewVT = EltTy;
 597   IntermediateVT = NewVT;
 598
 599   EVT DestVT = TLI->getRegisterType(NewVT);
 600   RegisterVT = DestVT;
 601   if (EVT(DestVT).bitsLT(NewVT)) {
 602     // Value is expanded, e.g. i64 -> i16.
 603     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 604   } else {
 605     // Otherwise, promotion or legal types use the same number of registers as
 606     // the vector decimated to the appropriate level.
 607     return NumVectorRegs;
 608   }
 609
 610   return 1;
 611 }
 612
 613 /// computeRegisterProperties - Once all of the register classes are added,
 614 /// this allows us to compute derived properties we expose.
 615 void TargetLowering::computeRegisterProperties() {
 616   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 617          "Too many value types for ValueTypeActions to hold!");
 618
 619   // Everything defaults to needing one register.
 620   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 621     NumRegistersForVT[i] = 1;
 622     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 623   }
 624   // ...except isVoid, which doesn't need any registers.
 625   NumRegistersForVT[MVT::isVoid] = 0;
 626
 627   // Find the largest integer register class.
 628   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 629   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 630     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 631
 632   // Every integer value type larger than this largest register takes twice as
 633   // many registers to represent as the previous ValueType.
 634   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 635     EVT ExpandedVT = (MVT::SimpleValueType)ExpandedReg;
 636     if (!ExpandedVT.isInteger())
 637       break;
 638     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 639     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 640     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 641     ValueTypeActions.setTypeAction(ExpandedVT, Expand);
 642   }
 643
 644   // Inspect all of the ValueType's smaller than the largest integer
 645   // register to see which ones need promotion.
 646   unsigned LegalIntReg = LargestIntReg;
 647   for (unsigned IntReg = LargestIntReg - 1;
 648        IntReg >= (unsigned)MVT::i1; --IntReg) {
 649     EVT IVT = (MVT::SimpleValueType)IntReg;
 650     if (isTypeLegal(IVT)) {
 651       LegalIntReg = IntReg;
 652     } else {
 653       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 654         (MVT::SimpleValueType)LegalIntReg;
 655       ValueTypeActions.setTypeAction(IVT, Promote);
 656     }
 657   }
 658
 659   // ppcf128 type is really two f64's.
 660   if (!isTypeLegal(MVT::ppcf128)) {
 661     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 662     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 663     TransformToType[MVT::ppcf128] = MVT::f64;
 664     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 665   }
 666
 667   // Decide how to handle f64. If the target does not have native f64 support,
 668   // expand it to i64 and we will be generating soft float library calls.
 669   if (!isTypeLegal(MVT::f64)) {
 670     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 671     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 672     TransformToType[MVT::f64] = MVT::i64;
 673     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 674   }
 675
 676   // Decide how to handle f32. If the target does not have native support for
 677   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 678   if (!isTypeLegal(MVT::f32)) {
 679     if (isTypeLegal(MVT::f64)) {
 680       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 681       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 682       TransformToType[MVT::f32] = MVT::f64;
 683       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 684     } else {
 685       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 686       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 687       TransformToType[MVT::f32] = MVT::i32;
 688       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 689     }
 690   }
 691
 692   // Loop over all of the vector value types to see which need transformations.
 693   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 694        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 695     MVT VT = (MVT::SimpleValueType)i;
 696     if (!isTypeLegal(VT)) {
 697       MVT IntermediateVT;
 698       EVT RegisterVT;
 699       unsigned NumIntermediates;
 700       NumRegistersForVT[i] =
 701         getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 702                                   RegisterVT, this);
 703       RegisterTypeForVT[i] = RegisterVT;
 704
 705       // Determine if there is a legal wider type.
 706       bool IsLegalWiderType = false;
 707       EVT EltVT = VT.getVectorElementType();
 708       unsigned NElts = VT.getVectorNumElements();
 709       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 710         EVT SVT = (MVT::SimpleValueType)nVT;
 711         if (isTypeLegal(SVT) && SVT.getVectorElementType() == EltVT &&
 712             SVT.getVectorNumElements() > NElts && NElts != 1) {
 713           TransformToType[i] = SVT;
 714           ValueTypeActions.setTypeAction(VT, Promote);
 715           IsLegalWiderType = true;
 716           break;
 717         }
 718       }
 719       if (!IsLegalWiderType) {
 720         EVT NVT = VT.getPow2VectorType();
 721         if (NVT == VT) {
 722           // Type is already a power of 2.  The default action is to split.
 723           TransformToType[i] = MVT::Other;
 724           ValueTypeActions.setTypeAction(VT, Expand);
 725         } else {
 726           TransformToType[i] = NVT;
 727           ValueTypeActions.setTypeAction(VT, Promote);
 728         }
 729       }
 730     }
 731   }
 732 }
 733
 734 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 735   return NULL;
 736 }
 737
 738
 739 MVT::SimpleValueType TargetLowering::getSetCCResultType(EVT VT) const {
 740   return PointerTy.SimpleTy;
 741 }
 742
 743 MVT::SimpleValueType TargetLowering::getCmpLibcallReturnType() const {
 744   return MVT::i32; // return the default value
 745 }
 746
 747 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 748 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 749 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 750 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 751 ///
 752 /// This method returns the number of registers needed, and the VT for each
 753 /// register.  It also returns the VT and quantity of the intermediate values
 754 /// before they are promoted/expanded.
 755 ///
 756 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 757                                                 EVT &IntermediateVT,
 758                                                 unsigned &NumIntermediates,
 759                                                 EVT &RegisterVT) const {
 760   // Figure out the right, legal destination reg to copy into.
 761   unsigned NumElts = VT.getVectorNumElements();
 762   EVT EltTy = VT.getVectorElementType();
 763
 764   unsigned NumVectorRegs = 1;
 765
 766   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 767   // could break down into LHS/RHS like LegalizeDAG does.
 768   if (!isPowerOf2_32(NumElts)) {
 769     NumVectorRegs = NumElts;
 770     NumElts = 1;
 771   }
 772
 773   // Divide the input until we get to a supported size.  This will always
 774   // end with a scalar if the target doesn't support vectors.
 775   while (NumElts > 1 && !isTypeLegal(
 776                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 777     NumElts >>= 1;
 778     NumVectorRegs <<= 1;
 779   }
 780
 781   NumIntermediates = NumVectorRegs;
 782
 783   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 784   if (!isTypeLegal(NewVT))
 785     NewVT = EltTy;
 786   IntermediateVT = NewVT;
 787
 788   EVT DestVT = getRegisterType(Context, NewVT);
 789   RegisterVT = DestVT;
 790   if (DestVT.bitsLT(NewVT)) {
 791     // Value is expanded, e.g. i64 -> i16.
 792     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 793   } else {
 794     // Otherwise, promotion or legal types use the same number of registers as
 795     // the vector decimated to the appropriate level.
 796     return NumVectorRegs;
 797   }
 798
 799   return 1;
 800 }
 801
 802 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 803 /// function arguments in the caller parameter area.  This is the actual
 804 /// alignment, not its logarithm.
 805 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 806   return TD->getCallFrameTypeAlignment(Ty);
 807 }
 808
 809 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 810 /// current function.  The returned value is a member of the
 811 /// MachineJumpTableInfo::JTEntryKind enum.
 812 unsigned TargetLowering::getJumpTableEncoding() const {
 813   // In non-pic modes, just use the address of a block.
 814   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 815     return MachineJumpTableInfo::EK_BlockAddress;
 816
 817   // In PIC mode, if the target supports a GPRel32 directive, use it.
 818   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != 0)
 819     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 820
 821   // Otherwise, use a label difference.
 822   return MachineJumpTableInfo::EK_LabelDifference32;
 823 }
 824
 825 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 826                                                  SelectionDAG &DAG) const {
 827   // If our PIC model is GP relative, use the global offset table as the base.
 828   if (getJumpTableEncoding() == MachineJumpTableInfo::EK_GPRel32BlockAddress)
 829     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 830   return Table;
 831 }
 832
 833 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 834 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 835 /// MCExpr.
 836 const MCExpr *
 837 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 838                                              unsigned JTI,MCContext &Ctx) const{
 839   // The normal PIC reloc base is the label at the start of the jump table.
 840   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 841 }
 842
 843 bool
 844 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 845   // Assume that everything is safe in static mode.
 846   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 847     return true;
 848
 849   // In dynamic-no-pic mode, assume that known defined values are safe.
 850   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 851       GA &&
 852       !GA->getGlobal()->isDeclaration() &&
 853       !GA->getGlobal()->isWeakForLinker())
 854     return true;
 855
 856   // Otherwise assume nothing is safe.
 857   return false;
 858 }
 859
 860 //===----------------------------------------------------------------------===//
 861 //  Optimization Methods
 862 //===----------------------------------------------------------------------===//
 863
 864 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 865 /// specified instruction is a constant integer.  If so, check to see if there
 866 /// are any bits set in the constant that are not demanded.  If so, shrink the
 867 /// constant and return true.
 868 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 869                                                         const APInt &Demanded) {
 870   DebugLoc dl = Op.getDebugLoc();
 871
 872   // FIXME: ISD::SELECT, ISD::SELECT_CC
 873   switch (Op.getOpcode()) {
 874   default: break;
 875   case ISD::XOR:
 876   case ISD::AND:
 877   case ISD::OR: {
 878     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 879     if (!C) return false;
 880
 881     if (Op.getOpcode() == ISD::XOR &&
 882         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 883       return false;
 884
 885     // if we can expand it to have all bits set, do it
 886     if (C->getAPIntValue().intersects(~Demanded)) {
 887       EVT VT = Op.getValueType();
 888       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 889                                 DAG.getConstant(Demanded &
 890                                                 C->getAPIntValue(),
 891                                                 VT));
 892       return CombineTo(Op, New);
 893     }
 894
 895     break;
 896   }
 897   }
 898
 899   return false;
 900 }
 901
 902 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 903 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 904 /// cast, but it could be generalized for targets with other types of
 905 /// implicit widening casts.
 906 bool
 907 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 908                                                     unsigned BitWidth,
 909                                                     const APInt &Demanded,
 910                                                     DebugLoc dl) {
 911   assert(Op.getNumOperands() == 2 &&
 912          "ShrinkDemandedOp only supports binary operators!");
 913   assert(Op.getNode()->getNumValues() == 1 &&
 914          "ShrinkDemandedOp only supports nodes with one result!");
 915
 916   // Don't do this if the node has another user, which may require the
 917   // full value.
 918   if (!Op.getNode()->hasOneUse())
 919     return false;
 920
 921   // Search for the smallest integer type with free casts to and from
 922   // Op's type. For expedience, just check power-of-2 integer types.
 923   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 924   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
 925   if (!isPowerOf2_32(SmallVTBits))
 926     SmallVTBits = NextPowerOf2(SmallVTBits);
 927   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 928     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 929     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 930         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 931       // We found a type with free casts.
 932       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 933                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 934                                           Op.getNode()->getOperand(0)),
 935                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 936                                           Op.getNode()->getOperand(1)));
 937       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
 938       return CombineTo(Op, Z);
 939     }
 940   }
 941   return false;
 942 }
 943
 944 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 945 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 946 /// use this information to simplify Op, create a new simplified DAG node and
 947 /// return true, returning the original and new nodes in Old and New. Otherwise,
 948 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 949 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 950 /// only be accurate for those bits in the DemandedMask.
 951 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 952                                           const APInt &DemandedMask,
 953                                           APInt &KnownZero,
 954                                           APInt &KnownOne,
 955                                           TargetLoweringOpt &TLO,
 956                                           unsigned Depth) const {
 957   unsigned BitWidth = DemandedMask.getBitWidth();
 958   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 959          "Mask size mismatches value type size!");
 960   APInt NewMask = DemandedMask;
 961   DebugLoc dl = Op.getDebugLoc();
 962
 963   // Don't know anything.
 964   KnownZero = KnownOne = APInt(BitWidth, 0);
 965
 966   // Other users may use these bits.
 967   if (!Op.getNode()->hasOneUse()) {
 968     if (Depth != 0) {
 969       // If not at the root, Just compute the KnownZero/KnownOne bits to
 970       // simplify things downstream.
 971       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 972       return false;
 973     }
 974     // If this is the root being simplified, allow it to have multiple uses,
 975     // just set the NewMask to all bits.
 976     NewMask = APInt::getAllOnesValue(BitWidth);
 977   } else if (DemandedMask == 0) {
 978     // Not demanding any bits from Op.
 979     if (Op.getOpcode() != ISD::UNDEF)
 980       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 981     return false;
 982   } else if (Depth == 6) {        // Limit search depth.
 983     return false;
 984   }
 985
 986   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 987   switch (Op.getOpcode()) {
 988   case ISD::Constant:
 989     // We know all of the bits for a constant!
 990     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 991     KnownZero = ~KnownOne & NewMask;
 992     return false;   // Don't fall through, will infinitely loop.
 993   case ISD::AND:
 994     // If the RHS is a constant, check to see if the LHS would be zero without
 995     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 996     // simplify the LHS, here we're using information from the LHS to simplify
 997     // the RHS.
 998     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 999       APInt LHSZero, LHSOne;
1000       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
1001                                 LHSZero, LHSOne, Depth+1);
1002       // If the LHS already has zeros where RHSC does, this and is dead.
1003       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
1004         return TLO.CombineTo(Op, Op.getOperand(0));
1005       // If any of the set bits in the RHS are known zero on the LHS, shrink
1006       // the constant.
1007       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
1008         return true;
1009     }
1010
1011     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1012                              KnownOne, TLO, Depth+1))
1013       return true;
1014     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1015     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
1016                              KnownZero2, KnownOne2, TLO, Depth+1))
1017       return true;
1018     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1019
1020     // If all of the demanded bits are known one on one side, return the other.
1021     // These bits cannot contribute to the result of the 'and'.
1022     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1023       return TLO.CombineTo(Op, Op.getOperand(0));
1024     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1025       return TLO.CombineTo(Op, Op.getOperand(1));
1026     // If all of the demanded bits in the inputs are known zeros, return zero.
1027     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
1028       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
1029     // If the RHS is a constant, see if we can simplify it.
1030     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
1031       return true;
1032     // If the operation can be done in a smaller type, do so.
1033     if (TLO.ShrinkOps && TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1034       return true;
1035
1036     // Output known-1 bits are only known if set in both the LHS & RHS.
1037     KnownOne &= KnownOne2;
1038     // Output known-0 are known to be clear if zero in either the LHS | RHS.
1039     KnownZero |= KnownZero2;
1040     break;
1041   case ISD::OR:
1042     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1043                              KnownOne, TLO, Depth+1))
1044       return true;
1045     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1046     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
1047                              KnownZero2, KnownOne2, TLO, Depth+1))
1048       return true;
1049     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1050
1051     // If all of the demanded bits are known zero on one side, return the other.
1052     // These bits cannot contribute to the result of the 'or'.
1053     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1054       return TLO.CombineTo(Op, Op.getOperand(0));
1055     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1056       return TLO.CombineTo(Op, Op.getOperand(1));
1057     // If all of the potentially set bits on one side are known to be set on
1058     // the other side, just use the 'other' side.
1059     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1060       return TLO.CombineTo(Op, Op.getOperand(0));
1061     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1062       return TLO.CombineTo(Op, Op.getOperand(1));
1063     // If the RHS is a constant, see if we can simplify it.
1064     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1065       return true;
1066     // If the operation can be done in a smaller type, do so.
1067     if (TLO.ShrinkOps && TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1068       return true;
1069
1070     // Output known-0 bits are only known if clear in both the LHS & RHS.
1071     KnownZero &= KnownZero2;
1072     // Output known-1 are known to be set if set in either the LHS | RHS.
1073     KnownOne |= KnownOne2;
1074     break;
1075   case ISD::XOR:
1076     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1077                              KnownOne, TLO, Depth+1))
1078       return true;
1079     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1080     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1081                              KnownOne2, TLO, Depth+1))
1082       return true;
1083     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1084
1085     // If all of the demanded bits are known zero on one side, return the other.
1086     // These bits cannot contribute to the result of the 'xor'.
1087     if ((KnownZero & NewMask) == NewMask)
1088       return TLO.CombineTo(Op, Op.getOperand(0));
1089     if ((KnownZero2 & NewMask) == NewMask)
1090       return TLO.CombineTo(Op, Op.getOperand(1));
1091     // If the operation can be done in a smaller type, do so.
1092     if (TLO.ShrinkOps && TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1093       return true;
1094
1095     // If all of the unknown bits are known to be zero on one side or the other
1096     // (but not both) turn this into an *inclusive* or.
1097     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1098     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1099       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1100                                                Op.getOperand(0),
1101                                                Op.getOperand(1)));
1102
1103     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1104     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1105     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1106     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1107
1108     // If all of the demanded bits on one side are known, and all of the set
1109     // bits on that side are also known to be set on the other side, turn this
1110     // into an AND, as we know the bits will be cleared.
1111     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1112     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1113       if ((KnownOne & KnownOne2) == KnownOne) {
1114         EVT VT = Op.getValueType();
1115         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1116         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1117                                                  Op.getOperand(0), ANDC));
1118       }
1119     }
1120
1121     // If the RHS is a constant, see if we can simplify it.
1122     // for XOR, we prefer to force bits to 1 if they will make a -1.
1123     // if we can't force bits, try to shrink constant
1124     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1125       APInt Expanded = C->getAPIntValue() | (~NewMask);
1126       // if we can expand it to have all bits set, do it
1127       if (Expanded.isAllOnesValue()) {
1128         if (Expanded != C->getAPIntValue()) {
1129           EVT VT = Op.getValueType();
1130           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1131                                           TLO.DAG.getConstant(Expanded, VT));
1132           return TLO.CombineTo(Op, New);
1133         }
1134         // if it already has all the bits set, nothing to change
1135         // but don't shrink either!
1136       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1137         return true;
1138       }
1139     }
1140
1141     KnownZero = KnownZeroOut;
1142     KnownOne  = KnownOneOut;
1143     break;
1144   case ISD::SELECT:
1145     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1146                              KnownOne, TLO, Depth+1))
1147       return true;
1148     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1149                              KnownOne2, TLO, Depth+1))
1150       return true;
1151     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1152     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1153
1154     // If the operands are constants, see if we can simplify them.
1155     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1156       return true;
1157
1158     // Only known if known in both the LHS and RHS.
1159     KnownOne &= KnownOne2;
1160     KnownZero &= KnownZero2;
1161     break;
1162   case ISD::SELECT_CC:
1163     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1164                              KnownOne, TLO, Depth+1))
1165       return true;
1166     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1167                              KnownOne2, TLO, Depth+1))
1168       return true;
1169     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1170     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1171
1172     // If the operands are constants, see if we can simplify them.
1173     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1174       return true;
1175
1176     // Only known if known in both the LHS and RHS.
1177     KnownOne &= KnownOne2;
1178     KnownZero &= KnownZero2;
1179     break;
1180   case ISD::SHL:
1181     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1182       unsigned ShAmt = SA->getZExtValue();
1183       SDValue InOp = Op.getOperand(0);
1184
1185       // If the shift count is an invalid immediate, don't do anything.
1186       if (ShAmt >= BitWidth)
1187         break;
1188
1189       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1190       // single shift.  We can do this if the bottom bits (which are shifted
1191       // out) are never demanded.
1192       if (InOp.getOpcode() == ISD::SRL &&
1193           isa<ConstantSDNode>(InOp.getOperand(1))) {
1194         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1195           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1196           unsigned Opc = ISD::SHL;
1197           int Diff = ShAmt-C1;
1198           if (Diff < 0) {
1199             Diff = -Diff;
1200             Opc = ISD::SRL;
1201           }
1202
1203           SDValue NewSA =
1204             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1205           EVT VT = Op.getValueType();
1206           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1207                                                    InOp.getOperand(0), NewSA));
1208         }
1209       }
1210
1211       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
1212                                KnownZero, KnownOne, TLO, Depth+1))
1213         return true;
1214       KnownZero <<= SA->getZExtValue();
1215       KnownOne  <<= SA->getZExtValue();
1216       // low bits known zero.
1217       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1218     }
1219     break;
1220   case ISD::SRL:
1221     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1222       EVT VT = Op.getValueType();
1223       unsigned ShAmt = SA->getZExtValue();
1224       unsigned VTSize = VT.getSizeInBits();
1225       SDValue InOp = Op.getOperand(0);
1226
1227       // If the shift count is an invalid immediate, don't do anything.
1228       if (ShAmt >= BitWidth)
1229         break;
1230
1231       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1232       // single shift.  We can do this if the top bits (which are shifted out)
1233       // are never demanded.
1234       if (InOp.getOpcode() == ISD::SHL &&
1235           isa<ConstantSDNode>(InOp.getOperand(1))) {
1236         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1237           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1238           unsigned Opc = ISD::SRL;
1239           int Diff = ShAmt-C1;
1240           if (Diff < 0) {
1241             Diff = -Diff;
1242             Opc = ISD::SHL;
1243           }
1244
1245           SDValue NewSA =
1246             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1247           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1248                                                    InOp.getOperand(0), NewSA));
1249         }
1250       }
1251
1252       // Compute the new bits that are at the top now.
1253       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1254                                KnownZero, KnownOne, TLO, Depth+1))
1255         return true;
1256       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1257       KnownZero = KnownZero.lshr(ShAmt);
1258       KnownOne  = KnownOne.lshr(ShAmt);
1259
1260       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1261       KnownZero |= HighBits;  // High bits known zero.
1262     }
1263     break;
1264   case ISD::SRA:
1265     // If this is an arithmetic shift right and only the low-bit is set, we can
1266     // always convert this into a logical shr, even if the shift amount is
1267     // variable.  The low bit of the shift cannot be an input sign bit unless
1268     // the shift amount is >= the size of the datatype, which is undefined.
1269     if (DemandedMask == 1)
1270       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1271                                                Op.getOperand(0), Op.getOperand(1)));
1272
1273     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1274       EVT VT = Op.getValueType();
1275       unsigned ShAmt = SA->getZExtValue();
1276
1277       // If the shift count is an invalid immediate, don't do anything.
1278       if (ShAmt >= BitWidth)
1279         break;
1280
1281       APInt InDemandedMask = (NewMask << ShAmt);
1282
1283       // If any of the demanded bits are produced by the sign extension, we also
1284       // demand the input sign bit.
1285       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1286       if (HighBits.intersects(NewMask))
1287         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
1288
1289       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1290                                KnownZero, KnownOne, TLO, Depth+1))
1291         return true;
1292       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1293       KnownZero = KnownZero.lshr(ShAmt);
1294       KnownOne  = KnownOne.lshr(ShAmt);
1295
1296       // Handle the sign bit, adjusted to where it is now in the mask.
1297       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1298
1299       // If the input sign bit is known to be zero, or if none of the top bits
1300       // are demanded, turn this into an unsigned shift right.
1301       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1302         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1303                                                  Op.getOperand(0),
1304                                                  Op.getOperand(1)));
1305       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1306         KnownOne |= HighBits;
1307       }
1308     }
1309     break;
1310   case ISD::SIGN_EXTEND_INREG: {
1311     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1312
1313     // Sign extension.  Compute the demanded bits in the result that are not
1314     // present in the input.
1315     APInt NewBits =
1316       APInt::getHighBitsSet(BitWidth,
1317                             BitWidth - EVT.getScalarType().getSizeInBits()) &
1318       NewMask;
1319
1320     // If none of the extended bits are demanded, eliminate the sextinreg.
1321     if (NewBits == 0)
1322       return TLO.CombineTo(Op, Op.getOperand(0));
1323
1324     APInt InSignBit = APInt::getSignBit(EVT.getScalarType().getSizeInBits());
1325     InSignBit.zext(BitWidth);
1326     APInt InputDemandedBits =
1327       APInt::getLowBitsSet(BitWidth,
1328                            EVT.getScalarType().getSizeInBits()) &
1329       NewMask;
1330
1331     // Since the sign extended bits are demanded, we know that the sign
1332     // bit is demanded.
1333     InputDemandedBits |= InSignBit;
1334
1335     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1336                              KnownZero, KnownOne, TLO, Depth+1))
1337       return true;
1338     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1339
1340     // If the sign bit of the input is known set or clear, then we know the
1341     // top bits of the result.
1342
1343     // If the input sign bit is known zero, convert this into a zero extension.
1344     if (KnownZero.intersects(InSignBit))
1345       return TLO.CombineTo(Op,
1346                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1347
1348     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1349       KnownOne |= NewBits;
1350       KnownZero &= ~NewBits;
1351     } else {                       // Input sign bit unknown
1352       KnownZero &= ~NewBits;
1353       KnownOne &= ~NewBits;
1354     }
1355     break;
1356   }
1357   case ISD::ZERO_EXTEND: {
1358     unsigned OperandBitWidth =
1359       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1360     APInt InMask = NewMask;
1361     InMask.trunc(OperandBitWidth);
1362
1363     // If none of the top bits are demanded, convert this into an any_extend.
1364     APInt NewBits =
1365       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1366     if (!NewBits.intersects(NewMask))
1367       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1368                                                Op.getValueType(),
1369                                                Op.getOperand(0)));
1370
1371     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1372                              KnownZero, KnownOne, TLO, Depth+1))
1373       return true;
1374     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1375     KnownZero.zext(BitWidth);
1376     KnownOne.zext(BitWidth);
1377     KnownZero |= NewBits;
1378     break;
1379   }
1380   case ISD::SIGN_EXTEND: {
1381     EVT InVT = Op.getOperand(0).getValueType();
1382     unsigned InBits = InVT.getScalarType().getSizeInBits();
1383     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1384     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1385     APInt NewBits   = ~InMask & NewMask;
1386
1387     // If none of the top bits are demanded, convert this into an any_extend.
1388     if (NewBits == 0)
1389       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1390                                               Op.getValueType(),
1391                                               Op.getOperand(0)));
1392
1393     // Since some of the sign extended bits are demanded, we know that the sign
1394     // bit is demanded.
1395     APInt InDemandedBits = InMask & NewMask;
1396     InDemandedBits |= InSignBit;
1397     InDemandedBits.trunc(InBits);
1398
1399     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1400                              KnownOne, TLO, Depth+1))
1401       return true;
1402     KnownZero.zext(BitWidth);
1403     KnownOne.zext(BitWidth);
1404
1405     // If the sign bit is known zero, convert this to a zero extend.
1406     if (KnownZero.intersects(InSignBit))
1407       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1408                                                Op.getValueType(),
1409                                                Op.getOperand(0)));
1410
1411     // If the sign bit is known one, the top bits match.
1412     if (KnownOne.intersects(InSignBit)) {
1413       KnownOne  |= NewBits;
1414       KnownZero &= ~NewBits;
1415     } else {   // Otherwise, top bits aren't known.
1416       KnownOne  &= ~NewBits;
1417       KnownZero &= ~NewBits;
1418     }
1419     break;
1420   }
1421   case ISD::ANY_EXTEND: {
1422     unsigned OperandBitWidth =
1423       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1424     APInt InMask = NewMask;
1425     InMask.trunc(OperandBitWidth);
1426     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1427                              KnownZero, KnownOne, TLO, Depth+1))
1428       return true;
1429     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1430     KnownZero.zext(BitWidth);
1431     KnownOne.zext(BitWidth);
1432     break;
1433   }
1434   case ISD::TRUNCATE: {
1435     // Simplify the input, using demanded bit information, and compute the known
1436     // zero/one bits live out.
1437     unsigned OperandBitWidth =
1438       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
1439     APInt TruncMask = NewMask;
1440     TruncMask.zext(OperandBitWidth);
1441     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1442                              KnownZero, KnownOne, TLO, Depth+1))
1443       return true;
1444     KnownZero.trunc(BitWidth);
1445     KnownOne.trunc(BitWidth);
1446
1447     // If the input is only used by this truncate, see if we can shrink it based
1448     // on the known demanded bits.
1449     if (Op.getOperand(0).getNode()->hasOneUse()) {
1450       SDValue In = Op.getOperand(0);
1451       switch (In.getOpcode()) {
1452       default: break;
1453       case ISD::SRL:
1454         // Shrink SRL by a constant if none of the high bits shifted in are
1455         // demanded.
1456         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1457           APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
1458                                                  OperandBitWidth - BitWidth);
1459           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1460           HighBits.trunc(BitWidth);
1461
1462           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1463             // None of the shifted in bits are needed.  Add a truncate of the
1464             // shift input, then shift it.
1465             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1466                                                  Op.getValueType(),
1467                                                  In.getOperand(0));
1468             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1469                                                      Op.getValueType(),
1470                                                      NewTrunc,
1471                                                      In.getOperand(1)));
1472           }
1473         }
1474         break;
1475       }
1476     }
1477
1478     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1479     break;
1480   }
1481   case ISD::AssertZext: {
1482     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1483     APInt InMask = APInt::getLowBitsSet(BitWidth,
1484                                         VT.getSizeInBits());
1485     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1486                              KnownZero, KnownOne, TLO, Depth+1))
1487       return true;
1488     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1489     KnownZero |= ~InMask & NewMask;
1490     break;
1491   }
1492   case ISD::BIT_CONVERT:
1493 #if 0
1494     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1495     // is demanded, turn this into a FGETSIGN.
1496     if (NewMask == EVT::getIntegerVTSignBit(Op.getValueType()) &&
1497         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1498         !MVT::isVector(Op.getOperand(0).getValueType())) {
1499       // Only do this xform if FGETSIGN is valid or if before legalize.
1500       if (!TLO.AfterLegalize ||
1501           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1502         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1503         // place.  We expect the SHL to be eliminated by other optimizations.
1504         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1505                                          Op.getOperand(0));
1506         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1507         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1508         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1509                                                  Sign, ShAmt));
1510       }
1511     }
1512 #endif
1513     break;
1514   case ISD::ADD:
1515   case ISD::MUL:
1516   case ISD::SUB: {
1517     // Add, Sub, and Mul don't demand any bits in positions beyond that
1518     // of the highest bit demanded of them.
1519     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1520                                         BitWidth - NewMask.countLeadingZeros());
1521     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1522                              KnownOne2, TLO, Depth+1))
1523       return true;
1524     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1525                              KnownOne2, TLO, Depth+1))
1526       return true;
1527     // See if the operation should be performed at a smaller bit width.
1528     if (TLO.ShrinkOps && TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1529       return true;
1530   }
1531   // FALL THROUGH
1532   default:
1533     // Just use ComputeMaskedBits to compute output bits.
1534     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1535     break;
1536   }
1537
1538   // If we know the value of all of the demanded bits, return this as a
1539   // constant.
1540   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1541     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1542
1543   return false;
1544 }
1545
1546 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1547 /// in Mask are known to be either zero or one and return them in the
1548 /// KnownZero/KnownOne bitsets.
1549 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1550                                                     const APInt &Mask,
1551                                                     APInt &KnownZero,
1552                                                     APInt &KnownOne,
1553                                                     const SelectionDAG &DAG,
1554                                                     unsigned Depth) const {
1555   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1556           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1557           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1558           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1559          "Should use MaskedValueIsZero if you don't know whether Op"
1560          " is a target node!");
1561   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1562 }
1563
1564 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1565 /// targets that want to expose additional information about sign bits to the
1566 /// DAG Combiner.
1567 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1568                                                          unsigned Depth) const {
1569   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1570           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1571           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1572           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1573          "Should use ComputeNumSignBits if you don't know whether Op"
1574          " is a target node!");
1575   return 1;
1576 }
1577
1578 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1579 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1580 /// determine which bit is set.
1581 ///
1582 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1583   // A left-shift of a constant one will have exactly one bit set, because
1584   // shifting the bit off the end is undefined.
1585   if (Val.getOpcode() == ISD::SHL)
1586     if (ConstantSDNode *C =
1587          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1588       if (C->getAPIntValue() == 1)
1589         return true;
1590
1591   // Similarly, a right-shift of a constant sign-bit will have exactly
1592   // one bit set.
1593   if (Val.getOpcode() == ISD::SRL)
1594     if (ConstantSDNode *C =
1595          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1596       if (C->getAPIntValue().isSignBit())
1597         return true;
1598
1599   // More could be done here, though the above checks are enough
1600   // to handle some common cases.
1601
1602   // Fall back to ComputeMaskedBits to catch other known cases.
1603   EVT OpVT = Val.getValueType();
1604   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1605   APInt Mask = APInt::getAllOnesValue(BitWidth);
1606   APInt KnownZero, KnownOne;
1607   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1608   return (KnownZero.countPopulation() == BitWidth - 1) &&
1609          (KnownOne.countPopulation() == 1);
1610 }
1611
1612 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1613 /// and cc. If it is unable to simplify it, return a null SDValue.
1614 SDValue
1615 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1616                               ISD::CondCode Cond, bool foldBooleans,
1617                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1618   SelectionDAG &DAG = DCI.DAG;
1619   LLVMContext &Context = *DAG.getContext();
1620
1621   // These setcc operations always fold.
1622   switch (Cond) {
1623   default: break;
1624   case ISD::SETFALSE:
1625   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1626   case ISD::SETTRUE:
1627   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1628   }
1629
1630   if (isa<ConstantSDNode>(N0.getNode())) {
1631     // Ensure that the constant occurs on the RHS, and fold constant
1632     // comparisons.
1633     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1634   }
1635
1636   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1637     const APInt &C1 = N1C->getAPIntValue();
1638
1639     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1640     // equality comparison, then we're just comparing whether X itself is
1641     // zero.
1642     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1643         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1644         N0.getOperand(1).getOpcode() == ISD::Constant) {
1645       const APInt &ShAmt
1646         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1647       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1648           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1649         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1650           // (srl (ctlz x), 5) == 0  -> X != 0
1651           // (srl (ctlz x), 5) != 1  -> X != 0
1652           Cond = ISD::SETNE;
1653         } else {
1654           // (srl (ctlz x), 5) != 0  -> X == 0
1655           // (srl (ctlz x), 5) == 1  -> X == 0
1656           Cond = ISD::SETEQ;
1657         }
1658         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1659         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1660                             Zero, Cond);
1661       }
1662     }
1663
1664     // If the LHS is '(and load, const)', the RHS is 0,
1665     // the test is for equality or unsigned, and all 1 bits of the const are
1666     // in the same partial word, see if we can shorten the load.
1667     if (DCI.isBeforeLegalize() &&
1668         N0.getOpcode() == ISD::AND && C1 == 0 &&
1669         N0.getNode()->hasOneUse() &&
1670         isa<LoadSDNode>(N0.getOperand(0)) &&
1671         N0.getOperand(0).getNode()->hasOneUse() &&
1672         isa<ConstantSDNode>(N0.getOperand(1))) {
1673       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1674       APInt bestMask;
1675       unsigned bestWidth = 0, bestOffset = 0;
1676       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1677         unsigned origWidth = N0.getValueType().getSizeInBits();
1678         unsigned maskWidth = origWidth;
1679         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1680         // 8 bits, but have to be careful...
1681         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1682           origWidth = Lod->getMemoryVT().getSizeInBits();
1683         const APInt &Mask =
1684           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1685         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1686           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1687           for (unsigned offset=0; offset<origWidth/width; offset++) {
1688             if ((newMask & Mask) == Mask) {
1689               if (!TD->isLittleEndian())
1690                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1691               else
1692                 bestOffset = (uint64_t)offset * (width/8);
1693               bestMask = Mask.lshr(offset * (width/8) * 8);
1694               bestWidth = width;
1695               break;
1696             }
1697             newMask = newMask << width;
1698           }
1699         }
1700       }
1701       if (bestWidth) {
1702         EVT newVT = EVT::getIntegerVT(Context, bestWidth);
1703         if (newVT.isRound()) {
1704           EVT PtrType = Lod->getOperand(1).getValueType();
1705           SDValue Ptr = Lod->getBasePtr();
1706           if (bestOffset != 0)
1707             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1708                               DAG.getConstant(bestOffset, PtrType));
1709           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1710           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1711                                         Lod->getSrcValue(),
1712                                         Lod->getSrcValueOffset() + bestOffset,
1713                                         false, false, NewAlign);
1714           return DAG.getSetCC(dl, VT,
1715                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1716                                       DAG.getConstant(bestMask.trunc(bestWidth),
1717                                                       newVT)),
1718                               DAG.getConstant(0LL, newVT), Cond);
1719         }
1720       }
1721     }
1722
1723     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1724     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1725       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1726
1727       // If the comparison constant has bits in the upper part, the
1728       // zero-extended value could never match.
1729       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1730                                               C1.getBitWidth() - InSize))) {
1731         switch (Cond) {
1732         case ISD::SETUGT:
1733         case ISD::SETUGE:
1734         case ISD::SETEQ: return DAG.getConstant(0, VT);
1735         case ISD::SETULT:
1736         case ISD::SETULE:
1737         case ISD::SETNE: return DAG.getConstant(1, VT);
1738         case ISD::SETGT:
1739         case ISD::SETGE:
1740           // True if the sign bit of C1 is set.
1741           return DAG.getConstant(C1.isNegative(), VT);
1742         case ISD::SETLT:
1743         case ISD::SETLE:
1744           // True if the sign bit of C1 isn't set.
1745           return DAG.getConstant(C1.isNonNegative(), VT);
1746         default:
1747           break;
1748         }
1749       }
1750
1751       // Otherwise, we can perform the comparison with the low bits.
1752       switch (Cond) {
1753       case ISD::SETEQ:
1754       case ISD::SETNE:
1755       case ISD::SETUGT:
1756       case ISD::SETUGE:
1757       case ISD::SETULT:
1758       case ISD::SETULE: {
1759         EVT newVT = N0.getOperand(0).getValueType();
1760         if (DCI.isBeforeLegalizeOps() ||
1761             (isOperationLegal(ISD::SETCC, newVT) &&
1762               getCondCodeAction(Cond, newVT)==Legal))
1763           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1764                               DAG.getConstant(APInt(C1).trunc(InSize), newVT),
1765                               Cond);
1766         break;
1767       }
1768       default:
1769         break;   // todo, be more careful with signed comparisons
1770       }
1771     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1772                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1773       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1774       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1775       EVT ExtDstTy = N0.getValueType();
1776       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1777
1778       // If the extended part has any inconsistent bits, it cannot ever
1779       // compare equal.  In other words, they have to be all ones or all
1780       // zeros.
1781       APInt ExtBits =
1782         APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1783       if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1784         return DAG.getConstant(Cond == ISD::SETNE, VT);
1785
1786       SDValue ZextOp;
1787       EVT Op0Ty = N0.getOperand(0).getValueType();
1788       if (Op0Ty == ExtSrcTy) {
1789         ZextOp = N0.getOperand(0);
1790       } else {
1791         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1792         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1793                               DAG.getConstant(Imm, Op0Ty));
1794       }
1795       if (!DCI.isCalledByLegalizer())
1796         DCI.AddToWorklist(ZextOp.getNode());
1797       // Otherwise, make this a use of a zext.
1798       return DAG.getSetCC(dl, VT, ZextOp,
1799                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1800                                                               ExtDstTyBits,
1801                                                               ExtSrcTyBits),
1802                                           ExtDstTy),
1803                           Cond);
1804     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1805                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1806       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1807       if (N0.getOpcode() == ISD::SETCC &&
1808           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1809         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1810         if (TrueWhenTrue)
1811           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1812         // Invert the condition.
1813         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1814         CC = ISD::getSetCCInverse(CC,
1815                                   N0.getOperand(0).getValueType().isInteger());
1816         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1817       }
1818
1819       if ((N0.getOpcode() == ISD::XOR ||
1820            (N0.getOpcode() == ISD::AND &&
1821             N0.getOperand(0).getOpcode() == ISD::XOR &&
1822             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1823           isa<ConstantSDNode>(N0.getOperand(1)) &&
1824           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1825         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1826         // can only do this if the top bits are known zero.
1827         unsigned BitWidth = N0.getValueSizeInBits();
1828         if (DAG.MaskedValueIsZero(N0,
1829                                   APInt::getHighBitsSet(BitWidth,
1830                                                         BitWidth-1))) {
1831           // Okay, get the un-inverted input value.
1832           SDValue Val;
1833           if (N0.getOpcode() == ISD::XOR)
1834             Val = N0.getOperand(0);
1835           else {
1836             assert(N0.getOpcode() == ISD::AND &&
1837                     N0.getOperand(0).getOpcode() == ISD::XOR);
1838             // ((X^1)&1)^1 -> X & 1
1839             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1840                               N0.getOperand(0).getOperand(0),
1841                               N0.getOperand(1));
1842           }
1843
1844           return DAG.getSetCC(dl, VT, Val, N1,
1845                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1846         }
1847       } else if (N1C->getAPIntValue() == 1 &&
1848                  (VT == MVT::i1 ||
1849                   getBooleanContents() == ZeroOrOneBooleanContent)) {
1850         SDValue Op0 = N0;
1851         if (Op0.getOpcode() == ISD::TRUNCATE)
1852           Op0 = Op0.getOperand(0);
1853
1854         if ((Op0.getOpcode() == ISD::XOR) &&
1855             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1856             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1857           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1858           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1859           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1860                               Cond);
1861         } else if (Op0.getOpcode() == ISD::AND &&
1862                 isa<ConstantSDNode>(Op0.getOperand(1)) &&
1863                 cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1864           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1865           if (Op0.getValueType() != VT)
1866             Op0 = DAG.getNode(ISD::AND, dl, VT,
1867                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1868                           DAG.getConstant(1, VT));
1869           return DAG.getSetCC(dl, VT, Op0,
1870                               DAG.getConstant(0, Op0.getValueType()),
1871                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1872         }
1873       }
1874     }
1875
1876     APInt MinVal, MaxVal;
1877     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1878     if (ISD::isSignedIntSetCC(Cond)) {
1879       MinVal = APInt::getSignedMinValue(OperandBitSize);
1880       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1881     } else {
1882       MinVal = APInt::getMinValue(OperandBitSize);
1883       MaxVal = APInt::getMaxValue(OperandBitSize);
1884     }
1885
1886     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1887     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1888       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1889       // X >= C0 --> X > (C0-1)
1890       return DAG.getSetCC(dl, VT, N0,
1891                           DAG.getConstant(C1-1, N1.getValueType()),
1892                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1893     }
1894
1895     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1896       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1897       // X <= C0 --> X < (C0+1)
1898       return DAG.getSetCC(dl, VT, N0,
1899                           DAG.getConstant(C1+1, N1.getValueType()),
1900                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1901     }
1902
1903     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1904       return DAG.getConstant(0, VT);      // X < MIN --> false
1905     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1906       return DAG.getConstant(1, VT);      // X >= MIN --> true
1907     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1908       return DAG.getConstant(0, VT);      // X > MAX --> false
1909     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1910       return DAG.getConstant(1, VT);      // X <= MAX --> true
1911
1912     // Canonicalize setgt X, Min --> setne X, Min
1913     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1914       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1915     // Canonicalize setlt X, Max --> setne X, Max
1916     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1917       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1918
1919     // If we have setult X, 1, turn it into seteq X, 0
1920     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1921       return DAG.getSetCC(dl, VT, N0,
1922                           DAG.getConstant(MinVal, N0.getValueType()),
1923                           ISD::SETEQ);
1924     // If we have setugt X, Max-1, turn it into seteq X, Max
1925     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1926       return DAG.getSetCC(dl, VT, N0,
1927                           DAG.getConstant(MaxVal, N0.getValueType()),
1928                           ISD::SETEQ);
1929
1930     // If we have "setcc X, C0", check to see if we can shrink the immediate
1931     // by changing cc.
1932
1933     // SETUGT X, SINTMAX  -> SETLT X, 0
1934     if (Cond == ISD::SETUGT &&
1935         C1 == APInt::getSignedMaxValue(OperandBitSize))
1936       return DAG.getSetCC(dl, VT, N0,
1937                           DAG.getConstant(0, N1.getValueType()),
1938                           ISD::SETLT);
1939
1940     // SETULT X, SINTMIN  -> SETGT X, -1
1941     if (Cond == ISD::SETULT &&
1942         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1943       SDValue ConstMinusOne =
1944           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1945                           N1.getValueType());
1946       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1947     }
1948
1949     // Fold bit comparisons when we can.
1950     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1951         (VT == N0.getValueType() ||
1952          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1953         N0.getOpcode() == ISD::AND)
1954       if (ConstantSDNode *AndRHS =
1955                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1956         EVT ShiftTy = DCI.isBeforeLegalize() ?
1957           getPointerTy() : getShiftAmountTy();
1958         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1959           // Perform the xform if the AND RHS is a single bit.
1960           if (AndRHS->getAPIntValue().isPowerOf2()) {
1961             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1962                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1963                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1964           }
1965         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1966           // (X & 8) == 8  -->  (X & 8) >> 3
1967           // Perform the xform if C1 is a single bit.
1968           if (C1.isPowerOf2()) {
1969             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1970                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1971                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1972           }
1973         }
1974       }
1975   }
1976
1977   if (isa<ConstantFPSDNode>(N0.getNode())) {
1978     // Constant fold or commute setcc.
1979     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1980     if (O.getNode()) return O;
1981   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1982     // If the RHS of an FP comparison is a constant, simplify it away in
1983     // some cases.
1984     if (CFP->getValueAPF().isNaN()) {
1985       // If an operand is known to be a nan, we can fold it.
1986       switch (ISD::getUnorderedFlavor(Cond)) {
1987       default: llvm_unreachable("Unknown flavor!");
1988       case 0:  // Known false.
1989         return DAG.getConstant(0, VT);
1990       case 1:  // Known true.
1991         return DAG.getConstant(1, VT);
1992       case 2:  // Undefined.
1993         return DAG.getUNDEF(VT);
1994       }
1995     }
1996
1997     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1998     // constant if knowing that the operand is non-nan is enough.  We prefer to
1999     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
2000     // materialize 0.0.
2001     if (Cond == ISD::SETO || Cond == ISD::SETUO)
2002       return DAG.getSetCC(dl, VT, N0, N0, Cond);
2003
2004     // If the condition is not legal, see if we can find an equivalent one
2005     // which is legal.
2006     if (!isCondCodeLegal(Cond, N0.getValueType())) {
2007       // If the comparison was an awkward floating-point == or != and one of
2008       // the comparison operands is infinity or negative infinity, convert the
2009       // condition to a less-awkward <= or >=.
2010       if (CFP->getValueAPF().isInfinity()) {
2011         if (CFP->getValueAPF().isNegative()) {
2012           if (Cond == ISD::SETOEQ &&
2013               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2014             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
2015           if (Cond == ISD::SETUEQ &&
2016               isCondCodeLegal(ISD::SETOLE, N0.getValueType()))
2017             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
2018           if (Cond == ISD::SETUNE &&
2019               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2020             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
2021           if (Cond == ISD::SETONE &&
2022               isCondCodeLegal(ISD::SETUGT, N0.getValueType()))
2023             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
2024         } else {
2025           if (Cond == ISD::SETOEQ &&
2026               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2027             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
2028           if (Cond == ISD::SETUEQ &&
2029               isCondCodeLegal(ISD::SETOGE, N0.getValueType()))
2030             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
2031           if (Cond == ISD::SETUNE &&
2032               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2033             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
2034           if (Cond == ISD::SETONE &&
2035               isCondCodeLegal(ISD::SETULT, N0.getValueType()))
2036             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
2037         }
2038       }
2039     }
2040   }
2041
2042   if (N0 == N1) {
2043     // We can always fold X == X for integer setcc's.
2044     if (N0.getValueType().isInteger())
2045       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2046     unsigned UOF = ISD::getUnorderedFlavor(Cond);
2047     if (UOF == 2)   // FP operators that are undefined on NaNs.
2048       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2049     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
2050       return DAG.getConstant(UOF, VT);
2051     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
2052     // if it is not already.
2053     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
2054     if (NewCond != Cond)
2055       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
2056   }
2057
2058   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2059       N0.getValueType().isInteger()) {
2060     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
2061         N0.getOpcode() == ISD::XOR) {
2062       // Simplify (X+Y) == (X+Z) -->  Y == Z
2063       if (N0.getOpcode() == N1.getOpcode()) {
2064         if (N0.getOperand(0) == N1.getOperand(0))
2065           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
2066         if (N0.getOperand(1) == N1.getOperand(1))
2067           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
2068         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
2069           // If X op Y == Y op X, try other combinations.
2070           if (N0.getOperand(0) == N1.getOperand(1))
2071             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
2072                                 Cond);
2073           if (N0.getOperand(1) == N1.getOperand(0))
2074             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
2075                                 Cond);
2076         }
2077       }
2078
2079       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
2080         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2081           // Turn (X+C1) == C2 --> X == C2-C1
2082           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
2083             return DAG.getSetCC(dl, VT, N0.getOperand(0),
2084                                 DAG.getConstant(RHSC->getAPIntValue()-
2085                                                 LHSR->getAPIntValue(),
2086                                 N0.getValueType()), Cond);
2087           }
2088
2089           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
2090           if (N0.getOpcode() == ISD::XOR)
2091             // If we know that all of the inverted bits are zero, don't bother
2092             // performing the inversion.
2093             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
2094               return
2095                 DAG.getSetCC(dl, VT, N0.getOperand(0),
2096                              DAG.getConstant(LHSR->getAPIntValue() ^
2097                                                RHSC->getAPIntValue(),
2098                                              N0.getValueType()),
2099                              Cond);
2100         }
2101
2102         // Turn (C1-X) == C2 --> X == C1-C2
2103         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
2104           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
2105             return
2106               DAG.getSetCC(dl, VT, N0.getOperand(1),
2107                            DAG.getConstant(SUBC->getAPIntValue() -
2108                                              RHSC->getAPIntValue(),
2109                                            N0.getValueType()),
2110                            Cond);
2111           }
2112         }
2113       }
2114
2115       // Simplify (X+Z) == X -->  Z == 0
2116       if (N0.getOperand(0) == N1)
2117         return DAG.getSetCC(dl, VT, N0.getOperand(1),
2118                         DAG.getConstant(0, N0.getValueType()), Cond);
2119       if (N0.getOperand(1) == N1) {
2120         if (DAG.isCommutativeBinOp(N0.getOpcode()))
2121           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2122                           DAG.getConstant(0, N0.getValueType()), Cond);
2123         else if (N0.getNode()->hasOneUse()) {
2124           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2125           // (Z-X) == X  --> Z == X<<1
2126           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2127                                      N1,
2128                                      DAG.getConstant(1, getShiftAmountTy()));
2129           if (!DCI.isCalledByLegalizer())
2130             DCI.AddToWorklist(SH.getNode());
2131           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2132         }
2133       }
2134     }
2135
2136     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2137         N1.getOpcode() == ISD::XOR) {
2138       // Simplify  X == (X+Z) -->  Z == 0
2139       if (N1.getOperand(0) == N0) {
2140         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2141                         DAG.getConstant(0, N1.getValueType()), Cond);
2142       } else if (N1.getOperand(1) == N0) {
2143         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2144           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2145                           DAG.getConstant(0, N1.getValueType()), Cond);
2146         } else if (N1.getNode()->hasOneUse()) {
2147           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2148           // X == (Z-X)  --> X<<1 == Z
2149           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2150                                      DAG.getConstant(1, getShiftAmountTy()));
2151           if (!DCI.isCalledByLegalizer())
2152             DCI.AddToWorklist(SH.getNode());
2153           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2154         }
2155       }
2156     }
2157
2158     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2159     // Note that where y is variable and is known to have at most
2160     // one bit set (for example, if it is z&1) we cannot do this;
2161     // the expressions are not equivalent when y==0.
2162     if (N0.getOpcode() == ISD::AND)
2163       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2164         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2165           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2166           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2167           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2168         }
2169       }
2170     if (N1.getOpcode() == ISD::AND)
2171       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2172         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2173           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2174           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2175           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2176         }
2177       }
2178   }
2179
2180   // Fold away ALL boolean setcc's.
2181   SDValue Temp;
2182   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2183     switch (Cond) {
2184     default: llvm_unreachable("Unknown integer setcc!");
2185     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2186       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2187       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2188       if (!DCI.isCalledByLegalizer())
2189         DCI.AddToWorklist(Temp.getNode());
2190       break;
2191     case ISD::SETNE:  // X != Y   -->  (X^Y)
2192       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2193       break;
2194     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2195     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2196       Temp = DAG.getNOT(dl, N0, MVT::i1);
2197       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2198       if (!DCI.isCalledByLegalizer())
2199         DCI.AddToWorklist(Temp.getNode());
2200       break;
2201     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2202     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2203       Temp = DAG.getNOT(dl, N1, MVT::i1);
2204       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2205       if (!DCI.isCalledByLegalizer())
2206         DCI.AddToWorklist(Temp.getNode());
2207       break;
2208     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2209     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2210       Temp = DAG.getNOT(dl, N0, MVT::i1);
2211       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2212       if (!DCI.isCalledByLegalizer())
2213         DCI.AddToWorklist(Temp.getNode());
2214       break;
2215     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2216     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2217       Temp = DAG.getNOT(dl, N1, MVT::i1);
2218       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2219       break;
2220     }
2221     if (VT != MVT::i1) {
2222       if (!DCI.isCalledByLegalizer())
2223         DCI.AddToWorklist(N0.getNode());
2224       // FIXME: If running after legalize, we probably can't do this.
2225       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2226     }
2227     return N0;
2228   }
2229
2230   // Could not fold it.
2231   return SDValue();
2232 }
2233
2234 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2235 /// node is a GlobalAddress + offset.
2236 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
2237                                     int64_t &Offset) const {
2238   if (isa<GlobalAddressSDNode>(N)) {
2239     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2240     GA = GASD->getGlobal();
2241     Offset += GASD->getOffset();
2242     return true;
2243   }
2244
2245   if (N->getOpcode() == ISD::ADD) {
2246     SDValue N1 = N->getOperand(0);
2247     SDValue N2 = N->getOperand(1);
2248     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2249       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2250       if (V) {
2251         Offset += V->getSExtValue();
2252         return true;
2253       }
2254     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2255       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2256       if (V) {
2257         Offset += V->getSExtValue();
2258         return true;
2259       }
2260     }
2261   }
2262   return false;
2263 }
2264
2265
2266 SDValue TargetLowering::
2267 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2268   // Default implementation: no optimization.
2269   return SDValue();
2270 }
2271
2272 //===----------------------------------------------------------------------===//
2273 //  Inline Assembler Implementation Methods
2274 //===----------------------------------------------------------------------===//
2275
2276
2277 TargetLowering::ConstraintType
2278 TargetLowering::getConstraintType(const std::string &Constraint) const {
2279   // FIXME: lots more standard ones to handle.
2280   if (Constraint.size() == 1) {
2281     switch (Constraint[0]) {
2282     default: break;
2283     case 'r': return C_RegisterClass;
2284     case 'm':    // memory
2285     case 'o':    // offsetable
2286     case 'V':    // not offsetable
2287       return C_Memory;
2288     case 'i':    // Simple Integer or Relocatable Constant
2289     case 'n':    // Simple Integer
2290     case 's':    // Relocatable Constant
2291     case 'X':    // Allow ANY value.
2292     case 'I':    // Target registers.
2293     case 'J':
2294     case 'K':
2295     case 'L':
2296     case 'M':
2297     case 'N':
2298     case 'O':
2299     case 'P':
2300       return C_Other;
2301     }
2302   }
2303
2304   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2305       Constraint[Constraint.size()-1] == '}')
2306     return C_Register;
2307   return C_Unknown;
2308 }
2309
2310 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2311 /// with another that has more specific requirements based on the type of the
2312 /// corresponding operand.
2313 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2314   if (ConstraintVT.isInteger())
2315     return "r";
2316   if (ConstraintVT.isFloatingPoint())
2317     return "f";      // works for many targets
2318   return 0;
2319 }
2320
2321 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2322 /// vector.  If it is invalid, don't add anything to Ops.
2323 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2324                                                   char ConstraintLetter,
2325                                                   bool hasMemory,
2326                                                   std::vector<SDValue> &Ops,
2327                                                   SelectionDAG &DAG) const {
2328   switch (ConstraintLetter) {
2329   default: break;
2330   case 'X':     // Allows any operand; labels (basic block) use this.
2331     if (Op.getOpcode() == ISD::BasicBlock) {
2332       Ops.push_back(Op);
2333       return;
2334     }
2335     // fall through
2336   case 'i':    // Simple Integer or Relocatable Constant
2337   case 'n':    // Simple Integer
2338   case 's': {  // Relocatable Constant
2339     // These operands are interested in values of the form (GV+C), where C may
2340     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2341     // is possible and fine if either GV or C are missing.
2342     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2343     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2344
2345     // If we have "(add GV, C)", pull out GV/C
2346     if (Op.getOpcode() == ISD::ADD) {
2347       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2348       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2349       if (C == 0 || GA == 0) {
2350         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2351         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2352       }
2353       if (C == 0 || GA == 0)
2354         C = 0, GA = 0;
2355     }
2356
2357     // If we find a valid operand, map to the TargetXXX version so that the
2358     // value itself doesn't get selected.
2359     if (GA) {   // Either &GV   or   &GV+C
2360       if (ConstraintLetter != 'n') {
2361         int64_t Offs = GA->getOffset();
2362         if (C) Offs += C->getZExtValue();
2363         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2364                                                  Op.getValueType(), Offs));
2365         return;
2366       }
2367     }
2368     if (C) {   // just C, no GV.
2369       // Simple constants are not allowed for 's'.
2370       if (ConstraintLetter != 's') {
2371         // gcc prints these as sign extended.  Sign extend value to 64 bits
2372         // now; without this it would get ZExt'd later in
2373         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2374         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2375                                             MVT::i64));
2376         return;
2377       }
2378     }
2379     break;
2380   }
2381   }
2382 }
2383
2384 std::vector<unsigned> TargetLowering::
2385 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2386                                   EVT VT) const {
2387   return std::vector<unsigned>();
2388 }
2389
2390
2391 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2392 getRegForInlineAsmConstraint(const std::string &Constraint,
2393                              EVT VT) const {
2394   if (Constraint[0] != '{')
2395     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2396   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2397
2398   // Remove the braces from around the name.
2399   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2400
2401   // Figure out which register class contains this reg.
2402   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2403   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2404        E = RI->regclass_end(); RCI != E; ++RCI) {
2405     const TargetRegisterClass *RC = *RCI;
2406
2407     // If none of the value types for this register class are valid, we
2408     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2409     bool isLegal = false;
2410     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2411          I != E; ++I) {
2412       if (isTypeLegal(*I)) {
2413         isLegal = true;
2414         break;
2415       }
2416     }
2417
2418     if (!isLegal) continue;
2419
2420     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2421          I != E; ++I) {
2422       if (RegName.equals_lower(RI->getName(*I)))
2423         return std::make_pair(*I, RC);
2424     }
2425   }
2426
2427   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2428 }
2429
2430 //===----------------------------------------------------------------------===//
2431 // Constraint Selection.
2432
2433 /// isMatchingInputConstraint - Return true of this is an input operand that is
2434 /// a matching constraint like "4".
2435 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2436   assert(!ConstraintCode.empty() && "No known constraint!");
2437   return isdigit(ConstraintCode[0]);
2438 }
2439
2440 /// getMatchedOperand - If this is an input matching constraint, this method
2441 /// returns the output operand it matches.
2442 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2443   assert(!ConstraintCode.empty() && "No known constraint!");
2444   return atoi(ConstraintCode.c_str());
2445 }
2446
2447
2448 /// getConstraintGenerality - Return an integer indicating how general CT
2449 /// is.
2450 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2451   switch (CT) {
2452   default: llvm_unreachable("Unknown constraint type!");
2453   case TargetLowering::C_Other:
2454   case TargetLowering::C_Unknown:
2455     return 0;
2456   case TargetLowering::C_Register:
2457     return 1;
2458   case TargetLowering::C_RegisterClass:
2459     return 2;
2460   case TargetLowering::C_Memory:
2461     return 3;
2462   }
2463 }
2464
2465 /// ChooseConstraint - If there are multiple different constraints that we
2466 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2467 /// This is somewhat tricky: constraints fall into four classes:
2468 ///    Other         -> immediates and magic values
2469 ///    Register      -> one specific register
2470 ///    RegisterClass -> a group of regs
2471 ///    Memory        -> memory
2472 /// Ideally, we would pick the most specific constraint possible: if we have
2473 /// something that fits into a register, we would pick it.  The problem here
2474 /// is that if we have something that could either be in a register or in
2475 /// memory that use of the register could cause selection of *other*
2476 /// operands to fail: they might only succeed if we pick memory.  Because of
2477 /// this the heuristic we use is:
2478 ///
2479 ///  1) If there is an 'other' constraint, and if the operand is valid for
2480 ///     that constraint, use it.  This makes us take advantage of 'i'
2481 ///     constraints when available.
2482 ///  2) Otherwise, pick the most general constraint present.  This prefers
2483 ///     'm' over 'r', for example.
2484 ///
2485 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2486                              bool hasMemory,  const TargetLowering &TLI,
2487                              SDValue Op, SelectionDAG *DAG) {
2488   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2489   unsigned BestIdx = 0;
2490   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2491   int BestGenerality = -1;
2492
2493   // Loop over the options, keeping track of the most general one.
2494   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2495     TargetLowering::ConstraintType CType =
2496       TLI.getConstraintType(OpInfo.Codes[i]);
2497
2498     // If this is an 'other' constraint, see if the operand is valid for it.
2499     // For example, on X86 we might have an 'rI' constraint.  If the operand
2500     // is an integer in the range [0..31] we want to use I (saving a load
2501     // of a register), otherwise we must use 'r'.
2502     if (CType == TargetLowering::C_Other && Op.getNode()) {
2503       assert(OpInfo.Codes[i].size() == 1 &&
2504              "Unhandled multi-letter 'other' constraint");
2505       std::vector<SDValue> ResultOps;
2506       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2507                                        ResultOps, *DAG);
2508       if (!ResultOps.empty()) {
2509         BestType = CType;
2510         BestIdx = i;
2511         break;
2512       }
2513     }
2514
2515     // This constraint letter is more general than the previous one, use it.
2516     int Generality = getConstraintGenerality(CType);
2517     if (Generality > BestGenerality) {
2518       BestType = CType;
2519       BestIdx = i;
2520       BestGenerality = Generality;
2521     }
2522   }
2523
2524   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2525   OpInfo.ConstraintType = BestType;
2526 }
2527
2528 /// ComputeConstraintToUse - Determines the constraint code and constraint
2529 /// type to use for the specific AsmOperandInfo, setting
2530 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2531 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2532                                             SDValue Op,
2533                                             bool hasMemory,
2534                                             SelectionDAG *DAG) const {
2535   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2536
2537   // Single-letter constraints ('r') are very common.
2538   if (OpInfo.Codes.size() == 1) {
2539     OpInfo.ConstraintCode = OpInfo.Codes[0];
2540     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2541   } else {
2542     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2543   }
2544
2545   // 'X' matches anything.
2546   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2547     // Labels and constants are handled elsewhere ('X' is the only thing
2548     // that matches labels).  For Functions, the type here is the type of
2549     // the result, which is not what we want to look at; leave them alone.
2550     Value *v = OpInfo.CallOperandVal;
2551     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2552       OpInfo.CallOperandVal = v;
2553       return;
2554     }
2555
2556     // Otherwise, try to resolve it to something we know about by looking at
2557     // the actual operand type.
2558     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2559       OpInfo.ConstraintCode = Repl;
2560       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2561     }
2562   }
2563 }
2564
2565 //===----------------------------------------------------------------------===//
2566 //  Loop Strength Reduction hooks
2567 //===----------------------------------------------------------------------===//
2568
2569 /// isLegalAddressingMode - Return true if the addressing mode represented
2570 /// by AM is legal for this target, for a load/store of the specified type.
2571 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2572                                            const Type *Ty) const {
2573   // The default implementation of this implements a conservative RISCy, r+r and
2574   // r+i addr mode.
2575
2576   // Allows a sign-extended 16-bit immediate field.
2577   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2578     return false;
2579
2580   // No global is ever allowed as a base.
2581   if (AM.BaseGV)
2582     return false;
2583
2584   // Only support r+r,
2585   switch (AM.Scale) {
2586   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2587     break;
2588   case 1:
2589     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2590       return false;
2591     // Otherwise we have r+r or r+i.
2592     break;
2593   case 2:
2594     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2595       return false;
2596     // Allow 2*r as r+r.
2597     break;
2598   }
2599
2600   return true;
2601 }
2602
2603 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2604 /// return a DAG expression to select that will generate the same value by
2605 /// multiplying by a magic number.  See:
2606 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2607 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2608                                   std::vector<SDNode*>* Created) const {
2609   EVT VT = N->getValueType(0);
2610   DebugLoc dl= N->getDebugLoc();
2611
2612   // Check to see if we can do this.
2613   // FIXME: We should be more aggressive here.
2614   if (!isTypeLegal(VT))
2615     return SDValue();
2616
2617   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2618   APInt::ms magics = d.magic();
2619
2620   // Multiply the numerator (operand 0) by the magic value
2621   // FIXME: We should support doing a MUL in a wider type
2622   SDValue Q;
2623   if (isOperationLegalOrCustom(ISD::MULHS, VT))
2624     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2625                     DAG.getConstant(magics.m, VT));
2626   else if (isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2627     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2628                               N->getOperand(0),
2629                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2630   else
2631     return SDValue();       // No mulhs or equvialent
2632   // If d > 0 and m < 0, add the numerator
2633   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2634     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2635     if (Created)
2636       Created->push_back(Q.getNode());
2637   }
2638   // If d < 0 and m > 0, subtract the numerator.
2639   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2640     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2641     if (Created)
2642       Created->push_back(Q.getNode());
2643   }
2644   // Shift right algebraic if shift value is nonzero
2645   if (magics.s > 0) {
2646     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2647                     DAG.getConstant(magics.s, getShiftAmountTy()));
2648     if (Created)
2649       Created->push_back(Q.getNode());
2650   }
2651   // Extract the sign bit and add it to the quotient
2652   SDValue T =
2653     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2654                                                  getShiftAmountTy()));
2655   if (Created)
2656     Created->push_back(T.getNode());
2657   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2658 }
2659
2660 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2661 /// return a DAG expression to select that will generate the same value by
2662 /// multiplying by a magic number.  See:
2663 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2664 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2665                                   std::vector<SDNode*>* Created) const {
2666   EVT VT = N->getValueType(0);
2667   DebugLoc dl = N->getDebugLoc();
2668
2669   // Check to see if we can do this.
2670   // FIXME: We should be more aggressive here.
2671   if (!isTypeLegal(VT))
2672     return SDValue();
2673
2674   // FIXME: We should use a narrower constant when the upper
2675   // bits are known to be zero.
2676   ConstantSDNode *N1C = cast<ConstantSDNode>(N->getOperand(1));
2677   APInt::mu magics = N1C->getAPIntValue().magicu();
2678
2679   // Multiply the numerator (operand 0) by the magic value
2680   // FIXME: We should support doing a MUL in a wider type
2681   SDValue Q;
2682   if (isOperationLegalOrCustom(ISD::MULHU, VT))
2683     Q = DAG.getNode(ISD::MULHU, dl, VT, N->getOperand(0),
2684                     DAG.getConstant(magics.m, VT));
2685   else if (isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2686     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT),
2687                               N->getOperand(0),
2688                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2689   else
2690     return SDValue();       // No mulhu or equvialent
2691   if (Created)
2692     Created->push_back(Q.getNode());
2693
2694   if (magics.a == 0) {
2695     assert(magics.s < N1C->getAPIntValue().getBitWidth() &&
2696            "We shouldn't generate an undefined shift!");
2697     return DAG.getNode(ISD::SRL, dl, VT, Q,
2698                        DAG.getConstant(magics.s, getShiftAmountTy()));
2699   } else {
2700     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2701     if (Created)
2702       Created->push_back(NPQ.getNode());
2703     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2704                       DAG.getConstant(1, getShiftAmountTy()));
2705     if (Created)
2706       Created->push_back(NPQ.getNode());
2707     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2708     if (Created)
2709       Created->push_back(NPQ.getNode());
2710     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2711                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2712   }
2713 }