lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGRRList.cpp - Reg pressure reduction list scheduler --===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "llvm/CodeGen/ScheduleDAGSDNodes.h"
  20 #include "llvm/CodeGen/SchedulerRegistry.h"
  21 #include "llvm/Target/TargetRegisterInfo.h"
  22 #include "llvm/Target/TargetData.h"
  23 #include "llvm/Target/TargetMachine.h"
  24 #include "llvm/Target/TargetInstrInfo.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/Compiler.h"
  27 #include "llvm/ADT/BitVector.h"
  28 #include "llvm/ADT/PriorityQueue.h"
  29 #include "llvm/ADT/SmallPtrSet.h"
  30 #include "llvm/ADT/SmallSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <climits>
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 STATISTIC(NumBacktracks, "Number of times scheduler backtracked");
  38 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  39 STATISTIC(NumDups,       "Number of duplicated nodes");
  40 STATISTIC(NumCCCopies,   "Number of cross class copies");
  41
  42 static RegisterScheduler
  43   burrListDAGScheduler("list-burr",
  44                        "Bottom-up register reduction list scheduling",
  45                        createBURRListDAGScheduler);
  46 static RegisterScheduler
  47   tdrListrDAGScheduler("list-tdrr",
  48                        "Top-down register reduction list scheduling",
  49                        createTDRRListDAGScheduler);
  50
  51 namespace {
  52 //===----------------------------------------------------------------------===//
  53 /// ScheduleDAGRRList - The actual register reduction list scheduler
  54 /// implementation.  This supports both top-down and bottom-up scheduling.
  55 ///
  56 class VISIBILITY_HIDDEN ScheduleDAGRRList : public ScheduleDAGSDNodes {
  57 private:
  58   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
  59   /// it is top-down.
  60   bool isBottomUp;
  61
  62   /// AvailableQueue - The priority queue to use for the available SUnits.
  63   SchedulingPriorityQueue *AvailableQueue;
  64
  65   /// LiveRegDefs - A set of physical registers and their definition
  66   /// that are "live". These nodes must be scheduled before any other nodes that
  67   /// modifies the registers can be scheduled.
  68   unsigned NumLiveRegs;
  69   std::vector<SUnit*> LiveRegDefs;
  70   std::vector<unsigned> LiveRegCycles;
  71
  72 public:
  73   ScheduleDAGRRList(SelectionDAG *dag, MachineBasicBlock *bb,
  74                     const TargetMachine &tm, bool isbottomup,
  75                     SchedulingPriorityQueue *availqueue)
  76     : ScheduleDAGSDNodes(dag, bb, tm), isBottomUp(isbottomup),
  77       AvailableQueue(availqueue) {
  78     }
  79
  80   ~ScheduleDAGRRList() {
  81     delete AvailableQueue;
  82   }
  83
  84   void Schedule();
  85
  86   /// IsReachable - Checks if SU is reachable from TargetSU.
  87   bool IsReachable(const SUnit *SU, const SUnit *TargetSU);
  88
  89   /// willCreateCycle - Returns true if adding an edge from SU to TargetSU will
  90   /// create a cycle.
  91   bool WillCreateCycle(SUnit *SU, SUnit *TargetSU);
  92
  93   /// AddPred - This adds the specified node X as a predecessor of
  94   /// the current node Y if not already.
  95   /// This returns true if this is a new predecessor.
  96   /// Updates the topological ordering if required.
  97   bool AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
  98                unsigned PhyReg = 0, int Cost = 1);
  99
 100   /// RemovePred - This removes the specified node N from the predecessors of
 101   /// the current node M. Updates the topological ordering if required.
 102   bool RemovePred(SUnit *M, SUnit *N, bool isCtrl, bool isSpecial);
 103
 104 private:
 105   void ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain);
 106   void ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain);
 107   void CapturePred(SUnit*, SUnit*, bool);
 108   void ScheduleNodeBottomUp(SUnit*, unsigned);
 109   void ScheduleNodeTopDown(SUnit*, unsigned);
 110   void UnscheduleNodeBottomUp(SUnit*);
 111   void BacktrackBottomUp(SUnit*, unsigned, unsigned&);
 112   SUnit *CopyAndMoveSuccessors(SUnit*);
 113   void InsertCCCopiesAndMoveSuccs(SUnit*, unsigned,
 114                                   const TargetRegisterClass*,
 115                                   const TargetRegisterClass*,
 116                                   SmallVector<SUnit*, 2>&);
 117   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 118   void ListScheduleTopDown();
 119   void ListScheduleBottomUp();
 120   void CommuteNodesToReducePressure();
 121
 122
 123   /// CreateNewSUnit - Creates a new SUnit and returns a pointer to it.
 124   /// Updates the topological ordering if required.
 125   SUnit *CreateNewSUnit(SDNode *N) {
 126     SUnit *NewNode = NewSUnit(N);
 127     // Update the topological ordering.
 128     if (NewNode->NodeNum >= Node2Index.size())
 129       InitDAGTopologicalSorting();
 130     return NewNode;
 131   }
 132
 133   /// CreateClone - Creates a new SUnit from an existing one.
 134   /// Updates the topological ordering if required.
 135   SUnit *CreateClone(SUnit *N) {
 136     SUnit *NewNode = Clone(N);
 137     // Update the topological ordering.
 138     if (NewNode->NodeNum >= Node2Index.size())
 139       InitDAGTopologicalSorting();
 140     return NewNode;
 141   }
 142
 143   /// Functions for preserving the topological ordering
 144   /// even after dynamic insertions of new edges.
 145   /// This allows a very fast implementation of IsReachable.
 146
 147   /// InitDAGTopologicalSorting - create the initial topological
 148   /// ordering from the DAG to be scheduled.
 149   void InitDAGTopologicalSorting();
 150
 151   /// DFS - make a DFS traversal and mark all nodes affected by the
 152   /// edge insertion. These nodes will later get new topological indexes
 153   /// by means of the Shift method.
 154   void DFS(const SUnit *SU, int UpperBound, bool& HasLoop);
 155
 156   /// Shift - reassign topological indexes for the nodes in the DAG
 157   /// to preserve the topological ordering.
 158   void Shift(BitVector& Visited, int LowerBound, int UpperBound);
 159
 160   /// Allocate - assign the topological index to the node n.
 161   void Allocate(int n, int index);
 162
 163   /// Index2Node - Maps topological index to the node number.
 164   std::vector<int> Index2Node;
 165   /// Node2Index - Maps the node number to its topological index.
 166   std::vector<int> Node2Index;
 167   /// Visited - a set of nodes visited during a DFS traversal.
 168   BitVector Visited;
 169 };
 170 }  // end anonymous namespace
 171
 172
 173 /// Schedule - Schedule the DAG using list scheduling.
 174 void ScheduleDAGRRList::Schedule() {
 175   DOUT << "********** List Scheduling **********\n";
 176
 177   NumLiveRegs = 0;
 178   LiveRegDefs.resize(TRI->getNumRegs(), NULL);
 179   LiveRegCycles.resize(TRI->getNumRegs(), 0);
 180
 181   // Build scheduling units.
 182   BuildSchedUnits();
 183
 184   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 185           SUnits[su].dumpAll(this));
 186   CalculateDepths();
 187   CalculateHeights();
 188   InitDAGTopologicalSorting();
 189
 190   AvailableQueue->initNodes(SUnits);
 191
 192   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 193   if (isBottomUp)
 194     ListScheduleBottomUp();
 195   else
 196     ListScheduleTopDown();
 197
 198   AvailableQueue->releaseState();
 199
 200   CommuteNodesToReducePressure();
 201 }
 202
 203 /// CommuteNodesToReducePressure - If a node is two-address and commutable, and
 204 /// it is not the last use of its first operand, add it to the CommuteSet if
 205 /// possible. It will be commuted when it is translated to a MI.
 206 void ScheduleDAGRRList::CommuteNodesToReducePressure() {
 207   SmallPtrSet<SUnit*, 4> OperandSeen;
 208   for (unsigned i = Sequence.size(); i != 0; ) {
 209     --i;
 210     SUnit *SU = Sequence[i];
 211     if (!SU || !SU->getNode()) continue;
 212     if (SU->isCommutable) {
 213       unsigned Opc = SU->getNode()->getMachineOpcode();
 214       const TargetInstrDesc &TID = TII->get(Opc);
 215       unsigned NumRes = TID.getNumDefs();
 216       unsigned NumOps = TID.getNumOperands() - NumRes;
 217       for (unsigned j = 0; j != NumOps; ++j) {
 218         if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
 219           continue;
 220
 221         SDNode *OpN = SU->getNode()->getOperand(j).getNode();
 222         SUnit *OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 223         if (OpSU && OperandSeen.count(OpSU) == 1) {
 224           // Ok, so SU is not the last use of OpSU, but SU is two-address so
 225           // it will clobber OpSU. Try to commute SU if no other source operands
 226           // are live below.
 227           bool DoCommute = true;
 228           for (unsigned k = 0; k < NumOps; ++k) {
 229             if (k != j) {
 230               OpN = SU->getNode()->getOperand(k).getNode();
 231               OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 232               if (OpSU && OperandSeen.count(OpSU) == 1) {
 233                 DoCommute = false;
 234                 break;
 235               }
 236             }
 237           }
 238           if (DoCommute)
 239             CommuteSet.insert(SU->getNode());
 240         }
 241
 242         // Only look at the first use&def node for now.
 243         break;
 244       }
 245     }
 246
 247     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 248          I != E; ++I) {
 249       if (!I->isCtrl)
 250         OperandSeen.insert(I->Dep->OrigNode);
 251     }
 252   }
 253 }
 254
 255 //===----------------------------------------------------------------------===//
 256 //  Bottom-Up Scheduling
 257 //===----------------------------------------------------------------------===//
 258
 259 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 260 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 261 void ScheduleDAGRRList::ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain) {
 262   --PredSU->NumSuccsLeft;
 263
 264 #ifndef NDEBUG
 265   if (PredSU->NumSuccsLeft < 0) {
 266     cerr << "*** Scheduling failed! ***\n";
 267     PredSU->dump(this);
 268     cerr << " has been released too many times!\n";
 269     assert(0);
 270   }
 271 #endif
 272
 273   // Compute how many cycles it will be before this actually becomes
 274   // available.  This is the max of the start time of all predecessors plus
 275   // their latencies.
 276   // If this is a token edge, we don't need to wait for the latency of the
 277   // preceeding instruction (e.g. a long-latency load) unless there is also
 278   // some other data dependence.
 279   unsigned PredDoneCycle = SU->Cycle;
 280   if (!isChain)
 281     PredDoneCycle += PredSU->Latency;
 282   else if (SU->Latency)
 283     PredDoneCycle += 1;
 284   PredSU->CycleBound = std::max(PredSU->CycleBound, PredDoneCycle);
 285
 286   if (PredSU->NumSuccsLeft == 0) {
 287     PredSU->isAvailable = true;
 288     AvailableQueue->push(PredSU);
 289   }
 290 }
 291
 292 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 293 /// count of its predecessors. If a predecessor pending count is zero, add it to
 294 /// the Available queue.
 295 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU, unsigned CurCycle) {
 296   DOUT << "*** Scheduling [" << CurCycle << "]: ";
 297   DEBUG(SU->dump(this));
 298
 299   SU->Cycle = CurCycle;
 300   Sequence.push_back(SU);
 301
 302   // Bottom up: release predecessors
 303   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 304        I != E; ++I) {
 305     ReleasePred(SU, I->Dep, I->isCtrl);
 306     if (I->Cost < 0)  {
 307       // This is a physical register dependency and it's impossible or
 308       // expensive to copy the register. Make sure nothing that can
 309       // clobber the register is scheduled between the predecessor and
 310       // this node.
 311       if (!LiveRegDefs[I->Reg]) {
 312         ++NumLiveRegs;
 313         LiveRegDefs[I->Reg] = I->Dep;
 314         LiveRegCycles[I->Reg] = CurCycle;
 315       }
 316     }
 317   }
 318
 319   // Release all the implicit physical register defs that are live.
 320   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 321        I != E; ++I) {
 322     if (I->Cost < 0)  {
 323       if (LiveRegCycles[I->Reg] == I->Dep->Cycle) {
 324         assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 325         assert(LiveRegDefs[I->Reg] == SU &&
 326                "Physical register dependency violated?");
 327         --NumLiveRegs;
 328         LiveRegDefs[I->Reg] = NULL;
 329         LiveRegCycles[I->Reg] = 0;
 330       }
 331     }
 332   }
 333
 334   SU->isScheduled = true;
 335   AvailableQueue->ScheduledNode(SU);
 336 }
 337
 338 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 339 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 340 /// them from AvailableQueue if necessary.
 341 void ScheduleDAGRRList::CapturePred(SUnit *PredSU, SUnit *SU, bool isChain) {
 342   unsigned CycleBound = 0;
 343   for (SUnit::succ_iterator I = PredSU->Succs.begin(), E = PredSU->Succs.end();
 344        I != E; ++I) {
 345     if (I->Dep == SU)
 346       continue;
 347     CycleBound = std::max(CycleBound,
 348                           I->Dep->Cycle + PredSU->Latency);
 349   }
 350
 351   if (PredSU->isAvailable) {
 352     PredSU->isAvailable = false;
 353     if (!PredSU->isPending)
 354       AvailableQueue->remove(PredSU);
 355   }
 356
 357   PredSU->CycleBound = CycleBound;
 358   ++PredSU->NumSuccsLeft;
 359 }
 360
 361 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 362 /// its predecessor states to reflect the change.
 363 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 364   DOUT << "*** Unscheduling [" << SU->Cycle << "]: ";
 365   DEBUG(SU->dump(this));
 366
 367   AvailableQueue->UnscheduledNode(SU);
 368
 369   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 370        I != E; ++I) {
 371     CapturePred(I->Dep, SU, I->isCtrl);
 372     if (I->Cost < 0 && SU->Cycle == LiveRegCycles[I->Reg])  {
 373       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 374       assert(LiveRegDefs[I->Reg] == I->Dep &&
 375              "Physical register dependency violated?");
 376       --NumLiveRegs;
 377       LiveRegDefs[I->Reg] = NULL;
 378       LiveRegCycles[I->Reg] = 0;
 379     }
 380   }
 381
 382   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 383        I != E; ++I) {
 384     if (I->Cost < 0)  {
 385       if (!LiveRegDefs[I->Reg]) {
 386         LiveRegDefs[I->Reg] = SU;
 387         ++NumLiveRegs;
 388       }
 389       if (I->Dep->Cycle < LiveRegCycles[I->Reg])
 390         LiveRegCycles[I->Reg] = I->Dep->Cycle;
 391     }
 392   }
 393
 394   SU->Cycle = 0;
 395   SU->isScheduled = false;
 396   SU->isAvailable = true;
 397   AvailableQueue->push(SU);
 398 }
 399
 400 /// IsReachable - Checks if SU is reachable from TargetSU.
 401 bool ScheduleDAGRRList::IsReachable(const SUnit *SU, const SUnit *TargetSU) {
 402   // If insertion of the edge SU->TargetSU would create a cycle
 403   // then there is a path from TargetSU to SU.
 404   int UpperBound, LowerBound;
 405   LowerBound = Node2Index[TargetSU->NodeNum];
 406   UpperBound = Node2Index[SU->NodeNum];
 407   bool HasLoop = false;
 408   // Is Ord(TargetSU) < Ord(SU) ?
 409   if (LowerBound < UpperBound) {
 410     Visited.reset();
 411     // There may be a path from TargetSU to SU. Check for it.
 412     DFS(TargetSU, UpperBound, HasLoop);
 413   }
 414   return HasLoop;
 415 }
 416
 417 /// Allocate - assign the topological index to the node n.
 418 inline void ScheduleDAGRRList::Allocate(int n, int index) {
 419   Node2Index[n] = index;
 420   Index2Node[index] = n;
 421 }
 422
 423 /// InitDAGTopologicalSorting - create the initial topological
 424 /// ordering from the DAG to be scheduled.
 425
 426 /// The idea of the algorithm is taken from
 427 /// "Online algorithms for managing the topological order of
 428 /// a directed acyclic graph" by David J. Pearce and Paul H.J. Kelly
 429 /// This is the MNR algorithm, which was first introduced by
 430 /// A. Marchetti-Spaccamela, U. Nanni and H. Rohnert in
 431 /// "Maintaining a topological order under edge insertions".
 432 ///
 433 /// Short description of the algorithm:
 434 ///
 435 /// Topological ordering, ord, of a DAG maps each node to a topological
 436 /// index so that for all edges X->Y it is the case that ord(X) < ord(Y).
 437 ///
 438 /// This means that if there is a path from the node X to the node Z,
 439 /// then ord(X) < ord(Z).
 440 ///
 441 /// This property can be used to check for reachability of nodes:
 442 /// if Z is reachable from X, then an insertion of the edge Z->X would
 443 /// create a cycle.
 444 ///
 445 /// The algorithm first computes a topological ordering for the DAG by
 446 /// initializing the Index2Node and Node2Index arrays and then tries to keep
 447 /// the ordering up-to-date after edge insertions by reordering the DAG.
 448 ///
 449 /// On insertion of the edge X->Y, the algorithm first marks by calling DFS
 450 /// the nodes reachable from Y, and then shifts them using Shift to lie
 451 /// immediately after X in Index2Node.
 452 void ScheduleDAGRRList::InitDAGTopologicalSorting() {
 453   unsigned DAGSize = SUnits.size();
 454   std::vector<SUnit*> WorkList;
 455   WorkList.reserve(DAGSize);
 456
 457   Index2Node.resize(DAGSize);
 458   Node2Index.resize(DAGSize);
 459
 460   // Initialize the data structures.
 461   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 462     SUnit *SU = &SUnits[i];
 463     int NodeNum = SU->NodeNum;
 464     unsigned Degree = SU->Succs.size();
 465     // Temporarily use the Node2Index array as scratch space for degree counts.
 466     Node2Index[NodeNum] = Degree;
 467
 468     // Is it a node without dependencies?
 469     if (Degree == 0) {
 470         assert(SU->Succs.empty() && "SUnit should have no successors");
 471         // Collect leaf nodes.
 472         WorkList.push_back(SU);
 473     }
 474   }
 475
 476   int Id = DAGSize;
 477   while (!WorkList.empty()) {
 478     SUnit *SU = WorkList.back();
 479     WorkList.pop_back();
 480     Allocate(SU->NodeNum, --Id);
 481     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 482          I != E; ++I) {
 483       SUnit *SU = I->Dep;
 484       if (!--Node2Index[SU->NodeNum])
 485         // If all dependencies of the node are processed already,
 486         // then the node can be computed now.
 487         WorkList.push_back(SU);
 488     }
 489   }
 490
 491   Visited.resize(DAGSize);
 492
 493 #ifndef NDEBUG
 494   // Check correctness of the ordering
 495   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 496     SUnit *SU = &SUnits[i];
 497     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 498          I != E; ++I) {
 499        assert(Node2Index[SU->NodeNum] > Node2Index[I->Dep->NodeNum] &&
 500        "Wrong topological sorting");
 501     }
 502   }
 503 #endif
 504 }
 505
 506 /// AddPred - adds an edge from SUnit X to SUnit Y.
 507 /// Updates the topological ordering if required.
 508 bool ScheduleDAGRRList::AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
 509                  unsigned PhyReg, int Cost) {
 510   int UpperBound, LowerBound;
 511   LowerBound = Node2Index[Y->NodeNum];
 512   UpperBound = Node2Index[X->NodeNum];
 513   bool HasLoop = false;
 514   // Is Ord(X) < Ord(Y) ?
 515   if (LowerBound < UpperBound) {
 516     // Update the topological order.
 517     Visited.reset();
 518     DFS(Y, UpperBound, HasLoop);
 519     assert(!HasLoop && "Inserted edge creates a loop!");
 520     // Recompute topological indexes.
 521     Shift(Visited, LowerBound, UpperBound);
 522   }
 523   // Now really insert the edge.
 524   return Y->addPred(X, isCtrl, isSpecial, PhyReg, Cost);
 525 }
 526
 527 /// RemovePred - This removes the specified node N from the predecessors of
 528 /// the current node M. Updates the topological ordering if required.
 529 bool ScheduleDAGRRList::RemovePred(SUnit *M, SUnit *N,
 530                                    bool isCtrl, bool isSpecial) {
 531   // InitDAGTopologicalSorting();
 532   return M->removePred(N, isCtrl, isSpecial);
 533 }
 534
 535 /// DFS - Make a DFS traversal to mark all nodes reachable from SU and mark
 536 /// all nodes affected by the edge insertion. These nodes will later get new
 537 /// topological indexes by means of the Shift method.
 538 void ScheduleDAGRRList::DFS(const SUnit *SU, int UpperBound, bool& HasLoop) {
 539   std::vector<const SUnit*> WorkList;
 540   WorkList.reserve(SUnits.size());
 541
 542   WorkList.push_back(SU);
 543   while (!WorkList.empty()) {
 544     SU = WorkList.back();
 545     WorkList.pop_back();
 546     Visited.set(SU->NodeNum);
 547     for (int I = SU->Succs.size()-1; I >= 0; --I) {
 548       int s = SU->Succs[I].Dep->NodeNum;
 549       if (Node2Index[s] == UpperBound) {
 550         HasLoop = true;
 551         return;
 552       }
 553       // Visit successors if not already and in affected region.
 554       if (!Visited.test(s) && Node2Index[s] < UpperBound) {
 555         WorkList.push_back(SU->Succs[I].Dep);
 556       }
 557     }
 558   }
 559 }
 560
 561 /// Shift - Renumber the nodes so that the topological ordering is
 562 /// preserved.
 563 void ScheduleDAGRRList::Shift(BitVector& Visited, int LowerBound,
 564                               int UpperBound) {
 565   std::vector<int> L;
 566   int shift = 0;
 567   int i;
 568
 569   for (i = LowerBound; i <= UpperBound; ++i) {
 570     // w is node at topological index i.
 571     int w = Index2Node[i];
 572     if (Visited.test(w)) {
 573       // Unmark.
 574       Visited.reset(w);
 575       L.push_back(w);
 576       shift = shift + 1;
 577     } else {
 578       Allocate(w, i - shift);
 579     }
 580   }
 581
 582   for (unsigned j = 0; j < L.size(); ++j) {
 583     Allocate(L[j], i - shift);
 584     i = i + 1;
 585   }
 586 }
 587
 588
 589 /// WillCreateCycle - Returns true if adding an edge from SU to TargetSU will
 590 /// create a cycle.
 591 bool ScheduleDAGRRList::WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 592   if (IsReachable(TargetSU, SU))
 593     return true;
 594   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 595        I != E; ++I)
 596     if (I->Cost < 0 && IsReachable(TargetSU, I->Dep))
 597       return true;
 598   return false;
 599 }
 600
 601 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 602 /// BTCycle in order to schedule a specific node. Returns the last unscheduled
 603 /// SUnit. Also returns if a successor is unscheduled in the process.
 604 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, unsigned BtCycle,
 605                                           unsigned &CurCycle) {
 606   SUnit *OldSU = NULL;
 607   while (CurCycle > BtCycle) {
 608     OldSU = Sequence.back();
 609     Sequence.pop_back();
 610     if (SU->isSucc(OldSU))
 611       // Don't try to remove SU from AvailableQueue.
 612       SU->isAvailable = false;
 613     UnscheduleNodeBottomUp(OldSU);
 614     --CurCycle;
 615   }
 616
 617
 618   if (SU->isSucc(OldSU)) {
 619     assert(false && "Something is wrong!");
 620     abort();
 621   }
 622
 623   ++NumBacktracks;
 624 }
 625
 626 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 627 /// successors to the newly created node.
 628 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 629   if (SU->getNode()->getFlaggedNode())
 630     return NULL;
 631
 632   SDNode *N = SU->getNode();
 633   if (!N)
 634     return NULL;
 635
 636   SUnit *NewSU;
 637   bool TryUnfold = false;
 638   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
 639     MVT VT = N->getValueType(i);
 640     if (VT == MVT::Flag)
 641       return NULL;
 642     else if (VT == MVT::Other)
 643       TryUnfold = true;
 644   }
 645   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 646     const SDValue &Op = N->getOperand(i);
 647     MVT VT = Op.getNode()->getValueType(Op.getResNo());
 648     if (VT == MVT::Flag)
 649       return NULL;
 650   }
 651
 652   if (TryUnfold) {
 653     SmallVector<SDNode*, 2> NewNodes;
 654     if (!TII->unfoldMemoryOperand(*DAG, N, NewNodes))
 655       return NULL;
 656
 657     DOUT << "Unfolding SU # " << SU->NodeNum << "\n";
 658     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 659
 660     N = NewNodes[1];
 661     SDNode *LoadNode = NewNodes[0];
 662     unsigned NumVals = N->getNumValues();
 663     unsigned OldNumVals = SU->getNode()->getNumValues();
 664     for (unsigned i = 0; i != NumVals; ++i)
 665       DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), i), SDValue(N, i));
 666     DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), OldNumVals-1),
 667                                    SDValue(LoadNode, 1));
 668
 669     // LoadNode may already exist. This can happen when there is another
 670     // load from the same location and producing the same type of value
 671     // but it has different alignment or volatileness.
 672     bool isNewLoad = true;
 673     SUnit *LoadSU;
 674     if (LoadNode->getNodeId() != -1) {
 675       LoadSU = &SUnits[LoadNode->getNodeId()];
 676       isNewLoad = false;
 677     } else {
 678       LoadSU = CreateNewSUnit(LoadNode);
 679       LoadNode->setNodeId(LoadSU->NodeNum);
 680
 681       LoadSU->Depth = SU->Depth;
 682       LoadSU->Height = SU->Height;
 683       ComputeLatency(LoadSU);
 684     }
 685
 686     SUnit *NewSU = CreateNewSUnit(N);
 687     assert(N->getNodeId() == -1 && "Node already inserted!");
 688     N->setNodeId(NewSU->NodeNum);
 689
 690     const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 691     for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 692       if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 693         NewSU->isTwoAddress = true;
 694         break;
 695       }
 696     }
 697     if (TID.isCommutable())
 698       NewSU->isCommutable = true;
 699     // FIXME: Calculate height / depth and propagate the changes?
 700     NewSU->Depth = SU->Depth;
 701     NewSU->Height = SU->Height;
 702     ComputeLatency(NewSU);
 703
 704     SUnit *ChainPred = NULL;
 705     SmallVector<SDep, 4> ChainSuccs;
 706     SmallVector<SDep, 4> LoadPreds;
 707     SmallVector<SDep, 4> NodePreds;
 708     SmallVector<SDep, 4> NodeSuccs;
 709     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 710          I != E; ++I) {
 711       if (I->isCtrl)
 712         ChainPred = I->Dep;
 713       else if (I->Dep->getNode() && I->Dep->getNode()->isOperandOf(LoadNode))
 714         LoadPreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 715       else
 716         NodePreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 717     }
 718     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 719          I != E; ++I) {
 720       if (I->isCtrl)
 721         ChainSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 722                                   I->isCtrl, I->isSpecial));
 723       else
 724         NodeSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 725                                  I->isCtrl, I->isSpecial));
 726     }
 727
 728     if (ChainPred) {
 729       RemovePred(SU, ChainPred, true, false);
 730       if (isNewLoad)
 731         AddPred(LoadSU, ChainPred, true, false);
 732     }
 733     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 734       SDep *Pred = &LoadPreds[i];
 735       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 736       if (isNewLoad) {
 737         AddPred(LoadSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 738                 Pred->Reg, Pred->Cost);
 739       }
 740     }
 741     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 742       SDep *Pred = &NodePreds[i];
 743       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 744       AddPred(NewSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 745               Pred->Reg, Pred->Cost);
 746     }
 747     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 748       SDep *Succ = &NodeSuccs[i];
 749       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 750       AddPred(Succ->Dep, NewSU, Succ->isCtrl, Succ->isSpecial,
 751               Succ->Reg, Succ->Cost);
 752     }
 753     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 754       SDep *Succ = &ChainSuccs[i];
 755       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 756       if (isNewLoad) {
 757         AddPred(Succ->Dep, LoadSU, Succ->isCtrl, Succ->isSpecial,
 758                 Succ->Reg, Succ->Cost);
 759       }
 760     }
 761     if (isNewLoad) {
 762       AddPred(NewSU, LoadSU, false, false);
 763     }
 764
 765     if (isNewLoad)
 766       AvailableQueue->addNode(LoadSU);
 767     AvailableQueue->addNode(NewSU);
 768
 769     ++NumUnfolds;
 770
 771     if (NewSU->NumSuccsLeft == 0) {
 772       NewSU->isAvailable = true;
 773       return NewSU;
 774     }
 775     SU = NewSU;
 776   }
 777
 778   DOUT << "Duplicating SU # " << SU->NodeNum << "\n";
 779   NewSU = CreateClone(SU);
 780
 781   // New SUnit has the exact same predecessors.
 782   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 783        I != E; ++I)
 784     if (!I->isSpecial) {
 785       AddPred(NewSU, I->Dep, I->isCtrl, false, I->Reg, I->Cost);
 786       NewSU->Depth = std::max(NewSU->Depth, I->Dep->Depth+1);
 787     }
 788
 789   // Only copy scheduled successors. Cut them from old node's successor
 790   // list and move them over.
 791   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 792   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 793        I != E; ++I) {
 794     if (I->isSpecial)
 795       continue;
 796     if (I->Dep->isScheduled) {
 797       NewSU->Height = std::max(NewSU->Height, I->Dep->Height+1);
 798       AddPred(I->Dep, NewSU, I->isCtrl, false, I->Reg, I->Cost);
 799       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 800     }
 801   }
 802   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 803     SUnit *Succ = DelDeps[i].first;
 804     bool isCtrl = DelDeps[i].second;
 805     RemovePred(Succ, SU, isCtrl, false);
 806   }
 807
 808   AvailableQueue->updateNode(SU);
 809   AvailableQueue->addNode(NewSU);
 810
 811   ++NumDups;
 812   return NewSU;
 813 }
 814
 815 /// InsertCCCopiesAndMoveSuccs - Insert expensive cross register class copies
 816 /// and move all scheduled successors of the given SUnit to the last copy.
 817 void ScheduleDAGRRList::InsertCCCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 818                                               const TargetRegisterClass *DestRC,
 819                                               const TargetRegisterClass *SrcRC,
 820                                                SmallVector<SUnit*, 2> &Copies) {
 821   SUnit *CopyFromSU = CreateNewSUnit(NULL);
 822   CopyFromSU->CopySrcRC = SrcRC;
 823   CopyFromSU->CopyDstRC = DestRC;
 824   CopyFromSU->Depth = SU->Depth;
 825   CopyFromSU->Height = SU->Height;
 826
 827   SUnit *CopyToSU = CreateNewSUnit(NULL);
 828   CopyToSU->CopySrcRC = DestRC;
 829   CopyToSU->CopyDstRC = SrcRC;
 830
 831   // Only copy scheduled successors. Cut them from old node's successor
 832   // list and move them over.
 833   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 834   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 835        I != E; ++I) {
 836     if (I->isSpecial)
 837       continue;
 838     if (I->Dep->isScheduled) {
 839       CopyToSU->Height = std::max(CopyToSU->Height, I->Dep->Height+1);
 840       AddPred(I->Dep, CopyToSU, I->isCtrl, false, I->Reg, I->Cost);
 841       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 842     }
 843   }
 844   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 845     SUnit *Succ = DelDeps[i].first;
 846     bool isCtrl = DelDeps[i].second;
 847     RemovePred(Succ, SU, isCtrl, false);
 848   }
 849
 850   AddPred(CopyFromSU, SU, false, false, Reg, -1);
 851   AddPred(CopyToSU, CopyFromSU, false, false, Reg, 1);
 852
 853   AvailableQueue->updateNode(SU);
 854   AvailableQueue->addNode(CopyFromSU);
 855   AvailableQueue->addNode(CopyToSU);
 856   Copies.push_back(CopyFromSU);
 857   Copies.push_back(CopyToSU);
 858
 859   ++NumCCCopies;
 860 }
 861
 862 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 863 /// definition of the specified node.
 864 /// FIXME: Move to SelectionDAG?
 865 static MVT getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 866                                  const TargetInstrInfo *TII) {
 867   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 868   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 869   unsigned NumRes = TID.getNumDefs();
 870   for (const unsigned *ImpDef = TID.getImplicitDefs(); *ImpDef; ++ImpDef) {
 871     if (Reg == *ImpDef)
 872       break;
 873     ++NumRes;
 874   }
 875   return N->getValueType(NumRes);
 876 }
 877
 878 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
 879 /// scheduling of the given node to satisfy live physical register dependencies.
 880 /// If the specific node is the last one that's available to schedule, do
 881 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
 882 bool ScheduleDAGRRList::DelayForLiveRegsBottomUp(SUnit *SU,
 883                                                  SmallVector<unsigned, 4> &LRegs){
 884   if (NumLiveRegs == 0)
 885     return false;
 886
 887   SmallSet<unsigned, 4> RegAdded;
 888   // If this node would clobber any "live" register, then it's not ready.
 889   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 890        I != E; ++I) {
 891     if (I->Cost < 0)  {
 892       unsigned Reg = I->Reg;
 893       if (LiveRegDefs[Reg] && LiveRegDefs[Reg] != I->Dep) {
 894         if (RegAdded.insert(Reg))
 895           LRegs.push_back(Reg);
 896       }
 897       for (const unsigned *Alias = TRI->getAliasSet(Reg);
 898            *Alias; ++Alias)
 899         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != I->Dep) {
 900           if (RegAdded.insert(*Alias))
 901             LRegs.push_back(*Alias);
 902         }
 903     }
 904   }
 905
 906   for (SDNode *Node = SU->getNode(); Node; Node = Node->getFlaggedNode()) {
 907     if (!Node->isMachineOpcode())
 908       continue;
 909     const TargetInstrDesc &TID = TII->get(Node->getMachineOpcode());
 910     if (!TID.ImplicitDefs)
 911       continue;
 912     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg) {
 913       if (LiveRegDefs[*Reg] && LiveRegDefs[*Reg] != SU) {
 914         if (RegAdded.insert(*Reg))
 915           LRegs.push_back(*Reg);
 916       }
 917       for (const unsigned *Alias = TRI->getAliasSet(*Reg);
 918            *Alias; ++Alias)
 919         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != SU) {
 920           if (RegAdded.insert(*Alias))
 921             LRegs.push_back(*Alias);
 922         }
 923     }
 924   }
 925   return !LRegs.empty();
 926 }
 927
 928
 929 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
 930 /// schedulers.
 931 void ScheduleDAGRRList::ListScheduleBottomUp() {
 932   unsigned CurCycle = 0;
 933   // Add root to Available queue.
 934   if (!SUnits.empty()) {
 935     SUnit *RootSU = &SUnits[DAG->getRoot().getNode()->getNodeId()];
 936     assert(RootSU->Succs.empty() && "Graph root shouldn't have successors!");
 937     RootSU->isAvailable = true;
 938     AvailableQueue->push(RootSU);
 939   }
 940
 941   // While Available queue is not empty, grab the node with the highest
 942   // priority. If it is not ready put it back.  Schedule the node.
 943   SmallVector<SUnit*, 4> NotReady;
 944   DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
 945   Sequence.reserve(SUnits.size());
 946   while (!AvailableQueue->empty()) {
 947     bool Delayed = false;
 948     LRegsMap.clear();
 949     SUnit *CurSU = AvailableQueue->pop();
 950     while (CurSU) {
 951       if (CurSU->CycleBound <= CurCycle) {
 952         SmallVector<unsigned, 4> LRegs;
 953         if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
 954           break;
 955         Delayed = true;
 956         LRegsMap.insert(std::make_pair(CurSU, LRegs));
 957       }
 958
 959       CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
 960       NotReady.push_back(CurSU);
 961       CurSU = AvailableQueue->pop();
 962     }
 963
 964     // All candidates are delayed due to live physical reg dependencies.
 965     // Try backtracking, code duplication, or inserting cross class copies
 966     // to resolve it.
 967     if (Delayed && !CurSU) {
 968       for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
 969         SUnit *TrySU = NotReady[i];
 970         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
 971
 972         // Try unscheduling up to the point where it's safe to schedule
 973         // this node.
 974         unsigned LiveCycle = CurCycle;
 975         for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
 976           unsigned Reg = LRegs[j];
 977           unsigned LCycle = LiveRegCycles[Reg];
 978           LiveCycle = std::min(LiveCycle, LCycle);
 979         }
 980         SUnit *OldSU = Sequence[LiveCycle];
 981         if (!WillCreateCycle(TrySU, OldSU))  {
 982           BacktrackBottomUp(TrySU, LiveCycle, CurCycle);
 983           // Force the current node to be scheduled before the node that
 984           // requires the physical reg dep.
 985           if (OldSU->isAvailable) {
 986             OldSU->isAvailable = false;
 987             AvailableQueue->remove(OldSU);
 988           }
 989           AddPred(TrySU, OldSU, true, true);
 990           // If one or more successors has been unscheduled, then the current
 991           // node is no longer avaialable. Schedule a successor that's now
 992           // available instead.
 993           if (!TrySU->isAvailable)
 994             CurSU = AvailableQueue->pop();
 995           else {
 996             CurSU = TrySU;
 997             TrySU->isPending = false;
 998             NotReady.erase(NotReady.begin()+i);
 999           }
1000           break;
1001         }
1002       }
1003
1004       if (!CurSU) {
1005         // Can't backtrack. Try duplicating the nodes that produces these
1006         // "expensive to copy" values to break the dependency. In case even
1007         // that doesn't work, insert cross class copies.
1008         SUnit *TrySU = NotReady[0];
1009         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1010         assert(LRegs.size() == 1 && "Can't handle this yet!");
1011         unsigned Reg = LRegs[0];
1012         SUnit *LRDef = LiveRegDefs[Reg];
1013         SUnit *NewDef = CopyAndMoveSuccessors(LRDef);
1014         if (!NewDef) {
1015           // Issue expensive cross register class copies.
1016           MVT VT = getPhysicalRegisterVT(LRDef->getNode(), Reg, TII);
1017           const TargetRegisterClass *RC =
1018             TRI->getPhysicalRegisterRegClass(Reg, VT);
1019           const TargetRegisterClass *DestRC = TRI->getCrossCopyRegClass(RC);
1020           if (!DestRC) {
1021             assert(false && "Don't know how to copy this physical register!");
1022             abort();
1023           }
1024           SmallVector<SUnit*, 2> Copies;
1025           InsertCCCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
1026           DOUT << "Adding an edge from SU # " << TrySU->NodeNum
1027                << " to SU #" << Copies.front()->NodeNum << "\n";
1028           AddPred(TrySU, Copies.front(), true, true);
1029           NewDef = Copies.back();
1030         }
1031
1032         DOUT << "Adding an edge from SU # " << NewDef->NodeNum
1033              << " to SU #" << TrySU->NodeNum << "\n";
1034         LiveRegDefs[Reg] = NewDef;
1035         AddPred(NewDef, TrySU, true, true);
1036         TrySU->isAvailable = false;
1037         CurSU = NewDef;
1038       }
1039
1040       if (!CurSU) {
1041         assert(false && "Unable to resolve live physical register dependencies!");
1042         abort();
1043       }
1044     }
1045
1046     // Add the nodes that aren't ready back onto the available list.
1047     for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
1048       NotReady[i]->isPending = false;
1049       // May no longer be available due to backtracking.
1050       if (NotReady[i]->isAvailable)
1051         AvailableQueue->push(NotReady[i]);
1052     }
1053     NotReady.clear();
1054
1055     if (!CurSU)
1056       Sequence.push_back(0);
1057     else
1058       ScheduleNodeBottomUp(CurSU, CurCycle);
1059     ++CurCycle;
1060   }
1061
1062   // Reverse the order if it is bottom up.
1063   std::reverse(Sequence.begin(), Sequence.end());
1064
1065 #ifndef NDEBUG
1066   VerifySchedule(isBottomUp);
1067 #endif
1068 }
1069
1070 //===----------------------------------------------------------------------===//
1071 //  Top-Down Scheduling
1072 //===----------------------------------------------------------------------===//
1073
1074 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
1075 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
1076 void ScheduleDAGRRList::ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain) {
1077   --SuccSU->NumPredsLeft;
1078
1079 #ifndef NDEBUG
1080   if (SuccSU->NumPredsLeft < 0) {
1081     cerr << "*** Scheduling failed! ***\n";
1082     SuccSU->dump(this);
1083     cerr << " has been released too many times!\n";
1084     assert(0);
1085   }
1086 #endif
1087
1088   // Compute how many cycles it will be before this actually becomes
1089   // available.  This is the max of the start time of all predecessors plus
1090   // their latencies.
1091   // If this is a token edge, we don't need to wait for the latency of the
1092   // preceeding instruction (e.g. a long-latency load) unless there is also
1093   // some other data dependence.
1094   unsigned PredDoneCycle = SU->Cycle;
1095   if (!isChain)
1096     PredDoneCycle += SU->Latency;
1097   else if (SU->Latency)
1098     PredDoneCycle += 1;
1099   SuccSU->CycleBound = std::max(SuccSU->CycleBound, PredDoneCycle);
1100
1101   if (SuccSU->NumPredsLeft == 0) {
1102     SuccSU->isAvailable = true;
1103     AvailableQueue->push(SuccSU);
1104   }
1105 }
1106
1107 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
1108 /// count of its successors. If a successor pending count is zero, add it to
1109 /// the Available queue.
1110 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU, unsigned CurCycle) {
1111   DOUT << "*** Scheduling [" << CurCycle << "]: ";
1112   DEBUG(SU->dump(this));
1113
1114   SU->Cycle = CurCycle;
1115   Sequence.push_back(SU);
1116
1117   // Top down: release successors
1118   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1119        I != E; ++I)
1120     ReleaseSucc(SU, I->Dep, I->isCtrl);
1121
1122   SU->isScheduled = true;
1123   AvailableQueue->ScheduledNode(SU);
1124 }
1125
1126 /// ListScheduleTopDown - The main loop of list scheduling for top-down
1127 /// schedulers.
1128 void ScheduleDAGRRList::ListScheduleTopDown() {
1129   unsigned CurCycle = 0;
1130
1131   // All leaves to Available queue.
1132   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1133     // It is available if it has no predecessors.
1134     if (SUnits[i].Preds.empty()) {
1135       AvailableQueue->push(&SUnits[i]);
1136       SUnits[i].isAvailable = true;
1137     }
1138   }
1139
1140   // While Available queue is not empty, grab the node with the highest
1141   // priority. If it is not ready put it back.  Schedule the node.
1142   std::vector<SUnit*> NotReady;
1143   Sequence.reserve(SUnits.size());
1144   while (!AvailableQueue->empty()) {
1145     SUnit *CurSU = AvailableQueue->pop();
1146     while (CurSU && CurSU->CycleBound > CurCycle) {
1147       NotReady.push_back(CurSU);
1148       CurSU = AvailableQueue->pop();
1149     }
1150
1151     // Add the nodes that aren't ready back onto the available list.
1152     AvailableQueue->push_all(NotReady);
1153     NotReady.clear();
1154
1155     if (!CurSU)
1156       Sequence.push_back(0);
1157     else
1158       ScheduleNodeTopDown(CurSU, CurCycle);
1159     ++CurCycle;
1160   }
1161
1162 #ifndef NDEBUG
1163   VerifySchedule(isBottomUp);
1164 #endif
1165 }
1166
1167
1168 //===----------------------------------------------------------------------===//
1169 //                RegReductionPriorityQueue Implementation
1170 //===----------------------------------------------------------------------===//
1171 //
1172 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
1173 // to reduce register pressure.
1174 //
1175 namespace {
1176   template<class SF>
1177   class RegReductionPriorityQueue;
1178
1179   /// Sorting functions for the Available queue.
1180   struct bu_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1181     RegReductionPriorityQueue<bu_ls_rr_sort> *SPQ;
1182     bu_ls_rr_sort(RegReductionPriorityQueue<bu_ls_rr_sort> *spq) : SPQ(spq) {}
1183     bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1184
1185     bool operator()(const SUnit* left, const SUnit* right) const;
1186   };
1187
1188   struct bu_ls_rr_fast_sort : public std::binary_function<SUnit*, SUnit*, bool>{
1189     RegReductionPriorityQueue<bu_ls_rr_fast_sort> *SPQ;
1190     bu_ls_rr_fast_sort(RegReductionPriorityQueue<bu_ls_rr_fast_sort> *spq)
1191       : SPQ(spq) {}
1192     bu_ls_rr_fast_sort(const bu_ls_rr_fast_sort &RHS) : SPQ(RHS.SPQ) {}
1193
1194     bool operator()(const SUnit* left, const SUnit* right) const;
1195   };
1196
1197   struct td_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1198     RegReductionPriorityQueue<td_ls_rr_sort> *SPQ;
1199     td_ls_rr_sort(RegReductionPriorityQueue<td_ls_rr_sort> *spq) : SPQ(spq) {}
1200     td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1201
1202     bool operator()(const SUnit* left, const SUnit* right) const;
1203   };
1204 }  // end anonymous namespace
1205
1206 static inline bool isCopyFromLiveIn(const SUnit *SU) {
1207   SDNode *N = SU->getNode();
1208   return N && N->getOpcode() == ISD::CopyFromReg &&
1209     N->getOperand(N->getNumOperands()-1).getValueType() != MVT::Flag;
1210 }
1211
1212 /// CalcNodeBUSethiUllmanNumber - Compute Sethi Ullman number for bottom up
1213 /// scheduling. Smaller number is the higher priority.
1214 static unsigned
1215 CalcNodeBUSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1216   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1217   if (SethiUllmanNumber != 0)
1218     return SethiUllmanNumber;
1219
1220   unsigned Extra = 0;
1221   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1222        I != E; ++I) {
1223     if (I->isCtrl) continue;  // ignore chain preds
1224     SUnit *PredSU = I->Dep;
1225     unsigned PredSethiUllman = CalcNodeBUSethiUllmanNumber(PredSU, SUNumbers);
1226     if (PredSethiUllman > SethiUllmanNumber) {
1227       SethiUllmanNumber = PredSethiUllman;
1228       Extra = 0;
1229     } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1230       ++Extra;
1231   }
1232
1233   SethiUllmanNumber += Extra;
1234
1235   if (SethiUllmanNumber == 0)
1236     SethiUllmanNumber = 1;
1237
1238   return SethiUllmanNumber;
1239 }
1240
1241 /// CalcNodeTDSethiUllmanNumber - Compute Sethi Ullman number for top down
1242 /// scheduling. Smaller number is the higher priority.
1243 static unsigned
1244 CalcNodeTDSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1245   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1246   if (SethiUllmanNumber != 0)
1247     return SethiUllmanNumber;
1248
1249   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1250   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1251     SethiUllmanNumber = 0xffff;
1252   else if (SU->NumSuccsLeft == 0)
1253     // If SU does not have a use, i.e. it doesn't produce a value that would
1254     // be consumed (e.g. store), then it terminates a chain of computation.
1255     // Give it a small SethiUllman number so it will be scheduled right before
1256     // its predecessors that it doesn't lengthen their live ranges.
1257     SethiUllmanNumber = 0;
1258   else if (SU->NumPredsLeft == 0 &&
1259            (Opc != ISD::CopyFromReg || isCopyFromLiveIn(SU)))
1260     SethiUllmanNumber = 0xffff;
1261   else {
1262     int Extra = 0;
1263     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1264          I != E; ++I) {
1265       if (I->isCtrl) continue;  // ignore chain preds
1266       SUnit *PredSU = I->Dep;
1267       unsigned PredSethiUllman = CalcNodeTDSethiUllmanNumber(PredSU, SUNumbers);
1268       if (PredSethiUllman > SethiUllmanNumber) {
1269         SethiUllmanNumber = PredSethiUllman;
1270         Extra = 0;
1271       } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1272         ++Extra;
1273     }
1274
1275     SethiUllmanNumber += Extra;
1276   }
1277
1278   return SethiUllmanNumber;
1279 }
1280
1281
1282 namespace {
1283   template<class SF>
1284   class VISIBILITY_HIDDEN RegReductionPriorityQueue
1285    : public SchedulingPriorityQueue {
1286     PriorityQueue<SUnit*, std::vector<SUnit*>, SF> Queue;
1287     unsigned currentQueueId;
1288
1289   protected:
1290     // SUnits - The SUnits for the current graph.
1291     std::vector<SUnit> *SUnits;
1292
1293     const TargetInstrInfo *TII;
1294     const TargetRegisterInfo *TRI;
1295     ScheduleDAGRRList *scheduleDAG;
1296
1297   public:
1298     RegReductionPriorityQueue(const TargetInstrInfo *tii,
1299                               const TargetRegisterInfo *tri) :
1300     Queue(SF(this)), currentQueueId(0),
1301     TII(tii), TRI(tri), scheduleDAG(NULL) {}
1302
1303     void initNodes(std::vector<SUnit> &sunits) {
1304       SUnits = &sunits;
1305     }
1306
1307     virtual void addNode(const SUnit *SU) = 0;
1308
1309     virtual void updateNode(const SUnit *SU) = 0;
1310
1311     virtual void releaseState() {
1312       SUnits = 0;
1313     }
1314
1315     virtual unsigned getNodePriority(const SUnit *SU) const = 0;
1316
1317     unsigned size() const { return Queue.size(); }
1318
1319     bool empty() const { return Queue.empty(); }
1320
1321     void push(SUnit *U) {
1322       assert(!U->NodeQueueId && "Node in the queue already");
1323       U->NodeQueueId = ++currentQueueId;
1324       Queue.push(U);
1325     }
1326
1327     void push_all(const std::vector<SUnit *> &Nodes) {
1328       for (unsigned i = 0, e = Nodes.size(); i != e; ++i)
1329         push(Nodes[i]);
1330     }
1331
1332     SUnit *pop() {
1333       if (empty()) return NULL;
1334       SUnit *V = Queue.top();
1335       Queue.pop();
1336       V->NodeQueueId = 0;
1337       return V;
1338     }
1339
1340     void remove(SUnit *SU) {
1341       assert(!Queue.empty() && "Queue is empty!");
1342       assert(SU->NodeQueueId != 0 && "Not in queue!");
1343       Queue.erase_one(SU);
1344       SU->NodeQueueId = 0;
1345     }
1346
1347     void setScheduleDAG(ScheduleDAGRRList *scheduleDag) {
1348       scheduleDAG = scheduleDag;
1349     }
1350
1351   protected:
1352     bool canClobber(const SUnit *SU, const SUnit *Op);
1353     void AddPseudoTwoAddrDeps();
1354   };
1355
1356   class VISIBILITY_HIDDEN BURegReductionPriorityQueue
1357    : public RegReductionPriorityQueue<bu_ls_rr_sort> {
1358     // SethiUllmanNumbers - The SethiUllman number for each node.
1359     std::vector<unsigned> SethiUllmanNumbers;
1360
1361   public:
1362     BURegReductionPriorityQueue(const TargetInstrInfo *tii,
1363                                 const TargetRegisterInfo *tri)
1364       : RegReductionPriorityQueue<bu_ls_rr_sort>(tii, tri) {}
1365
1366     void initNodes(std::vector<SUnit> &sunits) {
1367       RegReductionPriorityQueue<bu_ls_rr_sort>::initNodes(sunits);
1368       // Add pseudo dependency edges for two-address nodes.
1369       AddPseudoTwoAddrDeps();
1370       // Calculate node priorities.
1371       CalculateSethiUllmanNumbers();
1372     }
1373
1374     void addNode(const SUnit *SU) {
1375       unsigned SUSize = SethiUllmanNumbers.size();
1376       if (SUnits->size() > SUSize)
1377         SethiUllmanNumbers.resize(SUSize*2, 0);
1378       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1379     }
1380
1381     void updateNode(const SUnit *SU) {
1382       SethiUllmanNumbers[SU->NodeNum] = 0;
1383       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1384     }
1385
1386     void releaseState() {
1387       RegReductionPriorityQueue<bu_ls_rr_sort>::releaseState();
1388       SethiUllmanNumbers.clear();
1389     }
1390
1391     unsigned getNodePriority(const SUnit *SU) const {
1392       assert(SU->NodeNum < SethiUllmanNumbers.size());
1393       unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1394       if (Opc == ISD::CopyFromReg && !isCopyFromLiveIn(SU))
1395         // CopyFromReg should be close to its def because it restricts
1396         // allocation choices. But if it is a livein then perhaps we want it
1397         // closer to its uses so it can be coalesced.
1398         return 0xffff;
1399       else if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1400         // CopyToReg should be close to its uses to facilitate coalescing and
1401         // avoid spilling.
1402         return 0;
1403       else if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
1404                Opc == TargetInstrInfo::INSERT_SUBREG)
1405         // EXTRACT_SUBREG / INSERT_SUBREG should be close to its use to
1406         // facilitate coalescing.
1407         return 0;
1408       else if (SU->NumSuccs == 0)
1409         // If SU does not have a use, i.e. it doesn't produce a value that would
1410         // be consumed (e.g. store), then it terminates a chain of computation.
1411         // Give it a large SethiUllman number so it will be scheduled right
1412         // before its predecessors that it doesn't lengthen their live ranges.
1413         return 0xffff;
1414       else if (SU->NumPreds == 0)
1415         // If SU does not have a def, schedule it close to its uses because it
1416         // does not lengthen any live ranges.
1417         return 0;
1418       else
1419         return SethiUllmanNumbers[SU->NodeNum];
1420     }
1421
1422   private:
1423     void CalculateSethiUllmanNumbers();
1424   };
1425
1426
1427   class VISIBILITY_HIDDEN TDRegReductionPriorityQueue
1428    : public RegReductionPriorityQueue<td_ls_rr_sort> {
1429     // SethiUllmanNumbers - The SethiUllman number for each node.
1430     std::vector<unsigned> SethiUllmanNumbers;
1431
1432   public:
1433     TDRegReductionPriorityQueue(const TargetInstrInfo *tii,
1434                                 const TargetRegisterInfo *tri)
1435       : RegReductionPriorityQueue<td_ls_rr_sort>(tii, tri) {}
1436
1437     void initNodes(std::vector<SUnit> &sunits) {
1438       RegReductionPriorityQueue<td_ls_rr_sort>::initNodes(sunits);
1439       // Add pseudo dependency edges for two-address nodes.
1440       AddPseudoTwoAddrDeps();
1441       // Calculate node priorities.
1442       CalculateSethiUllmanNumbers();
1443     }
1444
1445     void addNode(const SUnit *SU) {
1446       unsigned SUSize = SethiUllmanNumbers.size();
1447       if (SUnits->size() > SUSize)
1448         SethiUllmanNumbers.resize(SUSize*2, 0);
1449       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1450     }
1451
1452     void updateNode(const SUnit *SU) {
1453       SethiUllmanNumbers[SU->NodeNum] = 0;
1454       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1455     }
1456
1457     void releaseState() {
1458       RegReductionPriorityQueue<td_ls_rr_sort>::releaseState();
1459       SethiUllmanNumbers.clear();
1460     }
1461
1462     unsigned getNodePriority(const SUnit *SU) const {
1463       assert(SU->NodeNum < SethiUllmanNumbers.size());
1464       return SethiUllmanNumbers[SU->NodeNum];
1465     }
1466
1467   private:
1468     void CalculateSethiUllmanNumbers();
1469   };
1470 }
1471
1472 /// closestSucc - Returns the scheduled cycle of the successor which is
1473 /// closet to the current cycle.
1474 static unsigned closestSucc(const SUnit *SU) {
1475   unsigned MaxCycle = 0;
1476   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1477        I != E; ++I) {
1478     unsigned Cycle = I->Dep->Cycle;
1479     // If there are bunch of CopyToRegs stacked up, they should be considered
1480     // to be at the same position.
1481     if (I->Dep->getNode() && I->Dep->getNode()->getOpcode() == ISD::CopyToReg)
1482       Cycle = closestSucc(I->Dep)+1;
1483     if (Cycle > MaxCycle)
1484       MaxCycle = Cycle;
1485   }
1486   return MaxCycle;
1487 }
1488
1489 /// calcMaxScratches - Returns an cost estimate of the worse case requirement
1490 /// for scratch registers. Live-in operands and live-out results don't count
1491 /// since they are "fixed".
1492 static unsigned calcMaxScratches(const SUnit *SU) {
1493   unsigned Scratches = 0;
1494   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1495        I != E; ++I) {
1496     if (I->isCtrl) continue;  // ignore chain preds
1497     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyFromReg)
1498       Scratches++;
1499   }
1500   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1501        I != E; ++I) {
1502     if (I->isCtrl) continue;  // ignore chain succs
1503     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyToReg)
1504       Scratches += 10;
1505   }
1506   return Scratches;
1507 }
1508
1509 // Bottom up
1510 bool bu_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1511   unsigned LPriority = SPQ->getNodePriority(left);
1512   unsigned RPriority = SPQ->getNodePriority(right);
1513   if (LPriority != RPriority)
1514     return LPriority > RPriority;
1515
1516   // Try schedule def + use closer when Sethi-Ullman numbers are the same.
1517   // e.g.
1518   // t1 = op t2, c1
1519   // t3 = op t4, c2
1520   //
1521   // and the following instructions are both ready.
1522   // t2 = op c3
1523   // t4 = op c4
1524   //
1525   // Then schedule t2 = op first.
1526   // i.e.
1527   // t4 = op c4
1528   // t2 = op c3
1529   // t1 = op t2, c1
1530   // t3 = op t4, c2
1531   //
1532   // This creates more short live intervals.
1533   unsigned LDist = closestSucc(left);
1534   unsigned RDist = closestSucc(right);
1535   if (LDist != RDist)
1536     return LDist < RDist;
1537
1538   // Intuitively, it's good to push down instructions whose results are
1539   // liveout so their long live ranges won't conflict with other values
1540   // which are needed inside the BB. Further prioritize liveout instructions
1541   // by the number of operands which are calculated within the BB.
1542   unsigned LScratch = calcMaxScratches(left);
1543   unsigned RScratch = calcMaxScratches(right);
1544   if (LScratch != RScratch)
1545     return LScratch > RScratch;
1546
1547   if (left->Height != right->Height)
1548     return left->Height > right->Height;
1549
1550   if (left->Depth != right->Depth)
1551     return left->Depth < right->Depth;
1552
1553   if (left->CycleBound != right->CycleBound)
1554     return left->CycleBound > right->CycleBound;
1555
1556   assert(left->NodeQueueId && right->NodeQueueId &&
1557          "NodeQueueId cannot be zero");
1558   return (left->NodeQueueId > right->NodeQueueId);
1559 }
1560
1561 bool
1562 bu_ls_rr_fast_sort::operator()(const SUnit *left, const SUnit *right) const {
1563   unsigned LPriority = SPQ->getNodePriority(left);
1564   unsigned RPriority = SPQ->getNodePriority(right);
1565   if (LPriority != RPriority)
1566     return LPriority > RPriority;
1567   assert(left->NodeQueueId && right->NodeQueueId &&
1568          "NodeQueueId cannot be zero");
1569   return (left->NodeQueueId > right->NodeQueueId);
1570 }
1571
1572 template<class SF>
1573 bool
1574 RegReductionPriorityQueue<SF>::canClobber(const SUnit *SU, const SUnit *Op) {
1575   if (SU->isTwoAddress) {
1576     unsigned Opc = SU->getNode()->getMachineOpcode();
1577     const TargetInstrDesc &TID = TII->get(Opc);
1578     unsigned NumRes = TID.getNumDefs();
1579     unsigned NumOps = TID.getNumOperands() - NumRes;
1580     for (unsigned i = 0; i != NumOps; ++i) {
1581       if (TID.getOperandConstraint(i+NumRes, TOI::TIED_TO) != -1) {
1582         SDNode *DU = SU->getNode()->getOperand(i).getNode();
1583         if (DU->getNodeId() != -1 &&
1584             Op->OrigNode == &(*SUnits)[DU->getNodeId()])
1585           return true;
1586       }
1587     }
1588   }
1589   return false;
1590 }
1591
1592
1593 /// hasCopyToRegUse - Return true if SU has a value successor that is a
1594 /// CopyToReg node.
1595 static bool hasCopyToRegUse(const SUnit *SU) {
1596   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1597        I != E; ++I) {
1598     if (I->isCtrl) continue;
1599     const SUnit *SuccSU = I->Dep;
1600     if (SuccSU->getNode() && SuccSU->getNode()->getOpcode() == ISD::CopyToReg)
1601       return true;
1602   }
1603   return false;
1604 }
1605
1606 /// canClobberPhysRegDefs - True if SU would clobber one of SuccSU's
1607 /// physical register defs.
1608 static bool canClobberPhysRegDefs(const SUnit *SuccSU, const SUnit *SU,
1609                                   const TargetInstrInfo *TII,
1610                                   const TargetRegisterInfo *TRI) {
1611   SDNode *N = SuccSU->getNode();
1612   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1613   const unsigned *ImpDefs = TII->get(N->getMachineOpcode()).getImplicitDefs();
1614   assert(ImpDefs && "Caller should check hasPhysRegDefs");
1615   const unsigned *SUImpDefs =
1616     TII->get(SU->getNode()->getMachineOpcode()).getImplicitDefs();
1617   if (!SUImpDefs)
1618     return false;
1619   for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
1620     MVT VT = N->getValueType(i);
1621     if (VT == MVT::Flag || VT == MVT::Other)
1622       continue;
1623     if (!N->hasAnyUseOfValue(i))
1624       continue;
1625     unsigned Reg = ImpDefs[i - NumDefs];
1626     for (;*SUImpDefs; ++SUImpDefs) {
1627       unsigned SUReg = *SUImpDefs;
1628       if (TRI->regsOverlap(Reg, SUReg))
1629         return true;
1630     }
1631   }
1632   return false;
1633 }
1634
1635 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
1636 /// it as a def&use operand. Add a pseudo control edge from it to the other
1637 /// node (if it won't create a cycle) so the two-address one will be scheduled
1638 /// first (lower in the schedule). If both nodes are two-address, favor the
1639 /// one that has a CopyToReg use (more likely to be a loop induction update).
1640 /// If both are two-address, but one is commutable while the other is not
1641 /// commutable, favor the one that's not commutable.
1642 template<class SF>
1643 void RegReductionPriorityQueue<SF>::AddPseudoTwoAddrDeps() {
1644   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
1645     SUnit *SU = &(*SUnits)[i];
1646     if (!SU->isTwoAddress)
1647       continue;
1648
1649     SDNode *Node = SU->getNode();
1650     if (!Node || !Node->isMachineOpcode() || SU->getNode()->getFlaggedNode())
1651       continue;
1652
1653     unsigned Opc = Node->getMachineOpcode();
1654     const TargetInstrDesc &TID = TII->get(Opc);
1655     unsigned NumRes = TID.getNumDefs();
1656     unsigned NumOps = TID.getNumOperands() - NumRes;
1657     for (unsigned j = 0; j != NumOps; ++j) {
1658       if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
1659         continue;
1660       SDNode *DU = SU->getNode()->getOperand(j).getNode();
1661       if (DU->getNodeId() == -1)
1662         continue;
1663       const SUnit *DUSU = &(*SUnits)[DU->getNodeId()];
1664       if (!DUSU) continue;
1665       for (SUnit::const_succ_iterator I = DUSU->Succs.begin(),
1666            E = DUSU->Succs.end(); I != E; ++I) {
1667         if (I->isCtrl) continue;
1668         SUnit *SuccSU = I->Dep;
1669         if (SuccSU == SU)
1670           continue;
1671         // Be conservative. Ignore if nodes aren't at roughly the same
1672         // depth and height.
1673         if (SuccSU->Height < SU->Height && (SU->Height - SuccSU->Height) > 1)
1674           continue;
1675         if (!SuccSU->getNode() || !SuccSU->getNode()->isMachineOpcode())
1676           continue;
1677         // Don't constrain nodes with physical register defs if the
1678         // predecessor can clobber them.
1679         if (SuccSU->hasPhysRegDefs) {
1680           if (canClobberPhysRegDefs(SuccSU, SU, TII, TRI))
1681             continue;
1682         }
1683         // Don't constraint extract_subreg / insert_subreg these may be
1684         // coalesced away. We don't them close to their uses.
1685         unsigned SuccOpc = SuccSU->getNode()->getMachineOpcode();
1686         if (SuccOpc == TargetInstrInfo::EXTRACT_SUBREG ||
1687             SuccOpc == TargetInstrInfo::INSERT_SUBREG)
1688           continue;
1689         if ((!canClobber(SuccSU, DUSU) ||
1690              (hasCopyToRegUse(SU) && !hasCopyToRegUse(SuccSU)) ||
1691              (!SU->isCommutable && SuccSU->isCommutable)) &&
1692             !scheduleDAG->IsReachable(SuccSU, SU)) {
1693           DOUT << "Adding an edge from SU # " << SU->NodeNum
1694                << " to SU #" << SuccSU->NodeNum << "\n";
1695           scheduleDAG->AddPred(SU, SuccSU, true, true);
1696         }
1697       }
1698     }
1699   }
1700 }
1701
1702 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1703 /// scheduling units.
1704 void BURegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1705   SethiUllmanNumbers.assign(SUnits->size(), 0);
1706
1707   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1708     CalcNodeBUSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1709 }
1710
1711 /// LimitedSumOfUnscheduledPredsOfSuccs - Compute the sum of the unscheduled
1712 /// predecessors of the successors of the SUnit SU. Stop when the provided
1713 /// limit is exceeded.
1714 static unsigned LimitedSumOfUnscheduledPredsOfSuccs(const SUnit *SU,
1715                                                     unsigned Limit) {
1716   unsigned Sum = 0;
1717   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1718        I != E; ++I) {
1719     const SUnit *SuccSU = I->Dep;
1720     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
1721          EE = SuccSU->Preds.end(); II != EE; ++II) {
1722       SUnit *PredSU = II->Dep;
1723       if (!PredSU->isScheduled)
1724         if (++Sum > Limit)
1725           return Sum;
1726     }
1727   }
1728   return Sum;
1729 }
1730
1731
1732 // Top down
1733 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1734   unsigned LPriority = SPQ->getNodePriority(left);
1735   unsigned RPriority = SPQ->getNodePriority(right);
1736   bool LIsTarget = left->getNode() && left->getNode()->isMachineOpcode();
1737   bool RIsTarget = right->getNode() && right->getNode()->isMachineOpcode();
1738   bool LIsFloater = LIsTarget && left->NumPreds == 0;
1739   bool RIsFloater = RIsTarget && right->NumPreds == 0;
1740   unsigned LBonus = (LimitedSumOfUnscheduledPredsOfSuccs(left,1) == 1) ? 2 : 0;
1741   unsigned RBonus = (LimitedSumOfUnscheduledPredsOfSuccs(right,1) == 1) ? 2 : 0;
1742
1743   if (left->NumSuccs == 0 && right->NumSuccs != 0)
1744     return false;
1745   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
1746     return true;
1747
1748   if (LIsFloater)
1749     LBonus -= 2;
1750   if (RIsFloater)
1751     RBonus -= 2;
1752   if (left->NumSuccs == 1)
1753     LBonus += 2;
1754   if (right->NumSuccs == 1)
1755     RBonus += 2;
1756
1757   if (LPriority+LBonus != RPriority+RBonus)
1758     return LPriority+LBonus < RPriority+RBonus;
1759
1760   if (left->Depth != right->Depth)
1761     return left->Depth < right->Depth;
1762
1763   if (left->NumSuccsLeft != right->NumSuccsLeft)
1764     return left->NumSuccsLeft > right->NumSuccsLeft;
1765
1766   if (left->CycleBound != right->CycleBound)
1767     return left->CycleBound > right->CycleBound;
1768
1769   assert(left->NodeQueueId && right->NodeQueueId &&
1770          "NodeQueueId cannot be zero");
1771   return (left->NodeQueueId > right->NodeQueueId);
1772 }
1773
1774 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1775 /// scheduling units.
1776 void TDRegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1777   SethiUllmanNumbers.assign(SUnits->size(), 0);
1778
1779   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1780     CalcNodeTDSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1781 }
1782
1783 //===----------------------------------------------------------------------===//
1784 //                         Public Constructor Functions
1785 //===----------------------------------------------------------------------===//
1786
1787 llvm::ScheduleDAG* llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
1788                                                     SelectionDAG *DAG,
1789                                                     const TargetMachine *TM,
1790                                                     MachineBasicBlock *BB,
1791                                                     bool) {
1792   const TargetInstrInfo *TII = TM->getInstrInfo();
1793   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
1794
1795   BURegReductionPriorityQueue *PQ = new BURegReductionPriorityQueue(TII, TRI);
1796
1797   ScheduleDAGRRList *SD =
1798     new ScheduleDAGRRList(DAG, BB, *TM, true, PQ);
1799   PQ->setScheduleDAG(SD);
1800   return SD;
1801 }
1802
1803 llvm::ScheduleDAG* llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
1804                                                     SelectionDAG *DAG,
1805                                                     const TargetMachine *TM,
1806                                                     MachineBasicBlock *BB,
1807                                                     bool) {
1808   const TargetInstrInfo *TII = TM->getInstrInfo();
1809   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
1810
1811   TDRegReductionPriorityQueue *PQ = new TDRegReductionPriorityQueue(TII, TRI);
1812
1813   ScheduleDAGRRList *SD = new ScheduleDAGRRList(DAG, BB, *TM, false, PQ);
1814   PQ->setScheduleDAG(SD);
1815   return SD;
1816 }