lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGRRList.cpp - Reg pressure reduction list scheduler --===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "llvm/CodeGen/ScheduleDAGSDNodes.h"
  20 #include "llvm/CodeGen/SchedulerRegistry.h"
  21 #include "llvm/Target/TargetRegisterInfo.h"
  22 #include "llvm/Target/TargetData.h"
  23 #include "llvm/Target/TargetMachine.h"
  24 #include "llvm/Target/TargetInstrInfo.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/Compiler.h"
  27 #include "llvm/ADT/BitVector.h"
  28 #include "llvm/ADT/PriorityQueue.h"
  29 #include "llvm/ADT/SmallPtrSet.h"
  30 #include "llvm/ADT/SmallSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <climits>
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 STATISTIC(NumBacktracks, "Number of times scheduler backtracked");
  38 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  39 STATISTIC(NumDups,       "Number of duplicated nodes");
  40 STATISTIC(NumCCCopies,   "Number of cross class copies");
  41
  42 static RegisterScheduler
  43   burrListDAGScheduler("list-burr",
  44                        "Bottom-up register reduction list scheduling",
  45                        createBURRListDAGScheduler);
  46 static RegisterScheduler
  47   tdrListrDAGScheduler("list-tdrr",
  48                        "Top-down register reduction list scheduling",
  49                        createTDRRListDAGScheduler);
  50
  51 namespace {
  52 //===----------------------------------------------------------------------===//
  53 /// ScheduleDAGRRList - The actual register reduction list scheduler
  54 /// implementation.  This supports both top-down and bottom-up scheduling.
  55 ///
  56 class VISIBILITY_HIDDEN ScheduleDAGRRList : public ScheduleDAGSDNodes {
  57 private:
  58   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
  59   /// it is top-down.
  60   bool isBottomUp;
  61
  62   /// Fast - True if we are performing fast scheduling.
  63   ///
  64   bool Fast;
  65
  66   /// AvailableQueue - The priority queue to use for the available SUnits.
  67   SchedulingPriorityQueue *AvailableQueue;
  68
  69   /// LiveRegDefs - A set of physical registers and their definition
  70   /// that are "live". These nodes must be scheduled before any other nodes that
  71   /// modifies the registers can be scheduled.
  72   unsigned NumLiveRegs;
  73   std::vector<SUnit*> LiveRegDefs;
  74   std::vector<unsigned> LiveRegCycles;
  75
  76 public:
  77   ScheduleDAGRRList(SelectionDAG *dag, MachineBasicBlock *bb,
  78                     const TargetMachine &tm, bool isbottomup, bool f,
  79                     SchedulingPriorityQueue *availqueue)
  80     : ScheduleDAGSDNodes(dag, bb, tm), isBottomUp(isbottomup), Fast(f),
  81       AvailableQueue(availqueue) {
  82     }
  83
  84   ~ScheduleDAGRRList() {
  85     delete AvailableQueue;
  86   }
  87
  88   void Schedule();
  89
  90   /// IsReachable - Checks if SU is reachable from TargetSU.
  91   bool IsReachable(const SUnit *SU, const SUnit *TargetSU);
  92
  93   /// willCreateCycle - Returns true if adding an edge from SU to TargetSU will
  94   /// create a cycle.
  95   bool WillCreateCycle(SUnit *SU, SUnit *TargetSU);
  96
  97   /// AddPred - This adds the specified node X as a predecessor of
  98   /// the current node Y if not already.
  99   /// This returns true if this is a new predecessor.
 100   /// Updates the topological ordering if required.
 101   bool AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
 102                unsigned PhyReg = 0, int Cost = 1);
 103
 104   /// RemovePred - This removes the specified node N from the predecessors of
 105   /// the current node M. Updates the topological ordering if required.
 106   bool RemovePred(SUnit *M, SUnit *N, bool isCtrl, bool isSpecial);
 107
 108 private:
 109   void ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain);
 110   void ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain);
 111   void CapturePred(SUnit*, SUnit*, bool);
 112   void ScheduleNodeBottomUp(SUnit*, unsigned);
 113   void ScheduleNodeTopDown(SUnit*, unsigned);
 114   void UnscheduleNodeBottomUp(SUnit*);
 115   void BacktrackBottomUp(SUnit*, unsigned, unsigned&);
 116   SUnit *CopyAndMoveSuccessors(SUnit*);
 117   void InsertCCCopiesAndMoveSuccs(SUnit*, unsigned,
 118                                   const TargetRegisterClass*,
 119                                   const TargetRegisterClass*,
 120                                   SmallVector<SUnit*, 2>&);
 121   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 122   void ListScheduleTopDown();
 123   void ListScheduleBottomUp();
 124   void CommuteNodesToReducePressure();
 125
 126
 127   /// CreateNewSUnit - Creates a new SUnit and returns a pointer to it.
 128   /// Updates the topological ordering if required.
 129   SUnit *CreateNewSUnit(SDNode *N) {
 130     SUnit *NewNode = NewSUnit(N);
 131     // Update the topological ordering.
 132     if (NewNode->NodeNum >= Node2Index.size())
 133       InitDAGTopologicalSorting();
 134     return NewNode;
 135   }
 136
 137   /// CreateClone - Creates a new SUnit from an existing one.
 138   /// Updates the topological ordering if required.
 139   SUnit *CreateClone(SUnit *N) {
 140     SUnit *NewNode = Clone(N);
 141     // Update the topological ordering.
 142     if (NewNode->NodeNum >= Node2Index.size())
 143       InitDAGTopologicalSorting();
 144     return NewNode;
 145   }
 146
 147   /// Functions for preserving the topological ordering
 148   /// even after dynamic insertions of new edges.
 149   /// This allows a very fast implementation of IsReachable.
 150
 151   /// InitDAGTopologicalSorting - create the initial topological
 152   /// ordering from the DAG to be scheduled.
 153   void InitDAGTopologicalSorting();
 154
 155   /// DFS - make a DFS traversal and mark all nodes affected by the
 156   /// edge insertion. These nodes will later get new topological indexes
 157   /// by means of the Shift method.
 158   void DFS(const SUnit *SU, int UpperBound, bool& HasLoop);
 159
 160   /// Shift - reassign topological indexes for the nodes in the DAG
 161   /// to preserve the topological ordering.
 162   void Shift(BitVector& Visited, int LowerBound, int UpperBound);
 163
 164   /// Allocate - assign the topological index to the node n.
 165   void Allocate(int n, int index);
 166
 167   /// Index2Node - Maps topological index to the node number.
 168   std::vector<int> Index2Node;
 169   /// Node2Index - Maps the node number to its topological index.
 170   std::vector<int> Node2Index;
 171   /// Visited - a set of nodes visited during a DFS traversal.
 172   BitVector Visited;
 173 };
 174 }  // end anonymous namespace
 175
 176
 177 /// Schedule - Schedule the DAG using list scheduling.
 178 void ScheduleDAGRRList::Schedule() {
 179   DOUT << "********** List Scheduling **********\n";
 180
 181   NumLiveRegs = 0;
 182   LiveRegDefs.resize(TRI->getNumRegs(), NULL);
 183   LiveRegCycles.resize(TRI->getNumRegs(), 0);
 184
 185   // Build scheduling units.
 186   BuildSchedUnits();
 187
 188   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 189           SUnits[su].dumpAll(this));
 190   if (!Fast) {
 191     CalculateDepths();
 192     CalculateHeights();
 193   }
 194   InitDAGTopologicalSorting();
 195
 196   AvailableQueue->initNodes(SUnits);
 197
 198   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 199   if (isBottomUp)
 200     ListScheduleBottomUp();
 201   else
 202     ListScheduleTopDown();
 203
 204   AvailableQueue->releaseState();
 205
 206   if (!Fast)
 207     CommuteNodesToReducePressure();
 208 }
 209
 210 /// CommuteNodesToReducePressure - If a node is two-address and commutable, and
 211 /// it is not the last use of its first operand, add it to the CommuteSet if
 212 /// possible. It will be commuted when it is translated to a MI.
 213 void ScheduleDAGRRList::CommuteNodesToReducePressure() {
 214   SmallPtrSet<SUnit*, 4> OperandSeen;
 215   for (unsigned i = Sequence.size(); i != 0; ) {
 216     --i;
 217     SUnit *SU = Sequence[i];
 218     if (!SU || !SU->getNode()) continue;
 219     if (SU->isCommutable) {
 220       unsigned Opc = SU->getNode()->getMachineOpcode();
 221       const TargetInstrDesc &TID = TII->get(Opc);
 222       unsigned NumRes = TID.getNumDefs();
 223       unsigned NumOps = TID.getNumOperands() - NumRes;
 224       for (unsigned j = 0; j != NumOps; ++j) {
 225         if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
 226           continue;
 227
 228         SDNode *OpN = SU->getNode()->getOperand(j).getNode();
 229         SUnit *OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 230         if (OpSU && OperandSeen.count(OpSU) == 1) {
 231           // Ok, so SU is not the last use of OpSU, but SU is two-address so
 232           // it will clobber OpSU. Try to commute SU if no other source operands
 233           // are live below.
 234           bool DoCommute = true;
 235           for (unsigned k = 0; k < NumOps; ++k) {
 236             if (k != j) {
 237               OpN = SU->getNode()->getOperand(k).getNode();
 238               OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 239               if (OpSU && OperandSeen.count(OpSU) == 1) {
 240                 DoCommute = false;
 241                 break;
 242               }
 243             }
 244           }
 245           if (DoCommute)
 246             CommuteSet.insert(SU->getNode());
 247         }
 248
 249         // Only look at the first use&def node for now.
 250         break;
 251       }
 252     }
 253
 254     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 255          I != E; ++I) {
 256       if (!I->isCtrl)
 257         OperandSeen.insert(I->Dep->OrigNode);
 258     }
 259   }
 260 }
 261
 262 //===----------------------------------------------------------------------===//
 263 //  Bottom-Up Scheduling
 264 //===----------------------------------------------------------------------===//
 265
 266 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 267 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 268 void ScheduleDAGRRList::ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain) {
 269   --PredSU->NumSuccsLeft;
 270
 271 #ifndef NDEBUG
 272   if (PredSU->NumSuccsLeft < 0) {
 273     cerr << "*** Scheduling failed! ***\n";
 274     PredSU->dump(this);
 275     cerr << " has been released too many times!\n";
 276     assert(0);
 277   }
 278 #endif
 279
 280   // Compute how many cycles it will be before this actually becomes
 281   // available.  This is the max of the start time of all predecessors plus
 282   // their latencies.
 283   // If this is a token edge, we don't need to wait for the latency of the
 284   // preceeding instruction (e.g. a long-latency load) unless there is also
 285   // some other data dependence.
 286   unsigned PredDoneCycle = SU->Cycle;
 287   if (!isChain)
 288     PredDoneCycle += PredSU->Latency;
 289   else if (SU->Latency)
 290     PredDoneCycle += 1;
 291   PredSU->CycleBound = std::max(PredSU->CycleBound, PredDoneCycle);
 292
 293   if (PredSU->NumSuccsLeft == 0) {
 294     PredSU->isAvailable = true;
 295     AvailableQueue->push(PredSU);
 296   }
 297 }
 298
 299 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 300 /// count of its predecessors. If a predecessor pending count is zero, add it to
 301 /// the Available queue.
 302 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU, unsigned CurCycle) {
 303   DOUT << "*** Scheduling [" << CurCycle << "]: ";
 304   DEBUG(SU->dump(this));
 305
 306   SU->Cycle = CurCycle;
 307   Sequence.push_back(SU);
 308
 309   // Bottom up: release predecessors
 310   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 311        I != E; ++I) {
 312     ReleasePred(SU, I->Dep, I->isCtrl);
 313     if (I->Cost < 0)  {
 314       // This is a physical register dependency and it's impossible or
 315       // expensive to copy the register. Make sure nothing that can
 316       // clobber the register is scheduled between the predecessor and
 317       // this node.
 318       if (!LiveRegDefs[I->Reg]) {
 319         ++NumLiveRegs;
 320         LiveRegDefs[I->Reg] = I->Dep;
 321         LiveRegCycles[I->Reg] = CurCycle;
 322       }
 323     }
 324   }
 325
 326   // Release all the implicit physical register defs that are live.
 327   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 328        I != E; ++I) {
 329     if (I->Cost < 0)  {
 330       if (LiveRegCycles[I->Reg] == I->Dep->Cycle) {
 331         assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 332         assert(LiveRegDefs[I->Reg] == SU &&
 333                "Physical register dependency violated?");
 334         --NumLiveRegs;
 335         LiveRegDefs[I->Reg] = NULL;
 336         LiveRegCycles[I->Reg] = 0;
 337       }
 338     }
 339   }
 340
 341   SU->isScheduled = true;
 342   AvailableQueue->ScheduledNode(SU);
 343 }
 344
 345 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 346 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 347 /// them from AvailableQueue if necessary.
 348 void ScheduleDAGRRList::CapturePred(SUnit *PredSU, SUnit *SU, bool isChain) {
 349   unsigned CycleBound = 0;
 350   for (SUnit::succ_iterator I = PredSU->Succs.begin(), E = PredSU->Succs.end();
 351        I != E; ++I) {
 352     if (I->Dep == SU)
 353       continue;
 354     CycleBound = std::max(CycleBound,
 355                           I->Dep->Cycle + PredSU->Latency);
 356   }
 357
 358   if (PredSU->isAvailable) {
 359     PredSU->isAvailable = false;
 360     if (!PredSU->isPending)
 361       AvailableQueue->remove(PredSU);
 362   }
 363
 364   PredSU->CycleBound = CycleBound;
 365   ++PredSU->NumSuccsLeft;
 366 }
 367
 368 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 369 /// its predecessor states to reflect the change.
 370 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 371   DOUT << "*** Unscheduling [" << SU->Cycle << "]: ";
 372   DEBUG(SU->dump(this));
 373
 374   AvailableQueue->UnscheduledNode(SU);
 375
 376   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 377        I != E; ++I) {
 378     CapturePred(I->Dep, SU, I->isCtrl);
 379     if (I->Cost < 0 && SU->Cycle == LiveRegCycles[I->Reg])  {
 380       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 381       assert(LiveRegDefs[I->Reg] == I->Dep &&
 382              "Physical register dependency violated?");
 383       --NumLiveRegs;
 384       LiveRegDefs[I->Reg] = NULL;
 385       LiveRegCycles[I->Reg] = 0;
 386     }
 387   }
 388
 389   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 390        I != E; ++I) {
 391     if (I->Cost < 0)  {
 392       if (!LiveRegDefs[I->Reg]) {
 393         LiveRegDefs[I->Reg] = SU;
 394         ++NumLiveRegs;
 395       }
 396       if (I->Dep->Cycle < LiveRegCycles[I->Reg])
 397         LiveRegCycles[I->Reg] = I->Dep->Cycle;
 398     }
 399   }
 400
 401   SU->Cycle = 0;
 402   SU->isScheduled = false;
 403   SU->isAvailable = true;
 404   AvailableQueue->push(SU);
 405 }
 406
 407 /// IsReachable - Checks if SU is reachable from TargetSU.
 408 bool ScheduleDAGRRList::IsReachable(const SUnit *SU, const SUnit *TargetSU) {
 409   // If insertion of the edge SU->TargetSU would create a cycle
 410   // then there is a path from TargetSU to SU.
 411   int UpperBound, LowerBound;
 412   LowerBound = Node2Index[TargetSU->NodeNum];
 413   UpperBound = Node2Index[SU->NodeNum];
 414   bool HasLoop = false;
 415   // Is Ord(TargetSU) < Ord(SU) ?
 416   if (LowerBound < UpperBound) {
 417     Visited.reset();
 418     // There may be a path from TargetSU to SU. Check for it.
 419     DFS(TargetSU, UpperBound, HasLoop);
 420   }
 421   return HasLoop;
 422 }
 423
 424 /// Allocate - assign the topological index to the node n.
 425 inline void ScheduleDAGRRList::Allocate(int n, int index) {
 426   Node2Index[n] = index;
 427   Index2Node[index] = n;
 428 }
 429
 430 /// InitDAGTopologicalSorting - create the initial topological
 431 /// ordering from the DAG to be scheduled.
 432
 433 /// The idea of the algorithm is taken from
 434 /// "Online algorithms for managing the topological order of
 435 /// a directed acyclic graph" by David J. Pearce and Paul H.J. Kelly
 436 /// This is the MNR algorithm, which was first introduced by
 437 /// A. Marchetti-Spaccamela, U. Nanni and H. Rohnert in
 438 /// "Maintaining a topological order under edge insertions".
 439 ///
 440 /// Short description of the algorithm:
 441 ///
 442 /// Topological ordering, ord, of a DAG maps each node to a topological
 443 /// index so that for all edges X->Y it is the case that ord(X) < ord(Y).
 444 ///
 445 /// This means that if there is a path from the node X to the node Z,
 446 /// then ord(X) < ord(Z).
 447 ///
 448 /// This property can be used to check for reachability of nodes:
 449 /// if Z is reachable from X, then an insertion of the edge Z->X would
 450 /// create a cycle.
 451 ///
 452 /// The algorithm first computes a topological ordering for the DAG by
 453 /// initializing the Index2Node and Node2Index arrays and then tries to keep
 454 /// the ordering up-to-date after edge insertions by reordering the DAG.
 455 ///
 456 /// On insertion of the edge X->Y, the algorithm first marks by calling DFS
 457 /// the nodes reachable from Y, and then shifts them using Shift to lie
 458 /// immediately after X in Index2Node.
 459 void ScheduleDAGRRList::InitDAGTopologicalSorting() {
 460   unsigned DAGSize = SUnits.size();
 461   std::vector<SUnit*> WorkList;
 462   WorkList.reserve(DAGSize);
 463
 464   Index2Node.resize(DAGSize);
 465   Node2Index.resize(DAGSize);
 466
 467   // Initialize the data structures.
 468   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 469     SUnit *SU = &SUnits[i];
 470     int NodeNum = SU->NodeNum;
 471     unsigned Degree = SU->Succs.size();
 472     // Temporarily use the Node2Index array as scratch space for degree counts.
 473     Node2Index[NodeNum] = Degree;
 474
 475     // Is it a node without dependencies?
 476     if (Degree == 0) {
 477         assert(SU->Succs.empty() && "SUnit should have no successors");
 478         // Collect leaf nodes.
 479         WorkList.push_back(SU);
 480     }
 481   }
 482
 483   int Id = DAGSize;
 484   while (!WorkList.empty()) {
 485     SUnit *SU = WorkList.back();
 486     WorkList.pop_back();
 487     Allocate(SU->NodeNum, --Id);
 488     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 489          I != E; ++I) {
 490       SUnit *SU = I->Dep;
 491       if (!--Node2Index[SU->NodeNum])
 492         // If all dependencies of the node are processed already,
 493         // then the node can be computed now.
 494         WorkList.push_back(SU);
 495     }
 496   }
 497
 498   Visited.resize(DAGSize);
 499
 500 #ifndef NDEBUG
 501   // Check correctness of the ordering
 502   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 503     SUnit *SU = &SUnits[i];
 504     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 505          I != E; ++I) {
 506        assert(Node2Index[SU->NodeNum] > Node2Index[I->Dep->NodeNum] &&
 507        "Wrong topological sorting");
 508     }
 509   }
 510 #endif
 511 }
 512
 513 /// AddPred - adds an edge from SUnit X to SUnit Y.
 514 /// Updates the topological ordering if required.
 515 bool ScheduleDAGRRList::AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
 516                  unsigned PhyReg, int Cost) {
 517   int UpperBound, LowerBound;
 518   LowerBound = Node2Index[Y->NodeNum];
 519   UpperBound = Node2Index[X->NodeNum];
 520   bool HasLoop = false;
 521   // Is Ord(X) < Ord(Y) ?
 522   if (LowerBound < UpperBound) {
 523     // Update the topological order.
 524     Visited.reset();
 525     DFS(Y, UpperBound, HasLoop);
 526     assert(!HasLoop && "Inserted edge creates a loop!");
 527     // Recompute topological indexes.
 528     Shift(Visited, LowerBound, UpperBound);
 529   }
 530   // Now really insert the edge.
 531   return Y->addPred(X, isCtrl, isSpecial, PhyReg, Cost);
 532 }
 533
 534 /// RemovePred - This removes the specified node N from the predecessors of
 535 /// the current node M. Updates the topological ordering if required.
 536 bool ScheduleDAGRRList::RemovePred(SUnit *M, SUnit *N,
 537                                    bool isCtrl, bool isSpecial) {
 538   // InitDAGTopologicalSorting();
 539   return M->removePred(N, isCtrl, isSpecial);
 540 }
 541
 542 /// DFS - Make a DFS traversal to mark all nodes reachable from SU and mark
 543 /// all nodes affected by the edge insertion. These nodes will later get new
 544 /// topological indexes by means of the Shift method.
 545 void ScheduleDAGRRList::DFS(const SUnit *SU, int UpperBound, bool& HasLoop) {
 546   std::vector<const SUnit*> WorkList;
 547   WorkList.reserve(SUnits.size());
 548
 549   WorkList.push_back(SU);
 550   while (!WorkList.empty()) {
 551     SU = WorkList.back();
 552     WorkList.pop_back();
 553     Visited.set(SU->NodeNum);
 554     for (int I = SU->Succs.size()-1; I >= 0; --I) {
 555       int s = SU->Succs[I].Dep->NodeNum;
 556       if (Node2Index[s] == UpperBound) {
 557         HasLoop = true;
 558         return;
 559       }
 560       // Visit successors if not already and in affected region.
 561       if (!Visited.test(s) && Node2Index[s] < UpperBound) {
 562         WorkList.push_back(SU->Succs[I].Dep);
 563       }
 564     }
 565   }
 566 }
 567
 568 /// Shift - Renumber the nodes so that the topological ordering is
 569 /// preserved.
 570 void ScheduleDAGRRList::Shift(BitVector& Visited, int LowerBound,
 571                               int UpperBound) {
 572   std::vector<int> L;
 573   int shift = 0;
 574   int i;
 575
 576   for (i = LowerBound; i <= UpperBound; ++i) {
 577     // w is node at topological index i.
 578     int w = Index2Node[i];
 579     if (Visited.test(w)) {
 580       // Unmark.
 581       Visited.reset(w);
 582       L.push_back(w);
 583       shift = shift + 1;
 584     } else {
 585       Allocate(w, i - shift);
 586     }
 587   }
 588
 589   for (unsigned j = 0; j < L.size(); ++j) {
 590     Allocate(L[j], i - shift);
 591     i = i + 1;
 592   }
 593 }
 594
 595
 596 /// WillCreateCycle - Returns true if adding an edge from SU to TargetSU will
 597 /// create a cycle.
 598 bool ScheduleDAGRRList::WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 599   if (IsReachable(TargetSU, SU))
 600     return true;
 601   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 602        I != E; ++I)
 603     if (I->Cost < 0 && IsReachable(TargetSU, I->Dep))
 604       return true;
 605   return false;
 606 }
 607
 608 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 609 /// BTCycle in order to schedule a specific node. Returns the last unscheduled
 610 /// SUnit. Also returns if a successor is unscheduled in the process.
 611 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, unsigned BtCycle,
 612                                           unsigned &CurCycle) {
 613   SUnit *OldSU = NULL;
 614   while (CurCycle > BtCycle) {
 615     OldSU = Sequence.back();
 616     Sequence.pop_back();
 617     if (SU->isSucc(OldSU))
 618       // Don't try to remove SU from AvailableQueue.
 619       SU->isAvailable = false;
 620     UnscheduleNodeBottomUp(OldSU);
 621     --CurCycle;
 622   }
 623
 624
 625   if (SU->isSucc(OldSU)) {
 626     assert(false && "Something is wrong!");
 627     abort();
 628   }
 629
 630   ++NumBacktracks;
 631 }
 632
 633 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 634 /// successors to the newly created node.
 635 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 636   if (SU->getNode()->getFlaggedNode())
 637     return NULL;
 638
 639   SDNode *N = SU->getNode();
 640   if (!N)
 641     return NULL;
 642
 643   SUnit *NewSU;
 644   bool TryUnfold = false;
 645   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
 646     MVT VT = N->getValueType(i);
 647     if (VT == MVT::Flag)
 648       return NULL;
 649     else if (VT == MVT::Other)
 650       TryUnfold = true;
 651   }
 652   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 653     const SDValue &Op = N->getOperand(i);
 654     MVT VT = Op.getNode()->getValueType(Op.getResNo());
 655     if (VT == MVT::Flag)
 656       return NULL;
 657   }
 658
 659   if (TryUnfold) {
 660     SmallVector<SDNode*, 2> NewNodes;
 661     if (!TII->unfoldMemoryOperand(*DAG, N, NewNodes))
 662       return NULL;
 663
 664     DOUT << "Unfolding SU # " << SU->NodeNum << "\n";
 665     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 666
 667     N = NewNodes[1];
 668     SDNode *LoadNode = NewNodes[0];
 669     unsigned NumVals = N->getNumValues();
 670     unsigned OldNumVals = SU->getNode()->getNumValues();
 671     for (unsigned i = 0; i != NumVals; ++i)
 672       DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), i), SDValue(N, i));
 673     DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), OldNumVals-1),
 674                                    SDValue(LoadNode, 1));
 675
 676     // LoadNode may already exist. This can happen when there is another
 677     // load from the same location and producing the same type of value
 678     // but it has different alignment or volatileness.
 679     bool isNewLoad = true;
 680     SUnit *LoadSU;
 681     if (LoadNode->getNodeId() != -1) {
 682       LoadSU = &SUnits[LoadNode->getNodeId()];
 683       isNewLoad = false;
 684     } else {
 685       LoadSU = CreateNewSUnit(LoadNode);
 686       LoadNode->setNodeId(LoadSU->NodeNum);
 687
 688       LoadSU->Depth = SU->Depth;
 689       LoadSU->Height = SU->Height;
 690       ComputeLatency(LoadSU);
 691     }
 692
 693     SUnit *NewSU = CreateNewSUnit(N);
 694     assert(N->getNodeId() == -1 && "Node already inserted!");
 695     N->setNodeId(NewSU->NodeNum);
 696
 697     const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 698     for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 699       if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 700         NewSU->isTwoAddress = true;
 701         break;
 702       }
 703     }
 704     if (TID.isCommutable())
 705       NewSU->isCommutable = true;
 706     // FIXME: Calculate height / depth and propagate the changes?
 707     NewSU->Depth = SU->Depth;
 708     NewSU->Height = SU->Height;
 709     ComputeLatency(NewSU);
 710
 711     SUnit *ChainPred = NULL;
 712     SmallVector<SDep, 4> ChainSuccs;
 713     SmallVector<SDep, 4> LoadPreds;
 714     SmallVector<SDep, 4> NodePreds;
 715     SmallVector<SDep, 4> NodeSuccs;
 716     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 717          I != E; ++I) {
 718       if (I->isCtrl)
 719         ChainPred = I->Dep;
 720       else if (I->Dep->getNode() && I->Dep->getNode()->isOperandOf(LoadNode))
 721         LoadPreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 722       else
 723         NodePreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 724     }
 725     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 726          I != E; ++I) {
 727       if (I->isCtrl)
 728         ChainSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 729                                   I->isCtrl, I->isSpecial));
 730       else
 731         NodeSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 732                                  I->isCtrl, I->isSpecial));
 733     }
 734
 735     if (ChainPred) {
 736       RemovePred(SU, ChainPred, true, false);
 737       if (isNewLoad)
 738         AddPred(LoadSU, ChainPred, true, false);
 739     }
 740     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 741       SDep *Pred = &LoadPreds[i];
 742       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 743       if (isNewLoad) {
 744         AddPred(LoadSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 745                 Pred->Reg, Pred->Cost);
 746       }
 747     }
 748     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 749       SDep *Pred = &NodePreds[i];
 750       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 751       AddPred(NewSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 752               Pred->Reg, Pred->Cost);
 753     }
 754     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 755       SDep *Succ = &NodeSuccs[i];
 756       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 757       AddPred(Succ->Dep, NewSU, Succ->isCtrl, Succ->isSpecial,
 758               Succ->Reg, Succ->Cost);
 759     }
 760     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 761       SDep *Succ = &ChainSuccs[i];
 762       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 763       if (isNewLoad) {
 764         AddPred(Succ->Dep, LoadSU, Succ->isCtrl, Succ->isSpecial,
 765                 Succ->Reg, Succ->Cost);
 766       }
 767     }
 768     if (isNewLoad) {
 769       AddPred(NewSU, LoadSU, false, false);
 770     }
 771
 772     if (isNewLoad)
 773       AvailableQueue->addNode(LoadSU);
 774     AvailableQueue->addNode(NewSU);
 775
 776     ++NumUnfolds;
 777
 778     if (NewSU->NumSuccsLeft == 0) {
 779       NewSU->isAvailable = true;
 780       return NewSU;
 781     }
 782     SU = NewSU;
 783   }
 784
 785   DOUT << "Duplicating SU # " << SU->NodeNum << "\n";
 786   NewSU = CreateClone(SU);
 787
 788   // New SUnit has the exact same predecessors.
 789   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 790        I != E; ++I)
 791     if (!I->isSpecial) {
 792       AddPred(NewSU, I->Dep, I->isCtrl, false, I->Reg, I->Cost);
 793       NewSU->Depth = std::max(NewSU->Depth, I->Dep->Depth+1);
 794     }
 795
 796   // Only copy scheduled successors. Cut them from old node's successor
 797   // list and move them over.
 798   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 799   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 800        I != E; ++I) {
 801     if (I->isSpecial)
 802       continue;
 803     if (I->Dep->isScheduled) {
 804       NewSU->Height = std::max(NewSU->Height, I->Dep->Height+1);
 805       AddPred(I->Dep, NewSU, I->isCtrl, false, I->Reg, I->Cost);
 806       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 807     }
 808   }
 809   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 810     SUnit *Succ = DelDeps[i].first;
 811     bool isCtrl = DelDeps[i].second;
 812     RemovePred(Succ, SU, isCtrl, false);
 813   }
 814
 815   AvailableQueue->updateNode(SU);
 816   AvailableQueue->addNode(NewSU);
 817
 818   ++NumDups;
 819   return NewSU;
 820 }
 821
 822 /// InsertCCCopiesAndMoveSuccs - Insert expensive cross register class copies
 823 /// and move all scheduled successors of the given SUnit to the last copy.
 824 void ScheduleDAGRRList::InsertCCCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 825                                               const TargetRegisterClass *DestRC,
 826                                               const TargetRegisterClass *SrcRC,
 827                                                SmallVector<SUnit*, 2> &Copies) {
 828   SUnit *CopyFromSU = CreateNewSUnit(NULL);
 829   CopyFromSU->CopySrcRC = SrcRC;
 830   CopyFromSU->CopyDstRC = DestRC;
 831   CopyFromSU->Depth = SU->Depth;
 832   CopyFromSU->Height = SU->Height;
 833
 834   SUnit *CopyToSU = CreateNewSUnit(NULL);
 835   CopyToSU->CopySrcRC = DestRC;
 836   CopyToSU->CopyDstRC = SrcRC;
 837
 838   // Only copy scheduled successors. Cut them from old node's successor
 839   // list and move them over.
 840   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 841   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 842        I != E; ++I) {
 843     if (I->isSpecial)
 844       continue;
 845     if (I->Dep->isScheduled) {
 846       CopyToSU->Height = std::max(CopyToSU->Height, I->Dep->Height+1);
 847       AddPred(I->Dep, CopyToSU, I->isCtrl, false, I->Reg, I->Cost);
 848       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 849     }
 850   }
 851   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 852     SUnit *Succ = DelDeps[i].first;
 853     bool isCtrl = DelDeps[i].second;
 854     RemovePred(Succ, SU, isCtrl, false);
 855   }
 856
 857   AddPred(CopyFromSU, SU, false, false, Reg, -1);
 858   AddPred(CopyToSU, CopyFromSU, false, false, Reg, 1);
 859
 860   AvailableQueue->updateNode(SU);
 861   AvailableQueue->addNode(CopyFromSU);
 862   AvailableQueue->addNode(CopyToSU);
 863   Copies.push_back(CopyFromSU);
 864   Copies.push_back(CopyToSU);
 865
 866   ++NumCCCopies;
 867 }
 868
 869 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 870 /// definition of the specified node.
 871 /// FIXME: Move to SelectionDAG?
 872 static MVT getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 873                                  const TargetInstrInfo *TII) {
 874   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 875   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 876   unsigned NumRes = TID.getNumDefs();
 877   for (const unsigned *ImpDef = TID.getImplicitDefs(); *ImpDef; ++ImpDef) {
 878     if (Reg == *ImpDef)
 879       break;
 880     ++NumRes;
 881   }
 882   return N->getValueType(NumRes);
 883 }
 884
 885 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
 886 /// scheduling of the given node to satisfy live physical register dependencies.
 887 /// If the specific node is the last one that's available to schedule, do
 888 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
 889 bool ScheduleDAGRRList::DelayForLiveRegsBottomUp(SUnit *SU,
 890                                                  SmallVector<unsigned, 4> &LRegs){
 891   if (NumLiveRegs == 0)
 892     return false;
 893
 894   SmallSet<unsigned, 4> RegAdded;
 895   // If this node would clobber any "live" register, then it's not ready.
 896   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 897        I != E; ++I) {
 898     if (I->Cost < 0)  {
 899       unsigned Reg = I->Reg;
 900       if (LiveRegDefs[Reg] && LiveRegDefs[Reg] != I->Dep) {
 901         if (RegAdded.insert(Reg))
 902           LRegs.push_back(Reg);
 903       }
 904       for (const unsigned *Alias = TRI->getAliasSet(Reg);
 905            *Alias; ++Alias)
 906         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != I->Dep) {
 907           if (RegAdded.insert(*Alias))
 908             LRegs.push_back(*Alias);
 909         }
 910     }
 911   }
 912
 913   for (SDNode *Node = SU->getNode(); Node; Node = Node->getFlaggedNode()) {
 914     if (!Node->isMachineOpcode())
 915       continue;
 916     const TargetInstrDesc &TID = TII->get(Node->getMachineOpcode());
 917     if (!TID.ImplicitDefs)
 918       continue;
 919     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg) {
 920       if (LiveRegDefs[*Reg] && LiveRegDefs[*Reg] != SU) {
 921         if (RegAdded.insert(*Reg))
 922           LRegs.push_back(*Reg);
 923       }
 924       for (const unsigned *Alias = TRI->getAliasSet(*Reg);
 925            *Alias; ++Alias)
 926         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != SU) {
 927           if (RegAdded.insert(*Alias))
 928             LRegs.push_back(*Alias);
 929         }
 930     }
 931   }
 932   return !LRegs.empty();
 933 }
 934
 935
 936 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
 937 /// schedulers.
 938 void ScheduleDAGRRList::ListScheduleBottomUp() {
 939   unsigned CurCycle = 0;
 940   // Add root to Available queue.
 941   if (!SUnits.empty()) {
 942     SUnit *RootSU = &SUnits[DAG->getRoot().getNode()->getNodeId()];
 943     assert(RootSU->Succs.empty() && "Graph root shouldn't have successors!");
 944     RootSU->isAvailable = true;
 945     AvailableQueue->push(RootSU);
 946   }
 947
 948   // While Available queue is not empty, grab the node with the highest
 949   // priority. If it is not ready put it back.  Schedule the node.
 950   SmallVector<SUnit*, 4> NotReady;
 951   DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
 952   Sequence.reserve(SUnits.size());
 953   while (!AvailableQueue->empty()) {
 954     bool Delayed = false;
 955     LRegsMap.clear();
 956     SUnit *CurSU = AvailableQueue->pop();
 957     while (CurSU) {
 958       if (CurSU->CycleBound <= CurCycle) {
 959         SmallVector<unsigned, 4> LRegs;
 960         if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
 961           break;
 962         Delayed = true;
 963         LRegsMap.insert(std::make_pair(CurSU, LRegs));
 964       }
 965
 966       CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
 967       NotReady.push_back(CurSU);
 968       CurSU = AvailableQueue->pop();
 969     }
 970
 971     // All candidates are delayed due to live physical reg dependencies.
 972     // Try backtracking, code duplication, or inserting cross class copies
 973     // to resolve it.
 974     if (Delayed && !CurSU) {
 975       for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
 976         SUnit *TrySU = NotReady[i];
 977         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
 978
 979         // Try unscheduling up to the point where it's safe to schedule
 980         // this node.
 981         unsigned LiveCycle = CurCycle;
 982         for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
 983           unsigned Reg = LRegs[j];
 984           unsigned LCycle = LiveRegCycles[Reg];
 985           LiveCycle = std::min(LiveCycle, LCycle);
 986         }
 987         SUnit *OldSU = Sequence[LiveCycle];
 988         if (!WillCreateCycle(TrySU, OldSU))  {
 989           BacktrackBottomUp(TrySU, LiveCycle, CurCycle);
 990           // Force the current node to be scheduled before the node that
 991           // requires the physical reg dep.
 992           if (OldSU->isAvailable) {
 993             OldSU->isAvailable = false;
 994             AvailableQueue->remove(OldSU);
 995           }
 996           AddPred(TrySU, OldSU, true, true);
 997           // If one or more successors has been unscheduled, then the current
 998           // node is no longer avaialable. Schedule a successor that's now
 999           // available instead.
1000           if (!TrySU->isAvailable)
1001             CurSU = AvailableQueue->pop();
1002           else {
1003             CurSU = TrySU;
1004             TrySU->isPending = false;
1005             NotReady.erase(NotReady.begin()+i);
1006           }
1007           break;
1008         }
1009       }
1010
1011       if (!CurSU) {
1012         // Can't backtrack. Try duplicating the nodes that produces these
1013         // "expensive to copy" values to break the dependency. In case even
1014         // that doesn't work, insert cross class copies.
1015         SUnit *TrySU = NotReady[0];
1016         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1017         assert(LRegs.size() == 1 && "Can't handle this yet!");
1018         unsigned Reg = LRegs[0];
1019         SUnit *LRDef = LiveRegDefs[Reg];
1020         SUnit *NewDef = CopyAndMoveSuccessors(LRDef);
1021         if (!NewDef) {
1022           // Issue expensive cross register class copies.
1023           MVT VT = getPhysicalRegisterVT(LRDef->getNode(), Reg, TII);
1024           const TargetRegisterClass *RC =
1025             TRI->getPhysicalRegisterRegClass(Reg, VT);
1026           const TargetRegisterClass *DestRC = TRI->getCrossCopyRegClass(RC);
1027           if (!DestRC) {
1028             assert(false && "Don't know how to copy this physical register!");
1029             abort();
1030           }
1031           SmallVector<SUnit*, 2> Copies;
1032           InsertCCCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
1033           DOUT << "Adding an edge from SU # " << TrySU->NodeNum
1034                << " to SU #" << Copies.front()->NodeNum << "\n";
1035           AddPred(TrySU, Copies.front(), true, true);
1036           NewDef = Copies.back();
1037         }
1038
1039         DOUT << "Adding an edge from SU # " << NewDef->NodeNum
1040              << " to SU #" << TrySU->NodeNum << "\n";
1041         LiveRegDefs[Reg] = NewDef;
1042         AddPred(NewDef, TrySU, true, true);
1043         TrySU->isAvailable = false;
1044         CurSU = NewDef;
1045       }
1046
1047       if (!CurSU) {
1048         assert(false && "Unable to resolve live physical register dependencies!");
1049         abort();
1050       }
1051     }
1052
1053     // Add the nodes that aren't ready back onto the available list.
1054     for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
1055       NotReady[i]->isPending = false;
1056       // May no longer be available due to backtracking.
1057       if (NotReady[i]->isAvailable)
1058         AvailableQueue->push(NotReady[i]);
1059     }
1060     NotReady.clear();
1061
1062     if (!CurSU)
1063       Sequence.push_back(0);
1064     else
1065       ScheduleNodeBottomUp(CurSU, CurCycle);
1066     ++CurCycle;
1067   }
1068
1069   // Reverse the order if it is bottom up.
1070   std::reverse(Sequence.begin(), Sequence.end());
1071
1072 #ifndef NDEBUG
1073   VerifySchedule(isBottomUp);
1074 #endif
1075 }
1076
1077 //===----------------------------------------------------------------------===//
1078 //  Top-Down Scheduling
1079 //===----------------------------------------------------------------------===//
1080
1081 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
1082 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
1083 void ScheduleDAGRRList::ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain) {
1084   --SuccSU->NumPredsLeft;
1085
1086 #ifndef NDEBUG
1087   if (SuccSU->NumPredsLeft < 0) {
1088     cerr << "*** Scheduling failed! ***\n";
1089     SuccSU->dump(this);
1090     cerr << " has been released too many times!\n";
1091     assert(0);
1092   }
1093 #endif
1094
1095   // Compute how many cycles it will be before this actually becomes
1096   // available.  This is the max of the start time of all predecessors plus
1097   // their latencies.
1098   // If this is a token edge, we don't need to wait for the latency of the
1099   // preceeding instruction (e.g. a long-latency load) unless there is also
1100   // some other data dependence.
1101   unsigned PredDoneCycle = SU->Cycle;
1102   if (!isChain)
1103     PredDoneCycle += SU->Latency;
1104   else if (SU->Latency)
1105     PredDoneCycle += 1;
1106   SuccSU->CycleBound = std::max(SuccSU->CycleBound, PredDoneCycle);
1107
1108   if (SuccSU->NumPredsLeft == 0) {
1109     SuccSU->isAvailable = true;
1110     AvailableQueue->push(SuccSU);
1111   }
1112 }
1113
1114 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
1115 /// count of its successors. If a successor pending count is zero, add it to
1116 /// the Available queue.
1117 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU, unsigned CurCycle) {
1118   DOUT << "*** Scheduling [" << CurCycle << "]: ";
1119   DEBUG(SU->dump(this));
1120
1121   SU->Cycle = CurCycle;
1122   Sequence.push_back(SU);
1123
1124   // Top down: release successors
1125   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1126        I != E; ++I)
1127     ReleaseSucc(SU, I->Dep, I->isCtrl);
1128
1129   SU->isScheduled = true;
1130   AvailableQueue->ScheduledNode(SU);
1131 }
1132
1133 /// ListScheduleTopDown - The main loop of list scheduling for top-down
1134 /// schedulers.
1135 void ScheduleDAGRRList::ListScheduleTopDown() {
1136   unsigned CurCycle = 0;
1137
1138   // All leaves to Available queue.
1139   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1140     // It is available if it has no predecessors.
1141     if (SUnits[i].Preds.empty()) {
1142       AvailableQueue->push(&SUnits[i]);
1143       SUnits[i].isAvailable = true;
1144     }
1145   }
1146
1147   // While Available queue is not empty, grab the node with the highest
1148   // priority. If it is not ready put it back.  Schedule the node.
1149   std::vector<SUnit*> NotReady;
1150   Sequence.reserve(SUnits.size());
1151   while (!AvailableQueue->empty()) {
1152     SUnit *CurSU = AvailableQueue->pop();
1153     while (CurSU && CurSU->CycleBound > CurCycle) {
1154       NotReady.push_back(CurSU);
1155       CurSU = AvailableQueue->pop();
1156     }
1157
1158     // Add the nodes that aren't ready back onto the available list.
1159     AvailableQueue->push_all(NotReady);
1160     NotReady.clear();
1161
1162     if (!CurSU)
1163       Sequence.push_back(0);
1164     else
1165       ScheduleNodeTopDown(CurSU, CurCycle);
1166     ++CurCycle;
1167   }
1168
1169 #ifndef NDEBUG
1170   VerifySchedule(isBottomUp);
1171 #endif
1172 }
1173
1174
1175 //===----------------------------------------------------------------------===//
1176 //                RegReductionPriorityQueue Implementation
1177 //===----------------------------------------------------------------------===//
1178 //
1179 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
1180 // to reduce register pressure.
1181 //
1182 namespace {
1183   template<class SF>
1184   class RegReductionPriorityQueue;
1185
1186   /// Sorting functions for the Available queue.
1187   struct bu_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1188     RegReductionPriorityQueue<bu_ls_rr_sort> *SPQ;
1189     bu_ls_rr_sort(RegReductionPriorityQueue<bu_ls_rr_sort> *spq) : SPQ(spq) {}
1190     bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1191
1192     bool operator()(const SUnit* left, const SUnit* right) const;
1193   };
1194
1195   struct bu_ls_rr_fast_sort : public std::binary_function<SUnit*, SUnit*, bool>{
1196     RegReductionPriorityQueue<bu_ls_rr_fast_sort> *SPQ;
1197     bu_ls_rr_fast_sort(RegReductionPriorityQueue<bu_ls_rr_fast_sort> *spq)
1198       : SPQ(spq) {}
1199     bu_ls_rr_fast_sort(const bu_ls_rr_fast_sort &RHS) : SPQ(RHS.SPQ) {}
1200
1201     bool operator()(const SUnit* left, const SUnit* right) const;
1202   };
1203
1204   struct td_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1205     RegReductionPriorityQueue<td_ls_rr_sort> *SPQ;
1206     td_ls_rr_sort(RegReductionPriorityQueue<td_ls_rr_sort> *spq) : SPQ(spq) {}
1207     td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1208
1209     bool operator()(const SUnit* left, const SUnit* right) const;
1210   };
1211 }  // end anonymous namespace
1212
1213 static inline bool isCopyFromLiveIn(const SUnit *SU) {
1214   SDNode *N = SU->getNode();
1215   return N && N->getOpcode() == ISD::CopyFromReg &&
1216     N->getOperand(N->getNumOperands()-1).getValueType() != MVT::Flag;
1217 }
1218
1219 /// CalcNodeBUSethiUllmanNumber - Compute Sethi Ullman number for bottom up
1220 /// scheduling. Smaller number is the higher priority.
1221 static unsigned
1222 CalcNodeBUSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1223   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1224   if (SethiUllmanNumber != 0)
1225     return SethiUllmanNumber;
1226
1227   unsigned Extra = 0;
1228   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1229        I != E; ++I) {
1230     if (I->isCtrl) continue;  // ignore chain preds
1231     SUnit *PredSU = I->Dep;
1232     unsigned PredSethiUllman = CalcNodeBUSethiUllmanNumber(PredSU, SUNumbers);
1233     if (PredSethiUllman > SethiUllmanNumber) {
1234       SethiUllmanNumber = PredSethiUllman;
1235       Extra = 0;
1236     } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1237       ++Extra;
1238   }
1239
1240   SethiUllmanNumber += Extra;
1241
1242   if (SethiUllmanNumber == 0)
1243     SethiUllmanNumber = 1;
1244
1245   return SethiUllmanNumber;
1246 }
1247
1248 /// CalcNodeTDSethiUllmanNumber - Compute Sethi Ullman number for top down
1249 /// scheduling. Smaller number is the higher priority.
1250 static unsigned
1251 CalcNodeTDSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1252   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1253   if (SethiUllmanNumber != 0)
1254     return SethiUllmanNumber;
1255
1256   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1257   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1258     SethiUllmanNumber = 0xffff;
1259   else if (SU->NumSuccsLeft == 0)
1260     // If SU does not have a use, i.e. it doesn't produce a value that would
1261     // be consumed (e.g. store), then it terminates a chain of computation.
1262     // Give it a small SethiUllman number so it will be scheduled right before
1263     // its predecessors that it doesn't lengthen their live ranges.
1264     SethiUllmanNumber = 0;
1265   else if (SU->NumPredsLeft == 0 &&
1266            (Opc != ISD::CopyFromReg || isCopyFromLiveIn(SU)))
1267     SethiUllmanNumber = 0xffff;
1268   else {
1269     int Extra = 0;
1270     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1271          I != E; ++I) {
1272       if (I->isCtrl) continue;  // ignore chain preds
1273       SUnit *PredSU = I->Dep;
1274       unsigned PredSethiUllman = CalcNodeTDSethiUllmanNumber(PredSU, SUNumbers);
1275       if (PredSethiUllman > SethiUllmanNumber) {
1276         SethiUllmanNumber = PredSethiUllman;
1277         Extra = 0;
1278       } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1279         ++Extra;
1280     }
1281
1282     SethiUllmanNumber += Extra;
1283   }
1284
1285   return SethiUllmanNumber;
1286 }
1287
1288
1289 namespace {
1290   template<class SF>
1291   class VISIBILITY_HIDDEN RegReductionPriorityQueue
1292    : public SchedulingPriorityQueue {
1293     PriorityQueue<SUnit*, std::vector<SUnit*>, SF> Queue;
1294     unsigned currentQueueId;
1295
1296   protected:
1297     // SUnits - The SUnits for the current graph.
1298     std::vector<SUnit> *SUnits;
1299
1300     const TargetInstrInfo *TII;
1301     const TargetRegisterInfo *TRI;
1302     ScheduleDAGRRList *scheduleDAG;
1303
1304   public:
1305     RegReductionPriorityQueue(const TargetInstrInfo *tii,
1306                               const TargetRegisterInfo *tri) :
1307     Queue(SF(this)), currentQueueId(0),
1308     TII(tii), TRI(tri), scheduleDAG(NULL) {}
1309
1310     void initNodes(std::vector<SUnit> &sunits) {
1311       SUnits = &sunits;
1312     }
1313
1314     virtual void addNode(const SUnit *SU) = 0;
1315
1316     virtual void updateNode(const SUnit *SU) = 0;
1317
1318     virtual void releaseState() {
1319       SUnits = 0;
1320     }
1321
1322     virtual unsigned getNodePriority(const SUnit *SU) const = 0;
1323
1324     unsigned size() const { return Queue.size(); }
1325
1326     bool empty() const { return Queue.empty(); }
1327
1328     void push(SUnit *U) {
1329       assert(!U->NodeQueueId && "Node in the queue already");
1330       U->NodeQueueId = ++currentQueueId;
1331       Queue.push(U);
1332     }
1333
1334     void push_all(const std::vector<SUnit *> &Nodes) {
1335       for (unsigned i = 0, e = Nodes.size(); i != e; ++i)
1336         push(Nodes[i]);
1337     }
1338
1339     SUnit *pop() {
1340       if (empty()) return NULL;
1341       SUnit *V = Queue.top();
1342       Queue.pop();
1343       V->NodeQueueId = 0;
1344       return V;
1345     }
1346
1347     void remove(SUnit *SU) {
1348       assert(!Queue.empty() && "Queue is empty!");
1349       assert(SU->NodeQueueId != 0 && "Not in queue!");
1350       Queue.erase_one(SU);
1351       SU->NodeQueueId = 0;
1352     }
1353
1354     void setScheduleDAG(ScheduleDAGRRList *scheduleDag) {
1355       scheduleDAG = scheduleDag;
1356     }
1357
1358   protected:
1359     bool canClobber(const SUnit *SU, const SUnit *Op);
1360     void AddPseudoTwoAddrDeps();
1361   };
1362
1363   class VISIBILITY_HIDDEN BURegReductionPriorityQueue
1364    : public RegReductionPriorityQueue<bu_ls_rr_sort> {
1365     // SethiUllmanNumbers - The SethiUllman number for each node.
1366     std::vector<unsigned> SethiUllmanNumbers;
1367
1368   public:
1369     BURegReductionPriorityQueue(const TargetInstrInfo *tii,
1370                                 const TargetRegisterInfo *tri)
1371       : RegReductionPriorityQueue<bu_ls_rr_sort>(tii, tri) {}
1372
1373     void initNodes(std::vector<SUnit> &sunits) {
1374       RegReductionPriorityQueue<bu_ls_rr_sort>::initNodes(sunits);
1375       // Add pseudo dependency edges for two-address nodes.
1376       AddPseudoTwoAddrDeps();
1377       // Calculate node priorities.
1378       CalculateSethiUllmanNumbers();
1379     }
1380
1381     void addNode(const SUnit *SU) {
1382       unsigned SUSize = SethiUllmanNumbers.size();
1383       if (SUnits->size() > SUSize)
1384         SethiUllmanNumbers.resize(SUSize*2, 0);
1385       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1386     }
1387
1388     void updateNode(const SUnit *SU) {
1389       SethiUllmanNumbers[SU->NodeNum] = 0;
1390       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1391     }
1392
1393     void releaseState() {
1394       RegReductionPriorityQueue<bu_ls_rr_sort>::releaseState();
1395       SethiUllmanNumbers.clear();
1396     }
1397
1398     unsigned getNodePriority(const SUnit *SU) const {
1399       assert(SU->NodeNum < SethiUllmanNumbers.size());
1400       unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1401       if (Opc == ISD::CopyFromReg && !isCopyFromLiveIn(SU))
1402         // CopyFromReg should be close to its def because it restricts
1403         // allocation choices. But if it is a livein then perhaps we want it
1404         // closer to its uses so it can be coalesced.
1405         return 0xffff;
1406       else if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1407         // CopyToReg should be close to its uses to facilitate coalescing and
1408         // avoid spilling.
1409         return 0;
1410       else if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
1411                Opc == TargetInstrInfo::INSERT_SUBREG)
1412         // EXTRACT_SUBREG / INSERT_SUBREG should be close to its use to
1413         // facilitate coalescing.
1414         return 0;
1415       else if (SU->NumSuccs == 0)
1416         // If SU does not have a use, i.e. it doesn't produce a value that would
1417         // be consumed (e.g. store), then it terminates a chain of computation.
1418         // Give it a large SethiUllman number so it will be scheduled right
1419         // before its predecessors that it doesn't lengthen their live ranges.
1420         return 0xffff;
1421       else if (SU->NumPreds == 0)
1422         // If SU does not have a def, schedule it close to its uses because it
1423         // does not lengthen any live ranges.
1424         return 0;
1425       else
1426         return SethiUllmanNumbers[SU->NodeNum];
1427     }
1428
1429   private:
1430     void CalculateSethiUllmanNumbers();
1431   };
1432
1433
1434   class VISIBILITY_HIDDEN BURegReductionFastPriorityQueue
1435    : public RegReductionPriorityQueue<bu_ls_rr_fast_sort> {
1436     // SethiUllmanNumbers - The SethiUllman number for each node.
1437     std::vector<unsigned> SethiUllmanNumbers;
1438
1439   public:
1440     BURegReductionFastPriorityQueue(const TargetInstrInfo *tii,
1441                                     const TargetRegisterInfo *tri)
1442       : RegReductionPriorityQueue<bu_ls_rr_fast_sort>(tii, tri) {}
1443
1444     void initNodes(std::vector<SUnit> &sunits) {
1445       RegReductionPriorityQueue<bu_ls_rr_fast_sort>::initNodes(sunits);
1446       // Calculate node priorities.
1447       CalculateSethiUllmanNumbers();
1448     }
1449
1450     void addNode(const SUnit *SU) {
1451       unsigned SUSize = SethiUllmanNumbers.size();
1452       if (SUnits->size() > SUSize)
1453         SethiUllmanNumbers.resize(SUSize*2, 0);
1454       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1455     }
1456
1457     void updateNode(const SUnit *SU) {
1458       SethiUllmanNumbers[SU->NodeNum] = 0;
1459       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1460     }
1461
1462     void releaseState() {
1463       RegReductionPriorityQueue<bu_ls_rr_fast_sort>::releaseState();
1464       SethiUllmanNumbers.clear();
1465     }
1466
1467     unsigned getNodePriority(const SUnit *SU) const {
1468       return SethiUllmanNumbers[SU->NodeNum];
1469     }
1470
1471   private:
1472     void CalculateSethiUllmanNumbers();
1473   };
1474
1475
1476   class VISIBILITY_HIDDEN TDRegReductionPriorityQueue
1477    : public RegReductionPriorityQueue<td_ls_rr_sort> {
1478     // SethiUllmanNumbers - The SethiUllman number for each node.
1479     std::vector<unsigned> SethiUllmanNumbers;
1480
1481   public:
1482     TDRegReductionPriorityQueue(const TargetInstrInfo *tii,
1483                                 const TargetRegisterInfo *tri)
1484       : RegReductionPriorityQueue<td_ls_rr_sort>(tii, tri) {}
1485
1486     void initNodes(std::vector<SUnit> &sunits) {
1487       RegReductionPriorityQueue<td_ls_rr_sort>::initNodes(sunits);
1488       // Add pseudo dependency edges for two-address nodes.
1489       AddPseudoTwoAddrDeps();
1490       // Calculate node priorities.
1491       CalculateSethiUllmanNumbers();
1492     }
1493
1494     void addNode(const SUnit *SU) {
1495       unsigned SUSize = SethiUllmanNumbers.size();
1496       if (SUnits->size() > SUSize)
1497         SethiUllmanNumbers.resize(SUSize*2, 0);
1498       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1499     }
1500
1501     void updateNode(const SUnit *SU) {
1502       SethiUllmanNumbers[SU->NodeNum] = 0;
1503       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1504     }
1505
1506     void releaseState() {
1507       RegReductionPriorityQueue<td_ls_rr_sort>::releaseState();
1508       SethiUllmanNumbers.clear();
1509     }
1510
1511     unsigned getNodePriority(const SUnit *SU) const {
1512       assert(SU->NodeNum < SethiUllmanNumbers.size());
1513       return SethiUllmanNumbers[SU->NodeNum];
1514     }
1515
1516   private:
1517     void CalculateSethiUllmanNumbers();
1518   };
1519 }
1520
1521 /// closestSucc - Returns the scheduled cycle of the successor which is
1522 /// closet to the current cycle.
1523 static unsigned closestSucc(const SUnit *SU) {
1524   unsigned MaxCycle = 0;
1525   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1526        I != E; ++I) {
1527     unsigned Cycle = I->Dep->Cycle;
1528     // If there are bunch of CopyToRegs stacked up, they should be considered
1529     // to be at the same position.
1530     if (I->Dep->getNode() && I->Dep->getNode()->getOpcode() == ISD::CopyToReg)
1531       Cycle = closestSucc(I->Dep)+1;
1532     if (Cycle > MaxCycle)
1533       MaxCycle = Cycle;
1534   }
1535   return MaxCycle;
1536 }
1537
1538 /// calcMaxScratches - Returns an cost estimate of the worse case requirement
1539 /// for scratch registers. Live-in operands and live-out results don't count
1540 /// since they are "fixed".
1541 static unsigned calcMaxScratches(const SUnit *SU) {
1542   unsigned Scratches = 0;
1543   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1544        I != E; ++I) {
1545     if (I->isCtrl) continue;  // ignore chain preds
1546     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyFromReg)
1547       Scratches++;
1548   }
1549   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1550        I != E; ++I) {
1551     if (I->isCtrl) continue;  // ignore chain succs
1552     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyToReg)
1553       Scratches += 10;
1554   }
1555   return Scratches;
1556 }
1557
1558 // Bottom up
1559 bool bu_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1560   unsigned LPriority = SPQ->getNodePriority(left);
1561   unsigned RPriority = SPQ->getNodePriority(right);
1562   if (LPriority != RPriority)
1563     return LPriority > RPriority;
1564
1565   // Try schedule def + use closer when Sethi-Ullman numbers are the same.
1566   // e.g.
1567   // t1 = op t2, c1
1568   // t3 = op t4, c2
1569   //
1570   // and the following instructions are both ready.
1571   // t2 = op c3
1572   // t4 = op c4
1573   //
1574   // Then schedule t2 = op first.
1575   // i.e.
1576   // t4 = op c4
1577   // t2 = op c3
1578   // t1 = op t2, c1
1579   // t3 = op t4, c2
1580   //
1581   // This creates more short live intervals.
1582   unsigned LDist = closestSucc(left);
1583   unsigned RDist = closestSucc(right);
1584   if (LDist != RDist)
1585     return LDist < RDist;
1586
1587   // Intuitively, it's good to push down instructions whose results are
1588   // liveout so their long live ranges won't conflict with other values
1589   // which are needed inside the BB. Further prioritize liveout instructions
1590   // by the number of operands which are calculated within the BB.
1591   unsigned LScratch = calcMaxScratches(left);
1592   unsigned RScratch = calcMaxScratches(right);
1593   if (LScratch != RScratch)
1594     return LScratch > RScratch;
1595
1596   if (left->Height != right->Height)
1597     return left->Height > right->Height;
1598
1599   if (left->Depth != right->Depth)
1600     return left->Depth < right->Depth;
1601
1602   if (left->CycleBound != right->CycleBound)
1603     return left->CycleBound > right->CycleBound;
1604
1605   assert(left->NodeQueueId && right->NodeQueueId &&
1606          "NodeQueueId cannot be zero");
1607   return (left->NodeQueueId > right->NodeQueueId);
1608 }
1609
1610 bool
1611 bu_ls_rr_fast_sort::operator()(const SUnit *left, const SUnit *right) const {
1612   unsigned LPriority = SPQ->getNodePriority(left);
1613   unsigned RPriority = SPQ->getNodePriority(right);
1614   if (LPriority != RPriority)
1615     return LPriority > RPriority;
1616   assert(left->NodeQueueId && right->NodeQueueId &&
1617          "NodeQueueId cannot be zero");
1618   return (left->NodeQueueId > right->NodeQueueId);
1619 }
1620
1621 template<class SF>
1622 bool
1623 RegReductionPriorityQueue<SF>::canClobber(const SUnit *SU, const SUnit *Op) {
1624   if (SU->isTwoAddress) {
1625     unsigned Opc = SU->getNode()->getMachineOpcode();
1626     const TargetInstrDesc &TID = TII->get(Opc);
1627     unsigned NumRes = TID.getNumDefs();
1628     unsigned NumOps = TID.getNumOperands() - NumRes;
1629     for (unsigned i = 0; i != NumOps; ++i) {
1630       if (TID.getOperandConstraint(i+NumRes, TOI::TIED_TO) != -1) {
1631         SDNode *DU = SU->getNode()->getOperand(i).getNode();
1632         if (DU->getNodeId() != -1 &&
1633             Op->OrigNode == &(*SUnits)[DU->getNodeId()])
1634           return true;
1635       }
1636     }
1637   }
1638   return false;
1639 }
1640
1641
1642 /// hasCopyToRegUse - Return true if SU has a value successor that is a
1643 /// CopyToReg node.
1644 static bool hasCopyToRegUse(const SUnit *SU) {
1645   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1646        I != E; ++I) {
1647     if (I->isCtrl) continue;
1648     const SUnit *SuccSU = I->Dep;
1649     if (SuccSU->getNode() && SuccSU->getNode()->getOpcode() == ISD::CopyToReg)
1650       return true;
1651   }
1652   return false;
1653 }
1654
1655 /// canClobberPhysRegDefs - True if SU would clobber one of SuccSU's
1656 /// physical register defs.
1657 static bool canClobberPhysRegDefs(const SUnit *SuccSU, const SUnit *SU,
1658                                   const TargetInstrInfo *TII,
1659                                   const TargetRegisterInfo *TRI) {
1660   SDNode *N = SuccSU->getNode();
1661   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1662   const unsigned *ImpDefs = TII->get(N->getMachineOpcode()).getImplicitDefs();
1663   assert(ImpDefs && "Caller should check hasPhysRegDefs");
1664   const unsigned *SUImpDefs =
1665     TII->get(SU->getNode()->getMachineOpcode()).getImplicitDefs();
1666   if (!SUImpDefs)
1667     return false;
1668   for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
1669     MVT VT = N->getValueType(i);
1670     if (VT == MVT::Flag || VT == MVT::Other)
1671       continue;
1672     if (!N->hasAnyUseOfValue(i))
1673       continue;
1674     unsigned Reg = ImpDefs[i - NumDefs];
1675     for (;*SUImpDefs; ++SUImpDefs) {
1676       unsigned SUReg = *SUImpDefs;
1677       if (TRI->regsOverlap(Reg, SUReg))
1678         return true;
1679     }
1680   }
1681   return false;
1682 }
1683
1684 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
1685 /// it as a def&use operand. Add a pseudo control edge from it to the other
1686 /// node (if it won't create a cycle) so the two-address one will be scheduled
1687 /// first (lower in the schedule). If both nodes are two-address, favor the
1688 /// one that has a CopyToReg use (more likely to be a loop induction update).
1689 /// If both are two-address, but one is commutable while the other is not
1690 /// commutable, favor the one that's not commutable.
1691 template<class SF>
1692 void RegReductionPriorityQueue<SF>::AddPseudoTwoAddrDeps() {
1693   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
1694     SUnit *SU = &(*SUnits)[i];
1695     if (!SU->isTwoAddress)
1696       continue;
1697
1698     SDNode *Node = SU->getNode();
1699     if (!Node || !Node->isMachineOpcode() || SU->getNode()->getFlaggedNode())
1700       continue;
1701
1702     unsigned Opc = Node->getMachineOpcode();
1703     const TargetInstrDesc &TID = TII->get(Opc);
1704     unsigned NumRes = TID.getNumDefs();
1705     unsigned NumOps = TID.getNumOperands() - NumRes;
1706     for (unsigned j = 0; j != NumOps; ++j) {
1707       if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
1708         continue;
1709       SDNode *DU = SU->getNode()->getOperand(j).getNode();
1710       if (DU->getNodeId() == -1)
1711         continue;
1712       const SUnit *DUSU = &(*SUnits)[DU->getNodeId()];
1713       if (!DUSU) continue;
1714       for (SUnit::const_succ_iterator I = DUSU->Succs.begin(),
1715            E = DUSU->Succs.end(); I != E; ++I) {
1716         if (I->isCtrl) continue;
1717         SUnit *SuccSU = I->Dep;
1718         if (SuccSU == SU)
1719           continue;
1720         // Be conservative. Ignore if nodes aren't at roughly the same
1721         // depth and height.
1722         if (SuccSU->Height < SU->Height && (SU->Height - SuccSU->Height) > 1)
1723           continue;
1724         if (!SuccSU->getNode() || !SuccSU->getNode()->isMachineOpcode())
1725           continue;
1726         // Don't constrain nodes with physical register defs if the
1727         // predecessor can clobber them.
1728         if (SuccSU->hasPhysRegDefs) {
1729           if (canClobberPhysRegDefs(SuccSU, SU, TII, TRI))
1730             continue;
1731         }
1732         // Don't constraint extract_subreg / insert_subreg these may be
1733         // coalesced away. We don't them close to their uses.
1734         unsigned SuccOpc = SuccSU->getNode()->getMachineOpcode();
1735         if (SuccOpc == TargetInstrInfo::EXTRACT_SUBREG ||
1736             SuccOpc == TargetInstrInfo::INSERT_SUBREG)
1737           continue;
1738         if ((!canClobber(SuccSU, DUSU) ||
1739              (hasCopyToRegUse(SU) && !hasCopyToRegUse(SuccSU)) ||
1740              (!SU->isCommutable && SuccSU->isCommutable)) &&
1741             !scheduleDAG->IsReachable(SuccSU, SU)) {
1742           DOUT << "Adding an edge from SU # " << SU->NodeNum
1743                << " to SU #" << SuccSU->NodeNum << "\n";
1744           scheduleDAG->AddPred(SU, SuccSU, true, true);
1745         }
1746       }
1747     }
1748   }
1749 }
1750
1751 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1752 /// scheduling units.
1753 void BURegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1754   SethiUllmanNumbers.assign(SUnits->size(), 0);
1755
1756   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1757     CalcNodeBUSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1758 }
1759 void BURegReductionFastPriorityQueue::CalculateSethiUllmanNumbers() {
1760   SethiUllmanNumbers.assign(SUnits->size(), 0);
1761
1762   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1763     CalcNodeBUSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1764 }
1765
1766 /// LimitedSumOfUnscheduledPredsOfSuccs - Compute the sum of the unscheduled
1767 /// predecessors of the successors of the SUnit SU. Stop when the provided
1768 /// limit is exceeded.
1769 static unsigned LimitedSumOfUnscheduledPredsOfSuccs(const SUnit *SU,
1770                                                     unsigned Limit) {
1771   unsigned Sum = 0;
1772   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1773        I != E; ++I) {
1774     const SUnit *SuccSU = I->Dep;
1775     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
1776          EE = SuccSU->Preds.end(); II != EE; ++II) {
1777       SUnit *PredSU = II->Dep;
1778       if (!PredSU->isScheduled)
1779         if (++Sum > Limit)
1780           return Sum;
1781     }
1782   }
1783   return Sum;
1784 }
1785
1786
1787 // Top down
1788 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1789   unsigned LPriority = SPQ->getNodePriority(left);
1790   unsigned RPriority = SPQ->getNodePriority(right);
1791   bool LIsTarget = left->getNode() && left->getNode()->isMachineOpcode();
1792   bool RIsTarget = right->getNode() && right->getNode()->isMachineOpcode();
1793   bool LIsFloater = LIsTarget && left->NumPreds == 0;
1794   bool RIsFloater = RIsTarget && right->NumPreds == 0;
1795   unsigned LBonus = (LimitedSumOfUnscheduledPredsOfSuccs(left,1) == 1) ? 2 : 0;
1796   unsigned RBonus = (LimitedSumOfUnscheduledPredsOfSuccs(right,1) == 1) ? 2 : 0;
1797
1798   if (left->NumSuccs == 0 && right->NumSuccs != 0)
1799     return false;
1800   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
1801     return true;
1802
1803   if (LIsFloater)
1804     LBonus -= 2;
1805   if (RIsFloater)
1806     RBonus -= 2;
1807   if (left->NumSuccs == 1)
1808     LBonus += 2;
1809   if (right->NumSuccs == 1)
1810     RBonus += 2;
1811
1812   if (LPriority+LBonus != RPriority+RBonus)
1813     return LPriority+LBonus < RPriority+RBonus;
1814
1815   if (left->Depth != right->Depth)
1816     return left->Depth < right->Depth;
1817
1818   if (left->NumSuccsLeft != right->NumSuccsLeft)
1819     return left->NumSuccsLeft > right->NumSuccsLeft;
1820
1821   if (left->CycleBound != right->CycleBound)
1822     return left->CycleBound > right->CycleBound;
1823
1824   assert(left->NodeQueueId && right->NodeQueueId &&
1825          "NodeQueueId cannot be zero");
1826   return (left->NodeQueueId > right->NodeQueueId);
1827 }
1828
1829 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1830 /// scheduling units.
1831 void TDRegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1832   SethiUllmanNumbers.assign(SUnits->size(), 0);
1833
1834   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1835     CalcNodeTDSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1836 }
1837
1838 //===----------------------------------------------------------------------===//
1839 //                         Public Constructor Functions
1840 //===----------------------------------------------------------------------===//
1841
1842 llvm::ScheduleDAG* llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
1843                                                     SelectionDAG *DAG,
1844                                                     const TargetMachine *TM,
1845                                                     MachineBasicBlock *BB,
1846                                                     bool Fast) {
1847   const TargetInstrInfo *TII = TM->getInstrInfo();
1848   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
1849
1850   if (Fast)
1851     return new ScheduleDAGRRList(DAG, BB, *TM, true, true,
1852                                  new BURegReductionFastPriorityQueue(TII, TRI));
1853
1854   BURegReductionPriorityQueue *PQ = new BURegReductionPriorityQueue(TII, TRI);
1855
1856   ScheduleDAGRRList *SD =
1857     new ScheduleDAGRRList(DAG, BB, *TM, true, false, PQ);
1858   PQ->setScheduleDAG(SD);
1859   return SD;
1860 }
1861
1862 llvm::ScheduleDAG* llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
1863                                                     SelectionDAG *DAG,
1864                                                     const TargetMachine *TM,
1865                                                     MachineBasicBlock *BB,
1866                                                     bool Fast) {
1867   const TargetInstrInfo *TII = TM->getInstrInfo();
1868   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
1869
1870   TDRegReductionPriorityQueue *PQ = new TDRegReductionPriorityQueue(TII, TRI);
1871
1872   ScheduleDAGRRList *SD = new ScheduleDAGRRList(DAG, BB, *TM, false, Fast, PQ);
1873   PQ->setScheduleDAG(SD);
1874   return SD;
1875 }