lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGList.cpp - Reg pressure reduction list scheduler ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Evan Cheng and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "llvm/CodeGen/ScheduleDAG.h"
  20 #include "llvm/CodeGen/SchedulerRegistry.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/Target/MRegisterInfo.h"
  23 #include "llvm/Target/TargetData.h"
  24 #include "llvm/Target/TargetMachine.h"
  25 #include "llvm/Target/TargetInstrInfo.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/Compiler.h"
  28 #include "llvm/ADT/SmallPtrSet.h"
  29 #include "llvm/ADT/SmallSet.h"
  30 #include "llvm/ADT/Statistic.h"
  31 #include <climits>
  32 #include <queue>
  33 #include "llvm/Support/CommandLine.h"
  34 using namespace llvm;
  35
  36 STATISTIC(NumBacktracks, "Number of times scheduler backtraced");
  37 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  38 STATISTIC(NumDups,       "Number of duplicated nodes");
  39 STATISTIC(NumCCCopies,   "Number of cross class copies");
  40
  41 static RegisterScheduler
  42   burrListDAGScheduler("list-burr",
  43                        "  Bottom-up register reduction list scheduling",
  44                        createBURRListDAGScheduler);
  45 static RegisterScheduler
  46   tdrListrDAGScheduler("list-tdrr",
  47                        "  Top-down register reduction list scheduling",
  48                        createTDRRListDAGScheduler);
  49
  50 namespace {
  51 //===----------------------------------------------------------------------===//
  52 /// ScheduleDAGRRList - The actual register reduction list scheduler
  53 /// implementation.  This supports both top-down and bottom-up scheduling.
  54 ///
  55 class VISIBILITY_HIDDEN ScheduleDAGRRList : public ScheduleDAG {
  56 private:
  57   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
  58   /// it is top-down.
  59   bool isBottomUp;
  60
  61   /// AvailableQueue - The priority queue to use for the available SUnits.
  62   ///a
  63   SchedulingPriorityQueue *AvailableQueue;
  64
  65   /// LiveRegs / LiveRegDefs - A set of physical registers and their definition
  66   /// that are "live". These nodes must be scheduled before any other nodes that
  67   /// modifies the registers can be scheduled.
  68   SmallSet<unsigned, 4> LiveRegs;
  69   std::vector<SUnit*> LiveRegDefs;
  70   std::vector<unsigned> LiveRegCycles;
  71
  72 public:
  73   ScheduleDAGRRList(SelectionDAG &dag, MachineBasicBlock *bb,
  74                   const TargetMachine &tm, bool isbottomup,
  75                   SchedulingPriorityQueue *availqueue)
  76     : ScheduleDAG(dag, bb, tm), isBottomUp(isbottomup),
  77       AvailableQueue(availqueue) {
  78     }
  79
  80   ~ScheduleDAGRRList() {
  81     delete AvailableQueue;
  82   }
  83
  84   void Schedule();
  85
  86 private:
  87   void ReleasePred(SUnit*, bool, unsigned);
  88   void ReleaseSucc(SUnit*, bool isChain, unsigned);
  89   void CapturePred(SUnit*, SUnit*, bool);
  90   void ScheduleNodeBottomUp(SUnit*, unsigned);
  91   void ScheduleNodeTopDown(SUnit*, unsigned);
  92   void UnscheduleNodeBottomUp(SUnit*);
  93   void BacktrackBottomUp(SUnit*, unsigned, unsigned&);
  94   SUnit *CopyAndMoveSuccessors(SUnit*);
  95   void InsertCCCopiesAndMoveSuccs(SUnit*, unsigned,
  96                                   const TargetRegisterClass*,
  97                                   const TargetRegisterClass*,
  98                                   SmallVector<SUnit*, 2>&);
  99   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 100   void ListScheduleTopDown();
 101   void ListScheduleBottomUp();
 102   void CommuteNodesToReducePressure();
 103 };
 104 }  // end anonymous namespace
 105
 106
 107 /// Schedule - Schedule the DAG using list scheduling.
 108 void ScheduleDAGRRList::Schedule() {
 109   DOUT << "********** List Scheduling **********\n";
 110
 111   LiveRegDefs.resize(MRI->getNumRegs(), NULL);
 112   LiveRegCycles.resize(MRI->getNumRegs(), 0);
 113
 114   // Build scheduling units.
 115   BuildSchedUnits();
 116
 117   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 118           SUnits[su].dumpAll(&DAG));
 119   CalculateDepths();
 120   CalculateHeights();
 121
 122   AvailableQueue->initNodes(SUnitMap, SUnits);
 123
 124   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 125   if (isBottomUp)
 126     ListScheduleBottomUp();
 127   else
 128     ListScheduleTopDown();
 129
 130   AvailableQueue->releaseState();
 131
 132   CommuteNodesToReducePressure();
 133
 134   DOUT << "*** Final schedule ***\n";
 135   DEBUG(dumpSchedule());
 136   DOUT << "\n";
 137
 138   // Emit in scheduled order
 139   EmitSchedule();
 140 }
 141
 142 /// CommuteNodesToReducePressure - If a node is two-address and commutable, and
 143 /// it is not the last use of its first operand, add it to the CommuteSet if
 144 /// possible. It will be commuted when it is translated to a MI.
 145 void ScheduleDAGRRList::CommuteNodesToReducePressure() {
 146   SmallPtrSet<SUnit*, 4> OperandSeen;
 147   for (unsigned i = Sequence.size()-1; i != 0; --i) {  // Ignore first node.
 148     SUnit *SU = Sequence[i];
 149     if (!SU || !SU->Node) continue;
 150     if (SU->isCommutable) {
 151       unsigned Opc = SU->Node->getTargetOpcode();
 152       unsigned NumRes = TII->getNumDefs(Opc);
 153       unsigned NumOps = CountOperands(SU->Node);
 154       for (unsigned j = 0; j != NumOps; ++j) {
 155         if (TII->getOperandConstraint(Opc, j+NumRes, TOI::TIED_TO) == -1)
 156           continue;
 157
 158         SDNode *OpN = SU->Node->getOperand(j).Val;
 159         SUnit *OpSU = SUnitMap[OpN][SU->InstanceNo];
 160         if (OpSU && OperandSeen.count(OpSU) == 1) {
 161           // Ok, so SU is not the last use of OpSU, but SU is two-address so
 162           // it will clobber OpSU. Try to commute SU if no other source operands
 163           // are live below.
 164           bool DoCommute = true;
 165           for (unsigned k = 0; k < NumOps; ++k) {
 166             if (k != j) {
 167               OpN = SU->Node->getOperand(k).Val;
 168               OpSU = SUnitMap[OpN][SU->InstanceNo];
 169               if (OpSU && OperandSeen.count(OpSU) == 1) {
 170                 DoCommute = false;
 171                 break;
 172               }
 173             }
 174           }
 175           if (DoCommute)
 176             CommuteSet.insert(SU->Node);
 177         }
 178
 179         // Only look at the first use&def node for now.
 180         break;
 181       }
 182     }
 183
 184     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 185          I != E; ++I) {
 186       if (!I->isCtrl)
 187         OperandSeen.insert(I->Dep);
 188     }
 189   }
 190 }
 191
 192 //===----------------------------------------------------------------------===//
 193 //  Bottom-Up Scheduling
 194 //===----------------------------------------------------------------------===//
 195
 196 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 197 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 198 void ScheduleDAGRRList::ReleasePred(SUnit *PredSU, bool isChain,
 199                                     unsigned CurCycle) {
 200   // FIXME: the distance between two nodes is not always == the predecessor's
 201   // latency. For example, the reader can very well read the register written
 202   // by the predecessor later than the issue cycle. It also depends on the
 203   // interrupt model (drain vs. freeze).
 204   PredSU->CycleBound = std::max(PredSU->CycleBound, CurCycle + PredSU->Latency);
 205
 206   --PredSU->NumSuccsLeft;
 207
 208 #ifndef NDEBUG
 209   if (PredSU->NumSuccsLeft < 0) {
 210     cerr << "*** List scheduling failed! ***\n";
 211     PredSU->dump(&DAG);
 212     cerr << " has been released too many times!\n";
 213     assert(0);
 214   }
 215 #endif
 216
 217   if (PredSU->NumSuccsLeft == 0) {
 218     // EntryToken has to go last!  Special case it here.
 219     if (!PredSU->Node || PredSU->Node->getOpcode() != ISD::EntryToken) {
 220       PredSU->isAvailable = true;
 221       AvailableQueue->push(PredSU);
 222     }
 223   }
 224 }
 225
 226 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 227 /// count of its predecessors. If a predecessor pending count is zero, add it to
 228 /// the Available queue.
 229 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU, unsigned CurCycle) {
 230   DOUT << "*** Scheduling [" << CurCycle << "]: ";
 231   DEBUG(SU->dump(&DAG));
 232   SU->Cycle = CurCycle;
 233
 234   AvailableQueue->ScheduledNode(SU);
 235
 236   // Bottom up: release predecessors
 237   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 238        I != E; ++I) {
 239     ReleasePred(I->Dep, I->isCtrl, CurCycle);
 240     if (I->Cost < 0)  {
 241       // This is a physical register dependency and it's impossible or
 242       // expensive to copy the register. Make sure nothing that can
 243       // clobber the register is scheduled between the predecessor and
 244       // this node.
 245       if (LiveRegs.insert(I->Reg)) {
 246         LiveRegDefs[I->Reg] = I->Dep;
 247         LiveRegCycles[I->Reg] = CurCycle;
 248       }
 249     }
 250   }
 251
 252   // Release all the implicit physical register defs that are live.
 253   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 254        I != E; ++I) {
 255     if (I->Cost < 0)  {
 256       if (LiveRegCycles[I->Reg] == I->Dep->Cycle) {
 257         LiveRegs.erase(I->Reg);
 258         assert(LiveRegDefs[I->Reg] == SU &&
 259                "Physical register dependency violated?");
 260         LiveRegDefs[I->Reg] = NULL;
 261         LiveRegCycles[I->Reg] = 0;
 262       }
 263     }
 264   }
 265
 266   SU->isScheduled = true;
 267 }
 268
 269 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 270 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 271 /// them from AvailableQueue if necessary.
 272 void ScheduleDAGRRList::CapturePred(SUnit *PredSU, SUnit *SU, bool isChain) {
 273   PredSU->CycleBound = 0;
 274   for (SUnit::succ_iterator I = PredSU->Succs.begin(), E = PredSU->Succs.end();
 275        I != E; ++I) {
 276     if (I->Dep == SU)
 277       continue;
 278     PredSU->CycleBound = std::max(PredSU->CycleBound,
 279                                   I->Dep->Cycle + PredSU->Latency);
 280   }
 281
 282   if (PredSU->isAvailable) {
 283     PredSU->isAvailable = false;
 284     if (!PredSU->isPending)
 285       AvailableQueue->remove(PredSU);
 286   }
 287
 288   ++PredSU->NumSuccsLeft;
 289 }
 290
 291 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 292 /// its predecessor states to reflect the change.
 293 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 294   DOUT << "*** Unscheduling [" << SU->Cycle << "]: ";
 295   DEBUG(SU->dump(&DAG));
 296
 297   AvailableQueue->UnscheduledNode(SU);
 298
 299   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 300        I != E; ++I) {
 301     CapturePred(I->Dep, SU, I->isCtrl);
 302     if (I->Cost < 0 && SU->Cycle == LiveRegCycles[I->Reg])  {
 303       LiveRegs.erase(I->Reg);
 304       assert(LiveRegDefs[I->Reg] == I->Dep &&
 305              "Physical register dependency violated?");
 306       LiveRegDefs[I->Reg] = NULL;
 307       LiveRegCycles[I->Reg] = 0;
 308     }
 309   }
 310
 311   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 312        I != E; ++I) {
 313     if (I->Cost < 0)  {
 314       if (LiveRegs.insert(I->Reg)) {
 315         assert(!LiveRegDefs[I->Reg] &&
 316                "Physical register dependency violated?");
 317         LiveRegDefs[I->Reg] = SU;
 318       }
 319       if (I->Dep->Cycle < LiveRegCycles[I->Reg])
 320         LiveRegCycles[I->Reg] = I->Dep->Cycle;
 321     }
 322   }
 323
 324   SU->Cycle = 0;
 325   SU->isScheduled = false;
 326   SU->isAvailable = true;
 327   AvailableQueue->push(SU);
 328 }
 329
 330 // FIXME: This is probably too slow!
 331 static void isReachable(SUnit *SU, SUnit *TargetSU,
 332                         SmallPtrSet<SUnit*, 32> &Visited, bool &Reached) {
 333   if (Reached) return;
 334   if (SU == TargetSU) {
 335     Reached = true;
 336     return;
 337   }
 338   if (!Visited.insert(SU)) return;
 339
 340   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end(); I != E;
 341        ++I)
 342     isReachable(I->Dep, TargetSU, Visited, Reached);
 343 }
 344
 345 static bool isReachable(SUnit *SU, SUnit *TargetSU) {
 346   SmallPtrSet<SUnit*, 32> Visited;
 347   bool Reached = false;
 348   isReachable(SU, TargetSU, Visited, Reached);
 349   return Reached;
 350 }
 351
 352 /// willCreateCycle - Returns true if adding an edge from SU to TargetSU will
 353 /// create a cycle.
 354 static bool WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 355   if (isReachable(TargetSU, SU))
 356     return true;
 357   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 358        I != E; ++I)
 359     if (I->Cost < 0 && isReachable(TargetSU, I->Dep))
 360       return true;
 361   return false;
 362 }
 363
 364 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 365 /// BTCycle in order to schedule a specific node. Returns the last unscheduled
 366 /// SUnit. Also returns if a successor is unscheduled in the process.
 367 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, unsigned BtCycle,
 368                                           unsigned &CurCycle) {
 369   SUnit *OldSU = NULL;
 370   while (CurCycle > BtCycle) {
 371     OldSU = Sequence.back();
 372     Sequence.pop_back();
 373     if (SU->isSucc(OldSU))
 374       // Don't try to remove SU from AvailableQueue.
 375       SU->isAvailable = false;
 376     UnscheduleNodeBottomUp(OldSU);
 377     --CurCycle;
 378   }
 379
 380
 381   if (SU->isSucc(OldSU)) {
 382     assert(false && "Something is wrong!");
 383     abort();
 384   }
 385
 386   ++NumBacktracks;
 387 }
 388
 389 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 390 /// successors to the newly created node.
 391 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 392   if (SU->FlaggedNodes.size())
 393     return NULL;
 394
 395   SDNode *N = SU->Node;
 396   if (!N)
 397     return NULL;
 398
 399   SUnit *NewSU;
 400   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i)
 401     if (N->getValueType(i) == MVT::Flag)
 402       return NULL;
 403   bool TryUnfold = false;
 404   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 405     const SDOperand &Op = N->getOperand(i);
 406     MVT::ValueType VT = Op.Val->getValueType(Op.ResNo);
 407     if (VT == MVT::Flag)
 408       return NULL;
 409     else if (VT == MVT::Other)
 410       TryUnfold = true;
 411   }
 412
 413   if (TryUnfold) {
 414     SmallVector<SDNode*, 4> NewNodes;
 415     if (!MRI->unfoldMemoryOperand(DAG, N, NewNodes))
 416       return NULL;
 417
 418     DOUT << "Unfolding SU # " << SU->NodeNum << "\n";
 419     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 420
 421     N = NewNodes[1];
 422     SDNode *LoadNode = NewNodes[0];
 423     std::vector<SDNode*> Deleted;
 424     unsigned NumVals = N->getNumValues();
 425     unsigned OldNumVals = SU->Node->getNumValues();
 426     for (unsigned i = 0; i != NumVals; ++i)
 427       DAG.ReplaceAllUsesOfValueWith(SDOperand(SU->Node, i),
 428                                     SDOperand(N, i), Deleted);
 429     DAG.ReplaceAllUsesOfValueWith(SDOperand(SU->Node, OldNumVals-1),
 430                                   SDOperand(LoadNode, 1), Deleted);
 431
 432     SUnit *LoadSU = NewSUnit(LoadNode);
 433     SUnit *NewSU = NewSUnit(N);
 434     SUnitMap[LoadNode].push_back(LoadSU);
 435     SUnitMap[N].push_back(NewSU);
 436     const TargetInstrDescriptor *TID = &TII->get(LoadNode->getTargetOpcode());
 437     for (unsigned i = 0; i != TID->numOperands; ++i) {
 438       if (TID->getOperandConstraint(i, TOI::TIED_TO) != -1) {
 439         LoadSU->isTwoAddress = true;
 440         break;
 441       }
 442     }
 443     if (TID->Flags & M_COMMUTABLE)
 444       LoadSU->isCommutable = true;
 445
 446     TID = &TII->get(N->getTargetOpcode());
 447     for (unsigned i = 0; i != TID->numOperands; ++i) {
 448       if (TID->getOperandConstraint(i, TOI::TIED_TO) != -1) {
 449         NewSU->isTwoAddress = true;
 450         break;
 451       }
 452     }
 453     if (TID->Flags & M_COMMUTABLE)
 454       NewSU->isCommutable = true;
 455
 456     // FIXME: Calculate height / depth and propagate the changes?
 457     LoadSU->Depth = NewSU->Depth = SU->Depth;
 458     LoadSU->Height = NewSU->Height = SU->Height;
 459     ComputeLatency(LoadSU);
 460     ComputeLatency(NewSU);
 461
 462     SUnit *ChainPred = NULL;
 463     SmallVector<SDep, 4> ChainSuccs;
 464     SmallVector<SDep, 4> LoadPreds;
 465     SmallVector<SDep, 4> NodePreds;
 466     SmallVector<SDep, 4> NodeSuccs;
 467     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 468          I != E; ++I) {
 469       if (I->isCtrl)
 470         ChainPred = I->Dep;
 471       else if (I->Dep->Node && I->Dep->Node->isOperand(LoadNode))
 472         LoadPreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 473       else
 474         NodePreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 475     }
 476     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 477          I != E; ++I) {
 478       if (I->isCtrl)
 479         ChainSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 480                                   I->isCtrl, I->isSpecial));
 481       else
 482         NodeSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 483                                  I->isCtrl, I->isSpecial));
 484     }
 485
 486     SU->removePred(ChainPred, true, false);
 487     LoadSU->addPred(ChainPred, true, false);
 488     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 489       SDep *Pred = &LoadPreds[i];
 490       SU->removePred(Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 491       LoadSU->addPred(Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 492                       Pred->Reg, Pred->Cost);
 493     }
 494     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 495       SDep *Pred = &NodePreds[i];
 496       SU->removePred(Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 497       NewSU->addPred(Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 498                      Pred->Reg, Pred->Cost);
 499     }
 500     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 501       SDep *Succ = &NodeSuccs[i];
 502       Succ->Dep->removePred(SU, Succ->isCtrl, Succ->isSpecial);
 503       Succ->Dep->addPred(NewSU, Succ->isCtrl, Succ->isSpecial,
 504                          Succ->Reg, Succ->Cost);
 505     }
 506     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 507       SDep *Succ = &ChainSuccs[i];
 508       Succ->Dep->removePred(SU, Succ->isCtrl, Succ->isSpecial);
 509       Succ->Dep->addPred(LoadSU, Succ->isCtrl, Succ->isSpecial,
 510                          Succ->Reg, Succ->Cost);
 511     }
 512     NewSU->addPred(LoadSU, false, false);
 513
 514     AvailableQueue->addNode(LoadSU);
 515     AvailableQueue->addNode(NewSU);
 516
 517     ++NumUnfolds;
 518
 519     if (NewSU->NumSuccsLeft == 0) {
 520       NewSU->isAvailable = true;
 521       return NewSU;
 522     } else
 523       SU = NewSU;
 524   }
 525
 526   DOUT << "Duplicating SU # " << SU->NodeNum << "\n";
 527   NewSU = Clone(SU);
 528
 529   // New SUnit has the exact same predecessors.
 530   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 531        I != E; ++I)
 532     if (!I->isSpecial) {
 533       NewSU->addPred(I->Dep, I->isCtrl, false, I->Reg, I->Cost);
 534       NewSU->Depth = std::max(NewSU->Depth, I->Dep->Depth+1);
 535     }
 536
 537   // Only copy scheduled successors. Cut them from old node's successor
 538   // list and move them over.
 539   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 540   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 541        I != E; ++I) {
 542     if (I->isSpecial)
 543       continue;
 544     if (I->Dep->isScheduled) {
 545       NewSU->Height = std::max(NewSU->Height, I->Dep->Height+1);
 546       I->Dep->addPred(NewSU, I->isCtrl, false, I->Reg, I->Cost);
 547       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 548     }
 549   }
 550   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 551     SUnit *Succ = DelDeps[i].first;
 552     bool isCtrl = DelDeps[i].second;
 553     Succ->removePred(SU, isCtrl, false);
 554   }
 555
 556   AvailableQueue->updateNode(SU);
 557   AvailableQueue->addNode(NewSU);
 558
 559   ++NumDups;
 560   return NewSU;
 561 }
 562
 563 /// InsertCCCopiesAndMoveSuccs - Insert expensive cross register class copies
 564 /// and move all scheduled successors of the given SUnit to the last copy.
 565 void ScheduleDAGRRList::InsertCCCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 566                                               const TargetRegisterClass *DestRC,
 567                                               const TargetRegisterClass *SrcRC,
 568                                                SmallVector<SUnit*, 2> &Copies) {
 569   abort();
 570   SUnit *CopyFromSU = NewSUnit(NULL);
 571   CopyFromSU->CopySrcRC = SrcRC;
 572   CopyFromSU->CopyDstRC = DestRC;
 573   CopyFromSU->Depth = SU->Depth;
 574   CopyFromSU->Height = SU->Height;
 575
 576   SUnit *CopyToSU = NewSUnit(NULL);
 577   CopyToSU->CopySrcRC = DestRC;
 578   CopyToSU->CopyDstRC = SrcRC;
 579
 580   // Only copy scheduled successors. Cut them from old node's successor
 581   // list and move them over.
 582   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 583   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 584        I != E; ++I) {
 585     if (I->isSpecial)
 586       continue;
 587     if (I->Dep->isScheduled) {
 588       CopyToSU->Height = std::max(CopyToSU->Height, I->Dep->Height+1);
 589       I->Dep->addPred(CopyToSU, I->isCtrl, false, I->Reg, I->Cost);
 590       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 591     }
 592   }
 593   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 594     SUnit *Succ = DelDeps[i].first;
 595     bool isCtrl = DelDeps[i].second;
 596     Succ->removePred(SU, isCtrl, false);
 597   }
 598
 599   CopyFromSU->addPred(SU, false, false, Reg, -1);
 600   CopyToSU->addPred(CopyFromSU, false, false, Reg, 1);
 601
 602   AvailableQueue->updateNode(SU);
 603   AvailableQueue->addNode(CopyFromSU);
 604   AvailableQueue->addNode(CopyToSU);
 605   Copies.push_back(CopyFromSU);
 606   Copies.push_back(CopyToSU);
 607
 608   ++NumCCCopies;
 609 }
 610
 611 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 612 /// definition of the specified node.
 613 /// FIXME: Move to SelectionDAG?
 614 static MVT::ValueType getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 615                                             const TargetInstrInfo *TII) {
 616   const TargetInstrDescriptor &TID = TII->get(N->getTargetOpcode());
 617   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 618   unsigned NumRes = TID.numDefs;
 619   for (const unsigned *ImpDef = TID.ImplicitDefs; *ImpDef; ++ImpDef) {
 620     if (Reg == *ImpDef)
 621       break;
 622     ++NumRes;
 623   }
 624   return N->getValueType(NumRes);
 625 }
 626
 627 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
 628 /// scheduling of the given node to satisfy live physical register dependencies.
 629 /// If the specific node is the last one that's available to schedule, do
 630 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
 631 bool ScheduleDAGRRList::DelayForLiveRegsBottomUp(SUnit *SU,
 632                                                  SmallVector<unsigned, 4> &LRegs){
 633   if (LiveRegs.empty())
 634     return false;
 635
 636   SmallSet<unsigned, 4> RegAdded;
 637   // If this node would clobber any "live" register, then it's not ready.
 638   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 639        I != E; ++I) {
 640     if (I->Cost < 0)  {
 641       unsigned Reg = I->Reg;
 642       if (LiveRegs.count(Reg) && LiveRegDefs[Reg] != I->Dep) {
 643         if (RegAdded.insert(Reg))
 644           LRegs.push_back(Reg);
 645       }
 646       for (const unsigned *Alias = MRI->getAliasSet(Reg);
 647            *Alias; ++Alias)
 648         if (LiveRegs.count(*Alias) && LiveRegDefs[*Alias] != I->Dep) {
 649           if (RegAdded.insert(*Alias))
 650             LRegs.push_back(*Alias);
 651         }
 652     }
 653   }
 654
 655   for (unsigned i = 0, e = SU->FlaggedNodes.size()+1; i != e; ++i) {
 656     SDNode *Node = (i == 0) ? SU->Node : SU->FlaggedNodes[i-1];
 657     if (!Node || !Node->isTargetOpcode())
 658       continue;
 659     const TargetInstrDescriptor &TID = TII->get(Node->getTargetOpcode());
 660     if (!TID.ImplicitDefs)
 661       continue;
 662     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg) {
 663       if (LiveRegs.count(*Reg) && LiveRegDefs[*Reg] != SU) {
 664         if (RegAdded.insert(*Reg))
 665           LRegs.push_back(*Reg);
 666       }
 667       for (const unsigned *Alias = MRI->getAliasSet(*Reg);
 668            *Alias; ++Alias)
 669         if (LiveRegs.count(*Alias) && LiveRegDefs[*Alias] != SU) {
 670           if (RegAdded.insert(*Alias))
 671             LRegs.push_back(*Alias);
 672         }
 673     }
 674   }
 675   return !LRegs.empty();
 676 }
 677
 678
 679 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
 680 /// schedulers.
 681 void ScheduleDAGRRList::ListScheduleBottomUp() {
 682   unsigned CurCycle = 0;
 683   // Add root to Available queue.
 684   SUnit *RootSU = SUnitMap[DAG.getRoot().Val].front();
 685   RootSU->isAvailable = true;
 686   AvailableQueue->push(RootSU);
 687
 688   // While Available queue is not empty, grab the node with the highest
 689   // priority. If it is not ready put it back.  Schedule the node.
 690   SmallVector<SUnit*, 4> NotReady;
 691   while (!AvailableQueue->empty()) {
 692     bool Delayed = false;
 693     DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
 694     SUnit *CurSU = AvailableQueue->pop();
 695     while (CurSU) {
 696       if (CurSU->CycleBound <= CurCycle) {
 697         SmallVector<unsigned, 4> LRegs;
 698         if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
 699           break;
 700         Delayed = true;
 701         LRegsMap.insert(std::make_pair(CurSU, LRegs));
 702       }
 703
 704       CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
 705       NotReady.push_back(CurSU);
 706       CurSU = AvailableQueue->pop();
 707     }
 708
 709     // All candidates are delayed due to live physical reg dependencies.
 710     // Try backtracking, code duplication, or inserting cross class copies
 711     // to resolve it.
 712     if (Delayed && !CurSU) {
 713       for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
 714         SUnit *TrySU = NotReady[i];
 715         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
 716
 717         // Try unscheduling up to the point where it's safe to schedule
 718         // this node.
 719         unsigned LiveCycle = CurCycle;
 720         for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
 721           unsigned Reg = LRegs[j];
 722           unsigned LCycle = LiveRegCycles[Reg];
 723           LiveCycle = std::min(LiveCycle, LCycle);
 724         }
 725         SUnit *OldSU = Sequence[LiveCycle];
 726         if (!WillCreateCycle(TrySU, OldSU))  {
 727           BacktrackBottomUp(TrySU, LiveCycle, CurCycle);
 728           // Force the current node to be scheduled before the node that
 729           // requires the physical reg dep.
 730           if (OldSU->isAvailable) {
 731             OldSU->isAvailable = false;
 732             AvailableQueue->remove(OldSU);
 733           }
 734           TrySU->addPred(OldSU, true, true);
 735           // If one or more successors has been unscheduled, then the current
 736           // node is no longer avaialable. Schedule a successor that's now
 737           // available instead.
 738           if (!TrySU->isAvailable)
 739             CurSU = AvailableQueue->pop();
 740           else {
 741             CurSU = TrySU;
 742             TrySU->isPending = false;
 743             NotReady.erase(NotReady.begin()+i);
 744           }
 745           break;
 746         }
 747       }
 748
 749       if (!CurSU) {
 750         // Can't backtrace. Try duplicating the nodes that produces these
 751         // "expensive to copy" values to break the dependency. In case even
 752         // that doesn't work, insert cross class copies.
 753         SUnit *TrySU = NotReady[0];
 754         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
 755         assert(LRegs.size() == 1 && "Can't handle this yet!");
 756         unsigned Reg = LRegs[0];
 757         SUnit *LRDef = LiveRegDefs[Reg];
 758         SUnit *NewDef = CopyAndMoveSuccessors(LRDef);
 759         if (!NewDef) {
 760           // Issue expensive cross register class copies.
 761           MVT::ValueType VT = getPhysicalRegisterVT(LRDef->Node, Reg, TII);
 762           const TargetRegisterClass *RC =
 763             MRI->getPhysicalRegisterRegClass(VT, Reg);
 764           const TargetRegisterClass *DestRC = MRI->getCrossCopyRegClass(RC);
 765           if (!DestRC) {
 766             assert(false && "Don't know how to copy this physical register!");
 767             abort();
 768           }
 769           SmallVector<SUnit*, 2> Copies;
 770           InsertCCCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
 771           DOUT << "Adding an edge from SU # " << TrySU->NodeNum
 772                << " to SU #" << Copies.front()->NodeNum << "\n";
 773           TrySU->addPred(Copies.front(), true, true);
 774           NewDef = Copies.back();
 775         }
 776
 777         DOUT << "Adding an edge from SU # " << NewDef->NodeNum
 778              << " to SU #" << TrySU->NodeNum << "\n";
 779         LiveRegDefs[Reg] = NewDef;
 780         NewDef->addPred(TrySU, true, true);
 781         TrySU->isAvailable = false;
 782         CurSU = NewDef;
 783       }
 784
 785       if (!CurSU) {
 786         assert(false && "Unable to resolve live physical register dependencies!");
 787         abort();
 788       }
 789     }
 790
 791     // Add the nodes that aren't ready back onto the available list.
 792     for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
 793       NotReady[i]->isPending = false;
 794       // May no longer be available due to backtracking.
 795       if (NotReady[i]->isAvailable)
 796         AvailableQueue->push(NotReady[i]);
 797     }
 798     NotReady.clear();
 799
 800     if (!CurSU)
 801       Sequence.push_back(0);
 802     else {
 803       ScheduleNodeBottomUp(CurSU, CurCycle);
 804       Sequence.push_back(CurSU);
 805     }
 806     ++CurCycle;
 807   }
 808
 809   // Add entry node last
 810   if (DAG.getEntryNode().Val != DAG.getRoot().Val) {
 811     SUnit *Entry = SUnitMap[DAG.getEntryNode().Val].front();
 812     Sequence.push_back(Entry);
 813   }
 814
 815   // Reverse the order if it is bottom up.
 816   std::reverse(Sequence.begin(), Sequence.end());
 817
 818
 819 #ifndef NDEBUG
 820   // Verify that all SUnits were scheduled.
 821   bool AnyNotSched = false;
 822   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 823     if (SUnits[i].NumSuccsLeft != 0) {
 824       if (!AnyNotSched)
 825         cerr << "*** List scheduling failed! ***\n";
 826       SUnits[i].dump(&DAG);
 827       cerr << "has not been scheduled!\n";
 828       AnyNotSched = true;
 829     }
 830   }
 831   assert(!AnyNotSched);
 832 #endif
 833 }
 834
 835 //===----------------------------------------------------------------------===//
 836 //  Top-Down Scheduling
 837 //===----------------------------------------------------------------------===//
 838
 839 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
 840 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 841 void ScheduleDAGRRList::ReleaseSucc(SUnit *SuccSU, bool isChain,
 842                                     unsigned CurCycle) {
 843   // FIXME: the distance between two nodes is not always == the predecessor's
 844   // latency. For example, the reader can very well read the register written
 845   // by the predecessor later than the issue cycle. It also depends on the
 846   // interrupt model (drain vs. freeze).
 847   SuccSU->CycleBound = std::max(SuccSU->CycleBound, CurCycle + SuccSU->Latency);
 848
 849   --SuccSU->NumPredsLeft;
 850
 851 #ifndef NDEBUG
 852   if (SuccSU->NumPredsLeft < 0) {
 853     cerr << "*** List scheduling failed! ***\n";
 854     SuccSU->dump(&DAG);
 855     cerr << " has been released too many times!\n";
 856     assert(0);
 857   }
 858 #endif
 859
 860   if (SuccSU->NumPredsLeft == 0) {
 861     SuccSU->isAvailable = true;
 862     AvailableQueue->push(SuccSU);
 863   }
 864 }
 865
 866
 867 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
 868 /// count of its successors. If a successor pending count is zero, add it to
 869 /// the Available queue.
 870 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU, unsigned CurCycle) {
 871   DOUT << "*** Scheduling [" << CurCycle << "]: ";
 872   DEBUG(SU->dump(&DAG));
 873   SU->Cycle = CurCycle;
 874
 875   AvailableQueue->ScheduledNode(SU);
 876
 877   // Top down: release successors
 878   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 879        I != E; ++I)
 880     ReleaseSucc(I->Dep, I->isCtrl, CurCycle);
 881   SU->isScheduled = true;
 882 }
 883
 884 /// ListScheduleTopDown - The main loop of list scheduling for top-down
 885 /// schedulers.
 886 void ScheduleDAGRRList::ListScheduleTopDown() {
 887   unsigned CurCycle = 0;
 888   SUnit *Entry = SUnitMap[DAG.getEntryNode().Val].front();
 889
 890   // All leaves to Available queue.
 891   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 892     // It is available if it has no predecessors.
 893     if (SUnits[i].Preds.size() == 0 && &SUnits[i] != Entry) {
 894       AvailableQueue->push(&SUnits[i]);
 895       SUnits[i].isAvailable = true;
 896     }
 897   }
 898
 899   // Emit the entry node first.
 900   ScheduleNodeTopDown(Entry, CurCycle);
 901   Sequence.push_back(Entry);
 902   ++CurCycle;
 903
 904   // While Available queue is not empty, grab the node with the highest
 905   // priority. If it is not ready put it back.  Schedule the node.
 906   std::vector<SUnit*> NotReady;
 907   while (!AvailableQueue->empty()) {
 908     SUnit *CurSU = AvailableQueue->pop();
 909     while (CurSU && CurSU->CycleBound > CurCycle) {
 910       NotReady.push_back(CurSU);
 911       CurSU = AvailableQueue->pop();
 912     }
 913
 914     // Add the nodes that aren't ready back onto the available list.
 915     AvailableQueue->push_all(NotReady);
 916     NotReady.clear();
 917
 918     if (!CurSU)
 919       Sequence.push_back(0);
 920     else {
 921       ScheduleNodeTopDown(CurSU, CurCycle);
 922       Sequence.push_back(CurSU);
 923     }
 924     CurCycle++;
 925   }
 926
 927
 928 #ifndef NDEBUG
 929   // Verify that all SUnits were scheduled.
 930   bool AnyNotSched = false;
 931   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 932     if (!SUnits[i].isScheduled) {
 933       if (!AnyNotSched)
 934         cerr << "*** List scheduling failed! ***\n";
 935       SUnits[i].dump(&DAG);
 936       cerr << "has not been scheduled!\n";
 937       AnyNotSched = true;
 938     }
 939   }
 940   assert(!AnyNotSched);
 941 #endif
 942 }
 943
 944
 945
 946 //===----------------------------------------------------------------------===//
 947 //                RegReductionPriorityQueue Implementation
 948 //===----------------------------------------------------------------------===//
 949 //
 950 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
 951 // to reduce register pressure.
 952 //
 953 namespace {
 954   template<class SF>
 955   class RegReductionPriorityQueue;
 956
 957   /// Sorting functions for the Available queue.
 958   struct bu_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
 959     RegReductionPriorityQueue<bu_ls_rr_sort> *SPQ;
 960     bu_ls_rr_sort(RegReductionPriorityQueue<bu_ls_rr_sort> *spq) : SPQ(spq) {}
 961     bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
 962
 963     bool operator()(const SUnit* left, const SUnit* right) const;
 964   };
 965
 966   struct td_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
 967     RegReductionPriorityQueue<td_ls_rr_sort> *SPQ;
 968     td_ls_rr_sort(RegReductionPriorityQueue<td_ls_rr_sort> *spq) : SPQ(spq) {}
 969     td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
 970
 971     bool operator()(const SUnit* left, const SUnit* right) const;
 972   };
 973 }  // end anonymous namespace
 974
 975 static inline bool isCopyFromLiveIn(const SUnit *SU) {
 976   SDNode *N = SU->Node;
 977   return N && N->getOpcode() == ISD::CopyFromReg &&
 978     N->getOperand(N->getNumOperands()-1).getValueType() != MVT::Flag;
 979 }
 980
 981 namespace {
 982   template<class SF>
 983   class VISIBILITY_HIDDEN RegReductionPriorityQueue
 984    : public SchedulingPriorityQueue {
 985     std::priority_queue<SUnit*, std::vector<SUnit*>, SF> Queue;
 986
 987   public:
 988     RegReductionPriorityQueue() :
 989     Queue(SF(this)) {}
 990
 991     virtual void initNodes(DenseMap<SDNode*, std::vector<SUnit*> > &sumap,
 992                            std::vector<SUnit> &sunits) {}
 993
 994     virtual void addNode(const SUnit *SU) {}
 995
 996     virtual void updateNode(const SUnit *SU) {}
 997
 998     virtual void releaseState() {}
 999
1000     virtual unsigned getNodePriority(const SUnit *SU) const {
1001       return 0;
1002     }
1003
1004     unsigned size() const { return Queue.size(); }
1005
1006     bool empty() const { return Queue.empty(); }
1007
1008     void push(SUnit *U) {
1009       Queue.push(U);
1010     }
1011     void push_all(const std::vector<SUnit *> &Nodes) {
1012       for (unsigned i = 0, e = Nodes.size(); i != e; ++i)
1013         Queue.push(Nodes[i]);
1014     }
1015
1016     SUnit *pop() {
1017       if (empty()) return NULL;
1018       SUnit *V = Queue.top();
1019       Queue.pop();
1020       return V;
1021     }
1022
1023     /// remove - This is a really inefficient way to remove a node from a
1024     /// priority queue.  We should roll our own heap to make this better or
1025     /// something.
1026     void remove(SUnit *SU) {
1027       std::vector<SUnit*> Temp;
1028
1029       assert(!Queue.empty() && "Not in queue!");
1030       while (Queue.top() != SU) {
1031         Temp.push_back(Queue.top());
1032         Queue.pop();
1033         assert(!Queue.empty() && "Not in queue!");
1034       }
1035
1036       // Remove the node from the PQ.
1037       Queue.pop();
1038
1039       // Add all the other nodes back.
1040       for (unsigned i = 0, e = Temp.size(); i != e; ++i)
1041         Queue.push(Temp[i]);
1042     }
1043   };
1044
1045   template<class SF>
1046   class VISIBILITY_HIDDEN BURegReductionPriorityQueue
1047    : public RegReductionPriorityQueue<SF> {
1048     // SUnitMap SDNode to SUnit mapping (n -> n).
1049     DenseMap<SDNode*, std::vector<SUnit*> > *SUnitMap;
1050
1051     // SUnits - The SUnits for the current graph.
1052     const std::vector<SUnit> *SUnits;
1053
1054     // SethiUllmanNumbers - The SethiUllman number for each node.
1055     std::vector<unsigned> SethiUllmanNumbers;
1056
1057     const TargetInstrInfo *TII;
1058   public:
1059     explicit BURegReductionPriorityQueue(const TargetInstrInfo *tii)
1060       : TII(tii) {}
1061
1062     void initNodes(DenseMap<SDNode*, std::vector<SUnit*> > &sumap,
1063                    std::vector<SUnit> &sunits) {
1064       SUnitMap = &sumap;
1065       SUnits = &sunits;
1066       // Add pseudo dependency edges for two-address nodes.
1067       AddPseudoTwoAddrDeps();
1068       // Calculate node priorities.
1069       CalculateSethiUllmanNumbers();
1070     }
1071
1072     void addNode(const SUnit *SU) {
1073       SethiUllmanNumbers.resize(SUnits->size(), 0);
1074       CalcNodeSethiUllmanNumber(SU);
1075     }
1076
1077     void updateNode(const SUnit *SU) {
1078       SethiUllmanNumbers[SU->NodeNum] = 0;
1079       CalcNodeSethiUllmanNumber(SU);
1080     }
1081
1082     void releaseState() {
1083       SUnits = 0;
1084       SethiUllmanNumbers.clear();
1085     }
1086
1087     unsigned getNodePriority(const SUnit *SU) const {
1088       assert(SU->NodeNum < SethiUllmanNumbers.size());
1089       unsigned Opc = SU->Node ? SU->Node->getOpcode() : 0;
1090       if (Opc == ISD::CopyFromReg && !isCopyFromLiveIn(SU))
1091         // CopyFromReg should be close to its def because it restricts
1092         // allocation choices. But if it is a livein then perhaps we want it
1093         // closer to its uses so it can be coalesced.
1094         return 0xffff;
1095       else if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1096         // CopyToReg should be close to its uses to facilitate coalescing and
1097         // avoid spilling.
1098         return 0;
1099       else if (SU->NumSuccs == 0)
1100         // If SU does not have a use, i.e. it doesn't produce a value that would
1101         // be consumed (e.g. store), then it terminates a chain of computation.
1102         // Give it a large SethiUllman number so it will be scheduled right
1103         // before its predecessors that it doesn't lengthen their live ranges.
1104         return 0xffff;
1105       else if (SU->NumPreds == 0)
1106         // If SU does not have a def, schedule it close to its uses because it
1107         // does not lengthen any live ranges.
1108         return 0;
1109       else
1110         return SethiUllmanNumbers[SU->NodeNum];
1111     }
1112
1113   private:
1114     bool canClobber(SUnit *SU, SUnit *Op);
1115     void AddPseudoTwoAddrDeps();
1116     void CalculateSethiUllmanNumbers();
1117     unsigned CalcNodeSethiUllmanNumber(const SUnit *SU);
1118   };
1119
1120
1121   template<class SF>
1122   class VISIBILITY_HIDDEN TDRegReductionPriorityQueue
1123    : public RegReductionPriorityQueue<SF> {
1124     // SUnitMap SDNode to SUnit mapping (n -> n).
1125     DenseMap<SDNode*, std::vector<SUnit*> > *SUnitMap;
1126
1127     // SUnits - The SUnits for the current graph.
1128     const std::vector<SUnit> *SUnits;
1129
1130     // SethiUllmanNumbers - The SethiUllman number for each node.
1131     std::vector<unsigned> SethiUllmanNumbers;
1132
1133   public:
1134     TDRegReductionPriorityQueue() {}
1135
1136     void initNodes(DenseMap<SDNode*, std::vector<SUnit*> > &sumap,
1137                    std::vector<SUnit> &sunits) {
1138       SUnitMap = &sumap;
1139       SUnits = &sunits;
1140       // Calculate node priorities.
1141       CalculateSethiUllmanNumbers();
1142     }
1143
1144     void addNode(const SUnit *SU) {
1145       SethiUllmanNumbers.resize(SUnits->size(), 0);
1146       CalcNodeSethiUllmanNumber(SU);
1147     }
1148
1149     void updateNode(const SUnit *SU) {
1150       SethiUllmanNumbers[SU->NodeNum] = 0;
1151       CalcNodeSethiUllmanNumber(SU);
1152     }
1153
1154     void releaseState() {
1155       SUnits = 0;
1156       SethiUllmanNumbers.clear();
1157     }
1158
1159     unsigned getNodePriority(const SUnit *SU) const {
1160       assert(SU->NodeNum < SethiUllmanNumbers.size());
1161       return SethiUllmanNumbers[SU->NodeNum];
1162     }
1163
1164   private:
1165     void CalculateSethiUllmanNumbers();
1166     unsigned CalcNodeSethiUllmanNumber(const SUnit *SU);
1167   };
1168 }
1169
1170 /// closestSucc - Returns the scheduled cycle of the successor which is
1171 /// closet to the current cycle.
1172 static unsigned closestSucc(const SUnit *SU) {
1173   unsigned MaxCycle = 0;
1174   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1175        I != E; ++I) {
1176     unsigned Cycle = I->Dep->Cycle;
1177     // If there are bunch of CopyToRegs stacked up, they should be considered
1178     // to be at the same position.
1179     if (I->Dep->Node && I->Dep->Node->getOpcode() == ISD::CopyToReg)
1180       Cycle = closestSucc(I->Dep)+1;
1181     if (Cycle > MaxCycle)
1182       MaxCycle = Cycle;
1183   }
1184   return MaxCycle;
1185 }
1186
1187 // Bottom up
1188 bool bu_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1189   // There used to be a special tie breaker here that looked for
1190   // two-address instructions and preferred the instruction with a
1191   // def&use operand.  The special case triggered diagnostics when
1192   // _GLIBCXX_DEBUG was enabled because it broke the strict weak
1193   // ordering that priority_queue requires. It didn't help much anyway
1194   // because AddPseudoTwoAddrDeps already covers many of the cases
1195   // where it would have applied.  In addition, it's counter-intuitive
1196   // that a tie breaker would be the first thing attempted.  There's a
1197   // "real" tie breaker below that is the operation of last resort.
1198   // The fact that the "special tie breaker" would trigger when there
1199   // wasn't otherwise a tie is what broke the strict weak ordering
1200   // constraint.
1201
1202   unsigned LPriority = SPQ->getNodePriority(left);
1203   unsigned RPriority = SPQ->getNodePriority(right);
1204   if (LPriority > RPriority)
1205     return true;
1206   else if (LPriority == RPriority) {
1207     // Try schedule def + use closer when Sethi-Ullman numbers are the same.
1208     // e.g.
1209     // t1 = op t2, c1
1210     // t3 = op t4, c2
1211     //
1212     // and the following instructions are both ready.
1213     // t2 = op c3
1214     // t4 = op c4
1215     //
1216     // Then schedule t2 = op first.
1217     // i.e.
1218     // t4 = op c4
1219     // t2 = op c3
1220     // t1 = op t2, c1
1221     // t3 = op t4, c2
1222     //
1223     // This creates more short live intervals.
1224     unsigned LDist = closestSucc(left);
1225     unsigned RDist = closestSucc(right);
1226     if (LDist < RDist)
1227       return true;
1228     else if (LDist == RDist) {
1229       if (left->Height > right->Height)
1230         return true;
1231       else if (left->Height == right->Height)
1232         if (left->Depth < right->Depth)
1233           return true;
1234         else if (left->Depth == right->Depth)
1235           if (left->CycleBound > right->CycleBound)
1236             return true;
1237     }
1238   }
1239   return false;
1240 }
1241
1242 template<class SF>
1243 bool BURegReductionPriorityQueue<SF>::canClobber(SUnit *SU, SUnit *Op) {
1244   if (SU->isTwoAddress) {
1245     unsigned Opc = SU->Node->getTargetOpcode();
1246     unsigned NumRes = TII->getNumDefs(Opc);
1247     unsigned NumOps = ScheduleDAG::CountOperands(SU->Node);
1248     for (unsigned i = 0; i != NumOps; ++i) {
1249       if (TII->getOperandConstraint(Opc, i+NumRes, TOI::TIED_TO) != -1) {
1250         SDNode *DU = SU->Node->getOperand(i).Val;
1251         if (Op == (*SUnitMap)[DU][SU->InstanceNo])
1252           return true;
1253       }
1254     }
1255   }
1256   return false;
1257 }
1258
1259
1260 /// hasCopyToRegUse - Return true if SU has a value successor that is a
1261 /// CopyToReg node.
1262 static bool hasCopyToRegUse(SUnit *SU) {
1263   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1264        I != E; ++I) {
1265     if (I->isCtrl) continue;
1266     SUnit *SuccSU = I->Dep;
1267     if (SuccSU->Node && SuccSU->Node->getOpcode() == ISD::CopyToReg)
1268       return true;
1269   }
1270   return false;
1271 }
1272
1273 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
1274 /// it as a def&use operand. Add a pseudo control edge from it to the other
1275 /// node (if it won't create a cycle) so the two-address one will be scheduled
1276 /// first (lower in the schedule). If both nodes are two-address, favor the
1277 /// one that has a CopyToReg use (more likely to be a loop induction update).
1278 /// If both are two-address, but one is commutable while the other is not
1279 /// commutable, favor the one that's not commutable.
1280 template<class SF>
1281 void BURegReductionPriorityQueue<SF>::AddPseudoTwoAddrDeps() {
1282   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
1283     SUnit *SU = (SUnit *)&((*SUnits)[i]);
1284     if (!SU->isTwoAddress)
1285       continue;
1286
1287     SDNode *Node = SU->Node;
1288     if (!Node || !Node->isTargetOpcode() || SU->FlaggedNodes.size() > 0)
1289       continue;
1290
1291     unsigned Opc = Node->getTargetOpcode();
1292     unsigned NumRes = TII->getNumDefs(Opc);
1293     unsigned NumOps = ScheduleDAG::CountOperands(Node);
1294     for (unsigned j = 0; j != NumOps; ++j) {
1295       if (TII->getOperandConstraint(Opc, j+NumRes, TOI::TIED_TO) != -1) {
1296         SDNode *DU = SU->Node->getOperand(j).Val;
1297         SUnit *DUSU = (*SUnitMap)[DU][SU->InstanceNo];
1298         if (!DUSU) continue;
1299         for (SUnit::succ_iterator I = DUSU->Succs.begin(),E = DUSU->Succs.end();
1300              I != E; ++I) {
1301           if (I->isCtrl) continue;
1302           SUnit *SuccSU = I->Dep;
1303           // Don't constraint nodes with implicit defs. It can create cycles
1304           // plus it may increase register pressures.
1305           if (SuccSU == SU || SuccSU->hasPhysRegDefs)
1306             continue;
1307           // Be conservative. Ignore if nodes aren't at the same depth.
1308           if (SuccSU->Depth != SU->Depth)
1309             continue;
1310           if ((!canClobber(SuccSU, DUSU) ||
1311                (hasCopyToRegUse(SU) && !hasCopyToRegUse(SuccSU)) ||
1312                (!SU->isCommutable && SuccSU->isCommutable)) &&
1313               !isReachable(SuccSU, SU)) {
1314             DOUT << "Adding an edge from SU # " << SU->NodeNum
1315                  << " to SU #" << SuccSU->NodeNum << "\n";
1316             SU->addPred(SuccSU, true, true);
1317           }
1318         }
1319       }
1320     }
1321   }
1322 }
1323
1324 /// CalcNodeSethiUllmanNumber - Priority is the Sethi Ullman number.
1325 /// Smaller number is the higher priority.
1326 template<class SF>
1327 unsigned BURegReductionPriorityQueue<SF>::
1328 CalcNodeSethiUllmanNumber(const SUnit *SU) {
1329   unsigned &SethiUllmanNumber = SethiUllmanNumbers[SU->NodeNum];
1330   if (SethiUllmanNumber != 0)
1331     return SethiUllmanNumber;
1332
1333   unsigned Extra = 0;
1334   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1335        I != E; ++I) {
1336     if (I->isCtrl) continue;  // ignore chain preds
1337     SUnit *PredSU = I->Dep;
1338     unsigned PredSethiUllman = CalcNodeSethiUllmanNumber(PredSU);
1339     if (PredSethiUllman > SethiUllmanNumber) {
1340       SethiUllmanNumber = PredSethiUllman;
1341       Extra = 0;
1342     } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1343       ++Extra;
1344   }
1345
1346   SethiUllmanNumber += Extra;
1347
1348   if (SethiUllmanNumber == 0)
1349     SethiUllmanNumber = 1;
1350
1351   return SethiUllmanNumber;
1352 }
1353
1354 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1355 /// scheduling units.
1356 template<class SF>
1357 void BURegReductionPriorityQueue<SF>::CalculateSethiUllmanNumbers() {
1358   SethiUllmanNumbers.assign(SUnits->size(), 0);
1359
1360   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1361     CalcNodeSethiUllmanNumber(&(*SUnits)[i]);
1362 }
1363
1364 static unsigned SumOfUnscheduledPredsOfSuccs(const SUnit *SU) {
1365   unsigned Sum = 0;
1366   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1367        I != E; ++I) {
1368     SUnit *SuccSU = I->Dep;
1369     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
1370          EE = SuccSU->Preds.end(); II != EE; ++II) {
1371       SUnit *PredSU = II->Dep;
1372       if (!PredSU->isScheduled)
1373         ++Sum;
1374     }
1375   }
1376
1377   return Sum;
1378 }
1379
1380
1381 // Top down
1382 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1383   unsigned LPriority = SPQ->getNodePriority(left);
1384   unsigned RPriority = SPQ->getNodePriority(right);
1385   bool LIsTarget = left->Node && left->Node->isTargetOpcode();
1386   bool RIsTarget = right->Node && right->Node->isTargetOpcode();
1387   bool LIsFloater = LIsTarget && left->NumPreds == 0;
1388   bool RIsFloater = RIsTarget && right->NumPreds == 0;
1389   unsigned LBonus = (SumOfUnscheduledPredsOfSuccs(left) == 1) ? 2 : 0;
1390   unsigned RBonus = (SumOfUnscheduledPredsOfSuccs(right) == 1) ? 2 : 0;
1391
1392   if (left->NumSuccs == 0 && right->NumSuccs != 0)
1393     return false;
1394   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
1395     return true;
1396
1397   // Special tie breaker: if two nodes share a operand, the one that use it
1398   // as a def&use operand is preferred.
1399   if (LIsTarget && RIsTarget) {
1400     if (left->isTwoAddress && !right->isTwoAddress) {
1401       SDNode *DUNode = left->Node->getOperand(0).Val;
1402       if (DUNode->isOperand(right->Node))
1403         RBonus += 2;
1404     }
1405     if (!left->isTwoAddress && right->isTwoAddress) {
1406       SDNode *DUNode = right->Node->getOperand(0).Val;
1407       if (DUNode->isOperand(left->Node))
1408         LBonus += 2;
1409     }
1410   }
1411   if (LIsFloater)
1412     LBonus -= 2;
1413   if (RIsFloater)
1414     RBonus -= 2;
1415   if (left->NumSuccs == 1)
1416     LBonus += 2;
1417   if (right->NumSuccs == 1)
1418     RBonus += 2;
1419
1420   if (LPriority+LBonus < RPriority+RBonus)
1421     return true;
1422   else if (LPriority == RPriority)
1423     if (left->Depth < right->Depth)
1424       return true;
1425     else if (left->Depth == right->Depth)
1426       if (left->NumSuccsLeft > right->NumSuccsLeft)
1427         return true;
1428       else if (left->NumSuccsLeft == right->NumSuccsLeft)
1429         if (left->CycleBound > right->CycleBound)
1430           return true;
1431   return false;
1432 }
1433
1434 /// CalcNodeSethiUllmanNumber - Priority is the Sethi Ullman number.
1435 /// Smaller number is the higher priority.
1436 template<class SF>
1437 unsigned TDRegReductionPriorityQueue<SF>::
1438 CalcNodeSethiUllmanNumber(const SUnit *SU) {
1439   unsigned &SethiUllmanNumber = SethiUllmanNumbers[SU->NodeNum];
1440   if (SethiUllmanNumber != 0)
1441     return SethiUllmanNumber;
1442
1443   unsigned Opc = SU->Node ? SU->Node->getOpcode() : 0;
1444   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1445     SethiUllmanNumber = 0xffff;
1446   else if (SU->NumSuccsLeft == 0)
1447     // If SU does not have a use, i.e. it doesn't produce a value that would
1448     // be consumed (e.g. store), then it terminates a chain of computation.
1449     // Give it a small SethiUllman number so it will be scheduled right before
1450     // its predecessors that it doesn't lengthen their live ranges.
1451     SethiUllmanNumber = 0;
1452   else if (SU->NumPredsLeft == 0 &&
1453            (Opc != ISD::CopyFromReg || isCopyFromLiveIn(SU)))
1454     SethiUllmanNumber = 0xffff;
1455   else {
1456     int Extra = 0;
1457     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1458          I != E; ++I) {
1459       if (I->isCtrl) continue;  // ignore chain preds
1460       SUnit *PredSU = I->Dep;
1461       unsigned PredSethiUllman = CalcNodeSethiUllmanNumber(PredSU);
1462       if (PredSethiUllman > SethiUllmanNumber) {
1463         SethiUllmanNumber = PredSethiUllman;
1464         Extra = 0;
1465       } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1466         ++Extra;
1467     }
1468
1469     SethiUllmanNumber += Extra;
1470   }
1471
1472   return SethiUllmanNumber;
1473 }
1474
1475 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1476 /// scheduling units.
1477 template<class SF>
1478 void TDRegReductionPriorityQueue<SF>::CalculateSethiUllmanNumbers() {
1479   SethiUllmanNumbers.assign(SUnits->size(), 0);
1480
1481   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1482     CalcNodeSethiUllmanNumber(&(*SUnits)[i]);
1483 }
1484
1485 //===----------------------------------------------------------------------===//
1486 //                         Public Constructor Functions
1487 //===----------------------------------------------------------------------===//
1488
1489 llvm::ScheduleDAG* llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
1490                                                     SelectionDAG *DAG,
1491                                                     MachineBasicBlock *BB) {
1492   const TargetInstrInfo *TII = DAG->getTarget().getInstrInfo();
1493   return new ScheduleDAGRRList(*DAG, BB, DAG->getTarget(), true,
1494                            new BURegReductionPriorityQueue<bu_ls_rr_sort>(TII));
1495 }
1496
1497 llvm::ScheduleDAG* llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
1498                                                     SelectionDAG *DAG,
1499                                                     MachineBasicBlock *BB) {
1500   return new ScheduleDAGRRList(*DAG, BB, DAG->getTarget(), false,
1501                               new TDRegReductionPriorityQueue<td_ls_rr_sort>());
1502 }
1503