lib/CodeGen/SelectionDAG/ScheduleDAG.cpp

   1 //===-- ScheduleDAG.cpp - Implement a trivial DAG scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements a simple code linearizer for DAGs.  This is not a very good
  11 // way to emit code, but gets working code quickly.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "sched"
  16 #include "llvm/CodeGen/MachineFunction.h"
  17 #include "llvm/CodeGen/SelectionDAGISel.h"
  18 #include "llvm/CodeGen/SelectionDAG.h"
  19 #include "llvm/CodeGen/SSARegMap.h"
  20 #include "llvm/Target/TargetMachine.h"
  21 #include "llvm/Target/TargetInstrInfo.h"
  22 #include "llvm/Support/CommandLine.h"
  23 using namespace llvm;
  24
  25 #ifndef _NDEBUG
  26 static cl::opt<bool>
  27 ViewDAGs("view-sched-dags", cl::Hidden,
  28          cl::desc("Pop up a window to show sched dags as they are processed"));
  29 #else
  30 static const bool ViewDAGS = 0;
  31 #endif
  32
  33 namespace {
  34   class SimpleSched {
  35     SelectionDAG &DAG;
  36     MachineBasicBlock *BB;
  37     const TargetMachine &TM;
  38     const TargetInstrInfo &TII;
  39     const MRegisterInfo &MRI;
  40     SSARegMap *RegMap;
  41
  42     std::map<SDNode *, unsigned> EmittedOps;
  43   public:
  44     SimpleSched(SelectionDAG &D, MachineBasicBlock *bb)
  45       : DAG(D), BB(bb), TM(D.getTarget()), TII(*TM.getInstrInfo()),
  46         MRI(*TM.getRegisterInfo()), RegMap(BB->getParent()->getSSARegMap()) {
  47       assert(&TII && "Target doesn't provide instr info?");
  48       assert(&MRI && "Target doesn't provide register info?");
  49     }
  50
  51     void Run() {
  52       Emit(DAG.getRoot());
  53     }
  54
  55   private:
  56     unsigned Emit(SDOperand Op);
  57   };
  58 }
  59
  60 unsigned SimpleSched::Emit(SDOperand Op) {
  61   // Check to see if we have already emitted this.  If so, return the value
  62   // already emitted.  Note that if a node has a single use it cannot be
  63   // revisited, so don't bother putting it in the map.
  64   unsigned *OpSlot;
  65   if (Op.Val->hasOneUse()) {
  66     OpSlot = 0;  // No reuse possible.
  67   } else {
  68     std::map<SDNode *, unsigned>::iterator OpI = EmittedOps.lower_bound(Op.Val);
  69     if (OpI != EmittedOps.end() && OpI->first == Op.Val)
  70       return OpI->second + Op.ResNo;
  71     OpSlot = &EmittedOps.insert(OpI, std::make_pair(Op.Val, 0))->second;
  72   }
  73
  74   unsigned ResultReg = 0;
  75   if (Op.isTargetOpcode()) {
  76     unsigned Opc = Op.getTargetOpcode();
  77     const TargetInstrDescriptor &II = TII.get(Opc);
  78
  79     // Target nodes have any register or immediate operands before any chain
  80     // nodes.  Check that the DAG matches the TD files's expectation of #
  81     // operands.
  82     unsigned NumResults = Op.Val->getNumValues();
  83     if (NumResults && Op.Val->getValueType(NumResults-1) == MVT::Other)
  84       --NumResults;
  85 #ifndef _NDEBUG
  86     unsigned Operands = Op.getNumOperands();
  87     if (Operands && Op.getOperand(Operands-1).getValueType() == MVT::Other)
  88       --Operands;
  89     assert(unsigned(II.numOperands) == Operands+NumResults &&
  90            "#operands for dag node doesn't match .td file!");
  91 #endif
  92
  93     // Create the new machine instruction.
  94     MachineInstr *MI = new MachineInstr(Opc, II.numOperands, true, true);
  95
  96     // Add result register values for things that are defined by this
  97     // instruction.
  98     if (NumResults) {
  99       // Create the result registers for this node and add the result regs to
 100       // the machine instruction.
 101       const TargetOperandInfo *OpInfo = II.OpInfo;
 102       ResultReg = RegMap->createVirtualRegister(OpInfo[0].RegClass);
 103       MI->addRegOperand(ResultReg, MachineOperand::Def);
 104       for (unsigned i = 1; i != NumResults; ++i) {
 105         assert(OpInfo[i].RegClass && "Isn't a register operand!");
 106         MI->addRegOperand(RegMap->createVirtualRegister(OpInfo[0].RegClass),
 107                           MachineOperand::Def);
 108       }
 109     }
 110
 111     // Emit all of the operands of this instruction, adding them to the
 112     // instruction as appropriate.
 113     for (unsigned i = 0, e = Op.getNumOperands(); i != e; ++i) {
 114       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(i))) {
 115         MI->addZeroExtImm64Operand(C->getValue());
 116       } else if (RegisterSDNode*R =dyn_cast<RegisterSDNode>(Op.getOperand(i))) {
 117         MI->addRegOperand(R->getReg(), MachineOperand::Use);
 118       } else if (GlobalAddressSDNode *TGA =
 119                        dyn_cast<GlobalAddressSDNode>(Op.getOperand(i))) {
 120         MI->addGlobalAddressOperand(TGA->getGlobal(), false, 0);
 121       } else if (BasicBlockSDNode *BB =
 122                        dyn_cast<BasicBlockSDNode>(Op.getOperand(i))) {
 123         MI->addMachineBasicBlockOperand(BB->getBasicBlock());
 124       } else if (FrameIndexSDNode *FI =
 125                        dyn_cast<FrameIndexSDNode>(Op.getOperand(i))) {
 126         MI->addFrameIndexOperand(FI->getIndex());
 127       } else {
 128         unsigned R = Emit(Op.getOperand(i));
 129         // Add an operand, unless this corresponds to a chain node.
 130         if (Op.getOperand(i).getValueType() != MVT::Other)
 131           MI->addRegOperand(R, MachineOperand::Use);
 132       }
 133     }
 134
 135     // Now that we have emitted all operands, emit this instruction itself.
 136     BB->insert(BB->end(), MI);
 137   } else {
 138     switch (Op.getOpcode()) {
 139     default:
 140       Op.Val->dump();
 141       assert(0 && "This target-independent node should have been selected!");
 142     case ISD::EntryToken: break;
 143     case ISD::TokenFactor:
 144       for (unsigned i = 0, e = Op.getNumOperands(); i != e; ++i)
 145         Emit(Op.getOperand(i));
 146       break;
 147     case ISD::CopyToReg: {
 148       Emit(Op.getOperand(0));   // Emit the chain.
 149       unsigned Val = Emit(Op.getOperand(2));
 150       MRI.copyRegToReg(*BB, BB->end(),
 151                        cast<RegisterSDNode>(Op.getOperand(1))->getReg(), Val,
 152                        RegMap->getRegClass(Val));
 153       break;
 154     }
 155     case ISD::CopyFromReg: {
 156       Emit(Op.getOperand(0));   // Emit the chain.
 157       unsigned SrcReg = cast<RegisterSDNode>(Op.getOperand(1))->getReg();
 158
 159       // Figure out the register class to create for the destreg.
 160       const TargetRegisterClass *TRC = 0;
 161       if (MRegisterInfo::isVirtualRegister(SrcReg)) {
 162         TRC = RegMap->getRegClass(SrcReg);
 163       } else {
 164         // FIXME: we don't know what register class to generate this for.  Do
 165         // a brute force search and pick the first match. :(
 166         for (MRegisterInfo::regclass_iterator I = MRI.regclass_begin(),
 167                E = MRI.regclass_end(); I != E; ++I)
 168           if ((*I)->contains(SrcReg)) {
 169             TRC = *I;
 170             break;
 171           }
 172         assert(TRC && "Couldn't find register class for reg copy!");
 173       }
 174
 175       // Create the reg, emit the copy.
 176       ResultReg = RegMap->createVirtualRegister(TRC);
 177       MRI.copyRegToReg(*BB, BB->end(), ResultReg, SrcReg, TRC);
 178       break;
 179     }
 180     }
 181   }
 182
 183   if (OpSlot) *OpSlot = ResultReg;
 184   return ResultReg+Op.ResNo;
 185 }
 186
 187
 188 /// Pick a safe ordering and emit instructions for each target node in the
 189 /// graph.
 190 void SelectionDAGISel::ScheduleAndEmitDAG(SelectionDAG &SD) {
 191   if (ViewDAGs) SD.viewGraph();
 192   SimpleSched(SD, BB).Run();
 193 }