lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// For nodes that are of legal width, and that have more than one use, this
  41   /// map indicates what regularized operand to use.  This allows us to avoid
  42   /// legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   /// \brief Adds a node to the translation cache.
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   /// \brief Legalizes the given node.
  54   SDValue LegalizeOp(SDValue Op);
  55
  56   /// \brief Assuming the node is legal, "legalize" the results.
  57   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  58
  59   /// \brief Implements unrolling a VSETCC.
  60   SDValue UnrollVSETCC(SDValue Op);
  61
  62   /// \brief Implement expand-based legalization of vector operations.
  63   ///
  64   /// This is just a high-level routine to dispatch to specific code paths for
  65   /// operations to legalize them.
  66   SDValue Expand(SDValue Op);
  67
  68   /// \brief Implements expansion for FNEG; falls back to UnrollVectorOp if
  69   /// FSUB isn't legal.
  70   ///
  71   /// Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  72   /// SINT_TO_FLOAT and SHR on vectors isn't legal.
  73   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  74
  75   /// \brief Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  76   SDValue ExpandSEXTINREG(SDValue Op);
  77
  78   /// \brief Implement expansion for ANY_EXTEND_VECTOR_INREG.
  79   ///
  80   /// Shuffles the low lanes of the operand into place and bitcasts to the proper
  81   /// type. The contents of the bits in the extended part of each element are
  82   /// undef.
  83   SDValue ExpandANY_EXTEND_VECTOR_INREG(SDValue Op);
  84
  85   /// \brief Implement expansion for SIGN_EXTEND_VECTOR_INREG.
  86   ///
  87   /// Shuffles the low lanes of the operand into place, bitcasts to the proper
  88   /// type, then shifts left and arithmetic shifts right to introduce a sign
  89   /// extension.
  90   SDValue ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op);
  91
  92   /// \brief Implement expansion for ZERO_EXTEND_VECTOR_INREG.
  93   ///
  94   /// Shuffles the low lanes of the operand into place and blends zeros into
  95   /// the remaining lanes, finally bitcasting to the proper type.
  96   SDValue ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op);
  97
  98   /// \brief Expand bswap of vectors into a shuffle if legal.
  99   SDValue ExpandBSWAP(SDValue Op);
 100
 101   /// \brief Implement vselect in terms of XOR, AND, OR when blend is not
 102   /// supported by the target.
 103   SDValue ExpandVSELECT(SDValue Op);
 104   SDValue ExpandSELECT(SDValue Op);
 105   SDValue ExpandLoad(SDValue Op);
 106   SDValue ExpandStore(SDValue Op);
 107   SDValue ExpandFNEG(SDValue Op);
 108   SDValue ExpandABSDIFF(SDValue Op);
 109
 110   /// \brief Implements vector promotion.
 111   ///
 112   /// This is essentially just bitcasting the operands to a different type and
 113   /// bitcasting the result back to the original type.
 114   SDValue Promote(SDValue Op);
 115
 116   /// \brief Implements [SU]INT_TO_FP vector promotion.
 117   ///
 118   /// This is a [zs]ext of the input operand to the next size up.
 119   SDValue PromoteINT_TO_FP(SDValue Op);
 120
 121   /// \brief Implements FP_TO_[SU]INT vector promotion of the result type.
 122   ///
 123   /// It is promoted to the next size up integer type.  The result is then
 124   /// truncated back to the original type.
 125   SDValue PromoteFP_TO_INT(SDValue Op, bool isSigned);
 126
 127 public:
 128   /// \brief Begin legalizer the vector operations in the DAG.
 129   bool Run();
 130   VectorLegalizer(SelectionDAG& dag) :
 131       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
 132 };
 133
 134 bool VectorLegalizer::Run() {
 135   // Before we start legalizing vector nodes, check if there are any vectors.
 136   bool HasVectors = false;
 137   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 138        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
 139     // Check if the values of the nodes contain vectors. We don't need to check
 140     // the operands because we are going to check their values at some point.
 141     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
 142          J != E; ++J)
 143       HasVectors |= J->isVector();
 144
 145     // If we found a vector node we can start the legalization.
 146     if (HasVectors)
 147       break;
 148   }
 149
 150   // If this basic block has no vectors then no need to legalize vectors.
 151   if (!HasVectors)
 152     return false;
 153
 154   // The legalize process is inherently a bottom-up recursive process (users
 155   // legalize their uses before themselves).  Given infinite stack space, we
 156   // could just start legalizing on the root and traverse the whole graph.  In
 157   // practice however, this causes us to run out of stack space on large basic
 158   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 159   // node is only legalized after all of its operands are legalized.
 160   DAG.AssignTopologicalOrder();
 161   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 162        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 163     LegalizeOp(SDValue(I, 0));
 164
 165   // Finally, it's possible the root changed.  Get the new root.
 166   SDValue OldRoot = DAG.getRoot();
 167   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 168   DAG.setRoot(LegalizedNodes[OldRoot]);
 169
 170   LegalizedNodes.clear();
 171
 172   // Remove dead nodes now.
 173   DAG.RemoveDeadNodes();
 174
 175   return Changed;
 176 }
 177
 178 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 179   // Generic legalization: just pass the operand through.
 180   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 181     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 182   return Result.getValue(Op.getResNo());
 183 }
 184
 185 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 186   // Note that LegalizeOp may be reentered even from single-use nodes, which
 187   // means that we always must cache transformed nodes.
 188   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 189   if (I != LegalizedNodes.end()) return I->second;
 190
 191   SDNode* Node = Op.getNode();
 192
 193   // Legalize the operands
 194   SmallVector<SDValue, 8> Ops;
 195   for (const SDValue &Op : Node->op_values())
 196     Ops.push_back(LegalizeOp(Op));
 197
 198   SDValue Result = SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops), 0);
 199
 200   bool HasVectorValue = false;
 201   if (Op.getOpcode() == ISD::LOAD) {
 202     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 203     ISD::LoadExtType ExtType = LD->getExtensionType();
 204     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD)
 205       switch (TLI.getLoadExtAction(LD->getExtensionType(), LD->getValueType(0),
 206                                    LD->getMemoryVT())) {
 207       default: llvm_unreachable("This action is not supported yet!");
 208       case TargetLowering::Legal:
 209         return TranslateLegalizeResults(Op, Result);
 210       case TargetLowering::Custom:
 211         if (SDValue Lowered = TLI.LowerOperation(Result, DAG)) {
 212           if (Lowered == Result)
 213             return TranslateLegalizeResults(Op, Lowered);
 214           Changed = true;
 215           if (Lowered->getNumValues() != Op->getNumValues()) {
 216             // This expanded to something other than the load. Assume the
 217             // lowering code took care of any chain values, and just handle the
 218             // returned value.
 219             assert(Result.getValue(1).use_empty() &&
 220                    "There are still live users of the old chain!");
 221             return LegalizeOp(Lowered);
 222           } else {
 223             return TranslateLegalizeResults(Op, Lowered);
 224           }
 225         }
 226       case TargetLowering::Expand:
 227         Changed = true;
 228         return LegalizeOp(ExpandLoad(Op));
 229       }
 230   } else if (Op.getOpcode() == ISD::STORE) {
 231     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 232     EVT StVT = ST->getMemoryVT();
 233     MVT ValVT = ST->getValue().getSimpleValueType();
 234     if (StVT.isVector() && ST->isTruncatingStore())
 235       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 236       default: llvm_unreachable("This action is not supported yet!");
 237       case TargetLowering::Legal:
 238         return TranslateLegalizeResults(Op, Result);
 239       case TargetLowering::Custom: {
 240         SDValue Lowered = TLI.LowerOperation(Result, DAG);
 241         Changed = Lowered != Result;
 242         return TranslateLegalizeResults(Op, Lowered);
 243       }
 244       case TargetLowering::Expand:
 245         Changed = true;
 246         return LegalizeOp(ExpandStore(Op));
 247       }
 248   } else if (Op.getOpcode() == ISD::MSCATTER)
 249     HasVectorValue = true;
 250
 251   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 252        J != E;
 253        ++J)
 254     HasVectorValue |= J->isVector();
 255   if (!HasVectorValue)
 256     return TranslateLegalizeResults(Op, Result);
 257
 258   EVT QueryType;
 259   switch (Op.getOpcode()) {
 260   default:
 261     return TranslateLegalizeResults(Op, Result);
 262   case ISD::ADD:
 263   case ISD::SUB:
 264   case ISD::MUL:
 265   case ISD::SDIV:
 266   case ISD::UDIV:
 267   case ISD::SREM:
 268   case ISD::UREM:
 269   case ISD::FADD:
 270   case ISD::FSUB:
 271   case ISD::FMUL:
 272   case ISD::FDIV:
 273   case ISD::FREM:
 274   case ISD::AND:
 275   case ISD::OR:
 276   case ISD::XOR:
 277   case ISD::SHL:
 278   case ISD::SRA:
 279   case ISD::SRL:
 280   case ISD::ROTL:
 281   case ISD::ROTR:
 282   case ISD::BSWAP:
 283   case ISD::CTLZ:
 284   case ISD::CTTZ:
 285   case ISD::CTLZ_ZERO_UNDEF:
 286   case ISD::CTTZ_ZERO_UNDEF:
 287   case ISD::CTPOP:
 288   case ISD::SELECT:
 289   case ISD::VSELECT:
 290   case ISD::SELECT_CC:
 291   case ISD::SETCC:
 292   case ISD::ZERO_EXTEND:
 293   case ISD::ANY_EXTEND:
 294   case ISD::TRUNCATE:
 295   case ISD::SIGN_EXTEND:
 296   case ISD::FP_TO_SINT:
 297   case ISD::FP_TO_UINT:
 298   case ISD::FNEG:
 299   case ISD::FABS:
 300   case ISD::FMINNUM:
 301   case ISD::FMAXNUM:
 302   case ISD::FCOPYSIGN:
 303   case ISD::FSQRT:
 304   case ISD::FSIN:
 305   case ISD::FCOS:
 306   case ISD::FPOWI:
 307   case ISD::FPOW:
 308   case ISD::FLOG:
 309   case ISD::FLOG2:
 310   case ISD::FLOG10:
 311   case ISD::FEXP:
 312   case ISD::FEXP2:
 313   case ISD::FCEIL:
 314   case ISD::FTRUNC:
 315   case ISD::FRINT:
 316   case ISD::FNEARBYINT:
 317   case ISD::FROUND:
 318   case ISD::FFLOOR:
 319   case ISD::FP_ROUND:
 320   case ISD::FP_EXTEND:
 321   case ISD::FMA:
 322   case ISD::SIGN_EXTEND_INREG:
 323   case ISD::ANY_EXTEND_VECTOR_INREG:
 324   case ISD::SIGN_EXTEND_VECTOR_INREG:
 325   case ISD::ZERO_EXTEND_VECTOR_INREG:
 326   case ISD::SMIN:
 327   case ISD::SMAX:
 328   case ISD::UMIN:
 329   case ISD::UMAX:
 330   case ISD::UABSDIFF:
 331   case ISD::SABSDIFF:
 332     QueryType = Node->getValueType(0);
 333     break;
 334   case ISD::FP_ROUND_INREG:
 335     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 336     break;
 337   case ISD::SINT_TO_FP:
 338   case ISD::UINT_TO_FP:
 339     QueryType = Node->getOperand(0).getValueType();
 340     break;
 341   case ISD::MSCATTER:
 342     QueryType = cast<MaskedScatterSDNode>(Node)->getValue().getValueType();
 343     break;
 344   }
 345
 346   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 347   case TargetLowering::Promote:
 348     Result = Promote(Op);
 349     Changed = true;
 350     break;
 351   case TargetLowering::Legal:
 352     break;
 353   case TargetLowering::Custom: {
 354     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 355     if (Tmp1.getNode()) {
 356       Result = Tmp1;
 357       break;
 358     }
 359     // FALL THROUGH
 360   }
 361   case TargetLowering::Expand:
 362     Result = Expand(Op);
 363   }
 364
 365   // Make sure that the generated code is itself legal.
 366   if (Result != Op) {
 367     Result = LegalizeOp(Result);
 368     Changed = true;
 369   }
 370
 371   // Note that LegalizeOp may be reentered even from single-use nodes, which
 372   // means that we always must cache transformed nodes.
 373   AddLegalizedOperand(Op, Result);
 374   return Result;
 375 }
 376
 377 SDValue VectorLegalizer::Promote(SDValue Op) {
 378   // For a few operations there is a specific concept for promotion based on
 379   // the operand's type.
 380   switch (Op.getOpcode()) {
 381   case ISD::SINT_TO_FP:
 382   case ISD::UINT_TO_FP:
 383     // "Promote" the operation by extending the operand.
 384     return PromoteINT_TO_FP(Op);
 385   case ISD::FP_TO_UINT:
 386   case ISD::FP_TO_SINT:
 387     // Promote the operation by extending the operand.
 388     return PromoteFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 389   }
 390
 391   // There are currently two cases of vector promotion:
 392   // 1) Bitcasting a vector of integers to a different type to a vector of the
 393   //    same overall length. For example, x86 promotes ISD::AND v2i32 to v1i64.
 394   // 2) Extending a vector of floats to a vector of the same number of larger
 395   //    floats. For example, AArch64 promotes ISD::FADD on v4f16 to v4f32.
 396   MVT VT = Op.getSimpleValueType();
 397   assert(Op.getNode()->getNumValues() == 1 &&
 398          "Can't promote a vector with multiple results!");
 399   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 400   SDLoc dl(Op);
 401   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 402
 403   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 404     if (Op.getOperand(j).getValueType().isVector())
 405       if (Op.getOperand(j)
 406               .getValueType()
 407               .getVectorElementType()
 408               .isFloatingPoint() &&
 409           NVT.isVector() && NVT.getVectorElementType().isFloatingPoint())
 410         Operands[j] = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Op.getOperand(j));
 411       else
 412         Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 413     else
 414       Operands[j] = Op.getOperand(j);
 415   }
 416
 417   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 418   if ((VT.isFloatingPoint() && NVT.isFloatingPoint()) ||
 419       (VT.isVector() && VT.getVectorElementType().isFloatingPoint() &&
 420        NVT.isVector() && NVT.getVectorElementType().isFloatingPoint()))
 421     return DAG.getNode(ISD::FP_ROUND, dl, VT, Op, DAG.getIntPtrConstant(0, dl));
 422   else
 423     return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 424 }
 425
 426 SDValue VectorLegalizer::PromoteINT_TO_FP(SDValue Op) {
 427   // INT_TO_FP operations may require the input operand be promoted even
 428   // when the type is otherwise legal.
 429   EVT VT = Op.getOperand(0).getValueType();
 430   assert(Op.getNode()->getNumValues() == 1 &&
 431          "Can't promote a vector with multiple results!");
 432
 433   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 434   // by widening the vector w/ the same element width and twice the number
 435   // of elements. We want the other way around, the same number of elements,
 436   // each twice the width.
 437   //
 438   // Increase the bitwidth of the element to the next pow-of-two
 439   // (which is greater than 8 bits).
 440
 441   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 442   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 443   SDLoc dl(Op);
 444   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 445
 446   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 447     ISD::SIGN_EXTEND;
 448   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 449     if (Op.getOperand(j).getValueType().isVector())
 450       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 451     else
 452       Operands[j] = Op.getOperand(j);
 453   }
 454
 455   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 456 }
 457
 458 // For FP_TO_INT we promote the result type to a vector type with wider
 459 // elements and then truncate the result.  This is different from the default
 460 // PromoteVector which uses bitcast to promote thus assumning that the
 461 // promoted vector type has the same overall size.
 462 SDValue VectorLegalizer::PromoteFP_TO_INT(SDValue Op, bool isSigned) {
 463   assert(Op.getNode()->getNumValues() == 1 &&
 464          "Can't promote a vector with multiple results!");
 465   EVT VT = Op.getValueType();
 466
 467   EVT NewVT;
 468   unsigned NewOpc;
 469   while (1) {
 470     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 471     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 472     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 473       NewOpc = ISD::FP_TO_SINT;
 474       break;
 475     }
 476     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 477       NewOpc = ISD::FP_TO_UINT;
 478       break;
 479     }
 480   }
 481
 482   SDLoc loc(Op);
 483   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 484   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 485 }
 486
 487
 488 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 489   SDLoc dl(Op);
 490   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 491   SDValue Chain = LD->getChain();
 492   SDValue BasePTR = LD->getBasePtr();
 493   EVT SrcVT = LD->getMemoryVT();
 494   ISD::LoadExtType ExtType = LD->getExtensionType();
 495
 496   SmallVector<SDValue, 8> Vals;
 497   SmallVector<SDValue, 8> LoadChains;
 498   unsigned NumElem = SrcVT.getVectorNumElements();
 499
 500   EVT SrcEltVT = SrcVT.getScalarType();
 501   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 502
 503   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 504     // When elements in a vector is not byte-addressable, we cannot directly
 505     // load each element by advancing pointer, which could only address bytes.
 506     // Instead, we load all significant words, mask bits off, and concatenate
 507     // them to form each element. Finally, they are extended to destination
 508     // scalar type to build the destination vector.
 509     EVT WideVT = TLI.getPointerTy(DAG.getDataLayout());
 510
 511     assert(WideVT.isRound() &&
 512            "Could not handle the sophisticated case when the widest integer is"
 513            " not power of 2.");
 514     assert(WideVT.bitsGE(SrcEltVT) &&
 515            "Type is not legalized?");
 516
 517     unsigned WideBytes = WideVT.getStoreSize();
 518     unsigned Offset = 0;
 519     unsigned RemainingBytes = SrcVT.getStoreSize();
 520     SmallVector<SDValue, 8> LoadVals;
 521
 522     while (RemainingBytes > 0) {
 523       SDValue ScalarLoad;
 524       unsigned LoadBytes = WideBytes;
 525
 526       if (RemainingBytes >= LoadBytes) {
 527         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 528                                  LD->getPointerInfo().getWithOffset(Offset),
 529                                  LD->isVolatile(), LD->isNonTemporal(),
 530                                  LD->isInvariant(),
 531                                  MinAlign(LD->getAlignment(), Offset),
 532                                  LD->getAAInfo());
 533       } else {
 534         EVT LoadVT = WideVT;
 535         while (RemainingBytes < LoadBytes) {
 536           LoadBytes >>= 1; // Reduce the load size by half.
 537           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 538         }
 539         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 540                                     LD->getPointerInfo().getWithOffset(Offset),
 541                                     LoadVT, LD->isVolatile(),
 542                                     LD->isNonTemporal(), LD->isInvariant(),
 543                                     MinAlign(LD->getAlignment(), Offset),
 544                                     LD->getAAInfo());
 545       }
 546
 547       RemainingBytes -= LoadBytes;
 548       Offset += LoadBytes;
 549       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 550                             DAG.getConstant(LoadBytes, dl,
 551                                             BasePTR.getValueType()));
 552
 553       LoadVals.push_back(ScalarLoad.getValue(0));
 554       LoadChains.push_back(ScalarLoad.getValue(1));
 555     }
 556
 557     // Extract bits, pack and extend/trunc them into destination type.
 558     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 559     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, dl, WideVT);
 560
 561     unsigned BitOffset = 0;
 562     unsigned WideIdx = 0;
 563     unsigned WideBits = WideVT.getSizeInBits();
 564
 565     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 566       SDValue Lo, Hi, ShAmt;
 567
 568       if (BitOffset < WideBits) {
 569         ShAmt = DAG.getConstant(
 570             BitOffset, dl, TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 571         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 572         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 573       }
 574
 575       BitOffset += SrcEltBits;
 576       if (BitOffset >= WideBits) {
 577         WideIdx++;
 578         BitOffset -= WideBits;
 579         if (BitOffset > 0) {
 580           ShAmt = DAG.getConstant(
 581               SrcEltBits - BitOffset, dl,
 582               TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 583           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 584           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 585         }
 586       }
 587
 588       if (Hi.getNode())
 589         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 590
 591       switch (ExtType) {
 592       default: llvm_unreachable("Unknown extended-load op!");
 593       case ISD::EXTLOAD:
 594         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 595         break;
 596       case ISD::ZEXTLOAD:
 597         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 598         break;
 599       case ISD::SEXTLOAD:
 600         ShAmt =
 601             DAG.getConstant(WideBits - SrcEltBits, dl,
 602                             TLI.getShiftAmountTy(WideVT, DAG.getDataLayout()));
 603         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 604         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 605         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 606         break;
 607       }
 608       Vals.push_back(Lo);
 609     }
 610   } else {
 611     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 612
 613     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 614       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 615                 Op.getNode()->getValueType(0).getScalarType(),
 616                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 617                 SrcVT.getScalarType(),
 618                 LD->isVolatile(), LD->isNonTemporal(), LD->isInvariant(),
 619                 MinAlign(LD->getAlignment(), Idx * Stride), LD->getAAInfo());
 620
 621       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 622                          DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 623
 624       Vals.push_back(ScalarLoad.getValue(0));
 625       LoadChains.push_back(ScalarLoad.getValue(1));
 626     }
 627   }
 628
 629   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 630   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 631                               Op.getNode()->getValueType(0), Vals);
 632
 633   AddLegalizedOperand(Op.getValue(0), Value);
 634   AddLegalizedOperand(Op.getValue(1), NewChain);
 635
 636   return (Op.getResNo() ? NewChain : Value);
 637 }
 638
 639 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 640   SDLoc dl(Op);
 641   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 642   SDValue Chain = ST->getChain();
 643   SDValue BasePTR = ST->getBasePtr();
 644   SDValue Value = ST->getValue();
 645   EVT StVT = ST->getMemoryVT();
 646
 647   unsigned Alignment = ST->getAlignment();
 648   bool isVolatile = ST->isVolatile();
 649   bool isNonTemporal = ST->isNonTemporal();
 650   AAMDNodes AAInfo = ST->getAAInfo();
 651
 652   unsigned NumElem = StVT.getVectorNumElements();
 653   // The type of the data we want to save
 654   EVT RegVT = Value.getValueType();
 655   EVT RegSclVT = RegVT.getScalarType();
 656   // The type of data as saved in memory.
 657   EVT MemSclVT = StVT.getScalarType();
 658
 659   // Cast floats into integers
 660   unsigned ScalarSize = MemSclVT.getSizeInBits();
 661
 662   // Round odd types to the next pow of two.
 663   if (!isPowerOf2_32(ScalarSize))
 664     ScalarSize = NextPowerOf2(ScalarSize);
 665
 666   // Store Stride in bytes
 667   unsigned Stride = ScalarSize/8;
 668   // Extract each of the elements from the original vector
 669   // and save them into memory individually.
 670   SmallVector<SDValue, 8> Stores;
 671   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 672     SDValue Ex = DAG.getNode(
 673         ISD::EXTRACT_VECTOR_ELT, dl, RegSclVT, Value,
 674         DAG.getConstant(Idx, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
 675
 676     // This scalar TruncStore may be illegal, but we legalize it later.
 677     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 678                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 679                isVolatile, isNonTemporal, MinAlign(Alignment, Idx*Stride),
 680                AAInfo);
 681
 682     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 683                           DAG.getConstant(Stride, dl, BasePTR.getValueType()));
 684
 685     Stores.push_back(Store);
 686   }
 687   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 688   AddLegalizedOperand(Op, TF);
 689   return TF;
 690 }
 691
 692 SDValue VectorLegalizer::Expand(SDValue Op) {
 693   switch (Op->getOpcode()) {
 694   case ISD::SIGN_EXTEND_INREG:
 695     return ExpandSEXTINREG(Op);
 696   case ISD::ANY_EXTEND_VECTOR_INREG:
 697     return ExpandANY_EXTEND_VECTOR_INREG(Op);
 698   case ISD::SIGN_EXTEND_VECTOR_INREG:
 699     return ExpandSIGN_EXTEND_VECTOR_INREG(Op);
 700   case ISD::ZERO_EXTEND_VECTOR_INREG:
 701     return ExpandZERO_EXTEND_VECTOR_INREG(Op);
 702   case ISD::BSWAP:
 703     return ExpandBSWAP(Op);
 704   case ISD::VSELECT:
 705     return ExpandVSELECT(Op);
 706   case ISD::SELECT:
 707     return ExpandSELECT(Op);
 708   case ISD::UINT_TO_FP:
 709     return ExpandUINT_TO_FLOAT(Op);
 710   case ISD::FNEG:
 711     return ExpandFNEG(Op);
 712   case ISD::SETCC:
 713     return UnrollVSETCC(Op);
 714   case ISD::UABSDIFF:
 715   case ISD::SABSDIFF:
 716     return ExpandABSDIFF(Op);
 717   default:
 718     return DAG.UnrollVectorOp(Op.getNode());
 719   }
 720 }
 721
 722 SDValue VectorLegalizer::ExpandABSDIFF(SDValue Op) {
 723   SDLoc dl(Op);
 724   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
 725   EVT VT = Op.getValueType();
 726   SDNodeFlags Flags;
 727   Flags.setNoSignedWrap(Op->getOpcode() == ISD::SABSDIFF);
 728
 729   Tmp2 = Op.getOperand(0);
 730   Tmp3 = Op.getOperand(1);
 731   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp3, &Flags);
 732   Tmp2 =
 733       DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, dl, VT), Tmp1, &Flags);
 734   Tmp4 = DAG.getNode(
 735       ISD::SETCC, dl,
 736       TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT), Tmp2,
 737       DAG.getConstant(0, dl, VT),
 738       DAG.getCondCode(Op->getOpcode() == ISD::SABSDIFF ? ISD::SETLT
 739                                                        : ISD::SETULT));
 740   Tmp1 = DAG.getNode(ISD::VSELECT, dl, VT, Tmp4, Tmp1, Tmp2);
 741   return Tmp1;
 742 }
 743
 744 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 745   // Lower a select instruction where the condition is a scalar and the
 746   // operands are vectors. Lower this select to VSELECT and implement it
 747   // using XOR AND OR. The selector bit is broadcasted.
 748   EVT VT = Op.getValueType();
 749   SDLoc DL(Op);
 750
 751   SDValue Mask = Op.getOperand(0);
 752   SDValue Op1 = Op.getOperand(1);
 753   SDValue Op2 = Op.getOperand(2);
 754
 755   assert(VT.isVector() && !Mask.getValueType().isVector()
 756          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 757
 758   unsigned NumElem = VT.getVectorNumElements();
 759
 760   // If we can't even use the basic vector operations of
 761   // AND,OR,XOR, we will have to scalarize the op.
 762   // Notice that the operation may be 'promoted' which means that it is
 763   // 'bitcasted' to another type which is handled.
 764   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 765   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 766       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 767       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 768       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 769     return DAG.UnrollVectorOp(Op.getNode());
 770
 771   // Generate a mask operand.
 772   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 773
 774   // What is the size of each element in the vector mask.
 775   EVT BitTy = MaskTy.getScalarType();
 776
 777   Mask = DAG.getSelect(DL, BitTy, Mask,
 778           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), DL,
 779                           BitTy),
 780           DAG.getConstant(0, DL, BitTy));
 781
 782   // Broadcast the mask so that the entire vector is all-one or all zero.
 783   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 784   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 785
 786   // Bitcast the operands to be the same type as the mask.
 787   // This is needed when we select between FP types because
 788   // the mask is a vector of integers.
 789   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 790   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 791
 792   SDValue AllOnes = DAG.getConstant(
 793             APInt::getAllOnesValue(BitTy.getSizeInBits()), DL, MaskTy);
 794   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 795
 796   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 797   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 798   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 799   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 800 }
 801
 802 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 803   EVT VT = Op.getValueType();
 804
 805   // Make sure that the SRA and SHL instructions are available.
 806   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 807       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 808     return DAG.UnrollVectorOp(Op.getNode());
 809
 810   SDLoc DL(Op);
 811   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 812
 813   unsigned BW = VT.getScalarType().getSizeInBits();
 814   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 815   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, DL, VT);
 816
 817   Op = Op.getOperand(0);
 818   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 819   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 820 }
 821
 822 // Generically expand a vector anyext in register to a shuffle of the relevant
 823 // lanes into the appropriate locations, with other lanes left undef.
 824 SDValue VectorLegalizer::ExpandANY_EXTEND_VECTOR_INREG(SDValue Op) {
 825   SDLoc DL(Op);
 826   EVT VT = Op.getValueType();
 827   int NumElements = VT.getVectorNumElements();
 828   SDValue Src = Op.getOperand(0);
 829   EVT SrcVT = Src.getValueType();
 830   int NumSrcElements = SrcVT.getVectorNumElements();
 831
 832   // Build a base mask of undef shuffles.
 833   SmallVector<int, 16> ShuffleMask;
 834   ShuffleMask.resize(NumSrcElements, -1);
 835
 836   // Place the extended lanes into the correct locations.
 837   int ExtLaneScale = NumSrcElements / NumElements;
 838   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 839   for (int i = 0; i < NumElements; ++i)
 840     ShuffleMask[i * ExtLaneScale + EndianOffset] = i;
 841
 842   return DAG.getNode(
 843       ISD::BITCAST, DL, VT,
 844       DAG.getVectorShuffle(SrcVT, DL, Src, DAG.getUNDEF(SrcVT), ShuffleMask));
 845 }
 846
 847 SDValue VectorLegalizer::ExpandSIGN_EXTEND_VECTOR_INREG(SDValue Op) {
 848   SDLoc DL(Op);
 849   EVT VT = Op.getValueType();
 850   SDValue Src = Op.getOperand(0);
 851   EVT SrcVT = Src.getValueType();
 852
 853   // First build an any-extend node which can be legalized above when we
 854   // recurse through it.
 855   Op = DAG.getAnyExtendVectorInReg(Src, DL, VT);
 856
 857   // Now we need sign extend. Do this by shifting the elements. Even if these
 858   // aren't legal operations, they have a better chance of being legalized
 859   // without full scalarization than the sign extension does.
 860   unsigned EltWidth = VT.getVectorElementType().getSizeInBits();
 861   unsigned SrcEltWidth = SrcVT.getVectorElementType().getSizeInBits();
 862   SDValue ShiftAmount = DAG.getConstant(EltWidth - SrcEltWidth, DL, VT);
 863   return DAG.getNode(ISD::SRA, DL, VT,
 864                      DAG.getNode(ISD::SHL, DL, VT, Op, ShiftAmount),
 865                      ShiftAmount);
 866 }
 867
 868 // Generically expand a vector zext in register to a shuffle of the relevant
 869 // lanes into the appropriate locations, a blend of zero into the high bits,
 870 // and a bitcast to the wider element type.
 871 SDValue VectorLegalizer::ExpandZERO_EXTEND_VECTOR_INREG(SDValue Op) {
 872   SDLoc DL(Op);
 873   EVT VT = Op.getValueType();
 874   int NumElements = VT.getVectorNumElements();
 875   SDValue Src = Op.getOperand(0);
 876   EVT SrcVT = Src.getValueType();
 877   int NumSrcElements = SrcVT.getVectorNumElements();
 878
 879   // Build up a zero vector to blend into this one.
 880   EVT SrcScalarVT = SrcVT.getScalarType();
 881   SDValue ScalarZero = DAG.getTargetConstant(0, DL, SrcScalarVT);
 882   SmallVector<SDValue, 4> BuildVectorOperands(NumSrcElements, ScalarZero);
 883   SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, DL, SrcVT, BuildVectorOperands);
 884
 885   // Shuffle the incoming lanes into the correct position, and pull all other
 886   // lanes from the zero vector.
 887   SmallVector<int, 16> ShuffleMask;
 888   ShuffleMask.reserve(NumSrcElements);
 889   for (int i = 0; i < NumSrcElements; ++i)
 890     ShuffleMask.push_back(i);
 891
 892   int ExtLaneScale = NumSrcElements / NumElements;
 893   int EndianOffset = DAG.getDataLayout().isBigEndian() ? ExtLaneScale - 1 : 0;
 894   for (int i = 0; i < NumElements; ++i)
 895     ShuffleMask[i * ExtLaneScale + EndianOffset] = NumSrcElements + i;
 896
 897   return DAG.getNode(ISD::BITCAST, DL, VT,
 898                      DAG.getVectorShuffle(SrcVT, DL, Zero, Src, ShuffleMask));
 899 }
 900
 901 SDValue VectorLegalizer::ExpandBSWAP(SDValue Op) {
 902   EVT VT = Op.getValueType();
 903
 904   // Generate a byte wise shuffle mask for the BSWAP.
 905   SmallVector<int, 16> ShuffleMask;
 906   int ScalarSizeInBytes = VT.getScalarSizeInBits() / 8;
 907   for (int I = 0, E = VT.getVectorNumElements(); I != E; ++I)
 908     for (int J = ScalarSizeInBytes - 1; J >= 0; --J)
 909       ShuffleMask.push_back((I * ScalarSizeInBytes) + J);
 910
 911   EVT ByteVT = EVT::getVectorVT(*DAG.getContext(), MVT::i8, ShuffleMask.size());
 912
 913   // Only emit a shuffle if the mask is legal.
 914   if (!TLI.isShuffleMaskLegal(ShuffleMask, ByteVT))
 915     return DAG.UnrollVectorOp(Op.getNode());
 916
 917   SDLoc DL(Op);
 918   Op = DAG.getNode(ISD::BITCAST, DL, ByteVT, Op.getOperand(0));
 919   Op = DAG.getVectorShuffle(ByteVT, DL, Op, DAG.getUNDEF(ByteVT),
 920                             ShuffleMask.data());
 921   return DAG.getNode(ISD::BITCAST, DL, VT, Op);
 922 }
 923
 924 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 925   // Implement VSELECT in terms of XOR, AND, OR
 926   // on platforms which do not support blend natively.
 927   SDLoc DL(Op);
 928
 929   SDValue Mask = Op.getOperand(0);
 930   SDValue Op1 = Op.getOperand(1);
 931   SDValue Op2 = Op.getOperand(2);
 932
 933   EVT VT = Mask.getValueType();
 934
 935   // If we can't even use the basic vector operations of
 936   // AND,OR,XOR, we will have to scalarize the op.
 937   // Notice that the operation may be 'promoted' which means that it is
 938   // 'bitcasted' to another type which is handled.
 939   // This operation also isn't safe with AND, OR, XOR when the boolean
 940   // type is 0/1 as we need an all ones vector constant to mask with.
 941   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 942   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 943       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 944       TLI.getOperationAction(ISD::OR, VT) == TargetLowering::Expand ||
 945       TLI.getBooleanContents(Op1.getValueType()) !=
 946           TargetLowering::ZeroOrNegativeOneBooleanContent)
 947     return DAG.UnrollVectorOp(Op.getNode());
 948
 949   // If the mask and the type are different sizes, unroll the vector op. This
 950   // can occur when getSetCCResultType returns something that is different in
 951   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 952   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 953     return DAG.UnrollVectorOp(Op.getNode());
 954
 955   // Bitcast the operands to be the same type as the mask.
 956   // This is needed when we select between FP types because
 957   // the mask is a vector of integers.
 958   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 959   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 960
 961   SDValue AllOnes = DAG.getConstant(
 962     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), DL, VT);
 963   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 964
 965   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 966   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 967   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 968   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 969 }
 970
 971 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 972   EVT VT = Op.getOperand(0).getValueType();
 973   SDLoc DL(Op);
 974
 975   // Make sure that the SINT_TO_FP and SRL instructions are available.
 976   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 977       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 978     return DAG.UnrollVectorOp(Op.getNode());
 979
 980  EVT SVT = VT.getScalarType();
 981   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 982       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 983
 984   unsigned BW = SVT.getSizeInBits();
 985   SDValue HalfWord = DAG.getConstant(BW/2, DL, VT);
 986
 987   // Constants to clear the upper part of the word.
 988   // Notice that we can also use SHL+SHR, but using a constant is slightly
 989   // faster on x86.
 990   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 991   SDValue HalfWordMask = DAG.getConstant(HWMask, DL, VT);
 992
 993   // Two to the power of half-word-size.
 994   SDValue TWOHW = DAG.getConstantFP(1 << (BW/2), DL, Op.getValueType());
 995
 996   // Clear upper part of LO, lower HI
 997   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 998   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 999
1000   // Convert hi and lo to floats
1001   // Convert the hi part back to the upper values
1002   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
1003           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
1004   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
1005
1006   // Add the two halves
1007   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
1008 }
1009
1010
1011 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
1012   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
1013     SDLoc DL(Op);
1014     SDValue Zero = DAG.getConstantFP(-0.0, DL, Op.getValueType());
1015     return DAG.getNode(ISD::FSUB, DL, Op.getValueType(),
1016                        Zero, Op.getOperand(0));
1017   }
1018   return DAG.UnrollVectorOp(Op.getNode());
1019 }
1020
1021 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
1022   EVT VT = Op.getValueType();
1023   unsigned NumElems = VT.getVectorNumElements();
1024   EVT EltVT = VT.getVectorElementType();
1025   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
1026   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
1027   SDLoc dl(Op);
1028   SmallVector<SDValue, 8> Ops(NumElems);
1029   for (unsigned i = 0; i < NumElems; ++i) {
1030     SDValue LHSElem = DAG.getNode(
1031         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
1032         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1033     SDValue RHSElem = DAG.getNode(
1034         ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
1035         DAG.getConstant(i, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
1036     Ops[i] = DAG.getNode(ISD::SETCC, dl,
1037                          TLI.getSetCCResultType(DAG.getDataLayout(),
1038                                                 *DAG.getContext(), TmpEltVT),
1039                          LHSElem, RHSElem, CC);
1040     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
1041                            DAG.getConstant(APInt::getAllOnesValue
1042                                            (EltVT.getSizeInBits()), dl, EltVT),
1043                            DAG.getConstant(0, dl, EltVT));
1044   }
1045   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
1046 }
1047
1048 }
1049
1050 bool SelectionDAG::LegalizeVectors() {
1051   return VectorLegalizer(*this).Run();
1052 }