lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

   1 //===-- LegalizeVectorOps.cpp - Implement SelectionDAG::LegalizeVectors ---===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::LegalizeVectors method.
  11 //
  12 // The vector legalizer looks for vector operations which might need to be
  13 // scalarized and legalizes them. This is a separate step from Legalize because
  14 // scalarizing can introduce illegal types.  For example, suppose we have an
  15 // ISD::SDIV of type v2i64 on x86-32.  The type is legal (for example, addition
  16 // on a v2i64 is legal), but ISD::SDIV isn't legal, so we have to unroll the
  17 // operation, which introduces nodes with the illegal type i64 which must be
  18 // expanded.  Similarly, suppose we have an ISD::SRA of type v16i8 on PowerPC;
  19 // the operation must be unrolled, which introduces nodes with the illegal
  20 // type i8 which must be promoted.
  21 //
  22 // This does not legalize vector manipulations like ISD::BUILD_VECTOR,
  23 // or operations that happen to take a vector which are custom-lowered;
  24 // the legalization for such operations never produces nodes
  25 // with illegal types, so it's okay to put off legalizing them until
  26 // SelectionDAG::Legalize runs.
  27 //
  28 //===----------------------------------------------------------------------===//
  29
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/Target/TargetLowering.h"
  32 using namespace llvm;
  33
  34 namespace {
  35 class VectorLegalizer {
  36   SelectionDAG& DAG;
  37   const TargetLowering &TLI;
  38   bool Changed; // Keep track of whether anything changed
  39
  40   /// LegalizedNodes - For nodes that are of legal width, and that have more
  41   /// than one use, this map indicates what regularized operand to use.  This
  42   /// allows us to avoid legalizing the same thing more than once.
  43   SmallDenseMap<SDValue, SDValue, 64> LegalizedNodes;
  44
  45   // Adds a node to the translation cache
  46   void AddLegalizedOperand(SDValue From, SDValue To) {
  47     LegalizedNodes.insert(std::make_pair(From, To));
  48     // If someone requests legalization of the new node, return itself.
  49     if (From != To)
  50       LegalizedNodes.insert(std::make_pair(To, To));
  51   }
  52
  53   // Legalizes the given node
  54   SDValue LegalizeOp(SDValue Op);
  55   // Assuming the node is legal, "legalize" the results
  56   SDValue TranslateLegalizeResults(SDValue Op, SDValue Result);
  57   // Implements unrolling a VSETCC.
  58   SDValue UnrollVSETCC(SDValue Op);
  59   // Implements expansion for FNEG; falls back to UnrollVectorOp if FSUB
  60   // isn't legal.
  61   // Implements expansion for UINT_TO_FLOAT; falls back to UnrollVectorOp if
  62   // SINT_TO_FLOAT and SHR on vectors isn't legal.
  63   SDValue ExpandUINT_TO_FLOAT(SDValue Op);
  64   // Implement expansion for SIGN_EXTEND_INREG using SRL and SRA.
  65   SDValue ExpandSEXTINREG(SDValue Op);
  66   // Implement vselect in terms of XOR, AND, OR when blend is not supported
  67   // by the target.
  68   SDValue ExpandVSELECT(SDValue Op);
  69   SDValue ExpandSELECT(SDValue Op);
  70   SDValue ExpandLoad(SDValue Op);
  71   SDValue ExpandStore(SDValue Op);
  72   SDValue ExpandFNEG(SDValue Op);
  73   // Implements vector promotion; this is essentially just bitcasting the
  74   // operands to a different type and bitcasting the result back to the
  75   // original type.
  76   SDValue PromoteVectorOp(SDValue Op);
  77   // Implements [SU]INT_TO_FP vector promotion; this is a [zs]ext of the input
  78   // operand to the next size up.
  79   SDValue PromoteVectorOpINT_TO_FP(SDValue Op);
  80   // Implements FP_TO_[SU]INT vector promotion of the result type; it is
  81   // promoted to the next size up integer type.  The result is then truncated
  82   // back to the original type.
  83   SDValue PromoteVectorOpFP_TO_INT(SDValue Op, bool isSigned);
  84
  85   public:
  86   bool Run();
  87   VectorLegalizer(SelectionDAG& dag) :
  88       DAG(dag), TLI(dag.getTargetLoweringInfo()), Changed(false) {}
  89 };
  90
  91 bool VectorLegalizer::Run() {
  92   // Before we start legalizing vector nodes, check if there are any vectors.
  93   bool HasVectors = false;
  94   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
  95        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I) {
  96     // Check if the values of the nodes contain vectors. We don't need to check
  97     // the operands because we are going to check their values at some point.
  98     for (SDNode::value_iterator J = I->value_begin(), E = I->value_end();
  99          J != E; ++J)
 100       HasVectors |= J->isVector();
 101
 102     // If we found a vector node we can start the legalization.
 103     if (HasVectors)
 104       break;
 105   }
 106
 107   // If this basic block has no vectors then no need to legalize vectors.
 108   if (!HasVectors)
 109     return false;
 110
 111   // The legalize process is inherently a bottom-up recursive process (users
 112   // legalize their uses before themselves).  Given infinite stack space, we
 113   // could just start legalizing on the root and traverse the whole graph.  In
 114   // practice however, this causes us to run out of stack space on large basic
 115   // blocks.  To avoid this problem, compute an ordering of the nodes where each
 116   // node is only legalized after all of its operands are legalized.
 117   DAG.AssignTopologicalOrder();
 118   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 119        E = std::prev(DAG.allnodes_end()); I != std::next(E); ++I)
 120     LegalizeOp(SDValue(I, 0));
 121
 122   // Finally, it's possible the root changed.  Get the new root.
 123   SDValue OldRoot = DAG.getRoot();
 124   assert(LegalizedNodes.count(OldRoot) && "Root didn't get legalized?");
 125   DAG.setRoot(LegalizedNodes[OldRoot]);
 126
 127   LegalizedNodes.clear();
 128
 129   // Remove dead nodes now.
 130   DAG.RemoveDeadNodes();
 131
 132   return Changed;
 133 }
 134
 135 SDValue VectorLegalizer::TranslateLegalizeResults(SDValue Op, SDValue Result) {
 136   // Generic legalization: just pass the operand through.
 137   for (unsigned i = 0, e = Op.getNode()->getNumValues(); i != e; ++i)
 138     AddLegalizedOperand(Op.getValue(i), Result.getValue(i));
 139   return Result.getValue(Op.getResNo());
 140 }
 141
 142 SDValue VectorLegalizer::LegalizeOp(SDValue Op) {
 143   // Note that LegalizeOp may be reentered even from single-use nodes, which
 144   // means that we always must cache transformed nodes.
 145   DenseMap<SDValue, SDValue>::iterator I = LegalizedNodes.find(Op);
 146   if (I != LegalizedNodes.end()) return I->second;
 147
 148   SDNode* Node = Op.getNode();
 149
 150   // Legalize the operands
 151   SmallVector<SDValue, 8> Ops;
 152   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 153     Ops.push_back(LegalizeOp(Node->getOperand(i)));
 154
 155   SDValue Result =
 156     SDValue(DAG.UpdateNodeOperands(Op.getNode(), Ops.data(), Ops.size()), 0);
 157
 158   if (Op.getOpcode() == ISD::LOAD) {
 159     LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 160     ISD::LoadExtType ExtType = LD->getExtensionType();
 161     if (LD->getMemoryVT().isVector() && ExtType != ISD::NON_EXTLOAD) {
 162       if (TLI.isLoadExtLegal(LD->getExtensionType(), LD->getMemoryVT()))
 163         return TranslateLegalizeResults(Op, Result);
 164       Changed = true;
 165       return LegalizeOp(ExpandLoad(Op));
 166     }
 167   } else if (Op.getOpcode() == ISD::STORE) {
 168     StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 169     EVT StVT = ST->getMemoryVT();
 170     MVT ValVT = ST->getValue().getSimpleValueType();
 171     if (StVT.isVector() && ST->isTruncatingStore())
 172       switch (TLI.getTruncStoreAction(ValVT, StVT.getSimpleVT())) {
 173       default: llvm_unreachable("This action is not supported yet!");
 174       case TargetLowering::Legal:
 175         return TranslateLegalizeResults(Op, Result);
 176       case TargetLowering::Custom:
 177         Changed = true;
 178         return TranslateLegalizeResults(Op, TLI.LowerOperation(Result, DAG));
 179       case TargetLowering::Expand:
 180         Changed = true;
 181         return LegalizeOp(ExpandStore(Op));
 182       }
 183   }
 184
 185   bool HasVectorValue = false;
 186   for (SDNode::value_iterator J = Node->value_begin(), E = Node->value_end();
 187        J != E;
 188        ++J)
 189     HasVectorValue |= J->isVector();
 190   if (!HasVectorValue)
 191     return TranslateLegalizeResults(Op, Result);
 192
 193   EVT QueryType;
 194   switch (Op.getOpcode()) {
 195   default:
 196     return TranslateLegalizeResults(Op, Result);
 197   case ISD::ADD:
 198   case ISD::SUB:
 199   case ISD::MUL:
 200   case ISD::SDIV:
 201   case ISD::UDIV:
 202   case ISD::SREM:
 203   case ISD::UREM:
 204   case ISD::FADD:
 205   case ISD::FSUB:
 206   case ISD::FMUL:
 207   case ISD::FDIV:
 208   case ISD::FREM:
 209   case ISD::AND:
 210   case ISD::OR:
 211   case ISD::XOR:
 212   case ISD::SHL:
 213   case ISD::SRA:
 214   case ISD::SRL:
 215   case ISD::ROTL:
 216   case ISD::ROTR:
 217   case ISD::BSWAP:
 218   case ISD::CTLZ:
 219   case ISD::CTTZ:
 220   case ISD::CTLZ_ZERO_UNDEF:
 221   case ISD::CTTZ_ZERO_UNDEF:
 222   case ISD::CTPOP:
 223   case ISD::SELECT:
 224   case ISD::VSELECT:
 225   case ISD::SELECT_CC:
 226   case ISD::SETCC:
 227   case ISD::ZERO_EXTEND:
 228   case ISD::ANY_EXTEND:
 229   case ISD::TRUNCATE:
 230   case ISD::SIGN_EXTEND:
 231   case ISD::FP_TO_SINT:
 232   case ISD::FP_TO_UINT:
 233   case ISD::FNEG:
 234   case ISD::FABS:
 235   case ISD::FCOPYSIGN:
 236   case ISD::FSQRT:
 237   case ISD::FSIN:
 238   case ISD::FCOS:
 239   case ISD::FPOWI:
 240   case ISD::FPOW:
 241   case ISD::FLOG:
 242   case ISD::FLOG2:
 243   case ISD::FLOG10:
 244   case ISD::FEXP:
 245   case ISD::FEXP2:
 246   case ISD::FCEIL:
 247   case ISD::FTRUNC:
 248   case ISD::FRINT:
 249   case ISD::FNEARBYINT:
 250   case ISD::FROUND:
 251   case ISD::FFLOOR:
 252   case ISD::FP_ROUND:
 253   case ISD::FP_EXTEND:
 254   case ISD::FMA:
 255   case ISD::SIGN_EXTEND_INREG:
 256     QueryType = Node->getValueType(0);
 257     break;
 258   case ISD::FP_ROUND_INREG:
 259     QueryType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 260     break;
 261   case ISD::SINT_TO_FP:
 262   case ISD::UINT_TO_FP:
 263     QueryType = Node->getOperand(0).getValueType();
 264     break;
 265   }
 266
 267   switch (TLI.getOperationAction(Node->getOpcode(), QueryType)) {
 268   case TargetLowering::Promote:
 269     switch (Op.getOpcode()) {
 270     default:
 271       // "Promote" the operation by bitcasting
 272       Result = PromoteVectorOp(Op);
 273       Changed = true;
 274       break;
 275     case ISD::SINT_TO_FP:
 276     case ISD::UINT_TO_FP:
 277       // "Promote" the operation by extending the operand.
 278       Result = PromoteVectorOpINT_TO_FP(Op);
 279       Changed = true;
 280       break;
 281     case ISD::FP_TO_UINT:
 282     case ISD::FP_TO_SINT:
 283       // Promote the operation by extending the operand.
 284       Result = PromoteVectorOpFP_TO_INT(Op, Op->getOpcode() == ISD::FP_TO_SINT);
 285       Changed = true;
 286       break;
 287     }
 288     break;
 289   case TargetLowering::Legal: break;
 290   case TargetLowering::Custom: {
 291     SDValue Tmp1 = TLI.LowerOperation(Op, DAG);
 292     if (Tmp1.getNode()) {
 293       Result = Tmp1;
 294       break;
 295     }
 296     // FALL THROUGH
 297   }
 298   case TargetLowering::Expand:
 299     if (Node->getOpcode() == ISD::SIGN_EXTEND_INREG)
 300       Result = ExpandSEXTINREG(Op);
 301     else if (Node->getOpcode() == ISD::VSELECT)
 302       Result = ExpandVSELECT(Op);
 303     else if (Node->getOpcode() == ISD::SELECT)
 304       Result = ExpandSELECT(Op);
 305     else if (Node->getOpcode() == ISD::UINT_TO_FP)
 306       Result = ExpandUINT_TO_FLOAT(Op);
 307     else if (Node->getOpcode() == ISD::FNEG)
 308       Result = ExpandFNEG(Op);
 309     else if (Node->getOpcode() == ISD::SETCC)
 310       Result = UnrollVSETCC(Op);
 311     else
 312       Result = DAG.UnrollVectorOp(Op.getNode());
 313     break;
 314   }
 315
 316   // Make sure that the generated code is itself legal.
 317   if (Result != Op) {
 318     Result = LegalizeOp(Result);
 319     Changed = true;
 320   }
 321
 322   // Note that LegalizeOp may be reentered even from single-use nodes, which
 323   // means that we always must cache transformed nodes.
 324   AddLegalizedOperand(Op, Result);
 325   return Result;
 326 }
 327
 328 SDValue VectorLegalizer::PromoteVectorOp(SDValue Op) {
 329   // Vector "promotion" is basically just bitcasting and doing the operation
 330   // in a different type.  For example, x86 promotes ISD::AND on v2i32 to
 331   // v1i64.
 332   MVT VT = Op.getSimpleValueType();
 333   assert(Op.getNode()->getNumValues() == 1 &&
 334          "Can't promote a vector with multiple results!");
 335   MVT NVT = TLI.getTypeToPromoteTo(Op.getOpcode(), VT);
 336   SDLoc dl(Op);
 337   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 338
 339   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 340     if (Op.getOperand(j).getValueType().isVector())
 341       Operands[j] = DAG.getNode(ISD::BITCAST, dl, NVT, Op.getOperand(j));
 342     else
 343       Operands[j] = Op.getOperand(j);
 344   }
 345
 346   Op = DAG.getNode(Op.getOpcode(), dl, NVT, Operands);
 347
 348   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
 349 }
 350
 351 SDValue VectorLegalizer::PromoteVectorOpINT_TO_FP(SDValue Op) {
 352   // INT_TO_FP operations may require the input operand be promoted even
 353   // when the type is otherwise legal.
 354   EVT VT = Op.getOperand(0).getValueType();
 355   assert(Op.getNode()->getNumValues() == 1 &&
 356          "Can't promote a vector with multiple results!");
 357
 358   // Normal getTypeToPromoteTo() doesn't work here, as that will promote
 359   // by widening the vector w/ the same element width and twice the number
 360   // of elements. We want the other way around, the same number of elements,
 361   // each twice the width.
 362   //
 363   // Increase the bitwidth of the element to the next pow-of-two
 364   // (which is greater than 8 bits).
 365
 366   EVT NVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 367   assert(NVT.isSimple() && "Promoting to a non-simple vector type!");
 368   SDLoc dl(Op);
 369   SmallVector<SDValue, 4> Operands(Op.getNumOperands());
 370
 371   unsigned Opc = Op.getOpcode() == ISD::UINT_TO_FP ? ISD::ZERO_EXTEND :
 372     ISD::SIGN_EXTEND;
 373   for (unsigned j = 0; j != Op.getNumOperands(); ++j) {
 374     if (Op.getOperand(j).getValueType().isVector())
 375       Operands[j] = DAG.getNode(Opc, dl, NVT, Op.getOperand(j));
 376     else
 377       Operands[j] = Op.getOperand(j);
 378   }
 379
 380   return DAG.getNode(Op.getOpcode(), dl, Op.getValueType(), Operands);
 381 }
 382
 383 // For FP_TO_INT we promote the result type to a vector type with wider
 384 // elements and then truncate the result.  This is different from the default
 385 // PromoteVector which uses bitcast to promote thus assumning that the
 386 // promoted vector type has the same overall size.
 387 SDValue VectorLegalizer::PromoteVectorOpFP_TO_INT(SDValue Op, bool isSigned) {
 388   assert(Op.getNode()->getNumValues() == 1 &&
 389          "Can't promote a vector with multiple results!");
 390   EVT VT = Op.getValueType();
 391
 392   EVT NewVT;
 393   unsigned NewOpc;
 394   while (1) {
 395     NewVT = VT.widenIntegerVectorElementType(*DAG.getContext());
 396     assert(NewVT.isSimple() && "Promoting to a non-simple vector type!");
 397     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewVT)) {
 398       NewOpc = ISD::FP_TO_SINT;
 399       break;
 400     }
 401     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewVT)) {
 402       NewOpc = ISD::FP_TO_UINT;
 403       break;
 404     }
 405   }
 406
 407   SDLoc loc(Op);
 408   SDValue promoted  = DAG.getNode(NewOpc, SDLoc(Op), NewVT, Op.getOperand(0));
 409   return DAG.getNode(ISD::TRUNCATE, SDLoc(Op), VT, promoted);
 410 }
 411
 412
 413 SDValue VectorLegalizer::ExpandLoad(SDValue Op) {
 414   SDLoc dl(Op);
 415   LoadSDNode *LD = cast<LoadSDNode>(Op.getNode());
 416   SDValue Chain = LD->getChain();
 417   SDValue BasePTR = LD->getBasePtr();
 418   EVT SrcVT = LD->getMemoryVT();
 419   ISD::LoadExtType ExtType = LD->getExtensionType();
 420
 421   SmallVector<SDValue, 8> Vals;
 422   SmallVector<SDValue, 8> LoadChains;
 423   unsigned NumElem = SrcVT.getVectorNumElements();
 424
 425   EVT SrcEltVT = SrcVT.getScalarType();
 426   EVT DstEltVT = Op.getNode()->getValueType(0).getScalarType();
 427
 428   if (SrcVT.getVectorNumElements() > 1 && !SrcEltVT.isByteSized()) {
 429     // When elements in a vector is not byte-addressable, we cannot directly
 430     // load each element by advancing pointer, which could only address bytes.
 431     // Instead, we load all significant words, mask bits off, and concatenate
 432     // them to form each element. Finally, they are extended to destination
 433     // scalar type to build the destination vector.
 434     EVT WideVT = TLI.getPointerTy();
 435
 436     assert(WideVT.isRound() &&
 437            "Could not handle the sophisticated case when the widest integer is"
 438            " not power of 2.");
 439     assert(WideVT.bitsGE(SrcEltVT) &&
 440            "Type is not legalized?");
 441
 442     unsigned WideBytes = WideVT.getStoreSize();
 443     unsigned Offset = 0;
 444     unsigned RemainingBytes = SrcVT.getStoreSize();
 445     SmallVector<SDValue, 8> LoadVals;
 446
 447     while (RemainingBytes > 0) {
 448       SDValue ScalarLoad;
 449       unsigned LoadBytes = WideBytes;
 450
 451       if (RemainingBytes >= LoadBytes) {
 452         ScalarLoad = DAG.getLoad(WideVT, dl, Chain, BasePTR,
 453                                  LD->getPointerInfo().getWithOffset(Offset),
 454                                  LD->isVolatile(), LD->isNonTemporal(),
 455                                  LD->isInvariant(), LD->getAlignment(),
 456                                  LD->getTBAAInfo());
 457       } else {
 458         EVT LoadVT = WideVT;
 459         while (RemainingBytes < LoadBytes) {
 460           LoadBytes >>= 1; // Reduce the load size by half.
 461           LoadVT = EVT::getIntegerVT(*DAG.getContext(), LoadBytes << 3);
 462         }
 463         ScalarLoad = DAG.getExtLoad(ISD::EXTLOAD, dl, WideVT, Chain, BasePTR,
 464                                     LD->getPointerInfo().getWithOffset(Offset),
 465                                     LoadVT, LD->isVolatile(),
 466                                     LD->isNonTemporal(), LD->getAlignment(),
 467                                     LD->getTBAAInfo());
 468       }
 469
 470       RemainingBytes -= LoadBytes;
 471       Offset += LoadBytes;
 472       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 473                             DAG.getConstant(LoadBytes, BasePTR.getValueType()));
 474
 475       LoadVals.push_back(ScalarLoad.getValue(0));
 476       LoadChains.push_back(ScalarLoad.getValue(1));
 477     }
 478
 479     // Extract bits, pack and extend/trunc them into destination type.
 480     unsigned SrcEltBits = SrcEltVT.getSizeInBits();
 481     SDValue SrcEltBitMask = DAG.getConstant((1U << SrcEltBits) - 1, WideVT);
 482
 483     unsigned BitOffset = 0;
 484     unsigned WideIdx = 0;
 485     unsigned WideBits = WideVT.getSizeInBits();
 486
 487     for (unsigned Idx = 0; Idx != NumElem; ++Idx) {
 488       SDValue Lo, Hi, ShAmt;
 489
 490       if (BitOffset < WideBits) {
 491         ShAmt = DAG.getConstant(BitOffset, TLI.getShiftAmountTy(WideVT));
 492         Lo = DAG.getNode(ISD::SRL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 493         Lo = DAG.getNode(ISD::AND, dl, WideVT, Lo, SrcEltBitMask);
 494       }
 495
 496       BitOffset += SrcEltBits;
 497       if (BitOffset >= WideBits) {
 498         WideIdx++;
 499         Offset -= WideBits;
 500         if (Offset > 0) {
 501           ShAmt = DAG.getConstant(SrcEltBits - Offset,
 502                                   TLI.getShiftAmountTy(WideVT));
 503           Hi = DAG.getNode(ISD::SHL, dl, WideVT, LoadVals[WideIdx], ShAmt);
 504           Hi = DAG.getNode(ISD::AND, dl, WideVT, Hi, SrcEltBitMask);
 505         }
 506       }
 507
 508       if (Hi.getNode())
 509         Lo = DAG.getNode(ISD::OR, dl, WideVT, Lo, Hi);
 510
 511       switch (ExtType) {
 512       default: llvm_unreachable("Unknown extended-load op!");
 513       case ISD::EXTLOAD:
 514         Lo = DAG.getAnyExtOrTrunc(Lo, dl, DstEltVT);
 515         break;
 516       case ISD::ZEXTLOAD:
 517         Lo = DAG.getZExtOrTrunc(Lo, dl, DstEltVT);
 518         break;
 519       case ISD::SEXTLOAD:
 520         ShAmt = DAG.getConstant(WideBits - SrcEltBits,
 521                                 TLI.getShiftAmountTy(WideVT));
 522         Lo = DAG.getNode(ISD::SHL, dl, WideVT, Lo, ShAmt);
 523         Lo = DAG.getNode(ISD::SRA, dl, WideVT, Lo, ShAmt);
 524         Lo = DAG.getSExtOrTrunc(Lo, dl, DstEltVT);
 525         break;
 526       }
 527       Vals.push_back(Lo);
 528     }
 529   } else {
 530     unsigned Stride = SrcVT.getScalarType().getSizeInBits()/8;
 531
 532     for (unsigned Idx=0; Idx<NumElem; Idx++) {
 533       SDValue ScalarLoad = DAG.getExtLoad(ExtType, dl,
 534                 Op.getNode()->getValueType(0).getScalarType(),
 535                 Chain, BasePTR, LD->getPointerInfo().getWithOffset(Idx * Stride),
 536                 SrcVT.getScalarType(),
 537                 LD->isVolatile(), LD->isNonTemporal(),
 538                 LD->getAlignment(), LD->getTBAAInfo());
 539
 540       BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 541                          DAG.getConstant(Stride, BasePTR.getValueType()));
 542
 543       Vals.push_back(ScalarLoad.getValue(0));
 544       LoadChains.push_back(ScalarLoad.getValue(1));
 545     }
 546   }
 547
 548   SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoadChains);
 549   SDValue Value = DAG.getNode(ISD::BUILD_VECTOR, dl,
 550                               Op.getNode()->getValueType(0), Vals);
 551
 552   AddLegalizedOperand(Op.getValue(0), Value);
 553   AddLegalizedOperand(Op.getValue(1), NewChain);
 554
 555   return (Op.getResNo() ? NewChain : Value);
 556 }
 557
 558 SDValue VectorLegalizer::ExpandStore(SDValue Op) {
 559   SDLoc dl(Op);
 560   StoreSDNode *ST = cast<StoreSDNode>(Op.getNode());
 561   SDValue Chain = ST->getChain();
 562   SDValue BasePTR = ST->getBasePtr();
 563   SDValue Value = ST->getValue();
 564   EVT StVT = ST->getMemoryVT();
 565
 566   unsigned Alignment = ST->getAlignment();
 567   bool isVolatile = ST->isVolatile();
 568   bool isNonTemporal = ST->isNonTemporal();
 569   const MDNode *TBAAInfo = ST->getTBAAInfo();
 570
 571   unsigned NumElem = StVT.getVectorNumElements();
 572   // The type of the data we want to save
 573   EVT RegVT = Value.getValueType();
 574   EVT RegSclVT = RegVT.getScalarType();
 575   // The type of data as saved in memory.
 576   EVT MemSclVT = StVT.getScalarType();
 577
 578   // Cast floats into integers
 579   unsigned ScalarSize = MemSclVT.getSizeInBits();
 580
 581   // Round odd types to the next pow of two.
 582   if (!isPowerOf2_32(ScalarSize))
 583     ScalarSize = NextPowerOf2(ScalarSize);
 584
 585   // Store Stride in bytes
 586   unsigned Stride = ScalarSize/8;
 587   // Extract each of the elements from the original vector
 588   // and save them into memory individually.
 589   SmallVector<SDValue, 8> Stores;
 590   for (unsigned Idx = 0; Idx < NumElem; Idx++) {
 591     SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
 592                RegSclVT, Value, DAG.getConstant(Idx, TLI.getVectorIdxTy()));
 593
 594     // This scalar TruncStore may be illegal, but we legalize it later.
 595     SDValue Store = DAG.getTruncStore(Chain, dl, Ex, BasePTR,
 596                ST->getPointerInfo().getWithOffset(Idx*Stride), MemSclVT,
 597                isVolatile, isNonTemporal, Alignment, TBAAInfo);
 598
 599     BasePTR = DAG.getNode(ISD::ADD, dl, BasePTR.getValueType(), BasePTR,
 600                                DAG.getConstant(Stride, BasePTR.getValueType()));
 601
 602     Stores.push_back(Store);
 603   }
 604   SDValue TF =  DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 605   AddLegalizedOperand(Op, TF);
 606   return TF;
 607 }
 608
 609 SDValue VectorLegalizer::ExpandSELECT(SDValue Op) {
 610   // Lower a select instruction where the condition is a scalar and the
 611   // operands are vectors. Lower this select to VSELECT and implement it
 612   // using XOR AND OR. The selector bit is broadcasted.
 613   EVT VT = Op.getValueType();
 614   SDLoc DL(Op);
 615
 616   SDValue Mask = Op.getOperand(0);
 617   SDValue Op1 = Op.getOperand(1);
 618   SDValue Op2 = Op.getOperand(2);
 619
 620   assert(VT.isVector() && !Mask.getValueType().isVector()
 621          && Op1.getValueType() == Op2.getValueType() && "Invalid type");
 622
 623   unsigned NumElem = VT.getVectorNumElements();
 624
 625   // If we can't even use the basic vector operations of
 626   // AND,OR,XOR, we will have to scalarize the op.
 627   // Notice that the operation may be 'promoted' which means that it is
 628   // 'bitcasted' to another type which is handled.
 629   // Also, we need to be able to construct a splat vector using BUILD_VECTOR.
 630   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 631       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 632       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 633       TLI.getOperationAction(ISD::BUILD_VECTOR,  VT) == TargetLowering::Expand)
 634     return DAG.UnrollVectorOp(Op.getNode());
 635
 636   // Generate a mask operand.
 637   EVT MaskTy = VT.changeVectorElementTypeToInteger();
 638
 639   // What is the size of each element in the vector mask.
 640   EVT BitTy = MaskTy.getScalarType();
 641
 642   Mask = DAG.getSelect(DL, BitTy, Mask,
 643           DAG.getConstant(APInt::getAllOnesValue(BitTy.getSizeInBits()), BitTy),
 644           DAG.getConstant(0, BitTy));
 645
 646   // Broadcast the mask so that the entire vector is all-one or all zero.
 647   SmallVector<SDValue, 8> Ops(NumElem, Mask);
 648   Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskTy, Ops);
 649
 650   // Bitcast the operands to be the same type as the mask.
 651   // This is needed when we select between FP types because
 652   // the mask is a vector of integers.
 653   Op1 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op1);
 654   Op2 = DAG.getNode(ISD::BITCAST, DL, MaskTy, Op2);
 655
 656   SDValue AllOnes = DAG.getConstant(
 657             APInt::getAllOnesValue(BitTy.getSizeInBits()), MaskTy);
 658   SDValue NotMask = DAG.getNode(ISD::XOR, DL, MaskTy, Mask, AllOnes);
 659
 660   Op1 = DAG.getNode(ISD::AND, DL, MaskTy, Op1, Mask);
 661   Op2 = DAG.getNode(ISD::AND, DL, MaskTy, Op2, NotMask);
 662   SDValue Val = DAG.getNode(ISD::OR, DL, MaskTy, Op1, Op2);
 663   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 664 }
 665
 666 SDValue VectorLegalizer::ExpandSEXTINREG(SDValue Op) {
 667   EVT VT = Op.getValueType();
 668
 669   // Make sure that the SRA and SHL instructions are available.
 670   if (TLI.getOperationAction(ISD::SRA, VT) == TargetLowering::Expand ||
 671       TLI.getOperationAction(ISD::SHL, VT) == TargetLowering::Expand)
 672     return DAG.UnrollVectorOp(Op.getNode());
 673
 674   SDLoc DL(Op);
 675   EVT OrigTy = cast<VTSDNode>(Op->getOperand(1))->getVT();
 676
 677   unsigned BW = VT.getScalarType().getSizeInBits();
 678   unsigned OrigBW = OrigTy.getScalarType().getSizeInBits();
 679   SDValue ShiftSz = DAG.getConstant(BW - OrigBW, VT);
 680
 681   Op = Op.getOperand(0);
 682   Op =   DAG.getNode(ISD::SHL, DL, VT, Op, ShiftSz);
 683   return DAG.getNode(ISD::SRA, DL, VT, Op, ShiftSz);
 684 }
 685
 686 SDValue VectorLegalizer::ExpandVSELECT(SDValue Op) {
 687   // Implement VSELECT in terms of XOR, AND, OR
 688   // on platforms which do not support blend natively.
 689   SDLoc DL(Op);
 690
 691   SDValue Mask = Op.getOperand(0);
 692   SDValue Op1 = Op.getOperand(1);
 693   SDValue Op2 = Op.getOperand(2);
 694
 695   EVT VT = Mask.getValueType();
 696
 697   // If we can't even use the basic vector operations of
 698   // AND,OR,XOR, we will have to scalarize the op.
 699   // Notice that the operation may be 'promoted' which means that it is
 700   // 'bitcasted' to another type which is handled.
 701   // This operation also isn't safe with AND, OR, XOR when the boolean
 702   // type is 0/1 as we need an all ones vector constant to mask with.
 703   // FIXME: Sign extend 1 to all ones if thats legal on the target.
 704   if (TLI.getOperationAction(ISD::AND, VT) == TargetLowering::Expand ||
 705       TLI.getOperationAction(ISD::XOR, VT) == TargetLowering::Expand ||
 706       TLI.getOperationAction(ISD::OR,  VT) == TargetLowering::Expand ||
 707       TLI.getBooleanContents(true) !=
 708       TargetLowering::ZeroOrNegativeOneBooleanContent)
 709     return DAG.UnrollVectorOp(Op.getNode());
 710
 711   // If the mask and the type are different sizes, unroll the vector op. This
 712   // can occur when getSetCCResultType returns something that is different in
 713   // size from the operand types. For example, v4i8 = select v4i32, v4i8, v4i8.
 714   if (VT.getSizeInBits() != Op1.getValueType().getSizeInBits())
 715     return DAG.UnrollVectorOp(Op.getNode());
 716
 717   // Bitcast the operands to be the same type as the mask.
 718   // This is needed when we select between FP types because
 719   // the mask is a vector of integers.
 720   Op1 = DAG.getNode(ISD::BITCAST, DL, VT, Op1);
 721   Op2 = DAG.getNode(ISD::BITCAST, DL, VT, Op2);
 722
 723   SDValue AllOnes = DAG.getConstant(
 724     APInt::getAllOnesValue(VT.getScalarType().getSizeInBits()), VT);
 725   SDValue NotMask = DAG.getNode(ISD::XOR, DL, VT, Mask, AllOnes);
 726
 727   Op1 = DAG.getNode(ISD::AND, DL, VT, Op1, Mask);
 728   Op2 = DAG.getNode(ISD::AND, DL, VT, Op2, NotMask);
 729   SDValue Val = DAG.getNode(ISD::OR, DL, VT, Op1, Op2);
 730   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Val);
 731 }
 732
 733 SDValue VectorLegalizer::ExpandUINT_TO_FLOAT(SDValue Op) {
 734   EVT VT = Op.getOperand(0).getValueType();
 735   SDLoc DL(Op);
 736
 737   // Make sure that the SINT_TO_FP and SRL instructions are available.
 738   if (TLI.getOperationAction(ISD::SINT_TO_FP, VT) == TargetLowering::Expand ||
 739       TLI.getOperationAction(ISD::SRL,        VT) == TargetLowering::Expand)
 740     return DAG.UnrollVectorOp(Op.getNode());
 741
 742  EVT SVT = VT.getScalarType();
 743   assert((SVT.getSizeInBits() == 64 || SVT.getSizeInBits() == 32) &&
 744       "Elements in vector-UINT_TO_FP must be 32 or 64 bits wide");
 745
 746   unsigned BW = SVT.getSizeInBits();
 747   SDValue HalfWord = DAG.getConstant(BW/2, VT);
 748
 749   // Constants to clear the upper part of the word.
 750   // Notice that we can also use SHL+SHR, but using a constant is slightly
 751   // faster on x86.
 752   uint64_t HWMask = (SVT.getSizeInBits()==64)?0x00000000FFFFFFFF:0x0000FFFF;
 753   SDValue HalfWordMask = DAG.getConstant(HWMask, VT);
 754
 755   // Two to the power of half-word-size.
 756   SDValue TWOHW = DAG.getConstantFP((1<<(BW/2)), Op.getValueType());
 757
 758   // Clear upper part of LO, lower HI
 759   SDValue HI = DAG.getNode(ISD::SRL, DL, VT, Op.getOperand(0), HalfWord);
 760   SDValue LO = DAG.getNode(ISD::AND, DL, VT, Op.getOperand(0), HalfWordMask);
 761
 762   // Convert hi and lo to floats
 763   // Convert the hi part back to the upper values
 764   SDValue fHI = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), HI);
 765           fHI = DAG.getNode(ISD::FMUL, DL, Op.getValueType(), fHI, TWOHW);
 766   SDValue fLO = DAG.getNode(ISD::SINT_TO_FP, DL, Op.getValueType(), LO);
 767
 768   // Add the two halves
 769   return DAG.getNode(ISD::FADD, DL, Op.getValueType(), fHI, fLO);
 770 }
 771
 772
 773 SDValue VectorLegalizer::ExpandFNEG(SDValue Op) {
 774   if (TLI.isOperationLegalOrCustom(ISD::FSUB, Op.getValueType())) {
 775     SDValue Zero = DAG.getConstantFP(-0.0, Op.getValueType());
 776     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 777                        Zero, Op.getOperand(0));
 778   }
 779   return DAG.UnrollVectorOp(Op.getNode());
 780 }
 781
 782 SDValue VectorLegalizer::UnrollVSETCC(SDValue Op) {
 783   EVT VT = Op.getValueType();
 784   unsigned NumElems = VT.getVectorNumElements();
 785   EVT EltVT = VT.getVectorElementType();
 786   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1), CC = Op.getOperand(2);
 787   EVT TmpEltVT = LHS.getValueType().getVectorElementType();
 788   SDLoc dl(Op);
 789   SmallVector<SDValue, 8> Ops(NumElems);
 790   for (unsigned i = 0; i < NumElems; ++i) {
 791     SDValue LHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, LHS,
 792                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 793     SDValue RHSElem = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, TmpEltVT, RHS,
 794                                   DAG.getConstant(i, TLI.getVectorIdxTy()));
 795     Ops[i] = DAG.getNode(ISD::SETCC, dl,
 796                          TLI.getSetCCResultType(*DAG.getContext(), TmpEltVT),
 797                          LHSElem, RHSElem, CC);
 798     Ops[i] = DAG.getSelect(dl, EltVT, Ops[i],
 799                            DAG.getConstant(APInt::getAllOnesValue
 800                                            (EltVT.getSizeInBits()), EltVT),
 801                            DAG.getConstant(0, EltVT));
 802   }
 803   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
 804 }
 805
 806 }
 807
 808 bool SelectionDAG::LegalizeVectors() {
 809   return VectorLegalizer(*this).Run();
 810 }