lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/Analysis/DebugInfo.h"
  51 #include "llvm/Target/TargetData.h"
  52 #include "llvm/Target/TargetInstrInfo.h"
  53 #include "llvm/Target/TargetLowering.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include "FunctionLoweringInfo.h"
  56 using namespace llvm;
  57
  58 unsigned FastISel::getRegForValue(Value *V) {
  59   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  60   // Don't handle non-simple values in FastISel.
  61   if (!RealVT.isSimple())
  62     return 0;
  63
  64   // Ignore illegal types. We must do this before looking up the value
  65   // in ValueMap because Arguments are given virtual registers regardless
  66   // of whether FastISel can handle them.
  67   MVT VT = RealVT.getSimpleVT();
  68   if (!TLI.isTypeLegal(VT)) {
  69     // Promote MVT::i1 to a legal type though, because it's common and easy.
  70     if (VT == MVT::i1)
  71       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
  72     else
  73       return 0;
  74   }
  75
  76   // Look up the value to see if we already have a register for it. We
  77   // cache values defined by Instructions across blocks, and other values
  78   // only locally. This is because Instructions already have the SSA
  79   // def-dominates-use requirement enforced.
  80   if (ValueMap.count(V))
  81     return ValueMap[V];
  82   unsigned Reg = LocalValueMap[V];
  83   if (Reg != 0)
  84     return Reg;
  85
  86   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  87     if (CI->getValue().getActiveBits() <= 64)
  88       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  89   } else if (isa<AllocaInst>(V)) {
  90     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  91   } else if (isa<ConstantPointerNull>(V)) {
  92     // Translate this as an integer zero so that it can be
  93     // local-CSE'd with actual integer zeros.
  94     Reg =
  95       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
  96   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  97     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  98
  99     if (!Reg) {
 100       const APFloat &Flt = CF->getValueAPF();
 101       EVT IntVT = TLI.getPointerTy();
 102
 103       uint64_t x[2];
 104       uint32_t IntBitWidth = IntVT.getSizeInBits();
 105       bool isExact;
 106       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 107                                 APFloat::rmTowardZero, &isExact);
 108       if (isExact) {
 109         APInt IntVal(IntBitWidth, 2, x);
 110
 111         unsigned IntegerReg =
 112           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 113         if (IntegerReg != 0)
 114           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 115       }
 116     }
 117   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 118     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 119     Reg = LocalValueMap[CE];
 120   } else if (isa<UndefValue>(V)) {
 121     Reg = createResultReg(TLI.getRegClassFor(VT));
 122     BuildMI(MBB, DL, TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
 123   }
 124
 125   // If target-independent code couldn't handle the value, give target-specific
 126   // code a try.
 127   if (!Reg && isa<Constant>(V))
 128     Reg = TargetMaterializeConstant(cast<Constant>(V));
 129
 130   // Don't cache constant materializations in the general ValueMap.
 131   // To do so would require tracking what uses they dominate.
 132   if (Reg != 0)
 133     LocalValueMap[V] = Reg;
 134   return Reg;
 135 }
 136
 137 unsigned FastISel::lookUpRegForValue(Value *V) {
 138   // Look up the value to see if we already have a register for it. We
 139   // cache values defined by Instructions across blocks, and other values
 140   // only locally. This is because Instructions already have the SSA
 141   // def-dominatess-use requirement enforced.
 142   if (ValueMap.count(V))
 143     return ValueMap[V];
 144   return LocalValueMap[V];
 145 }
 146
 147 /// UpdateValueMap - Update the value map to include the new mapping for this
 148 /// instruction, or insert an extra copy to get the result in a previous
 149 /// determined register.
 150 /// NOTE: This is only necessary because we might select a block that uses
 151 /// a value before we select the block that defines the value.  It might be
 152 /// possible to fix this by selecting blocks in reverse postorder.
 153 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 154   if (!isa<Instruction>(I)) {
 155     LocalValueMap[I] = Reg;
 156     return Reg;
 157   }
 158
 159   unsigned &AssignedReg = ValueMap[I];
 160   if (AssignedReg == 0)
 161     AssignedReg = Reg;
 162   else if (Reg != AssignedReg) {
 163     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 164     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 165                      Reg, RegClass, RegClass);
 166   }
 167   return AssignedReg;
 168 }
 169
 170 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 171   unsigned IdxN = getRegForValue(Idx);
 172   if (IdxN == 0)
 173     // Unhandled operand. Halt "fast" selection and bail.
 174     return 0;
 175
 176   // If the index is smaller or larger than intptr_t, truncate or extend it.
 177   MVT PtrVT = TLI.getPointerTy();
 178   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 179   if (IdxVT.bitsLT(PtrVT))
 180     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND, IdxN);
 181   else if (IdxVT.bitsGT(PtrVT))
 182     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE, IdxN);
 183   return IdxN;
 184 }
 185
 186 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 187 /// which has an opcode which directly corresponds to the given ISD opcode.
 188 ///
 189 bool FastISel::SelectBinaryOp(User *I, unsigned ISDOpcode) {
 190   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 191   if (VT == MVT::Other || !VT.isSimple())
 192     // Unhandled type. Halt "fast" selection and bail.
 193     return false;
 194
 195   // We only handle legal types. For example, on x86-32 the instruction
 196   // selector contains all of the 64-bit instructions from x86-64,
 197   // under the assumption that i64 won't be used if the target doesn't
 198   // support it.
 199   if (!TLI.isTypeLegal(VT)) {
 200     // MVT::i1 is special. Allow AND, OR, or XOR because they
 201     // don't require additional zeroing, which makes them easy.
 202     if (VT == MVT::i1 &&
 203         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 204          ISDOpcode == ISD::XOR))
 205       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 206     else
 207       return false;
 208   }
 209
 210   unsigned Op0 = getRegForValue(I->getOperand(0));
 211   if (Op0 == 0)
 212     // Unhandled operand. Halt "fast" selection and bail.
 213     return false;
 214
 215   // Check if the second operand is a constant and handle it appropriately.
 216   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 217     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 218                                      ISDOpcode, Op0, CI->getZExtValue());
 219     if (ResultReg != 0) {
 220       // We successfully emitted code for the given LLVM Instruction.
 221       UpdateValueMap(I, ResultReg);
 222       return true;
 223     }
 224   }
 225
 226   // Check if the second operand is a constant float.
 227   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 228     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 229                                      ISDOpcode, Op0, CF);
 230     if (ResultReg != 0) {
 231       // We successfully emitted code for the given LLVM Instruction.
 232       UpdateValueMap(I, ResultReg);
 233       return true;
 234     }
 235   }
 236
 237   unsigned Op1 = getRegForValue(I->getOperand(1));
 238   if (Op1 == 0)
 239     // Unhandled operand. Halt "fast" selection and bail.
 240     return false;
 241
 242   // Now we have both operands in registers. Emit the instruction.
 243   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 244                                    ISDOpcode, Op0, Op1);
 245   if (ResultReg == 0)
 246     // Target-specific code wasn't able to find a machine opcode for
 247     // the given ISD opcode and type. Halt "fast" selection and bail.
 248     return false;
 249
 250   // We successfully emitted code for the given LLVM Instruction.
 251   UpdateValueMap(I, ResultReg);
 252   return true;
 253 }
 254
 255 bool FastISel::SelectGetElementPtr(User *I) {
 256   unsigned N = getRegForValue(I->getOperand(0));
 257   if (N == 0)
 258     // Unhandled operand. Halt "fast" selection and bail.
 259     return false;
 260
 261   const Type *Ty = I->getOperand(0)->getType();
 262   MVT VT = TLI.getPointerTy();
 263   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 264        OI != E; ++OI) {
 265     Value *Idx = *OI;
 266     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 267       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 268       if (Field) {
 269         // N = N + Offset
 270         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 271         // FIXME: This can be optimized by combining the add with a
 272         // subsequent one.
 273         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 274         if (N == 0)
 275           // Unhandled operand. Halt "fast" selection and bail.
 276           return false;
 277       }
 278       Ty = StTy->getElementType(Field);
 279     } else {
 280       Ty = cast<SequentialType>(Ty)->getElementType();
 281
 282       // If this is a constant subscript, handle it quickly.
 283       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 284         if (CI->getZExtValue() == 0) continue;
 285         uint64_t Offs =
 286           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 287         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 288         if (N == 0)
 289           // Unhandled operand. Halt "fast" selection and bail.
 290           return false;
 291         continue;
 292       }
 293
 294       // N = N + Idx * ElementSize;
 295       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 296       unsigned IdxN = getRegForGEPIndex(Idx);
 297       if (IdxN == 0)
 298         // Unhandled operand. Halt "fast" selection and bail.
 299         return false;
 300
 301       if (ElementSize != 1) {
 302         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 303         if (IdxN == 0)
 304           // Unhandled operand. Halt "fast" selection and bail.
 305           return false;
 306       }
 307       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 308       if (N == 0)
 309         // Unhandled operand. Halt "fast" selection and bail.
 310         return false;
 311     }
 312   }
 313
 314   // We successfully emitted code for the given LLVM Instruction.
 315   UpdateValueMap(I, N);
 316   return true;
 317 }
 318
 319 bool FastISel::SelectCall(User *I) {
 320   Function *F = cast<CallInst>(I)->getCalledFunction();
 321   if (!F) return false;
 322
 323   unsigned IID = F->getIntrinsicID();
 324   switch (IID) {
 325   default: break;
 326   case Intrinsic::dbg_declare: {
 327     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 328     if (!DIDescriptor::ValidDebugInfo(DI->getVariable(), CodeGenOpt::None) ||
 329         !MMI->hasDebugInfo())
 330       return true;
 331
 332     Value *Address = DI->getAddress();
 333     if (!Address)
 334       return true;
 335     AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 336     // Don't handle byval struct arguments or VLAs, for example.
 337     if (!AI) break;
 338     DenseMap<const AllocaInst*, int>::iterator SI =
 339       StaticAllocaMap.find(AI);
 340     if (SI == StaticAllocaMap.end()) break; // VLAs.
 341     int FI = SI->second;
 342     if (!DI->getDebugLoc().isUnknown())
 343       MMI->setVariableDbgInfo(DI->getVariable(), FI, DI->getDebugLoc());
 344
 345     // Building the map above is target independent.  Generating DBG_VALUE
 346     // inline is target dependent; do this now.
 347     (void)TargetSelectInstruction(cast<Instruction>(I));
 348     return true;
 349   }
 350   case Intrinsic::dbg_value: {
 351     // This requires target support, but right now X86 is the only Fast target.
 352     DbgValueInst *DI = cast<DbgValueInst>(I);
 353     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
 354     Value *V = DI->getValue();
 355     if (!V) {
 356       // Currently the optimizer can produce this; insert an undef to
 357       // help debugging.  Probably the optimizer should not do this.
 358       BuildMI(MBB, DL, II).addReg(0U).addImm(DI->getOffset()).
 359                                      addMetadata(DI->getVariable());
 360     } else if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 361       BuildMI(MBB, DL, II).addImm(CI->getZExtValue()).addImm(DI->getOffset()).
 362                                      addMetadata(DI->getVariable());
 363     } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 364       BuildMI(MBB, DL, II).addFPImm(CF).addImm(DI->getOffset()).
 365                                      addMetadata(DI->getVariable());
 366     } else if (unsigned Reg = lookUpRegForValue(V)) {
 367       BuildMI(MBB, DL, II).addReg(Reg, RegState::Debug).addImm(DI->getOffset()).
 368                                      addMetadata(DI->getVariable());
 369     } else {
 370       // We can't yet handle anything else here because it would require
 371       // generating code, thus altering codegen because of debug info.
 372       // Insert an undef so we can see what we dropped.
 373       BuildMI(MBB, DL, II).addReg(0U).addImm(DI->getOffset()).
 374                                      addMetadata(DI->getVariable());
 375     }
 376     return true;
 377   }
 378   case Intrinsic::eh_exception: {
 379     EVT VT = TLI.getValueType(I->getType());
 380     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 381     default: break;
 382     case TargetLowering::Expand: {
 383       assert(MBB->isLandingPad() && "Call to eh.exception not in landing pad!");
 384       unsigned Reg = TLI.getExceptionAddressRegister();
 385       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 386       unsigned ResultReg = createResultReg(RC);
 387       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 388                                            Reg, RC, RC);
 389       assert(InsertedCopy && "Can't copy address registers!");
 390       InsertedCopy = InsertedCopy;
 391       UpdateValueMap(I, ResultReg);
 392       return true;
 393     }
 394     }
 395     break;
 396   }
 397   case Intrinsic::eh_selector: {
 398     EVT VT = TLI.getValueType(I->getType());
 399     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 400     default: break;
 401     case TargetLowering::Expand: {
 402       if (MMI) {
 403         if (MBB->isLandingPad())
 404           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 405         else {
 406 #ifndef NDEBUG
 407           CatchInfoLost.insert(cast<CallInst>(I));
 408 #endif
 409           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 410           unsigned Reg = TLI.getExceptionSelectorRegister();
 411           if (Reg) MBB->addLiveIn(Reg);
 412         }
 413
 414         unsigned Reg = TLI.getExceptionSelectorRegister();
 415         EVT SrcVT = TLI.getPointerTy();
 416         const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 417         unsigned ResultReg = createResultReg(RC);
 418         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg, Reg,
 419                                              RC, RC);
 420         assert(InsertedCopy && "Can't copy address registers!");
 421         InsertedCopy = InsertedCopy;
 422
 423         // Cast the register to the type of the selector.
 424         if (SrcVT.bitsGT(MVT::i32))
 425           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 426                                  ResultReg);
 427         else if (SrcVT.bitsLT(MVT::i32))
 428           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 429                                  ISD::SIGN_EXTEND, ResultReg);
 430         if (ResultReg == 0)
 431           // Unhandled operand. Halt "fast" selection and bail.
 432           return false;
 433
 434         UpdateValueMap(I, ResultReg);
 435       } else {
 436         unsigned ResultReg =
 437           getRegForValue(Constant::getNullValue(I->getType()));
 438         UpdateValueMap(I, ResultReg);
 439       }
 440       return true;
 441     }
 442     }
 443     break;
 444   }
 445   }
 446   return false;
 447 }
 448
 449 bool FastISel::SelectCast(User *I, unsigned Opcode) {
 450   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 451   EVT DstVT = TLI.getValueType(I->getType());
 452
 453   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 454       DstVT == MVT::Other || !DstVT.isSimple())
 455     // Unhandled type. Halt "fast" selection and bail.
 456     return false;
 457
 458   // Check if the destination type is legal. Or as a special case,
 459   // it may be i1 if we're doing a truncate because that's
 460   // easy and somewhat common.
 461   if (!TLI.isTypeLegal(DstVT))
 462     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 463       // Unhandled type. Halt "fast" selection and bail.
 464       return false;
 465
 466   // Check if the source operand is legal. Or as a special case,
 467   // it may be i1 if we're doing zero-extension because that's
 468   // easy and somewhat common.
 469   if (!TLI.isTypeLegal(SrcVT))
 470     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 471       // Unhandled type. Halt "fast" selection and bail.
 472       return false;
 473
 474   unsigned InputReg = getRegForValue(I->getOperand(0));
 475   if (!InputReg)
 476     // Unhandled operand.  Halt "fast" selection and bail.
 477     return false;
 478
 479   // If the operand is i1, arrange for the high bits in the register to be zero.
 480   if (SrcVT == MVT::i1) {
 481    SrcVT = TLI.getTypeToTransformTo(I->getContext(), SrcVT);
 482    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 483    if (!InputReg)
 484      return false;
 485   }
 486   // If the result is i1, truncate to the target's type for i1 first.
 487   if (DstVT == MVT::i1)
 488     DstVT = TLI.getTypeToTransformTo(I->getContext(), DstVT);
 489
 490   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 491                                   DstVT.getSimpleVT(),
 492                                   Opcode,
 493                                   InputReg);
 494   if (!ResultReg)
 495     return false;
 496
 497   UpdateValueMap(I, ResultReg);
 498   return true;
 499 }
 500
 501 bool FastISel::SelectBitCast(User *I) {
 502   // If the bitcast doesn't change the type, just use the operand value.
 503   if (I->getType() == I->getOperand(0)->getType()) {
 504     unsigned Reg = getRegForValue(I->getOperand(0));
 505     if (Reg == 0)
 506       return false;
 507     UpdateValueMap(I, Reg);
 508     return true;
 509   }
 510
 511   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 512   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 513   EVT DstVT = TLI.getValueType(I->getType());
 514
 515   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 516       DstVT == MVT::Other || !DstVT.isSimple() ||
 517       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 518     // Unhandled type. Halt "fast" selection and bail.
 519     return false;
 520
 521   unsigned Op0 = getRegForValue(I->getOperand(0));
 522   if (Op0 == 0)
 523     // Unhandled operand. Halt "fast" selection and bail.
 524     return false;
 525
 526   // First, try to perform the bitcast by inserting a reg-reg copy.
 527   unsigned ResultReg = 0;
 528   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 529     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 530     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 531     ResultReg = createResultReg(DstClass);
 532
 533     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 534                                          Op0, DstClass, SrcClass);
 535     if (!InsertedCopy)
 536       ResultReg = 0;
 537   }
 538
 539   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 540   if (!ResultReg)
 541     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 542                            ISD::BIT_CONVERT, Op0);
 543
 544   if (!ResultReg)
 545     return false;
 546
 547   UpdateValueMap(I, ResultReg);
 548   return true;
 549 }
 550
 551 bool
 552 FastISel::SelectInstruction(Instruction *I) {
 553   // First, try doing target-independent selection.
 554   if (SelectOperator(I, I->getOpcode()))
 555     return true;
 556
 557   // Next, try calling the target to attempt to handle the instruction.
 558   if (TargetSelectInstruction(I))
 559     return true;
 560
 561   return false;
 562 }
 563
 564 /// FastEmitBranch - Emit an unconditional branch to the given block,
 565 /// unless it is the immediate (fall-through) successor, and update
 566 /// the CFG.
 567 void
 568 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 569   if (MBB->isLayoutSuccessor(MSucc)) {
 570     // The unconditional fall-through case, which needs no instructions.
 571   } else {
 572     // The unconditional branch case.
 573     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 574   }
 575   MBB->addSuccessor(MSucc);
 576 }
 577
 578 /// SelectFNeg - Emit an FNeg operation.
 579 ///
 580 bool
 581 FastISel::SelectFNeg(User *I) {
 582   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 583   if (OpReg == 0) return false;
 584
 585   // If the target has ISD::FNEG, use it.
 586   EVT VT = TLI.getValueType(I->getType());
 587   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 588                                   ISD::FNEG, OpReg);
 589   if (ResultReg != 0) {
 590     UpdateValueMap(I, ResultReg);
 591     return true;
 592   }
 593
 594   // Bitcast the value to integer, twiddle the sign bit with xor,
 595   // and then bitcast it back to floating-point.
 596   if (VT.getSizeInBits() > 64) return false;
 597   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 598   if (!TLI.isTypeLegal(IntVT))
 599     return false;
 600
 601   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 602                                ISD::BIT_CONVERT, OpReg);
 603   if (IntReg == 0)
 604     return false;
 605
 606   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR, IntReg,
 607                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 608                                        IntVT.getSimpleVT());
 609   if (IntResultReg == 0)
 610     return false;
 611
 612   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 613                          ISD::BIT_CONVERT, IntResultReg);
 614   if (ResultReg == 0)
 615     return false;
 616
 617   UpdateValueMap(I, ResultReg);
 618   return true;
 619 }
 620
 621 bool
 622 FastISel::SelectOperator(User *I, unsigned Opcode) {
 623   switch (Opcode) {
 624   case Instruction::Add:
 625     return SelectBinaryOp(I, ISD::ADD);
 626   case Instruction::FAdd:
 627     return SelectBinaryOp(I, ISD::FADD);
 628   case Instruction::Sub:
 629     return SelectBinaryOp(I, ISD::SUB);
 630   case Instruction::FSub:
 631     // FNeg is currently represented in LLVM IR as a special case of FSub.
 632     if (BinaryOperator::isFNeg(I))
 633       return SelectFNeg(I);
 634     return SelectBinaryOp(I, ISD::FSUB);
 635   case Instruction::Mul:
 636     return SelectBinaryOp(I, ISD::MUL);
 637   case Instruction::FMul:
 638     return SelectBinaryOp(I, ISD::FMUL);
 639   case Instruction::SDiv:
 640     return SelectBinaryOp(I, ISD::SDIV);
 641   case Instruction::UDiv:
 642     return SelectBinaryOp(I, ISD::UDIV);
 643   case Instruction::FDiv:
 644     return SelectBinaryOp(I, ISD::FDIV);
 645   case Instruction::SRem:
 646     return SelectBinaryOp(I, ISD::SREM);
 647   case Instruction::URem:
 648     return SelectBinaryOp(I, ISD::UREM);
 649   case Instruction::FRem:
 650     return SelectBinaryOp(I, ISD::FREM);
 651   case Instruction::Shl:
 652     return SelectBinaryOp(I, ISD::SHL);
 653   case Instruction::LShr:
 654     return SelectBinaryOp(I, ISD::SRL);
 655   case Instruction::AShr:
 656     return SelectBinaryOp(I, ISD::SRA);
 657   case Instruction::And:
 658     return SelectBinaryOp(I, ISD::AND);
 659   case Instruction::Or:
 660     return SelectBinaryOp(I, ISD::OR);
 661   case Instruction::Xor:
 662     return SelectBinaryOp(I, ISD::XOR);
 663
 664   case Instruction::GetElementPtr:
 665     return SelectGetElementPtr(I);
 666
 667   case Instruction::Br: {
 668     BranchInst *BI = cast<BranchInst>(I);
 669
 670     if (BI->isUnconditional()) {
 671       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 672       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 673       FastEmitBranch(MSucc);
 674       return true;
 675     }
 676
 677     // Conditional branches are not handed yet.
 678     // Halt "fast" selection and bail.
 679     return false;
 680   }
 681
 682   case Instruction::Unreachable:
 683     // Nothing to emit.
 684     return true;
 685
 686   case Instruction::PHI:
 687     // PHI nodes are already emitted.
 688     return true;
 689
 690   case Instruction::Alloca:
 691     // FunctionLowering has the static-sized case covered.
 692     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 693       return true;
 694
 695     // Dynamic-sized alloca is not handled yet.
 696     return false;
 697
 698   case Instruction::Call:
 699     return SelectCall(I);
 700
 701   case Instruction::BitCast:
 702     return SelectBitCast(I);
 703
 704   case Instruction::FPToSI:
 705     return SelectCast(I, ISD::FP_TO_SINT);
 706   case Instruction::ZExt:
 707     return SelectCast(I, ISD::ZERO_EXTEND);
 708   case Instruction::SExt:
 709     return SelectCast(I, ISD::SIGN_EXTEND);
 710   case Instruction::Trunc:
 711     return SelectCast(I, ISD::TRUNCATE);
 712   case Instruction::SIToFP:
 713     return SelectCast(I, ISD::SINT_TO_FP);
 714
 715   case Instruction::IntToPtr: // Deliberate fall-through.
 716   case Instruction::PtrToInt: {
 717     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 718     EVT DstVT = TLI.getValueType(I->getType());
 719     if (DstVT.bitsGT(SrcVT))
 720       return SelectCast(I, ISD::ZERO_EXTEND);
 721     if (DstVT.bitsLT(SrcVT))
 722       return SelectCast(I, ISD::TRUNCATE);
 723     unsigned Reg = getRegForValue(I->getOperand(0));
 724     if (Reg == 0) return false;
 725     UpdateValueMap(I, Reg);
 726     return true;
 727   }
 728
 729   default:
 730     // Unhandled instruction. Halt "fast" selection and bail.
 731     return false;
 732   }
 733 }
 734
 735 FastISel::FastISel(MachineFunction &mf,
 736                    MachineModuleInfo *mmi,
 737                    DenseMap<const Value *, unsigned> &vm,
 738                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 739                    DenseMap<const AllocaInst *, int> &am
 740 #ifndef NDEBUG
 741                    , SmallSet<Instruction*, 8> &cil
 742 #endif
 743                    )
 744   : MBB(0),
 745     ValueMap(vm),
 746     MBBMap(bm),
 747     StaticAllocaMap(am),
 748 #ifndef NDEBUG
 749     CatchInfoLost(cil),
 750 #endif
 751     MF(mf),
 752     MMI(mmi),
 753     MRI(MF.getRegInfo()),
 754     MFI(*MF.getFrameInfo()),
 755     MCP(*MF.getConstantPool()),
 756     TM(MF.getTarget()),
 757     TD(*TM.getTargetData()),
 758     TII(*TM.getInstrInfo()),
 759     TLI(*TM.getTargetLowering()) {
 760 }
 761
 762 FastISel::~FastISel() {}
 763
 764 unsigned FastISel::FastEmit_(MVT, MVT,
 765                              unsigned) {
 766   return 0;
 767 }
 768
 769 unsigned FastISel::FastEmit_r(MVT, MVT,
 770                               unsigned, unsigned /*Op0*/) {
 771   return 0;
 772 }
 773
 774 unsigned FastISel::FastEmit_rr(MVT, MVT,
 775                                unsigned, unsigned /*Op0*/,
 776                                unsigned /*Op0*/) {
 777   return 0;
 778 }
 779
 780 unsigned FastISel::FastEmit_i(MVT, MVT, unsigned, uint64_t /*Imm*/) {
 781   return 0;
 782 }
 783
 784 unsigned FastISel::FastEmit_f(MVT, MVT,
 785                               unsigned, ConstantFP * /*FPImm*/) {
 786   return 0;
 787 }
 788
 789 unsigned FastISel::FastEmit_ri(MVT, MVT,
 790                                unsigned, unsigned /*Op0*/,
 791                                uint64_t /*Imm*/) {
 792   return 0;
 793 }
 794
 795 unsigned FastISel::FastEmit_rf(MVT, MVT,
 796                                unsigned, unsigned /*Op0*/,
 797                                ConstantFP * /*FPImm*/) {
 798   return 0;
 799 }
 800
 801 unsigned FastISel::FastEmit_rri(MVT, MVT,
 802                                 unsigned,
 803                                 unsigned /*Op0*/, unsigned /*Op1*/,
 804                                 uint64_t /*Imm*/) {
 805   return 0;
 806 }
 807
 808 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 809 /// to emit an instruction with an immediate operand using FastEmit_ri.
 810 /// If that fails, it materializes the immediate into a register and try
 811 /// FastEmit_rr instead.
 812 unsigned FastISel::FastEmit_ri_(MVT VT, unsigned Opcode,
 813                                 unsigned Op0, uint64_t Imm,
 814                                 MVT ImmType) {
 815   // First check if immediate type is legal. If not, we can't use the ri form.
 816   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 817   if (ResultReg != 0)
 818     return ResultReg;
 819   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 820   if (MaterialReg == 0)
 821     return 0;
 822   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 823 }
 824
 825 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 826 /// to emit an instruction with a floating-point immediate operand using
 827 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 828 /// and try FastEmit_rr instead.
 829 unsigned FastISel::FastEmit_rf_(MVT VT, unsigned Opcode,
 830                                 unsigned Op0, ConstantFP *FPImm,
 831                                 MVT ImmType) {
 832   // First check if immediate type is legal. If not, we can't use the rf form.
 833   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 834   if (ResultReg != 0)
 835     return ResultReg;
 836
 837   // Materialize the constant in a register.
 838   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 839   if (MaterialReg == 0) {
 840     // If the target doesn't have a way to directly enter a floating-point
 841     // value into a register, use an alternate approach.
 842     // TODO: The current approach only supports floating-point constants
 843     // that can be constructed by conversion from integer values. This should
 844     // be replaced by code that creates a load from a constant-pool entry,
 845     // which will require some target-specific work.
 846     const APFloat &Flt = FPImm->getValueAPF();
 847     EVT IntVT = TLI.getPointerTy();
 848
 849     uint64_t x[2];
 850     uint32_t IntBitWidth = IntVT.getSizeInBits();
 851     bool isExact;
 852     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 853                              APFloat::rmTowardZero, &isExact);
 854     if (!isExact)
 855       return 0;
 856     APInt IntVal(IntBitWidth, 2, x);
 857
 858     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 859                                      ISD::Constant, IntVal.getZExtValue());
 860     if (IntegerReg == 0)
 861       return 0;
 862     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 863                              ISD::SINT_TO_FP, IntegerReg);
 864     if (MaterialReg == 0)
 865       return 0;
 866   }
 867   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 868 }
 869
 870 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 871   return MRI.createVirtualRegister(RC);
 872 }
 873
 874 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 875                                  const TargetRegisterClass* RC) {
 876   unsigned ResultReg = createResultReg(RC);
 877   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 878
 879   BuildMI(MBB, DL, II, ResultReg);
 880   return ResultReg;
 881 }
 882
 883 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 884                                   const TargetRegisterClass *RC,
 885                                   unsigned Op0) {
 886   unsigned ResultReg = createResultReg(RC);
 887   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 888
 889   if (II.getNumDefs() >= 1)
 890     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 891   else {
 892     BuildMI(MBB, DL, II).addReg(Op0);
 893     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 894                                          II.ImplicitDefs[0], RC, RC);
 895     if (!InsertedCopy)
 896       ResultReg = 0;
 897   }
 898
 899   return ResultReg;
 900 }
 901
 902 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 903                                    const TargetRegisterClass *RC,
 904                                    unsigned Op0, unsigned Op1) {
 905   unsigned ResultReg = createResultReg(RC);
 906   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 907
 908   if (II.getNumDefs() >= 1)
 909     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 910   else {
 911     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 912     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 913                                          II.ImplicitDefs[0], RC, RC);
 914     if (!InsertedCopy)
 915       ResultReg = 0;
 916   }
 917   return ResultReg;
 918 }
 919
 920 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 921                                    const TargetRegisterClass *RC,
 922                                    unsigned Op0, uint64_t Imm) {
 923   unsigned ResultReg = createResultReg(RC);
 924   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 925
 926   if (II.getNumDefs() >= 1)
 927     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 928   else {
 929     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 930     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 931                                          II.ImplicitDefs[0], RC, RC);
 932     if (!InsertedCopy)
 933       ResultReg = 0;
 934   }
 935   return ResultReg;
 936 }
 937
 938 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 939                                    const TargetRegisterClass *RC,
 940                                    unsigned Op0, ConstantFP *FPImm) {
 941   unsigned ResultReg = createResultReg(RC);
 942   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 943
 944   if (II.getNumDefs() >= 1)
 945     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 946   else {
 947     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 948     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 949                                          II.ImplicitDefs[0], RC, RC);
 950     if (!InsertedCopy)
 951       ResultReg = 0;
 952   }
 953   return ResultReg;
 954 }
 955
 956 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 957                                     const TargetRegisterClass *RC,
 958                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 959   unsigned ResultReg = createResultReg(RC);
 960   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 961
 962   if (II.getNumDefs() >= 1)
 963     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 964   else {
 965     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 966     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 967                                          II.ImplicitDefs[0], RC, RC);
 968     if (!InsertedCopy)
 969       ResultReg = 0;
 970   }
 971   return ResultReg;
 972 }
 973
 974 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 975                                   const TargetRegisterClass *RC,
 976                                   uint64_t Imm) {
 977   unsigned ResultReg = createResultReg(RC);
 978   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 979
 980   if (II.getNumDefs() >= 1)
 981     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 982   else {
 983     BuildMI(MBB, DL, II).addImm(Imm);
 984     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 985                                          II.ImplicitDefs[0], RC, RC);
 986     if (!InsertedCopy)
 987       ResultReg = 0;
 988   }
 989   return ResultReg;
 990 }
 991
 992 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
 993                                               unsigned Op0, uint32_t Idx) {
 994   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
 995
 996   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 997   const TargetInstrDesc &II = TII.get(TargetOpcode::EXTRACT_SUBREG);
 998
 999   if (II.getNumDefs() >= 1)
1000     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1001   else {
1002     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1003     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1004                                          II.ImplicitDefs[0], RC, RC);
1005     if (!InsertedCopy)
1006       ResultReg = 0;
1007   }
1008   return ResultReg;
1009 }
1010
1011 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1012 /// with all but the least significant bit set to zero.
1013 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op) {
1014   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1015 }