lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/LLVMContext.h"
  47 #include "llvm/CodeGen/FastISel.h"
  48 #include "llvm/CodeGen/MachineInstrBuilder.h"
  49 #include "llvm/CodeGen/MachineModuleInfo.h"
  50 #include "llvm/CodeGen/MachineRegisterInfo.h"
  51 #include "llvm/CodeGen/DwarfWriter.h"
  52 #include "llvm/Analysis/DebugInfo.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "SelectionDAGBuild.h"
  58 using namespace llvm;
  59
  60 unsigned FastISel::getRegForValue(Value *V) {
  61   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  62   // Don't handle non-simple values in FastISel.
  63   if (!RealVT.isSimple())
  64     return 0;
  65
  66   // Ignore illegal types. We must do this before looking up the value
  67   // in ValueMap because Arguments are given virtual registers regardless
  68   // of whether FastISel can handle them.
  69   MVT VT = RealVT.getSimpleVT();
  70   if (!TLI.isTypeLegal(VT)) {
  71     // Promote MVT::i1 to a legal type though, because it's common and easy.
  72     if (VT == MVT::i1)
  73       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
  74     else
  75       return 0;
  76   }
  77
  78   // Look up the value to see if we already have a register for it. We
  79   // cache values defined by Instructions across blocks, and other values
  80   // only locally. This is because Instructions already have the SSA
  81   // def-dominatess-use requirement enforced.
  82   if (ValueMap.count(V))
  83     return ValueMap[V];
  84   unsigned Reg = LocalValueMap[V];
  85   if (Reg != 0)
  86     return Reg;
  87
  88   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  89     if (CI->getValue().getActiveBits() <= 64)
  90       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  91   } else if (isa<AllocaInst>(V)) {
  92     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  93   } else if (isa<ConstantPointerNull>(V)) {
  94     // Translate this as an integer zero so that it can be
  95     // local-CSE'd with actual integer zeros.
  96     Reg =
  97       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
  98   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  99     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
 100
 101     if (!Reg) {
 102       const APFloat &Flt = CF->getValueAPF();
 103       EVT IntVT = TLI.getPointerTy();
 104
 105       uint64_t x[2];
 106       uint32_t IntBitWidth = IntVT.getSizeInBits();
 107       bool isExact;
 108       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 109                                 APFloat::rmTowardZero, &isExact);
 110       if (isExact) {
 111         APInt IntVal(IntBitWidth, 2, x);
 112
 113         unsigned IntegerReg =
 114           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 115         if (IntegerReg != 0)
 116           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 117       }
 118     }
 119   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 120     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 121     Reg = LocalValueMap[CE];
 122   } else if (isa<UndefValue>(V)) {
 123     Reg = createResultReg(TLI.getRegClassFor(VT));
 124     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 125   }
 126
 127   // If target-independent code couldn't handle the value, give target-specific
 128   // code a try.
 129   if (!Reg && isa<Constant>(V))
 130     Reg = TargetMaterializeConstant(cast<Constant>(V));
 131
 132   // Don't cache constant materializations in the general ValueMap.
 133   // To do so would require tracking what uses they dominate.
 134   if (Reg != 0)
 135     LocalValueMap[V] = Reg;
 136   return Reg;
 137 }
 138
 139 unsigned FastISel::lookUpRegForValue(Value *V) {
 140   // Look up the value to see if we already have a register for it. We
 141   // cache values defined by Instructions across blocks, and other values
 142   // only locally. This is because Instructions already have the SSA
 143   // def-dominatess-use requirement enforced.
 144   if (ValueMap.count(V))
 145     return ValueMap[V];
 146   return LocalValueMap[V];
 147 }
 148
 149 /// UpdateValueMap - Update the value map to include the new mapping for this
 150 /// instruction, or insert an extra copy to get the result in a previous
 151 /// determined register.
 152 /// NOTE: This is only necessary because we might select a block that uses
 153 /// a value before we select the block that defines the value.  It might be
 154 /// possible to fix this by selecting blocks in reverse postorder.
 155 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 156   if (!isa<Instruction>(I)) {
 157     LocalValueMap[I] = Reg;
 158     return Reg;
 159   }
 160
 161   unsigned &AssignedReg = ValueMap[I];
 162   if (AssignedReg == 0)
 163     AssignedReg = Reg;
 164   else if (Reg != AssignedReg) {
 165     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 166     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 167                      Reg, RegClass, RegClass);
 168   }
 169   return AssignedReg;
 170 }
 171
 172 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 173   unsigned IdxN = getRegForValue(Idx);
 174   if (IdxN == 0)
 175     // Unhandled operand. Halt "fast" selection and bail.
 176     return 0;
 177
 178   // If the index is smaller or larger than intptr_t, truncate or extend it.
 179   MVT PtrVT = TLI.getPointerTy();
 180   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 181   if (IdxVT.bitsLT(PtrVT))
 182     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND, IdxN);
 183   else if (IdxVT.bitsGT(PtrVT))
 184     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE, IdxN);
 185   return IdxN;
 186 }
 187
 188 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 189 /// which has an opcode which directly corresponds to the given ISD opcode.
 190 ///
 191 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 192   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 193   if (VT == MVT::Other || !VT.isSimple())
 194     // Unhandled type. Halt "fast" selection and bail.
 195     return false;
 196
 197   // We only handle legal types. For example, on x86-32 the instruction
 198   // selector contains all of the 64-bit instructions from x86-64,
 199   // under the assumption that i64 won't be used if the target doesn't
 200   // support it.
 201   if (!TLI.isTypeLegal(VT)) {
 202     // MVT::i1 is special. Allow AND, OR, or XOR because they
 203     // don't require additional zeroing, which makes them easy.
 204     if (VT == MVT::i1 &&
 205         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 206          ISDOpcode == ISD::XOR))
 207       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 208     else
 209       return false;
 210   }
 211
 212   unsigned Op0 = getRegForValue(I->getOperand(0));
 213   if (Op0 == 0)
 214     // Unhandled operand. Halt "fast" selection and bail.
 215     return false;
 216
 217   // Check if the second operand is a constant and handle it appropriately.
 218   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 219     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 220                                      ISDOpcode, Op0, CI->getZExtValue());
 221     if (ResultReg != 0) {
 222       // We successfully emitted code for the given LLVM Instruction.
 223       UpdateValueMap(I, ResultReg);
 224       return true;
 225     }
 226   }
 227
 228   // Check if the second operand is a constant float.
 229   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 230     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 231                                      ISDOpcode, Op0, CF);
 232     if (ResultReg != 0) {
 233       // We successfully emitted code for the given LLVM Instruction.
 234       UpdateValueMap(I, ResultReg);
 235       return true;
 236     }
 237   }
 238
 239   unsigned Op1 = getRegForValue(I->getOperand(1));
 240   if (Op1 == 0)
 241     // Unhandled operand. Halt "fast" selection and bail.
 242     return false;
 243
 244   // Now we have both operands in registers. Emit the instruction.
 245   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 246                                    ISDOpcode, Op0, Op1);
 247   if (ResultReg == 0)
 248     // Target-specific code wasn't able to find a machine opcode for
 249     // the given ISD opcode and type. Halt "fast" selection and bail.
 250     return false;
 251
 252   // We successfully emitted code for the given LLVM Instruction.
 253   UpdateValueMap(I, ResultReg);
 254   return true;
 255 }
 256
 257 bool FastISel::SelectGetElementPtr(User *I) {
 258   unsigned N = getRegForValue(I->getOperand(0));
 259   if (N == 0)
 260     // Unhandled operand. Halt "fast" selection and bail.
 261     return false;
 262
 263   const Type *Ty = I->getOperand(0)->getType();
 264   MVT VT = TLI.getPointerTy();
 265   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 266        OI != E; ++OI) {
 267     Value *Idx = *OI;
 268     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 269       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 270       if (Field) {
 271         // N = N + Offset
 272         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 273         // FIXME: This can be optimized by combining the add with a
 274         // subsequent one.
 275         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 276         if (N == 0)
 277           // Unhandled operand. Halt "fast" selection and bail.
 278           return false;
 279       }
 280       Ty = StTy->getElementType(Field);
 281     } else {
 282       Ty = cast<SequentialType>(Ty)->getElementType();
 283
 284       // If this is a constant subscript, handle it quickly.
 285       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 286         if (CI->getZExtValue() == 0) continue;
 287         uint64_t Offs =
 288           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 289         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 290         if (N == 0)
 291           // Unhandled operand. Halt "fast" selection and bail.
 292           return false;
 293         continue;
 294       }
 295
 296       // N = N + Idx * ElementSize;
 297       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 298       unsigned IdxN = getRegForGEPIndex(Idx);
 299       if (IdxN == 0)
 300         // Unhandled operand. Halt "fast" selection and bail.
 301         return false;
 302
 303       if (ElementSize != 1) {
 304         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 305         if (IdxN == 0)
 306           // Unhandled operand. Halt "fast" selection and bail.
 307           return false;
 308       }
 309       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 310       if (N == 0)
 311         // Unhandled operand. Halt "fast" selection and bail.
 312         return false;
 313     }
 314   }
 315
 316   // We successfully emitted code for the given LLVM Instruction.
 317   UpdateValueMap(I, N);
 318   return true;
 319 }
 320
 321 bool FastISel::SelectCall(User *I) {
 322   Function *F = cast<CallInst>(I)->getCalledFunction();
 323   if (!F) return false;
 324
 325   unsigned IID = F->getIntrinsicID();
 326   switch (IID) {
 327   default: break;
 328   case Intrinsic::dbg_stoppoint: {
 329     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 330     if (isValidDebugInfoIntrinsic(*SPI, CodeGenOpt::None))
 331       setCurDebugLoc(ExtractDebugLocation(*SPI, MF.getDebugLocInfo()));
 332     return true;
 333   }
 334   case Intrinsic::dbg_region_start: {
 335     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 336     if (isValidDebugInfoIntrinsic(*RSI, CodeGenOpt::None) && DW
 337         && DW->ShouldEmitDwarfDebug()) {
 338       unsigned ID =
 339         DW->RecordRegionStart(RSI->getContext());
 340       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 341       BuildMI(MBB, DL, II).addImm(ID);
 342     }
 343     return true;
 344   }
 345   case Intrinsic::dbg_region_end: {
 346     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 347     if (isValidDebugInfoIntrinsic(*REI, CodeGenOpt::None) && DW
 348         && DW->ShouldEmitDwarfDebug()) {
 349      unsigned ID = 0;
 350      DISubprogram Subprogram(REI->getContext());
 351      const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 352      ID =  DW->RecordRegionEnd(REI->getContext());
 353      BuildMI(MBB, DL, II).addImm(ID);
 354     }
 355     return true;
 356   }
 357   case Intrinsic::dbg_func_start: {
 358     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 359     if (!isValidDebugInfoIntrinsic(*FSI, CodeGenOpt::None) || !DW
 360         || !DW->ShouldEmitDwarfDebug())
 361       return true;
 362
 363     // This is a beginning of a new function.
 364     MF.setDefaultDebugLoc(ExtractDebugLocation(*FSI, MF.getDebugLocInfo()));
 365
 366     // llvm.dbg.func_start also defines beginning of function scope.
 367     DW->RecordRegionStart(FSI->getSubprogram());
 368     return true;
 369   }
 370   case Intrinsic::dbg_declare: {
 371     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 372     if (!isValidDebugInfoIntrinsic(*DI, CodeGenOpt::None) || !DW
 373         || !DW->ShouldEmitDwarfDebug())
 374       return true;
 375
 376     Value *Address = DI->getAddress();
 377     if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 378       Address = BCI->getOperand(0);
 379     AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 380     // Don't handle byval struct arguments or VLAs, for example.
 381     if (!AI) break;
 382     DenseMap<const AllocaInst*, int>::iterator SI =
 383       StaticAllocaMap.find(AI);
 384     if (SI == StaticAllocaMap.end()) break; // VLAs.
 385     int FI = SI->second;
 386     if (MMI) {
 387       MetadataContext &TheMetadata =
 388         DI->getParent()->getContext().getMetadata();
 389       unsigned MDDbgKind = TheMetadata.getMDKind("dbg");
 390       MDNode *Dbg = TheMetadata.getMD(MDDbgKind, DI);
 391       MMI->setVariableDbgInfo(DI->getVariable(), FI, Dbg);
 392     }
 393 #ifndef ATTACH_DEBUG_INFO_TO_AN_INSN
 394     DW->RecordVariable(DI->getVariable(), FI);
 395 #endif
 396     return true;
 397   }
 398   case Intrinsic::eh_exception: {
 399     EVT VT = TLI.getValueType(I->getType());
 400     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 401     default: break;
 402     case TargetLowering::Expand: {
 403       assert(MBB->isLandingPad() && "Call to eh.exception not in landing pad!");
 404       unsigned Reg = TLI.getExceptionAddressRegister();
 405       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 406       unsigned ResultReg = createResultReg(RC);
 407       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 408                                            Reg, RC, RC);
 409       assert(InsertedCopy && "Can't copy address registers!");
 410       InsertedCopy = InsertedCopy;
 411       UpdateValueMap(I, ResultReg);
 412       return true;
 413     }
 414     }
 415     break;
 416   }
 417   case Intrinsic::eh_selector: {
 418     EVT VT = TLI.getValueType(I->getType());
 419     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 420     default: break;
 421     case TargetLowering::Expand: {
 422       if (MMI) {
 423         if (MBB->isLandingPad())
 424           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 425         else {
 426 #ifndef NDEBUG
 427           CatchInfoLost.insert(cast<CallInst>(I));
 428 #endif
 429           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 430           unsigned Reg = TLI.getExceptionSelectorRegister();
 431           if (Reg) MBB->addLiveIn(Reg);
 432         }
 433
 434         unsigned Reg = TLI.getExceptionSelectorRegister();
 435         EVT SrcVT = TLI.getPointerTy();
 436         const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 437         unsigned ResultReg = createResultReg(RC);
 438         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg, Reg,
 439                                              RC, RC);
 440         assert(InsertedCopy && "Can't copy address registers!");
 441         InsertedCopy = InsertedCopy;
 442
 443         // Cast the register to the type of the selector.
 444         if (SrcVT.bitsGT(MVT::i32))
 445           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 446                                  ResultReg);
 447         else if (SrcVT.bitsLT(MVT::i32))
 448           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 449                                  ISD::SIGN_EXTEND, ResultReg);
 450         if (ResultReg == 0)
 451           // Unhandled operand. Halt "fast" selection and bail.
 452           return false;
 453
 454         UpdateValueMap(I, ResultReg);
 455       } else {
 456         unsigned ResultReg =
 457           getRegForValue(Constant::getNullValue(I->getType()));
 458         UpdateValueMap(I, ResultReg);
 459       }
 460       return true;
 461     }
 462     }
 463     break;
 464   }
 465   }
 466   return false;
 467 }
 468
 469 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 470   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 471   EVT DstVT = TLI.getValueType(I->getType());
 472
 473   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 474       DstVT == MVT::Other || !DstVT.isSimple())
 475     // Unhandled type. Halt "fast" selection and bail.
 476     return false;
 477
 478   // Check if the destination type is legal. Or as a special case,
 479   // it may be i1 if we're doing a truncate because that's
 480   // easy and somewhat common.
 481   if (!TLI.isTypeLegal(DstVT))
 482     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 483       // Unhandled type. Halt "fast" selection and bail.
 484       return false;
 485
 486   // Check if the source operand is legal. Or as a special case,
 487   // it may be i1 if we're doing zero-extension because that's
 488   // easy and somewhat common.
 489   if (!TLI.isTypeLegal(SrcVT))
 490     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 491       // Unhandled type. Halt "fast" selection and bail.
 492       return false;
 493
 494   unsigned InputReg = getRegForValue(I->getOperand(0));
 495   if (!InputReg)
 496     // Unhandled operand.  Halt "fast" selection and bail.
 497     return false;
 498
 499   // If the operand is i1, arrange for the high bits in the register to be zero.
 500   if (SrcVT == MVT::i1) {
 501    SrcVT = TLI.getTypeToTransformTo(I->getContext(), SrcVT);
 502    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 503    if (!InputReg)
 504      return false;
 505   }
 506   // If the result is i1, truncate to the target's type for i1 first.
 507   if (DstVT == MVT::i1)
 508     DstVT = TLI.getTypeToTransformTo(I->getContext(), DstVT);
 509
 510   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 511                                   DstVT.getSimpleVT(),
 512                                   Opcode,
 513                                   InputReg);
 514   if (!ResultReg)
 515     return false;
 516
 517   UpdateValueMap(I, ResultReg);
 518   return true;
 519 }
 520
 521 bool FastISel::SelectBitCast(User *I) {
 522   // If the bitcast doesn't change the type, just use the operand value.
 523   if (I->getType() == I->getOperand(0)->getType()) {
 524     unsigned Reg = getRegForValue(I->getOperand(0));
 525     if (Reg == 0)
 526       return false;
 527     UpdateValueMap(I, Reg);
 528     return true;
 529   }
 530
 531   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 532   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 533   EVT DstVT = TLI.getValueType(I->getType());
 534
 535   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 536       DstVT == MVT::Other || !DstVT.isSimple() ||
 537       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 538     // Unhandled type. Halt "fast" selection and bail.
 539     return false;
 540
 541   unsigned Op0 = getRegForValue(I->getOperand(0));
 542   if (Op0 == 0)
 543     // Unhandled operand. Halt "fast" selection and bail.
 544     return false;
 545
 546   // First, try to perform the bitcast by inserting a reg-reg copy.
 547   unsigned ResultReg = 0;
 548   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 549     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 550     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 551     ResultReg = createResultReg(DstClass);
 552
 553     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 554                                          Op0, DstClass, SrcClass);
 555     if (!InsertedCopy)
 556       ResultReg = 0;
 557   }
 558
 559   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 560   if (!ResultReg)
 561     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 562                            ISD::BIT_CONVERT, Op0);
 563
 564   if (!ResultReg)
 565     return false;
 566
 567   UpdateValueMap(I, ResultReg);
 568   return true;
 569 }
 570
 571 bool
 572 FastISel::SelectInstruction(Instruction *I) {
 573   return SelectOperator(I, I->getOpcode());
 574 }
 575
 576 /// FastEmitBranch - Emit an unconditional branch to the given block,
 577 /// unless it is the immediate (fall-through) successor, and update
 578 /// the CFG.
 579 void
 580 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 581   MachineFunction::iterator NextMBB =
 582      next(MachineFunction::iterator(MBB));
 583
 584   if (MBB->isLayoutSuccessor(MSucc)) {
 585     // The unconditional fall-through case, which needs no instructions.
 586   } else {
 587     // The unconditional branch case.
 588     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 589   }
 590   MBB->addSuccessor(MSucc);
 591 }
 592
 593 /// SelectFNeg - Emit an FNeg operation.
 594 ///
 595 bool
 596 FastISel::SelectFNeg(User *I) {
 597   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 598   if (OpReg == 0) return false;
 599
 600   // If the target has ISD::FNEG, use it.
 601   EVT VT = TLI.getValueType(I->getType());
 602   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 603                                   ISD::FNEG, OpReg);
 604   if (ResultReg != 0) {
 605     UpdateValueMap(I, ResultReg);
 606     return true;
 607   }
 608
 609   // Bitcast the value to integer, twiddle the sign bit with xor,
 610   // and then bitcast it back to floating-point.
 611   if (VT.getSizeInBits() > 64) return false;
 612   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 613   if (!TLI.isTypeLegal(IntVT))
 614     return false;
 615
 616   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 617                                ISD::BIT_CONVERT, OpReg);
 618   if (IntReg == 0)
 619     return false;
 620
 621   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR, IntReg,
 622                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 623                                        IntVT.getSimpleVT());
 624   if (IntResultReg == 0)
 625     return false;
 626
 627   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 628                          ISD::BIT_CONVERT, IntResultReg);
 629   if (ResultReg == 0)
 630     return false;
 631
 632   UpdateValueMap(I, ResultReg);
 633   return true;
 634 }
 635
 636 bool
 637 FastISel::SelectOperator(User *I, unsigned Opcode) {
 638   switch (Opcode) {
 639   case Instruction::Add:
 640     return SelectBinaryOp(I, ISD::ADD);
 641   case Instruction::FAdd:
 642     return SelectBinaryOp(I, ISD::FADD);
 643   case Instruction::Sub:
 644     return SelectBinaryOp(I, ISD::SUB);
 645   case Instruction::FSub:
 646     // FNeg is currently represented in LLVM IR as a special case of FSub.
 647     if (BinaryOperator::isFNeg(I))
 648       return SelectFNeg(I);
 649     return SelectBinaryOp(I, ISD::FSUB);
 650   case Instruction::Mul:
 651     return SelectBinaryOp(I, ISD::MUL);
 652   case Instruction::FMul:
 653     return SelectBinaryOp(I, ISD::FMUL);
 654   case Instruction::SDiv:
 655     return SelectBinaryOp(I, ISD::SDIV);
 656   case Instruction::UDiv:
 657     return SelectBinaryOp(I, ISD::UDIV);
 658   case Instruction::FDiv:
 659     return SelectBinaryOp(I, ISD::FDIV);
 660   case Instruction::SRem:
 661     return SelectBinaryOp(I, ISD::SREM);
 662   case Instruction::URem:
 663     return SelectBinaryOp(I, ISD::UREM);
 664   case Instruction::FRem:
 665     return SelectBinaryOp(I, ISD::FREM);
 666   case Instruction::Shl:
 667     return SelectBinaryOp(I, ISD::SHL);
 668   case Instruction::LShr:
 669     return SelectBinaryOp(I, ISD::SRL);
 670   case Instruction::AShr:
 671     return SelectBinaryOp(I, ISD::SRA);
 672   case Instruction::And:
 673     return SelectBinaryOp(I, ISD::AND);
 674   case Instruction::Or:
 675     return SelectBinaryOp(I, ISD::OR);
 676   case Instruction::Xor:
 677     return SelectBinaryOp(I, ISD::XOR);
 678
 679   case Instruction::GetElementPtr:
 680     return SelectGetElementPtr(I);
 681
 682   case Instruction::Br: {
 683     BranchInst *BI = cast<BranchInst>(I);
 684
 685     if (BI->isUnconditional()) {
 686       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 687       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 688       FastEmitBranch(MSucc);
 689       return true;
 690     }
 691
 692     // Conditional branches are not handed yet.
 693     // Halt "fast" selection and bail.
 694     return false;
 695   }
 696
 697   case Instruction::Unreachable:
 698     // Nothing to emit.
 699     return true;
 700
 701   case Instruction::PHI:
 702     // PHI nodes are already emitted.
 703     return true;
 704
 705   case Instruction::Alloca:
 706     // FunctionLowering has the static-sized case covered.
 707     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 708       return true;
 709
 710     // Dynamic-sized alloca is not handled yet.
 711     return false;
 712
 713   case Instruction::Call:
 714     return SelectCall(I);
 715
 716   case Instruction::BitCast:
 717     return SelectBitCast(I);
 718
 719   case Instruction::FPToSI:
 720     return SelectCast(I, ISD::FP_TO_SINT);
 721   case Instruction::ZExt:
 722     return SelectCast(I, ISD::ZERO_EXTEND);
 723   case Instruction::SExt:
 724     return SelectCast(I, ISD::SIGN_EXTEND);
 725   case Instruction::Trunc:
 726     return SelectCast(I, ISD::TRUNCATE);
 727   case Instruction::SIToFP:
 728     return SelectCast(I, ISD::SINT_TO_FP);
 729
 730   case Instruction::IntToPtr: // Deliberate fall-through.
 731   case Instruction::PtrToInt: {
 732     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 733     EVT DstVT = TLI.getValueType(I->getType());
 734     if (DstVT.bitsGT(SrcVT))
 735       return SelectCast(I, ISD::ZERO_EXTEND);
 736     if (DstVT.bitsLT(SrcVT))
 737       return SelectCast(I, ISD::TRUNCATE);
 738     unsigned Reg = getRegForValue(I->getOperand(0));
 739     if (Reg == 0) return false;
 740     UpdateValueMap(I, Reg);
 741     return true;
 742   }
 743
 744   default:
 745     // Unhandled instruction. Halt "fast" selection and bail.
 746     return false;
 747   }
 748 }
 749
 750 FastISel::FastISel(MachineFunction &mf,
 751                    MachineModuleInfo *mmi,
 752                    DwarfWriter *dw,
 753                    DenseMap<const Value *, unsigned> &vm,
 754                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 755                    DenseMap<const AllocaInst *, int> &am
 756 #ifndef NDEBUG
 757                    , SmallSet<Instruction*, 8> &cil
 758 #endif
 759                    )
 760   : MBB(0),
 761     ValueMap(vm),
 762     MBBMap(bm),
 763     StaticAllocaMap(am),
 764 #ifndef NDEBUG
 765     CatchInfoLost(cil),
 766 #endif
 767     MF(mf),
 768     MMI(mmi),
 769     DW(dw),
 770     MRI(MF.getRegInfo()),
 771     MFI(*MF.getFrameInfo()),
 772     MCP(*MF.getConstantPool()),
 773     TM(MF.getTarget()),
 774     TD(*TM.getTargetData()),
 775     TII(*TM.getInstrInfo()),
 776     TLI(*TM.getTargetLowering()) {
 777 }
 778
 779 FastISel::~FastISel() {}
 780
 781 unsigned FastISel::FastEmit_(MVT, MVT,
 782                              ISD::NodeType) {
 783   return 0;
 784 }
 785
 786 unsigned FastISel::FastEmit_r(MVT, MVT,
 787                               ISD::NodeType, unsigned /*Op0*/) {
 788   return 0;
 789 }
 790
 791 unsigned FastISel::FastEmit_rr(MVT, MVT,
 792                                ISD::NodeType, unsigned /*Op0*/,
 793                                unsigned /*Op0*/) {
 794   return 0;
 795 }
 796
 797 unsigned FastISel::FastEmit_i(MVT, MVT, ISD::NodeType, uint64_t /*Imm*/) {
 798   return 0;
 799 }
 800
 801 unsigned FastISel::FastEmit_f(MVT, MVT,
 802                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 803   return 0;
 804 }
 805
 806 unsigned FastISel::FastEmit_ri(MVT, MVT,
 807                                ISD::NodeType, unsigned /*Op0*/,
 808                                uint64_t /*Imm*/) {
 809   return 0;
 810 }
 811
 812 unsigned FastISel::FastEmit_rf(MVT, MVT,
 813                                ISD::NodeType, unsigned /*Op0*/,
 814                                ConstantFP * /*FPImm*/) {
 815   return 0;
 816 }
 817
 818 unsigned FastISel::FastEmit_rri(MVT, MVT,
 819                                 ISD::NodeType,
 820                                 unsigned /*Op0*/, unsigned /*Op1*/,
 821                                 uint64_t /*Imm*/) {
 822   return 0;
 823 }
 824
 825 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 826 /// to emit an instruction with an immediate operand using FastEmit_ri.
 827 /// If that fails, it materializes the immediate into a register and try
 828 /// FastEmit_rr instead.
 829 unsigned FastISel::FastEmit_ri_(MVT VT, ISD::NodeType Opcode,
 830                                 unsigned Op0, uint64_t Imm,
 831                                 MVT ImmType) {
 832   // First check if immediate type is legal. If not, we can't use the ri form.
 833   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 834   if (ResultReg != 0)
 835     return ResultReg;
 836   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 837   if (MaterialReg == 0)
 838     return 0;
 839   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 840 }
 841
 842 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 843 /// to emit an instruction with a floating-point immediate operand using
 844 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 845 /// and try FastEmit_rr instead.
 846 unsigned FastISel::FastEmit_rf_(MVT VT, ISD::NodeType Opcode,
 847                                 unsigned Op0, ConstantFP *FPImm,
 848                                 MVT ImmType) {
 849   // First check if immediate type is legal. If not, we can't use the rf form.
 850   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 851   if (ResultReg != 0)
 852     return ResultReg;
 853
 854   // Materialize the constant in a register.
 855   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 856   if (MaterialReg == 0) {
 857     // If the target doesn't have a way to directly enter a floating-point
 858     // value into a register, use an alternate approach.
 859     // TODO: The current approach only supports floating-point constants
 860     // that can be constructed by conversion from integer values. This should
 861     // be replaced by code that creates a load from a constant-pool entry,
 862     // which will require some target-specific work.
 863     const APFloat &Flt = FPImm->getValueAPF();
 864     EVT IntVT = TLI.getPointerTy();
 865
 866     uint64_t x[2];
 867     uint32_t IntBitWidth = IntVT.getSizeInBits();
 868     bool isExact;
 869     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 870                              APFloat::rmTowardZero, &isExact);
 871     if (!isExact)
 872       return 0;
 873     APInt IntVal(IntBitWidth, 2, x);
 874
 875     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 876                                      ISD::Constant, IntVal.getZExtValue());
 877     if (IntegerReg == 0)
 878       return 0;
 879     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 880                              ISD::SINT_TO_FP, IntegerReg);
 881     if (MaterialReg == 0)
 882       return 0;
 883   }
 884   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 885 }
 886
 887 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 888   return MRI.createVirtualRegister(RC);
 889 }
 890
 891 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 892                                  const TargetRegisterClass* RC) {
 893   unsigned ResultReg = createResultReg(RC);
 894   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 895
 896   BuildMI(MBB, DL, II, ResultReg);
 897   return ResultReg;
 898 }
 899
 900 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 901                                   const TargetRegisterClass *RC,
 902                                   unsigned Op0) {
 903   unsigned ResultReg = createResultReg(RC);
 904   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 905
 906   if (II.getNumDefs() >= 1)
 907     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 908   else {
 909     BuildMI(MBB, DL, II).addReg(Op0);
 910     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 911                                          II.ImplicitDefs[0], RC, RC);
 912     if (!InsertedCopy)
 913       ResultReg = 0;
 914   }
 915
 916   return ResultReg;
 917 }
 918
 919 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 920                                    const TargetRegisterClass *RC,
 921                                    unsigned Op0, unsigned Op1) {
 922   unsigned ResultReg = createResultReg(RC);
 923   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 924
 925   if (II.getNumDefs() >= 1)
 926     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 927   else {
 928     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 929     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 930                                          II.ImplicitDefs[0], RC, RC);
 931     if (!InsertedCopy)
 932       ResultReg = 0;
 933   }
 934   return ResultReg;
 935 }
 936
 937 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 938                                    const TargetRegisterClass *RC,
 939                                    unsigned Op0, uint64_t Imm) {
 940   unsigned ResultReg = createResultReg(RC);
 941   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 942
 943   if (II.getNumDefs() >= 1)
 944     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 945   else {
 946     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 947     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 948                                          II.ImplicitDefs[0], RC, RC);
 949     if (!InsertedCopy)
 950       ResultReg = 0;
 951   }
 952   return ResultReg;
 953 }
 954
 955 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 956                                    const TargetRegisterClass *RC,
 957                                    unsigned Op0, ConstantFP *FPImm) {
 958   unsigned ResultReg = createResultReg(RC);
 959   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 960
 961   if (II.getNumDefs() >= 1)
 962     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 963   else {
 964     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 965     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 966                                          II.ImplicitDefs[0], RC, RC);
 967     if (!InsertedCopy)
 968       ResultReg = 0;
 969   }
 970   return ResultReg;
 971 }
 972
 973 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 974                                     const TargetRegisterClass *RC,
 975                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 976   unsigned ResultReg = createResultReg(RC);
 977   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 978
 979   if (II.getNumDefs() >= 1)
 980     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 981   else {
 982     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 983     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 984                                          II.ImplicitDefs[0], RC, RC);
 985     if (!InsertedCopy)
 986       ResultReg = 0;
 987   }
 988   return ResultReg;
 989 }
 990
 991 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 992                                   const TargetRegisterClass *RC,
 993                                   uint64_t Imm) {
 994   unsigned ResultReg = createResultReg(RC);
 995   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 996
 997   if (II.getNumDefs() >= 1)
 998     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 999   else {
1000     BuildMI(MBB, DL, II).addImm(Imm);
1001     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1002                                          II.ImplicitDefs[0], RC, RC);
1003     if (!InsertedCopy)
1004       ResultReg = 0;
1005   }
1006   return ResultReg;
1007 }
1008
1009 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
1010                                               unsigned Op0, uint32_t Idx) {
1011   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
1012
1013   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1014   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
1015
1016   if (II.getNumDefs() >= 1)
1017     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1018   else {
1019     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1020     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1021                                          II.ImplicitDefs[0], RC, RC);
1022     if (!InsertedCopy)
1023       ResultReg = 0;
1024   }
1025   return ResultReg;
1026 }
1027
1028 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1029 /// with all but the least significant bit set to zero.
1030 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op) {
1031   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1032 }