lib/CodeGen/SelectionDAG/FastISel.cpp

   1 //===-- FastISel.cpp - Implementation of the FastISel class ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  48 #include "llvm/CodeGen/MachineInstrBuilder.h"
  49 #include "llvm/CodeGen/MachineModuleInfo.h"
  50 #include "llvm/CodeGen/MachineRegisterInfo.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Analysis/Loads.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "llvm/Support/ErrorHandling.h"
  58 using namespace llvm;
  59
  60 /// startNewBlock - Set the current block to which generated machine
  61 /// instructions will be appended, and clear the local CSE map.
  62 ///
  63 void FastISel::startNewBlock() {
  64   LocalValueMap.clear();
  65
  66   // Start out as null, meaining no local-value instructions have
  67   // been emitted.
  68   LastLocalValue = 0;
  69
  70   // Advance the last local value past any EH_LABEL instructions.
  71   MachineBasicBlock::iterator
  72     I = FuncInfo.MBB->begin(), E = FuncInfo.MBB->end();
  73   while (I != E && I->getOpcode() == TargetOpcode::EH_LABEL) {
  74     LastLocalValue = I;
  75     ++I;
  76   }
  77 }
  78
  79 bool FastISel::hasTrivialKill(const Value *V) const {
  80   // Don't consider constants or arguments to have trivial kills.
  81   const Instruction *I = dyn_cast<Instruction>(V);
  82   if (!I)
  83     return false;
  84
  85   // No-op casts are trivially coalesced by fast-isel.
  86   if (const CastInst *Cast = dyn_cast<CastInst>(I))
  87     if (Cast->isNoopCast(TD.getIntPtrType(Cast->getContext())) &&
  88         !hasTrivialKill(Cast->getOperand(0)))
  89       return false;
  90
  91   // Only instructions with a single use in the same basic block are considered
  92   // to have trivial kills.
  93   return I->hasOneUse() &&
  94          !(I->getOpcode() == Instruction::BitCast ||
  95            I->getOpcode() == Instruction::PtrToInt ||
  96            I->getOpcode() == Instruction::IntToPtr) &&
  97          cast<Instruction>(I->use_begin())->getParent() == I->getParent();
  98 }
  99
 100 unsigned FastISel::getRegForValue(const Value *V) {
 101   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
 102   // Don't handle non-simple values in FastISel.
 103   if (!RealVT.isSimple())
 104     return 0;
 105
 106   // Ignore illegal types. We must do this before looking up the value
 107   // in ValueMap because Arguments are given virtual registers regardless
 108   // of whether FastISel can handle them.
 109   MVT VT = RealVT.getSimpleVT();
 110   if (!TLI.isTypeLegal(VT)) {
 111     // Promote MVT::i1 to a legal type though, because it's common and easy.
 112     if (VT == MVT::i1)
 113       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
 114     else
 115       return 0;
 116   }
 117
 118   // Look up the value to see if we already have a register for it. We
 119   // cache values defined by Instructions across blocks, and other values
 120   // only locally. This is because Instructions already have the SSA
 121   // def-dominates-use requirement enforced.
 122   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 123   if (I != FuncInfo.ValueMap.end()) {
 124     unsigned Reg = I->second;
 125     return Reg;
 126   }
 127   unsigned Reg = LocalValueMap[V];
 128   if (Reg != 0)
 129     return Reg;
 130
 131   // In bottom-up mode, just create the virtual register which will be used
 132   // to hold the value. It will be materialized later.
 133   if (isa<Instruction>(V) &&
 134       (!isa<AllocaInst>(V) ||
 135        !FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(V))))
 136     return FuncInfo.InitializeRegForValue(V);
 137
 138   SavePoint SaveInsertPt = enterLocalValueArea();
 139
 140   // Materialize the value in a register. Emit any instructions in the
 141   // local value area.
 142   Reg = materializeRegForValue(V, VT);
 143
 144   leaveLocalValueArea(SaveInsertPt);
 145
 146   return Reg;
 147 }
 148
 149 /// materializeRegForValue - Helper for getRegForVale. This function is
 150 /// called when the value isn't already available in a register and must
 151 /// be materialized with new instructions.
 152 unsigned FastISel::materializeRegForValue(const Value *V, MVT VT) {
 153   unsigned Reg = 0;
 154
 155   if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 156     if (CI->getValue().getActiveBits() <= 64)
 157       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 158   } else if (isa<AllocaInst>(V)) {
 159     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
 160   } else if (isa<ConstantPointerNull>(V)) {
 161     // Translate this as an integer zero so that it can be
 162     // local-CSE'd with actual integer zeros.
 163     Reg =
 164       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
 165   } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 166     // Try to emit the constant directly.
 167     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
 168
 169     if (!Reg) {
 170       // Try to emit the constant by using an integer constant with a cast.
 171       const APFloat &Flt = CF->getValueAPF();
 172       EVT IntVT = TLI.getPointerTy();
 173
 174       uint64_t x[2];
 175       uint32_t IntBitWidth = IntVT.getSizeInBits();
 176       bool isExact;
 177       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 178                                 APFloat::rmTowardZero, &isExact);
 179       if (isExact) {
 180         APInt IntVal(IntBitWidth, 2, x);
 181
 182         unsigned IntegerReg =
 183           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 184         if (IntegerReg != 0)
 185           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP,
 186                            IntegerReg, /*Kill=*/false);
 187       }
 188     }
 189   } else if (const Operator *Op = dyn_cast<Operator>(V)) {
 190     if (!SelectOperator(Op, Op->getOpcode()))
 191       if (!isa<Instruction>(Op) ||
 192           !TargetSelectInstruction(cast<Instruction>(Op)))
 193         return 0;
 194     Reg = lookUpRegForValue(Op);
 195   } else if (isa<UndefValue>(V)) {
 196     Reg = createResultReg(TLI.getRegClassFor(VT));
 197     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 198             TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
 199   }
 200
 201   // If target-independent code couldn't handle the value, give target-specific
 202   // code a try.
 203   if (!Reg && isa<Constant>(V))
 204     Reg = TargetMaterializeConstant(cast<Constant>(V));
 205
 206   // Don't cache constant materializations in the general ValueMap.
 207   // To do so would require tracking what uses they dominate.
 208   if (Reg != 0) {
 209     LocalValueMap[V] = Reg;
 210     LastLocalValue = MRI.getVRegDef(Reg);
 211   }
 212   return Reg;
 213 }
 214
 215 unsigned FastISel::lookUpRegForValue(const Value *V) {
 216   // Look up the value to see if we already have a register for it. We
 217   // cache values defined by Instructions across blocks, and other values
 218   // only locally. This is because Instructions already have the SSA
 219   // def-dominates-use requirement enforced.
 220   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 221   if (I != FuncInfo.ValueMap.end())
 222     return I->second;
 223   return LocalValueMap[V];
 224 }
 225
 226 /// UpdateValueMap - Update the value map to include the new mapping for this
 227 /// instruction, or insert an extra copy to get the result in a previous
 228 /// determined register.
 229 /// NOTE: This is only necessary because we might select a block that uses
 230 /// a value before we select the block that defines the value.  It might be
 231 /// possible to fix this by selecting blocks in reverse postorder.
 232 unsigned FastISel::UpdateValueMap(const Value *I, unsigned Reg) {
 233   if (!isa<Instruction>(I)) {
 234     LocalValueMap[I] = Reg;
 235     return Reg;
 236   }
 237
 238   unsigned &AssignedReg = FuncInfo.ValueMap[I];
 239   if (AssignedReg == 0)
 240     // Use the new register.
 241     AssignedReg = Reg;
 242   else if (Reg != AssignedReg) {
 243     // Arrange for uses of AssignedReg to be replaced by uses of Reg.
 244     FuncInfo.RegFixups[AssignedReg] = Reg;
 245
 246     AssignedReg = Reg;
 247   }
 248
 249   return AssignedReg;
 250 }
 251
 252 std::pair<unsigned, bool> FastISel::getRegForGEPIndex(const Value *Idx) {
 253   unsigned IdxN = getRegForValue(Idx);
 254   if (IdxN == 0)
 255     // Unhandled operand. Halt "fast" selection and bail.
 256     return std::pair<unsigned, bool>(0, false);
 257
 258   bool IdxNIsKill = hasTrivialKill(Idx);
 259
 260   // If the index is smaller or larger than intptr_t, truncate or extend it.
 261   MVT PtrVT = TLI.getPointerTy();
 262   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 263   if (IdxVT.bitsLT(PtrVT)) {
 264     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND,
 265                       IdxN, IdxNIsKill);
 266     IdxNIsKill = true;
 267   }
 268   else if (IdxVT.bitsGT(PtrVT)) {
 269     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE,
 270                       IdxN, IdxNIsKill);
 271     IdxNIsKill = true;
 272   }
 273   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
 274 }
 275
 276 void FastISel::recomputeInsertPt() {
 277   if (getLastLocalValue()) {
 278     FuncInfo.InsertPt = getLastLocalValue();
 279     ++FuncInfo.InsertPt;
 280   } else
 281     FuncInfo.InsertPt = FuncInfo.MBB->getFirstNonPHI();
 282
 283   // Now skip past any EH_LABELs, which must remain at the beginning.
 284   while (FuncInfo.InsertPt != FuncInfo.MBB->end() &&
 285          FuncInfo.InsertPt->getOpcode() == TargetOpcode::EH_LABEL)
 286     ++FuncInfo.InsertPt;
 287 }
 288
 289 FastISel::SavePoint FastISel::enterLocalValueArea() {
 290   MachineBasicBlock::iterator OldInsertPt = FuncInfo.InsertPt;
 291   recomputeInsertPt();
 292   DL = DebugLoc();
 293   SavePoint SP = { OldInsertPt, DL };
 294   return SP;
 295 }
 296
 297 void FastISel::leaveLocalValueArea(SavePoint OldInsertPt) {
 298   if (FuncInfo.InsertPt != FuncInfo.MBB->begin())
 299     LastLocalValue = llvm::prior(FuncInfo.InsertPt);
 300
 301   // Restore the previous insert position.
 302   FuncInfo.InsertPt = OldInsertPt.InsertPt;
 303   DL = OldInsertPt.DL;
 304 }
 305
 306 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 307 /// which has an opcode which directly corresponds to the given ISD opcode.
 308 ///
 309 bool FastISel::SelectBinaryOp(const User *I, unsigned ISDOpcode) {
 310   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 311   if (VT == MVT::Other || !VT.isSimple())
 312     // Unhandled type. Halt "fast" selection and bail.
 313     return false;
 314
 315   // We only handle legal types. For example, on x86-32 the instruction
 316   // selector contains all of the 64-bit instructions from x86-64,
 317   // under the assumption that i64 won't be used if the target doesn't
 318   // support it.
 319   if (!TLI.isTypeLegal(VT)) {
 320     // MVT::i1 is special. Allow AND, OR, or XOR because they
 321     // don't require additional zeroing, which makes them easy.
 322     if (VT == MVT::i1 &&
 323         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 324          ISDOpcode == ISD::XOR))
 325       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 326     else
 327       return false;
 328   }
 329
 330   unsigned Op0 = getRegForValue(I->getOperand(0));
 331   if (Op0 == 0)
 332     // Unhandled operand. Halt "fast" selection and bail.
 333     return false;
 334
 335   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 336
 337   // Check if the second operand is a constant and handle it appropriately.
 338   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 339     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 340                                      ISDOpcode, Op0, Op0IsKill,
 341                                      CI->getZExtValue());
 342     if (ResultReg != 0) {
 343       // We successfully emitted code for the given LLVM Instruction.
 344       UpdateValueMap(I, ResultReg);
 345       return true;
 346     }
 347   }
 348
 349   // Check if the second operand is a constant float.
 350   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 351     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 352                                      ISDOpcode, Op0, Op0IsKill, CF);
 353     if (ResultReg != 0) {
 354       // We successfully emitted code for the given LLVM Instruction.
 355       UpdateValueMap(I, ResultReg);
 356       return true;
 357     }
 358   }
 359
 360   unsigned Op1 = getRegForValue(I->getOperand(1));
 361   if (Op1 == 0)
 362     // Unhandled operand. Halt "fast" selection and bail.
 363     return false;
 364
 365   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
 366
 367   // Now we have both operands in registers. Emit the instruction.
 368   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 369                                    ISDOpcode,
 370                                    Op0, Op0IsKill,
 371                                    Op1, Op1IsKill);
 372   if (ResultReg == 0)
 373     // Target-specific code wasn't able to find a machine opcode for
 374     // the given ISD opcode and type. Halt "fast" selection and bail.
 375     return false;
 376
 377   // We successfully emitted code for the given LLVM Instruction.
 378   UpdateValueMap(I, ResultReg);
 379   return true;
 380 }
 381
 382 bool FastISel::SelectGetElementPtr(const User *I) {
 383   unsigned N = getRegForValue(I->getOperand(0));
 384   if (N == 0)
 385     // Unhandled operand. Halt "fast" selection and bail.
 386     return false;
 387
 388   bool NIsKill = hasTrivialKill(I->getOperand(0));
 389
 390   const Type *Ty = I->getOperand(0)->getType();
 391   MVT VT = TLI.getPointerTy();
 392   for (GetElementPtrInst::const_op_iterator OI = I->op_begin()+1,
 393        E = I->op_end(); OI != E; ++OI) {
 394     const Value *Idx = *OI;
 395     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 396       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 397       if (Field) {
 398         // N = N + Offset
 399         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 400         // FIXME: This can be optimized by combining the add with a
 401         // subsequent one.
 402         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 403         if (N == 0)
 404           // Unhandled operand. Halt "fast" selection and bail.
 405           return false;
 406         NIsKill = true;
 407       }
 408       Ty = StTy->getElementType(Field);
 409     } else {
 410       Ty = cast<SequentialType>(Ty)->getElementType();
 411
 412       // If this is a constant subscript, handle it quickly.
 413       if (const ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 414         if (CI->isZero()) continue;
 415         uint64_t Offs =
 416           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 417         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 418         if (N == 0)
 419           // Unhandled operand. Halt "fast" selection and bail.
 420           return false;
 421         NIsKill = true;
 422         continue;
 423       }
 424
 425       // N = N + Idx * ElementSize;
 426       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 427       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
 428       unsigned IdxN = Pair.first;
 429       bool IdxNIsKill = Pair.second;
 430       if (IdxN == 0)
 431         // Unhandled operand. Halt "fast" selection and bail.
 432         return false;
 433
 434       if (ElementSize != 1) {
 435         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, IdxNIsKill, ElementSize, VT);
 436         if (IdxN == 0)
 437           // Unhandled operand. Halt "fast" selection and bail.
 438           return false;
 439         IdxNIsKill = true;
 440       }
 441       N = FastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
 442       if (N == 0)
 443         // Unhandled operand. Halt "fast" selection and bail.
 444         return false;
 445     }
 446   }
 447
 448   // We successfully emitted code for the given LLVM Instruction.
 449   UpdateValueMap(I, N);
 450   return true;
 451 }
 452
 453 bool FastISel::SelectCall(const User *I) {
 454   const Function *F = cast<CallInst>(I)->getCalledFunction();
 455   if (!F) return false;
 456
 457   // Handle selected intrinsic function calls.
 458   unsigned IID = F->getIntrinsicID();
 459   switch (IID) {
 460   default: break;
 461   case Intrinsic::dbg_declare: {
 462     const DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 463     if (!DIVariable(DI->getVariable()).Verify() ||
 464         !FuncInfo.MF->getMMI().hasDebugInfo())
 465       return true;
 466
 467     const Value *Address = DI->getAddress();
 468     if (!Address)
 469       return true;
 470     if (isa<UndefValue>(Address))
 471       return true;
 472     const AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 473     // Don't handle byval struct arguments or VLAs, for example.
 474     // Note that if we have a byval struct argument, fast ISel is turned off;
 475     // those are handled in SelectionDAGBuilder.
 476     if (AI) {
 477       DenseMap<const AllocaInst*, int>::iterator SI =
 478         FuncInfo.StaticAllocaMap.find(AI);
 479       if (SI == FuncInfo.StaticAllocaMap.end()) break; // VLAs.
 480       int FI = SI->second;
 481       if (!DI->getDebugLoc().isUnknown())
 482         FuncInfo.MF->getMMI().setVariableDbgInfo(DI->getVariable(),
 483                                                  FI, DI->getDebugLoc());
 484     } else
 485       // Building the map above is target independent.  Generating DBG_VALUE
 486       // inline is target dependent; do this now.
 487       (void)TargetSelectInstruction(cast<Instruction>(I));
 488     return true;
 489   }
 490   case Intrinsic::dbg_value: {
 491     // This form of DBG_VALUE is target-independent.
 492     const DbgValueInst *DI = cast<DbgValueInst>(I);
 493     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
 494     const Value *V = DI->getValue();
 495     if (!V) {
 496       // Currently the optimizer can produce this; insert an undef to
 497       // help debugging.  Probably the optimizer should not do this.
 498       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 499         .addReg(0U).addImm(DI->getOffset())
 500         .addMetadata(DI->getVariable());
 501     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 502       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 503         .addImm(CI->getZExtValue()).addImm(DI->getOffset())
 504         .addMetadata(DI->getVariable());
 505     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 506       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 507         .addFPImm(CF).addImm(DI->getOffset())
 508         .addMetadata(DI->getVariable());
 509     } else if (unsigned Reg = lookUpRegForValue(V)) {
 510       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 511         .addReg(Reg, RegState::Debug).addImm(DI->getOffset())
 512         .addMetadata(DI->getVariable());
 513     } else {
 514       // We can't yet handle anything else here because it would require
 515       // generating code, thus altering codegen because of debug info.
 516       // Insert an undef so we can see what we dropped.
 517       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 518         .addReg(0U).addImm(DI->getOffset())
 519         .addMetadata(DI->getVariable());
 520     }
 521     return true;
 522   }
 523   case Intrinsic::eh_exception: {
 524     EVT VT = TLI.getValueType(I->getType());
 525     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 526     default: break;
 527     case TargetLowering::Expand: {
 528       assert(FuncInfo.MBB->isLandingPad() &&
 529              "Call to eh.exception not in landing pad!");
 530       unsigned Reg = TLI.getExceptionAddressRegister();
 531       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 532       unsigned ResultReg = createResultReg(RC);
 533       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 534               ResultReg).addReg(Reg);
 535       UpdateValueMap(I, ResultReg);
 536       return true;
 537     }
 538     }
 539     break;
 540   }
 541   case Intrinsic::eh_selector: {
 542     EVT VT = TLI.getValueType(I->getType());
 543     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 544     default: break;
 545     case TargetLowering::Expand: {
 546       if (FuncInfo.MBB->isLandingPad())
 547         AddCatchInfo(*cast<CallInst>(I), &FuncInfo.MF->getMMI(), FuncInfo.MBB);
 548       else {
 549 #ifndef NDEBUG
 550         FuncInfo.CatchInfoLost.insert(cast<CallInst>(I));
 551 #endif
 552         // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 553         unsigned Reg = TLI.getExceptionSelectorRegister();
 554         if (Reg) FuncInfo.MBB->addLiveIn(Reg);
 555       }
 556
 557       unsigned Reg = TLI.getExceptionSelectorRegister();
 558       EVT SrcVT = TLI.getPointerTy();
 559       const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 560       unsigned ResultReg = createResultReg(RC);
 561       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 562               ResultReg).addReg(Reg);
 563
 564       bool ResultRegIsKill = hasTrivialKill(I);
 565
 566       // Cast the register to the type of the selector.
 567       if (SrcVT.bitsGT(MVT::i32))
 568         ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 569                                ResultReg, ResultRegIsKill);
 570       else if (SrcVT.bitsLT(MVT::i32))
 571         ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 572                                ISD::SIGN_EXTEND, ResultReg, ResultRegIsKill);
 573       if (ResultReg == 0)
 574         // Unhandled operand. Halt "fast" selection and bail.
 575         return false;
 576
 577       UpdateValueMap(I, ResultReg);
 578
 579       return true;
 580     }
 581     }
 582     break;
 583   }
 584   }
 585
 586   // An arbitrary call. Bail.
 587   return false;
 588 }
 589
 590 bool FastISel::SelectCast(const User *I, unsigned Opcode) {
 591   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 592   EVT DstVT = TLI.getValueType(I->getType());
 593
 594   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 595       DstVT == MVT::Other || !DstVT.isSimple())
 596     // Unhandled type. Halt "fast" selection and bail.
 597     return false;
 598
 599   // Check if the destination type is legal. Or as a special case,
 600   // it may be i1 if we're doing a truncate because that's
 601   // easy and somewhat common.
 602   if (!TLI.isTypeLegal(DstVT))
 603     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 604       // Unhandled type. Halt "fast" selection and bail.
 605       return false;
 606
 607   // Check if the source operand is legal. Or as a special case,
 608   // it may be i1 if we're doing zero-extension because that's
 609   // easy and somewhat common.
 610   if (!TLI.isTypeLegal(SrcVT))
 611     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 612       // Unhandled type. Halt "fast" selection and bail.
 613       return false;
 614
 615   unsigned InputReg = getRegForValue(I->getOperand(0));
 616   if (!InputReg)
 617     // Unhandled operand.  Halt "fast" selection and bail.
 618     return false;
 619
 620   bool InputRegIsKill = hasTrivialKill(I->getOperand(0));
 621
 622   // If the operand is i1, arrange for the high bits in the register to be zero.
 623   if (SrcVT == MVT::i1) {
 624    SrcVT = TLI.getTypeToTransformTo(I->getContext(), SrcVT);
 625    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg, InputRegIsKill);
 626    if (!InputReg)
 627      return false;
 628    InputRegIsKill = true;
 629   }
 630   // If the result is i1, truncate to the target's type for i1 first.
 631   if (DstVT == MVT::i1)
 632     DstVT = TLI.getTypeToTransformTo(I->getContext(), DstVT);
 633
 634   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 635                                   DstVT.getSimpleVT(),
 636                                   Opcode,
 637                                   InputReg, InputRegIsKill);
 638   if (!ResultReg)
 639     return false;
 640
 641   UpdateValueMap(I, ResultReg);
 642   return true;
 643 }
 644
 645 bool FastISel::SelectBitCast(const User *I) {
 646   // If the bitcast doesn't change the type, just use the operand value.
 647   if (I->getType() == I->getOperand(0)->getType()) {
 648     unsigned Reg = getRegForValue(I->getOperand(0));
 649     if (Reg == 0)
 650       return false;
 651     UpdateValueMap(I, Reg);
 652     return true;
 653   }
 654
 655   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 656   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 657   EVT DstVT = TLI.getValueType(I->getType());
 658
 659   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 660       DstVT == MVT::Other || !DstVT.isSimple() ||
 661       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 662     // Unhandled type. Halt "fast" selection and bail.
 663     return false;
 664
 665   unsigned Op0 = getRegForValue(I->getOperand(0));
 666   if (Op0 == 0)
 667     // Unhandled operand. Halt "fast" selection and bail.
 668     return false;
 669
 670   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 671
 672   // First, try to perform the bitcast by inserting a reg-reg copy.
 673   unsigned ResultReg = 0;
 674   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 675     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 676     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 677     // Don't attempt a cross-class copy. It will likely fail.
 678     if (SrcClass == DstClass) {
 679       ResultReg = createResultReg(DstClass);
 680       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 681               ResultReg).addReg(Op0);
 682     }
 683   }
 684
 685   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 686   if (!ResultReg)
 687     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 688                            ISD::BIT_CONVERT, Op0, Op0IsKill);
 689
 690   if (!ResultReg)
 691     return false;
 692
 693   UpdateValueMap(I, ResultReg);
 694   return true;
 695 }
 696
 697 bool
 698 FastISel::SelectInstruction(const Instruction *I) {
 699   // Just before the terminator instruction, insert instructions to
 700   // feed PHI nodes in successor blocks.
 701   if (isa<TerminatorInst>(I))
 702     if (!HandlePHINodesInSuccessorBlocks(I->getParent()))
 703       return false;
 704
 705   DL = I->getDebugLoc();
 706
 707   // First, try doing target-independent selection.
 708   if (SelectOperator(I, I->getOpcode())) {
 709     DL = DebugLoc();
 710     return true;
 711   }
 712
 713   // Next, try calling the target to attempt to handle the instruction.
 714   if (TargetSelectInstruction(I)) {
 715     DL = DebugLoc();
 716     return true;
 717   }
 718
 719   DL = DebugLoc();
 720   return false;
 721 }
 722
 723 /// FastEmitBranch - Emit an unconditional branch to the given block,
 724 /// unless it is the immediate (fall-through) successor, and update
 725 /// the CFG.
 726 void
 727 FastISel::FastEmitBranch(MachineBasicBlock *MSucc, DebugLoc DL) {
 728   if (FuncInfo.MBB->isLayoutSuccessor(MSucc)) {
 729     // The unconditional fall-through case, which needs no instructions.
 730   } else {
 731     // The unconditional branch case.
 732     TII.InsertBranch(*FuncInfo.MBB, MSucc, NULL,
 733                      SmallVector<MachineOperand, 0>(), DL);
 734   }
 735   FuncInfo.MBB->addSuccessor(MSucc);
 736 }
 737
 738 /// SelectFNeg - Emit an FNeg operation.
 739 ///
 740 bool
 741 FastISel::SelectFNeg(const User *I) {
 742   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 743   if (OpReg == 0) return false;
 744
 745   bool OpRegIsKill = hasTrivialKill(I);
 746
 747   // If the target has ISD::FNEG, use it.
 748   EVT VT = TLI.getValueType(I->getType());
 749   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 750                                   ISD::FNEG, OpReg, OpRegIsKill);
 751   if (ResultReg != 0) {
 752     UpdateValueMap(I, ResultReg);
 753     return true;
 754   }
 755
 756   // Bitcast the value to integer, twiddle the sign bit with xor,
 757   // and then bitcast it back to floating-point.
 758   if (VT.getSizeInBits() > 64) return false;
 759   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 760   if (!TLI.isTypeLegal(IntVT))
 761     return false;
 762
 763   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 764                                ISD::BIT_CONVERT, OpReg, OpRegIsKill);
 765   if (IntReg == 0)
 766     return false;
 767
 768   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR,
 769                                        IntReg, /*Kill=*/true,
 770                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 771                                        IntVT.getSimpleVT());
 772   if (IntResultReg == 0)
 773     return false;
 774
 775   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 776                          ISD::BIT_CONVERT, IntResultReg, /*Kill=*/true);
 777   if (ResultReg == 0)
 778     return false;
 779
 780   UpdateValueMap(I, ResultReg);
 781   return true;
 782 }
 783
 784 bool
 785 FastISel::SelectLoad(const User *I) {
 786   LoadInst *LI = const_cast<LoadInst *>(cast<LoadInst>(I));
 787
 788   // For a load from an alloca, make a limited effort to find the value
 789   // already available in a register, avoiding redundant loads.
 790   if (!LI->isVolatile() && isa<AllocaInst>(LI->getPointerOperand())) {
 791     BasicBlock::iterator ScanFrom = LI;
 792     if (const Value *V = FindAvailableLoadedValue(LI->getPointerOperand(),
 793                                                   LI->getParent(), ScanFrom)) {
 794       if (!V->use_empty() &&
 795           (!isa<Instruction>(V) ||
 796            cast<Instruction>(V)->getParent() == LI->getParent() ||
 797            (isa<AllocaInst>(V) &&
 798             FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(V)))) &&
 799           (!isa<Argument>(V) ||
 800            LI->getParent() == &LI->getParent()->getParent()->getEntryBlock())) {
 801       unsigned ResultReg = getRegForValue(V);
 802       if (ResultReg != 0) {
 803         UpdateValueMap(I, ResultReg);
 804         return true;
 805       }
 806       }
 807     }
 808   }
 809
 810   return false;
 811 }
 812
 813 bool
 814 FastISel::SelectOperator(const User *I, unsigned Opcode) {
 815   switch (Opcode) {
 816   case Instruction::Load:
 817     return SelectLoad(I);
 818   case Instruction::Add:
 819     return SelectBinaryOp(I, ISD::ADD);
 820   case Instruction::FAdd:
 821     return SelectBinaryOp(I, ISD::FADD);
 822   case Instruction::Sub:
 823     return SelectBinaryOp(I, ISD::SUB);
 824   case Instruction::FSub:
 825     // FNeg is currently represented in LLVM IR as a special case of FSub.
 826     if (BinaryOperator::isFNeg(I))
 827       return SelectFNeg(I);
 828     return SelectBinaryOp(I, ISD::FSUB);
 829   case Instruction::Mul:
 830     return SelectBinaryOp(I, ISD::MUL);
 831   case Instruction::FMul:
 832     return SelectBinaryOp(I, ISD::FMUL);
 833   case Instruction::SDiv:
 834     return SelectBinaryOp(I, ISD::SDIV);
 835   case Instruction::UDiv:
 836     return SelectBinaryOp(I, ISD::UDIV);
 837   case Instruction::FDiv:
 838     return SelectBinaryOp(I, ISD::FDIV);
 839   case Instruction::SRem:
 840     return SelectBinaryOp(I, ISD::SREM);
 841   case Instruction::URem:
 842     return SelectBinaryOp(I, ISD::UREM);
 843   case Instruction::FRem:
 844     return SelectBinaryOp(I, ISD::FREM);
 845   case Instruction::Shl:
 846     return SelectBinaryOp(I, ISD::SHL);
 847   case Instruction::LShr:
 848     return SelectBinaryOp(I, ISD::SRL);
 849   case Instruction::AShr:
 850     return SelectBinaryOp(I, ISD::SRA);
 851   case Instruction::And:
 852     return SelectBinaryOp(I, ISD::AND);
 853   case Instruction::Or:
 854     return SelectBinaryOp(I, ISD::OR);
 855   case Instruction::Xor:
 856     return SelectBinaryOp(I, ISD::XOR);
 857
 858   case Instruction::GetElementPtr:
 859     return SelectGetElementPtr(I);
 860
 861   case Instruction::Br: {
 862     const BranchInst *BI = cast<BranchInst>(I);
 863
 864     if (BI->isUnconditional()) {
 865       const BasicBlock *LLVMSucc = BI->getSuccessor(0);
 866       MachineBasicBlock *MSucc = FuncInfo.MBBMap[LLVMSucc];
 867       FastEmitBranch(MSucc, BI->getDebugLoc());
 868       return true;
 869     }
 870
 871     // Conditional branches are not handed yet.
 872     // Halt "fast" selection and bail.
 873     return false;
 874   }
 875
 876   case Instruction::Unreachable:
 877     // Nothing to emit.
 878     return true;
 879
 880   case Instruction::Alloca:
 881     // FunctionLowering has the static-sized case covered.
 882     if (FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(I)))
 883       return true;
 884
 885     // Dynamic-sized alloca is not handled yet.
 886     return false;
 887
 888   case Instruction::Call:
 889     return SelectCall(I);
 890
 891   case Instruction::BitCast:
 892     return SelectBitCast(I);
 893
 894   case Instruction::FPToSI:
 895     return SelectCast(I, ISD::FP_TO_SINT);
 896   case Instruction::ZExt:
 897     return SelectCast(I, ISD::ZERO_EXTEND);
 898   case Instruction::SExt:
 899     return SelectCast(I, ISD::SIGN_EXTEND);
 900   case Instruction::Trunc:
 901     return SelectCast(I, ISD::TRUNCATE);
 902   case Instruction::SIToFP:
 903     return SelectCast(I, ISD::SINT_TO_FP);
 904
 905   case Instruction::IntToPtr: // Deliberate fall-through.
 906   case Instruction::PtrToInt: {
 907     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 908     EVT DstVT = TLI.getValueType(I->getType());
 909     if (DstVT.bitsGT(SrcVT))
 910       return SelectCast(I, ISD::ZERO_EXTEND);
 911     if (DstVT.bitsLT(SrcVT))
 912       return SelectCast(I, ISD::TRUNCATE);
 913     unsigned Reg = getRegForValue(I->getOperand(0));
 914     if (Reg == 0) return false;
 915     UpdateValueMap(I, Reg);
 916     return true;
 917   }
 918
 919   case Instruction::PHI:
 920     llvm_unreachable("FastISel shouldn't visit PHI nodes!");
 921
 922   default:
 923     // Unhandled instruction. Halt "fast" selection and bail.
 924     return false;
 925   }
 926 }
 927
 928 FastISel::FastISel(FunctionLoweringInfo &funcInfo)
 929   : FuncInfo(funcInfo),
 930     MRI(FuncInfo.MF->getRegInfo()),
 931     MFI(*FuncInfo.MF->getFrameInfo()),
 932     MCP(*FuncInfo.MF->getConstantPool()),
 933     TM(FuncInfo.MF->getTarget()),
 934     TD(*TM.getTargetData()),
 935     TII(*TM.getInstrInfo()),
 936     TLI(*TM.getTargetLowering()),
 937     TRI(*TM.getRegisterInfo()) {
 938 }
 939
 940 FastISel::~FastISel() {}
 941
 942 unsigned FastISel::FastEmit_(MVT, MVT,
 943                              unsigned) {
 944   return 0;
 945 }
 946
 947 unsigned FastISel::FastEmit_r(MVT, MVT,
 948                               unsigned,
 949                               unsigned /*Op0*/, bool /*Op0IsKill*/) {
 950   return 0;
 951 }
 952
 953 unsigned FastISel::FastEmit_rr(MVT, MVT,
 954                                unsigned,
 955                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 956                                unsigned /*Op1*/, bool /*Op1IsKill*/) {
 957   return 0;
 958 }
 959
 960 unsigned FastISel::FastEmit_i(MVT, MVT, unsigned, uint64_t /*Imm*/) {
 961   return 0;
 962 }
 963
 964 unsigned FastISel::FastEmit_f(MVT, MVT,
 965                               unsigned, const ConstantFP * /*FPImm*/) {
 966   return 0;
 967 }
 968
 969 unsigned FastISel::FastEmit_ri(MVT, MVT,
 970                                unsigned,
 971                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 972                                uint64_t /*Imm*/) {
 973   return 0;
 974 }
 975
 976 unsigned FastISel::FastEmit_rf(MVT, MVT,
 977                                unsigned,
 978                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 979                                const ConstantFP * /*FPImm*/) {
 980   return 0;
 981 }
 982
 983 unsigned FastISel::FastEmit_rri(MVT, MVT,
 984                                 unsigned,
 985                                 unsigned /*Op0*/, bool /*Op0IsKill*/,
 986                                 unsigned /*Op1*/, bool /*Op1IsKill*/,
 987                                 uint64_t /*Imm*/) {
 988   return 0;
 989 }
 990
 991 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 992 /// to emit an instruction with an immediate operand using FastEmit_ri.
 993 /// If that fails, it materializes the immediate into a register and try
 994 /// FastEmit_rr instead.
 995 unsigned FastISel::FastEmit_ri_(MVT VT, unsigned Opcode,
 996                                 unsigned Op0, bool Op0IsKill,
 997                                 uint64_t Imm, MVT ImmType) {
 998   // First check if immediate type is legal. If not, we can't use the ri form.
 999   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Op0IsKill, Imm);
1000   if (ResultReg != 0)
1001     return ResultReg;
1002   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
1003   if (MaterialReg == 0)
1004     return 0;
1005   return FastEmit_rr(VT, VT, Opcode,
1006                      Op0, Op0IsKill,
1007                      MaterialReg, /*Kill=*/true);
1008 }
1009
1010 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
1011 /// to emit an instruction with a floating-point immediate operand using
1012 /// FastEmit_rf. If that fails, it materializes the immediate into a register
1013 /// and try FastEmit_rr instead.
1014 unsigned FastISel::FastEmit_rf_(MVT VT, unsigned Opcode,
1015                                 unsigned Op0, bool Op0IsKill,
1016                                 const ConstantFP *FPImm, MVT ImmType) {
1017   // First check if immediate type is legal. If not, we can't use the rf form.
1018   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, Op0IsKill, FPImm);
1019   if (ResultReg != 0)
1020     return ResultReg;
1021
1022   // Materialize the constant in a register.
1023   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
1024   if (MaterialReg == 0) {
1025     // If the target doesn't have a way to directly enter a floating-point
1026     // value into a register, use an alternate approach.
1027     // TODO: The current approach only supports floating-point constants
1028     // that can be constructed by conversion from integer values. This should
1029     // be replaced by code that creates a load from a constant-pool entry,
1030     // which will require some target-specific work.
1031     const APFloat &Flt = FPImm->getValueAPF();
1032     EVT IntVT = TLI.getPointerTy();
1033
1034     uint64_t x[2];
1035     uint32_t IntBitWidth = IntVT.getSizeInBits();
1036     bool isExact;
1037     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
1038                              APFloat::rmTowardZero, &isExact);
1039     if (!isExact)
1040       return 0;
1041     APInt IntVal(IntBitWidth, 2, x);
1042
1043     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
1044                                      ISD::Constant, IntVal.getZExtValue());
1045     if (IntegerReg == 0)
1046       return 0;
1047     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
1048                              ISD::SINT_TO_FP, IntegerReg, /*Kill=*/true);
1049     if (MaterialReg == 0)
1050       return 0;
1051   }
1052   return FastEmit_rr(VT, VT, Opcode,
1053                      Op0, Op0IsKill,
1054                      MaterialReg, /*Kill=*/true);
1055 }
1056
1057 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
1058   return MRI.createVirtualRegister(RC);
1059 }
1060
1061 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
1062                                  const TargetRegisterClass* RC) {
1063   unsigned ResultReg = createResultReg(RC);
1064   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1065
1066   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg);
1067   return ResultReg;
1068 }
1069
1070 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
1071                                   const TargetRegisterClass *RC,
1072                                   unsigned Op0, bool Op0IsKill) {
1073   unsigned ResultReg = createResultReg(RC);
1074   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1075
1076   if (II.getNumDefs() >= 1)
1077     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1078       .addReg(Op0, Op0IsKill * RegState::Kill);
1079   else {
1080     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1081       .addReg(Op0, Op0IsKill * RegState::Kill);
1082     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1083             ResultReg).addReg(II.ImplicitDefs[0]);
1084   }
1085
1086   return ResultReg;
1087 }
1088
1089 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
1090                                    const TargetRegisterClass *RC,
1091                                    unsigned Op0, bool Op0IsKill,
1092                                    unsigned Op1, bool Op1IsKill) {
1093   unsigned ResultReg = createResultReg(RC);
1094   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1095
1096   if (II.getNumDefs() >= 1)
1097     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1098       .addReg(Op0, Op0IsKill * RegState::Kill)
1099       .addReg(Op1, Op1IsKill * RegState::Kill);
1100   else {
1101     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1102       .addReg(Op0, Op0IsKill * RegState::Kill)
1103       .addReg(Op1, Op1IsKill * RegState::Kill);
1104     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1105             ResultReg).addReg(II.ImplicitDefs[0]);
1106   }
1107   return ResultReg;
1108 }
1109
1110 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
1111                                    const TargetRegisterClass *RC,
1112                                    unsigned Op0, bool Op0IsKill,
1113                                    uint64_t Imm) {
1114   unsigned ResultReg = createResultReg(RC);
1115   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1116
1117   if (II.getNumDefs() >= 1)
1118     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1119       .addReg(Op0, Op0IsKill * RegState::Kill)
1120       .addImm(Imm);
1121   else {
1122     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1123       .addReg(Op0, Op0IsKill * RegState::Kill)
1124       .addImm(Imm);
1125     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1126             ResultReg).addReg(II.ImplicitDefs[0]);
1127   }
1128   return ResultReg;
1129 }
1130
1131 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
1132                                    const TargetRegisterClass *RC,
1133                                    unsigned Op0, bool Op0IsKill,
1134                                    const ConstantFP *FPImm) {
1135   unsigned ResultReg = createResultReg(RC);
1136   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1137
1138   if (II.getNumDefs() >= 1)
1139     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1140       .addReg(Op0, Op0IsKill * RegState::Kill)
1141       .addFPImm(FPImm);
1142   else {
1143     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1144       .addReg(Op0, Op0IsKill * RegState::Kill)
1145       .addFPImm(FPImm);
1146     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1147             ResultReg).addReg(II.ImplicitDefs[0]);
1148   }
1149   return ResultReg;
1150 }
1151
1152 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
1153                                     const TargetRegisterClass *RC,
1154                                     unsigned Op0, bool Op0IsKill,
1155                                     unsigned Op1, bool Op1IsKill,
1156                                     uint64_t Imm) {
1157   unsigned ResultReg = createResultReg(RC);
1158   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1159
1160   if (II.getNumDefs() >= 1)
1161     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1162       .addReg(Op0, Op0IsKill * RegState::Kill)
1163       .addReg(Op1, Op1IsKill * RegState::Kill)
1164       .addImm(Imm);
1165   else {
1166     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1167       .addReg(Op0, Op0IsKill * RegState::Kill)
1168       .addReg(Op1, Op1IsKill * RegState::Kill)
1169       .addImm(Imm);
1170     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1171             ResultReg).addReg(II.ImplicitDefs[0]);
1172   }
1173   return ResultReg;
1174 }
1175
1176 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
1177                                   const TargetRegisterClass *RC,
1178                                   uint64_t Imm) {
1179   unsigned ResultReg = createResultReg(RC);
1180   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1181
1182   if (II.getNumDefs() >= 1)
1183     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg).addImm(Imm);
1184   else {
1185     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II).addImm(Imm);
1186     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1187             ResultReg).addReg(II.ImplicitDefs[0]);
1188   }
1189   return ResultReg;
1190 }
1191
1192 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
1193                                               unsigned Op0, bool Op0IsKill,
1194                                               uint32_t Idx) {
1195   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1196   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
1197          "Cannot yet extract from physregs");
1198   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
1199           DL, TII.get(TargetOpcode::COPY), ResultReg)
1200     .addReg(Op0, getKillRegState(Op0IsKill), Idx);
1201   return ResultReg;
1202 }
1203
1204 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1205 /// with all but the least significant bit set to zero.
1206 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op0, bool Op0IsKill) {
1207   return FastEmit_ri(VT, VT, ISD::AND, Op0, Op0IsKill, 1);
1208 }
1209
1210 /// HandlePHINodesInSuccessorBlocks - Handle PHI nodes in successor blocks.
1211 /// Emit code to ensure constants are copied into registers when needed.
1212 /// Remember the virtual registers that need to be added to the Machine PHI
1213 /// nodes as input.  We cannot just directly add them, because expansion
1214 /// might result in multiple MBB's for one BB.  As such, the start of the
1215 /// BB might correspond to a different MBB than the end.
1216 bool FastISel::HandlePHINodesInSuccessorBlocks(const BasicBlock *LLVMBB) {
1217   const TerminatorInst *TI = LLVMBB->getTerminator();
1218
1219   SmallPtrSet<MachineBasicBlock *, 4> SuccsHandled;
1220   unsigned OrigNumPHINodesToUpdate = FuncInfo.PHINodesToUpdate.size();
1221
1222   // Check successor nodes' PHI nodes that expect a constant to be available
1223   // from this block.
1224   for (unsigned succ = 0, e = TI->getNumSuccessors(); succ != e; ++succ) {
1225     const BasicBlock *SuccBB = TI->getSuccessor(succ);
1226     if (!isa<PHINode>(SuccBB->begin())) continue;
1227     MachineBasicBlock *SuccMBB = FuncInfo.MBBMap[SuccBB];
1228
1229     // If this terminator has multiple identical successors (common for
1230     // switches), only handle each succ once.
1231     if (!SuccsHandled.insert(SuccMBB)) continue;
1232
1233     MachineBasicBlock::iterator MBBI = SuccMBB->begin();
1234
1235     // At this point we know that there is a 1-1 correspondence between LLVM PHI
1236     // nodes and Machine PHI nodes, but the incoming operands have not been
1237     // emitted yet.
1238     for (BasicBlock::const_iterator I = SuccBB->begin();
1239          const PHINode *PN = dyn_cast<PHINode>(I); ++I) {
1240
1241       // Ignore dead phi's.
1242       if (PN->use_empty()) continue;
1243
1244       // Only handle legal types. Two interesting things to note here. First,
1245       // by bailing out early, we may leave behind some dead instructions,
1246       // since SelectionDAG's HandlePHINodesInSuccessorBlocks will insert its
1247       // own moves. Second, this check is necessary becuase FastISel doesn't
1248       // use CreateRegs to create registers, so it always creates
1249       // exactly one register for each non-void instruction.
1250       EVT VT = TLI.getValueType(PN->getType(), /*AllowUnknown=*/true);
1251       if (VT == MVT::Other || !TLI.isTypeLegal(VT)) {
1252         // Promote MVT::i1.
1253         if (VT == MVT::i1)
1254           VT = TLI.getTypeToTransformTo(LLVMBB->getContext(), VT);
1255         else {
1256           FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1257           return false;
1258         }
1259       }
1260
1261       const Value *PHIOp = PN->getIncomingValueForBlock(LLVMBB);
1262
1263       // Set the DebugLoc for the copy. Prefer the location of the operand
1264       // if there is one; use the location of the PHI otherwise.
1265       DL = PN->getDebugLoc();
1266       if (const Instruction *Inst = dyn_cast<Instruction>(PHIOp))
1267         DL = Inst->getDebugLoc();
1268
1269       unsigned Reg = getRegForValue(PHIOp);
1270       if (Reg == 0) {
1271         FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1272         return false;
1273       }
1274       FuncInfo.PHINodesToUpdate.push_back(std::make_pair(MBBI++, Reg));
1275       DL = DebugLoc();
1276     }
1277   }
1278
1279   return true;
1280 }