lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/DataLayout.h"
  27 #include "llvm/DerivedTypes.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetLowering.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include <algorithm>
  38 using namespace llvm;
  39
  40 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  41 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  42 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  43 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  44 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  45
  46 namespace {
  47   static cl::opt<bool>
  48     CombinerAA("combiner-alias-analysis", cl::Hidden,
  49                cl::desc("Turn on alias analysis during testing"));
  50
  51   static cl::opt<bool>
  52     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  53                cl::desc("Include global information in alias analysis"));
  54
  55 //------------------------------ DAGCombiner ---------------------------------//
  56
  57   class DAGCombiner {
  58     SelectionDAG &DAG;
  59     const TargetLowering &TLI;
  60     CombineLevel Level;
  61     CodeGenOpt::Level OptLevel;
  62     bool LegalOperations;
  63     bool LegalTypes;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     //
  67     // This has the semantics that when adding to the worklist,
  68     // the item added must be next to be processed. It should
  69     // also only appear once. The naive approach to this takes
  70     // linear time.
  71     //
  72     // To reduce the insert/remove time to logarithmic, we use
  73     // a set and a vector to maintain our worklist.
  74     //
  75     // The set contains the items on the worklist, but does not
  76     // maintain the order they should be visited.
  77     //
  78     // The vector maintains the order nodes should be visited, but may
  79     // contain duplicate or removed nodes. When choosing a node to
  80     // visit, we pop off the order stack until we find an item that is
  81     // also in the contents set. All operations are O(log N).
  82     SmallPtrSet<SDNode*, 64> WorkListContents;
  83     SmallVector<SDNode*, 64> WorkListOrder;
  84
  85     // AA - Used for DAG load/store alias analysis.
  86     AliasAnalysis &AA;
  87
  88     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  89     /// the instruction to the work lists because they might get more simplified
  90     /// now.
  91     ///
  92     void AddUsersToWorkList(SDNode *N) {
  93       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  94            UI != UE; ++UI)
  95         AddToWorkList(*UI);
  96     }
  97
  98     /// visit - call the node-specific routine that knows how to fold each
  99     /// particular type of node.
 100     SDValue visit(SDNode *N);
 101
 102   public:
 103     /// AddToWorkList - Add to the work list making sure its instance is at the
 104     /// back (next to be processed.)
 105     void AddToWorkList(SDNode *N) {
 106       WorkListContents.insert(N);
 107       WorkListOrder.push_back(N);
 108     }
 109
 110     /// removeFromWorkList - remove all instances of N from the worklist.
 111     ///
 112     void removeFromWorkList(SDNode *N) {
 113       WorkListContents.erase(N);
 114     }
 115
 116     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 117                       bool AddTo = true);
 118
 119     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 120       return CombineTo(N, &Res, 1, AddTo);
 121     }
 122
 123     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 124                       bool AddTo = true) {
 125       SDValue To[] = { Res0, Res1 };
 126       return CombineTo(N, To, 2, AddTo);
 127     }
 128
 129     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 130
 131   private:
 132
 133     /// SimplifyDemandedBits - Check the specified integer node value to see if
 134     /// it can be simplified or if things it uses can be simplified by bit
 135     /// propagation.  If so, return true.
 136     bool SimplifyDemandedBits(SDValue Op) {
 137       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 138       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 139       return SimplifyDemandedBits(Op, Demanded);
 140     }
 141
 142     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 143
 144     bool CombineToPreIndexedLoadStore(SDNode *N);
 145     bool CombineToPostIndexedLoadStore(SDNode *N);
 146
 147     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 148     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 149     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 150     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue PromoteIntBinOp(SDValue Op);
 152     SDValue PromoteIntShiftOp(SDValue Op);
 153     SDValue PromoteExtend(SDValue Op);
 154     bool PromoteLoad(SDValue Op);
 155
 156     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 157                          SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
 158                          ISD::NodeType ExtType);
 159
 160     /// combine - call the node-specific routine that knows how to fold each
 161     /// particular type of node. If that doesn't do anything, try the
 162     /// target-specific DAG combines.
 163     SDValue combine(SDNode *N);
 164
 165     // Visitation implementation - Implement dag node combining for different
 166     // node types.  The semantics are as follows:
 167     // Return Value:
 168     //   SDValue.getNode() == 0 - No change was made
 169     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 170     //   otherwise              - N should be replaced by the returned Operand.
 171     //
 172     SDValue visitTokenFactor(SDNode *N);
 173     SDValue visitMERGE_VALUES(SDNode *N);
 174     SDValue visitADD(SDNode *N);
 175     SDValue visitSUB(SDNode *N);
 176     SDValue visitADDC(SDNode *N);
 177     SDValue visitSUBC(SDNode *N);
 178     SDValue visitADDE(SDNode *N);
 179     SDValue visitSUBE(SDNode *N);
 180     SDValue visitMUL(SDNode *N);
 181     SDValue visitSDIV(SDNode *N);
 182     SDValue visitUDIV(SDNode *N);
 183     SDValue visitSREM(SDNode *N);
 184     SDValue visitUREM(SDNode *N);
 185     SDValue visitMULHU(SDNode *N);
 186     SDValue visitMULHS(SDNode *N);
 187     SDValue visitSMUL_LOHI(SDNode *N);
 188     SDValue visitUMUL_LOHI(SDNode *N);
 189     SDValue visitSMULO(SDNode *N);
 190     SDValue visitUMULO(SDNode *N);
 191     SDValue visitSDIVREM(SDNode *N);
 192     SDValue visitUDIVREM(SDNode *N);
 193     SDValue visitAND(SDNode *N);
 194     SDValue visitOR(SDNode *N);
 195     SDValue visitXOR(SDNode *N);
 196     SDValue SimplifyVBinOp(SDNode *N);
 197     SDValue SimplifyVUnaryOp(SDNode *N);
 198     SDValue visitSHL(SDNode *N);
 199     SDValue visitSRA(SDNode *N);
 200     SDValue visitSRL(SDNode *N);
 201     SDValue visitCTLZ(SDNode *N);
 202     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 203     SDValue visitCTTZ(SDNode *N);
 204     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 205     SDValue visitCTPOP(SDNode *N);
 206     SDValue visitSELECT(SDNode *N);
 207     SDValue visitSELECT_CC(SDNode *N);
 208     SDValue visitSETCC(SDNode *N);
 209     SDValue visitSIGN_EXTEND(SDNode *N);
 210     SDValue visitZERO_EXTEND(SDNode *N);
 211     SDValue visitANY_EXTEND(SDNode *N);
 212     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 213     SDValue visitTRUNCATE(SDNode *N);
 214     SDValue visitBITCAST(SDNode *N);
 215     SDValue visitBUILD_PAIR(SDNode *N);
 216     SDValue visitFADD(SDNode *N);
 217     SDValue visitFSUB(SDNode *N);
 218     SDValue visitFMUL(SDNode *N);
 219     SDValue visitFMA(SDNode *N);
 220     SDValue visitFDIV(SDNode *N);
 221     SDValue visitFREM(SDNode *N);
 222     SDValue visitFCOPYSIGN(SDNode *N);
 223     SDValue visitSINT_TO_FP(SDNode *N);
 224     SDValue visitUINT_TO_FP(SDNode *N);
 225     SDValue visitFP_TO_SINT(SDNode *N);
 226     SDValue visitFP_TO_UINT(SDNode *N);
 227     SDValue visitFP_ROUND(SDNode *N);
 228     SDValue visitFP_ROUND_INREG(SDNode *N);
 229     SDValue visitFP_EXTEND(SDNode *N);
 230     SDValue visitFNEG(SDNode *N);
 231     SDValue visitFABS(SDNode *N);
 232     SDValue visitFCEIL(SDNode *N);
 233     SDValue visitFTRUNC(SDNode *N);
 234     SDValue visitFFLOOR(SDNode *N);
 235     SDValue visitBRCOND(SDNode *N);
 236     SDValue visitBR_CC(SDNode *N);
 237     SDValue visitLOAD(SDNode *N);
 238     SDValue visitSTORE(SDNode *N);
 239     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 240     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 241     SDValue visitBUILD_VECTOR(SDNode *N);
 242     SDValue visitCONCAT_VECTORS(SDNode *N);
 243     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 244     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 245     SDValue visitMEMBARRIER(SDNode *N);
 246
 247     SDValue XformToShuffleWithZero(SDNode *N);
 248     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 249
 250     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 251
 252     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 253     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 254     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 255     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 256                              SDValue N3, ISD::CondCode CC,
 257                              bool NotExtCompare = false);
 258     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 259                           DebugLoc DL, bool foldBooleans = true);
 260     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 261                                          unsigned HiOp);
 262     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 263     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 264     SDValue BuildSDIV(SDNode *N);
 265     SDValue BuildUDIV(SDNode *N);
 266     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 267                                bool DemandHighBits = true);
 268     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 269     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 270     SDValue ReduceLoadWidth(SDNode *N);
 271     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 272     SDValue TransformFPLoadStorePair(SDNode *N);
 273     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 274     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 275
 276     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 277
 278     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 279     /// looking for aliasing nodes and adding them to the Aliases vector.
 280     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 281                           SmallVector<SDValue, 8> &Aliases);
 282
 283     /// isAlias - Return true if there is any possibility that the two addresses
 284     /// overlap.
 285     bool isAlias(SDValue Ptr1, int64_t Size1,
 286                  const Value *SrcValue1, int SrcValueOffset1,
 287                  unsigned SrcValueAlign1,
 288                  const MDNode *TBAAInfo1,
 289                  SDValue Ptr2, int64_t Size2,
 290                  const Value *SrcValue2, int SrcValueOffset2,
 291                  unsigned SrcValueAlign2,
 292                  const MDNode *TBAAInfo2) const;
 293
 294     /// isAlias - Return true if there is any possibility that the two addresses
 295     /// overlap.
 296     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 297
 298     /// FindAliasInfo - Extracts the relevant alias information from the memory
 299     /// node.  Returns true if the operand was a load.
 300     bool FindAliasInfo(SDNode *N,
 301                        SDValue &Ptr, int64_t &Size,
 302                        const Value *&SrcValue, int &SrcValueOffset,
 303                        unsigned &SrcValueAlignment,
 304                        const MDNode *&TBAAInfo) const;
 305
 306     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 307     /// looking for a better chain (aliasing node.)
 308     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 309
 310     /// Merge consecutive store operations into a wide store.
 311     /// This optimization uses wide integers or vectors when possible.
 312     /// \return True if some memory operations were changed.
 313     bool MergeConsecutiveStores(StoreSDNode *N);
 314
 315   public:
 316     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 317       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 318         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 319
 320     /// Run - runs the dag combiner on all nodes in the work list
 321     void Run(CombineLevel AtLevel);
 322
 323     SelectionDAG &getDAG() const { return DAG; }
 324
 325     /// getShiftAmountTy - Returns a type large enough to hold any valid
 326     /// shift amount - before type legalization these can be huge.
 327     EVT getShiftAmountTy(EVT LHSTy) {
 328       return LegalTypes ? TLI.getShiftAmountTy(LHSTy) : TLI.getPointerTy();
 329     }
 330
 331     /// isTypeLegal - This method returns true if we are running before type
 332     /// legalization or if the specified VT is legal.
 333     bool isTypeLegal(const EVT &VT) {
 334       if (!LegalTypes) return true;
 335       return TLI.isTypeLegal(VT);
 336     }
 337   };
 338 }
 339
 340
 341 namespace {
 342 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 343 /// nodes from the worklist.
 344 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 345   DAGCombiner &DC;
 346 public:
 347   explicit WorkListRemover(DAGCombiner &dc)
 348     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 349
 350   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 351     DC.removeFromWorkList(N);
 352   }
 353 };
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357 //  TargetLowering::DAGCombinerInfo implementation
 358 //===----------------------------------------------------------------------===//
 359
 360 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 361   ((DAGCombiner*)DC)->AddToWorkList(N);
 362 }
 363
 364 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 365   ((DAGCombiner*)DC)->removeFromWorkList(N);
 366 }
 367
 368 SDValue TargetLowering::DAGCombinerInfo::
 369 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 370   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 371 }
 372
 373 SDValue TargetLowering::DAGCombinerInfo::
 374 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 375   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 376 }
 377
 378
 379 SDValue TargetLowering::DAGCombinerInfo::
 380 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 381   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 382 }
 383
 384 void TargetLowering::DAGCombinerInfo::
 385 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 386   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 387 }
 388
 389 //===----------------------------------------------------------------------===//
 390 // Helper Functions
 391 //===----------------------------------------------------------------------===//
 392
 393 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 394 /// specified expression for the same cost as the expression itself, or 2 if we
 395 /// can compute the negated form more cheaply than the expression itself.
 396 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 397                                const TargetLowering &TLI,
 398                                const TargetOptions *Options,
 399                                unsigned Depth = 0) {
 400   // fneg is removable even if it has multiple uses.
 401   if (Op.getOpcode() == ISD::FNEG) return 2;
 402
 403   // Don't allow anything with multiple uses.
 404   if (!Op.hasOneUse()) return 0;
 405
 406   // Don't recurse exponentially.
 407   if (Depth > 6) return 0;
 408
 409   switch (Op.getOpcode()) {
 410   default: return false;
 411   case ISD::ConstantFP:
 412     // Don't invert constant FP values after legalize.  The negated constant
 413     // isn't necessarily legal.
 414     return LegalOperations ? 0 : 1;
 415   case ISD::FADD:
 416     // FIXME: determine better conditions for this xform.
 417     if (!Options->UnsafeFPMath) return 0;
 418
 419     // After operation legalization, it might not be legal to create new FSUBs.
 420     if (LegalOperations &&
 421         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 422       return 0;
 423
 424     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 425     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 426                                     Options, Depth + 1))
 427       return V;
 428     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 429     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 430                               Depth + 1);
 431   case ISD::FSUB:
 432     // We can't turn -(A-B) into B-A when we honor signed zeros.
 433     if (!Options->UnsafeFPMath) return 0;
 434
 435     // fold (fneg (fsub A, B)) -> (fsub B, A)
 436     return 1;
 437
 438   case ISD::FMUL:
 439   case ISD::FDIV:
 440     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 441
 442     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 443     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 444                                     Options, Depth + 1))
 445       return V;
 446
 447     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 448                               Depth + 1);
 449
 450   case ISD::FP_EXTEND:
 451   case ISD::FP_ROUND:
 452   case ISD::FSIN:
 453     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 454                               Depth + 1);
 455   }
 456 }
 457
 458 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 459 /// returns the newly negated expression.
 460 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 461                                     bool LegalOperations, unsigned Depth = 0) {
 462   // fneg is removable even if it has multiple uses.
 463   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 464
 465   // Don't allow anything with multiple uses.
 466   assert(Op.hasOneUse() && "Unknown reuse!");
 467
 468   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 469   switch (Op.getOpcode()) {
 470   default: llvm_unreachable("Unknown code");
 471   case ISD::ConstantFP: {
 472     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 473     V.changeSign();
 474     return DAG.getConstantFP(V, Op.getValueType());
 475   }
 476   case ISD::FADD:
 477     // FIXME: determine better conditions for this xform.
 478     assert(DAG.getTarget().Options.UnsafeFPMath);
 479
 480     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 481     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 482                            DAG.getTargetLoweringInfo(),
 483                            &DAG.getTarget().Options, Depth+1))
 484       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 485                          GetNegatedExpression(Op.getOperand(0), DAG,
 486                                               LegalOperations, Depth+1),
 487                          Op.getOperand(1));
 488     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 489     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 490                        GetNegatedExpression(Op.getOperand(1), DAG,
 491                                             LegalOperations, Depth+1),
 492                        Op.getOperand(0));
 493   case ISD::FSUB:
 494     // We can't turn -(A-B) into B-A when we honor signed zeros.
 495     assert(DAG.getTarget().Options.UnsafeFPMath);
 496
 497     // fold (fneg (fsub 0, B)) -> B
 498     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 499       if (N0CFP->getValueAPF().isZero())
 500         return Op.getOperand(1);
 501
 502     // fold (fneg (fsub A, B)) -> (fsub B, A)
 503     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 504                        Op.getOperand(1), Op.getOperand(0));
 505
 506   case ISD::FMUL:
 507   case ISD::FDIV:
 508     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 509
 510     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 511     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 512                            DAG.getTargetLoweringInfo(),
 513                            &DAG.getTarget().Options, Depth+1))
 514       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 515                          GetNegatedExpression(Op.getOperand(0), DAG,
 516                                               LegalOperations, Depth+1),
 517                          Op.getOperand(1));
 518
 519     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 520     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 521                        Op.getOperand(0),
 522                        GetNegatedExpression(Op.getOperand(1), DAG,
 523                                             LegalOperations, Depth+1));
 524
 525   case ISD::FP_EXTEND:
 526   case ISD::FSIN:
 527     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 528                        GetNegatedExpression(Op.getOperand(0), DAG,
 529                                             LegalOperations, Depth+1));
 530   case ISD::FP_ROUND:
 531       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 532                          GetNegatedExpression(Op.getOperand(0), DAG,
 533                                               LegalOperations, Depth+1),
 534                          Op.getOperand(1));
 535   }
 536 }
 537
 538
 539 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 540 // that selects between the values 1 and 0, making it equivalent to a setcc.
 541 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 542 // nodes based on the type of node we are checking.  This simplifies life a
 543 // bit for the callers.
 544 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 545                               SDValue &CC) {
 546   if (N.getOpcode() == ISD::SETCC) {
 547     LHS = N.getOperand(0);
 548     RHS = N.getOperand(1);
 549     CC  = N.getOperand(2);
 550     return true;
 551   }
 552   if (N.getOpcode() == ISD::SELECT_CC &&
 553       N.getOperand(2).getOpcode() == ISD::Constant &&
 554       N.getOperand(3).getOpcode() == ISD::Constant &&
 555       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 556       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 557     LHS = N.getOperand(0);
 558     RHS = N.getOperand(1);
 559     CC  = N.getOperand(4);
 560     return true;
 561   }
 562   return false;
 563 }
 564
 565 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 566 // one use.  If this is true, it allows the users to invert the operation for
 567 // free when it is profitable to do so.
 568 static bool isOneUseSetCC(SDValue N) {
 569   SDValue N0, N1, N2;
 570   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 571     return true;
 572   return false;
 573 }
 574
 575 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 576                                     SDValue N0, SDValue N1) {
 577   EVT VT = N0.getValueType();
 578   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 579     if (isa<ConstantSDNode>(N1)) {
 580       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 581       SDValue OpNode =
 582         DAG.FoldConstantArithmetic(Opc, VT,
 583                                    cast<ConstantSDNode>(N0.getOperand(1)),
 584                                    cast<ConstantSDNode>(N1));
 585       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 586     }
 587     if (N0.hasOneUse()) {
 588       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 589       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 590                                    N0.getOperand(0), N1);
 591       AddToWorkList(OpNode.getNode());
 592       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 593     }
 594   }
 595
 596   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 597     if (isa<ConstantSDNode>(N0)) {
 598       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 599       SDValue OpNode =
 600         DAG.FoldConstantArithmetic(Opc, VT,
 601                                    cast<ConstantSDNode>(N1.getOperand(1)),
 602                                    cast<ConstantSDNode>(N0));
 603       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 604     }
 605     if (N1.hasOneUse()) {
 606       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 607       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 608                                    N1.getOperand(0), N0);
 609       AddToWorkList(OpNode.getNode());
 610       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 611     }
 612   }
 613
 614   return SDValue();
 615 }
 616
 617 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 618                                bool AddTo) {
 619   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 620   ++NodesCombined;
 621   DEBUG(dbgs() << "\nReplacing.1 ";
 622         N->dump(&DAG);
 623         dbgs() << "\nWith: ";
 624         To[0].getNode()->dump(&DAG);
 625         dbgs() << " and " << NumTo-1 << " other values\n";
 626         for (unsigned i = 0, e = NumTo; i != e; ++i)
 627           assert((!To[i].getNode() ||
 628                   N->getValueType(i) == To[i].getValueType()) &&
 629                  "Cannot combine value to value of different type!"));
 630   WorkListRemover DeadNodes(*this);
 631   DAG.ReplaceAllUsesWith(N, To);
 632   if (AddTo) {
 633     // Push the new nodes and any users onto the worklist
 634     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 635       if (To[i].getNode()) {
 636         AddToWorkList(To[i].getNode());
 637         AddUsersToWorkList(To[i].getNode());
 638       }
 639     }
 640   }
 641
 642   // Finally, if the node is now dead, remove it from the graph.  The node
 643   // may not be dead if the replacement process recursively simplified to
 644   // something else needing this node.
 645   if (N->use_empty()) {
 646     // Nodes can be reintroduced into the worklist.  Make sure we do not
 647     // process a node that has been replaced.
 648     removeFromWorkList(N);
 649
 650     // Finally, since the node is now dead, remove it from the graph.
 651     DAG.DeleteNode(N);
 652   }
 653   return SDValue(N, 0);
 654 }
 655
 656 void DAGCombiner::
 657 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 658   // Replace all uses.  If any nodes become isomorphic to other nodes and
 659   // are deleted, make sure to remove them from our worklist.
 660   WorkListRemover DeadNodes(*this);
 661   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 662
 663   // Push the new node and any (possibly new) users onto the worklist.
 664   AddToWorkList(TLO.New.getNode());
 665   AddUsersToWorkList(TLO.New.getNode());
 666
 667   // Finally, if the node is now dead, remove it from the graph.  The node
 668   // may not be dead if the replacement process recursively simplified to
 669   // something else needing this node.
 670   if (TLO.Old.getNode()->use_empty()) {
 671     removeFromWorkList(TLO.Old.getNode());
 672
 673     // If the operands of this node are only used by the node, they will now
 674     // be dead.  Make sure to visit them first to delete dead nodes early.
 675     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 676       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 677         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 678
 679     DAG.DeleteNode(TLO.Old.getNode());
 680   }
 681 }
 682
 683 /// SimplifyDemandedBits - Check the specified integer node value to see if
 684 /// it can be simplified or if things it uses can be simplified by bit
 685 /// propagation.  If so, return true.
 686 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 687   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 688   APInt KnownZero, KnownOne;
 689   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 690     return false;
 691
 692   // Revisit the node.
 693   AddToWorkList(Op.getNode());
 694
 695   // Replace the old value with the new one.
 696   ++NodesCombined;
 697   DEBUG(dbgs() << "\nReplacing.2 ";
 698         TLO.Old.getNode()->dump(&DAG);
 699         dbgs() << "\nWith: ";
 700         TLO.New.getNode()->dump(&DAG);
 701         dbgs() << '\n');
 702
 703   CommitTargetLoweringOpt(TLO);
 704   return true;
 705 }
 706
 707 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 708   DebugLoc dl = Load->getDebugLoc();
 709   EVT VT = Load->getValueType(0);
 710   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 711
 712   DEBUG(dbgs() << "\nReplacing.9 ";
 713         Load->dump(&DAG);
 714         dbgs() << "\nWith: ";
 715         Trunc.getNode()->dump(&DAG);
 716         dbgs() << '\n');
 717   WorkListRemover DeadNodes(*this);
 718   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 719   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 720   removeFromWorkList(Load);
 721   DAG.DeleteNode(Load);
 722   AddToWorkList(Trunc.getNode());
 723 }
 724
 725 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 726   Replace = false;
 727   DebugLoc dl = Op.getDebugLoc();
 728   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 729     EVT MemVT = LD->getMemoryVT();
 730     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 731       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 732                                                   : ISD::EXTLOAD)
 733       : LD->getExtensionType();
 734     Replace = true;
 735     return DAG.getExtLoad(ExtType, dl, PVT,
 736                           LD->getChain(), LD->getBasePtr(),
 737                           LD->getPointerInfo(),
 738                           MemVT, LD->isVolatile(),
 739                           LD->isNonTemporal(), LD->getAlignment());
 740   }
 741
 742   unsigned Opc = Op.getOpcode();
 743   switch (Opc) {
 744   default: break;
 745   case ISD::AssertSext:
 746     return DAG.getNode(ISD::AssertSext, dl, PVT,
 747                        SExtPromoteOperand(Op.getOperand(0), PVT),
 748                        Op.getOperand(1));
 749   case ISD::AssertZext:
 750     return DAG.getNode(ISD::AssertZext, dl, PVT,
 751                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 752                        Op.getOperand(1));
 753   case ISD::Constant: {
 754     unsigned ExtOpc =
 755       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 756     return DAG.getNode(ExtOpc, dl, PVT, Op);
 757   }
 758   }
 759
 760   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 761     return SDValue();
 762   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 763 }
 764
 765 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 766   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 767     return SDValue();
 768   EVT OldVT = Op.getValueType();
 769   DebugLoc dl = Op.getDebugLoc();
 770   bool Replace = false;
 771   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 772   if (NewOp.getNode() == 0)
 773     return SDValue();
 774   AddToWorkList(NewOp.getNode());
 775
 776   if (Replace)
 777     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 778   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 779                      DAG.getValueType(OldVT));
 780 }
 781
 782 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 783   EVT OldVT = Op.getValueType();
 784   DebugLoc dl = Op.getDebugLoc();
 785   bool Replace = false;
 786   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 787   if (NewOp.getNode() == 0)
 788     return SDValue();
 789   AddToWorkList(NewOp.getNode());
 790
 791   if (Replace)
 792     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 793   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 794 }
 795
 796 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 797 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 798 /// promote i16 operations to i32 since i16 instructions are longer.
 799 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 800   if (!LegalOperations)
 801     return SDValue();
 802
 803   EVT VT = Op.getValueType();
 804   if (VT.isVector() || !VT.isInteger())
 805     return SDValue();
 806
 807   // If operation type is 'undesirable', e.g. i16 on x86, consider
 808   // promoting it.
 809   unsigned Opc = Op.getOpcode();
 810   if (TLI.isTypeDesirableForOp(Opc, VT))
 811     return SDValue();
 812
 813   EVT PVT = VT;
 814   // Consult target whether it is a good idea to promote this operation and
 815   // what's the right type to promote it to.
 816   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 817     assert(PVT != VT && "Don't know what type to promote to!");
 818
 819     bool Replace0 = false;
 820     SDValue N0 = Op.getOperand(0);
 821     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 822     if (NN0.getNode() == 0)
 823       return SDValue();
 824
 825     bool Replace1 = false;
 826     SDValue N1 = Op.getOperand(1);
 827     SDValue NN1;
 828     if (N0 == N1)
 829       NN1 = NN0;
 830     else {
 831       NN1 = PromoteOperand(N1, PVT, Replace1);
 832       if (NN1.getNode() == 0)
 833         return SDValue();
 834     }
 835
 836     AddToWorkList(NN0.getNode());
 837     if (NN1.getNode())
 838       AddToWorkList(NN1.getNode());
 839
 840     if (Replace0)
 841       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 842     if (Replace1)
 843       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 844
 845     DEBUG(dbgs() << "\nPromoting ";
 846           Op.getNode()->dump(&DAG));
 847     DebugLoc dl = Op.getDebugLoc();
 848     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 849                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 850   }
 851   return SDValue();
 852 }
 853
 854 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 855 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 856 /// promote i16 operations to i32 since i16 instructions are longer.
 857 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 858   if (!LegalOperations)
 859     return SDValue();
 860
 861   EVT VT = Op.getValueType();
 862   if (VT.isVector() || !VT.isInteger())
 863     return SDValue();
 864
 865   // If operation type is 'undesirable', e.g. i16 on x86, consider
 866   // promoting it.
 867   unsigned Opc = Op.getOpcode();
 868   if (TLI.isTypeDesirableForOp(Opc, VT))
 869     return SDValue();
 870
 871   EVT PVT = VT;
 872   // Consult target whether it is a good idea to promote this operation and
 873   // what's the right type to promote it to.
 874   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 875     assert(PVT != VT && "Don't know what type to promote to!");
 876
 877     bool Replace = false;
 878     SDValue N0 = Op.getOperand(0);
 879     if (Opc == ISD::SRA)
 880       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 881     else if (Opc == ISD::SRL)
 882       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 883     else
 884       N0 = PromoteOperand(N0, PVT, Replace);
 885     if (N0.getNode() == 0)
 886       return SDValue();
 887
 888     AddToWorkList(N0.getNode());
 889     if (Replace)
 890       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 891
 892     DEBUG(dbgs() << "\nPromoting ";
 893           Op.getNode()->dump(&DAG));
 894     DebugLoc dl = Op.getDebugLoc();
 895     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 896                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 897   }
 898   return SDValue();
 899 }
 900
 901 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 902   if (!LegalOperations)
 903     return SDValue();
 904
 905   EVT VT = Op.getValueType();
 906   if (VT.isVector() || !VT.isInteger())
 907     return SDValue();
 908
 909   // If operation type is 'undesirable', e.g. i16 on x86, consider
 910   // promoting it.
 911   unsigned Opc = Op.getOpcode();
 912   if (TLI.isTypeDesirableForOp(Opc, VT))
 913     return SDValue();
 914
 915   EVT PVT = VT;
 916   // Consult target whether it is a good idea to promote this operation and
 917   // what's the right type to promote it to.
 918   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 919     assert(PVT != VT && "Don't know what type to promote to!");
 920     // fold (aext (aext x)) -> (aext x)
 921     // fold (aext (zext x)) -> (zext x)
 922     // fold (aext (sext x)) -> (sext x)
 923     DEBUG(dbgs() << "\nPromoting ";
 924           Op.getNode()->dump(&DAG));
 925     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 926   }
 927   return SDValue();
 928 }
 929
 930 bool DAGCombiner::PromoteLoad(SDValue Op) {
 931   if (!LegalOperations)
 932     return false;
 933
 934   EVT VT = Op.getValueType();
 935   if (VT.isVector() || !VT.isInteger())
 936     return false;
 937
 938   // If operation type is 'undesirable', e.g. i16 on x86, consider
 939   // promoting it.
 940   unsigned Opc = Op.getOpcode();
 941   if (TLI.isTypeDesirableForOp(Opc, VT))
 942     return false;
 943
 944   EVT PVT = VT;
 945   // Consult target whether it is a good idea to promote this operation and
 946   // what's the right type to promote it to.
 947   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 948     assert(PVT != VT && "Don't know what type to promote to!");
 949
 950     DebugLoc dl = Op.getDebugLoc();
 951     SDNode *N = Op.getNode();
 952     LoadSDNode *LD = cast<LoadSDNode>(N);
 953     EVT MemVT = LD->getMemoryVT();
 954     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 955       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 956                                                   : ISD::EXTLOAD)
 957       : LD->getExtensionType();
 958     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 959                                    LD->getChain(), LD->getBasePtr(),
 960                                    LD->getPointerInfo(),
 961                                    MemVT, LD->isVolatile(),
 962                                    LD->isNonTemporal(), LD->getAlignment());
 963     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 964
 965     DEBUG(dbgs() << "\nPromoting ";
 966           N->dump(&DAG);
 967           dbgs() << "\nTo: ";
 968           Result.getNode()->dump(&DAG);
 969           dbgs() << '\n');
 970     WorkListRemover DeadNodes(*this);
 971     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 972     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
 973     removeFromWorkList(N);
 974     DAG.DeleteNode(N);
 975     AddToWorkList(Result.getNode());
 976     return true;
 977   }
 978   return false;
 979 }
 980
 981
 982 //===----------------------------------------------------------------------===//
 983 //  Main DAG Combiner implementation
 984 //===----------------------------------------------------------------------===//
 985
 986 void DAGCombiner::Run(CombineLevel AtLevel) {
 987   // set the instance variables, so that the various visit routines may use it.
 988   Level = AtLevel;
 989   LegalOperations = Level >= AfterLegalizeVectorOps;
 990   LegalTypes = Level >= AfterLegalizeTypes;
 991
 992   // Add all the dag nodes to the worklist.
 993   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 994        E = DAG.allnodes_end(); I != E; ++I)
 995     AddToWorkList(I);
 996
 997   // Create a dummy node (which is not added to allnodes), that adds a reference
 998   // to the root node, preventing it from being deleted, and tracking any
 999   // changes of the root.
1000   HandleSDNode Dummy(DAG.getRoot());
1001
1002   // The root of the dag may dangle to deleted nodes until the dag combiner is
1003   // done.  Set it to null to avoid confusion.
1004   DAG.setRoot(SDValue());
1005
1006   // while the worklist isn't empty, find a node and
1007   // try and combine it.
1008   while (!WorkListContents.empty()) {
1009     SDNode *N;
1010     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1011     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1012     // worklist *should* contain, and check the node we want to visit is should
1013     // actually be visited.
1014     do {
1015       N = WorkListOrder.pop_back_val();
1016     } while (!WorkListContents.erase(N));
1017
1018     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1019     // N is deleted from the DAG, since they too may now be dead or may have a
1020     // reduced number of uses, allowing other xforms.
1021     if (N->use_empty() && N != &Dummy) {
1022       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1023         AddToWorkList(N->getOperand(i).getNode());
1024
1025       DAG.DeleteNode(N);
1026       continue;
1027     }
1028
1029     SDValue RV = combine(N);
1030
1031     if (RV.getNode() == 0)
1032       continue;
1033
1034     ++NodesCombined;
1035
1036     // If we get back the same node we passed in, rather than a new node or
1037     // zero, we know that the node must have defined multiple values and
1038     // CombineTo was used.  Since CombineTo takes care of the worklist
1039     // mechanics for us, we have no work to do in this case.
1040     if (RV.getNode() == N)
1041       continue;
1042
1043     assert(N->getOpcode() != ISD::DELETED_NODE &&
1044            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1045            "Node was deleted but visit returned new node!");
1046
1047     DEBUG(dbgs() << "\nReplacing.3 ";
1048           N->dump(&DAG);
1049           dbgs() << "\nWith: ";
1050           RV.getNode()->dump(&DAG);
1051           dbgs() << '\n');
1052
1053     // Transfer debug value.
1054     DAG.TransferDbgValues(SDValue(N, 0), RV);
1055     WorkListRemover DeadNodes(*this);
1056     if (N->getNumValues() == RV.getNode()->getNumValues())
1057       DAG.ReplaceAllUsesWith(N, RV.getNode());
1058     else {
1059       assert(N->getValueType(0) == RV.getValueType() &&
1060              N->getNumValues() == 1 && "Type mismatch");
1061       SDValue OpV = RV;
1062       DAG.ReplaceAllUsesWith(N, &OpV);
1063     }
1064
1065     // Push the new node and any users onto the worklist
1066     AddToWorkList(RV.getNode());
1067     AddUsersToWorkList(RV.getNode());
1068
1069     // Add any uses of the old node to the worklist in case this node is the
1070     // last one that uses them.  They may become dead after this node is
1071     // deleted.
1072     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1073       AddToWorkList(N->getOperand(i).getNode());
1074
1075     // Finally, if the node is now dead, remove it from the graph.  The node
1076     // may not be dead if the replacement process recursively simplified to
1077     // something else needing this node.
1078     if (N->use_empty()) {
1079       // Nodes can be reintroduced into the worklist.  Make sure we do not
1080       // process a node that has been replaced.
1081       removeFromWorkList(N);
1082
1083       // Finally, since the node is now dead, remove it from the graph.
1084       DAG.DeleteNode(N);
1085     }
1086   }
1087
1088   // If the root changed (e.g. it was a dead load, update the root).
1089   DAG.setRoot(Dummy.getValue());
1090   DAG.RemoveDeadNodes();
1091 }
1092
1093 SDValue DAGCombiner::visit(SDNode *N) {
1094   switch (N->getOpcode()) {
1095   default: break;
1096   case ISD::TokenFactor:        return visitTokenFactor(N);
1097   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1098   case ISD::ADD:                return visitADD(N);
1099   case ISD::SUB:                return visitSUB(N);
1100   case ISD::ADDC:               return visitADDC(N);
1101   case ISD::SUBC:               return visitSUBC(N);
1102   case ISD::ADDE:               return visitADDE(N);
1103   case ISD::SUBE:               return visitSUBE(N);
1104   case ISD::MUL:                return visitMUL(N);
1105   case ISD::SDIV:               return visitSDIV(N);
1106   case ISD::UDIV:               return visitUDIV(N);
1107   case ISD::SREM:               return visitSREM(N);
1108   case ISD::UREM:               return visitUREM(N);
1109   case ISD::MULHU:              return visitMULHU(N);
1110   case ISD::MULHS:              return visitMULHS(N);
1111   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1112   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1113   case ISD::SMULO:              return visitSMULO(N);
1114   case ISD::UMULO:              return visitUMULO(N);
1115   case ISD::SDIVREM:            return visitSDIVREM(N);
1116   case ISD::UDIVREM:            return visitUDIVREM(N);
1117   case ISD::AND:                return visitAND(N);
1118   case ISD::OR:                 return visitOR(N);
1119   case ISD::XOR:                return visitXOR(N);
1120   case ISD::SHL:                return visitSHL(N);
1121   case ISD::SRA:                return visitSRA(N);
1122   case ISD::SRL:                return visitSRL(N);
1123   case ISD::CTLZ:               return visitCTLZ(N);
1124   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1125   case ISD::CTTZ:               return visitCTTZ(N);
1126   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1127   case ISD::CTPOP:              return visitCTPOP(N);
1128   case ISD::SELECT:             return visitSELECT(N);
1129   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1130   case ISD::SETCC:              return visitSETCC(N);
1131   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1132   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1133   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1134   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1135   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1136   case ISD::BITCAST:            return visitBITCAST(N);
1137   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1138   case ISD::FADD:               return visitFADD(N);
1139   case ISD::FSUB:               return visitFSUB(N);
1140   case ISD::FMUL:               return visitFMUL(N);
1141   case ISD::FMA:                return visitFMA(N);
1142   case ISD::FDIV:               return visitFDIV(N);
1143   case ISD::FREM:               return visitFREM(N);
1144   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1145   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1146   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1147   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1148   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1149   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1150   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1151   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1152   case ISD::FNEG:               return visitFNEG(N);
1153   case ISD::FABS:               return visitFABS(N);
1154   case ISD::FFLOOR:             return visitFFLOOR(N);
1155   case ISD::FCEIL:              return visitFCEIL(N);
1156   case ISD::FTRUNC:             return visitFTRUNC(N);
1157   case ISD::BRCOND:             return visitBRCOND(N);
1158   case ISD::BR_CC:              return visitBR_CC(N);
1159   case ISD::LOAD:               return visitLOAD(N);
1160   case ISD::STORE:              return visitSTORE(N);
1161   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1162   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1163   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1164   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1165   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1166   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1167   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1168   }
1169   return SDValue();
1170 }
1171
1172 SDValue DAGCombiner::combine(SDNode *N) {
1173   SDValue RV = visit(N);
1174
1175   // If nothing happened, try a target-specific DAG combine.
1176   if (RV.getNode() == 0) {
1177     assert(N->getOpcode() != ISD::DELETED_NODE &&
1178            "Node was deleted but visit returned NULL!");
1179
1180     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1181         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1182
1183       // Expose the DAG combiner to the target combiner impls.
1184       TargetLowering::DAGCombinerInfo
1185         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1186
1187       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1188     }
1189   }
1190
1191   // If nothing happened still, try promoting the operation.
1192   if (RV.getNode() == 0) {
1193     switch (N->getOpcode()) {
1194     default: break;
1195     case ISD::ADD:
1196     case ISD::SUB:
1197     case ISD::MUL:
1198     case ISD::AND:
1199     case ISD::OR:
1200     case ISD::XOR:
1201       RV = PromoteIntBinOp(SDValue(N, 0));
1202       break;
1203     case ISD::SHL:
1204     case ISD::SRA:
1205     case ISD::SRL:
1206       RV = PromoteIntShiftOp(SDValue(N, 0));
1207       break;
1208     case ISD::SIGN_EXTEND:
1209     case ISD::ZERO_EXTEND:
1210     case ISD::ANY_EXTEND:
1211       RV = PromoteExtend(SDValue(N, 0));
1212       break;
1213     case ISD::LOAD:
1214       if (PromoteLoad(SDValue(N, 0)))
1215         RV = SDValue(N, 0);
1216       break;
1217     }
1218   }
1219
1220   // If N is a commutative binary node, try commuting it to enable more
1221   // sdisel CSE.
1222   if (RV.getNode() == 0 &&
1223       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1224       N->getNumValues() == 1) {
1225     SDValue N0 = N->getOperand(0);
1226     SDValue N1 = N->getOperand(1);
1227
1228     // Constant operands are canonicalized to RHS.
1229     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1230       SDValue Ops[] = { N1, N0 };
1231       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1232                                             Ops, 2);
1233       if (CSENode)
1234         return SDValue(CSENode, 0);
1235     }
1236   }
1237
1238   return RV;
1239 }
1240
1241 /// getInputChainForNode - Given a node, return its input chain if it has one,
1242 /// otherwise return a null sd operand.
1243 static SDValue getInputChainForNode(SDNode *N) {
1244   if (unsigned NumOps = N->getNumOperands()) {
1245     if (N->getOperand(0).getValueType() == MVT::Other)
1246       return N->getOperand(0);
1247     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1248       return N->getOperand(NumOps-1);
1249     for (unsigned i = 1; i < NumOps-1; ++i)
1250       if (N->getOperand(i).getValueType() == MVT::Other)
1251         return N->getOperand(i);
1252   }
1253   return SDValue();
1254 }
1255
1256 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1257   // If N has two operands, where one has an input chain equal to the other,
1258   // the 'other' chain is redundant.
1259   if (N->getNumOperands() == 2) {
1260     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1261       return N->getOperand(0);
1262     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1263       return N->getOperand(1);
1264   }
1265
1266   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1267   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1268   SmallPtrSet<SDNode*, 16> SeenOps;
1269   bool Changed = false;             // If we should replace this token factor.
1270
1271   // Start out with this token factor.
1272   TFs.push_back(N);
1273
1274   // Iterate through token factors.  The TFs grows when new token factors are
1275   // encountered.
1276   for (unsigned i = 0; i < TFs.size(); ++i) {
1277     SDNode *TF = TFs[i];
1278
1279     // Check each of the operands.
1280     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1281       SDValue Op = TF->getOperand(i);
1282
1283       switch (Op.getOpcode()) {
1284       case ISD::EntryToken:
1285         // Entry tokens don't need to be added to the list. They are
1286         // rededundant.
1287         Changed = true;
1288         break;
1289
1290       case ISD::TokenFactor:
1291         if (Op.hasOneUse() &&
1292             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1293           // Queue up for processing.
1294           TFs.push_back(Op.getNode());
1295           // Clean up in case the token factor is removed.
1296           AddToWorkList(Op.getNode());
1297           Changed = true;
1298           break;
1299         }
1300         // Fall thru
1301
1302       default:
1303         // Only add if it isn't already in the list.
1304         if (SeenOps.insert(Op.getNode()))
1305           Ops.push_back(Op);
1306         else
1307           Changed = true;
1308         break;
1309       }
1310     }
1311   }
1312
1313   SDValue Result;
1314
1315   // If we've change things around then replace token factor.
1316   if (Changed) {
1317     if (Ops.empty()) {
1318       // The entry token is the only possible outcome.
1319       Result = DAG.getEntryNode();
1320     } else {
1321       // New and improved token factor.
1322       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1323                            MVT::Other, &Ops[0], Ops.size());
1324     }
1325
1326     // Don't add users to work list.
1327     return CombineTo(N, Result, false);
1328   }
1329
1330   return Result;
1331 }
1332
1333 /// MERGE_VALUES can always be eliminated.
1334 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1335   WorkListRemover DeadNodes(*this);
1336   // Replacing results may cause a different MERGE_VALUES to suddenly
1337   // be CSE'd with N, and carry its uses with it. Iterate until no
1338   // uses remain, to ensure that the node can be safely deleted.
1339   // First add the users of this node to the work list so that they
1340   // can be tried again once they have new operands.
1341   AddUsersToWorkList(N);
1342   do {
1343     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1344       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1345   } while (!N->use_empty());
1346   removeFromWorkList(N);
1347   DAG.DeleteNode(N);
1348   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1349 }
1350
1351 static
1352 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1353                               SelectionDAG &DAG) {
1354   EVT VT = N0.getValueType();
1355   SDValue N00 = N0.getOperand(0);
1356   SDValue N01 = N0.getOperand(1);
1357   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1358
1359   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1360       isa<ConstantSDNode>(N00.getOperand(1))) {
1361     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1362     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1363                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1364                                  N00.getOperand(0), N01),
1365                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1366                                  N00.getOperand(1), N01));
1367     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1368   }
1369
1370   return SDValue();
1371 }
1372
1373 SDValue DAGCombiner::visitADD(SDNode *N) {
1374   SDValue N0 = N->getOperand(0);
1375   SDValue N1 = N->getOperand(1);
1376   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1377   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1378   EVT VT = N0.getValueType();
1379
1380   // fold vector ops
1381   if (VT.isVector()) {
1382     SDValue FoldedVOp = SimplifyVBinOp(N);
1383     if (FoldedVOp.getNode()) return FoldedVOp;
1384
1385     // fold (add x, 0) -> x, vector edition
1386     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1387       return N0;
1388     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1389       return N1;
1390   }
1391
1392   // fold (add x, undef) -> undef
1393   if (N0.getOpcode() == ISD::UNDEF)
1394     return N0;
1395   if (N1.getOpcode() == ISD::UNDEF)
1396     return N1;
1397   // fold (add c1, c2) -> c1+c2
1398   if (N0C && N1C)
1399     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1400   // canonicalize constant to RHS
1401   if (N0C && !N1C)
1402     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1403   // fold (add x, 0) -> x
1404   if (N1C && N1C->isNullValue())
1405     return N0;
1406   // fold (add Sym, c) -> Sym+c
1407   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1408     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1409         GA->getOpcode() == ISD::GlobalAddress)
1410       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1411                                   GA->getOffset() +
1412                                     (uint64_t)N1C->getSExtValue());
1413   // fold ((c1-A)+c2) -> (c1+c2)-A
1414   if (N1C && N0.getOpcode() == ISD::SUB)
1415     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1416       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1417                          DAG.getConstant(N1C->getAPIntValue()+
1418                                          N0C->getAPIntValue(), VT),
1419                          N0.getOperand(1));
1420   // reassociate add
1421   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1422   if (RADD.getNode() != 0)
1423     return RADD;
1424   // fold ((0-A) + B) -> B-A
1425   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1426       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1427     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1428   // fold (A + (0-B)) -> A-B
1429   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1430       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1431     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1432   // fold (A+(B-A)) -> B
1433   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1434     return N1.getOperand(0);
1435   // fold ((B-A)+A) -> B
1436   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1437     return N0.getOperand(0);
1438   // fold (A+(B-(A+C))) to (B-C)
1439   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1440       N0 == N1.getOperand(1).getOperand(0))
1441     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1442                        N1.getOperand(1).getOperand(1));
1443   // fold (A+(B-(C+A))) to (B-C)
1444   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1445       N0 == N1.getOperand(1).getOperand(1))
1446     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1447                        N1.getOperand(1).getOperand(0));
1448   // fold (A+((B-A)+or-C)) to (B+or-C)
1449   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1450       N1.getOperand(0).getOpcode() == ISD::SUB &&
1451       N0 == N1.getOperand(0).getOperand(1))
1452     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1453                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1454
1455   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1456   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1457     SDValue N00 = N0.getOperand(0);
1458     SDValue N01 = N0.getOperand(1);
1459     SDValue N10 = N1.getOperand(0);
1460     SDValue N11 = N1.getOperand(1);
1461
1462     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1463       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1464                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1465                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1466   }
1467
1468   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1469     return SDValue(N, 0);
1470
1471   // fold (a+b) -> (a|b) iff a and b share no bits.
1472   if (VT.isInteger() && !VT.isVector()) {
1473     APInt LHSZero, LHSOne;
1474     APInt RHSZero, RHSOne;
1475     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1476
1477     if (LHSZero.getBoolValue()) {
1478       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1479
1480       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1481       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1482       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1483         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1484     }
1485   }
1486
1487   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1488   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1489     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1490     if (Result.getNode()) return Result;
1491   }
1492   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1493     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1494     if (Result.getNode()) return Result;
1495   }
1496
1497   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1498   if (N1.getOpcode() == ISD::SHL &&
1499       N1.getOperand(0).getOpcode() == ISD::SUB)
1500     if (ConstantSDNode *C =
1501           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1502       if (C->getAPIntValue() == 0)
1503         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1504                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1505                                        N1.getOperand(0).getOperand(1),
1506                                        N1.getOperand(1)));
1507   if (N0.getOpcode() == ISD::SHL &&
1508       N0.getOperand(0).getOpcode() == ISD::SUB)
1509     if (ConstantSDNode *C =
1510           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1511       if (C->getAPIntValue() == 0)
1512         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1513                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1514                                        N0.getOperand(0).getOperand(1),
1515                                        N0.getOperand(1)));
1516
1517   if (N1.getOpcode() == ISD::AND) {
1518     SDValue AndOp0 = N1.getOperand(0);
1519     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1520     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1521     unsigned DestBits = VT.getScalarType().getSizeInBits();
1522
1523     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1524     // and similar xforms where the inner op is either ~0 or 0.
1525     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1526       DebugLoc DL = N->getDebugLoc();
1527       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1528     }
1529   }
1530
1531   // add (sext i1), X -> sub X, (zext i1)
1532   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1533       N0.getOperand(0).getValueType() == MVT::i1 &&
1534       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1535     DebugLoc DL = N->getDebugLoc();
1536     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1537     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1538   }
1539
1540   return SDValue();
1541 }
1542
1543 SDValue DAGCombiner::visitADDC(SDNode *N) {
1544   SDValue N0 = N->getOperand(0);
1545   SDValue N1 = N->getOperand(1);
1546   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1547   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1548   EVT VT = N0.getValueType();
1549
1550   // If the flag result is dead, turn this into an ADD.
1551   if (!N->hasAnyUseOfValue(1))
1552     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, N1),
1553                      DAG.getNode(ISD::CARRY_FALSE,
1554                                  N->getDebugLoc(), MVT::Glue));
1555
1556   // canonicalize constant to RHS.
1557   if (N0C && !N1C)
1558     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1559
1560   // fold (addc x, 0) -> x + no carry out
1561   if (N1C && N1C->isNullValue())
1562     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1563                                         N->getDebugLoc(), MVT::Glue));
1564
1565   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1566   APInt LHSZero, LHSOne;
1567   APInt RHSZero, RHSOne;
1568   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1569
1570   if (LHSZero.getBoolValue()) {
1571     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1572
1573     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1574     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1575     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1576       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1577                        DAG.getNode(ISD::CARRY_FALSE,
1578                                    N->getDebugLoc(), MVT::Glue));
1579   }
1580
1581   return SDValue();
1582 }
1583
1584 SDValue DAGCombiner::visitADDE(SDNode *N) {
1585   SDValue N0 = N->getOperand(0);
1586   SDValue N1 = N->getOperand(1);
1587   SDValue CarryIn = N->getOperand(2);
1588   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1589   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1590
1591   // canonicalize constant to RHS
1592   if (N0C && !N1C)
1593     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1594                        N1, N0, CarryIn);
1595
1596   // fold (adde x, y, false) -> (addc x, y)
1597   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1598     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N0, N1);
1599
1600   return SDValue();
1601 }
1602
1603 // Since it may not be valid to emit a fold to zero for vector initializers
1604 // check if we can before folding.
1605 static SDValue tryFoldToZero(DebugLoc DL, const TargetLowering &TLI, EVT VT,
1606                              SelectionDAG &DAG, bool LegalOperations) {
1607   if (!VT.isVector()) {
1608     return DAG.getConstant(0, VT);
1609   }
1610   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1611     // Produce a vector of zeros.
1612     SDValue El = DAG.getConstant(0, VT.getVectorElementType());
1613     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1614     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1615       &Ops[0], Ops.size());
1616   }
1617   return SDValue();
1618 }
1619
1620 SDValue DAGCombiner::visitSUB(SDNode *N) {
1621   SDValue N0 = N->getOperand(0);
1622   SDValue N1 = N->getOperand(1);
1623   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1624   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1625   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1626     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1627   EVT VT = N0.getValueType();
1628
1629   // fold vector ops
1630   if (VT.isVector()) {
1631     SDValue FoldedVOp = SimplifyVBinOp(N);
1632     if (FoldedVOp.getNode()) return FoldedVOp;
1633
1634     // fold (sub x, 0) -> x, vector edition
1635     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1636       return N0;
1637   }
1638
1639   // fold (sub x, x) -> 0
1640   // FIXME: Refactor this and xor and other similar operations together.
1641   if (N0 == N1)
1642     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
1643   // fold (sub c1, c2) -> c1-c2
1644   if (N0C && N1C)
1645     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1646   // fold (sub x, c) -> (add x, -c)
1647   if (N1C)
1648     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1649                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1650   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1651   if (N0C && N0C->isAllOnesValue())
1652     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1653   // fold A-(A-B) -> B
1654   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1655     return N1.getOperand(1);
1656   // fold (A+B)-A -> B
1657   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1658     return N0.getOperand(1);
1659   // fold (A+B)-B -> A
1660   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1661     return N0.getOperand(0);
1662   // fold C2-(A+C1) -> (C2-C1)-A
1663   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1664     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1665                                    VT);
1666     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, NewC,
1667                        N1.getOperand(0));
1668   }
1669   // fold ((A+(B+or-C))-B) -> A+or-C
1670   if (N0.getOpcode() == ISD::ADD &&
1671       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1672        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1673       N0.getOperand(1).getOperand(0) == N1)
1674     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1675                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1676   // fold ((A+(C+B))-B) -> A+C
1677   if (N0.getOpcode() == ISD::ADD &&
1678       N0.getOperand(1).getOpcode() == ISD::ADD &&
1679       N0.getOperand(1).getOperand(1) == N1)
1680     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1681                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1682   // fold ((A-(B-C))-C) -> A-B
1683   if (N0.getOpcode() == ISD::SUB &&
1684       N0.getOperand(1).getOpcode() == ISD::SUB &&
1685       N0.getOperand(1).getOperand(1) == N1)
1686     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1687                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1688
1689   // If either operand of a sub is undef, the result is undef
1690   if (N0.getOpcode() == ISD::UNDEF)
1691     return N0;
1692   if (N1.getOpcode() == ISD::UNDEF)
1693     return N1;
1694
1695   // If the relocation model supports it, consider symbol offsets.
1696   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1697     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1698       // fold (sub Sym, c) -> Sym-c
1699       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1700         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1701                                     GA->getOffset() -
1702                                       (uint64_t)N1C->getSExtValue());
1703       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1704       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1705         if (GA->getGlobal() == GB->getGlobal())
1706           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1707                                  VT);
1708     }
1709
1710   return SDValue();
1711 }
1712
1713 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1714   SDValue N0 = N->getOperand(0);
1715   SDValue N1 = N->getOperand(1);
1716   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1717   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1718   EVT VT = N0.getValueType();
1719
1720   // If the flag result is dead, turn this into an SUB.
1721   if (!N->hasAnyUseOfValue(1))
1722     return CombineTo(N, DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1),
1723                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1724                                  MVT::Glue));
1725
1726   // fold (subc x, x) -> 0 + no borrow
1727   if (N0 == N1)
1728     return CombineTo(N, DAG.getConstant(0, VT),
1729                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1730                                  MVT::Glue));
1731
1732   // fold (subc x, 0) -> x + no borrow
1733   if (N1C && N1C->isNullValue())
1734     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1735                                         MVT::Glue));
1736
1737   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1738   if (N0C && N0C->isAllOnesValue())
1739     return CombineTo(N, DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0),
1740                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1741                                  MVT::Glue));
1742
1743   return SDValue();
1744 }
1745
1746 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1747   SDValue N0 = N->getOperand(0);
1748   SDValue N1 = N->getOperand(1);
1749   SDValue CarryIn = N->getOperand(2);
1750
1751   // fold (sube x, y, false) -> (subc x, y)
1752   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1753     return DAG.getNode(ISD::SUBC, N->getDebugLoc(), N->getVTList(), N0, N1);
1754
1755   return SDValue();
1756 }
1757
1758 SDValue DAGCombiner::visitMUL(SDNode *N) {
1759   SDValue N0 = N->getOperand(0);
1760   SDValue N1 = N->getOperand(1);
1761   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1762   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1763   EVT VT = N0.getValueType();
1764
1765   // fold vector ops
1766   if (VT.isVector()) {
1767     SDValue FoldedVOp = SimplifyVBinOp(N);
1768     if (FoldedVOp.getNode()) return FoldedVOp;
1769   }
1770
1771   // fold (mul x, undef) -> 0
1772   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1773     return DAG.getConstant(0, VT);
1774   // fold (mul c1, c2) -> c1*c2
1775   if (N0C && N1C)
1776     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1777   // canonicalize constant to RHS
1778   if (N0C && !N1C)
1779     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1780   // fold (mul x, 0) -> 0
1781   if (N1C && N1C->isNullValue())
1782     return N1;
1783   // fold (mul x, -1) -> 0-x
1784   if (N1C && N1C->isAllOnesValue())
1785     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1786                        DAG.getConstant(0, VT), N0);
1787   // fold (mul x, (1 << c)) -> x << c
1788   if (N1C && N1C->getAPIntValue().isPowerOf2())
1789     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1790                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1791                                        getShiftAmountTy(N0.getValueType())));
1792   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1793   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1794     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1795     // FIXME: If the input is something that is easily negated (e.g. a
1796     // single-use add), we should put the negate there.
1797     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1798                        DAG.getConstant(0, VT),
1799                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1800                             DAG.getConstant(Log2Val,
1801                                       getShiftAmountTy(N0.getValueType()))));
1802   }
1803   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1804   if (N1C && N0.getOpcode() == ISD::SHL &&
1805       isa<ConstantSDNode>(N0.getOperand(1))) {
1806     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1807                              N1, N0.getOperand(1));
1808     AddToWorkList(C3.getNode());
1809     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1810                        N0.getOperand(0), C3);
1811   }
1812
1813   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1814   // use.
1815   {
1816     SDValue Sh(0,0), Y(0,0);
1817     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1818     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1819         N0.getNode()->hasOneUse()) {
1820       Sh = N0; Y = N1;
1821     } else if (N1.getOpcode() == ISD::SHL &&
1822                isa<ConstantSDNode>(N1.getOperand(1)) &&
1823                N1.getNode()->hasOneUse()) {
1824       Sh = N1; Y = N0;
1825     }
1826
1827     if (Sh.getNode()) {
1828       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1829                                 Sh.getOperand(0), Y);
1830       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1831                          Mul, Sh.getOperand(1));
1832     }
1833   }
1834
1835   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1836   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1837       isa<ConstantSDNode>(N0.getOperand(1)))
1838     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1839                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1840                                    N0.getOperand(0), N1),
1841                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1842                                    N0.getOperand(1), N1));
1843
1844   // reassociate mul
1845   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1846   if (RMUL.getNode() != 0)
1847     return RMUL;
1848
1849   return SDValue();
1850 }
1851
1852 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1853   SDValue N0 = N->getOperand(0);
1854   SDValue N1 = N->getOperand(1);
1855   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1856   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1857   EVT VT = N->getValueType(0);
1858
1859   // fold vector ops
1860   if (VT.isVector()) {
1861     SDValue FoldedVOp = SimplifyVBinOp(N);
1862     if (FoldedVOp.getNode()) return FoldedVOp;
1863   }
1864
1865   // fold (sdiv c1, c2) -> c1/c2
1866   if (N0C && N1C && !N1C->isNullValue())
1867     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1868   // fold (sdiv X, 1) -> X
1869   if (N1C && N1C->getAPIntValue() == 1LL)
1870     return N0;
1871   // fold (sdiv X, -1) -> 0-X
1872   if (N1C && N1C->isAllOnesValue())
1873     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1874                        DAG.getConstant(0, VT), N0);
1875   // If we know the sign bits of both operands are zero, strength reduce to a
1876   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1877   if (!VT.isVector()) {
1878     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1879       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1880                          N0, N1);
1881   }
1882   // fold (sdiv X, pow2) -> simple ops after legalize
1883   if (N1C && !N1C->isNullValue() &&
1884       (N1C->getAPIntValue().isPowerOf2() ||
1885        (-N1C->getAPIntValue()).isPowerOf2())) {
1886     // If dividing by powers of two is cheap, then don't perform the following
1887     // fold.
1888     if (TLI.isPow2DivCheap())
1889       return SDValue();
1890
1891     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1892
1893     // Splat the sign bit into the register
1894     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1895                               DAG.getConstant(VT.getSizeInBits()-1,
1896                                        getShiftAmountTy(N0.getValueType())));
1897     AddToWorkList(SGN.getNode());
1898
1899     // Add (N0 < 0) ? abs2 - 1 : 0;
1900     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1901                               DAG.getConstant(VT.getSizeInBits() - lg2,
1902                                        getShiftAmountTy(SGN.getValueType())));
1903     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1904     AddToWorkList(SRL.getNode());
1905     AddToWorkList(ADD.getNode());    // Divide by pow2
1906     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1907                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1908
1909     // If we're dividing by a positive value, we're done.  Otherwise, we must
1910     // negate the result.
1911     if (N1C->getAPIntValue().isNonNegative())
1912       return SRA;
1913
1914     AddToWorkList(SRA.getNode());
1915     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1916                        DAG.getConstant(0, VT), SRA);
1917   }
1918
1919   // if integer divide is expensive and we satisfy the requirements, emit an
1920   // alternate sequence.
1921   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1922     SDValue Op = BuildSDIV(N);
1923     if (Op.getNode()) return Op;
1924   }
1925
1926   // undef / X -> 0
1927   if (N0.getOpcode() == ISD::UNDEF)
1928     return DAG.getConstant(0, VT);
1929   // X / undef -> undef
1930   if (N1.getOpcode() == ISD::UNDEF)
1931     return N1;
1932
1933   return SDValue();
1934 }
1935
1936 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1937   SDValue N0 = N->getOperand(0);
1938   SDValue N1 = N->getOperand(1);
1939   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1940   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1941   EVT VT = N->getValueType(0);
1942
1943   // fold vector ops
1944   if (VT.isVector()) {
1945     SDValue FoldedVOp = SimplifyVBinOp(N);
1946     if (FoldedVOp.getNode()) return FoldedVOp;
1947   }
1948
1949   // fold (udiv c1, c2) -> c1/c2
1950   if (N0C && N1C && !N1C->isNullValue())
1951     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1952   // fold (udiv x, (1 << c)) -> x >>u c
1953   if (N1C && N1C->getAPIntValue().isPowerOf2())
1954     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1955                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1956                                        getShiftAmountTy(N0.getValueType())));
1957   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1958   if (N1.getOpcode() == ISD::SHL) {
1959     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1960       if (SHC->getAPIntValue().isPowerOf2()) {
1961         EVT ADDVT = N1.getOperand(1).getValueType();
1962         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1963                                   N1.getOperand(1),
1964                                   DAG.getConstant(SHC->getAPIntValue()
1965                                                                   .logBase2(),
1966                                                   ADDVT));
1967         AddToWorkList(Add.getNode());
1968         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1969       }
1970     }
1971   }
1972   // fold (udiv x, c) -> alternate
1973   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1974     SDValue Op = BuildUDIV(N);
1975     if (Op.getNode()) return Op;
1976   }
1977
1978   // undef / X -> 0
1979   if (N0.getOpcode() == ISD::UNDEF)
1980     return DAG.getConstant(0, VT);
1981   // X / undef -> undef
1982   if (N1.getOpcode() == ISD::UNDEF)
1983     return N1;
1984
1985   return SDValue();
1986 }
1987
1988 SDValue DAGCombiner::visitSREM(SDNode *N) {
1989   SDValue N0 = N->getOperand(0);
1990   SDValue N1 = N->getOperand(1);
1991   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1992   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1993   EVT VT = N->getValueType(0);
1994
1995   // fold (srem c1, c2) -> c1%c2
1996   if (N0C && N1C && !N1C->isNullValue())
1997     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1998   // If we know the sign bits of both operands are zero, strength reduce to a
1999   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2000   if (!VT.isVector()) {
2001     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2002       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
2003   }
2004
2005   // If X/C can be simplified by the division-by-constant logic, lower
2006   // X%C to the equivalent of X-X/C*C.
2007   if (N1C && !N1C->isNullValue()) {
2008     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
2009     AddToWorkList(Div.getNode());
2010     SDValue OptimizedDiv = combine(Div.getNode());
2011     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2012       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2013                                 OptimizedDiv, N1);
2014       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2015       AddToWorkList(Mul.getNode());
2016       return Sub;
2017     }
2018   }
2019
2020   // undef % X -> 0
2021   if (N0.getOpcode() == ISD::UNDEF)
2022     return DAG.getConstant(0, VT);
2023   // X % undef -> undef
2024   if (N1.getOpcode() == ISD::UNDEF)
2025     return N1;
2026
2027   return SDValue();
2028 }
2029
2030 SDValue DAGCombiner::visitUREM(SDNode *N) {
2031   SDValue N0 = N->getOperand(0);
2032   SDValue N1 = N->getOperand(1);
2033   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2034   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2035   EVT VT = N->getValueType(0);
2036
2037   // fold (urem c1, c2) -> c1%c2
2038   if (N0C && N1C && !N1C->isNullValue())
2039     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2040   // fold (urem x, pow2) -> (and x, pow2-1)
2041   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2042     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
2043                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2044   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2045   if (N1.getOpcode() == ISD::SHL) {
2046     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2047       if (SHC->getAPIntValue().isPowerOf2()) {
2048         SDValue Add =
2049           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
2050                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2051                                  VT));
2052         AddToWorkList(Add.getNode());
2053         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
2054       }
2055     }
2056   }
2057
2058   // If X/C can be simplified by the division-by-constant logic, lower
2059   // X%C to the equivalent of X-X/C*C.
2060   if (N1C && !N1C->isNullValue()) {
2061     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
2062     AddToWorkList(Div.getNode());
2063     SDValue OptimizedDiv = combine(Div.getNode());
2064     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2065       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2066                                 OptimizedDiv, N1);
2067       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2068       AddToWorkList(Mul.getNode());
2069       return Sub;
2070     }
2071   }
2072
2073   // undef % X -> 0
2074   if (N0.getOpcode() == ISD::UNDEF)
2075     return DAG.getConstant(0, VT);
2076   // X % undef -> undef
2077   if (N1.getOpcode() == ISD::UNDEF)
2078     return N1;
2079
2080   return SDValue();
2081 }
2082
2083 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2084   SDValue N0 = N->getOperand(0);
2085   SDValue N1 = N->getOperand(1);
2086   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2087   EVT VT = N->getValueType(0);
2088   DebugLoc DL = N->getDebugLoc();
2089
2090   // fold (mulhs x, 0) -> 0
2091   if (N1C && N1C->isNullValue())
2092     return N1;
2093   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2094   if (N1C && N1C->getAPIntValue() == 1)
2095     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
2096                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2097                                        getShiftAmountTy(N0.getValueType())));
2098   // fold (mulhs x, undef) -> 0
2099   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2100     return DAG.getConstant(0, VT);
2101
2102   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2103   // plus a shift.
2104   if (VT.isSimple() && !VT.isVector()) {
2105     MVT Simple = VT.getSimpleVT();
2106     unsigned SimpleSize = Simple.getSizeInBits();
2107     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2108     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2109       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2110       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2111       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2112       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2113             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2114       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2115     }
2116   }
2117
2118   return SDValue();
2119 }
2120
2121 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2122   SDValue N0 = N->getOperand(0);
2123   SDValue N1 = N->getOperand(1);
2124   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2125   EVT VT = N->getValueType(0);
2126   DebugLoc DL = N->getDebugLoc();
2127
2128   // fold (mulhu x, 0) -> 0
2129   if (N1C && N1C->isNullValue())
2130     return N1;
2131   // fold (mulhu x, 1) -> 0
2132   if (N1C && N1C->getAPIntValue() == 1)
2133     return DAG.getConstant(0, N0.getValueType());
2134   // fold (mulhu x, undef) -> 0
2135   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2136     return DAG.getConstant(0, VT);
2137
2138   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2139   // plus a shift.
2140   if (VT.isSimple() && !VT.isVector()) {
2141     MVT Simple = VT.getSimpleVT();
2142     unsigned SimpleSize = Simple.getSizeInBits();
2143     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2144     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2145       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2146       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2147       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2148       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2149             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2150       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2151     }
2152   }
2153
2154   return SDValue();
2155 }
2156
2157 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2158 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2159 /// that are being performed. Return true if a simplification was made.
2160 ///
2161 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2162                                                 unsigned HiOp) {
2163   // If the high half is not needed, just compute the low half.
2164   bool HiExists = N->hasAnyUseOfValue(1);
2165   if (!HiExists &&
2166       (!LegalOperations ||
2167        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2168     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2169                               N->op_begin(), N->getNumOperands());
2170     return CombineTo(N, Res, Res);
2171   }
2172
2173   // If the low half is not needed, just compute the high half.
2174   bool LoExists = N->hasAnyUseOfValue(0);
2175   if (!LoExists &&
2176       (!LegalOperations ||
2177        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2178     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2179                               N->op_begin(), N->getNumOperands());
2180     return CombineTo(N, Res, Res);
2181   }
2182
2183   // If both halves are used, return as it is.
2184   if (LoExists && HiExists)
2185     return SDValue();
2186
2187   // If the two computed results can be simplified separately, separate them.
2188   if (LoExists) {
2189     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2190                              N->op_begin(), N->getNumOperands());
2191     AddToWorkList(Lo.getNode());
2192     SDValue LoOpt = combine(Lo.getNode());
2193     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2194         (!LegalOperations ||
2195          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2196       return CombineTo(N, LoOpt, LoOpt);
2197   }
2198
2199   if (HiExists) {
2200     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2201                              N->op_begin(), N->getNumOperands());
2202     AddToWorkList(Hi.getNode());
2203     SDValue HiOpt = combine(Hi.getNode());
2204     if (HiOpt.getNode() && HiOpt != Hi &&
2205         (!LegalOperations ||
2206          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2207       return CombineTo(N, HiOpt, HiOpt);
2208   }
2209
2210   return SDValue();
2211 }
2212
2213 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2214   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2215   if (Res.getNode()) return Res;
2216
2217   EVT VT = N->getValueType(0);
2218   DebugLoc DL = N->getDebugLoc();
2219
2220   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2221   // plus a shift.
2222   if (VT.isSimple() && !VT.isVector()) {
2223     MVT Simple = VT.getSimpleVT();
2224     unsigned SimpleSize = Simple.getSizeInBits();
2225     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2226     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2227       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2228       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2229       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2230       // Compute the high part as N1.
2231       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2232             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2233       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2234       // Compute the low part as N0.
2235       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2236       return CombineTo(N, Lo, Hi);
2237     }
2238   }
2239
2240   return SDValue();
2241 }
2242
2243 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2244   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2245   if (Res.getNode()) return Res;
2246
2247   EVT VT = N->getValueType(0);
2248   DebugLoc DL = N->getDebugLoc();
2249
2250   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2251   // plus a shift.
2252   if (VT.isSimple() && !VT.isVector()) {
2253     MVT Simple = VT.getSimpleVT();
2254     unsigned SimpleSize = Simple.getSizeInBits();
2255     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2256     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2257       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2258       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2259       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2260       // Compute the high part as N1.
2261       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2262             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2263       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2264       // Compute the low part as N0.
2265       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2266       return CombineTo(N, Lo, Hi);
2267     }
2268   }
2269
2270   return SDValue();
2271 }
2272
2273 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2274   // (smulo x, 2) -> (saddo x, x)
2275   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2276     if (C2->getAPIntValue() == 2)
2277       return DAG.getNode(ISD::SADDO, N->getDebugLoc(), N->getVTList(),
2278                          N->getOperand(0), N->getOperand(0));
2279
2280   return SDValue();
2281 }
2282
2283 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2284   // (umulo x, 2) -> (uaddo x, x)
2285   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2286     if (C2->getAPIntValue() == 2)
2287       return DAG.getNode(ISD::UADDO, N->getDebugLoc(), N->getVTList(),
2288                          N->getOperand(0), N->getOperand(0));
2289
2290   return SDValue();
2291 }
2292
2293 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2294   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2295   if (Res.getNode()) return Res;
2296
2297   return SDValue();
2298 }
2299
2300 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2301   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2302   if (Res.getNode()) return Res;
2303
2304   return SDValue();
2305 }
2306
2307 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2308 /// two operands of the same opcode, try to simplify it.
2309 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2310   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2311   EVT VT = N0.getValueType();
2312   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2313
2314   // Bail early if none of these transforms apply.
2315   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2316
2317   // For each of OP in AND/OR/XOR:
2318   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2319   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2320   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2321   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2322   //
2323   // do not sink logical op inside of a vector extend, since it may combine
2324   // into a vsetcc.
2325   EVT Op0VT = N0.getOperand(0).getValueType();
2326   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2327        N0.getOpcode() == ISD::SIGN_EXTEND ||
2328        // Avoid infinite looping with PromoteIntBinOp.
2329        (N0.getOpcode() == ISD::ANY_EXTEND &&
2330         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2331        (N0.getOpcode() == ISD::TRUNCATE &&
2332         (!TLI.isZExtFree(VT, Op0VT) ||
2333          !TLI.isTruncateFree(Op0VT, VT)) &&
2334         TLI.isTypeLegal(Op0VT))) &&
2335       !VT.isVector() &&
2336       Op0VT == N1.getOperand(0).getValueType() &&
2337       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2338     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2339                                  N0.getOperand(0).getValueType(),
2340                                  N0.getOperand(0), N1.getOperand(0));
2341     AddToWorkList(ORNode.getNode());
2342     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2343   }
2344
2345   // For each of OP in SHL/SRL/SRA/AND...
2346   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2347   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2348   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2349   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2350        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2351       N0.getOperand(1) == N1.getOperand(1)) {
2352     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2353                                  N0.getOperand(0).getValueType(),
2354                                  N0.getOperand(0), N1.getOperand(0));
2355     AddToWorkList(ORNode.getNode());
2356     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2357                        ORNode, N0.getOperand(1));
2358   }
2359
2360   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2361   // Only perform this optimization after type legalization and before
2362   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2363   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2364   // we don't want to undo this promotion.
2365   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2366   // on scalars.
2367   if ((N0.getOpcode() == ISD::BITCAST ||
2368        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2369       Level == AfterLegalizeTypes) {
2370     SDValue In0 = N0.getOperand(0);
2371     SDValue In1 = N1.getOperand(0);
2372     EVT In0Ty = In0.getValueType();
2373     EVT In1Ty = In1.getValueType();
2374     DebugLoc DL = N->getDebugLoc();
2375     // If both incoming values are integers, and the original types are the
2376     // same.
2377     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2378       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2379       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2380       AddToWorkList(Op.getNode());
2381       return BC;
2382     }
2383   }
2384
2385   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2386   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2387   // If both shuffles use the same mask, and both shuffle within a single
2388   // vector, then it is worthwhile to move the swizzle after the operation.
2389   // The type-legalizer generates this pattern when loading illegal
2390   // vector types from memory. In many cases this allows additional shuffle
2391   // optimizations.
2392   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2393       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2394       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2395     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2396     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2397
2398     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2399            "Inputs to shuffles are not the same type");
2400
2401     unsigned NumElts = VT.getVectorNumElements();
2402
2403     // Check that both shuffles use the same mask. The masks are known to be of
2404     // the same length because the result vector type is the same.
2405     bool SameMask = true;
2406     for (unsigned i = 0; i != NumElts; ++i) {
2407       int Idx0 = SVN0->getMaskElt(i);
2408       int Idx1 = SVN1->getMaskElt(i);
2409       if (Idx0 != Idx1) {
2410         SameMask = false;
2411         break;
2412       }
2413     }
2414
2415     if (SameMask) {
2416       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
2417                                N0.getOperand(0), N1.getOperand(0));
2418       AddToWorkList(Op.getNode());
2419       return DAG.getVectorShuffle(VT, N->getDebugLoc(), Op,
2420                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2421     }
2422   }
2423
2424   return SDValue();
2425 }
2426
2427 SDValue DAGCombiner::visitAND(SDNode *N) {
2428   SDValue N0 = N->getOperand(0);
2429   SDValue N1 = N->getOperand(1);
2430   SDValue LL, LR, RL, RR, CC0, CC1;
2431   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2432   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2433   EVT VT = N1.getValueType();
2434   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2435
2436   // fold vector ops
2437   if (VT.isVector()) {
2438     SDValue FoldedVOp = SimplifyVBinOp(N);
2439     if (FoldedVOp.getNode()) return FoldedVOp;
2440
2441     // fold (and x, 0) -> 0, vector edition
2442     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2443       return N0;
2444     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2445       return N1;
2446
2447     // fold (and x, -1) -> x, vector edition
2448     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2449       return N1;
2450     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2451       return N0;
2452   }
2453
2454   // fold (and x, undef) -> 0
2455   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2456     return DAG.getConstant(0, VT);
2457   // fold (and c1, c2) -> c1&c2
2458   if (N0C && N1C)
2459     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2460   // canonicalize constant to RHS
2461   if (N0C && !N1C)
2462     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2463   // fold (and x, -1) -> x
2464   if (N1C && N1C->isAllOnesValue())
2465     return N0;
2466   // if (and x, c) is known to be zero, return 0
2467   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2468                                    APInt::getAllOnesValue(BitWidth)))
2469     return DAG.getConstant(0, VT);
2470   // reassociate and
2471   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2472   if (RAND.getNode() != 0)
2473     return RAND;
2474   // fold (and (or x, C), D) -> D if (C & D) == D
2475   if (N1C && N0.getOpcode() == ISD::OR)
2476     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2477       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2478         return N1;
2479   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2480   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2481     SDValue N0Op0 = N0.getOperand(0);
2482     APInt Mask = ~N1C->getAPIntValue();
2483     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2484     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2485       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2486                                  N0.getValueType(), N0Op0);
2487
2488       // Replace uses of the AND with uses of the Zero extend node.
2489       CombineTo(N, Zext);
2490
2491       // We actually want to replace all uses of the any_extend with the
2492       // zero_extend, to avoid duplicating things.  This will later cause this
2493       // AND to be folded.
2494       CombineTo(N0.getNode(), Zext);
2495       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2496     }
2497   }
2498   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2499   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2500   // already be zero by virtue of the width of the base type of the load.
2501   //
2502   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2503   // more cases.
2504   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2505        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2506       N0.getOpcode() == ISD::LOAD) {
2507     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2508                                          N0 : N0.getOperand(0) );
2509
2510     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2511     // This can be a pure constant or a vector splat, in which case we treat the
2512     // vector as a scalar and use the splat value.
2513     APInt Constant = APInt::getNullValue(1);
2514     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2515       Constant = C->getAPIntValue();
2516     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2517       APInt SplatValue, SplatUndef;
2518       unsigned SplatBitSize;
2519       bool HasAnyUndefs;
2520       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2521                                              SplatBitSize, HasAnyUndefs);
2522       if (IsSplat) {
2523         // Undef bits can contribute to a possible optimisation if set, so
2524         // set them.
2525         SplatValue |= SplatUndef;
2526
2527         // The splat value may be something like "0x00FFFFFF", which means 0 for
2528         // the first vector value and FF for the rest, repeating. We need a mask
2529         // that will apply equally to all members of the vector, so AND all the
2530         // lanes of the constant together.
2531         EVT VT = Vector->getValueType(0);
2532         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2533
2534         // If the splat value has been compressed to a bitlength lower
2535         // than the size of the vector lane, we need to re-expand it to
2536         // the lane size.
2537         if (BitWidth > SplatBitSize)
2538           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2539                SplatBitSize < BitWidth;
2540                SplatBitSize = SplatBitSize * 2)
2541             SplatValue |= SplatValue.shl(SplatBitSize);
2542
2543         Constant = APInt::getAllOnesValue(BitWidth);
2544         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2545           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2546       }
2547     }
2548
2549     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2550     // actually legal and isn't going to get expanded, else this is a false
2551     // optimisation.
2552     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2553                                                     Load->getMemoryVT());
2554
2555     // Resize the constant to the same size as the original memory access before
2556     // extension. If it is still the AllOnesValue then this AND is completely
2557     // unneeded.
2558     Constant =
2559       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2560
2561     bool B;
2562     switch (Load->getExtensionType()) {
2563     default: B = false; break;
2564     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2565     case ISD::ZEXTLOAD:
2566     case ISD::NON_EXTLOAD: B = true; break;
2567     }
2568
2569     if (B && Constant.isAllOnesValue()) {
2570       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2571       // preserve semantics once we get rid of the AND.
2572       SDValue NewLoad(Load, 0);
2573       if (Load->getExtensionType() == ISD::EXTLOAD) {
2574         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2575                               Load->getValueType(0), Load->getDebugLoc(),
2576                               Load->getChain(), Load->getBasePtr(),
2577                               Load->getOffset(), Load->getMemoryVT(),
2578                               Load->getMemOperand());
2579         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2580         if (Load->getNumValues() == 3) {
2581           // PRE/POST_INC loads have 3 values.
2582           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2583                            NewLoad.getValue(2) };
2584           CombineTo(Load, To, 3, true);
2585         } else {
2586           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2587         }
2588       }
2589
2590       // Fold the AND away, taking care not to fold to the old load node if we
2591       // replaced it.
2592       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2593
2594       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2595     }
2596   }
2597   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2598   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2599     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2600     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2601
2602     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2603         LL.getValueType().isInteger()) {
2604       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2605       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2606         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2607                                      LR.getValueType(), LL, RL);
2608         AddToWorkList(ORNode.getNode());
2609         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2610       }
2611       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2612       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2613         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2614                                       LR.getValueType(), LL, RL);
2615         AddToWorkList(ANDNode.getNode());
2616         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2617       }
2618       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2619       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2620         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2621                                      LR.getValueType(), LL, RL);
2622         AddToWorkList(ORNode.getNode());
2623         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2624       }
2625     }
2626     // canonicalize equivalent to ll == rl
2627     if (LL == RR && LR == RL) {
2628       Op1 = ISD::getSetCCSwappedOperands(Op1);
2629       std::swap(RL, RR);
2630     }
2631     if (LL == RL && LR == RR) {
2632       bool isInteger = LL.getValueType().isInteger();
2633       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2634       if (Result != ISD::SETCC_INVALID &&
2635           (!LegalOperations ||
2636            TLI.isCondCodeLegal(Result, LL.getSimpleValueType())))
2637         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2638                             LL, LR, Result);
2639     }
2640   }
2641
2642   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2643   if (N0.getOpcode() == N1.getOpcode()) {
2644     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2645     if (Tmp.getNode()) return Tmp;
2646   }
2647
2648   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2649   // fold (and (sra)) -> (and (srl)) when possible.
2650   if (!VT.isVector() &&
2651       SimplifyDemandedBits(SDValue(N, 0)))
2652     return SDValue(N, 0);
2653
2654   // fold (zext_inreg (extload x)) -> (zextload x)
2655   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2656     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2657     EVT MemVT = LN0->getMemoryVT();
2658     // If we zero all the possible extended bits, then we can turn this into
2659     // a zextload if we are running before legalize or the operation is legal.
2660     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2661     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2662                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2663         ((!LegalOperations && !LN0->isVolatile()) ||
2664          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2665       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2666                                        LN0->getChain(), LN0->getBasePtr(),
2667                                        LN0->getPointerInfo(), MemVT,
2668                                        LN0->isVolatile(), LN0->isNonTemporal(),
2669                                        LN0->getAlignment());
2670       AddToWorkList(N);
2671       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2672       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2673     }
2674   }
2675   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2676   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2677       N0.hasOneUse()) {
2678     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2679     EVT MemVT = LN0->getMemoryVT();
2680     // If we zero all the possible extended bits, then we can turn this into
2681     // a zextload if we are running before legalize or the operation is legal.
2682     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2683     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2684                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2685         ((!LegalOperations && !LN0->isVolatile()) ||
2686          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2687       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2688                                        LN0->getChain(),
2689                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2690                                        MemVT,
2691                                        LN0->isVolatile(), LN0->isNonTemporal(),
2692                                        LN0->getAlignment());
2693       AddToWorkList(N);
2694       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2695       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2696     }
2697   }
2698
2699   // fold (and (load x), 255) -> (zextload x, i8)
2700   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2701   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2702   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2703               (N0.getOpcode() == ISD::ANY_EXTEND &&
2704                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2705     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2706     LoadSDNode *LN0 = HasAnyExt
2707       ? cast<LoadSDNode>(N0.getOperand(0))
2708       : cast<LoadSDNode>(N0);
2709     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2710         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2711       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2712       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2713         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2714         EVT LoadedVT = LN0->getMemoryVT();
2715
2716         if (ExtVT == LoadedVT &&
2717             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2718           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2719
2720           SDValue NewLoad =
2721             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2722                            LN0->getChain(), LN0->getBasePtr(),
2723                            LN0->getPointerInfo(),
2724                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2725                            LN0->getAlignment());
2726           AddToWorkList(N);
2727           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2728           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2729         }
2730
2731         // Do not change the width of a volatile load.
2732         // Do not generate loads of non-round integer types since these can
2733         // be expensive (and would be wrong if the type is not byte sized).
2734         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2735             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2736           EVT PtrType = LN0->getOperand(1).getValueType();
2737
2738           unsigned Alignment = LN0->getAlignment();
2739           SDValue NewPtr = LN0->getBasePtr();
2740
2741           // For big endian targets, we need to add an offset to the pointer
2742           // to load the correct bytes.  For little endian systems, we merely
2743           // need to read fewer bytes from the same pointer.
2744           if (TLI.isBigEndian()) {
2745             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2746             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2747             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2748             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2749                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2750             Alignment = MinAlign(Alignment, PtrOff);
2751           }
2752
2753           AddToWorkList(NewPtr.getNode());
2754
2755           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2756           SDValue Load =
2757             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2758                            LN0->getChain(), NewPtr,
2759                            LN0->getPointerInfo(),
2760                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2761                            Alignment);
2762           AddToWorkList(N);
2763           CombineTo(LN0, Load, Load.getValue(1));
2764           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2765         }
2766       }
2767     }
2768   }
2769
2770   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2771       VT.getSizeInBits() <= 64) {
2772     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2773       APInt ADDC = ADDI->getAPIntValue();
2774       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2775         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2776         // immediate for an add, but it is legal if its top c2 bits are set,
2777         // transform the ADD so the immediate doesn't need to be materialized
2778         // in a register.
2779         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2780           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2781                                              SRLI->getZExtValue());
2782           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2783             ADDC |= Mask;
2784             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2785               SDValue NewAdd =
2786                 DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
2787                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2788               CombineTo(N0.getNode(), NewAdd);
2789               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2790             }
2791           }
2792         }
2793       }
2794     }
2795   }
2796
2797   return SDValue();
2798 }
2799
2800 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2801 ///
2802 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2803                                         bool DemandHighBits) {
2804   if (!LegalOperations)
2805     return SDValue();
2806
2807   EVT VT = N->getValueType(0);
2808   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2809     return SDValue();
2810   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2811     return SDValue();
2812
2813   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2814   bool LookPassAnd0 = false;
2815   bool LookPassAnd1 = false;
2816   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2817       std::swap(N0, N1);
2818   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2819       std::swap(N0, N1);
2820   if (N0.getOpcode() == ISD::AND) {
2821     if (!N0.getNode()->hasOneUse())
2822       return SDValue();
2823     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2824     if (!N01C || N01C->getZExtValue() != 0xFF00)
2825       return SDValue();
2826     N0 = N0.getOperand(0);
2827     LookPassAnd0 = true;
2828   }
2829
2830   if (N1.getOpcode() == ISD::AND) {
2831     if (!N1.getNode()->hasOneUse())
2832       return SDValue();
2833     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2834     if (!N11C || N11C->getZExtValue() != 0xFF)
2835       return SDValue();
2836     N1 = N1.getOperand(0);
2837     LookPassAnd1 = true;
2838   }
2839
2840   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2841     std::swap(N0, N1);
2842   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2843     return SDValue();
2844   if (!N0.getNode()->hasOneUse() ||
2845       !N1.getNode()->hasOneUse())
2846     return SDValue();
2847
2848   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2849   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2850   if (!N01C || !N11C)
2851     return SDValue();
2852   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2853     return SDValue();
2854
2855   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2856   SDValue N00 = N0->getOperand(0);
2857   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2858     if (!N00.getNode()->hasOneUse())
2859       return SDValue();
2860     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2861     if (!N001C || N001C->getZExtValue() != 0xFF)
2862       return SDValue();
2863     N00 = N00.getOperand(0);
2864     LookPassAnd0 = true;
2865   }
2866
2867   SDValue N10 = N1->getOperand(0);
2868   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2869     if (!N10.getNode()->hasOneUse())
2870       return SDValue();
2871     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2872     if (!N101C || N101C->getZExtValue() != 0xFF00)
2873       return SDValue();
2874     N10 = N10.getOperand(0);
2875     LookPassAnd1 = true;
2876   }
2877
2878   if (N00 != N10)
2879     return SDValue();
2880
2881   // Make sure everything beyond the low halfword is zero since the SRL 16
2882   // will clear the top bits.
2883   unsigned OpSizeInBits = VT.getSizeInBits();
2884   if (DemandHighBits && OpSizeInBits > 16 &&
2885       (!LookPassAnd0 || !LookPassAnd1) &&
2886       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2887     return SDValue();
2888
2889   SDValue Res = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT, N00);
2890   if (OpSizeInBits > 16)
2891     Res = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Res,
2892                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2893   return Res;
2894 }
2895
2896 /// isBSwapHWordElement - Return true if the specified node is an element
2897 /// that makes up a 32-bit packed halfword byteswap. i.e.
2898 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2899 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2900   if (!N.getNode()->hasOneUse())
2901     return false;
2902
2903   unsigned Opc = N.getOpcode();
2904   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2905     return false;
2906
2907   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2908   if (!N1C)
2909     return false;
2910
2911   unsigned Num;
2912   switch (N1C->getZExtValue()) {
2913   default:
2914     return false;
2915   case 0xFF:       Num = 0; break;
2916   case 0xFF00:     Num = 1; break;
2917   case 0xFF0000:   Num = 2; break;
2918   case 0xFF000000: Num = 3; break;
2919   }
2920
2921   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2922   SDValue N0 = N.getOperand(0);
2923   if (Opc == ISD::AND) {
2924     if (Num == 0 || Num == 2) {
2925       // (x >> 8) & 0xff
2926       // (x >> 8) & 0xff0000
2927       if (N0.getOpcode() != ISD::SRL)
2928         return false;
2929       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2930       if (!C || C->getZExtValue() != 8)
2931         return false;
2932     } else {
2933       // (x << 8) & 0xff00
2934       // (x << 8) & 0xff000000
2935       if (N0.getOpcode() != ISD::SHL)
2936         return false;
2937       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2938       if (!C || C->getZExtValue() != 8)
2939         return false;
2940     }
2941   } else if (Opc == ISD::SHL) {
2942     // (x & 0xff) << 8
2943     // (x & 0xff0000) << 8
2944     if (Num != 0 && Num != 2)
2945       return false;
2946     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2947     if (!C || C->getZExtValue() != 8)
2948       return false;
2949   } else { // Opc == ISD::SRL
2950     // (x & 0xff00) >> 8
2951     // (x & 0xff000000) >> 8
2952     if (Num != 1 && Num != 3)
2953       return false;
2954     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2955     if (!C || C->getZExtValue() != 8)
2956       return false;
2957   }
2958
2959   if (Parts[Num])
2960     return false;
2961
2962   Parts[Num] = N0.getOperand(0).getNode();
2963   return true;
2964 }
2965
2966 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
2967 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2968 /// => (rotl (bswap x), 16)
2969 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
2970   if (!LegalOperations)
2971     return SDValue();
2972
2973   EVT VT = N->getValueType(0);
2974   if (VT != MVT::i32)
2975     return SDValue();
2976   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2977     return SDValue();
2978
2979   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
2980   // Look for either
2981   // (or (or (and), (and)), (or (and), (and)))
2982   // (or (or (or (and), (and)), (and)), (and))
2983   if (N0.getOpcode() != ISD::OR)
2984     return SDValue();
2985   SDValue N00 = N0.getOperand(0);
2986   SDValue N01 = N0.getOperand(1);
2987
2988   if (N1.getOpcode() == ISD::OR &&
2989       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
2990     // (or (or (and), (and)), (or (and), (and)))
2991     SDValue N000 = N00.getOperand(0);
2992     if (!isBSwapHWordElement(N000, Parts))
2993       return SDValue();
2994
2995     SDValue N001 = N00.getOperand(1);
2996     if (!isBSwapHWordElement(N001, Parts))
2997       return SDValue();
2998     SDValue N010 = N01.getOperand(0);
2999     if (!isBSwapHWordElement(N010, Parts))
3000       return SDValue();
3001     SDValue N011 = N01.getOperand(1);
3002     if (!isBSwapHWordElement(N011, Parts))
3003       return SDValue();
3004   } else {
3005     // (or (or (or (and), (and)), (and)), (and))
3006     if (!isBSwapHWordElement(N1, Parts))
3007       return SDValue();
3008     if (!isBSwapHWordElement(N01, Parts))
3009       return SDValue();
3010     if (N00.getOpcode() != ISD::OR)
3011       return SDValue();
3012     SDValue N000 = N00.getOperand(0);
3013     if (!isBSwapHWordElement(N000, Parts))
3014       return SDValue();
3015     SDValue N001 = N00.getOperand(1);
3016     if (!isBSwapHWordElement(N001, Parts))
3017       return SDValue();
3018   }
3019
3020   // Make sure the parts are all coming from the same node.
3021   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3022     return SDValue();
3023
3024   SDValue BSwap = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT,
3025                               SDValue(Parts[0],0));
3026
3027   // Result of the bswap should be rotated by 16. If it's not legal, than
3028   // do  (x << 16) | (x >> 16).
3029   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3030   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3031     return DAG.getNode(ISD::ROTL, N->getDebugLoc(), VT, BSwap, ShAmt);
3032   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3033     return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, BSwap, ShAmt);
3034   return DAG.getNode(ISD::OR, N->getDebugLoc(), VT,
3035                      DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, BSwap, ShAmt),
3036                      DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, BSwap, ShAmt));
3037 }
3038
3039 SDValue DAGCombiner::visitOR(SDNode *N) {
3040   SDValue N0 = N->getOperand(0);
3041   SDValue N1 = N->getOperand(1);
3042   SDValue LL, LR, RL, RR, CC0, CC1;
3043   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3044   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3045   EVT VT = N1.getValueType();
3046
3047   // fold vector ops
3048   if (VT.isVector()) {
3049     SDValue FoldedVOp = SimplifyVBinOp(N);
3050     if (FoldedVOp.getNode()) return FoldedVOp;
3051
3052     // fold (or x, 0) -> x, vector edition
3053     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3054       return N1;
3055     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3056       return N0;
3057
3058     // fold (or x, -1) -> -1, vector edition
3059     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3060       return N0;
3061     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3062       return N1;
3063   }
3064
3065   // fold (or x, undef) -> -1
3066   if (!LegalOperations &&
3067       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3068     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3069     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3070   }
3071   // fold (or c1, c2) -> c1|c2
3072   if (N0C && N1C)
3073     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3074   // canonicalize constant to RHS
3075   if (N0C && !N1C)
3076     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
3077   // fold (or x, 0) -> x
3078   if (N1C && N1C->isNullValue())
3079     return N0;
3080   // fold (or x, -1) -> -1
3081   if (N1C && N1C->isAllOnesValue())
3082     return N1;
3083   // fold (or x, c) -> c iff (x & ~c) == 0
3084   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3085     return N1;
3086
3087   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3088   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3089   if (BSwap.getNode() != 0)
3090     return BSwap;
3091   BSwap = MatchBSwapHWordLow(N, N0, N1);
3092   if (BSwap.getNode() != 0)
3093     return BSwap;
3094
3095   // reassociate or
3096   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
3097   if (ROR.getNode() != 0)
3098     return ROR;
3099   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3100   // iff (c1 & c2) == 0.
3101   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3102              isa<ConstantSDNode>(N0.getOperand(1))) {
3103     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3104     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3105       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3106                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3107                                      N0.getOperand(0), N1),
3108                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3109   }
3110   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3111   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3112     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3113     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3114
3115     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3116         LL.getValueType().isInteger()) {
3117       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3118       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3119       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3120           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3121         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
3122                                      LR.getValueType(), LL, RL);
3123         AddToWorkList(ORNode.getNode());
3124         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
3125       }
3126       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3127       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3128       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3129           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3130         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
3131                                       LR.getValueType(), LL, RL);
3132         AddToWorkList(ANDNode.getNode());
3133         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
3134       }
3135     }
3136     // canonicalize equivalent to ll == rl
3137     if (LL == RR && LR == RL) {
3138       Op1 = ISD::getSetCCSwappedOperands(Op1);
3139       std::swap(RL, RR);
3140     }
3141     if (LL == RL && LR == RR) {
3142       bool isInteger = LL.getValueType().isInteger();
3143       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3144       if (Result != ISD::SETCC_INVALID &&
3145           (!LegalOperations ||
3146            TLI.isCondCodeLegal(Result, LL.getSimpleValueType())))
3147         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
3148                             LL, LR, Result);
3149     }
3150   }
3151
3152   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3153   if (N0.getOpcode() == N1.getOpcode()) {
3154     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3155     if (Tmp.getNode()) return Tmp;
3156   }
3157
3158   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3159   if (N0.getOpcode() == ISD::AND &&
3160       N1.getOpcode() == ISD::AND &&
3161       N0.getOperand(1).getOpcode() == ISD::Constant &&
3162       N1.getOperand(1).getOpcode() == ISD::Constant &&
3163       // Don't increase # computations.
3164       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3165     // We can only do this xform if we know that bits from X that are set in C2
3166     // but not in C1 are already zero.  Likewise for Y.
3167     const APInt &LHSMask =
3168       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3169     const APInt &RHSMask =
3170       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3171
3172     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3173         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3174       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3175                               N0.getOperand(0), N1.getOperand(0));
3176       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
3177                          DAG.getConstant(LHSMask | RHSMask, VT));
3178     }
3179   }
3180
3181   // See if this is some rotate idiom.
3182   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
3183     return SDValue(Rot, 0);
3184
3185   // Simplify the operands using demanded-bits information.
3186   if (!VT.isVector() &&
3187       SimplifyDemandedBits(SDValue(N, 0)))
3188     return SDValue(N, 0);
3189
3190   return SDValue();
3191 }
3192
3193 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3194 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3195   if (Op.getOpcode() == ISD::AND) {
3196     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3197       Mask = Op.getOperand(1);
3198       Op = Op.getOperand(0);
3199     } else {
3200       return false;
3201     }
3202   }
3203
3204   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3205     Shift = Op;
3206     return true;
3207   }
3208
3209   return false;
3210 }
3211
3212 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3213 // idioms for rotate, and if the target supports rotation instructions, generate
3214 // a rot[lr].
3215 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
3216   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3217   EVT VT = LHS.getValueType();
3218   if (!TLI.isTypeLegal(VT)) return 0;
3219
3220   // The target must have at least one rotate flavor.
3221   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3222   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3223   if (!HasROTL && !HasROTR) return 0;
3224
3225   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3226   SDValue LHSShift;   // The shift.
3227   SDValue LHSMask;    // AND value if any.
3228   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3229     return 0; // Not part of a rotate.
3230
3231   SDValue RHSShift;   // The shift.
3232   SDValue RHSMask;    // AND value if any.
3233   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3234     return 0; // Not part of a rotate.
3235
3236   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3237     return 0;   // Not shifting the same value.
3238
3239   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3240     return 0;   // Shifts must disagree.
3241
3242   // Canonicalize shl to left side in a shl/srl pair.
3243   if (RHSShift.getOpcode() == ISD::SHL) {
3244     std::swap(LHS, RHS);
3245     std::swap(LHSShift, RHSShift);
3246     std::swap(LHSMask , RHSMask );
3247   }
3248
3249   unsigned OpSizeInBits = VT.getSizeInBits();
3250   SDValue LHSShiftArg = LHSShift.getOperand(0);
3251   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3252   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3253
3254   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3255   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3256   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3257       RHSShiftAmt.getOpcode() == ISD::Constant) {
3258     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3259     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3260     if ((LShVal + RShVal) != OpSizeInBits)
3261       return 0;
3262
3263     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3264                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3265
3266     // If there is an AND of either shifted operand, apply it to the result.
3267     if (LHSMask.getNode() || RHSMask.getNode()) {
3268       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3269
3270       if (LHSMask.getNode()) {
3271         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3272         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3273       }
3274       if (RHSMask.getNode()) {
3275         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3276         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3277       }
3278
3279       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3280     }
3281
3282     return Rot.getNode();
3283   }
3284
3285   // If there is a mask here, and we have a variable shift, we can't be sure
3286   // that we're masking out the right stuff.
3287   if (LHSMask.getNode() || RHSMask.getNode())
3288     return 0;
3289
3290   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3291   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3292   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3293       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3294     if (ConstantSDNode *SUBC =
3295           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3296       if (SUBC->getAPIntValue() == OpSizeInBits) {
3297         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3298                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3299       }
3300     }
3301   }
3302
3303   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3304   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3305   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3306       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
3307     if (ConstantSDNode *SUBC =
3308           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
3309       if (SUBC->getAPIntValue() == OpSizeInBits) {
3310         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3311                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3312       }
3313     }
3314   }
3315
3316   // Look for sign/zext/any-extended or truncate cases:
3317   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3318        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3319        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3320        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3321       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3322        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3323        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3324        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3325     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3326     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3327     if (RExtOp0.getOpcode() == ISD::SUB &&
3328         RExtOp0.getOperand(1) == LExtOp0) {
3329       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3330       //   (rotl x, y)
3331       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3332       //   (rotr x, (sub 32, y))
3333       if (ConstantSDNode *SUBC =
3334             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3335         if (SUBC->getAPIntValue() == OpSizeInBits) {
3336           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3337                              LHSShiftArg,
3338                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3339         }
3340       }
3341     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3342                RExtOp0 == LExtOp0.getOperand(1)) {
3343       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3344       //   (rotr x, y)
3345       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3346       //   (rotl x, (sub 32, y))
3347       if (ConstantSDNode *SUBC =
3348             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3349         if (SUBC->getAPIntValue() == OpSizeInBits) {
3350           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3351                              LHSShiftArg,
3352                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3353         }
3354       }
3355     }
3356   }
3357
3358   return 0;
3359 }
3360
3361 SDValue DAGCombiner::visitXOR(SDNode *N) {
3362   SDValue N0 = N->getOperand(0);
3363   SDValue N1 = N->getOperand(1);
3364   SDValue LHS, RHS, CC;
3365   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3366   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3367   EVT VT = N0.getValueType();
3368
3369   // fold vector ops
3370   if (VT.isVector()) {
3371     SDValue FoldedVOp = SimplifyVBinOp(N);
3372     if (FoldedVOp.getNode()) return FoldedVOp;
3373
3374     // fold (xor x, 0) -> x, vector edition
3375     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3376       return N1;
3377     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3378       return N0;
3379   }
3380
3381   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3382   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3383     return DAG.getConstant(0, VT);
3384   // fold (xor x, undef) -> undef
3385   if (N0.getOpcode() == ISD::UNDEF)
3386     return N0;
3387   if (N1.getOpcode() == ISD::UNDEF)
3388     return N1;
3389   // fold (xor c1, c2) -> c1^c2
3390   if (N0C && N1C)
3391     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3392   // canonicalize constant to RHS
3393   if (N0C && !N1C)
3394     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
3395   // fold (xor x, 0) -> x
3396   if (N1C && N1C->isNullValue())
3397     return N0;
3398   // reassociate xor
3399   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
3400   if (RXOR.getNode() != 0)
3401     return RXOR;
3402
3403   // fold !(x cc y) -> (x !cc y)
3404   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3405     bool isInt = LHS.getValueType().isInteger();
3406     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3407                                                isInt);
3408
3409     if (!LegalOperations ||
3410         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3411       switch (N0.getOpcode()) {
3412       default:
3413         llvm_unreachable("Unhandled SetCC Equivalent!");
3414       case ISD::SETCC:
3415         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
3416       case ISD::SELECT_CC:
3417         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
3418                                N0.getOperand(3), NotCC);
3419       }
3420     }
3421   }
3422
3423   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3424   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3425       N0.getNode()->hasOneUse() &&
3426       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3427     SDValue V = N0.getOperand(0);
3428     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
3429                     DAG.getConstant(1, V.getValueType()));
3430     AddToWorkList(V.getNode());
3431     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
3432   }
3433
3434   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3435   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3436       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3437     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3438     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3439       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3440       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3441       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3442       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3443       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3444     }
3445   }
3446   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3447   if (N1C && N1C->isAllOnesValue() &&
3448       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3449     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3450     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3451       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3452       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3453       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3454       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3455       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3456     }
3457   }
3458   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3459   if (N1C && N0.getOpcode() == ISD::XOR) {
3460     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3461     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3462     if (N00C)
3463       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
3464                          DAG.getConstant(N1C->getAPIntValue() ^
3465                                          N00C->getAPIntValue(), VT));
3466     if (N01C)
3467       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
3468                          DAG.getConstant(N1C->getAPIntValue() ^
3469                                          N01C->getAPIntValue(), VT));
3470   }
3471   // fold (xor x, x) -> 0
3472   if (N0 == N1)
3473     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
3474
3475   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3476   if (N0.getOpcode() == N1.getOpcode()) {
3477     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3478     if (Tmp.getNode()) return Tmp;
3479   }
3480
3481   // Simplify the expression using non-local knowledge.
3482   if (!VT.isVector() &&
3483       SimplifyDemandedBits(SDValue(N, 0)))
3484     return SDValue(N, 0);
3485
3486   return SDValue();
3487 }
3488
3489 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3490 /// the shift amount is a constant.
3491 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3492   SDNode *LHS = N->getOperand(0).getNode();
3493   if (!LHS->hasOneUse()) return SDValue();
3494
3495   // We want to pull some binops through shifts, so that we have (and (shift))
3496   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3497   // thing happens with address calculations, so it's important to canonicalize
3498   // it.
3499   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3500
3501   switch (LHS->getOpcode()) {
3502   default: return SDValue();
3503   case ISD::OR:
3504   case ISD::XOR:
3505     HighBitSet = false; // We can only transform sra if the high bit is clear.
3506     break;
3507   case ISD::AND:
3508     HighBitSet = true;  // We can only transform sra if the high bit is set.
3509     break;
3510   case ISD::ADD:
3511     if (N->getOpcode() != ISD::SHL)
3512       return SDValue(); // only shl(add) not sr[al](add).
3513     HighBitSet = false; // We can only transform sra if the high bit is clear.
3514     break;
3515   }
3516
3517   // We require the RHS of the binop to be a constant as well.
3518   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3519   if (!BinOpCst) return SDValue();
3520
3521   // FIXME: disable this unless the input to the binop is a shift by a constant.
3522   // If it is not a shift, it pessimizes some common cases like:
3523   //
3524   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3525   //    int bar(int *X, int i) { return X[i & 255]; }
3526   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3527   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3528        BinOpLHSVal->getOpcode() != ISD::SRA &&
3529        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3530       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3531     return SDValue();
3532
3533   EVT VT = N->getValueType(0);
3534
3535   // If this is a signed shift right, and the high bit is modified by the
3536   // logical operation, do not perform the transformation. The highBitSet
3537   // boolean indicates the value of the high bit of the constant which would
3538   // cause it to be modified for this operation.
3539   if (N->getOpcode() == ISD::SRA) {
3540     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3541     if (BinOpRHSSignSet != HighBitSet)
3542       return SDValue();
3543   }
3544
3545   // Fold the constants, shifting the binop RHS by the shift amount.
3546   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
3547                                N->getValueType(0),
3548                                LHS->getOperand(1), N->getOperand(1));
3549
3550   // Create the new shift.
3551   SDValue NewShift = DAG.getNode(N->getOpcode(),
3552                                  LHS->getOperand(0).getDebugLoc(),
3553                                  VT, LHS->getOperand(0), N->getOperand(1));
3554
3555   // Create the new binop.
3556   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
3557 }
3558
3559 SDValue DAGCombiner::visitSHL(SDNode *N) {
3560   SDValue N0 = N->getOperand(0);
3561   SDValue N1 = N->getOperand(1);
3562   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3563   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3564   EVT VT = N0.getValueType();
3565   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3566
3567   // fold (shl c1, c2) -> c1<<c2
3568   if (N0C && N1C)
3569     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3570   // fold (shl 0, x) -> 0
3571   if (N0C && N0C->isNullValue())
3572     return N0;
3573   // fold (shl x, c >= size(x)) -> undef
3574   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3575     return DAG.getUNDEF(VT);
3576   // fold (shl x, 0) -> x
3577   if (N1C && N1C->isNullValue())
3578     return N0;
3579   // fold (shl undef, x) -> 0
3580   if (N0.getOpcode() == ISD::UNDEF)
3581     return DAG.getConstant(0, VT);
3582   // if (shl x, c) is known to be zero, return 0
3583   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3584                             APInt::getAllOnesValue(OpSizeInBits)))
3585     return DAG.getConstant(0, VT);
3586   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3587   if (N1.getOpcode() == ISD::TRUNCATE &&
3588       N1.getOperand(0).getOpcode() == ISD::AND &&
3589       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3590     SDValue N101 = N1.getOperand(0).getOperand(1);
3591     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3592       EVT TruncVT = N1.getValueType();
3593       SDValue N100 = N1.getOperand(0).getOperand(0);
3594       APInt TruncC = N101C->getAPIntValue();
3595       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3596       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
3597                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
3598                                      DAG.getNode(ISD::TRUNCATE,
3599                                                  N->getDebugLoc(),
3600                                                  TruncVT, N100),
3601                                      DAG.getConstant(TruncC, TruncVT)));
3602     }
3603   }
3604
3605   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3606     return SDValue(N, 0);
3607
3608   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3609   if (N1C && N0.getOpcode() == ISD::SHL &&
3610       N0.getOperand(1).getOpcode() == ISD::Constant) {
3611     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3612     uint64_t c2 = N1C->getZExtValue();
3613     if (c1 + c2 >= OpSizeInBits)
3614       return DAG.getConstant(0, VT);
3615     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3616                        DAG.getConstant(c1 + c2, N1.getValueType()));
3617   }
3618
3619   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3620   // For this to be valid, the second form must not preserve any of the bits
3621   // that are shifted out by the inner shift in the first form.  This means
3622   // the outer shift size must be >= the number of bits added by the ext.
3623   // As a corollary, we don't care what kind of ext it is.
3624   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3625               N0.getOpcode() == ISD::ANY_EXTEND ||
3626               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3627       N0.getOperand(0).getOpcode() == ISD::SHL &&
3628       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3629     uint64_t c1 =
3630       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3631     uint64_t c2 = N1C->getZExtValue();
3632     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3633     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3634     if (c2 >= OpSizeInBits - InnerShiftSize) {
3635       if (c1 + c2 >= OpSizeInBits)
3636         return DAG.getConstant(0, VT);
3637       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3638                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3639                                      N0.getOperand(0)->getOperand(0)),
3640                          DAG.getConstant(c1 + c2, N1.getValueType()));
3641     }
3642   }
3643
3644   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3645   //                               (and (srl x, (sub c1, c2), MASK)
3646   // Only fold this if the inner shift has no other uses -- if it does, folding
3647   // this will increase the total number of instructions.
3648   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3649       N0.getOperand(1).getOpcode() == ISD::Constant) {
3650     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3651     if (c1 < VT.getSizeInBits()) {
3652       uint64_t c2 = N1C->getZExtValue();
3653       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3654                                          VT.getSizeInBits() - c1);
3655       SDValue Shift;
3656       if (c2 > c1) {
3657         Mask = Mask.shl(c2-c1);
3658         Shift = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3659                             DAG.getConstant(c2-c1, N1.getValueType()));
3660       } else {
3661         Mask = Mask.lshr(c1-c2);
3662         Shift = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3663                             DAG.getConstant(c1-c2, N1.getValueType()));
3664       }
3665       return DAG.getNode(ISD::AND, N0.getDebugLoc(), VT, Shift,
3666                          DAG.getConstant(Mask, VT));
3667     }
3668   }
3669   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3670   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3671     SDValue HiBitsMask =
3672       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3673                                             VT.getSizeInBits() -
3674                                               N1C->getZExtValue()),
3675                       VT);
3676     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3677                        HiBitsMask);
3678   }
3679
3680   if (N1C) {
3681     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3682     if (NewSHL.getNode())
3683       return NewSHL;
3684   }
3685
3686   return SDValue();
3687 }
3688
3689 SDValue DAGCombiner::visitSRA(SDNode *N) {
3690   SDValue N0 = N->getOperand(0);
3691   SDValue N1 = N->getOperand(1);
3692   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3693   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3694   EVT VT = N0.getValueType();
3695   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3696
3697   // fold (sra c1, c2) -> (sra c1, c2)
3698   if (N0C && N1C)
3699     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3700   // fold (sra 0, x) -> 0
3701   if (N0C && N0C->isNullValue())
3702     return N0;
3703   // fold (sra -1, x) -> -1
3704   if (N0C && N0C->isAllOnesValue())
3705     return N0;
3706   // fold (sra x, (setge c, size(x))) -> undef
3707   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3708     return DAG.getUNDEF(VT);
3709   // fold (sra x, 0) -> x
3710   if (N1C && N1C->isNullValue())
3711     return N0;
3712   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3713   // sext_inreg.
3714   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3715     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3716     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3717     if (VT.isVector())
3718       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3719                                ExtVT, VT.getVectorNumElements());
3720     if ((!LegalOperations ||
3721          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3722       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3723                          N0.getOperand(0), DAG.getValueType(ExtVT));
3724   }
3725
3726   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3727   if (N1C && N0.getOpcode() == ISD::SRA) {
3728     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3729       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3730       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3731       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3732                          DAG.getConstant(Sum, N1C->getValueType(0)));
3733     }
3734   }
3735
3736   // fold (sra (shl X, m), (sub result_size, n))
3737   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3738   // result_size - n != m.
3739   // If truncate is free for the target sext(shl) is likely to result in better
3740   // code.
3741   if (N0.getOpcode() == ISD::SHL) {
3742     // Get the two constanst of the shifts, CN0 = m, CN = n.
3743     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3744     if (N01C && N1C) {
3745       // Determine what the truncate's result bitsize and type would be.
3746       EVT TruncVT =
3747         EVT::getIntegerVT(*DAG.getContext(),
3748                           OpSizeInBits - N1C->getZExtValue());
3749       // Determine the residual right-shift amount.
3750       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3751
3752       // If the shift is not a no-op (in which case this should be just a sign
3753       // extend already), the truncated to type is legal, sign_extend is legal
3754       // on that type, and the truncate to that type is both legal and free,
3755       // perform the transform.
3756       if ((ShiftAmt > 0) &&
3757           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3758           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3759           TLI.isTruncateFree(VT, TruncVT)) {
3760
3761           SDValue Amt = DAG.getConstant(ShiftAmt,
3762               getShiftAmountTy(N0.getOperand(0).getValueType()));
3763           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3764                                       N0.getOperand(0), Amt);
3765           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3766                                       Shift);
3767           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3768                              N->getValueType(0), Trunc);
3769       }
3770     }
3771   }
3772
3773   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3774   if (N1.getOpcode() == ISD::TRUNCATE &&
3775       N1.getOperand(0).getOpcode() == ISD::AND &&
3776       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3777     SDValue N101 = N1.getOperand(0).getOperand(1);
3778     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3779       EVT TruncVT = N1.getValueType();
3780       SDValue N100 = N1.getOperand(0).getOperand(0);
3781       APInt TruncC = N101C->getAPIntValue();
3782       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3783       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3784                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3785                                      TruncVT,
3786                                      DAG.getNode(ISD::TRUNCATE,
3787                                                  N->getDebugLoc(),
3788                                                  TruncVT, N100),
3789                                      DAG.getConstant(TruncC, TruncVT)));
3790     }
3791   }
3792
3793   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3794   //      if c1 is equal to the number of bits the trunc removes
3795   if (N0.getOpcode() == ISD::TRUNCATE &&
3796       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3797        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3798       N0.getOperand(0).hasOneUse() &&
3799       N0.getOperand(0).getOperand(1).hasOneUse() &&
3800       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3801     EVT LargeVT = N0.getOperand(0).getValueType();
3802     ConstantSDNode *LargeShiftAmt =
3803       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3804
3805     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3806         LargeShiftAmt->getZExtValue()) {
3807       SDValue Amt =
3808         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3809               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3810       SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), LargeVT,
3811                                 N0.getOperand(0).getOperand(0), Amt);
3812       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, SRA);
3813     }
3814   }
3815
3816   // Simplify, based on bits shifted out of the LHS.
3817   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3818     return SDValue(N, 0);
3819
3820
3821   // If the sign bit is known to be zero, switch this to a SRL.
3822   if (DAG.SignBitIsZero(N0))
3823     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3824
3825   if (N1C) {
3826     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3827     if (NewSRA.getNode())
3828       return NewSRA;
3829   }
3830
3831   return SDValue();
3832 }
3833
3834 SDValue DAGCombiner::visitSRL(SDNode *N) {
3835   SDValue N0 = N->getOperand(0);
3836   SDValue N1 = N->getOperand(1);
3837   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3838   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3839   EVT VT = N0.getValueType();
3840   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3841
3842   // fold (srl c1, c2) -> c1 >>u c2
3843   if (N0C && N1C)
3844     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3845   // fold (srl 0, x) -> 0
3846   if (N0C && N0C->isNullValue())
3847     return N0;
3848   // fold (srl x, c >= size(x)) -> undef
3849   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3850     return DAG.getUNDEF(VT);
3851   // fold (srl x, 0) -> x
3852   if (N1C && N1C->isNullValue())
3853     return N0;
3854   // if (srl x, c) is known to be zero, return 0
3855   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3856                                    APInt::getAllOnesValue(OpSizeInBits)))
3857     return DAG.getConstant(0, VT);
3858
3859   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3860   if (N1C && N0.getOpcode() == ISD::SRL &&
3861       N0.getOperand(1).getOpcode() == ISD::Constant) {
3862     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3863     uint64_t c2 = N1C->getZExtValue();
3864     if (c1 + c2 >= OpSizeInBits)
3865       return DAG.getConstant(0, VT);
3866     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3867                        DAG.getConstant(c1 + c2, N1.getValueType()));
3868   }
3869
3870   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3871   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3872       N0.getOperand(0).getOpcode() == ISD::SRL &&
3873       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3874     uint64_t c1 =
3875       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3876     uint64_t c2 = N1C->getZExtValue();
3877     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3878     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3879     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3880     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3881     if (c1 + OpSizeInBits == InnerShiftSize) {
3882       if (c1 + c2 >= InnerShiftSize)
3883         return DAG.getConstant(0, VT);
3884       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3885                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3886                                      N0.getOperand(0)->getOperand(0),
3887                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3888     }
3889   }
3890
3891   // fold (srl (shl x, c), c) -> (and x, cst2)
3892   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3893       N0.getValueSizeInBits() <= 64) {
3894     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3895     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3896                        DAG.getConstant(~0ULL >> ShAmt, VT));
3897   }
3898
3899
3900   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3901   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3902     // Shifting in all undef bits?
3903     EVT SmallVT = N0.getOperand(0).getValueType();
3904     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3905       return DAG.getUNDEF(VT);
3906
3907     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3908       uint64_t ShiftAmt = N1C->getZExtValue();
3909       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3910                                        N0.getOperand(0),
3911                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3912       AddToWorkList(SmallShift.getNode());
3913       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3914     }
3915   }
3916
3917   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3918   // bit, which is unmodified by sra.
3919   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3920     if (N0.getOpcode() == ISD::SRA)
3921       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3922   }
3923
3924   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3925   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3926       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3927     APInt KnownZero, KnownOne;
3928     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3929
3930     // If any of the input bits are KnownOne, then the input couldn't be all
3931     // zeros, thus the result of the srl will always be zero.
3932     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3933
3934     // If all of the bits input the to ctlz node are known to be zero, then
3935     // the result of the ctlz is "32" and the result of the shift is one.
3936     APInt UnknownBits = ~KnownZero;
3937     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3938
3939     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3940     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3941       // Okay, we know that only that the single bit specified by UnknownBits
3942       // could be set on input to the CTLZ node. If this bit is set, the SRL
3943       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3944       // to an SRL/XOR pair, which is likely to simplify more.
3945       unsigned ShAmt = UnknownBits.countTrailingZeros();
3946       SDValue Op = N0.getOperand(0);
3947
3948       if (ShAmt) {
3949         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3950                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
3951         AddToWorkList(Op.getNode());
3952       }
3953
3954       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3955                          Op, DAG.getConstant(1, VT));
3956     }
3957   }
3958
3959   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3960   if (N1.getOpcode() == ISD::TRUNCATE &&
3961       N1.getOperand(0).getOpcode() == ISD::AND &&
3962       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3963     SDValue N101 = N1.getOperand(0).getOperand(1);
3964     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3965       EVT TruncVT = N1.getValueType();
3966       SDValue N100 = N1.getOperand(0).getOperand(0);
3967       APInt TruncC = N101C->getAPIntValue();
3968       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3969       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3970                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3971                                      TruncVT,
3972                                      DAG.getNode(ISD::TRUNCATE,
3973                                                  N->getDebugLoc(),
3974                                                  TruncVT, N100),
3975                                      DAG.getConstant(TruncC, TruncVT)));
3976     }
3977   }
3978
3979   // fold operands of srl based on knowledge that the low bits are not
3980   // demanded.
3981   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3982     return SDValue(N, 0);
3983
3984   if (N1C) {
3985     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3986     if (NewSRL.getNode())
3987       return NewSRL;
3988   }
3989
3990   // Attempt to convert a srl of a load into a narrower zero-extending load.
3991   SDValue NarrowLoad = ReduceLoadWidth(N);
3992   if (NarrowLoad.getNode())
3993     return NarrowLoad;
3994
3995   // Here is a common situation. We want to optimize:
3996   //
3997   //   %a = ...
3998   //   %b = and i32 %a, 2
3999   //   %c = srl i32 %b, 1
4000   //   brcond i32 %c ...
4001   //
4002   // into
4003   //
4004   //   %a = ...
4005   //   %b = and %a, 2
4006   //   %c = setcc eq %b, 0
4007   //   brcond %c ...
4008   //
4009   // However when after the source operand of SRL is optimized into AND, the SRL
4010   // itself may not be optimized further. Look for it and add the BRCOND into
4011   // the worklist.
4012   if (N->hasOneUse()) {
4013     SDNode *Use = *N->use_begin();
4014     if (Use->getOpcode() == ISD::BRCOND)
4015       AddToWorkList(Use);
4016     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4017       // Also look pass the truncate.
4018       Use = *Use->use_begin();
4019       if (Use->getOpcode() == ISD::BRCOND)
4020         AddToWorkList(Use);
4021     }
4022   }
4023
4024   return SDValue();
4025 }
4026
4027 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4028   SDValue N0 = N->getOperand(0);
4029   EVT VT = N->getValueType(0);
4030
4031   // fold (ctlz c1) -> c2
4032   if (isa<ConstantSDNode>(N0))
4033     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
4034   return SDValue();
4035 }
4036
4037 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4038   SDValue N0 = N->getOperand(0);
4039   EVT VT = N->getValueType(0);
4040
4041   // fold (ctlz_zero_undef c1) -> c2
4042   if (isa<ConstantSDNode>(N0))
4043     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4044   return SDValue();
4045 }
4046
4047 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4048   SDValue N0 = N->getOperand(0);
4049   EVT VT = N->getValueType(0);
4050
4051   // fold (cttz c1) -> c2
4052   if (isa<ConstantSDNode>(N0))
4053     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
4054   return SDValue();
4055 }
4056
4057 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4058   SDValue N0 = N->getOperand(0);
4059   EVT VT = N->getValueType(0);
4060
4061   // fold (cttz_zero_undef c1) -> c2
4062   if (isa<ConstantSDNode>(N0))
4063     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4064   return SDValue();
4065 }
4066
4067 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4068   SDValue N0 = N->getOperand(0);
4069   EVT VT = N->getValueType(0);
4070
4071   // fold (ctpop c1) -> c2
4072   if (isa<ConstantSDNode>(N0))
4073     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
4074   return SDValue();
4075 }
4076
4077 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4078   SDValue N0 = N->getOperand(0);
4079   SDValue N1 = N->getOperand(1);
4080   SDValue N2 = N->getOperand(2);
4081   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4082   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4083   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4084   EVT VT = N->getValueType(0);
4085   EVT VT0 = N0.getValueType();
4086
4087   // fold (select C, X, X) -> X
4088   if (N1 == N2)
4089     return N1;
4090   // fold (select true, X, Y) -> X
4091   if (N0C && !N0C->isNullValue())
4092     return N1;
4093   // fold (select false, X, Y) -> Y
4094   if (N0C && N0C->isNullValue())
4095     return N2;
4096   // fold (select C, 1, X) -> (or C, X)
4097   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4098     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4099   // fold (select C, 0, 1) -> (xor C, 1)
4100   if (VT.isInteger() &&
4101       (VT0 == MVT::i1 ||
4102        (VT0.isInteger() &&
4103         TLI.getBooleanContents(false) ==
4104         TargetLowering::ZeroOrOneBooleanContent)) &&
4105       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4106     SDValue XORNode;
4107     if (VT == VT0)
4108       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
4109                          N0, DAG.getConstant(1, VT0));
4110     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
4111                           N0, DAG.getConstant(1, VT0));
4112     AddToWorkList(XORNode.getNode());
4113     if (VT.bitsGT(VT0))
4114       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
4115     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
4116   }
4117   // fold (select C, 0, X) -> (and (not C), X)
4118   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4119     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4120     AddToWorkList(NOTNode.getNode());
4121     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
4122   }
4123   // fold (select C, X, 1) -> (or (not C), X)
4124   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4125     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4126     AddToWorkList(NOTNode.getNode());
4127     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
4128   }
4129   // fold (select C, X, 0) -> (and C, X)
4130   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4131     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4132   // fold (select X, X, Y) -> (or X, Y)
4133   // fold (select X, 1, Y) -> (or X, Y)
4134   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4135     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4136   // fold (select X, Y, X) -> (and X, Y)
4137   // fold (select X, Y, 0) -> (and X, Y)
4138   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4139     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4140
4141   // If we can fold this based on the true/false value, do so.
4142   if (SimplifySelectOps(N, N1, N2))
4143     return SDValue(N, 0);  // Don't revisit N.
4144
4145   // fold selects based on a setcc into other things, such as min/max/abs
4146   if (N0.getOpcode() == ISD::SETCC) {
4147     // FIXME:
4148     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4149     // having to say they don't support SELECT_CC on every type the DAG knows
4150     // about, since there is no way to mark an opcode illegal at all value types
4151     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4152         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4153       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
4154                          N0.getOperand(0), N0.getOperand(1),
4155                          N1, N2, N0.getOperand(2));
4156     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
4157   }
4158
4159   return SDValue();
4160 }
4161
4162 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4163   SDValue N0 = N->getOperand(0);
4164   SDValue N1 = N->getOperand(1);
4165   SDValue N2 = N->getOperand(2);
4166   SDValue N3 = N->getOperand(3);
4167   SDValue N4 = N->getOperand(4);
4168   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4169
4170   // fold select_cc lhs, rhs, x, x, cc -> x
4171   if (N2 == N3)
4172     return N2;
4173
4174   // Determine if the condition we're dealing with is constant
4175   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
4176                               N0, N1, CC, N->getDebugLoc(), false);
4177   if (SCC.getNode()) AddToWorkList(SCC.getNode());
4178
4179   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
4180     if (!SCCC->isNullValue())
4181       return N2;    // cond always true -> true val
4182     else
4183       return N3;    // cond always false -> false val
4184   }
4185
4186   // Fold to a simpler select_cc
4187   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
4188     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
4189                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4190                        SCC.getOperand(2));
4191
4192   // If we can fold this based on the true/false value, do so.
4193   if (SimplifySelectOps(N, N2, N3))
4194     return SDValue(N, 0);  // Don't revisit N.
4195
4196   // fold select_cc into other things, such as min/max/abs
4197   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
4198 }
4199
4200 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4201   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4202                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4203                        N->getDebugLoc());
4204 }
4205
4206 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4207 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4208 // transformation. Returns true if extension are possible and the above
4209 // mentioned transformation is profitable.
4210 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4211                                     unsigned ExtOpc,
4212                                     SmallVector<SDNode*, 4> &ExtendNodes,
4213                                     const TargetLowering &TLI) {
4214   bool HasCopyToRegUses = false;
4215   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4216   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4217                             UE = N0.getNode()->use_end();
4218        UI != UE; ++UI) {
4219     SDNode *User = *UI;
4220     if (User == N)
4221       continue;
4222     if (UI.getUse().getResNo() != N0.getResNo())
4223       continue;
4224     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4225     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4226       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4227       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4228         // Sign bits will be lost after a zext.
4229         return false;
4230       bool Add = false;
4231       for (unsigned i = 0; i != 2; ++i) {
4232         SDValue UseOp = User->getOperand(i);
4233         if (UseOp == N0)
4234           continue;
4235         if (!isa<ConstantSDNode>(UseOp))
4236           return false;
4237         Add = true;
4238       }
4239       if (Add)
4240         ExtendNodes.push_back(User);
4241       continue;
4242     }
4243     // If truncates aren't free and there are users we can't
4244     // extend, it isn't worthwhile.
4245     if (!isTruncFree)
4246       return false;
4247     // Remember if this value is live-out.
4248     if (User->getOpcode() == ISD::CopyToReg)
4249       HasCopyToRegUses = true;
4250   }
4251
4252   if (HasCopyToRegUses) {
4253     bool BothLiveOut = false;
4254     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4255          UI != UE; ++UI) {
4256       SDUse &Use = UI.getUse();
4257       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4258         BothLiveOut = true;
4259         break;
4260       }
4261     }
4262     if (BothLiveOut)
4263       // Both unextended and extended values are live out. There had better be
4264       // a good reason for the transformation.
4265       return ExtendNodes.size();
4266   }
4267   return true;
4268 }
4269
4270 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4271                                   SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
4272                                   ISD::NodeType ExtType) {
4273   // Extend SetCC uses if necessary.
4274   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4275     SDNode *SetCC = SetCCs[i];
4276     SmallVector<SDValue, 4> Ops;
4277
4278     for (unsigned j = 0; j != 2; ++j) {
4279       SDValue SOp = SetCC->getOperand(j);
4280       if (SOp == Trunc)
4281         Ops.push_back(ExtLoad);
4282       else
4283         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4284     }
4285
4286     Ops.push_back(SetCC->getOperand(2));
4287     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4288                                  &Ops[0], Ops.size()));
4289   }
4290 }
4291
4292 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4293   SDValue N0 = N->getOperand(0);
4294   EVT VT = N->getValueType(0);
4295
4296   // fold (sext c1) -> c1
4297   if (isa<ConstantSDNode>(N0))
4298     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
4299
4300   // fold (sext (sext x)) -> (sext x)
4301   // fold (sext (aext x)) -> (sext x)
4302   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4303     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
4304                        N0.getOperand(0));
4305
4306   if (N0.getOpcode() == ISD::TRUNCATE) {
4307     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4308     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4309     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4310     if (NarrowLoad.getNode()) {
4311       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4312       if (NarrowLoad.getNode() != N0.getNode()) {
4313         CombineTo(N0.getNode(), NarrowLoad);
4314         // CombineTo deleted the truncate, if needed, but not what's under it.
4315         AddToWorkList(oye);
4316       }
4317       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4318     }
4319
4320     // See if the value being truncated is already sign extended.  If so, just
4321     // eliminate the trunc/sext pair.
4322     SDValue Op = N0.getOperand(0);
4323     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4324     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4325     unsigned DestBits = VT.getScalarType().getSizeInBits();
4326     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4327
4328     if (OpBits == DestBits) {
4329       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4330       // bits, it is already ready.
4331       if (NumSignBits > DestBits-MidBits)
4332         return Op;
4333     } else if (OpBits < DestBits) {
4334       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4335       // bits, just sext from i32.
4336       if (NumSignBits > OpBits-MidBits)
4337         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
4338     } else {
4339       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4340       // bits, just truncate to i32.
4341       if (NumSignBits > OpBits-MidBits)
4342         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4343     }
4344
4345     // fold (sext (truncate x)) -> (sextinreg x).
4346     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4347                                                  N0.getValueType())) {
4348       if (OpBits < DestBits)
4349         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
4350       else if (OpBits > DestBits)
4351         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
4352       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
4353                          DAG.getValueType(N0.getValueType()));
4354     }
4355   }
4356
4357   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4358   // None of the supported targets knows how to perform load and sign extend
4359   // on vectors in one instruction.  We only perform this transformation on
4360   // scalars.
4361   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4362       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4363        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4364     bool DoXform = true;
4365     SmallVector<SDNode*, 4> SetCCs;
4366     if (!N0.hasOneUse())
4367       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4368     if (DoXform) {
4369       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4370       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4371                                        LN0->getChain(),
4372                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4373                                        N0.getValueType(),
4374                                        LN0->isVolatile(), LN0->isNonTemporal(),
4375                                        LN0->getAlignment());
4376       CombineTo(N, ExtLoad);
4377       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4378                                   N0.getValueType(), ExtLoad);
4379       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4380       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4381                       ISD::SIGN_EXTEND);
4382       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4383     }
4384   }
4385
4386   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4387   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4388   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4389       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4390     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4391     EVT MemVT = LN0->getMemoryVT();
4392     if ((!LegalOperations && !LN0->isVolatile()) ||
4393         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4394       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4395                                        LN0->getChain(),
4396                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4397                                        MemVT,
4398                                        LN0->isVolatile(), LN0->isNonTemporal(),
4399                                        LN0->getAlignment());
4400       CombineTo(N, ExtLoad);
4401       CombineTo(N0.getNode(),
4402                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4403                             N0.getValueType(), ExtLoad),
4404                 ExtLoad.getValue(1));
4405       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4406     }
4407   }
4408
4409   // fold (sext (and/or/xor (load x), cst)) ->
4410   //      (and/or/xor (sextload x), (sext cst))
4411   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4412        N0.getOpcode() == ISD::XOR) &&
4413       isa<LoadSDNode>(N0.getOperand(0)) &&
4414       N0.getOperand(1).getOpcode() == ISD::Constant &&
4415       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4416       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4417     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4418     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4419       bool DoXform = true;
4420       SmallVector<SDNode*, 4> SetCCs;
4421       if (!N0.hasOneUse())
4422         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4423                                           SetCCs, TLI);
4424       if (DoXform) {
4425         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, LN0->getDebugLoc(), VT,
4426                                          LN0->getChain(), LN0->getBasePtr(),
4427                                          LN0->getPointerInfo(),
4428                                          LN0->getMemoryVT(),
4429                                          LN0->isVolatile(),
4430                                          LN0->isNonTemporal(),
4431                                          LN0->getAlignment());
4432         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4433         Mask = Mask.sext(VT.getSizeInBits());
4434         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4435                                   ExtLoad, DAG.getConstant(Mask, VT));
4436         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4437                                     N0.getOperand(0).getDebugLoc(),
4438                                     N0.getOperand(0).getValueType(), ExtLoad);
4439         CombineTo(N, And);
4440         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4441         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4442                         ISD::SIGN_EXTEND);
4443         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4444       }
4445     }
4446   }
4447
4448   if (N0.getOpcode() == ISD::SETCC) {
4449     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4450     // Only do this before legalize for now.
4451     if (VT.isVector() && !LegalOperations) {
4452       EVT N0VT = N0.getOperand(0).getValueType();
4453       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4454       // of the same size as the compared operands. Only optimize sext(setcc())
4455       // if this is the case.
4456       EVT SVT = TLI.getSetCCResultType(N0VT);
4457
4458       // We know that the # elements of the results is the same as the
4459       // # elements of the compare (and the # elements of the compare result
4460       // for that matter).  Check to see that they are the same size.  If so,
4461       // we know that the element size of the sext'd result matches the
4462       // element size of the compare operands.
4463       if (VT.getSizeInBits() == SVT.getSizeInBits())
4464         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4465                              N0.getOperand(1),
4466                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4467       // If the desired elements are smaller or larger than the source
4468       // elements we can use a matching integer vector type and then
4469       // truncate/sign extend
4470       EVT MatchingElementType =
4471         EVT::getIntegerVT(*DAG.getContext(),
4472                           N0VT.getScalarType().getSizeInBits());
4473       EVT MatchingVectorType =
4474         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4475                          N0VT.getVectorNumElements());
4476
4477       if (SVT == MatchingVectorType) {
4478         SDValue VsetCC = DAG.getSetCC(N->getDebugLoc(), MatchingVectorType,
4479                                N0.getOperand(0), N0.getOperand(1),
4480                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4481         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4482       }
4483     }
4484
4485     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4486     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4487     SDValue NegOne =
4488       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4489     SDValue SCC =
4490       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4491                        NegOne, DAG.getConstant(0, VT),
4492                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4493     if (SCC.getNode()) return SCC;
4494     if (!LegalOperations ||
4495         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
4496       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4497                          DAG.getSetCC(N->getDebugLoc(),
4498                                       TLI.getSetCCResultType(VT),
4499                                       N0.getOperand(0), N0.getOperand(1),
4500                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4501                          NegOne, DAG.getConstant(0, VT));
4502   }
4503
4504   // fold (sext x) -> (zext x) if the sign bit is known zero.
4505   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4506       DAG.SignBitIsZero(N0))
4507     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4508
4509   return SDValue();
4510 }
4511
4512 // isTruncateOf - If N is a truncate of some other value, return true, record
4513 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4514 // This function computes KnownZero to avoid a duplicated call to
4515 // ComputeMaskedBits in the caller.
4516 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4517                          APInt &KnownZero) {
4518   APInt KnownOne;
4519   if (N->getOpcode() == ISD::TRUNCATE) {
4520     Op = N->getOperand(0);
4521     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4522     return true;
4523   }
4524
4525   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4526       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4527     return false;
4528
4529   SDValue Op0 = N->getOperand(0);
4530   SDValue Op1 = N->getOperand(1);
4531   assert(Op0.getValueType() == Op1.getValueType());
4532
4533   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4534   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4535   if (COp0 && COp0->isNullValue())
4536     Op = Op1;
4537   else if (COp1 && COp1->isNullValue())
4538     Op = Op0;
4539   else
4540     return false;
4541
4542   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4543
4544   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4545     return false;
4546
4547   return true;
4548 }
4549
4550 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4551   SDValue N0 = N->getOperand(0);
4552   EVT VT = N->getValueType(0);
4553
4554   // fold (zext c1) -> c1
4555   if (isa<ConstantSDNode>(N0))
4556     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4557   // fold (zext (zext x)) -> (zext x)
4558   // fold (zext (aext x)) -> (zext x)
4559   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4560     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
4561                        N0.getOperand(0));
4562
4563   // fold (zext (truncate x)) -> (zext x) or
4564   //      (zext (truncate x)) -> (truncate x)
4565   // This is valid when the truncated bits of x are already zero.
4566   // FIXME: We should extend this to work for vectors too.
4567   SDValue Op;
4568   APInt KnownZero;
4569   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4570     APInt TruncatedBits =
4571       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4572       APInt(Op.getValueSizeInBits(), 0) :
4573       APInt::getBitsSet(Op.getValueSizeInBits(),
4574                         N0.getValueSizeInBits(),
4575                         std::min(Op.getValueSizeInBits(),
4576                                  VT.getSizeInBits()));
4577     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4578       if (VT.bitsGT(Op.getValueType()))
4579         return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, Op);
4580       if (VT.bitsLT(Op.getValueType()))
4581         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4582
4583       return Op;
4584     }
4585   }
4586
4587   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4588   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4589   if (N0.getOpcode() == ISD::TRUNCATE) {
4590     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4591     if (NarrowLoad.getNode()) {
4592       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4593       if (NarrowLoad.getNode() != N0.getNode()) {
4594         CombineTo(N0.getNode(), NarrowLoad);
4595         // CombineTo deleted the truncate, if needed, but not what's under it.
4596         AddToWorkList(oye);
4597       }
4598       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4599     }
4600   }
4601
4602   // fold (zext (truncate x)) -> (and x, mask)
4603   if (N0.getOpcode() == ISD::TRUNCATE &&
4604       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4605
4606     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4607     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4608     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4609     if (NarrowLoad.getNode()) {
4610       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4611       if (NarrowLoad.getNode() != N0.getNode()) {
4612         CombineTo(N0.getNode(), NarrowLoad);
4613         // CombineTo deleted the truncate, if needed, but not what's under it.
4614         AddToWorkList(oye);
4615       }
4616       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4617     }
4618
4619     SDValue Op = N0.getOperand(0);
4620     if (Op.getValueType().bitsLT(VT)) {
4621       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
4622       AddToWorkList(Op.getNode());
4623     } else if (Op.getValueType().bitsGT(VT)) {
4624       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4625       AddToWorkList(Op.getNode());
4626     }
4627     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
4628                                   N0.getValueType().getScalarType());
4629   }
4630
4631   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4632   // if either of the casts is not free.
4633   if (N0.getOpcode() == ISD::AND &&
4634       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4635       N0.getOperand(1).getOpcode() == ISD::Constant &&
4636       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4637                            N0.getValueType()) ||
4638        !TLI.isZExtFree(N0.getValueType(), VT))) {
4639     SDValue X = N0.getOperand(0).getOperand(0);
4640     if (X.getValueType().bitsLT(VT)) {
4641       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
4642     } else if (X.getValueType().bitsGT(VT)) {
4643       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4644     }
4645     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4646     Mask = Mask.zext(VT.getSizeInBits());
4647     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4648                        X, DAG.getConstant(Mask, VT));
4649   }
4650
4651   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4652   // None of the supported targets knows how to perform load and vector_zext
4653   // on vectors in one instruction.  We only perform this transformation on
4654   // scalars.
4655   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4656       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4657        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4658     bool DoXform = true;
4659     SmallVector<SDNode*, 4> SetCCs;
4660     if (!N0.hasOneUse())
4661       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4662     if (DoXform) {
4663       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4664       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4665                                        LN0->getChain(),
4666                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4667                                        N0.getValueType(),
4668                                        LN0->isVolatile(), LN0->isNonTemporal(),
4669                                        LN0->getAlignment());
4670       CombineTo(N, ExtLoad);
4671       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4672                                   N0.getValueType(), ExtLoad);
4673       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4674
4675       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4676                       ISD::ZERO_EXTEND);
4677       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4678     }
4679   }
4680
4681   // fold (zext (and/or/xor (load x), cst)) ->
4682   //      (and/or/xor (zextload x), (zext cst))
4683   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4684        N0.getOpcode() == ISD::XOR) &&
4685       isa<LoadSDNode>(N0.getOperand(0)) &&
4686       N0.getOperand(1).getOpcode() == ISD::Constant &&
4687       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4688       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4689     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4690     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4691       bool DoXform = true;
4692       SmallVector<SDNode*, 4> SetCCs;
4693       if (!N0.hasOneUse())
4694         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4695                                           SetCCs, TLI);
4696       if (DoXform) {
4697         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), VT,
4698                                          LN0->getChain(), LN0->getBasePtr(),
4699                                          LN0->getPointerInfo(),
4700                                          LN0->getMemoryVT(),
4701                                          LN0->isVolatile(),
4702                                          LN0->isNonTemporal(),
4703                                          LN0->getAlignment());
4704         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4705         Mask = Mask.zext(VT.getSizeInBits());
4706         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4707                                   ExtLoad, DAG.getConstant(Mask, VT));
4708         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4709                                     N0.getOperand(0).getDebugLoc(),
4710                                     N0.getOperand(0).getValueType(), ExtLoad);
4711         CombineTo(N, And);
4712         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4713         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4714                         ISD::ZERO_EXTEND);
4715         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4716       }
4717     }
4718   }
4719
4720   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4721   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4722   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4723       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4724     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4725     EVT MemVT = LN0->getMemoryVT();
4726     if ((!LegalOperations && !LN0->isVolatile()) ||
4727         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4728       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4729                                        LN0->getChain(),
4730                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4731                                        MemVT,
4732                                        LN0->isVolatile(), LN0->isNonTemporal(),
4733                                        LN0->getAlignment());
4734       CombineTo(N, ExtLoad);
4735       CombineTo(N0.getNode(),
4736                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
4737                             ExtLoad),
4738                 ExtLoad.getValue(1));
4739       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4740     }
4741   }
4742
4743   if (N0.getOpcode() == ISD::SETCC) {
4744     if (!LegalOperations && VT.isVector()) {
4745       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4746       // Only do this before legalize for now.
4747       EVT N0VT = N0.getOperand(0).getValueType();
4748       EVT EltVT = VT.getVectorElementType();
4749       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4750                                     DAG.getConstant(1, EltVT));
4751       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4752         // We know that the # elements of the results is the same as the
4753         // # elements of the compare (and the # elements of the compare result
4754         // for that matter).  Check to see that they are the same size.  If so,
4755         // we know that the element size of the sext'd result matches the
4756         // element size of the compare operands.
4757         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4758                            DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4759                                          N0.getOperand(1),
4760                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4761                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4762                                        &OneOps[0], OneOps.size()));
4763
4764       // If the desired elements are smaller or larger than the source
4765       // elements we can use a matching integer vector type and then
4766       // truncate/sign extend
4767       EVT MatchingElementType =
4768         EVT::getIntegerVT(*DAG.getContext(),
4769                           N0VT.getScalarType().getSizeInBits());
4770       EVT MatchingVectorType =
4771         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4772                          N0VT.getVectorNumElements());
4773       SDValue VsetCC =
4774         DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4775                       N0.getOperand(1),
4776                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4777       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4778                          DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
4779                          DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4780                                      &OneOps[0], OneOps.size()));
4781     }
4782
4783     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4784     SDValue SCC =
4785       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4786                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4787                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4788     if (SCC.getNode()) return SCC;
4789   }
4790
4791   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4792   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4793       isa<ConstantSDNode>(N0.getOperand(1)) &&
4794       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4795       N0.hasOneUse()) {
4796     SDValue ShAmt = N0.getOperand(1);
4797     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4798     if (N0.getOpcode() == ISD::SHL) {
4799       SDValue InnerZExt = N0.getOperand(0);
4800       // If the original shl may be shifting out bits, do not perform this
4801       // transformation.
4802       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4803         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4804       if (ShAmtVal > KnownZeroBits)
4805         return SDValue();
4806     }
4807
4808     DebugLoc DL = N->getDebugLoc();
4809
4810     // Ensure that the shift amount is wide enough for the shifted value.
4811     if (VT.getSizeInBits() >= 256)
4812       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4813
4814     return DAG.getNode(N0.getOpcode(), DL, VT,
4815                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4816                        ShAmt);
4817   }
4818
4819   return SDValue();
4820 }
4821
4822 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4823   SDValue N0 = N->getOperand(0);
4824   EVT VT = N->getValueType(0);
4825
4826   // fold (aext c1) -> c1
4827   if (isa<ConstantSDNode>(N0))
4828     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4829   // fold (aext (aext x)) -> (aext x)
4830   // fold (aext (zext x)) -> (zext x)
4831   // fold (aext (sext x)) -> (sext x)
4832   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4833       N0.getOpcode() == ISD::ZERO_EXTEND ||
4834       N0.getOpcode() == ISD::SIGN_EXTEND)
4835     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4836
4837   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4838   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4839   if (N0.getOpcode() == ISD::TRUNCATE) {
4840     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4841     if (NarrowLoad.getNode()) {
4842       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4843       if (NarrowLoad.getNode() != N0.getNode()) {
4844         CombineTo(N0.getNode(), NarrowLoad);
4845         // CombineTo deleted the truncate, if needed, but not what's under it.
4846         AddToWorkList(oye);
4847       }
4848       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4849     }
4850   }
4851
4852   // fold (aext (truncate x))
4853   if (N0.getOpcode() == ISD::TRUNCATE) {
4854     SDValue TruncOp = N0.getOperand(0);
4855     if (TruncOp.getValueType() == VT)
4856       return TruncOp; // x iff x size == zext size.
4857     if (TruncOp.getValueType().bitsGT(VT))
4858       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4859     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4860   }
4861
4862   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4863   // if the trunc is not free.
4864   if (N0.getOpcode() == ISD::AND &&
4865       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4866       N0.getOperand(1).getOpcode() == ISD::Constant &&
4867       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4868                           N0.getValueType())) {
4869     SDValue X = N0.getOperand(0).getOperand(0);
4870     if (X.getValueType().bitsLT(VT)) {
4871       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4872     } else if (X.getValueType().bitsGT(VT)) {
4873       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4874     }
4875     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4876     Mask = Mask.zext(VT.getSizeInBits());
4877     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4878                        X, DAG.getConstant(Mask, VT));
4879   }
4880
4881   // fold (aext (load x)) -> (aext (truncate (extload x)))
4882   // None of the supported targets knows how to perform load and any_ext
4883   // on vectors in one instruction.  We only perform this transformation on
4884   // scalars.
4885   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4886       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4887        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4888     bool DoXform = true;
4889     SmallVector<SDNode*, 4> SetCCs;
4890     if (!N0.hasOneUse())
4891       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4892     if (DoXform) {
4893       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4894       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
4895                                        LN0->getChain(),
4896                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4897                                        N0.getValueType(),
4898                                        LN0->isVolatile(), LN0->isNonTemporal(),
4899                                        LN0->getAlignment());
4900       CombineTo(N, ExtLoad);
4901       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4902                                   N0.getValueType(), ExtLoad);
4903       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4904       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4905                       ISD::ANY_EXTEND);
4906       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4907     }
4908   }
4909
4910   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4911   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4912   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4913   if (N0.getOpcode() == ISD::LOAD &&
4914       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4915       N0.hasOneUse()) {
4916     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4917     EVT MemVT = LN0->getMemoryVT();
4918     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), N->getDebugLoc(),
4919                                      VT, LN0->getChain(), LN0->getBasePtr(),
4920                                      LN0->getPointerInfo(), MemVT,
4921                                      LN0->isVolatile(), LN0->isNonTemporal(),
4922                                      LN0->getAlignment());
4923     CombineTo(N, ExtLoad);
4924     CombineTo(N0.getNode(),
4925               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4926                           N0.getValueType(), ExtLoad),
4927               ExtLoad.getValue(1));
4928     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4929   }
4930
4931   if (N0.getOpcode() == ISD::SETCC) {
4932     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4933     // Only do this before legalize for now.
4934     if (VT.isVector() && !LegalOperations) {
4935       EVT N0VT = N0.getOperand(0).getValueType();
4936         // We know that the # elements of the results is the same as the
4937         // # elements of the compare (and the # elements of the compare result
4938         // for that matter).  Check to see that they are the same size.  If so,
4939         // we know that the element size of the sext'd result matches the
4940         // element size of the compare operands.
4941       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4942         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4943                              N0.getOperand(1),
4944                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4945       // If the desired elements are smaller or larger than the source
4946       // elements we can use a matching integer vector type and then
4947       // truncate/sign extend
4948       else {
4949         EVT MatchingElementType =
4950           EVT::getIntegerVT(*DAG.getContext(),
4951                             N0VT.getScalarType().getSizeInBits());
4952         EVT MatchingVectorType =
4953           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4954                            N0VT.getVectorNumElements());
4955         SDValue VsetCC =
4956           DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4957                         N0.getOperand(1),
4958                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4959         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4960       }
4961     }
4962
4963     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4964     SDValue SCC =
4965       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4966                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4967                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4968     if (SCC.getNode())
4969       return SCC;
4970   }
4971
4972   return SDValue();
4973 }
4974
4975 /// GetDemandedBits - See if the specified operand can be simplified with the
4976 /// knowledge that only the bits specified by Mask are used.  If so, return the
4977 /// simpler operand, otherwise return a null SDValue.
4978 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4979   switch (V.getOpcode()) {
4980   default: break;
4981   case ISD::Constant: {
4982     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
4983     assert(CV != 0 && "Const value should be ConstSDNode.");
4984     const APInt &CVal = CV->getAPIntValue();
4985     APInt NewVal = CVal & Mask;
4986     if (NewVal != CVal) {
4987       return DAG.getConstant(NewVal, V.getValueType());
4988     }
4989     break;
4990   }
4991   case ISD::OR:
4992   case ISD::XOR:
4993     // If the LHS or RHS don't contribute bits to the or, drop them.
4994     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4995       return V.getOperand(1);
4996     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4997       return V.getOperand(0);
4998     break;
4999   case ISD::SRL:
5000     // Only look at single-use SRLs.
5001     if (!V.getNode()->hasOneUse())
5002       break;
5003     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5004       // See if we can recursively simplify the LHS.
5005       unsigned Amt = RHSC->getZExtValue();
5006
5007       // Watch out for shift count overflow though.
5008       if (Amt >= Mask.getBitWidth()) break;
5009       APInt NewMask = Mask << Amt;
5010       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5011       if (SimplifyLHS.getNode())
5012         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
5013                            SimplifyLHS, V.getOperand(1));
5014     }
5015   }
5016   return SDValue();
5017 }
5018
5019 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5020 /// bits and then truncated to a narrower type and where N is a multiple
5021 /// of number of bits of the narrower type, transform it to a narrower load
5022 /// from address + N / num of bits of new type. If the result is to be
5023 /// extended, also fold the extension to form a extending load.
5024 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5025   unsigned Opc = N->getOpcode();
5026
5027   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5028   SDValue N0 = N->getOperand(0);
5029   EVT VT = N->getValueType(0);
5030   EVT ExtVT = VT;
5031
5032   // This transformation isn't valid for vector loads.
5033   if (VT.isVector())
5034     return SDValue();
5035
5036   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5037   // extended to VT.
5038   if (Opc == ISD::SIGN_EXTEND_INREG) {
5039     ExtType = ISD::SEXTLOAD;
5040     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5041   } else if (Opc == ISD::SRL) {
5042     // Another special-case: SRL is basically zero-extending a narrower value.
5043     ExtType = ISD::ZEXTLOAD;
5044     N0 = SDValue(N, 0);
5045     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5046     if (!N01) return SDValue();
5047     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5048                               VT.getSizeInBits() - N01->getZExtValue());
5049   }
5050   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5051     return SDValue();
5052
5053   unsigned EVTBits = ExtVT.getSizeInBits();
5054
5055   // Do not generate loads of non-round integer types since these can
5056   // be expensive (and would be wrong if the type is not byte sized).
5057   if (!ExtVT.isRound())
5058     return SDValue();
5059
5060   unsigned ShAmt = 0;
5061   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5062     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5063       ShAmt = N01->getZExtValue();
5064       // Is the shift amount a multiple of size of VT?
5065       if ((ShAmt & (EVTBits-1)) == 0) {
5066         N0 = N0.getOperand(0);
5067         // Is the load width a multiple of size of VT?
5068         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5069           return SDValue();
5070       }
5071
5072       // At this point, we must have a load or else we can't do the transform.
5073       if (!isa<LoadSDNode>(N0)) return SDValue();
5074
5075       // Because a SRL must be assumed to *need* to zero-extend the high bits
5076       // (as opposed to anyext the high bits), we can't combine the zextload
5077       // lowering of SRL and an sextload.
5078       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5079         return SDValue();
5080
5081       // If the shift amount is larger than the input type then we're not
5082       // accessing any of the loaded bytes.  If the load was a zextload/extload
5083       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5084       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5085         return SDValue();
5086     }
5087   }
5088
5089   // If the load is shifted left (and the result isn't shifted back right),
5090   // we can fold the truncate through the shift.
5091   unsigned ShLeftAmt = 0;
5092   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5093       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5094     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5095       ShLeftAmt = N01->getZExtValue();
5096       N0 = N0.getOperand(0);
5097     }
5098   }
5099
5100   // If we haven't found a load, we can't narrow it.  Don't transform one with
5101   // multiple uses, this would require adding a new load.
5102   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
5103       // Don't change the width of a volatile load.
5104       cast<LoadSDNode>(N0)->isVolatile())
5105     return SDValue();
5106
5107   // Verify that we are actually reducing a load width here.
5108   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
5109     return SDValue();
5110
5111   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5112   EVT PtrType = N0.getOperand(1).getValueType();
5113
5114   if (PtrType == MVT::Untyped || PtrType.isExtended())
5115     // It's not possible to generate a constant of extended or untyped type.
5116     return SDValue();
5117
5118   // For big endian targets, we need to adjust the offset to the pointer to
5119   // load the correct bytes.
5120   if (TLI.isBigEndian()) {
5121     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5122     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5123     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5124   }
5125
5126   uint64_t PtrOff = ShAmt / 8;
5127   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5128   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
5129                                PtrType, LN0->getBasePtr(),
5130                                DAG.getConstant(PtrOff, PtrType));
5131   AddToWorkList(NewPtr.getNode());
5132
5133   SDValue Load;
5134   if (ExtType == ISD::NON_EXTLOAD)
5135     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
5136                         LN0->getPointerInfo().getWithOffset(PtrOff),
5137                         LN0->isVolatile(), LN0->isNonTemporal(),
5138                         LN0->isInvariant(), NewAlign);
5139   else
5140     Load = DAG.getExtLoad(ExtType, N0.getDebugLoc(), VT, LN0->getChain(),NewPtr,
5141                           LN0->getPointerInfo().getWithOffset(PtrOff),
5142                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5143                           NewAlign);
5144
5145   // Replace the old load's chain with the new load's chain.
5146   WorkListRemover DeadNodes(*this);
5147   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5148
5149   // Shift the result left, if we've swallowed a left shift.
5150   SDValue Result = Load;
5151   if (ShLeftAmt != 0) {
5152     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5153     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5154       ShImmTy = VT;
5155     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
5156                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5157   }
5158
5159   // Return the new loaded value.
5160   return Result;
5161 }
5162
5163 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5164   SDValue N0 = N->getOperand(0);
5165   SDValue N1 = N->getOperand(1);
5166   EVT VT = N->getValueType(0);
5167   EVT EVT = cast<VTSDNode>(N1)->getVT();
5168   unsigned VTBits = VT.getScalarType().getSizeInBits();
5169   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5170
5171   // fold (sext_in_reg c1) -> c1
5172   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5173     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
5174
5175   // If the input is already sign extended, just drop the extension.
5176   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5177     return N0;
5178
5179   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5180   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5181       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
5182     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5183                        N0.getOperand(0), N1);
5184   }
5185
5186   // fold (sext_in_reg (sext x)) -> (sext x)
5187   // fold (sext_in_reg (aext x)) -> (sext x)
5188   // if x is small enough.
5189   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5190     SDValue N00 = N0.getOperand(0);
5191     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5192         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5193       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
5194   }
5195
5196   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5197   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5198     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
5199
5200   // fold operands of sext_in_reg based on knowledge that the top bits are not
5201   // demanded.
5202   if (SimplifyDemandedBits(SDValue(N, 0)))
5203     return SDValue(N, 0);
5204
5205   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5206   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5207   SDValue NarrowLoad = ReduceLoadWidth(N);
5208   if (NarrowLoad.getNode())
5209     return NarrowLoad;
5210
5211   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5212   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5213   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5214   if (N0.getOpcode() == ISD::SRL) {
5215     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5216       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5217         // We can turn this into an SRA iff the input to the SRL is already sign
5218         // extended enough.
5219         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5220         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5221           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
5222                              N0.getOperand(0), N0.getOperand(1));
5223       }
5224   }
5225
5226   // fold (sext_inreg (extload x)) -> (sextload x)
5227   if (ISD::isEXTLoad(N0.getNode()) &&
5228       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5229       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5230       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5231        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5232     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5233     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5234                                      LN0->getChain(),
5235                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5236                                      EVT,
5237                                      LN0->isVolatile(), LN0->isNonTemporal(),
5238                                      LN0->getAlignment());
5239     CombineTo(N, ExtLoad);
5240     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5241     AddToWorkList(ExtLoad.getNode());
5242     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5243   }
5244   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5245   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5246       N0.hasOneUse() &&
5247       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5248       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5249        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5250     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5251     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5252                                      LN0->getChain(),
5253                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5254                                      EVT,
5255                                      LN0->isVolatile(), LN0->isNonTemporal(),
5256                                      LN0->getAlignment());
5257     CombineTo(N, ExtLoad);
5258     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5259     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5260   }
5261
5262   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5263   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5264     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5265                                        N0.getOperand(1), false);
5266     if (BSwap.getNode() != 0)
5267       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5268                          BSwap, N1);
5269   }
5270
5271   return SDValue();
5272 }
5273
5274 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5275   SDValue N0 = N->getOperand(0);
5276   EVT VT = N->getValueType(0);
5277   bool isLE = TLI.isLittleEndian();
5278
5279   // noop truncate
5280   if (N0.getValueType() == N->getValueType(0))
5281     return N0;
5282   // fold (truncate c1) -> c1
5283   if (isa<ConstantSDNode>(N0))
5284     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
5285   // fold (truncate (truncate x)) -> (truncate x)
5286   if (N0.getOpcode() == ISD::TRUNCATE)
5287     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5288   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5289   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5290       N0.getOpcode() == ISD::SIGN_EXTEND ||
5291       N0.getOpcode() == ISD::ANY_EXTEND) {
5292     if (N0.getOperand(0).getValueType().bitsLT(VT))
5293       // if the source is smaller than the dest, we still need an extend
5294       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
5295                          N0.getOperand(0));
5296     if (N0.getOperand(0).getValueType().bitsGT(VT))
5297       // if the source is larger than the dest, than we just need the truncate
5298       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5299     // if the source and dest are the same type, we can drop both the extend
5300     // and the truncate.
5301     return N0.getOperand(0);
5302   }
5303
5304   // Fold extract-and-trunc into a narrow extract. For example:
5305   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5306   //   i32 y = TRUNCATE(i64 x)
5307   //        -- becomes --
5308   //   v16i8 b = BITCAST (v2i64 val)
5309   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5310   //
5311   // Note: We only run this optimization after type legalization (which often
5312   // creates this pattern) and before operation legalization after which
5313   // we need to be more careful about the vector instructions that we generate.
5314   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5315       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5316
5317     EVT VecTy = N0.getOperand(0).getValueType();
5318     EVT ExTy = N0.getValueType();
5319     EVT TrTy = N->getValueType(0);
5320
5321     unsigned NumElem = VecTy.getVectorNumElements();
5322     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5323
5324     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5325     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5326
5327     SDValue EltNo = N0->getOperand(1);
5328     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5329       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5330       EVT IndexTy = N0->getOperand(1).getValueType();
5331       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5332
5333       SDValue V = DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5334                               NVT, N0.getOperand(0));
5335
5336       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5337                          N->getDebugLoc(), TrTy, V,
5338                          DAG.getConstant(Index, IndexTy));
5339     }
5340   }
5341
5342   // See if we can simplify the input to this truncate through knowledge that
5343   // only the low bits are being used.
5344   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5345   // Currently we only perform this optimization on scalars because vectors
5346   // may have different active low bits.
5347   if (!VT.isVector()) {
5348     SDValue Shorter =
5349       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5350                                                VT.getSizeInBits()));
5351     if (Shorter.getNode())
5352       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
5353   }
5354   // fold (truncate (load x)) -> (smaller load x)
5355   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5356   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5357     SDValue Reduced = ReduceLoadWidth(N);
5358     if (Reduced.getNode())
5359       return Reduced;
5360   }
5361   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5362   // where ... are all 'undef'.
5363   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5364     SmallVector<EVT, 8> VTs;
5365     SDValue V;
5366     unsigned Idx = 0;
5367     unsigned NumDefs = 0;
5368
5369     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5370       SDValue X = N0.getOperand(i);
5371       if (X.getOpcode() != ISD::UNDEF) {
5372         V = X;
5373         Idx = i;
5374         NumDefs++;
5375       }
5376       // Stop if more than one members are non-undef.
5377       if (NumDefs > 1)
5378         break;
5379       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5380                                      VT.getVectorElementType(),
5381                                      X.getValueType().getVectorNumElements()));
5382     }
5383
5384     if (NumDefs == 0)
5385       return DAG.getUNDEF(VT);
5386
5387     if (NumDefs == 1) {
5388       assert(V.getNode() && "The single defined operand is empty!");
5389       SmallVector<SDValue, 8> Opnds;
5390       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5391         if (i != Idx) {
5392           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5393           continue;
5394         }
5395         SDValue NV = DAG.getNode(ISD::TRUNCATE, V.getDebugLoc(), VTs[i], V);
5396         AddToWorkList(NV.getNode());
5397         Opnds.push_back(NV);
5398       }
5399       return DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
5400                          &Opnds[0], Opnds.size());
5401     }
5402   }
5403
5404   // Simplify the operands using demanded-bits information.
5405   if (!VT.isVector() &&
5406       SimplifyDemandedBits(SDValue(N, 0)))
5407     return SDValue(N, 0);
5408
5409   return SDValue();
5410 }
5411
5412 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5413   SDValue Elt = N->getOperand(i);
5414   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5415     return Elt.getNode();
5416   return Elt.getOperand(Elt.getResNo()).getNode();
5417 }
5418
5419 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5420 /// if load locations are consecutive.
5421 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5422   assert(N->getOpcode() == ISD::BUILD_PAIR);
5423
5424   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5425   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5426   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5427       LD1->getPointerInfo().getAddrSpace() !=
5428          LD2->getPointerInfo().getAddrSpace())
5429     return SDValue();
5430   EVT LD1VT = LD1->getValueType(0);
5431
5432   if (ISD::isNON_EXTLoad(LD2) &&
5433       LD2->hasOneUse() &&
5434       // If both are volatile this would reduce the number of volatile loads.
5435       // If one is volatile it might be ok, but play conservative and bail out.
5436       !LD1->isVolatile() &&
5437       !LD2->isVolatile() &&
5438       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5439     unsigned Align = LD1->getAlignment();
5440     unsigned NewAlign = TLI.getDataLayout()->
5441       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5442
5443     if (NewAlign <= Align &&
5444         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5445       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
5446                          LD1->getBasePtr(), LD1->getPointerInfo(),
5447                          false, false, false, Align);
5448   }
5449
5450   return SDValue();
5451 }
5452
5453 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5454   SDValue N0 = N->getOperand(0);
5455   EVT VT = N->getValueType(0);
5456
5457   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5458   // Only do this before legalize, since afterward the target may be depending
5459   // on the bitconvert.
5460   // First check to see if this is all constant.
5461   if (!LegalTypes &&
5462       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5463       VT.isVector()) {
5464     bool isSimple = true;
5465     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5466       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5467           N0.getOperand(i).getOpcode() != ISD::Constant &&
5468           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5469         isSimple = false;
5470         break;
5471       }
5472
5473     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5474     assert(!DestEltVT.isVector() &&
5475            "Element type of vector ValueType must not be vector!");
5476     if (isSimple)
5477       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5478   }
5479
5480   // If the input is a constant, let getNode fold it.
5481   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5482     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
5483     if (Res.getNode() != N) {
5484       if (!LegalOperations ||
5485           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5486         return Res;
5487
5488       // Folding it resulted in an illegal node, and it's too late to
5489       // do that. Clean up the old node and forego the transformation.
5490       // Ideally this won't happen very often, because instcombine
5491       // and the earlier dagcombine runs (where illegal nodes are
5492       // permitted) should have folded most of them already.
5493       DAG.DeleteNode(Res.getNode());
5494     }
5495   }
5496
5497   // (conv (conv x, t1), t2) -> (conv x, t2)
5498   if (N0.getOpcode() == ISD::BITCAST)
5499     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
5500                        N0.getOperand(0));
5501
5502   // fold (conv (load x)) -> (load (conv*)x)
5503   // If the resultant load doesn't need a higher alignment than the original!
5504   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5505       // Do not change the width of a volatile load.
5506       !cast<LoadSDNode>(N0)->isVolatile() &&
5507       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5508     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5509     unsigned Align = TLI.getDataLayout()->
5510       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5511     unsigned OrigAlign = LN0->getAlignment();
5512
5513     if (Align <= OrigAlign) {
5514       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
5515                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5516                                  LN0->isVolatile(), LN0->isNonTemporal(),
5517                                  LN0->isInvariant(), OrigAlign);
5518       AddToWorkList(N);
5519       CombineTo(N0.getNode(),
5520                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5521                             N0.getValueType(), Load),
5522                 Load.getValue(1));
5523       return Load;
5524     }
5525   }
5526
5527   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5528   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5529   // This often reduces constant pool loads.
5530   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5531        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5532       N0.getNode()->hasOneUse() && VT.isInteger() &&
5533       !VT.isVector() && !N0.getValueType().isVector()) {
5534     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
5535                                   N0.getOperand(0));
5536     AddToWorkList(NewConv.getNode());
5537
5538     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5539     if (N0.getOpcode() == ISD::FNEG)
5540       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
5541                          NewConv, DAG.getConstant(SignBit, VT));
5542     assert(N0.getOpcode() == ISD::FABS);
5543     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
5544                        NewConv, DAG.getConstant(~SignBit, VT));
5545   }
5546
5547   // fold (bitconvert (fcopysign cst, x)) ->
5548   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5549   // Note that we don't handle (copysign x, cst) because this can always be
5550   // folded to an fneg or fabs.
5551   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5552       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5553       VT.isInteger() && !VT.isVector()) {
5554     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5555     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5556     if (isTypeLegal(IntXVT)) {
5557       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5558                               IntXVT, N0.getOperand(1));
5559       AddToWorkList(X.getNode());
5560
5561       // If X has a different width than the result/lhs, sext it or truncate it.
5562       unsigned VTWidth = VT.getSizeInBits();
5563       if (OrigXWidth < VTWidth) {
5564         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
5565         AddToWorkList(X.getNode());
5566       } else if (OrigXWidth > VTWidth) {
5567         // To get the sign bit in the right place, we have to shift it right
5568         // before truncating.
5569         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
5570                         X.getValueType(), X,
5571                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5572         AddToWorkList(X.getNode());
5573         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
5574         AddToWorkList(X.getNode());
5575       }
5576
5577       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5578       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
5579                       X, DAG.getConstant(SignBit, VT));
5580       AddToWorkList(X.getNode());
5581
5582       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5583                                 VT, N0.getOperand(0));
5584       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
5585                         Cst, DAG.getConstant(~SignBit, VT));
5586       AddToWorkList(Cst.getNode());
5587
5588       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
5589     }
5590   }
5591
5592   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5593   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5594     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5595     if (CombineLD.getNode())
5596       return CombineLD;
5597   }
5598
5599   return SDValue();
5600 }
5601
5602 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5603   EVT VT = N->getValueType(0);
5604   return CombineConsecutiveLoads(N, VT);
5605 }
5606
5607 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5608 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5609 /// destination element value type.
5610 SDValue DAGCombiner::
5611 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5612   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5613
5614   // If this is already the right type, we're done.
5615   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5616
5617   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5618   unsigned DstBitSize = DstEltVT.getSizeInBits();
5619
5620   // If this is a conversion of N elements of one type to N elements of another
5621   // type, convert each element.  This handles FP<->INT cases.
5622   if (SrcBitSize == DstBitSize) {
5623     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5624                               BV->getValueType(0).getVectorNumElements());
5625
5626     // Due to the FP element handling below calling this routine recursively,
5627     // we can end up with a scalar-to-vector node here.
5628     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5629       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5630                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5631                                      DstEltVT, BV->getOperand(0)));
5632
5633     SmallVector<SDValue, 8> Ops;
5634     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5635       SDValue Op = BV->getOperand(i);
5636       // If the vector element type is not legal, the BUILD_VECTOR operands
5637       // are promoted and implicitly truncated.  Make that explicit here.
5638       if (Op.getValueType() != SrcEltVT)
5639         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
5640       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5641                                 DstEltVT, Op));
5642       AddToWorkList(Ops.back().getNode());
5643     }
5644     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5645                        &Ops[0], Ops.size());
5646   }
5647
5648   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5649   // handle annoying details of growing/shrinking FP values, we convert them to
5650   // int first.
5651   if (SrcEltVT.isFloatingPoint()) {
5652     // Convert the input float vector to a int vector where the elements are the
5653     // same sizes.
5654     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5655     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5656     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5657     SrcEltVT = IntVT;
5658   }
5659
5660   // Now we know the input is an integer vector.  If the output is a FP type,
5661   // convert to integer first, then to FP of the right size.
5662   if (DstEltVT.isFloatingPoint()) {
5663     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5664     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5665     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5666
5667     // Next, convert to FP elements of the same size.
5668     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5669   }
5670
5671   // Okay, we know the src/dst types are both integers of differing types.
5672   // Handling growing first.
5673   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5674   if (SrcBitSize < DstBitSize) {
5675     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5676
5677     SmallVector<SDValue, 8> Ops;
5678     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5679          i += NumInputsPerOutput) {
5680       bool isLE = TLI.isLittleEndian();
5681       APInt NewBits = APInt(DstBitSize, 0);
5682       bool EltIsUndef = true;
5683       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5684         // Shift the previously computed bits over.
5685         NewBits <<= SrcBitSize;
5686         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5687         if (Op.getOpcode() == ISD::UNDEF) continue;
5688         EltIsUndef = false;
5689
5690         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5691                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5692       }
5693
5694       if (EltIsUndef)
5695         Ops.push_back(DAG.getUNDEF(DstEltVT));
5696       else
5697         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5698     }
5699
5700     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5701     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5702                        &Ops[0], Ops.size());
5703   }
5704
5705   // Finally, this must be the case where we are shrinking elements: each input
5706   // turns into multiple outputs.
5707   bool isS2V = ISD::isScalarToVector(BV);
5708   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5709   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5710                             NumOutputsPerInput*BV->getNumOperands());
5711   SmallVector<SDValue, 8> Ops;
5712
5713   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5714     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5715       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5716         Ops.push_back(DAG.getUNDEF(DstEltVT));
5717       continue;
5718     }
5719
5720     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5721                   getAPIntValue().zextOrTrunc(SrcBitSize);
5722
5723     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5724       APInt ThisVal = OpVal.trunc(DstBitSize);
5725       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5726       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5727         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5728         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5729                            Ops[0]);
5730       OpVal = OpVal.lshr(DstBitSize);
5731     }
5732
5733     // For big endian targets, swap the order of the pieces of each element.
5734     if (TLI.isBigEndian())
5735       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5736   }
5737
5738   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5739                      &Ops[0], Ops.size());
5740 }
5741
5742 SDValue DAGCombiner::visitFADD(SDNode *N) {
5743   SDValue N0 = N->getOperand(0);
5744   SDValue N1 = N->getOperand(1);
5745   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5746   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5747   EVT VT = N->getValueType(0);
5748
5749   // fold vector ops
5750   if (VT.isVector()) {
5751     SDValue FoldedVOp = SimplifyVBinOp(N);
5752     if (FoldedVOp.getNode()) return FoldedVOp;
5753   }
5754
5755   // fold (fadd c1, c2) -> c1 + c2
5756   if (N0CFP && N1CFP)
5757     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
5758   // canonicalize constant to RHS
5759   if (N0CFP && !N1CFP)
5760     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
5761   // fold (fadd A, 0) -> A
5762   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5763       N1CFP->getValueAPF().isZero())
5764     return N0;
5765   // fold (fadd A, (fneg B)) -> (fsub A, B)
5766   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5767     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5768     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
5769                        GetNegatedExpression(N1, DAG, LegalOperations));
5770   // fold (fadd (fneg A), B) -> (fsub B, A)
5771   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5772     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5773     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
5774                        GetNegatedExpression(N0, DAG, LegalOperations));
5775
5776   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5777   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5778       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5779       isa<ConstantFPSDNode>(N0.getOperand(1)))
5780     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
5781                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5782                                    N0.getOperand(1), N1));
5783
5784   // If allow, fold (fadd (fneg x), x) -> 0.0
5785   if (DAG.getTarget().Options.UnsafeFPMath &&
5786       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1) {
5787     return DAG.getConstantFP(0.0, VT);
5788   }
5789
5790     // If allow, fold (fadd x, (fneg x)) -> 0.0
5791   if (DAG.getTarget().Options.UnsafeFPMath &&
5792       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0) {
5793     return DAG.getConstantFP(0.0, VT);
5794   }
5795
5796   // In unsafe math mode, we can fold chains of FADD's of the same value
5797   // into multiplications.  This transform is not safe in general because
5798   // we are reducing the number of rounding steps.
5799   if (DAG.getTarget().Options.UnsafeFPMath &&
5800       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
5801       !N0CFP && !N1CFP) {
5802     if (N0.getOpcode() == ISD::FMUL) {
5803       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
5804       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
5805
5806       // (fadd (fmul c, x), x) -> (fmul c+1, x)
5807       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
5808         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5809                                      SDValue(CFP00, 0),
5810                                      DAG.getConstantFP(1.0, VT));
5811         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5812                            N1, NewCFP);
5813       }
5814
5815       // (fadd (fmul x, c), x) -> (fmul c+1, x)
5816       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
5817         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5818                                      SDValue(CFP01, 0),
5819                                      DAG.getConstantFP(1.0, VT));
5820         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5821                            N1, NewCFP);
5822       }
5823
5824       // (fadd (fadd x, x), x) -> (fmul 3.0, x)
5825       if (!CFP00 && !CFP01 && N0.getOperand(0) == N0.getOperand(1) &&
5826           N0.getOperand(0) == N1) {
5827         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5828                            N1, DAG.getConstantFP(3.0, VT));
5829       }
5830
5831       // (fadd (fmul c, x), (fadd x, x)) -> (fmul c+2, x)
5832       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
5833           N1.getOperand(0) == N1.getOperand(1) &&
5834           N0.getOperand(1) == N1.getOperand(0)) {
5835         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5836                                      SDValue(CFP00, 0),
5837                                      DAG.getConstantFP(2.0, VT));
5838         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5839                            N0.getOperand(1), NewCFP);
5840       }
5841
5842       // (fadd (fmul x, c), (fadd x, x)) -> (fmul c+2, x)
5843       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
5844           N1.getOperand(0) == N1.getOperand(1) &&
5845           N0.getOperand(0) == N1.getOperand(0)) {
5846         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5847                                      SDValue(CFP01, 0),
5848                                      DAG.getConstantFP(2.0, VT));
5849         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5850                            N0.getOperand(0), NewCFP);
5851       }
5852     }
5853
5854     if (N1.getOpcode() == ISD::FMUL) {
5855       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
5856       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
5857
5858       // (fadd x, (fmul c, x)) -> (fmul c+1, x)
5859       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
5860         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5861                                      SDValue(CFP10, 0),
5862                                      DAG.getConstantFP(1.0, VT));
5863         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5864                            N0, NewCFP);
5865       }
5866
5867       // (fadd x, (fmul x, c)) -> (fmul c+1, x)
5868       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
5869         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5870                                      SDValue(CFP11, 0),
5871                                      DAG.getConstantFP(1.0, VT));
5872         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5873                            N0, NewCFP);
5874       }
5875
5876       // (fadd x, (fadd x, x)) -> (fmul 3.0, x)
5877       if (!CFP10 && !CFP11 && N1.getOperand(0) == N1.getOperand(1) &&
5878           N1.getOperand(0) == N0) {
5879         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5880                            N0, DAG.getConstantFP(3.0, VT));
5881       }
5882
5883       // (fadd (fadd x, x), (fmul c, x)) -> (fmul c+2, x)
5884       if (CFP10 && !CFP11 && N1.getOpcode() == ISD::FADD &&
5885           N1.getOperand(0) == N1.getOperand(1) &&
5886           N0.getOperand(1) == N1.getOperand(0)) {
5887         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5888                                      SDValue(CFP10, 0),
5889                                      DAG.getConstantFP(2.0, VT));
5890         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5891                            N0.getOperand(1), NewCFP);
5892       }
5893
5894       // (fadd (fadd x, x), (fmul x, c)) -> (fmul c+2, x)
5895       if (CFP11 && !CFP10 && N1.getOpcode() == ISD::FADD &&
5896           N1.getOperand(0) == N1.getOperand(1) &&
5897           N0.getOperand(0) == N1.getOperand(0)) {
5898         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5899                                      SDValue(CFP11, 0),
5900                                      DAG.getConstantFP(2.0, VT));
5901         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5902                            N0.getOperand(0), NewCFP);
5903       }
5904     }
5905
5906     // (fadd (fadd x, x), (fadd x, x)) -> (fmul 4.0, x)
5907     if (N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
5908         N0.getOperand(0) == N0.getOperand(1) &&
5909         N1.getOperand(0) == N1.getOperand(1) &&
5910         N0.getOperand(0) == N1.getOperand(0)) {
5911       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5912                          N0.getOperand(0),
5913                          DAG.getConstantFP(4.0, VT));
5914     }
5915   }
5916
5917   // FADD -> FMA combines:
5918   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5919        DAG.getTarget().Options.UnsafeFPMath) &&
5920       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5921       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
5922
5923     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
5924     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5925       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5926                          N0.getOperand(0), N0.getOperand(1), N1);
5927     }
5928
5929     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
5930     // Note: Commutes FADD operands.
5931     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5932       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5933                          N1.getOperand(0), N1.getOperand(1), N0);
5934     }
5935   }
5936
5937   return SDValue();
5938 }
5939
5940 SDValue DAGCombiner::visitFSUB(SDNode *N) {
5941   SDValue N0 = N->getOperand(0);
5942   SDValue N1 = N->getOperand(1);
5943   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5944   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5945   EVT VT = N->getValueType(0);
5946   DebugLoc dl = N->getDebugLoc();
5947
5948   // fold vector ops
5949   if (VT.isVector()) {
5950     SDValue FoldedVOp = SimplifyVBinOp(N);
5951     if (FoldedVOp.getNode()) return FoldedVOp;
5952   }
5953
5954   // fold (fsub c1, c2) -> c1-c2
5955   if (N0CFP && N1CFP)
5956     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
5957   // fold (fsub A, 0) -> A
5958   if (DAG.getTarget().Options.UnsafeFPMath &&
5959       N1CFP && N1CFP->getValueAPF().isZero())
5960     return N0;
5961   // fold (fsub 0, B) -> -B
5962   if (DAG.getTarget().Options.UnsafeFPMath &&
5963       N0CFP && N0CFP->getValueAPF().isZero()) {
5964     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5965       return GetNegatedExpression(N1, DAG, LegalOperations);
5966     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5967       return DAG.getNode(ISD::FNEG, dl, VT, N1);
5968   }
5969   // fold (fsub A, (fneg B)) -> (fadd A, B)
5970   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5971     return DAG.getNode(ISD::FADD, dl, VT, N0,
5972                        GetNegatedExpression(N1, DAG, LegalOperations));
5973
5974   // If 'unsafe math' is enabled, fold
5975   //    (fsub x, x) -> 0.0 &
5976   //    (fsub x, (fadd x, y)) -> (fneg y) &
5977   //    (fsub x, (fadd y, x)) -> (fneg y)
5978   if (DAG.getTarget().Options.UnsafeFPMath) {
5979     if (N0 == N1)
5980       return DAG.getConstantFP(0.0f, VT);
5981
5982     if (N1.getOpcode() == ISD::FADD) {
5983       SDValue N10 = N1->getOperand(0);
5984       SDValue N11 = N1->getOperand(1);
5985
5986       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
5987                                           &DAG.getTarget().Options))
5988         return GetNegatedExpression(N11, DAG, LegalOperations);
5989       else if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
5990                                                &DAG.getTarget().Options))
5991         return GetNegatedExpression(N10, DAG, LegalOperations);
5992     }
5993   }
5994
5995   // FSUB -> FMA combines:
5996   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5997        DAG.getTarget().Options.UnsafeFPMath) &&
5998       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5999       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
6000
6001     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6002     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
6003       return DAG.getNode(ISD::FMA, dl, VT,
6004                          N0.getOperand(0), N0.getOperand(1),
6005                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6006     }
6007
6008     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6009     // Note: Commutes FSUB operands.
6010     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
6011       return DAG.getNode(ISD::FMA, dl, VT,
6012                          DAG.getNode(ISD::FNEG, dl, VT,
6013                          N1.getOperand(0)),
6014                          N1.getOperand(1), N0);
6015     }
6016
6017     // fold (fsub (-(fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6018     if (N0.getOpcode() == ISD::FNEG &&
6019         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6020         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6021       SDValue N00 = N0.getOperand(0).getOperand(0);
6022       SDValue N01 = N0.getOperand(0).getOperand(1);
6023       return DAG.getNode(ISD::FMA, dl, VT,
6024                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6025                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6026     }
6027   }
6028
6029   return SDValue();
6030 }
6031
6032 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6033   SDValue N0 = N->getOperand(0);
6034   SDValue N1 = N->getOperand(1);
6035   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6036   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6037   EVT VT = N->getValueType(0);
6038   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6039
6040   // fold vector ops
6041   if (VT.isVector()) {
6042     SDValue FoldedVOp = SimplifyVBinOp(N);
6043     if (FoldedVOp.getNode()) return FoldedVOp;
6044   }
6045
6046   // fold (fmul c1, c2) -> c1*c2
6047   if (N0CFP && N1CFP)
6048     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
6049   // canonicalize constant to RHS
6050   if (N0CFP && !N1CFP)
6051     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
6052   // fold (fmul A, 0) -> 0
6053   if (DAG.getTarget().Options.UnsafeFPMath &&
6054       N1CFP && N1CFP->getValueAPF().isZero())
6055     return N1;
6056   // fold (fmul A, 0) -> 0, vector edition.
6057   if (DAG.getTarget().Options.UnsafeFPMath &&
6058       ISD::isBuildVectorAllZeros(N1.getNode()))
6059     return N1;
6060   // fold (fmul A, 1.0) -> A
6061   if (N1CFP && N1CFP->isExactlyValue(1.0))
6062     return N0;
6063   // fold (fmul X, 2.0) -> (fadd X, X)
6064   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6065     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
6066   // fold (fmul X, -1.0) -> (fneg X)
6067   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6068     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6069       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
6070
6071   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6072   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6073                                        &DAG.getTarget().Options)) {
6074     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6075                                          &DAG.getTarget().Options)) {
6076       // Both can be negated for free, check to see if at least one is cheaper
6077       // negated.
6078       if (LHSNeg == 2 || RHSNeg == 2)
6079         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6080                            GetNegatedExpression(N0, DAG, LegalOperations),
6081                            GetNegatedExpression(N1, DAG, LegalOperations));
6082     }
6083   }
6084
6085   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6086   if (DAG.getTarget().Options.UnsafeFPMath &&
6087       N1CFP && N0.getOpcode() == ISD::FMUL &&
6088       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6089     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
6090                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6091                                    N0.getOperand(1), N1));
6092
6093   return SDValue();
6094 }
6095
6096 SDValue DAGCombiner::visitFMA(SDNode *N) {
6097   SDValue N0 = N->getOperand(0);
6098   SDValue N1 = N->getOperand(1);
6099   SDValue N2 = N->getOperand(2);
6100   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6101   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6102   EVT VT = N->getValueType(0);
6103   DebugLoc dl = N->getDebugLoc();
6104
6105   if (DAG.getTarget().Options.UnsafeFPMath) {
6106     if (N0CFP && N0CFP->isZero())
6107       return N2;
6108     if (N1CFP && N1CFP->isZero())
6109       return N2;
6110   }
6111   if (N0CFP && N0CFP->isExactlyValue(1.0))
6112     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N2);
6113   if (N1CFP && N1CFP->isExactlyValue(1.0))
6114     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N2);
6115
6116   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6117   if (N0CFP && !N1CFP)
6118     return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT, N1, N0, N2);
6119
6120   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6121   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6122       N2.getOpcode() == ISD::FMUL &&
6123       N0 == N2.getOperand(0) &&
6124       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6125     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6126                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6127   }
6128
6129
6130   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6131   if (DAG.getTarget().Options.UnsafeFPMath &&
6132       N0.getOpcode() == ISD::FMUL && N1CFP &&
6133       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6134     return DAG.getNode(ISD::FMA, dl, VT,
6135                        N0.getOperand(0),
6136                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6137                        N2);
6138   }
6139
6140   // (fma x, 1, y) -> (fadd x, y)
6141   // (fma x, -1, y) -> (fadd (fneg x), y)
6142   if (N1CFP) {
6143     if (N1CFP->isExactlyValue(1.0))
6144       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6145
6146     if (N1CFP->isExactlyValue(-1.0) &&
6147         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6148       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6149       AddToWorkList(RHSNeg.getNode());
6150       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6151     }
6152   }
6153
6154   // (fma x, c, x) -> (fmul x, (c+1))
6155   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2) {
6156     return DAG.getNode(ISD::FMUL, dl, VT,
6157                        N0,
6158                        DAG.getNode(ISD::FADD, dl, VT,
6159                                    N1, DAG.getConstantFP(1.0, VT)));
6160   }
6161
6162   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6163   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6164       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0) {
6165     return DAG.getNode(ISD::FMUL, dl, VT,
6166                        N0,
6167                        DAG.getNode(ISD::FADD, dl, VT,
6168                                    N1, DAG.getConstantFP(-1.0, VT)));
6169   }
6170
6171
6172   return SDValue();
6173 }
6174
6175 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6176   SDValue N0 = N->getOperand(0);
6177   SDValue N1 = N->getOperand(1);
6178   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6179   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6180   EVT VT = N->getValueType(0);
6181   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6182
6183   // fold vector ops
6184   if (VT.isVector()) {
6185     SDValue FoldedVOp = SimplifyVBinOp(N);
6186     if (FoldedVOp.getNode()) return FoldedVOp;
6187   }
6188
6189   // fold (fdiv c1, c2) -> c1/c2
6190   if (N0CFP && N1CFP)
6191     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
6192
6193   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6194   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6195     // Compute the reciprocal 1.0 / c2.
6196     APFloat N1APF = N1CFP->getValueAPF();
6197     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6198     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6199     // Only do the transform if the reciprocal is a legal fp immediate that
6200     // isn't too nasty (eg NaN, denormal, ...).
6201     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6202         (!LegalOperations ||
6203          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6204          // backend)... we should handle this gracefully after Legalize.
6205          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6206          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6207          TLI.isFPImmLegal(Recip, VT)))
6208       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0,
6209                          DAG.getConstantFP(Recip, VT));
6210   }
6211
6212   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6213   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6214                                        &DAG.getTarget().Options)) {
6215     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6216                                          &DAG.getTarget().Options)) {
6217       // Both can be negated for free, check to see if at least one is cheaper
6218       // negated.
6219       if (LHSNeg == 2 || RHSNeg == 2)
6220         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
6221                            GetNegatedExpression(N0, DAG, LegalOperations),
6222                            GetNegatedExpression(N1, DAG, LegalOperations));
6223     }
6224   }
6225
6226   return SDValue();
6227 }
6228
6229 SDValue DAGCombiner::visitFREM(SDNode *N) {
6230   SDValue N0 = N->getOperand(0);
6231   SDValue N1 = N->getOperand(1);
6232   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6233   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6234   EVT VT = N->getValueType(0);
6235
6236   // fold (frem c1, c2) -> fmod(c1,c2)
6237   if (N0CFP && N1CFP)
6238     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
6239
6240   return SDValue();
6241 }
6242
6243 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6244   SDValue N0 = N->getOperand(0);
6245   SDValue N1 = N->getOperand(1);
6246   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6247   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6248   EVT VT = N->getValueType(0);
6249
6250   if (N0CFP && N1CFP)  // Constant fold
6251     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
6252
6253   if (N1CFP) {
6254     const APFloat& V = N1CFP->getValueAPF();
6255     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6256     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6257     if (!V.isNegative()) {
6258       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6259         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6260     } else {
6261       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6262         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6263                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
6264     }
6265   }
6266
6267   // copysign(fabs(x), y) -> copysign(x, y)
6268   // copysign(fneg(x), y) -> copysign(x, y)
6269   // copysign(copysign(x,z), y) -> copysign(x, y)
6270   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6271       N0.getOpcode() == ISD::FCOPYSIGN)
6272     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6273                        N0.getOperand(0), N1);
6274
6275   // copysign(x, abs(y)) -> abs(x)
6276   if (N1.getOpcode() == ISD::FABS)
6277     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6278
6279   // copysign(x, copysign(y,z)) -> copysign(x, z)
6280   if (N1.getOpcode() == ISD::FCOPYSIGN)
6281     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6282                        N0, N1.getOperand(1));
6283
6284   // copysign(x, fp_extend(y)) -> copysign(x, y)
6285   // copysign(x, fp_round(y)) -> copysign(x, y)
6286   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6287     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6288                        N0, N1.getOperand(0));
6289
6290   return SDValue();
6291 }
6292
6293 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6294   SDValue N0 = N->getOperand(0);
6295   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6296   EVT VT = N->getValueType(0);
6297   EVT OpVT = N0.getValueType();
6298
6299   // fold (sint_to_fp c1) -> c1fp
6300   if (N0C &&
6301       // ...but only if the target supports immediate floating-point values
6302       (!LegalOperations ||
6303        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6304     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6305
6306   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6307   // but UINT_TO_FP is legal on this target, try to convert.
6308   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6309       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6310     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6311     if (DAG.SignBitIsZero(N0))
6312       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6313   }
6314
6315   // The next optimizations are desireable only if SELECT_CC can be lowered.
6316   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6317   // having to say they don't support SELECT_CC on every type the DAG knows
6318   // about, since there is no way to mark an opcode illegal at all value types
6319   // (See also visitSELECT)
6320   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6321     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6322     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6323         !VT.isVector() &&
6324         (!LegalOperations ||
6325          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6326       SDValue Ops[] =
6327         { N0.getOperand(0), N0.getOperand(1),
6328           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6329           N0.getOperand(2) };
6330       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6331     }
6332
6333     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6334     //      (select_cc x, y, 1.0, 0.0,, cc)
6335     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6336         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6337         (!LegalOperations ||
6338          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6339       SDValue Ops[] =
6340         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6341           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6342           N0.getOperand(0).getOperand(2) };
6343       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6344     }
6345   }
6346
6347   return SDValue();
6348 }
6349
6350 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6351   SDValue N0 = N->getOperand(0);
6352   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6353   EVT VT = N->getValueType(0);
6354   EVT OpVT = N0.getValueType();
6355
6356   // fold (uint_to_fp c1) -> c1fp
6357   if (N0C &&
6358       // ...but only if the target supports immediate floating-point values
6359       (!LegalOperations ||
6360        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6361     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6362
6363   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6364   // but SINT_TO_FP is legal on this target, try to convert.
6365   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6366       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6367     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6368     if (DAG.SignBitIsZero(N0))
6369       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6370   }
6371
6372   // The next optimizations are desireable only if SELECT_CC can be lowered.
6373   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6374   // having to say they don't support SELECT_CC on every type the DAG knows
6375   // about, since there is no way to mark an opcode illegal at all value types
6376   // (See also visitSELECT)
6377   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6378     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6379
6380     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6381         (!LegalOperations ||
6382          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6383       SDValue Ops[] =
6384         { N0.getOperand(0), N0.getOperand(1),
6385           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6386           N0.getOperand(2) };
6387       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6388     }
6389   }
6390
6391   return SDValue();
6392 }
6393
6394 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6395   SDValue N0 = N->getOperand(0);
6396   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6397   EVT VT = N->getValueType(0);
6398
6399   // fold (fp_to_sint c1fp) -> c1
6400   if (N0CFP)
6401     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
6402
6403   return SDValue();
6404 }
6405
6406 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6407   SDValue N0 = N->getOperand(0);
6408   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6409   EVT VT = N->getValueType(0);
6410
6411   // fold (fp_to_uint c1fp) -> c1
6412   if (N0CFP)
6413     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
6414
6415   return SDValue();
6416 }
6417
6418 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6419   SDValue N0 = N->getOperand(0);
6420   SDValue N1 = N->getOperand(1);
6421   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6422   EVT VT = N->getValueType(0);
6423
6424   // fold (fp_round c1fp) -> c1fp
6425   if (N0CFP)
6426     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
6427
6428   // fold (fp_round (fp_extend x)) -> x
6429   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6430     return N0.getOperand(0);
6431
6432   // fold (fp_round (fp_round x)) -> (fp_round x)
6433   if (N0.getOpcode() == ISD::FP_ROUND) {
6434     // This is a value preserving truncation if both round's are.
6435     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6436                    N0.getNode()->getConstantOperandVal(1) == 1;
6437     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
6438                        DAG.getIntPtrConstant(IsTrunc));
6439   }
6440
6441   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6442   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6443     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
6444                               N0.getOperand(0), N1);
6445     AddToWorkList(Tmp.getNode());
6446     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6447                        Tmp, N0.getOperand(1));
6448   }
6449
6450   return SDValue();
6451 }
6452
6453 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6454   SDValue N0 = N->getOperand(0);
6455   EVT VT = N->getValueType(0);
6456   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6457   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6458
6459   // fold (fp_round_inreg c1fp) -> c1fp
6460   if (N0CFP && isTypeLegal(EVT)) {
6461     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6462     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
6463   }
6464
6465   return SDValue();
6466 }
6467
6468 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6469   SDValue N0 = N->getOperand(0);
6470   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6471   EVT VT = N->getValueType(0);
6472
6473   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6474   if (N->hasOneUse() &&
6475       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6476     return SDValue();
6477
6478   // fold (fp_extend c1fp) -> c1fp
6479   if (N0CFP)
6480     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
6481
6482   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6483   // value of X.
6484   if (N0.getOpcode() == ISD::FP_ROUND
6485       && N0.getNode()->getConstantOperandVal(1) == 1) {
6486     SDValue In = N0.getOperand(0);
6487     if (In.getValueType() == VT) return In;
6488     if (VT.bitsLT(In.getValueType()))
6489       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
6490                          In, N0.getOperand(1));
6491     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
6492   }
6493
6494   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6495   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6496       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6497        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6498     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6499     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
6500                                      LN0->getChain(),
6501                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6502                                      N0.getValueType(),
6503                                      LN0->isVolatile(), LN0->isNonTemporal(),
6504                                      LN0->getAlignment());
6505     CombineTo(N, ExtLoad);
6506     CombineTo(N0.getNode(),
6507               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
6508                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6509               ExtLoad.getValue(1));
6510     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6511   }
6512
6513   return SDValue();
6514 }
6515
6516 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6517   SDValue N0 = N->getOperand(0);
6518   EVT VT = N->getValueType(0);
6519
6520   if (VT.isVector()) {
6521     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6522     if (FoldedVOp.getNode()) return FoldedVOp;
6523   }
6524
6525   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6526                          &DAG.getTarget().Options))
6527     return GetNegatedExpression(N0, DAG, LegalOperations);
6528
6529   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6530   // constant pool values.
6531   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6532       !VT.isVector() &&
6533       N0.getNode()->hasOneUse() &&
6534       N0.getOperand(0).getValueType().isInteger()) {
6535     SDValue Int = N0.getOperand(0);
6536     EVT IntVT = Int.getValueType();
6537     if (IntVT.isInteger() && !IntVT.isVector()) {
6538       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
6539               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6540       AddToWorkList(Int.getNode());
6541       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6542                          VT, Int);
6543     }
6544   }
6545
6546   // (fneg (fmul c, x)) -> (fmul -c, x)
6547   if (N0.getOpcode() == ISD::FMUL) {
6548     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6549     if (CFP1) {
6550       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6551                          N0.getOperand(0),
6552                          DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6553                                      N0.getOperand(1)));
6554     }
6555   }
6556
6557   return SDValue();
6558 }
6559
6560 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6561   SDValue N0 = N->getOperand(0);
6562   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6563   EVT VT = N->getValueType(0);
6564
6565   // fold (fceil c1) -> fceil(c1)
6566   if (N0CFP)
6567     return DAG.getNode(ISD::FCEIL, N->getDebugLoc(), VT, N0);
6568
6569   return SDValue();
6570 }
6571
6572 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6573   SDValue N0 = N->getOperand(0);
6574   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6575   EVT VT = N->getValueType(0);
6576
6577   // fold (ftrunc c1) -> ftrunc(c1)
6578   if (N0CFP)
6579     return DAG.getNode(ISD::FTRUNC, N->getDebugLoc(), VT, N0);
6580
6581   return SDValue();
6582 }
6583
6584 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6585   SDValue N0 = N->getOperand(0);
6586   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6587   EVT VT = N->getValueType(0);
6588
6589   // fold (ffloor c1) -> ffloor(c1)
6590   if (N0CFP)
6591     return DAG.getNode(ISD::FFLOOR, N->getDebugLoc(), VT, N0);
6592
6593   return SDValue();
6594 }
6595
6596 SDValue DAGCombiner::visitFABS(SDNode *N) {
6597   SDValue N0 = N->getOperand(0);
6598   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6599   EVT VT = N->getValueType(0);
6600
6601   if (VT.isVector()) {
6602     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6603     if (FoldedVOp.getNode()) return FoldedVOp;
6604   }
6605
6606   // fold (fabs c1) -> fabs(c1)
6607   if (N0CFP)
6608     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6609   // fold (fabs (fabs x)) -> (fabs x)
6610   if (N0.getOpcode() == ISD::FABS)
6611     return N->getOperand(0);
6612   // fold (fabs (fneg x)) -> (fabs x)
6613   // fold (fabs (fcopysign x, y)) -> (fabs x)
6614   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6615     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
6616
6617   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6618   // constant pool values.
6619   if (!TLI.isFAbsFree(VT) &&
6620       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6621       N0.getOperand(0).getValueType().isInteger() &&
6622       !N0.getOperand(0).getValueType().isVector()) {
6623     SDValue Int = N0.getOperand(0);
6624     EVT IntVT = Int.getValueType();
6625     if (IntVT.isInteger() && !IntVT.isVector()) {
6626       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
6627              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6628       AddToWorkList(Int.getNode());
6629       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6630                          N->getValueType(0), Int);
6631     }
6632   }
6633
6634   return SDValue();
6635 }
6636
6637 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6638   SDValue Chain = N->getOperand(0);
6639   SDValue N1 = N->getOperand(1);
6640   SDValue N2 = N->getOperand(2);
6641
6642   // If N is a constant we could fold this into a fallthrough or unconditional
6643   // branch. However that doesn't happen very often in normal code, because
6644   // Instcombine/SimplifyCFG should have handled the available opportunities.
6645   // If we did this folding here, it would be necessary to update the
6646   // MachineBasicBlock CFG, which is awkward.
6647
6648   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6649   // on the target.
6650   if (N1.getOpcode() == ISD::SETCC &&
6651       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
6652     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6653                        Chain, N1.getOperand(2),
6654                        N1.getOperand(0), N1.getOperand(1), N2);
6655   }
6656
6657   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6658       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6659        (N1.getOperand(0).hasOneUse() &&
6660         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6661     SDNode *Trunc = 0;
6662     if (N1.getOpcode() == ISD::TRUNCATE) {
6663       // Look pass the truncate.
6664       Trunc = N1.getNode();
6665       N1 = N1.getOperand(0);
6666     }
6667
6668     // Match this pattern so that we can generate simpler code:
6669     //
6670     //   %a = ...
6671     //   %b = and i32 %a, 2
6672     //   %c = srl i32 %b, 1
6673     //   brcond i32 %c ...
6674     //
6675     // into
6676     //
6677     //   %a = ...
6678     //   %b = and i32 %a, 2
6679     //   %c = setcc eq %b, 0
6680     //   brcond %c ...
6681     //
6682     // This applies only when the AND constant value has one bit set and the
6683     // SRL constant is equal to the log2 of the AND constant. The back-end is
6684     // smart enough to convert the result into a TEST/JMP sequence.
6685     SDValue Op0 = N1.getOperand(0);
6686     SDValue Op1 = N1.getOperand(1);
6687
6688     if (Op0.getOpcode() == ISD::AND &&
6689         Op1.getOpcode() == ISD::Constant) {
6690       SDValue AndOp1 = Op0.getOperand(1);
6691
6692       if (AndOp1.getOpcode() == ISD::Constant) {
6693         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6694
6695         if (AndConst.isPowerOf2() &&
6696             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6697           SDValue SetCC =
6698             DAG.getSetCC(N->getDebugLoc(),
6699                          TLI.getSetCCResultType(Op0.getValueType()),
6700                          Op0, DAG.getConstant(0, Op0.getValueType()),
6701                          ISD::SETNE);
6702
6703           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6704                                           MVT::Other, Chain, SetCC, N2);
6705           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6706           // will convert it back to (X & C1) >> C2.
6707           CombineTo(N, NewBRCond, false);
6708           // Truncate is dead.
6709           if (Trunc) {
6710             removeFromWorkList(Trunc);
6711             DAG.DeleteNode(Trunc);
6712           }
6713           // Replace the uses of SRL with SETCC
6714           WorkListRemover DeadNodes(*this);
6715           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6716           removeFromWorkList(N1.getNode());
6717           DAG.DeleteNode(N1.getNode());
6718           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6719         }
6720       }
6721     }
6722
6723     if (Trunc)
6724       // Restore N1 if the above transformation doesn't match.
6725       N1 = N->getOperand(1);
6726   }
6727
6728   // Transform br(xor(x, y)) -> br(x != y)
6729   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6730   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6731     SDNode *TheXor = N1.getNode();
6732     SDValue Op0 = TheXor->getOperand(0);
6733     SDValue Op1 = TheXor->getOperand(1);
6734     if (Op0.getOpcode() == Op1.getOpcode()) {
6735       // Avoid missing important xor optimizations.
6736       SDValue Tmp = visitXOR(TheXor);
6737       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
6738         DEBUG(dbgs() << "\nReplacing.8 ";
6739               TheXor->dump(&DAG);
6740               dbgs() << "\nWith: ";
6741               Tmp.getNode()->dump(&DAG);
6742               dbgs() << '\n');
6743         WorkListRemover DeadNodes(*this);
6744         DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6745         removeFromWorkList(TheXor);
6746         DAG.DeleteNode(TheXor);
6747         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6748                            MVT::Other, Chain, Tmp, N2);
6749       }
6750     }
6751
6752     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6753       bool Equal = false;
6754       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6755         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6756             Op0.getOpcode() == ISD::XOR) {
6757           TheXor = Op0.getNode();
6758           Equal = true;
6759         }
6760
6761       EVT SetCCVT = N1.getValueType();
6762       if (LegalTypes)
6763         SetCCVT = TLI.getSetCCResultType(SetCCVT);
6764       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
6765                                    SetCCVT,
6766                                    Op0, Op1,
6767                                    Equal ? ISD::SETEQ : ISD::SETNE);
6768       // Replace the uses of XOR with SETCC
6769       WorkListRemover DeadNodes(*this);
6770       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6771       removeFromWorkList(N1.getNode());
6772       DAG.DeleteNode(N1.getNode());
6773       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6774                          MVT::Other, Chain, SetCC, N2);
6775     }
6776   }
6777
6778   return SDValue();
6779 }
6780
6781 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6782 //
6783 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6784   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6785   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6786
6787   // If N is a constant we could fold this into a fallthrough or unconditional
6788   // branch. However that doesn't happen very often in normal code, because
6789   // Instcombine/SimplifyCFG should have handled the available opportunities.
6790   // If we did this folding here, it would be necessary to update the
6791   // MachineBasicBlock CFG, which is awkward.
6792
6793   // Use SimplifySetCC to simplify SETCC's.
6794   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
6795                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
6796                                false);
6797   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6798
6799   // fold to a simpler setcc
6800   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6801     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6802                        N->getOperand(0), Simp.getOperand(2),
6803                        Simp.getOperand(0), Simp.getOperand(1),
6804                        N->getOperand(4));
6805
6806   return SDValue();
6807 }
6808
6809 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6810 /// uses N as its base pointer and that N may be folded in the load / store
6811 /// addressing mode.
6812 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6813                                     SelectionDAG &DAG,
6814                                     const TargetLowering &TLI) {
6815   EVT VT;
6816   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6817     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6818       return false;
6819     VT = Use->getValueType(0);
6820   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6821     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6822       return false;
6823     VT = ST->getValue().getValueType();
6824   } else
6825     return false;
6826
6827   AddrMode AM;
6828   if (N->getOpcode() == ISD::ADD) {
6829     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6830     if (Offset)
6831       // [reg +/- imm]
6832       AM.BaseOffs = Offset->getSExtValue();
6833     else
6834       // [reg +/- reg]
6835       AM.Scale = 1;
6836   } else if (N->getOpcode() == ISD::SUB) {
6837     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6838     if (Offset)
6839       // [reg +/- imm]
6840       AM.BaseOffs = -Offset->getSExtValue();
6841     else
6842       // [reg +/- reg]
6843       AM.Scale = 1;
6844   } else
6845     return false;
6846
6847   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
6848 }
6849
6850 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
6851 /// pre-indexed load / store when the base pointer is an add or subtract
6852 /// and it has other uses besides the load / store. After the
6853 /// transformation, the new indexed load / store has effectively folded
6854 /// the add / subtract in and all of its other uses are redirected to the
6855 /// new load / store.
6856 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
6857   if (Level < AfterLegalizeDAG)
6858     return false;
6859
6860   bool isLoad = true;
6861   SDValue Ptr;
6862   EVT VT;
6863   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6864     if (LD->isIndexed())
6865       return false;
6866     VT = LD->getMemoryVT();
6867     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
6868         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
6869       return false;
6870     Ptr = LD->getBasePtr();
6871   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6872     if (ST->isIndexed())
6873       return false;
6874     VT = ST->getMemoryVT();
6875     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
6876         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
6877       return false;
6878     Ptr = ST->getBasePtr();
6879     isLoad = false;
6880   } else {
6881     return false;
6882   }
6883
6884   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
6885   // out.  There is no reason to make this a preinc/predec.
6886   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
6887       Ptr.getNode()->hasOneUse())
6888     return false;
6889
6890   // Ask the target to do addressing mode selection.
6891   SDValue BasePtr;
6892   SDValue Offset;
6893   ISD::MemIndexedMode AM = ISD::UNINDEXED;
6894   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
6895     return false;
6896   // Don't create a indexed load / store with zero offset.
6897   if (isa<ConstantSDNode>(Offset) &&
6898       cast<ConstantSDNode>(Offset)->isNullValue())
6899     return false;
6900
6901   // Try turning it into a pre-indexed load / store except when:
6902   // 1) The new base ptr is a frame index.
6903   // 2) If N is a store and the new base ptr is either the same as or is a
6904   //    predecessor of the value being stored.
6905   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
6906   //    that would create a cycle.
6907   // 4) All uses are load / store ops that use it as old base ptr.
6908
6909   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
6910   // (plus the implicit offset) to a register to preinc anyway.
6911   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6912     return false;
6913
6914   // Check #2.
6915   if (!isLoad) {
6916     SDValue Val = cast<StoreSDNode>(N)->getValue();
6917     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
6918       return false;
6919   }
6920
6921   // Now check for #3 and #4.
6922   bool RealUse = false;
6923
6924   // Caches for hasPredecessorHelper
6925   SmallPtrSet<const SDNode *, 32> Visited;
6926   SmallVector<const SDNode *, 16> Worklist;
6927
6928   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6929          E = Ptr.getNode()->use_end(); I != E; ++I) {
6930     SDNode *Use = *I;
6931     if (Use == N)
6932       continue;
6933     if (N->hasPredecessorHelper(Use, Visited, Worklist))
6934       return false;
6935
6936     // If Ptr may be folded in addressing mode of other use, then it's
6937     // not profitable to do this transformation.
6938     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
6939       RealUse = true;
6940   }
6941
6942   if (!RealUse)
6943     return false;
6944
6945   SDValue Result;
6946   if (isLoad)
6947     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6948                                 BasePtr, Offset, AM);
6949   else
6950     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6951                                  BasePtr, Offset, AM);
6952   ++PreIndexedNodes;
6953   ++NodesCombined;
6954   DEBUG(dbgs() << "\nReplacing.4 ";
6955         N->dump(&DAG);
6956         dbgs() << "\nWith: ";
6957         Result.getNode()->dump(&DAG);
6958         dbgs() << '\n');
6959   WorkListRemover DeadNodes(*this);
6960   if (isLoad) {
6961     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6962     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6963   } else {
6964     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6965   }
6966
6967   // Finally, since the node is now dead, remove it from the graph.
6968   DAG.DeleteNode(N);
6969
6970   // Replace the uses of Ptr with uses of the updated base value.
6971   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
6972   removeFromWorkList(Ptr.getNode());
6973   DAG.DeleteNode(Ptr.getNode());
6974
6975   return true;
6976 }
6977
6978 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
6979 /// add / sub of the base pointer node into a post-indexed load / store.
6980 /// The transformation folded the add / subtract into the new indexed
6981 /// load / store effectively and all of its uses are redirected to the
6982 /// new load / store.
6983 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
6984   if (Level < AfterLegalizeDAG)
6985     return false;
6986
6987   bool isLoad = true;
6988   SDValue Ptr;
6989   EVT VT;
6990   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6991     if (LD->isIndexed())
6992       return false;
6993     VT = LD->getMemoryVT();
6994     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
6995         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
6996       return false;
6997     Ptr = LD->getBasePtr();
6998   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6999     if (ST->isIndexed())
7000       return false;
7001     VT = ST->getMemoryVT();
7002     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7003         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7004       return false;
7005     Ptr = ST->getBasePtr();
7006     isLoad = false;
7007   } else {
7008     return false;
7009   }
7010
7011   if (Ptr.getNode()->hasOneUse())
7012     return false;
7013
7014   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7015          E = Ptr.getNode()->use_end(); I != E; ++I) {
7016     SDNode *Op = *I;
7017     if (Op == N ||
7018         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7019       continue;
7020
7021     SDValue BasePtr;
7022     SDValue Offset;
7023     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7024     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7025       // Don't create a indexed load / store with zero offset.
7026       if (isa<ConstantSDNode>(Offset) &&
7027           cast<ConstantSDNode>(Offset)->isNullValue())
7028         continue;
7029
7030       // Try turning it into a post-indexed load / store except when
7031       // 1) All uses are load / store ops that use it as base ptr (and
7032       //    it may be folded as addressing mmode).
7033       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7034       //    nor a successor of N. Otherwise, if Op is folded that would
7035       //    create a cycle.
7036
7037       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7038         continue;
7039
7040       // Check for #1.
7041       bool TryNext = false;
7042       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7043              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7044         SDNode *Use = *II;
7045         if (Use == Ptr.getNode())
7046           continue;
7047
7048         // If all the uses are load / store addresses, then don't do the
7049         // transformation.
7050         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7051           bool RealUse = false;
7052           for (SDNode::use_iterator III = Use->use_begin(),
7053                  EEE = Use->use_end(); III != EEE; ++III) {
7054             SDNode *UseUse = *III;
7055             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7056               RealUse = true;
7057           }
7058
7059           if (!RealUse) {
7060             TryNext = true;
7061             break;
7062           }
7063         }
7064       }
7065
7066       if (TryNext)
7067         continue;
7068
7069       // Check for #2
7070       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7071         SDValue Result = isLoad
7072           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
7073                                BasePtr, Offset, AM)
7074           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
7075                                 BasePtr, Offset, AM);
7076         ++PostIndexedNodes;
7077         ++NodesCombined;
7078         DEBUG(dbgs() << "\nReplacing.5 ";
7079               N->dump(&DAG);
7080               dbgs() << "\nWith: ";
7081               Result.getNode()->dump(&DAG);
7082               dbgs() << '\n');
7083         WorkListRemover DeadNodes(*this);
7084         if (isLoad) {
7085           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7086           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7087         } else {
7088           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7089         }
7090
7091         // Finally, since the node is now dead, remove it from the graph.
7092         DAG.DeleteNode(N);
7093
7094         // Replace the uses of Use with uses of the updated base value.
7095         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7096                                       Result.getValue(isLoad ? 1 : 0));
7097         removeFromWorkList(Op);
7098         DAG.DeleteNode(Op);
7099         return true;
7100       }
7101     }
7102   }
7103
7104   return false;
7105 }
7106
7107 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7108   LoadSDNode *LD  = cast<LoadSDNode>(N);
7109   SDValue Chain = LD->getChain();
7110   SDValue Ptr   = LD->getBasePtr();
7111
7112   // If load is not volatile and there are no uses of the loaded value (and
7113   // the updated indexed value in case of indexed loads), change uses of the
7114   // chain value into uses of the chain input (i.e. delete the dead load).
7115   if (!LD->isVolatile()) {
7116     if (N->getValueType(1) == MVT::Other) {
7117       // Unindexed loads.
7118       if (!N->hasAnyUseOfValue(0)) {
7119         // It's not safe to use the two value CombineTo variant here. e.g.
7120         // v1, chain2 = load chain1, loc
7121         // v2, chain3 = load chain2, loc
7122         // v3         = add v2, c
7123         // Now we replace use of chain2 with chain1.  This makes the second load
7124         // isomorphic to the one we are deleting, and thus makes this load live.
7125         DEBUG(dbgs() << "\nReplacing.6 ";
7126               N->dump(&DAG);
7127               dbgs() << "\nWith chain: ";
7128               Chain.getNode()->dump(&DAG);
7129               dbgs() << "\n");
7130         WorkListRemover DeadNodes(*this);
7131         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7132
7133         if (N->use_empty()) {
7134           removeFromWorkList(N);
7135           DAG.DeleteNode(N);
7136         }
7137
7138         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7139       }
7140     } else {
7141       // Indexed loads.
7142       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7143       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7144         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7145         DEBUG(dbgs() << "\nReplacing.7 ";
7146               N->dump(&DAG);
7147               dbgs() << "\nWith: ";
7148               Undef.getNode()->dump(&DAG);
7149               dbgs() << " and 2 other values\n");
7150         WorkListRemover DeadNodes(*this);
7151         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7152         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7153                                       DAG.getUNDEF(N->getValueType(1)));
7154         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7155         removeFromWorkList(N);
7156         DAG.DeleteNode(N);
7157         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7158       }
7159     }
7160   }
7161
7162   // If this load is directly stored, replace the load value with the stored
7163   // value.
7164   // TODO: Handle store large -> read small portion.
7165   // TODO: Handle TRUNCSTORE/LOADEXT
7166   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7167     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7168       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7169       if (PrevST->getBasePtr() == Ptr &&
7170           PrevST->getValue().getValueType() == N->getValueType(0))
7171       return CombineTo(N, Chain.getOperand(1), Chain);
7172     }
7173   }
7174
7175   // Try to infer better alignment information than the load already has.
7176   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7177     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7178       if (Align > LD->getAlignment())
7179         return DAG.getExtLoad(LD->getExtensionType(), N->getDebugLoc(),
7180                               LD->getValueType(0),
7181                               Chain, Ptr, LD->getPointerInfo(),
7182                               LD->getMemoryVT(),
7183                               LD->isVolatile(), LD->isNonTemporal(), Align);
7184     }
7185   }
7186
7187   if (CombinerAA) {
7188     // Walk up chain skipping non-aliasing memory nodes.
7189     SDValue BetterChain = FindBetterChain(N, Chain);
7190
7191     // If there is a better chain.
7192     if (Chain != BetterChain) {
7193       SDValue ReplLoad;
7194
7195       // Replace the chain to void dependency.
7196       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7197         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
7198                                BetterChain, Ptr, LD->getPointerInfo(),
7199                                LD->isVolatile(), LD->isNonTemporal(),
7200                                LD->isInvariant(), LD->getAlignment());
7201       } else {
7202         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getDebugLoc(),
7203                                   LD->getValueType(0),
7204                                   BetterChain, Ptr, LD->getPointerInfo(),
7205                                   LD->getMemoryVT(),
7206                                   LD->isVolatile(),
7207                                   LD->isNonTemporal(),
7208                                   LD->getAlignment());
7209       }
7210
7211       // Create token factor to keep old chain connected.
7212       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7213                                   MVT::Other, Chain, ReplLoad.getValue(1));
7214
7215       // Make sure the new and old chains are cleaned up.
7216       AddToWorkList(Token.getNode());
7217
7218       // Replace uses with load result and token factor. Don't add users
7219       // to work list.
7220       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7221     }
7222   }
7223
7224   // Try transforming N to an indexed load.
7225   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7226     return SDValue(N, 0);
7227
7228   return SDValue();
7229 }
7230
7231 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
7232 /// load is having specific bytes cleared out.  If so, return the byte size
7233 /// being masked out and the shift amount.
7234 static std::pair<unsigned, unsigned>
7235 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
7236   std::pair<unsigned, unsigned> Result(0, 0);
7237
7238   // Check for the structure we're looking for.
7239   if (V->getOpcode() != ISD::AND ||
7240       !isa<ConstantSDNode>(V->getOperand(1)) ||
7241       !ISD::isNormalLoad(V->getOperand(0).getNode()))
7242     return Result;
7243
7244   // Check the chain and pointer.
7245   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
7246   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
7247
7248   // The store should be chained directly to the load or be an operand of a
7249   // tokenfactor.
7250   if (LD == Chain.getNode())
7251     ; // ok.
7252   else if (Chain->getOpcode() != ISD::TokenFactor)
7253     return Result; // Fail.
7254   else {
7255     bool isOk = false;
7256     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
7257       if (Chain->getOperand(i).getNode() == LD) {
7258         isOk = true;
7259         break;
7260       }
7261     if (!isOk) return Result;
7262   }
7263
7264   // This only handles simple types.
7265   if (V.getValueType() != MVT::i16 &&
7266       V.getValueType() != MVT::i32 &&
7267       V.getValueType() != MVT::i64)
7268     return Result;
7269
7270   // Check the constant mask.  Invert it so that the bits being masked out are
7271   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
7272   // follow the sign bit for uniformity.
7273   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
7274   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
7275   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
7276   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
7277   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
7278   if (NotMaskLZ == 64) return Result;  // All zero mask.
7279
7280   // See if we have a continuous run of bits.  If so, we have 0*1+0*
7281   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
7282     return Result;
7283
7284   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
7285   if (V.getValueType() != MVT::i64 && NotMaskLZ)
7286     NotMaskLZ -= 64-V.getValueSizeInBits();
7287
7288   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
7289   switch (MaskedBytes) {
7290   case 1:
7291   case 2:
7292   case 4: break;
7293   default: return Result; // All one mask, or 5-byte mask.
7294   }
7295
7296   // Verify that the first bit starts at a multiple of mask so that the access
7297   // is aligned the same as the access width.
7298   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
7299
7300   Result.first = MaskedBytes;
7301   Result.second = NotMaskTZ/8;
7302   return Result;
7303 }
7304
7305
7306 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
7307 /// provides a value as specified by MaskInfo.  If so, replace the specified
7308 /// store with a narrower store of truncated IVal.
7309 static SDNode *
7310 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
7311                                 SDValue IVal, StoreSDNode *St,
7312                                 DAGCombiner *DC) {
7313   unsigned NumBytes = MaskInfo.first;
7314   unsigned ByteShift = MaskInfo.second;
7315   SelectionDAG &DAG = DC->getDAG();
7316
7317   // Check to see if IVal is all zeros in the part being masked in by the 'or'
7318   // that uses this.  If not, this is not a replacement.
7319   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
7320                                   ByteShift*8, (ByteShift+NumBytes)*8);
7321   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
7322
7323   // Check that it is legal on the target to do this.  It is legal if the new
7324   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
7325   // legalization.
7326   MVT VT = MVT::getIntegerVT(NumBytes*8);
7327   if (!DC->isTypeLegal(VT))
7328     return 0;
7329
7330   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
7331   // shifted by ByteShift and truncated down to NumBytes.
7332   if (ByteShift)
7333     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
7334                        DAG.getConstant(ByteShift*8,
7335                                     DC->getShiftAmountTy(IVal.getValueType())));
7336
7337   // Figure out the offset for the store and the alignment of the access.
7338   unsigned StOffset;
7339   unsigned NewAlign = St->getAlignment();
7340
7341   if (DAG.getTargetLoweringInfo().isLittleEndian())
7342     StOffset = ByteShift;
7343   else
7344     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
7345
7346   SDValue Ptr = St->getBasePtr();
7347   if (StOffset) {
7348     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
7349                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
7350     NewAlign = MinAlign(NewAlign, StOffset);
7351   }
7352
7353   // Truncate down to the new size.
7354   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
7355
7356   ++OpsNarrowed;
7357   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
7358                       St->getPointerInfo().getWithOffset(StOffset),
7359                       false, false, NewAlign).getNode();
7360 }
7361
7362
7363 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
7364 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
7365 /// of the loaded bits, try narrowing the load and store if it would end up
7366 /// being a win for performance or code size.
7367 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
7368   StoreSDNode *ST  = cast<StoreSDNode>(N);
7369   if (ST->isVolatile())
7370     return SDValue();
7371
7372   SDValue Chain = ST->getChain();
7373   SDValue Value = ST->getValue();
7374   SDValue Ptr   = ST->getBasePtr();
7375   EVT VT = Value.getValueType();
7376
7377   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
7378     return SDValue();
7379
7380   unsigned Opc = Value.getOpcode();
7381
7382   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
7383   // is a byte mask indicating a consecutive number of bytes, check to see if
7384   // Y is known to provide just those bytes.  If so, we try to replace the
7385   // load + replace + store sequence with a single (narrower) store, which makes
7386   // the load dead.
7387   if (Opc == ISD::OR) {
7388     std::pair<unsigned, unsigned> MaskedLoad;
7389     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
7390     if (MaskedLoad.first)
7391       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7392                                                   Value.getOperand(1), ST,this))
7393         return SDValue(NewST, 0);
7394
7395     // Or is commutative, so try swapping X and Y.
7396     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
7397     if (MaskedLoad.first)
7398       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7399                                                   Value.getOperand(0), ST,this))
7400         return SDValue(NewST, 0);
7401   }
7402
7403   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
7404       Value.getOperand(1).getOpcode() != ISD::Constant)
7405     return SDValue();
7406
7407   SDValue N0 = Value.getOperand(0);
7408   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7409       Chain == SDValue(N0.getNode(), 1)) {
7410     LoadSDNode *LD = cast<LoadSDNode>(N0);
7411     if (LD->getBasePtr() != Ptr ||
7412         LD->getPointerInfo().getAddrSpace() !=
7413         ST->getPointerInfo().getAddrSpace())
7414       return SDValue();
7415
7416     // Find the type to narrow it the load / op / store to.
7417     SDValue N1 = Value.getOperand(1);
7418     unsigned BitWidth = N1.getValueSizeInBits();
7419     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
7420     if (Opc == ISD::AND)
7421       Imm ^= APInt::getAllOnesValue(BitWidth);
7422     if (Imm == 0 || Imm.isAllOnesValue())
7423       return SDValue();
7424     unsigned ShAmt = Imm.countTrailingZeros();
7425     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
7426     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
7427     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7428     while (NewBW < BitWidth &&
7429            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
7430              TLI.isNarrowingProfitable(VT, NewVT))) {
7431       NewBW = NextPowerOf2(NewBW);
7432       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7433     }
7434     if (NewBW >= BitWidth)
7435       return SDValue();
7436
7437     // If the lsb changed does not start at the type bitwidth boundary,
7438     // start at the previous one.
7439     if (ShAmt % NewBW)
7440       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
7441     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
7442                                    std::min(BitWidth, ShAmt + NewBW));
7443     if ((Imm & Mask) == Imm) {
7444       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
7445       if (Opc == ISD::AND)
7446         NewImm ^= APInt::getAllOnesValue(NewBW);
7447       uint64_t PtrOff = ShAmt / 8;
7448       // For big endian targets, we need to adjust the offset to the pointer to
7449       // load the correct bytes.
7450       if (TLI.isBigEndian())
7451         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
7452
7453       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
7454       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
7455       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
7456         return SDValue();
7457
7458       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
7459                                    Ptr.getValueType(), Ptr,
7460                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
7461       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
7462                                   LD->getChain(), NewPtr,
7463                                   LD->getPointerInfo().getWithOffset(PtrOff),
7464                                   LD->isVolatile(), LD->isNonTemporal(),
7465                                   LD->isInvariant(), NewAlign);
7466       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
7467                                    DAG.getConstant(NewImm, NewVT));
7468       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
7469                                    NewVal, NewPtr,
7470                                    ST->getPointerInfo().getWithOffset(PtrOff),
7471                                    false, false, NewAlign);
7472
7473       AddToWorkList(NewPtr.getNode());
7474       AddToWorkList(NewLD.getNode());
7475       AddToWorkList(NewVal.getNode());
7476       WorkListRemover DeadNodes(*this);
7477       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
7478       ++OpsNarrowed;
7479       return NewST;
7480     }
7481   }
7482
7483   return SDValue();
7484 }
7485
7486 /// TransformFPLoadStorePair - For a given floating point load / store pair,
7487 /// if the load value isn't used by any other operations, then consider
7488 /// transforming the pair to integer load / store operations if the target
7489 /// deems the transformation profitable.
7490 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
7491   StoreSDNode *ST  = cast<StoreSDNode>(N);
7492   SDValue Chain = ST->getChain();
7493   SDValue Value = ST->getValue();
7494   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
7495       Value.hasOneUse() &&
7496       Chain == SDValue(Value.getNode(), 1)) {
7497     LoadSDNode *LD = cast<LoadSDNode>(Value);
7498     EVT VT = LD->getMemoryVT();
7499     if (!VT.isFloatingPoint() ||
7500         VT != ST->getMemoryVT() ||
7501         LD->isNonTemporal() ||
7502         ST->isNonTemporal() ||
7503         LD->getPointerInfo().getAddrSpace() != 0 ||
7504         ST->getPointerInfo().getAddrSpace() != 0)
7505       return SDValue();
7506
7507     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
7508     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
7509         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
7510         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
7511         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
7512       return SDValue();
7513
7514     unsigned LDAlign = LD->getAlignment();
7515     unsigned STAlign = ST->getAlignment();
7516     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
7517     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
7518     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7519       return SDValue();
7520
7521     SDValue NewLD = DAG.getLoad(IntVT, Value.getDebugLoc(),
7522                                 LD->getChain(), LD->getBasePtr(),
7523                                 LD->getPointerInfo(),
7524                                 false, false, false, LDAlign);
7525
7526     SDValue NewST = DAG.getStore(NewLD.getValue(1), N->getDebugLoc(),
7527                                  NewLD, ST->getBasePtr(),
7528                                  ST->getPointerInfo(),
7529                                  false, false, STAlign);
7530
7531     AddToWorkList(NewLD.getNode());
7532     AddToWorkList(NewST.getNode());
7533     WorkListRemover DeadNodes(*this);
7534     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
7535     ++LdStFP2Int;
7536     return NewST;
7537   }
7538
7539   return SDValue();
7540 }
7541
7542 /// Returns the base pointer and an integer offset from that object.
7543 static std::pair<SDValue, int64_t> GetPointerBaseAndOffset(SDValue Ptr) {
7544   if (Ptr->getOpcode() == ISD::ADD && isa<ConstantSDNode>(Ptr->getOperand(1))) {
7545     int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
7546     SDValue Base = Ptr->getOperand(0);
7547     return std::make_pair(Base, Offset);
7548   }
7549
7550   return std::make_pair(Ptr, 0);
7551 }
7552
7553 /// Holds a pointer to an LSBaseSDNode as well as information on where it
7554 /// is located in a sequence of memory operations connected by a chain.
7555 struct MemOpLink {
7556   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
7557     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
7558   // Ptr to the mem node.
7559   LSBaseSDNode *MemNode;
7560   // Offset from the base ptr.
7561   int64_t OffsetFromBase;
7562   // What is the sequence number of this mem node.
7563   // Lowest mem operand in the DAG starts at zero.
7564   unsigned SequenceNum;
7565 };
7566
7567 /// Sorts store nodes in a link according to their offset from a shared
7568 // base ptr.
7569 struct ConsecutiveMemoryChainSorter {
7570   bool operator()(MemOpLink LHS, MemOpLink RHS) {
7571     return LHS.OffsetFromBase < RHS.OffsetFromBase;
7572   }
7573 };
7574
7575 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
7576   EVT MemVT = St->getMemoryVT();
7577   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
7578
7579   // Don't merge vectors into wider inputs.
7580   if (MemVT.isVector() || !MemVT.isSimple())
7581     return false;
7582
7583   // Perform an early exit check. Do not bother looking at stored values that
7584   // are not constants or loads.
7585   SDValue StoredVal = St->getValue();
7586   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
7587   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
7588       !IsLoadSrc)
7589     return false;
7590
7591   // Only look at ends of store sequences.
7592   SDValue Chain = SDValue(St, 1);
7593   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
7594     return false;
7595
7596   // This holds the base pointer and the offset in bytes from the base pointer.
7597   std::pair<SDValue, int64_t> BasePtr =
7598       GetPointerBaseAndOffset(St->getBasePtr());
7599
7600   // We must have a base and an offset.
7601   if (!BasePtr.first.getNode())
7602     return false;
7603
7604   // Do not handle stores to undef base pointers.
7605   if (BasePtr.first.getOpcode() == ISD::UNDEF)
7606     return false;
7607
7608   // Save the LoadSDNodes that we find in the chain.
7609   // We need to make sure that these nodes do not interfere with
7610   // any of the store nodes.
7611   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
7612
7613   // Save the StoreSDNodes that we find in the chain.
7614   SmallVector<MemOpLink, 8> StoreNodes;
7615
7616   // Walk up the chain and look for nodes with offsets from the same
7617   // base pointer. Stop when reaching an instruction with a different kind
7618   // or instruction which has a different base pointer.
7619   unsigned Seq = 0;
7620   StoreSDNode *Index = St;
7621   while (Index) {
7622     // If the chain has more than one use, then we can't reorder the mem ops.
7623     if (Index != St && !SDValue(Index, 1)->hasOneUse())
7624       break;
7625
7626     // Find the base pointer and offset for this memory node.
7627     std::pair<SDValue, int64_t> Ptr =
7628       GetPointerBaseAndOffset(Index->getBasePtr());
7629
7630     // Check that the base pointer is the same as the original one.
7631     if (Ptr.first.getNode() != BasePtr.first.getNode())
7632       break;
7633
7634     // Check that the alignment is the same.
7635     if (Index->getAlignment() != St->getAlignment())
7636       break;
7637
7638     // The memory operands must not be volatile.
7639     if (Index->isVolatile() || Index->isIndexed())
7640       break;
7641
7642     // No truncation.
7643     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
7644       if (St->isTruncatingStore())
7645         break;
7646
7647     // The stored memory type must be the same.
7648     if (Index->getMemoryVT() != MemVT)
7649       break;
7650
7651     // We do not allow unaligned stores because we want to prevent overriding
7652     // stores.
7653     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
7654       break;
7655
7656     // We found a potential memory operand to merge.
7657     StoreNodes.push_back(MemOpLink(Index, Ptr.second, Seq++));
7658
7659     // Find the next memory operand in the chain. If the next operand in the
7660     // chain is a store then move up and continue the scan with the next
7661     // memory operand. If the next operand is a load save it and use alias
7662     // information to check if it interferes with anything.
7663     SDNode *NextInChain = Index->getChain().getNode();
7664     while (1) {
7665       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
7666         // We found a store node. Use it for the next iteration.
7667         Index = STn;
7668         break;
7669       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
7670         // Save the load node for later. Continue the scan.
7671         AliasLoadNodes.push_back(Ldn);
7672         NextInChain = Ldn->getChain().getNode();
7673         continue;
7674       } else {
7675         Index = NULL;
7676         break;
7677       }
7678     }
7679   }
7680
7681   // Check if there is anything to merge.
7682   if (StoreNodes.size() < 2)
7683     return false;
7684
7685   // Sort the memory operands according to their distance from the base pointer.
7686   std::sort(StoreNodes.begin(), StoreNodes.end(),
7687             ConsecutiveMemoryChainSorter());
7688
7689   // Scan the memory operations on the chain and find the first non-consecutive
7690   // store memory address.
7691   unsigned LastConsecutiveStore = 0;
7692   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
7693   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
7694
7695     // Check that the addresses are consecutive starting from the second
7696     // element in the list of stores.
7697     if (i > 0) {
7698       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
7699       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
7700         break;
7701     }
7702
7703     bool Alias = false;
7704     // Check if this store interferes with any of the loads that we found.
7705     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
7706       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
7707         Alias = true;
7708         break;
7709       }
7710     // We found a load that alias with this store. Stop the sequence.
7711     if (Alias)
7712       break;
7713
7714     // Mark this node as useful.
7715     LastConsecutiveStore = i;
7716   }
7717
7718   // The node with the lowest store address.
7719   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
7720
7721   // Store the constants into memory as one consecutive store.
7722   if (!IsLoadSrc) {
7723     unsigned LastLegalType = 0;
7724     unsigned LastLegalVectorType = 0;
7725     bool NonZero = false;
7726     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
7727       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
7728       SDValue StoredVal = St->getValue();
7729
7730       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
7731         NonZero |= !C->isNullValue();
7732       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
7733         NonZero |= !C->getConstantFPValue()->isNullValue();
7734       } else {
7735         // Non constant.
7736         break;
7737       }
7738
7739       // Find a legal type for the constant store.
7740       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
7741       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7742       if (TLI.isTypeLegal(StoreTy))
7743         LastLegalType = i+1;
7744
7745       // Find a legal type for the vector store.
7746       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
7747       if (TLI.isTypeLegal(Ty))
7748         LastLegalVectorType = i + 1;
7749     }
7750
7751     // We only use vectors if the constant is known to be zero.
7752     if (NonZero)
7753       LastLegalVectorType = 0;
7754
7755     // Check if we found a legal integer type to store.
7756     if (LastLegalType == 0 && LastLegalVectorType == 0)
7757       return false;
7758
7759     bool UseVector = LastLegalVectorType > LastLegalType;
7760     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
7761
7762     // Make sure we have something to merge.
7763     if (NumElem < 2)
7764       return false;
7765
7766     unsigned EarliestNodeUsed = 0;
7767     for (unsigned i=0; i < NumElem; ++i) {
7768       // Find a chain for the new wide-store operand. Notice that some
7769       // of the store nodes that we found may not be selected for inclusion
7770       // in the wide store. The chain we use needs to be the chain of the
7771       // earliest store node which is *used* and replaced by the wide store.
7772       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
7773         EarliestNodeUsed = i;
7774     }
7775
7776     // The earliest Node in the DAG.
7777     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
7778     DebugLoc DL = StoreNodes[0].MemNode->getDebugLoc();
7779
7780     SDValue StoredVal;
7781     if (UseVector) {
7782       // Find a legal type for the vector store.
7783       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
7784       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
7785       StoredVal = DAG.getConstant(0, Ty);
7786     } else {
7787       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
7788       APInt StoreInt(StoreBW, 0);
7789
7790       // Construct a single integer constant which is made of the smaller
7791       // constant inputs.
7792       bool IsLE = TLI.isLittleEndian();
7793       for (unsigned i = 0; i < NumElem ; ++i) {
7794         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
7795         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
7796         SDValue Val = St->getValue();
7797         StoreInt<<=ElementSizeBytes*8;
7798         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
7799           StoreInt|=C->getAPIntValue().zext(StoreBW);
7800         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
7801           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
7802         } else {
7803           assert(false && "Invalid constant element type");
7804         }
7805       }
7806
7807       // Create the new Load and Store operations.
7808       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7809       StoredVal = DAG.getConstant(StoreInt, StoreTy);
7810     }
7811
7812     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
7813                                     FirstInChain->getBasePtr(),
7814                                     FirstInChain->getPointerInfo(),
7815                                     false, false,
7816                                     FirstInChain->getAlignment());
7817
7818     // Replace the first store with the new store
7819     CombineTo(EarliestOp, NewStore);
7820     // Erase all other stores.
7821     for (unsigned i = 0; i < NumElem ; ++i) {
7822       if (StoreNodes[i].MemNode == EarliestOp)
7823         continue;
7824       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
7825       // ReplaceAllUsesWith will replace all uses that existed when it was
7826       // called, but graph optimizations may cause new ones to appear. For
7827       // example, the case in pr14333 looks like
7828       //
7829       //  St's chain -> St -> another store -> X
7830       //
7831       // And the only difference from St to the other store is the chain.
7832       // When we change it's chain to be St's chain they become identical,
7833       // get CSEed and the net result is that X is now a use of St.
7834       // Since we know that St is redundant, just iterate.
7835       while (!St->use_empty())
7836         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
7837       removeFromWorkList(St);
7838       DAG.DeleteNode(St);
7839     }
7840
7841     return true;
7842   }
7843
7844   // Below we handle the case of multiple consecutive stores that
7845   // come from multiple consecutive loads. We merge them into a single
7846   // wide load and a single wide store.
7847
7848   // Look for load nodes which are used by the stored values.
7849   SmallVector<MemOpLink, 8> LoadNodes;
7850
7851   // Find acceptable loads. Loads need to have the same chain (token factor),
7852   // must not be zext, volatile, indexed, and they must be consecutive.
7853   SDValue LdBasePtr;
7854   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
7855     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
7856     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
7857     if (!Ld) break;
7858
7859     // Loads must only have one use.
7860     if (!Ld->hasNUsesOfValue(1, 0))
7861       break;
7862
7863     // Check that the alignment is the same as the stores.
7864     if (Ld->getAlignment() != St->getAlignment())
7865       break;
7866
7867     // The memory operands must not be volatile.
7868     if (Ld->isVolatile() || Ld->isIndexed())
7869       break;
7870
7871     // We do not accept ext loads.
7872     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
7873       break;
7874
7875     // The stored memory type must be the same.
7876     if (Ld->getMemoryVT() != MemVT)
7877       break;
7878
7879     std::pair<SDValue, int64_t> LdPtr =
7880     GetPointerBaseAndOffset(Ld->getBasePtr());
7881
7882     // If this is not the first ptr that we check.
7883     if (LdBasePtr.getNode()) {
7884       // The base ptr must be the same.
7885       if (LdPtr.first != LdBasePtr)
7886         break;
7887     } else {
7888       // Check that all other base pointers are the same as this one.
7889       LdBasePtr = LdPtr.first;
7890     }
7891
7892     // We found a potential memory operand to merge.
7893     LoadNodes.push_back(MemOpLink(Ld, LdPtr.second, 0));
7894   }
7895
7896   if (LoadNodes.size() < 2)
7897     return false;
7898
7899   // Scan the memory operations on the chain and find the first non-consecutive
7900   // load memory address. These variables hold the index in the store node
7901   // array.
7902   unsigned LastConsecutiveLoad = 0;
7903   // This variable refers to the size and not index in the array.
7904   unsigned LastLegalVectorType = 0;
7905   unsigned LastLegalIntegerType = 0;
7906   StartAddress = LoadNodes[0].OffsetFromBase;
7907   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
7908   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
7909     // All loads much share the same chain.
7910     if (LoadNodes[i].MemNode->getChain() != FirstChain)
7911       break;
7912
7913     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
7914     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
7915       break;
7916     LastConsecutiveLoad = i;
7917
7918     // Find a legal type for the vector store.
7919     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
7920     if (TLI.isTypeLegal(StoreTy))
7921       LastLegalVectorType = i + 1;
7922
7923     // Find a legal type for the integer store.
7924     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
7925     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7926     if (TLI.isTypeLegal(StoreTy))
7927       LastLegalIntegerType = i + 1;
7928   }
7929
7930   // Only use vector types if the vector type is larger than the integer type.
7931   // If they are the same, use integers.
7932   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType;
7933   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
7934
7935   // We add +1 here because the LastXXX variables refer to location while
7936   // the NumElem refers to array/index size.
7937   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
7938   NumElem = std::min(LastLegalType, NumElem);
7939
7940   if (NumElem < 2)
7941     return false;
7942
7943   // The earliest Node in the DAG.
7944   unsigned EarliestNodeUsed = 0;
7945   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
7946   for (unsigned i=1; i<NumElem; ++i) {
7947     // Find a chain for the new wide-store operand. Notice that some
7948     // of the store nodes that we found may not be selected for inclusion
7949     // in the wide store. The chain we use needs to be the chain of the
7950     // earliest store node which is *used* and replaced by the wide store.
7951     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
7952       EarliestNodeUsed = i;
7953   }
7954
7955   // Find if it is better to use vectors or integers to load and store
7956   // to memory.
7957   EVT JointMemOpVT;
7958   if (UseVectorTy) {
7959     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
7960   } else {
7961     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
7962     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
7963   }
7964
7965   DebugLoc LoadDL = LoadNodes[0].MemNode->getDebugLoc();
7966   DebugLoc StoreDL = StoreNodes[0].MemNode->getDebugLoc();
7967
7968   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
7969   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
7970                                 FirstLoad->getChain(),
7971                                 FirstLoad->getBasePtr(),
7972                                 FirstLoad->getPointerInfo(),
7973                                 false, false, false,
7974                                 FirstLoad->getAlignment());
7975
7976   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
7977                                   FirstInChain->getBasePtr(),
7978                                   FirstInChain->getPointerInfo(), false, false,
7979                                   FirstInChain->getAlignment());
7980
7981   // Replace one of the loads with the new load.
7982   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
7983   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
7984                                 SDValue(NewLoad.getNode(), 1));
7985
7986   // Remove the rest of the load chains.
7987   for (unsigned i = 1; i < NumElem ; ++i) {
7988     // Replace all chain users of the old load nodes with the chain of the new
7989     // load node.
7990     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
7991     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
7992   }
7993
7994   // Replace the first store with the new store.
7995   CombineTo(EarliestOp, NewStore);
7996   // Erase all other stores.
7997   for (unsigned i = 0; i < NumElem ; ++i) {
7998     // Remove all Store nodes.
7999     if (StoreNodes[i].MemNode == EarliestOp)
8000       continue;
8001     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8002     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
8003     removeFromWorkList(St);
8004     DAG.DeleteNode(St);
8005   }
8006
8007   return true;
8008 }
8009
8010 SDValue DAGCombiner::visitSTORE(SDNode *N) {
8011   StoreSDNode *ST  = cast<StoreSDNode>(N);
8012   SDValue Chain = ST->getChain();
8013   SDValue Value = ST->getValue();
8014   SDValue Ptr   = ST->getBasePtr();
8015
8016   // If this is a store of a bit convert, store the input value if the
8017   // resultant store does not need a higher alignment than the original.
8018   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
8019       ST->isUnindexed()) {
8020     unsigned OrigAlign = ST->getAlignment();
8021     EVT SVT = Value.getOperand(0).getValueType();
8022     unsigned Align = TLI.getDataLayout()->
8023       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
8024     if (Align <= OrigAlign &&
8025         ((!LegalOperations && !ST->isVolatile()) ||
8026          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
8027       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
8028                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
8029                           ST->isNonTemporal(), OrigAlign);
8030   }
8031
8032   // Turn 'store undef, Ptr' -> nothing.
8033   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
8034     return Chain;
8035
8036   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
8037   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
8038     // NOTE: If the original store is volatile, this transform must not increase
8039     // the number of stores.  For example, on x86-32 an f64 can be stored in one
8040     // processor operation but an i64 (which is not legal) requires two.  So the
8041     // transform should not be done in this case.
8042     if (Value.getOpcode() != ISD::TargetConstantFP) {
8043       SDValue Tmp;
8044       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
8045       default: llvm_unreachable("Unknown FP type");
8046       case MVT::f16:    // We don't do this for these yet.
8047       case MVT::f80:
8048       case MVT::f128:
8049       case MVT::ppcf128:
8050         break;
8051       case MVT::f32:
8052         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
8053             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8054           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
8055                               bitcastToAPInt().getZExtValue(), MVT::i32);
8056           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
8057                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8058                               ST->isNonTemporal(), ST->getAlignment());
8059         }
8060         break;
8061       case MVT::f64:
8062         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
8063              !ST->isVolatile()) ||
8064             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
8065           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
8066                                 getZExtValue(), MVT::i64);
8067           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
8068                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8069                               ST->isNonTemporal(), ST->getAlignment());
8070         }
8071
8072         if (!ST->isVolatile() &&
8073             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8074           // Many FP stores are not made apparent until after legalize, e.g. for
8075           // argument passing.  Since this is so common, custom legalize the
8076           // 64-bit integer store into two 32-bit stores.
8077           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
8078           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
8079           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
8080           if (TLI.isBigEndian()) std::swap(Lo, Hi);
8081
8082           unsigned Alignment = ST->getAlignment();
8083           bool isVolatile = ST->isVolatile();
8084           bool isNonTemporal = ST->isNonTemporal();
8085
8086           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
8087                                      Ptr, ST->getPointerInfo(),
8088                                      isVolatile, isNonTemporal,
8089                                      ST->getAlignment());
8090           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
8091                             DAG.getConstant(4, Ptr.getValueType()));
8092           Alignment = MinAlign(Alignment, 4U);
8093           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
8094                                      Ptr, ST->getPointerInfo().getWithOffset(4),
8095                                      isVolatile, isNonTemporal,
8096                                      Alignment);
8097           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
8098                              St0, St1);
8099         }
8100
8101         break;
8102       }
8103     }
8104   }
8105
8106   // Try to infer better alignment information than the store already has.
8107   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
8108     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8109       if (Align > ST->getAlignment())
8110         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
8111                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8112                                  ST->isVolatile(), ST->isNonTemporal(), Align);
8113     }
8114   }
8115
8116   // Try transforming a pair floating point load / store ops to integer
8117   // load / store ops.
8118   SDValue NewST = TransformFPLoadStorePair(N);
8119   if (NewST.getNode())
8120     return NewST;
8121
8122   if (CombinerAA) {
8123     // Walk up chain skipping non-aliasing memory nodes.
8124     SDValue BetterChain = FindBetterChain(N, Chain);
8125
8126     // If there is a better chain.
8127     if (Chain != BetterChain) {
8128       SDValue ReplStore;
8129
8130       // Replace the chain to avoid dependency.
8131       if (ST->isTruncatingStore()) {
8132         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
8133                                       ST->getPointerInfo(),
8134                                       ST->getMemoryVT(), ST->isVolatile(),
8135                                       ST->isNonTemporal(), ST->getAlignment());
8136       } else {
8137         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
8138                                  ST->getPointerInfo(),
8139                                  ST->isVolatile(), ST->isNonTemporal(),
8140                                  ST->getAlignment());
8141       }
8142
8143       // Create token to keep both nodes around.
8144       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
8145                                   MVT::Other, Chain, ReplStore);
8146
8147       // Make sure the new and old chains are cleaned up.
8148       AddToWorkList(Token.getNode());
8149
8150       // Don't add users to work list.
8151       return CombineTo(N, Token, false);
8152     }
8153   }
8154
8155   // Try transforming N to an indexed store.
8156   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8157     return SDValue(N, 0);
8158
8159   // FIXME: is there such a thing as a truncating indexed store?
8160   if (ST->isTruncatingStore() && ST->isUnindexed() &&
8161       Value.getValueType().isInteger()) {
8162     // See if we can simplify the input to this truncstore with knowledge that
8163     // only the low bits are being used.  For example:
8164     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
8165     SDValue Shorter =
8166       GetDemandedBits(Value,
8167                       APInt::getLowBitsSet(
8168                         Value.getValueType().getScalarType().getSizeInBits(),
8169                         ST->getMemoryVT().getScalarType().getSizeInBits()));
8170     AddToWorkList(Value.getNode());
8171     if (Shorter.getNode())
8172       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
8173                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8174                                ST->isVolatile(), ST->isNonTemporal(),
8175                                ST->getAlignment());
8176
8177     // Otherwise, see if we can simplify the operation with
8178     // SimplifyDemandedBits, which only works if the value has a single use.
8179     if (SimplifyDemandedBits(Value,
8180                         APInt::getLowBitsSet(
8181                           Value.getValueType().getScalarType().getSizeInBits(),
8182                           ST->getMemoryVT().getScalarType().getSizeInBits())))
8183       return SDValue(N, 0);
8184   }
8185
8186   // If this is a load followed by a store to the same location, then the store
8187   // is dead/noop.
8188   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
8189     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
8190         ST->isUnindexed() && !ST->isVolatile() &&
8191         // There can't be any side effects between the load and store, such as
8192         // a call or store.
8193         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
8194       // The store is dead, remove it.
8195       return Chain;
8196     }
8197   }
8198
8199   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
8200   // truncating store.  We can do this even if this is already a truncstore.
8201   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
8202       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
8203       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
8204                             ST->getMemoryVT())) {
8205     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
8206                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8207                              ST->isVolatile(), ST->isNonTemporal(),
8208                              ST->getAlignment());
8209   }
8210
8211   // Only perform this optimization before the types are legal, because we
8212   // don't want to perform this optimization on every DAGCombine invocation.
8213   if (!LegalTypes) {
8214     bool EverChanged = false;
8215
8216     do {
8217       // There can be multiple store sequences on the same chain.
8218       // Keep trying to merge store sequences until we are unable to do so
8219       // or until we merge the last store on the chain.
8220       bool Changed = MergeConsecutiveStores(ST);
8221       EverChanged |= Changed;
8222       if (!Changed) break;
8223     } while (ST->getOpcode() != ISD::DELETED_NODE);
8224
8225     if (EverChanged)
8226       return SDValue(N, 0);
8227   }
8228
8229   return ReduceLoadOpStoreWidth(N);
8230 }
8231
8232 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
8233   SDValue InVec = N->getOperand(0);
8234   SDValue InVal = N->getOperand(1);
8235   SDValue EltNo = N->getOperand(2);
8236   DebugLoc dl = N->getDebugLoc();
8237
8238   // If the inserted element is an UNDEF, just use the input vector.
8239   if (InVal.getOpcode() == ISD::UNDEF)
8240     return InVec;
8241
8242   EVT VT = InVec.getValueType();
8243
8244   // If we can't generate a legal BUILD_VECTOR, exit
8245   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
8246     return SDValue();
8247
8248   // Check that we know which element is being inserted
8249   if (!isa<ConstantSDNode>(EltNo))
8250     return SDValue();
8251   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8252
8253   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
8254   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
8255   // vector elements.
8256   SmallVector<SDValue, 8> Ops;
8257   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8258     Ops.append(InVec.getNode()->op_begin(),
8259                InVec.getNode()->op_end());
8260   } else if (InVec.getOpcode() == ISD::UNDEF) {
8261     unsigned NElts = VT.getVectorNumElements();
8262     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
8263   } else {
8264     return SDValue();
8265   }
8266
8267   // Insert the element
8268   if (Elt < Ops.size()) {
8269     // All the operands of BUILD_VECTOR must have the same type;
8270     // we enforce that here.
8271     EVT OpVT = Ops[0].getValueType();
8272     if (InVal.getValueType() != OpVT)
8273       InVal = OpVT.bitsGT(InVal.getValueType()) ?
8274                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
8275                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
8276     Ops[Elt] = InVal;
8277   }
8278
8279   // Return the new vector
8280   return DAG.getNode(ISD::BUILD_VECTOR, dl,
8281                      VT, &Ops[0], Ops.size());
8282 }
8283
8284 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
8285   // (vextract (scalar_to_vector val, 0) -> val
8286   SDValue InVec = N->getOperand(0);
8287   EVT VT = InVec.getValueType();
8288   EVT NVT = N->getValueType(0);
8289
8290   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
8291     // Check if the result type doesn't match the inserted element type. A
8292     // SCALAR_TO_VECTOR may truncate the inserted element and the
8293     // EXTRACT_VECTOR_ELT may widen the extracted vector.
8294     SDValue InOp = InVec.getOperand(0);
8295     if (InOp.getValueType() != NVT) {
8296       assert(InOp.getValueType().isInteger() && NVT.isInteger());
8297       return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
8298     }
8299     return InOp;
8300   }
8301
8302   SDValue EltNo = N->getOperand(1);
8303   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
8304
8305   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
8306   // We only perform this optimization before the op legalization phase because
8307   // we may introduce new vector instructions which are not backed by TD
8308   // patterns. For example on AVX, extracting elements from a wide vector
8309   // without using extract_subvector.
8310   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
8311       && ConstEltNo && !LegalOperations) {
8312     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8313     int NumElem = VT.getVectorNumElements();
8314     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
8315     // Find the new index to extract from.
8316     int OrigElt = SVOp->getMaskElt(Elt);
8317
8318     // Extracting an undef index is undef.
8319     if (OrigElt == -1)
8320       return DAG.getUNDEF(NVT);
8321
8322     // Select the right vector half to extract from.
8323     if (OrigElt < NumElem) {
8324       InVec = InVec->getOperand(0);
8325     } else {
8326       InVec = InVec->getOperand(1);
8327       OrigElt -= NumElem;
8328     }
8329
8330     EVT IndexTy = N->getOperand(1).getValueType();
8331     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getDebugLoc(), NVT,
8332                        InVec, DAG.getConstant(OrigElt, IndexTy));
8333   }
8334
8335   // Perform only after legalization to ensure build_vector / vector_shuffle
8336   // optimizations have already been done.
8337   if (!LegalOperations) return SDValue();
8338
8339   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
8340   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
8341   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
8342
8343   if (ConstEltNo) {
8344     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8345     bool NewLoad = false;
8346     bool BCNumEltsChanged = false;
8347     EVT ExtVT = VT.getVectorElementType();
8348     EVT LVT = ExtVT;
8349
8350     // If the result of load has to be truncated, then it's not necessarily
8351     // profitable.
8352     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
8353       return SDValue();
8354
8355     if (InVec.getOpcode() == ISD::BITCAST) {
8356       // Don't duplicate a load with other uses.
8357       if (!InVec.hasOneUse())
8358         return SDValue();
8359
8360       EVT BCVT = InVec.getOperand(0).getValueType();
8361       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
8362         return SDValue();
8363       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
8364         BCNumEltsChanged = true;
8365       InVec = InVec.getOperand(0);
8366       ExtVT = BCVT.getVectorElementType();
8367       NewLoad = true;
8368     }
8369
8370     LoadSDNode *LN0 = NULL;
8371     const ShuffleVectorSDNode *SVN = NULL;
8372     if (ISD::isNormalLoad(InVec.getNode())) {
8373       LN0 = cast<LoadSDNode>(InVec);
8374     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
8375                InVec.getOperand(0).getValueType() == ExtVT &&
8376                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
8377       // Don't duplicate a load with other uses.
8378       if (!InVec.hasOneUse())
8379         return SDValue();
8380
8381       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
8382     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
8383       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
8384       // =>
8385       // (load $addr+1*size)
8386
8387       // Don't duplicate a load with other uses.
8388       if (!InVec.hasOneUse())
8389         return SDValue();
8390
8391       // If the bit convert changed the number of elements, it is unsafe
8392       // to examine the mask.
8393       if (BCNumEltsChanged)
8394         return SDValue();
8395
8396       // Select the input vector, guarding against out of range extract vector.
8397       unsigned NumElems = VT.getVectorNumElements();
8398       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
8399       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
8400
8401       if (InVec.getOpcode() == ISD::BITCAST) {
8402         // Don't duplicate a load with other uses.
8403         if (!InVec.hasOneUse())
8404           return SDValue();
8405
8406         InVec = InVec.getOperand(0);
8407       }
8408       if (ISD::isNormalLoad(InVec.getNode())) {
8409         LN0 = cast<LoadSDNode>(InVec);
8410         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
8411       }
8412     }
8413
8414     // Make sure we found a non-volatile load and the extractelement is
8415     // the only use.
8416     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
8417       return SDValue();
8418
8419     // If Idx was -1 above, Elt is going to be -1, so just return undef.
8420     if (Elt == -1)
8421       return DAG.getUNDEF(LVT);
8422
8423     unsigned Align = LN0->getAlignment();
8424     if (NewLoad) {
8425       // Check the resultant load doesn't need a higher alignment than the
8426       // original load.
8427       unsigned NewAlign =
8428         TLI.getDataLayout()
8429             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
8430
8431       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
8432         return SDValue();
8433
8434       Align = NewAlign;
8435     }
8436
8437     SDValue NewPtr = LN0->getBasePtr();
8438     unsigned PtrOff = 0;
8439
8440     if (Elt) {
8441       PtrOff = LVT.getSizeInBits() * Elt / 8;
8442       EVT PtrType = NewPtr.getValueType();
8443       if (TLI.isBigEndian())
8444         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
8445       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
8446                            DAG.getConstant(PtrOff, PtrType));
8447     }
8448
8449     // The replacement we need to do here is a little tricky: we need to
8450     // replace an extractelement of a load with a load.
8451     // Use ReplaceAllUsesOfValuesWith to do the replacement.
8452     // Note that this replacement assumes that the extractvalue is the only
8453     // use of the load; that's okay because we don't want to perform this
8454     // transformation in other cases anyway.
8455     SDValue Load;
8456     SDValue Chain;
8457     if (NVT.bitsGT(LVT)) {
8458       // If the result type of vextract is wider than the load, then issue an
8459       // extending load instead.
8460       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
8461         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
8462       Load = DAG.getExtLoad(ExtType, N->getDebugLoc(), NVT, LN0->getChain(),
8463                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
8464                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
8465       Chain = Load.getValue(1);
8466     } else {
8467       Load = DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
8468                          LN0->getPointerInfo().getWithOffset(PtrOff),
8469                          LN0->isVolatile(), LN0->isNonTemporal(),
8470                          LN0->isInvariant(), Align);
8471       Chain = Load.getValue(1);
8472       if (NVT.bitsLT(LVT))
8473         Load = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Load);
8474       else
8475         Load = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), NVT, Load);
8476     }
8477     WorkListRemover DeadNodes(*this);
8478     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
8479     SDValue To[] = { Load, Chain };
8480     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
8481     // Since we're explcitly calling ReplaceAllUses, add the new node to the
8482     // worklist explicitly as well.
8483     AddToWorkList(Load.getNode());
8484     AddUsersToWorkList(Load.getNode()); // Add users too
8485     // Make sure to revisit this node to clean it up; it will usually be dead.
8486     AddToWorkList(N);
8487     return SDValue(N, 0);
8488   }
8489
8490   return SDValue();
8491 }
8492
8493 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
8494 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
8495   // We perform this optimization post type-legalization because
8496   // the type-legalizer often scalarizes integer-promoted vectors.
8497   // Performing this optimization before may create bit-casts which
8498   // will be type-legalized to complex code sequences.
8499   // We perform this optimization only before the operation legalizer because we
8500   // may introduce illegal operations.
8501   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
8502     return SDValue();
8503
8504   unsigned NumInScalars = N->getNumOperands();
8505   DebugLoc dl = N->getDebugLoc();
8506   EVT VT = N->getValueType(0);
8507
8508   // Check to see if this is a BUILD_VECTOR of a bunch of values
8509   // which come from any_extend or zero_extend nodes. If so, we can create
8510   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
8511   // optimizations. We do not handle sign-extend because we can't fill the sign
8512   // using shuffles.
8513   EVT SourceType = MVT::Other;
8514   bool AllAnyExt = true;
8515
8516   for (unsigned i = 0; i != NumInScalars; ++i) {
8517     SDValue In = N->getOperand(i);
8518     // Ignore undef inputs.
8519     if (In.getOpcode() == ISD::UNDEF) continue;
8520
8521     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
8522     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
8523
8524     // Abort if the element is not an extension.
8525     if (!ZeroExt && !AnyExt) {
8526       SourceType = MVT::Other;
8527       break;
8528     }
8529
8530     // The input is a ZeroExt or AnyExt. Check the original type.
8531     EVT InTy = In.getOperand(0).getValueType();
8532
8533     // Check that all of the widened source types are the same.
8534     if (SourceType == MVT::Other)
8535       // First time.
8536       SourceType = InTy;
8537     else if (InTy != SourceType) {
8538       // Multiple income types. Abort.
8539       SourceType = MVT::Other;
8540       break;
8541     }
8542
8543     // Check if all of the extends are ANY_EXTENDs.
8544     AllAnyExt &= AnyExt;
8545   }
8546
8547   // In order to have valid types, all of the inputs must be extended from the
8548   // same source type and all of the inputs must be any or zero extend.
8549   // Scalar sizes must be a power of two.
8550   EVT OutScalarTy = VT.getScalarType();
8551   bool ValidTypes = SourceType != MVT::Other &&
8552                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
8553                  isPowerOf2_32(SourceType.getSizeInBits());
8554
8555   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
8556   // turn into a single shuffle instruction.
8557   if (!ValidTypes)
8558     return SDValue();
8559
8560   bool isLE = TLI.isLittleEndian();
8561   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
8562   assert(ElemRatio > 1 && "Invalid element size ratio");
8563   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
8564                                DAG.getConstant(0, SourceType);
8565
8566   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
8567   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
8568
8569   // Populate the new build_vector
8570   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
8571     SDValue Cast = N->getOperand(i);
8572     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
8573             Cast.getOpcode() == ISD::ZERO_EXTEND ||
8574             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
8575     SDValue In;
8576     if (Cast.getOpcode() == ISD::UNDEF)
8577       In = DAG.getUNDEF(SourceType);
8578     else
8579       In = Cast->getOperand(0);
8580     unsigned Index = isLE ? (i * ElemRatio) :
8581                             (i * ElemRatio + (ElemRatio - 1));
8582
8583     assert(Index < Ops.size() && "Invalid index");
8584     Ops[Index] = In;
8585   }
8586
8587   // The type of the new BUILD_VECTOR node.
8588   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
8589   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
8590          "Invalid vector size");
8591   // Check if the new vector type is legal.
8592   if (!isTypeLegal(VecVT)) return SDValue();
8593
8594   // Make the new BUILD_VECTOR.
8595   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
8596
8597   // The new BUILD_VECTOR node has the potential to be further optimized.
8598   AddToWorkList(BV.getNode());
8599   // Bitcast to the desired type.
8600   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8601 }
8602
8603 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
8604   EVT VT = N->getValueType(0);
8605
8606   unsigned NumInScalars = N->getNumOperands();
8607   DebugLoc dl = N->getDebugLoc();
8608
8609   EVT SrcVT = MVT::Other;
8610   unsigned Opcode = ISD::DELETED_NODE;
8611   unsigned NumDefs = 0;
8612
8613   for (unsigned i = 0; i != NumInScalars; ++i) {
8614     SDValue In = N->getOperand(i);
8615     unsigned Opc = In.getOpcode();
8616
8617     if (Opc == ISD::UNDEF)
8618       continue;
8619
8620     // If all scalar values are floats and converted from integers.
8621     if (Opcode == ISD::DELETED_NODE &&
8622         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
8623       Opcode = Opc;
8624       // If not supported by target, bail out.
8625       if (TLI.getOperationAction(Opcode, VT) != TargetLowering::Legal &&
8626           TLI.getOperationAction(Opcode, VT) != TargetLowering::Custom)
8627         return SDValue();
8628     }
8629     if (Opc != Opcode)
8630       return SDValue();
8631
8632     EVT InVT = In.getOperand(0).getValueType();
8633
8634     // If all scalar values are typed differently, bail out. It's chosen to
8635     // simplify BUILD_VECTOR of integer types.
8636     if (SrcVT == MVT::Other)
8637       SrcVT = InVT;
8638     if (SrcVT != InVT)
8639       return SDValue();
8640     NumDefs++;
8641   }
8642
8643   // If the vector has just one element defined, it's not worth to fold it into
8644   // a vectorized one.
8645   if (NumDefs < 2)
8646     return SDValue();
8647
8648   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
8649          && "Should only handle conversion from integer to float.");
8650   assert(SrcVT != MVT::Other && "Cannot determine source type!");
8651
8652   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
8653   SmallVector<SDValue, 8> Opnds;
8654   for (unsigned i = 0; i != NumInScalars; ++i) {
8655     SDValue In = N->getOperand(i);
8656
8657     if (In.getOpcode() == ISD::UNDEF)
8658       Opnds.push_back(DAG.getUNDEF(SrcVT));
8659     else
8660       Opnds.push_back(In.getOperand(0));
8661   }
8662   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
8663                            &Opnds[0], Opnds.size());
8664   AddToWorkList(BV.getNode());
8665
8666   return DAG.getNode(Opcode, dl, VT, BV);
8667 }
8668
8669 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
8670   unsigned NumInScalars = N->getNumOperands();
8671   DebugLoc dl = N->getDebugLoc();
8672   EVT VT = N->getValueType(0);
8673
8674   // A vector built entirely of undefs is undef.
8675   if (ISD::allOperandsUndef(N))
8676     return DAG.getUNDEF(VT);
8677
8678   SDValue V = reduceBuildVecExtToExtBuildVec(N);
8679   if (V.getNode())
8680     return V;
8681
8682   V = reduceBuildVecConvertToConvertBuildVec(N);
8683   if (V.getNode())
8684     return V;
8685
8686   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
8687   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
8688   // at most two distinct vectors, turn this into a shuffle node.
8689
8690   // May only combine to shuffle after legalize if shuffle is legal.
8691   if (LegalOperations &&
8692       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
8693     return SDValue();
8694
8695   SDValue VecIn1, VecIn2;
8696   for (unsigned i = 0; i != NumInScalars; ++i) {
8697     // Ignore undef inputs.
8698     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
8699
8700     // If this input is something other than a EXTRACT_VECTOR_ELT with a
8701     // constant index, bail out.
8702     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
8703         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
8704       VecIn1 = VecIn2 = SDValue(0, 0);
8705       break;
8706     }
8707
8708     // We allow up to two distinct input vectors.
8709     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
8710     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
8711       continue;
8712
8713     if (VecIn1.getNode() == 0) {
8714       VecIn1 = ExtractedFromVec;
8715     } else if (VecIn2.getNode() == 0) {
8716       VecIn2 = ExtractedFromVec;
8717     } else {
8718       // Too many inputs.
8719       VecIn1 = VecIn2 = SDValue(0, 0);
8720       break;
8721     }
8722   }
8723
8724     // If everything is good, we can make a shuffle operation.
8725   if (VecIn1.getNode()) {
8726     SmallVector<int, 8> Mask;
8727     for (unsigned i = 0; i != NumInScalars; ++i) {
8728       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
8729         Mask.push_back(-1);
8730         continue;
8731       }
8732
8733       // If extracting from the first vector, just use the index directly.
8734       SDValue Extract = N->getOperand(i);
8735       SDValue ExtVal = Extract.getOperand(1);
8736       if (Extract.getOperand(0) == VecIn1) {
8737         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8738         if (ExtIndex > VT.getVectorNumElements())
8739           return SDValue();
8740
8741         Mask.push_back(ExtIndex);
8742         continue;
8743       }
8744
8745       // Otherwise, use InIdx + VecSize
8746       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8747       Mask.push_back(Idx+NumInScalars);
8748     }
8749
8750     // We can't generate a shuffle node with mismatched input and output types.
8751     // Attempt to transform a single input vector to the correct type.
8752     if ((VT != VecIn1.getValueType())) {
8753       // We don't support shuffeling between TWO values of different types.
8754       if (VecIn2.getNode() != 0)
8755         return SDValue();
8756
8757       // We only support widening of vectors which are half the size of the
8758       // output registers. For example XMM->YMM widening on X86 with AVX.
8759       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
8760         return SDValue();
8761
8762       // If the input vector type has a different base type to the output
8763       // vector type, bail out.
8764       if (VecIn1.getValueType().getVectorElementType() !=
8765           VT.getVectorElementType())
8766         return SDValue();
8767
8768       // Widen the input vector by adding undef values.
8769       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
8770                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
8771     }
8772
8773     // If VecIn2 is unused then change it to undef.
8774     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
8775
8776     // Check that we were able to transform all incoming values to the same
8777     // type.
8778     if (VecIn2.getValueType() != VecIn1.getValueType() ||
8779         VecIn1.getValueType() != VT)
8780           return SDValue();
8781
8782     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
8783     if (!isTypeLegal(VT))
8784       return SDValue();
8785
8786     // Return the new VECTOR_SHUFFLE node.
8787     SDValue Ops[2];
8788     Ops[0] = VecIn1;
8789     Ops[1] = VecIn2;
8790     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
8791   }
8792
8793   return SDValue();
8794 }
8795
8796 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
8797   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
8798   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
8799   // inputs come from at most two distinct vectors, turn this into a shuffle
8800   // node.
8801
8802   // If we only have one input vector, we don't need to do any concatenation.
8803   if (N->getNumOperands() == 1)
8804     return N->getOperand(0);
8805
8806   // Check if all of the operands are undefs.
8807   if (ISD::allOperandsUndef(N))
8808     return DAG.getUNDEF(N->getValueType(0));
8809
8810   return SDValue();
8811 }
8812
8813 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
8814   EVT NVT = N->getValueType(0);
8815   SDValue V = N->getOperand(0);
8816
8817   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
8818     // Handle only simple case where vector being inserted and vector
8819     // being extracted are of same type, and are half size of larger vectors.
8820     EVT BigVT = V->getOperand(0).getValueType();
8821     EVT SmallVT = V->getOperand(1).getValueType();
8822     if (NVT != SmallVT || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
8823       return SDValue();
8824
8825     // Only handle cases where both indexes are constants with the same type.
8826     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
8827     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
8828
8829     if (InsIdx && ExtIdx &&
8830         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
8831         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
8832       // Combine:
8833       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
8834       // Into:
8835       //    indices are equal => V1
8836       //    otherwise => (extract_subvec V1, ExtIdx)
8837       if (InsIdx->getZExtValue() == ExtIdx->getZExtValue())
8838         return V->getOperand(1);
8839       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, N->getDebugLoc(), NVT,
8840                          V->getOperand(0), N->getOperand(1));
8841     }
8842   }
8843
8844   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
8845     // Combine:
8846     //    (extract_subvec (concat V1, V2, ...), i)
8847     // Into:
8848     //    Vi if possible
8849     // Only operand 0 is checked as 'concat' assumes all inputs of the same type.
8850     if (V->getOperand(0).getValueType() != NVT)
8851       return SDValue();
8852     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8853     unsigned NumElems = NVT.getVectorNumElements();
8854     assert((Idx % NumElems) == 0 &&
8855            "IDX in concat is not a multiple of the result vector length.");
8856     return V->getOperand(Idx / NumElems);
8857   }
8858
8859   return SDValue();
8860 }
8861
8862 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
8863   EVT VT = N->getValueType(0);
8864   unsigned NumElts = VT.getVectorNumElements();
8865
8866   SDValue N0 = N->getOperand(0);
8867   SDValue N1 = N->getOperand(1);
8868
8869   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
8870
8871   // Canonicalize shuffle undef, undef -> undef
8872   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
8873     return DAG.getUNDEF(VT);
8874
8875   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8876
8877   // Canonicalize shuffle v, v -> v, undef
8878   if (N0 == N1) {
8879     SmallVector<int, 8> NewMask;
8880     for (unsigned i = 0; i != NumElts; ++i) {
8881       int Idx = SVN->getMaskElt(i);
8882       if (Idx >= (int)NumElts) Idx -= NumElts;
8883       NewMask.push_back(Idx);
8884     }
8885     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, DAG.getUNDEF(VT),
8886                                 &NewMask[0]);
8887   }
8888
8889   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
8890   if (N0.getOpcode() == ISD::UNDEF) {
8891     SmallVector<int, 8> NewMask;
8892     for (unsigned i = 0; i != NumElts; ++i) {
8893       int Idx = SVN->getMaskElt(i);
8894       if (Idx >= 0) {
8895         if (Idx < (int)NumElts)
8896           Idx += NumElts;
8897         else
8898           Idx -= NumElts;
8899       }
8900       NewMask.push_back(Idx);
8901     }
8902     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N1, DAG.getUNDEF(VT),
8903                                 &NewMask[0]);
8904   }
8905
8906   // Remove references to rhs if it is undef
8907   if (N1.getOpcode() == ISD::UNDEF) {
8908     bool Changed = false;
8909     SmallVector<int, 8> NewMask;
8910     for (unsigned i = 0; i != NumElts; ++i) {
8911       int Idx = SVN->getMaskElt(i);
8912       if (Idx >= (int)NumElts) {
8913         Idx = -1;
8914         Changed = true;
8915       }
8916       NewMask.push_back(Idx);
8917     }
8918     if (Changed)
8919       return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, N1, &NewMask[0]);
8920   }
8921
8922   // If it is a splat, check if the argument vector is another splat or a
8923   // build_vector with all scalar elements the same.
8924   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
8925     SDNode *V = N0.getNode();
8926
8927     // If this is a bit convert that changes the element type of the vector but
8928     // not the number of vector elements, look through it.  Be careful not to
8929     // look though conversions that change things like v4f32 to v2f64.
8930     if (V->getOpcode() == ISD::BITCAST) {
8931       SDValue ConvInput = V->getOperand(0);
8932       if (ConvInput.getValueType().isVector() &&
8933           ConvInput.getValueType().getVectorNumElements() == NumElts)
8934         V = ConvInput.getNode();
8935     }
8936
8937     if (V->getOpcode() == ISD::BUILD_VECTOR) {
8938       assert(V->getNumOperands() == NumElts &&
8939              "BUILD_VECTOR has wrong number of operands");
8940       SDValue Base;
8941       bool AllSame = true;
8942       for (unsigned i = 0; i != NumElts; ++i) {
8943         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
8944           Base = V->getOperand(i);
8945           break;
8946         }
8947       }
8948       // Splat of <u, u, u, u>, return <u, u, u, u>
8949       if (!Base.getNode())
8950         return N0;
8951       for (unsigned i = 0; i != NumElts; ++i) {
8952         if (V->getOperand(i) != Base) {
8953           AllSame = false;
8954           break;
8955         }
8956       }
8957       // Splat of <x, x, x, x>, return <x, x, x, x>
8958       if (AllSame)
8959         return N0;
8960     }
8961   }
8962
8963   // If this shuffle node is simply a swizzle of another shuffle node,
8964   // and it reverses the swizzle of the previous shuffle then we can
8965   // optimize shuffle(shuffle(x, undef), undef) -> x.
8966   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
8967       N1.getOpcode() == ISD::UNDEF) {
8968
8969     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
8970
8971     // Shuffle nodes can only reverse shuffles with a single non-undef value.
8972     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
8973       return SDValue();
8974
8975     // The incoming shuffle must be of the same type as the result of the
8976     // current shuffle.
8977     assert(OtherSV->getOperand(0).getValueType() == VT &&
8978            "Shuffle types don't match");
8979
8980     for (unsigned i = 0; i != NumElts; ++i) {
8981       int Idx = SVN->getMaskElt(i);
8982       assert(Idx < (int)NumElts && "Index references undef operand");
8983       // Next, this index comes from the first value, which is the incoming
8984       // shuffle. Adopt the incoming index.
8985       if (Idx >= 0)
8986         Idx = OtherSV->getMaskElt(Idx);
8987
8988       // The combined shuffle must map each index to itself.
8989       if (Idx >= 0 && (unsigned)Idx != i)
8990         return SDValue();
8991     }
8992
8993     return OtherSV->getOperand(0);
8994   }
8995
8996   return SDValue();
8997 }
8998
8999 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
9000   if (!TLI.getShouldFoldAtomicFences())
9001     return SDValue();
9002
9003   SDValue atomic = N->getOperand(0);
9004   switch (atomic.getOpcode()) {
9005     case ISD::ATOMIC_CMP_SWAP:
9006     case ISD::ATOMIC_SWAP:
9007     case ISD::ATOMIC_LOAD_ADD:
9008     case ISD::ATOMIC_LOAD_SUB:
9009     case ISD::ATOMIC_LOAD_AND:
9010     case ISD::ATOMIC_LOAD_OR:
9011     case ISD::ATOMIC_LOAD_XOR:
9012     case ISD::ATOMIC_LOAD_NAND:
9013     case ISD::ATOMIC_LOAD_MIN:
9014     case ISD::ATOMIC_LOAD_MAX:
9015     case ISD::ATOMIC_LOAD_UMIN:
9016     case ISD::ATOMIC_LOAD_UMAX:
9017       break;
9018     default:
9019       return SDValue();
9020   }
9021
9022   SDValue fence = atomic.getOperand(0);
9023   if (fence.getOpcode() != ISD::MEMBARRIER)
9024     return SDValue();
9025
9026   switch (atomic.getOpcode()) {
9027     case ISD::ATOMIC_CMP_SWAP:
9028       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
9029                                     fence.getOperand(0),
9030                                     atomic.getOperand(1), atomic.getOperand(2),
9031                                     atomic.getOperand(3)), atomic.getResNo());
9032     case ISD::ATOMIC_SWAP:
9033     case ISD::ATOMIC_LOAD_ADD:
9034     case ISD::ATOMIC_LOAD_SUB:
9035     case ISD::ATOMIC_LOAD_AND:
9036     case ISD::ATOMIC_LOAD_OR:
9037     case ISD::ATOMIC_LOAD_XOR:
9038     case ISD::ATOMIC_LOAD_NAND:
9039     case ISD::ATOMIC_LOAD_MIN:
9040     case ISD::ATOMIC_LOAD_MAX:
9041     case ISD::ATOMIC_LOAD_UMIN:
9042     case ISD::ATOMIC_LOAD_UMAX:
9043       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
9044                                     fence.getOperand(0),
9045                                     atomic.getOperand(1), atomic.getOperand(2)),
9046                      atomic.getResNo());
9047     default:
9048       return SDValue();
9049   }
9050 }
9051
9052 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
9053 /// an AND to a vector_shuffle with the destination vector and a zero vector.
9054 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
9055 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
9056 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
9057   EVT VT = N->getValueType(0);
9058   DebugLoc dl = N->getDebugLoc();
9059   SDValue LHS = N->getOperand(0);
9060   SDValue RHS = N->getOperand(1);
9061   if (N->getOpcode() == ISD::AND) {
9062     if (RHS.getOpcode() == ISD::BITCAST)
9063       RHS = RHS.getOperand(0);
9064     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
9065       SmallVector<int, 8> Indices;
9066       unsigned NumElts = RHS.getNumOperands();
9067       for (unsigned i = 0; i != NumElts; ++i) {
9068         SDValue Elt = RHS.getOperand(i);
9069         if (!isa<ConstantSDNode>(Elt))
9070           return SDValue();
9071
9072         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
9073           Indices.push_back(i);
9074         else if (cast<ConstantSDNode>(Elt)->isNullValue())
9075           Indices.push_back(NumElts);
9076         else
9077           return SDValue();
9078       }
9079
9080       // Let's see if the target supports this vector_shuffle.
9081       EVT RVT = RHS.getValueType();
9082       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
9083         return SDValue();
9084
9085       // Return the new VECTOR_SHUFFLE node.
9086       EVT EltVT = RVT.getVectorElementType();
9087       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
9088                                      DAG.getConstant(0, EltVT));
9089       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9090                                  RVT, &ZeroOps[0], ZeroOps.size());
9091       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
9092       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
9093       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
9094     }
9095   }
9096
9097   return SDValue();
9098 }
9099
9100 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
9101 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
9102   // After legalize, the target may be depending on adds and other
9103   // binary ops to provide legal ways to construct constants or other
9104   // things. Simplifying them may result in a loss of legality.
9105   if (LegalOperations) return SDValue();
9106
9107   assert(N->getValueType(0).isVector() &&
9108          "SimplifyVBinOp only works on vectors!");
9109
9110   SDValue LHS = N->getOperand(0);
9111   SDValue RHS = N->getOperand(1);
9112   SDValue Shuffle = XformToShuffleWithZero(N);
9113   if (Shuffle.getNode()) return Shuffle;
9114
9115   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
9116   // this operation.
9117   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
9118       RHS.getOpcode() == ISD::BUILD_VECTOR) {
9119     SmallVector<SDValue, 8> Ops;
9120     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
9121       SDValue LHSOp = LHS.getOperand(i);
9122       SDValue RHSOp = RHS.getOperand(i);
9123       // If these two elements can't be folded, bail out.
9124       if ((LHSOp.getOpcode() != ISD::UNDEF &&
9125            LHSOp.getOpcode() != ISD::Constant &&
9126            LHSOp.getOpcode() != ISD::ConstantFP) ||
9127           (RHSOp.getOpcode() != ISD::UNDEF &&
9128            RHSOp.getOpcode() != ISD::Constant &&
9129            RHSOp.getOpcode() != ISD::ConstantFP))
9130         break;
9131
9132       // Can't fold divide by zero.
9133       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
9134           N->getOpcode() == ISD::FDIV) {
9135         if ((RHSOp.getOpcode() == ISD::Constant &&
9136              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
9137             (RHSOp.getOpcode() == ISD::ConstantFP &&
9138              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
9139           break;
9140       }
9141
9142       EVT VT = LHSOp.getValueType();
9143       EVT RVT = RHSOp.getValueType();
9144       if (RVT != VT) {
9145         // Integer BUILD_VECTOR operands may have types larger than the element
9146         // size (e.g., when the element type is not legal).  Prior to type
9147         // legalization, the types may not match between the two BUILD_VECTORS.
9148         // Truncate one of the operands to make them match.
9149         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
9150           RHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, RHSOp);
9151         } else {
9152           LHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), RVT, LHSOp);
9153           VT = RVT;
9154         }
9155       }
9156       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
9157                                    LHSOp, RHSOp);
9158       if (FoldOp.getOpcode() != ISD::UNDEF &&
9159           FoldOp.getOpcode() != ISD::Constant &&
9160           FoldOp.getOpcode() != ISD::ConstantFP)
9161         break;
9162       Ops.push_back(FoldOp);
9163       AddToWorkList(FoldOp.getNode());
9164     }
9165
9166     if (Ops.size() == LHS.getNumOperands())
9167       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9168                          LHS.getValueType(), &Ops[0], Ops.size());
9169   }
9170
9171   return SDValue();
9172 }
9173
9174 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
9175 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
9176   // After legalize, the target may be depending on adds and other
9177   // binary ops to provide legal ways to construct constants or other
9178   // things. Simplifying them may result in a loss of legality.
9179   if (LegalOperations) return SDValue();
9180
9181   assert(N->getValueType(0).isVector() &&
9182          "SimplifyVUnaryOp only works on vectors!");
9183
9184   SDValue N0 = N->getOperand(0);
9185
9186   if (N0.getOpcode() != ISD::BUILD_VECTOR)
9187     return SDValue();
9188
9189   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
9190   SmallVector<SDValue, 8> Ops;
9191   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
9192     SDValue Op = N0.getOperand(i);
9193     if (Op.getOpcode() != ISD::UNDEF &&
9194         Op.getOpcode() != ISD::ConstantFP)
9195       break;
9196     EVT EltVT = Op.getValueType();
9197     SDValue FoldOp = DAG.getNode(N->getOpcode(), N0.getDebugLoc(), EltVT, Op);
9198     if (FoldOp.getOpcode() != ISD::UNDEF &&
9199         FoldOp.getOpcode() != ISD::ConstantFP)
9200       break;
9201     Ops.push_back(FoldOp);
9202     AddToWorkList(FoldOp.getNode());
9203   }
9204
9205   if (Ops.size() != N0.getNumOperands())
9206     return SDValue();
9207
9208   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
9209                      N0.getValueType(), &Ops[0], Ops.size());
9210 }
9211
9212 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
9213                                     SDValue N1, SDValue N2){
9214   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
9215
9216   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
9217                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
9218
9219   // If we got a simplified select_cc node back from SimplifySelectCC, then
9220   // break it down into a new SETCC node, and a new SELECT node, and then return
9221   // the SELECT node, since we were called with a SELECT node.
9222   if (SCC.getNode()) {
9223     // Check to see if we got a select_cc back (to turn into setcc/select).
9224     // Otherwise, just return whatever node we got back, like fabs.
9225     if (SCC.getOpcode() == ISD::SELECT_CC) {
9226       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
9227                                   N0.getValueType(),
9228                                   SCC.getOperand(0), SCC.getOperand(1),
9229                                   SCC.getOperand(4));
9230       AddToWorkList(SETCC.getNode());
9231       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
9232                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
9233     }
9234
9235     return SCC;
9236   }
9237   return SDValue();
9238 }
9239
9240 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
9241 /// are the two values being selected between, see if we can simplify the
9242 /// select.  Callers of this should assume that TheSelect is deleted if this
9243 /// returns true.  As such, they should return the appropriate thing (e.g. the
9244 /// node) back to the top-level of the DAG combiner loop to avoid it being
9245 /// looked at.
9246 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
9247                                     SDValue RHS) {
9248
9249   // Cannot simplify select with vector condition
9250   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
9251
9252   // If this is a select from two identical things, try to pull the operation
9253   // through the select.
9254   if (LHS.getOpcode() != RHS.getOpcode() ||
9255       !LHS.hasOneUse() || !RHS.hasOneUse())
9256     return false;
9257
9258   // If this is a load and the token chain is identical, replace the select
9259   // of two loads with a load through a select of the address to load from.
9260   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
9261   // constants have been dropped into the constant pool.
9262   if (LHS.getOpcode() == ISD::LOAD) {
9263     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
9264     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
9265
9266     // Token chains must be identical.
9267     if (LHS.getOperand(0) != RHS.getOperand(0) ||
9268         // Do not let this transformation reduce the number of volatile loads.
9269         LLD->isVolatile() || RLD->isVolatile() ||
9270         // If this is an EXTLOAD, the VT's must match.
9271         LLD->getMemoryVT() != RLD->getMemoryVT() ||
9272         // If this is an EXTLOAD, the kind of extension must match.
9273         (LLD->getExtensionType() != RLD->getExtensionType() &&
9274          // The only exception is if one of the extensions is anyext.
9275          LLD->getExtensionType() != ISD::EXTLOAD &&
9276          RLD->getExtensionType() != ISD::EXTLOAD) ||
9277         // FIXME: this discards src value information.  This is
9278         // over-conservative. It would be beneficial to be able to remember
9279         // both potential memory locations.  Since we are discarding
9280         // src value info, don't do the transformation if the memory
9281         // locations are not in the default address space.
9282         LLD->getPointerInfo().getAddrSpace() != 0 ||
9283         RLD->getPointerInfo().getAddrSpace() != 0)
9284       return false;
9285
9286     // Check that the select condition doesn't reach either load.  If so,
9287     // folding this will induce a cycle into the DAG.  If not, this is safe to
9288     // xform, so create a select of the addresses.
9289     SDValue Addr;
9290     if (TheSelect->getOpcode() == ISD::SELECT) {
9291       SDNode *CondNode = TheSelect->getOperand(0).getNode();
9292       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
9293           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
9294         return false;
9295       // The loads must not depend on one another.
9296       if (LLD->isPredecessorOf(RLD) ||
9297           RLD->isPredecessorOf(LLD))
9298         return false;
9299       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
9300                          LLD->getBasePtr().getValueType(),
9301                          TheSelect->getOperand(0), LLD->getBasePtr(),
9302                          RLD->getBasePtr());
9303     } else {  // Otherwise SELECT_CC
9304       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
9305       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
9306
9307       if ((LLD->hasAnyUseOfValue(1) &&
9308            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
9309           (RLD->hasAnyUseOfValue(1) &&
9310            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
9311         return false;
9312
9313       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
9314                          LLD->getBasePtr().getValueType(),
9315                          TheSelect->getOperand(0),
9316                          TheSelect->getOperand(1),
9317                          LLD->getBasePtr(), RLD->getBasePtr(),
9318                          TheSelect->getOperand(4));
9319     }
9320
9321     SDValue Load;
9322     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
9323       Load = DAG.getLoad(TheSelect->getValueType(0),
9324                          TheSelect->getDebugLoc(),
9325                          // FIXME: Discards pointer info.
9326                          LLD->getChain(), Addr, MachinePointerInfo(),
9327                          LLD->isVolatile(), LLD->isNonTemporal(),
9328                          LLD->isInvariant(), LLD->getAlignment());
9329     } else {
9330       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
9331                             RLD->getExtensionType() : LLD->getExtensionType(),
9332                             TheSelect->getDebugLoc(),
9333                             TheSelect->getValueType(0),
9334                             // FIXME: Discards pointer info.
9335                             LLD->getChain(), Addr, MachinePointerInfo(),
9336                             LLD->getMemoryVT(), LLD->isVolatile(),
9337                             LLD->isNonTemporal(), LLD->getAlignment());
9338     }
9339
9340     // Users of the select now use the result of the load.
9341     CombineTo(TheSelect, Load);
9342
9343     // Users of the old loads now use the new load's chain.  We know the
9344     // old-load value is dead now.
9345     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
9346     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
9347     return true;
9348   }
9349
9350   return false;
9351 }
9352
9353 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
9354 /// where 'cond' is the comparison specified by CC.
9355 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
9356                                       SDValue N2, SDValue N3,
9357                                       ISD::CondCode CC, bool NotExtCompare) {
9358   // (x ? y : y) -> y.
9359   if (N2 == N3) return N2;
9360
9361   EVT VT = N2.getValueType();
9362   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
9363   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
9364   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
9365
9366   // Determine if the condition we're dealing with is constant
9367   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
9368                               N0, N1, CC, DL, false);
9369   if (SCC.getNode()) AddToWorkList(SCC.getNode());
9370   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
9371
9372   // fold select_cc true, x, y -> x
9373   if (SCCC && !SCCC->isNullValue())
9374     return N2;
9375   // fold select_cc false, x, y -> y
9376   if (SCCC && SCCC->isNullValue())
9377     return N3;
9378
9379   // Check to see if we can simplify the select into an fabs node
9380   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
9381     // Allow either -0.0 or 0.0
9382     if (CFP->getValueAPF().isZero()) {
9383       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
9384       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
9385           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
9386           N2 == N3.getOperand(0))
9387         return DAG.getNode(ISD::FABS, DL, VT, N0);
9388
9389       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
9390       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
9391           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
9392           N2.getOperand(0) == N3)
9393         return DAG.getNode(ISD::FABS, DL, VT, N3);
9394     }
9395   }
9396
9397   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
9398   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
9399   // in it.  This is a win when the constant is not otherwise available because
9400   // it replaces two constant pool loads with one.  We only do this if the FP
9401   // type is known to be legal, because if it isn't, then we are before legalize
9402   // types an we want the other legalization to happen first (e.g. to avoid
9403   // messing with soft float) and if the ConstantFP is not legal, because if
9404   // it is legal, we may not need to store the FP constant in a constant pool.
9405   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
9406     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
9407       if (TLI.isTypeLegal(N2.getValueType()) &&
9408           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
9409            TargetLowering::Legal) &&
9410           // If both constants have multiple uses, then we won't need to do an
9411           // extra load, they are likely around in registers for other users.
9412           (TV->hasOneUse() || FV->hasOneUse())) {
9413         Constant *Elts[] = {
9414           const_cast<ConstantFP*>(FV->getConstantFPValue()),
9415           const_cast<ConstantFP*>(TV->getConstantFPValue())
9416         };
9417         Type *FPTy = Elts[0]->getType();
9418         const DataLayout &TD = *TLI.getDataLayout();
9419
9420         // Create a ConstantArray of the two constants.
9421         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
9422         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
9423                                             TD.getPrefTypeAlignment(FPTy));
9424         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
9425
9426         // Get the offsets to the 0 and 1 element of the array so that we can
9427         // select between them.
9428         SDValue Zero = DAG.getIntPtrConstant(0);
9429         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
9430         SDValue One = DAG.getIntPtrConstant(EltSize);
9431
9432         SDValue Cond = DAG.getSetCC(DL,
9433                                     TLI.getSetCCResultType(N0.getValueType()),
9434                                     N0, N1, CC);
9435         AddToWorkList(Cond.getNode());
9436         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
9437                                         Cond, One, Zero);
9438         AddToWorkList(CstOffset.getNode());
9439         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
9440                             CstOffset);
9441         AddToWorkList(CPIdx.getNode());
9442         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
9443                            MachinePointerInfo::getConstantPool(), false,
9444                            false, false, Alignment);
9445
9446       }
9447     }
9448
9449   // Check to see if we can perform the "gzip trick", transforming
9450   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
9451   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
9452       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
9453        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
9454     EVT XType = N0.getValueType();
9455     EVT AType = N2.getValueType();
9456     if (XType.bitsGE(AType)) {
9457       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
9458       // single-bit constant.
9459       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
9460         unsigned ShCtV = N2C->getAPIntValue().logBase2();
9461         ShCtV = XType.getSizeInBits()-ShCtV-1;
9462         SDValue ShCt = DAG.getConstant(ShCtV,
9463                                        getShiftAmountTy(N0.getValueType()));
9464         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
9465                                     XType, N0, ShCt);
9466         AddToWorkList(Shift.getNode());
9467
9468         if (XType.bitsGT(AType)) {
9469           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9470           AddToWorkList(Shift.getNode());
9471         }
9472
9473         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9474       }
9475
9476       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
9477                                   XType, N0,
9478                                   DAG.getConstant(XType.getSizeInBits()-1,
9479                                          getShiftAmountTy(N0.getValueType())));
9480       AddToWorkList(Shift.getNode());
9481
9482       if (XType.bitsGT(AType)) {
9483         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9484         AddToWorkList(Shift.getNode());
9485       }
9486
9487       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9488     }
9489   }
9490
9491   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
9492   // where y is has a single bit set.
9493   // A plaintext description would be, we can turn the SELECT_CC into an AND
9494   // when the condition can be materialized as an all-ones register.  Any
9495   // single bit-test can be materialized as an all-ones register with
9496   // shift-left and shift-right-arith.
9497   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
9498       N0->getValueType(0) == VT &&
9499       N1C && N1C->isNullValue() &&
9500       N2C && N2C->isNullValue()) {
9501     SDValue AndLHS = N0->getOperand(0);
9502     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
9503     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
9504       // Shift the tested bit over the sign bit.
9505       APInt AndMask = ConstAndRHS->getAPIntValue();
9506       SDValue ShlAmt =
9507         DAG.getConstant(AndMask.countLeadingZeros(),
9508                         getShiftAmountTy(AndLHS.getValueType()));
9509       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
9510
9511       // Now arithmetic right shift it all the way over, so the result is either
9512       // all-ones, or zero.
9513       SDValue ShrAmt =
9514         DAG.getConstant(AndMask.getBitWidth()-1,
9515                         getShiftAmountTy(Shl.getValueType()));
9516       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
9517
9518       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
9519     }
9520   }
9521
9522   // fold select C, 16, 0 -> shl C, 4
9523   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
9524     TLI.getBooleanContents(N0.getValueType().isVector()) ==
9525       TargetLowering::ZeroOrOneBooleanContent) {
9526
9527     // If the caller doesn't want us to simplify this into a zext of a compare,
9528     // don't do it.
9529     if (NotExtCompare && N2C->getAPIntValue() == 1)
9530       return SDValue();
9531
9532     // Get a SetCC of the condition
9533     // NOTE: Don't create a SETCC if it's not legal on this target.
9534     if (!LegalOperations ||
9535         TLI.isOperationLegal(ISD::SETCC,
9536           LegalTypes ? TLI.getSetCCResultType(N0.getValueType()) : MVT::i1)) {
9537       SDValue Temp, SCC;
9538       // cast from setcc result type to select result type
9539       if (LegalTypes) {
9540         SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
9541                             N0, N1, CC);
9542         if (N2.getValueType().bitsLT(SCC.getValueType()))
9543           Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(),
9544                                         N2.getValueType());
9545         else
9546           Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
9547                              N2.getValueType(), SCC);
9548       } else {
9549         SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
9550         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
9551                            N2.getValueType(), SCC);
9552       }
9553
9554       AddToWorkList(SCC.getNode());
9555       AddToWorkList(Temp.getNode());
9556
9557       if (N2C->getAPIntValue() == 1)
9558         return Temp;
9559
9560       // shl setcc result by log2 n2c
9561       return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
9562                          DAG.getConstant(N2C->getAPIntValue().logBase2(),
9563                                          getShiftAmountTy(Temp.getValueType())));
9564     }
9565   }
9566
9567   // Check to see if this is the equivalent of setcc
9568   // FIXME: Turn all of these into setcc if setcc if setcc is legal
9569   // otherwise, go ahead with the folds.
9570   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
9571     EVT XType = N0.getValueType();
9572     if (!LegalOperations ||
9573         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
9574       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
9575       if (Res.getValueType() != VT)
9576         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
9577       return Res;
9578     }
9579
9580     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
9581     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
9582         (!LegalOperations ||
9583          TLI.isOperationLegal(ISD::CTLZ, XType))) {
9584       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
9585       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
9586                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
9587                                        getShiftAmountTy(Ctlz.getValueType())));
9588     }
9589     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
9590     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
9591       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
9592                                   XType, DAG.getConstant(0, XType), N0);
9593       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
9594       return DAG.getNode(ISD::SRL, DL, XType,
9595                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
9596                          DAG.getConstant(XType.getSizeInBits()-1,
9597                                          getShiftAmountTy(XType)));
9598     }
9599     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
9600     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
9601       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
9602                                  DAG.getConstant(XType.getSizeInBits()-1,
9603                                          getShiftAmountTy(N0.getValueType())));
9604       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
9605     }
9606   }
9607
9608   // Check to see if this is an integer abs.
9609   // select_cc setg[te] X,  0,  X, -X ->
9610   // select_cc setgt    X, -1,  X, -X ->
9611   // select_cc setl[te] X,  0, -X,  X ->
9612   // select_cc setlt    X,  1, -X,  X ->
9613   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
9614   if (N1C) {
9615     ConstantSDNode *SubC = NULL;
9616     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
9617          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
9618         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
9619       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
9620     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
9621               (N1C->isOne() && CC == ISD::SETLT)) &&
9622              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
9623       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
9624
9625     EVT XType = N0.getValueType();
9626     if (SubC && SubC->isNullValue() && XType.isInteger()) {
9627       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
9628                                   N0,
9629                                   DAG.getConstant(XType.getSizeInBits()-1,
9630                                          getShiftAmountTy(N0.getValueType())));
9631       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
9632                                 XType, N0, Shift);
9633       AddToWorkList(Shift.getNode());
9634       AddToWorkList(Add.getNode());
9635       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
9636     }
9637   }
9638
9639   return SDValue();
9640 }
9641
9642 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
9643 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
9644                                    SDValue N1, ISD::CondCode Cond,
9645                                    DebugLoc DL, bool foldBooleans) {
9646   TargetLowering::DAGCombinerInfo
9647     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
9648   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
9649 }
9650
9651 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
9652 /// return a DAG expression to select that will generate the same value by
9653 /// multiplying by a magic number.  See:
9654 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
9655 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
9656   std::vector<SDNode*> Built;
9657   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
9658
9659   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
9660        ii != ee; ++ii)
9661     AddToWorkList(*ii);
9662   return S;
9663 }
9664
9665 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
9666 /// return a DAG expression to select that will generate the same value by
9667 /// multiplying by a magic number.  See:
9668 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
9669 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
9670   std::vector<SDNode*> Built;
9671   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
9672
9673   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
9674        ii != ee; ++ii)
9675     AddToWorkList(*ii);
9676   return S;
9677 }
9678
9679 /// FindBaseOffset - Return true if base is a frame index, which is known not
9680 // to alias with anything but itself.  Provides base object and offset as
9681 // results.
9682 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
9683                            const GlobalValue *&GV, const void *&CV) {
9684   // Assume it is a primitive operation.
9685   Base = Ptr; Offset = 0; GV = 0; CV = 0;
9686
9687   // If it's an adding a simple constant then integrate the offset.
9688   if (Base.getOpcode() == ISD::ADD) {
9689     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
9690       Base = Base.getOperand(0);
9691       Offset += C->getZExtValue();
9692     }
9693   }
9694
9695   // Return the underlying GlobalValue, and update the Offset.  Return false
9696   // for GlobalAddressSDNode since the same GlobalAddress may be represented
9697   // by multiple nodes with different offsets.
9698   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
9699     GV = G->getGlobal();
9700     Offset += G->getOffset();
9701     return false;
9702   }
9703
9704   // Return the underlying Constant value, and update the Offset.  Return false
9705   // for ConstantSDNodes since the same constant pool entry may be represented
9706   // by multiple nodes with different offsets.
9707   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
9708     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
9709                                          : (const void *)C->getConstVal();
9710     Offset += C->getOffset();
9711     return false;
9712   }
9713   // If it's any of the following then it can't alias with anything but itself.
9714   return isa<FrameIndexSDNode>(Base);
9715 }
9716
9717 /// isAlias - Return true if there is any possibility that the two addresses
9718 /// overlap.
9719 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
9720                           const Value *SrcValue1, int SrcValueOffset1,
9721                           unsigned SrcValueAlign1,
9722                           const MDNode *TBAAInfo1,
9723                           SDValue Ptr2, int64_t Size2,
9724                           const Value *SrcValue2, int SrcValueOffset2,
9725                           unsigned SrcValueAlign2,
9726                           const MDNode *TBAAInfo2) const {
9727   // If they are the same then they must be aliases.
9728   if (Ptr1 == Ptr2) return true;
9729
9730   // Gather base node and offset information.
9731   SDValue Base1, Base2;
9732   int64_t Offset1, Offset2;
9733   const GlobalValue *GV1, *GV2;
9734   const void *CV1, *CV2;
9735   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
9736   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
9737
9738   // If they have a same base address then check to see if they overlap.
9739   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
9740     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9741
9742   // It is possible for different frame indices to alias each other, mostly
9743   // when tail call optimization reuses return address slots for arguments.
9744   // To catch this case, look up the actual index of frame indices to compute
9745   // the real alias relationship.
9746   if (isFrameIndex1 && isFrameIndex2) {
9747     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9748     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
9749     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
9750     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9751   }
9752
9753   // Otherwise, if we know what the bases are, and they aren't identical, then
9754   // we know they cannot alias.
9755   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
9756     return false;
9757
9758   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
9759   // compared to the size and offset of the access, we may be able to prove they
9760   // do not alias.  This check is conservative for now to catch cases created by
9761   // splitting vector types.
9762   if ((SrcValueAlign1 == SrcValueAlign2) &&
9763       (SrcValueOffset1 != SrcValueOffset2) &&
9764       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
9765     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
9766     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
9767
9768     // There is no overlap between these relatively aligned accesses of similar
9769     // size, return no alias.
9770     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
9771       return false;
9772   }
9773
9774   if (CombinerGlobalAA) {
9775     // Use alias analysis information.
9776     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
9777     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
9778     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
9779     AliasAnalysis::AliasResult AAResult =
9780       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
9781                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
9782     if (AAResult == AliasAnalysis::NoAlias)
9783       return false;
9784   }
9785
9786   // Otherwise we have to assume they alias.
9787   return true;
9788 }
9789
9790 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
9791   SDValue Ptr0, Ptr1;
9792   int64_t Size0, Size1;
9793   const Value *SrcValue0, *SrcValue1;
9794   int SrcValueOffset0, SrcValueOffset1;
9795   unsigned SrcValueAlign0, SrcValueAlign1;
9796   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
9797   FindAliasInfo(Op0, Ptr0, Size0, SrcValue0, SrcValueOffset0,
9798                 SrcValueAlign0, SrcTBAAInfo0);
9799   FindAliasInfo(Op1, Ptr1, Size1, SrcValue1, SrcValueOffset1,
9800                 SrcValueAlign1, SrcTBAAInfo1);
9801   return isAlias(Ptr0, Size0, SrcValue0, SrcValueOffset0,
9802                  SrcValueAlign0, SrcTBAAInfo0,
9803                  Ptr1, Size1, SrcValue1, SrcValueOffset1,
9804                  SrcValueAlign1, SrcTBAAInfo1);
9805 }
9806
9807 /// FindAliasInfo - Extracts the relevant alias information from the memory
9808 /// node.  Returns true if the operand was a load.
9809 bool DAGCombiner::FindAliasInfo(SDNode *N,
9810                                 SDValue &Ptr, int64_t &Size,
9811                                 const Value *&SrcValue,
9812                                 int &SrcValueOffset,
9813                                 unsigned &SrcValueAlign,
9814                                 const MDNode *&TBAAInfo) const {
9815   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
9816
9817   Ptr = LS->getBasePtr();
9818   Size = LS->getMemoryVT().getSizeInBits() >> 3;
9819   SrcValue = LS->getSrcValue();
9820   SrcValueOffset = LS->getSrcValueOffset();
9821   SrcValueAlign = LS->getOriginalAlignment();
9822   TBAAInfo = LS->getTBAAInfo();
9823   return isa<LoadSDNode>(LS);
9824 }
9825
9826 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
9827 /// looking for aliasing nodes and adding them to the Aliases vector.
9828 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
9829                                    SmallVector<SDValue, 8> &Aliases) {
9830   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
9831   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
9832
9833   // Get alias information for node.
9834   SDValue Ptr;
9835   int64_t Size;
9836   const Value *SrcValue;
9837   int SrcValueOffset;
9838   unsigned SrcValueAlign;
9839   const MDNode *SrcTBAAInfo;
9840   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
9841                               SrcValueAlign, SrcTBAAInfo);
9842
9843   // Starting off.
9844   Chains.push_back(OriginalChain);
9845   unsigned Depth = 0;
9846
9847   // Look at each chain and determine if it is an alias.  If so, add it to the
9848   // aliases list.  If not, then continue up the chain looking for the next
9849   // candidate.
9850   while (!Chains.empty()) {
9851     SDValue Chain = Chains.back();
9852     Chains.pop_back();
9853
9854     // For TokenFactor nodes, look at each operand and only continue up the
9855     // chain until we find two aliases.  If we've seen two aliases, assume we'll
9856     // find more and revert to original chain since the xform is unlikely to be
9857     // profitable.
9858     //
9859     // FIXME: The depth check could be made to return the last non-aliasing
9860     // chain we found before we hit a tokenfactor rather than the original
9861     // chain.
9862     if (Depth > 6 || Aliases.size() == 2) {
9863       Aliases.clear();
9864       Aliases.push_back(OriginalChain);
9865       break;
9866     }
9867
9868     // Don't bother if we've been before.
9869     if (!Visited.insert(Chain.getNode()))
9870       continue;
9871
9872     switch (Chain.getOpcode()) {
9873     case ISD::EntryToken:
9874       // Entry token is ideal chain operand, but handled in FindBetterChain.
9875       break;
9876
9877     case ISD::LOAD:
9878     case ISD::STORE: {
9879       // Get alias information for Chain.
9880       SDValue OpPtr;
9881       int64_t OpSize;
9882       const Value *OpSrcValue;
9883       int OpSrcValueOffset;
9884       unsigned OpSrcValueAlign;
9885       const MDNode *OpSrcTBAAInfo;
9886       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
9887                                     OpSrcValue, OpSrcValueOffset,
9888                                     OpSrcValueAlign,
9889                                     OpSrcTBAAInfo);
9890
9891       // If chain is alias then stop here.
9892       if (!(IsLoad && IsOpLoad) &&
9893           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
9894                   SrcTBAAInfo,
9895                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
9896                   OpSrcValueAlign, OpSrcTBAAInfo)) {
9897         Aliases.push_back(Chain);
9898       } else {
9899         // Look further up the chain.
9900         Chains.push_back(Chain.getOperand(0));
9901         ++Depth;
9902       }
9903       break;
9904     }
9905
9906     case ISD::TokenFactor:
9907       // We have to check each of the operands of the token factor for "small"
9908       // token factors, so we queue them up.  Adding the operands to the queue
9909       // (stack) in reverse order maintains the original order and increases the
9910       // likelihood that getNode will find a matching token factor (CSE.)
9911       if (Chain.getNumOperands() > 16) {
9912         Aliases.push_back(Chain);
9913         break;
9914       }
9915       for (unsigned n = Chain.getNumOperands(); n;)
9916         Chains.push_back(Chain.getOperand(--n));
9917       ++Depth;
9918       break;
9919
9920     default:
9921       // For all other instructions we will just have to take what we can get.
9922       Aliases.push_back(Chain);
9923       break;
9924     }
9925   }
9926 }
9927
9928 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
9929 /// for a better chain (aliasing node.)
9930 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
9931   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
9932
9933   // Accumulate all the aliases to this node.
9934   GatherAllAliases(N, OldChain, Aliases);
9935
9936   // If no operands then chain to entry token.
9937   if (Aliases.size() == 0)
9938     return DAG.getEntryNode();
9939
9940   // If a single operand then chain to it.  We don't need to revisit it.
9941   if (Aliases.size() == 1)
9942     return Aliases[0];
9943
9944   // Construct a custom tailored token factor.
9945   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
9946                      &Aliases[0], Aliases.size());
9947 }
9948
9949 // SelectionDAG::Combine - This is the entry point for the file.
9950 //
9951 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
9952                            CodeGenOpt::Level OptLevel) {
9953   /// run - This is the main entry point to this class.
9954   ///
9955   DAGCombiner(*this, AA, OptLevel).Run(Level);
9956 }