lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SmallPtrSet.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/Analysis/AliasAnalysis.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DerivedTypes.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/LLVMContext.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetLowering.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include "llvm/Target/TargetSubtargetInfo.h"
  39 #include <algorithm>
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "dagcombine"
  43
  44 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  45 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  46 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  47 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  48 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  49 STATISTIC(SlicedLoads, "Number of load sliced");
  50
  51 namespace {
  52   static cl::opt<bool>
  53     CombinerAA("combiner-alias-analysis", cl::Hidden,
  54                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  55
  56   static cl::opt<bool>
  57     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  58                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  59
  60   static cl::opt<bool>
  61     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  62                cl::desc("Enable DAG combiner's use of TBAA"));
  63
  64 #ifndef NDEBUG
  65   static cl::opt<std::string>
  66     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  67                cl::desc("Only use DAG-combiner alias analysis in this"
  68                         " function"));
  69 #endif
  70
  71   /// Hidden option to stress test load slicing, i.e., when this option
  72   /// is enabled, load slicing bypasses most of its profitability guards.
  73   static cl::opt<bool>
  74   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  75                     cl::desc("Bypass the profitability model of load "
  76                              "slicing"),
  77                     cl::init(false));
  78
  79 //------------------------------ DAGCombiner ---------------------------------//
  80
  81   class DAGCombiner {
  82     SelectionDAG &DAG;
  83     const TargetLowering &TLI;
  84     CombineLevel Level;
  85     CodeGenOpt::Level OptLevel;
  86     bool LegalOperations;
  87     bool LegalTypes;
  88     bool ForCodeSize;
  89
  90     // Worklist of all of the nodes that need to be simplified.
  91     //
  92     // This has the semantics that when adding to the worklist,
  93     // the item added must be next to be processed. It should
  94     // also only appear once. The naive approach to this takes
  95     // linear time.
  96     //
  97     // To reduce the insert/remove time to logarithmic, we use
  98     // a set and a vector to maintain our worklist.
  99     //
 100     // The set contains the items on the worklist, but does not
 101     // maintain the order they should be visited.
 102     //
 103     // The vector maintains the order nodes should be visited, but may
 104     // contain duplicate or removed nodes. When choosing a node to
 105     // visit, we pop off the order stack until we find an item that is
 106     // also in the contents set. All operations are O(log N).
 107     SmallPtrSet<SDNode*, 64> WorkListContents;
 108     SmallVector<SDNode*, 64> WorkListOrder;
 109
 110     // AA - Used for DAG load/store alias analysis.
 111     AliasAnalysis &AA;
 112
 113     /// AddUsersToWorkList - When an instruction is simplified, add all users of
 114     /// the instruction to the work lists because they might get more simplified
 115     /// now.
 116     ///
 117     void AddUsersToWorkList(SDNode *N) {
 118       for (SDNode *Node : N->uses())
 119         AddToWorkList(Node);
 120     }
 121
 122     /// visit - call the node-specific routine that knows how to fold each
 123     /// particular type of node.
 124     SDValue visit(SDNode *N);
 125
 126   public:
 127     /// AddToWorkList - Add to the work list making sure its instance is at the
 128     /// back (next to be processed.)
 129     void AddToWorkList(SDNode *N) {
 130       WorkListContents.insert(N);
 131       WorkListOrder.push_back(N);
 132     }
 133
 134     /// removeFromWorkList - remove all instances of N from the worklist.
 135     ///
 136     void removeFromWorkList(SDNode *N) {
 137       WorkListContents.erase(N);
 138     }
 139
 140     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 141                       bool AddTo = true);
 142
 143     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 144       return CombineTo(N, &Res, 1, AddTo);
 145     }
 146
 147     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 148                       bool AddTo = true) {
 149       SDValue To[] = { Res0, Res1 };
 150       return CombineTo(N, To, 2, AddTo);
 151     }
 152
 153     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 154
 155   private:
 156
 157     /// SimplifyDemandedBits - Check the specified integer node value to see if
 158     /// it can be simplified or if things it uses can be simplified by bit
 159     /// propagation.  If so, return true.
 160     bool SimplifyDemandedBits(SDValue Op) {
 161       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 162       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 163       return SimplifyDemandedBits(Op, Demanded);
 164     }
 165
 166     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 167
 168     bool CombineToPreIndexedLoadStore(SDNode *N);
 169     bool CombineToPostIndexedLoadStore(SDNode *N);
 170     bool SliceUpLoad(SDNode *N);
 171
 172     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 173     ///   load.
 174     ///
 175     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 176     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 177     /// \param EltNo index of the vector element to load.
 178     /// \param OriginalLoad load that EVE came from to be replaced.
 179     /// \returns EVE on success SDValue() on failure.
 180     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 181         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 182     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 183     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 184     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 185     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 186     SDValue PromoteIntBinOp(SDValue Op);
 187     SDValue PromoteIntShiftOp(SDValue Op);
 188     SDValue PromoteExtend(SDValue Op);
 189     bool PromoteLoad(SDValue Op);
 190
 191     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 192                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 193                          ISD::NodeType ExtType);
 194
 195     /// combine - call the node-specific routine that knows how to fold each
 196     /// particular type of node. If that doesn't do anything, try the
 197     /// target-specific DAG combines.
 198     SDValue combine(SDNode *N);
 199
 200     // Visitation implementation - Implement dag node combining for different
 201     // node types.  The semantics are as follows:
 202     // Return Value:
 203     //   SDValue.getNode() == 0 - No change was made
 204     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 205     //   otherwise              - N should be replaced by the returned Operand.
 206     //
 207     SDValue visitTokenFactor(SDNode *N);
 208     SDValue visitMERGE_VALUES(SDNode *N);
 209     SDValue visitADD(SDNode *N);
 210     SDValue visitSUB(SDNode *N);
 211     SDValue visitADDC(SDNode *N);
 212     SDValue visitSUBC(SDNode *N);
 213     SDValue visitADDE(SDNode *N);
 214     SDValue visitSUBE(SDNode *N);
 215     SDValue visitMUL(SDNode *N);
 216     SDValue visitSDIV(SDNode *N);
 217     SDValue visitUDIV(SDNode *N);
 218     SDValue visitSREM(SDNode *N);
 219     SDValue visitUREM(SDNode *N);
 220     SDValue visitMULHU(SDNode *N);
 221     SDValue visitMULHS(SDNode *N);
 222     SDValue visitSMUL_LOHI(SDNode *N);
 223     SDValue visitUMUL_LOHI(SDNode *N);
 224     SDValue visitSMULO(SDNode *N);
 225     SDValue visitUMULO(SDNode *N);
 226     SDValue visitSDIVREM(SDNode *N);
 227     SDValue visitUDIVREM(SDNode *N);
 228     SDValue visitAND(SDNode *N);
 229     SDValue visitOR(SDNode *N);
 230     SDValue visitXOR(SDNode *N);
 231     SDValue SimplifyVBinOp(SDNode *N);
 232     SDValue SimplifyVUnaryOp(SDNode *N);
 233     SDValue visitSHL(SDNode *N);
 234     SDValue visitSRA(SDNode *N);
 235     SDValue visitSRL(SDNode *N);
 236     SDValue visitRotate(SDNode *N);
 237     SDValue visitCTLZ(SDNode *N);
 238     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 239     SDValue visitCTTZ(SDNode *N);
 240     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 241     SDValue visitCTPOP(SDNode *N);
 242     SDValue visitSELECT(SDNode *N);
 243     SDValue visitVSELECT(SDNode *N);
 244     SDValue visitSELECT_CC(SDNode *N);
 245     SDValue visitSETCC(SDNode *N);
 246     SDValue visitSIGN_EXTEND(SDNode *N);
 247     SDValue visitZERO_EXTEND(SDNode *N);
 248     SDValue visitANY_EXTEND(SDNode *N);
 249     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 250     SDValue visitTRUNCATE(SDNode *N);
 251     SDValue visitBITCAST(SDNode *N);
 252     SDValue visitBUILD_PAIR(SDNode *N);
 253     SDValue visitFADD(SDNode *N);
 254     SDValue visitFSUB(SDNode *N);
 255     SDValue visitFMUL(SDNode *N);
 256     SDValue visitFMA(SDNode *N);
 257     SDValue visitFDIV(SDNode *N);
 258     SDValue visitFREM(SDNode *N);
 259     SDValue visitFCOPYSIGN(SDNode *N);
 260     SDValue visitSINT_TO_FP(SDNode *N);
 261     SDValue visitUINT_TO_FP(SDNode *N);
 262     SDValue visitFP_TO_SINT(SDNode *N);
 263     SDValue visitFP_TO_UINT(SDNode *N);
 264     SDValue visitFP_ROUND(SDNode *N);
 265     SDValue visitFP_ROUND_INREG(SDNode *N);
 266     SDValue visitFP_EXTEND(SDNode *N);
 267     SDValue visitFNEG(SDNode *N);
 268     SDValue visitFABS(SDNode *N);
 269     SDValue visitFCEIL(SDNode *N);
 270     SDValue visitFTRUNC(SDNode *N);
 271     SDValue visitFFLOOR(SDNode *N);
 272     SDValue visitBRCOND(SDNode *N);
 273     SDValue visitBR_CC(SDNode *N);
 274     SDValue visitLOAD(SDNode *N);
 275     SDValue visitSTORE(SDNode *N);
 276     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 277     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 278     SDValue visitBUILD_VECTOR(SDNode *N);
 279     SDValue visitCONCAT_VECTORS(SDNode *N);
 280     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 281     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 282     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 283
 284     SDValue XformToShuffleWithZero(SDNode *N);
 285     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 286
 287     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 288
 289     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 290     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 291     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 292     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 293                              SDValue N3, ISD::CondCode CC,
 294                              bool NotExtCompare = false);
 295     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 296                           SDLoc DL, bool foldBooleans = true);
 297
 298     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 299                            SDValue &CC) const;
 300     bool isOneUseSetCC(SDValue N) const;
 301
 302     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 303                                          unsigned HiOp);
 304     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 305     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 306     SDValue BuildSDIV(SDNode *N);
 307     SDValue BuildUDIV(SDNode *N);
 308     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 309                                bool DemandHighBits = true);
 310     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 311     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 312                               SDValue InnerPos, SDValue InnerNeg,
 313                               unsigned PosOpcode, unsigned NegOpcode,
 314                               SDLoc DL);
 315     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 316     SDValue ReduceLoadWidth(SDNode *N);
 317     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 318     SDValue TransformFPLoadStorePair(SDNode *N);
 319     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 320     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 321
 322     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 323
 324     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 325     /// looking for aliasing nodes and adding them to the Aliases vector.
 326     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 327                           SmallVectorImpl<SDValue> &Aliases);
 328
 329     /// isAlias - Return true if there is any possibility that the two addresses
 330     /// overlap.
 331     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 332
 333     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 334     /// looking for a better chain (aliasing node.)
 335     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 336
 337     /// Merge consecutive store operations into a wide store.
 338     /// This optimization uses wide integers or vectors when possible.
 339     /// \return True if some memory operations were changed.
 340     bool MergeConsecutiveStores(StoreSDNode *N);
 341
 342     /// \brief Try to transform a truncation where C is a constant:
 343     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 344     ///
 345     /// \p N needs to be a truncation and its first operand an AND. Other
 346     /// requirements are checked by the function (e.g. that trunc is
 347     /// single-use) and if missed an empty SDValue is returned.
 348     SDValue distributeTruncateThroughAnd(SDNode *N);
 349
 350   public:
 351     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 352         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 353           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 354       AttributeSet FnAttrs =
 355           DAG.getMachineFunction().getFunction()->getAttributes();
 356       ForCodeSize =
 357           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 358                                Attribute::OptimizeForSize) ||
 359           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 360     }
 361
 362     /// Run - runs the dag combiner on all nodes in the work list
 363     void Run(CombineLevel AtLevel);
 364
 365     SelectionDAG &getDAG() const { return DAG; }
 366
 367     /// getShiftAmountTy - Returns a type large enough to hold any valid
 368     /// shift amount - before type legalization these can be huge.
 369     EVT getShiftAmountTy(EVT LHSTy) {
 370       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 371       if (LHSTy.isVector())
 372         return LHSTy;
 373       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 374                         : TLI.getPointerTy();
 375     }
 376
 377     /// isTypeLegal - This method returns true if we are running before type
 378     /// legalization or if the specified VT is legal.
 379     bool isTypeLegal(const EVT &VT) {
 380       if (!LegalTypes) return true;
 381       return TLI.isTypeLegal(VT);
 382     }
 383
 384     /// getSetCCResultType - Convenience wrapper around
 385     /// TargetLowering::getSetCCResultType
 386     EVT getSetCCResultType(EVT VT) const {
 387       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 388     }
 389   };
 390 }
 391
 392
 393 namespace {
 394 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 395 /// nodes from the worklist.
 396 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 397   DAGCombiner &DC;
 398 public:
 399   explicit WorkListRemover(DAGCombiner &dc)
 400     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 401
 402   void NodeDeleted(SDNode *N, SDNode *E) override {
 403     DC.removeFromWorkList(N);
 404   }
 405 };
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 //  TargetLowering::DAGCombinerInfo implementation
 410 //===----------------------------------------------------------------------===//
 411
 412 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 413   ((DAGCombiner*)DC)->AddToWorkList(N);
 414 }
 415
 416 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 417   ((DAGCombiner*)DC)->removeFromWorkList(N);
 418 }
 419
 420 SDValue TargetLowering::DAGCombinerInfo::
 421 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 422   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 423 }
 424
 425 SDValue TargetLowering::DAGCombinerInfo::
 426 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 427   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 428 }
 429
 430
 431 SDValue TargetLowering::DAGCombinerInfo::
 432 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 433   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 434 }
 435
 436 void TargetLowering::DAGCombinerInfo::
 437 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 438   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 439 }
 440
 441 //===----------------------------------------------------------------------===//
 442 // Helper Functions
 443 //===----------------------------------------------------------------------===//
 444
 445 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 446 /// specified expression for the same cost as the expression itself, or 2 if we
 447 /// can compute the negated form more cheaply than the expression itself.
 448 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 449                                const TargetLowering &TLI,
 450                                const TargetOptions *Options,
 451                                unsigned Depth = 0) {
 452   // fneg is removable even if it has multiple uses.
 453   if (Op.getOpcode() == ISD::FNEG) return 2;
 454
 455   // Don't allow anything with multiple uses.
 456   if (!Op.hasOneUse()) return 0;
 457
 458   // Don't recurse exponentially.
 459   if (Depth > 6) return 0;
 460
 461   switch (Op.getOpcode()) {
 462   default: return false;
 463   case ISD::ConstantFP:
 464     // Don't invert constant FP values after legalize.  The negated constant
 465     // isn't necessarily legal.
 466     return LegalOperations ? 0 : 1;
 467   case ISD::FADD:
 468     // FIXME: determine better conditions for this xform.
 469     if (!Options->UnsafeFPMath) return 0;
 470
 471     // After operation legalization, it might not be legal to create new FSUBs.
 472     if (LegalOperations &&
 473         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 474       return 0;
 475
 476     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 477     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 478                                     Options, Depth + 1))
 479       return V;
 480     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 481     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 482                               Depth + 1);
 483   case ISD::FSUB:
 484     // We can't turn -(A-B) into B-A when we honor signed zeros.
 485     if (!Options->UnsafeFPMath) return 0;
 486
 487     // fold (fneg (fsub A, B)) -> (fsub B, A)
 488     return 1;
 489
 490   case ISD::FMUL:
 491   case ISD::FDIV:
 492     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 493
 494     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 495     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 496                                     Options, Depth + 1))
 497       return V;
 498
 499     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 500                               Depth + 1);
 501
 502   case ISD::FP_EXTEND:
 503   case ISD::FP_ROUND:
 504   case ISD::FSIN:
 505     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 506                               Depth + 1);
 507   }
 508 }
 509
 510 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 511 /// returns the newly negated expression.
 512 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 513                                     bool LegalOperations, unsigned Depth = 0) {
 514   // fneg is removable even if it has multiple uses.
 515   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 516
 517   // Don't allow anything with multiple uses.
 518   assert(Op.hasOneUse() && "Unknown reuse!");
 519
 520   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 521   switch (Op.getOpcode()) {
 522   default: llvm_unreachable("Unknown code");
 523   case ISD::ConstantFP: {
 524     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 525     V.changeSign();
 526     return DAG.getConstantFP(V, Op.getValueType());
 527   }
 528   case ISD::FADD:
 529     // FIXME: determine better conditions for this xform.
 530     assert(DAG.getTarget().Options.UnsafeFPMath);
 531
 532     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 533     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 534                            DAG.getTargetLoweringInfo(),
 535                            &DAG.getTarget().Options, Depth+1))
 536       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 537                          GetNegatedExpression(Op.getOperand(0), DAG,
 538                                               LegalOperations, Depth+1),
 539                          Op.getOperand(1));
 540     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 541     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 542                        GetNegatedExpression(Op.getOperand(1), DAG,
 543                                             LegalOperations, Depth+1),
 544                        Op.getOperand(0));
 545   case ISD::FSUB:
 546     // We can't turn -(A-B) into B-A when we honor signed zeros.
 547     assert(DAG.getTarget().Options.UnsafeFPMath);
 548
 549     // fold (fneg (fsub 0, B)) -> B
 550     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 551       if (N0CFP->getValueAPF().isZero())
 552         return Op.getOperand(1);
 553
 554     // fold (fneg (fsub A, B)) -> (fsub B, A)
 555     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 556                        Op.getOperand(1), Op.getOperand(0));
 557
 558   case ISD::FMUL:
 559   case ISD::FDIV:
 560     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 561
 562     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 563     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 564                            DAG.getTargetLoweringInfo(),
 565                            &DAG.getTarget().Options, Depth+1))
 566       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 567                          GetNegatedExpression(Op.getOperand(0), DAG,
 568                                               LegalOperations, Depth+1),
 569                          Op.getOperand(1));
 570
 571     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 572     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 573                        Op.getOperand(0),
 574                        GetNegatedExpression(Op.getOperand(1), DAG,
 575                                             LegalOperations, Depth+1));
 576
 577   case ISD::FP_EXTEND:
 578   case ISD::FSIN:
 579     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 580                        GetNegatedExpression(Op.getOperand(0), DAG,
 581                                             LegalOperations, Depth+1));
 582   case ISD::FP_ROUND:
 583       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 584                          GetNegatedExpression(Op.getOperand(0), DAG,
 585                                               LegalOperations, Depth+1),
 586                          Op.getOperand(1));
 587   }
 588 }
 589
 590 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 591 // that selects between the target values used for true and false, making it
 592 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 593 // the appropriate nodes based on the type of node we are checking. This
 594 // simplifies life a bit for the callers.
 595 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 596                                     SDValue &CC) const {
 597   if (N.getOpcode() == ISD::SETCC) {
 598     LHS = N.getOperand(0);
 599     RHS = N.getOperand(1);
 600     CC  = N.getOperand(2);
 601     return true;
 602   }
 603
 604   if (N.getOpcode() != ISD::SELECT_CC ||
 605       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 606       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 607     return false;
 608
 609   LHS = N.getOperand(0);
 610   RHS = N.getOperand(1);
 611   CC  = N.getOperand(4);
 612   return true;
 613 }
 614
 615 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 616 // one use.  If this is true, it allows the users to invert the operation for
 617 // free when it is profitable to do so.
 618 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 619   SDValue N0, N1, N2;
 620   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 621     return true;
 622   return false;
 623 }
 624
 625 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
 626 /// elements are all the same constant or undefined.
 627 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 628   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 629   if (!C)
 630     return false;
 631
 632   APInt SplatUndef;
 633   unsigned SplatBitSize;
 634   bool HasAnyUndefs;
 635   EVT EltVT = N->getValueType(0).getVectorElementType();
 636   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 637                              HasAnyUndefs) &&
 638           EltVT.getSizeInBits() >= SplatBitSize);
 639 }
 640
 641 // \brief Returns the SDNode if it is a constant BuildVector or constant.
 642 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
 643   if (isa<ConstantSDNode>(N))
 644     return N.getNode();
 645   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
 646   if(BV && BV->isConstant())
 647     return BV;
 648   return nullptr;
 649 }
 650
 651 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 652 // int.
 653 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 654   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 655     return CN;
 656
 657   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 658     ConstantSDNode *CN = BV->getConstantSplatValue();
 659
 660     // BuildVectors can truncate their operands. Ignore that case here.
 661     if (CN && CN->getValueType(0) == N.getValueType().getScalarType())
 662       return CN;
 663   }
 664
 665   return nullptr;
 666 }
 667
 668 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 669                                     SDValue N0, SDValue N1) {
 670   EVT VT = N0.getValueType();
 671   if (N0.getOpcode() == Opc) {
 672     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
 673       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
 674         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 675         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R);
 676         if (!OpNode.getNode())
 677           return SDValue();
 678         return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 679       }
 680       if (N0.hasOneUse()) {
 681         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 682         // use
 683         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 684         if (!OpNode.getNode())
 685           return SDValue();
 686         AddToWorkList(OpNode.getNode());
 687         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 688       }
 689     }
 690   }
 691
 692   if (N1.getOpcode() == Opc) {
 693     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
 694       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
 695         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 696         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L);
 697         if (!OpNode.getNode())
 698           return SDValue();
 699         return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 700       }
 701       if (N1.hasOneUse()) {
 702         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 703         // use
 704         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 705         if (!OpNode.getNode())
 706           return SDValue();
 707         AddToWorkList(OpNode.getNode());
 708         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 709       }
 710     }
 711   }
 712
 713   return SDValue();
 714 }
 715
 716 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 717                                bool AddTo) {
 718   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 719   ++NodesCombined;
 720   DEBUG(dbgs() << "\nReplacing.1 ";
 721         N->dump(&DAG);
 722         dbgs() << "\nWith: ";
 723         To[0].getNode()->dump(&DAG);
 724         dbgs() << " and " << NumTo-1 << " other values\n";
 725         for (unsigned i = 0, e = NumTo; i != e; ++i)
 726           assert((!To[i].getNode() ||
 727                   N->getValueType(i) == To[i].getValueType()) &&
 728                  "Cannot combine value to value of different type!"));
 729   WorkListRemover DeadNodes(*this);
 730   DAG.ReplaceAllUsesWith(N, To);
 731   if (AddTo) {
 732     // Push the new nodes and any users onto the worklist
 733     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 734       if (To[i].getNode()) {
 735         AddToWorkList(To[i].getNode());
 736         AddUsersToWorkList(To[i].getNode());
 737       }
 738     }
 739   }
 740
 741   // Finally, if the node is now dead, remove it from the graph.  The node
 742   // may not be dead if the replacement process recursively simplified to
 743   // something else needing this node.
 744   if (N->use_empty()) {
 745     // Nodes can be reintroduced into the worklist.  Make sure we do not
 746     // process a node that has been replaced.
 747     removeFromWorkList(N);
 748
 749     // Finally, since the node is now dead, remove it from the graph.
 750     DAG.DeleteNode(N);
 751   }
 752   return SDValue(N, 0);
 753 }
 754
 755 void DAGCombiner::
 756 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 757   // Replace all uses.  If any nodes become isomorphic to other nodes and
 758   // are deleted, make sure to remove them from our worklist.
 759   WorkListRemover DeadNodes(*this);
 760   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 761
 762   // Push the new node and any (possibly new) users onto the worklist.
 763   AddToWorkList(TLO.New.getNode());
 764   AddUsersToWorkList(TLO.New.getNode());
 765
 766   // Finally, if the node is now dead, remove it from the graph.  The node
 767   // may not be dead if the replacement process recursively simplified to
 768   // something else needing this node.
 769   if (TLO.Old.getNode()->use_empty()) {
 770     removeFromWorkList(TLO.Old.getNode());
 771
 772     // If the operands of this node are only used by the node, they will now
 773     // be dead.  Make sure to visit them first to delete dead nodes early.
 774     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 775       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 776         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 777
 778     DAG.DeleteNode(TLO.Old.getNode());
 779   }
 780 }
 781
 782 /// SimplifyDemandedBits - Check the specified integer node value to see if
 783 /// it can be simplified or if things it uses can be simplified by bit
 784 /// propagation.  If so, return true.
 785 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 786   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 787   APInt KnownZero, KnownOne;
 788   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 789     return false;
 790
 791   // Revisit the node.
 792   AddToWorkList(Op.getNode());
 793
 794   // Replace the old value with the new one.
 795   ++NodesCombined;
 796   DEBUG(dbgs() << "\nReplacing.2 ";
 797         TLO.Old.getNode()->dump(&DAG);
 798         dbgs() << "\nWith: ";
 799         TLO.New.getNode()->dump(&DAG);
 800         dbgs() << '\n');
 801
 802   CommitTargetLoweringOpt(TLO);
 803   return true;
 804 }
 805
 806 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 807   SDLoc dl(Load);
 808   EVT VT = Load->getValueType(0);
 809   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 810
 811   DEBUG(dbgs() << "\nReplacing.9 ";
 812         Load->dump(&DAG);
 813         dbgs() << "\nWith: ";
 814         Trunc.getNode()->dump(&DAG);
 815         dbgs() << '\n');
 816   WorkListRemover DeadNodes(*this);
 817   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 818   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 819   removeFromWorkList(Load);
 820   DAG.DeleteNode(Load);
 821   AddToWorkList(Trunc.getNode());
 822 }
 823
 824 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 825   Replace = false;
 826   SDLoc dl(Op);
 827   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 828     EVT MemVT = LD->getMemoryVT();
 829     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 830       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 831                                                   : ISD::EXTLOAD)
 832       : LD->getExtensionType();
 833     Replace = true;
 834     return DAG.getExtLoad(ExtType, dl, PVT,
 835                           LD->getChain(), LD->getBasePtr(),
 836                           MemVT, LD->getMemOperand());
 837   }
 838
 839   unsigned Opc = Op.getOpcode();
 840   switch (Opc) {
 841   default: break;
 842   case ISD::AssertSext:
 843     return DAG.getNode(ISD::AssertSext, dl, PVT,
 844                        SExtPromoteOperand(Op.getOperand(0), PVT),
 845                        Op.getOperand(1));
 846   case ISD::AssertZext:
 847     return DAG.getNode(ISD::AssertZext, dl, PVT,
 848                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 849                        Op.getOperand(1));
 850   case ISD::Constant: {
 851     unsigned ExtOpc =
 852       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 853     return DAG.getNode(ExtOpc, dl, PVT, Op);
 854   }
 855   }
 856
 857   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 858     return SDValue();
 859   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 860 }
 861
 862 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 863   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 864     return SDValue();
 865   EVT OldVT = Op.getValueType();
 866   SDLoc dl(Op);
 867   bool Replace = false;
 868   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 869   if (!NewOp.getNode())
 870     return SDValue();
 871   AddToWorkList(NewOp.getNode());
 872
 873   if (Replace)
 874     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 875   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 876                      DAG.getValueType(OldVT));
 877 }
 878
 879 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 880   EVT OldVT = Op.getValueType();
 881   SDLoc dl(Op);
 882   bool Replace = false;
 883   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 884   if (!NewOp.getNode())
 885     return SDValue();
 886   AddToWorkList(NewOp.getNode());
 887
 888   if (Replace)
 889     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 890   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 891 }
 892
 893 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 894 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 895 /// promote i16 operations to i32 since i16 instructions are longer.
 896 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 897   if (!LegalOperations)
 898     return SDValue();
 899
 900   EVT VT = Op.getValueType();
 901   if (VT.isVector() || !VT.isInteger())
 902     return SDValue();
 903
 904   // If operation type is 'undesirable', e.g. i16 on x86, consider
 905   // promoting it.
 906   unsigned Opc = Op.getOpcode();
 907   if (TLI.isTypeDesirableForOp(Opc, VT))
 908     return SDValue();
 909
 910   EVT PVT = VT;
 911   // Consult target whether it is a good idea to promote this operation and
 912   // what's the right type to promote it to.
 913   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 914     assert(PVT != VT && "Don't know what type to promote to!");
 915
 916     bool Replace0 = false;
 917     SDValue N0 = Op.getOperand(0);
 918     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 919     if (!NN0.getNode())
 920       return SDValue();
 921
 922     bool Replace1 = false;
 923     SDValue N1 = Op.getOperand(1);
 924     SDValue NN1;
 925     if (N0 == N1)
 926       NN1 = NN0;
 927     else {
 928       NN1 = PromoteOperand(N1, PVT, Replace1);
 929       if (!NN1.getNode())
 930         return SDValue();
 931     }
 932
 933     AddToWorkList(NN0.getNode());
 934     if (NN1.getNode())
 935       AddToWorkList(NN1.getNode());
 936
 937     if (Replace0)
 938       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 939     if (Replace1)
 940       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 941
 942     DEBUG(dbgs() << "\nPromoting ";
 943           Op.getNode()->dump(&DAG));
 944     SDLoc dl(Op);
 945     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 946                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 947   }
 948   return SDValue();
 949 }
 950
 951 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 952 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 953 /// promote i16 operations to i32 since i16 instructions are longer.
 954 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 955   if (!LegalOperations)
 956     return SDValue();
 957
 958   EVT VT = Op.getValueType();
 959   if (VT.isVector() || !VT.isInteger())
 960     return SDValue();
 961
 962   // If operation type is 'undesirable', e.g. i16 on x86, consider
 963   // promoting it.
 964   unsigned Opc = Op.getOpcode();
 965   if (TLI.isTypeDesirableForOp(Opc, VT))
 966     return SDValue();
 967
 968   EVT PVT = VT;
 969   // Consult target whether it is a good idea to promote this operation and
 970   // what's the right type to promote it to.
 971   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 972     assert(PVT != VT && "Don't know what type to promote to!");
 973
 974     bool Replace = false;
 975     SDValue N0 = Op.getOperand(0);
 976     if (Opc == ISD::SRA)
 977       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 978     else if (Opc == ISD::SRL)
 979       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 980     else
 981       N0 = PromoteOperand(N0, PVT, Replace);
 982     if (!N0.getNode())
 983       return SDValue();
 984
 985     AddToWorkList(N0.getNode());
 986     if (Replace)
 987       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 988
 989     DEBUG(dbgs() << "\nPromoting ";
 990           Op.getNode()->dump(&DAG));
 991     SDLoc dl(Op);
 992     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 993                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 994   }
 995   return SDValue();
 996 }
 997
 998 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 999   if (!LegalOperations)
1000     return SDValue();
1001
1002   EVT VT = Op.getValueType();
1003   if (VT.isVector() || !VT.isInteger())
1004     return SDValue();
1005
1006   // If operation type is 'undesirable', e.g. i16 on x86, consider
1007   // promoting it.
1008   unsigned Opc = Op.getOpcode();
1009   if (TLI.isTypeDesirableForOp(Opc, VT))
1010     return SDValue();
1011
1012   EVT PVT = VT;
1013   // Consult target whether it is a good idea to promote this operation and
1014   // what's the right type to promote it to.
1015   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1016     assert(PVT != VT && "Don't know what type to promote to!");
1017     // fold (aext (aext x)) -> (aext x)
1018     // fold (aext (zext x)) -> (zext x)
1019     // fold (aext (sext x)) -> (sext x)
1020     DEBUG(dbgs() << "\nPromoting ";
1021           Op.getNode()->dump(&DAG));
1022     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1023   }
1024   return SDValue();
1025 }
1026
1027 bool DAGCombiner::PromoteLoad(SDValue Op) {
1028   if (!LegalOperations)
1029     return false;
1030
1031   EVT VT = Op.getValueType();
1032   if (VT.isVector() || !VT.isInteger())
1033     return false;
1034
1035   // If operation type is 'undesirable', e.g. i16 on x86, consider
1036   // promoting it.
1037   unsigned Opc = Op.getOpcode();
1038   if (TLI.isTypeDesirableForOp(Opc, VT))
1039     return false;
1040
1041   EVT PVT = VT;
1042   // Consult target whether it is a good idea to promote this operation and
1043   // what's the right type to promote it to.
1044   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1045     assert(PVT != VT && "Don't know what type to promote to!");
1046
1047     SDLoc dl(Op);
1048     SDNode *N = Op.getNode();
1049     LoadSDNode *LD = cast<LoadSDNode>(N);
1050     EVT MemVT = LD->getMemoryVT();
1051     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1052       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
1053                                                   : ISD::EXTLOAD)
1054       : LD->getExtensionType();
1055     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1056                                    LD->getChain(), LD->getBasePtr(),
1057                                    MemVT, LD->getMemOperand());
1058     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1059
1060     DEBUG(dbgs() << "\nPromoting ";
1061           N->dump(&DAG);
1062           dbgs() << "\nTo: ";
1063           Result.getNode()->dump(&DAG);
1064           dbgs() << '\n');
1065     WorkListRemover DeadNodes(*this);
1066     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1067     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1068     removeFromWorkList(N);
1069     DAG.DeleteNode(N);
1070     AddToWorkList(Result.getNode());
1071     return true;
1072   }
1073   return false;
1074 }
1075
1076
1077 //===----------------------------------------------------------------------===//
1078 //  Main DAG Combiner implementation
1079 //===----------------------------------------------------------------------===//
1080
1081 void DAGCombiner::Run(CombineLevel AtLevel) {
1082   // set the instance variables, so that the various visit routines may use it.
1083   Level = AtLevel;
1084   LegalOperations = Level >= AfterLegalizeVectorOps;
1085   LegalTypes = Level >= AfterLegalizeTypes;
1086
1087   // Add all the dag nodes to the worklist.
1088   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1089        E = DAG.allnodes_end(); I != E; ++I)
1090     AddToWorkList(I);
1091
1092   // Create a dummy node (which is not added to allnodes), that adds a reference
1093   // to the root node, preventing it from being deleted, and tracking any
1094   // changes of the root.
1095   HandleSDNode Dummy(DAG.getRoot());
1096
1097   // The root of the dag may dangle to deleted nodes until the dag combiner is
1098   // done.  Set it to null to avoid confusion.
1099   DAG.setRoot(SDValue());
1100
1101   // while the worklist isn't empty, find a node and
1102   // try and combine it.
1103   while (!WorkListContents.empty()) {
1104     SDNode *N;
1105     // The WorkListOrder holds the SDNodes in order, but it may contain
1106     // duplicates.
1107     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1108     // worklist *should* contain, and check the node we want to visit is should
1109     // actually be visited.
1110     do {
1111       N = WorkListOrder.pop_back_val();
1112     } while (!WorkListContents.erase(N));
1113
1114     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1115     // N is deleted from the DAG, since they too may now be dead or may have a
1116     // reduced number of uses, allowing other xforms.
1117     if (N->use_empty() && N != &Dummy) {
1118       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1119         AddToWorkList(N->getOperand(i).getNode());
1120
1121       DAG.DeleteNode(N);
1122       continue;
1123     }
1124
1125     SDValue RV = combine(N);
1126
1127     if (!RV.getNode())
1128       continue;
1129
1130     ++NodesCombined;
1131
1132     // If we get back the same node we passed in, rather than a new node or
1133     // zero, we know that the node must have defined multiple values and
1134     // CombineTo was used.  Since CombineTo takes care of the worklist
1135     // mechanics for us, we have no work to do in this case.
1136     if (RV.getNode() == N)
1137       continue;
1138
1139     assert(N->getOpcode() != ISD::DELETED_NODE &&
1140            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1141            "Node was deleted but visit returned new node!");
1142
1143     DEBUG(dbgs() << "\nReplacing.3 ";
1144           N->dump(&DAG);
1145           dbgs() << "\nWith: ";
1146           RV.getNode()->dump(&DAG);
1147           dbgs() << '\n');
1148
1149     // Transfer debug value.
1150     DAG.TransferDbgValues(SDValue(N, 0), RV);
1151     WorkListRemover DeadNodes(*this);
1152     if (N->getNumValues() == RV.getNode()->getNumValues())
1153       DAG.ReplaceAllUsesWith(N, RV.getNode());
1154     else {
1155       assert(N->getValueType(0) == RV.getValueType() &&
1156              N->getNumValues() == 1 && "Type mismatch");
1157       SDValue OpV = RV;
1158       DAG.ReplaceAllUsesWith(N, &OpV);
1159     }
1160
1161     // Push the new node and any users onto the worklist
1162     AddToWorkList(RV.getNode());
1163     AddUsersToWorkList(RV.getNode());
1164
1165     // Add any uses of the old node to the worklist in case this node is the
1166     // last one that uses them.  They may become dead after this node is
1167     // deleted.
1168     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1169       AddToWorkList(N->getOperand(i).getNode());
1170
1171     // Finally, if the node is now dead, remove it from the graph.  The node
1172     // may not be dead if the replacement process recursively simplified to
1173     // something else needing this node.
1174     if (N->use_empty()) {
1175       // Nodes can be reintroduced into the worklist.  Make sure we do not
1176       // process a node that has been replaced.
1177       removeFromWorkList(N);
1178
1179       // Finally, since the node is now dead, remove it from the graph.
1180       DAG.DeleteNode(N);
1181     }
1182   }
1183
1184   // If the root changed (e.g. it was a dead load, update the root).
1185   DAG.setRoot(Dummy.getValue());
1186   DAG.RemoveDeadNodes();
1187 }
1188
1189 SDValue DAGCombiner::visit(SDNode *N) {
1190   switch (N->getOpcode()) {
1191   default: break;
1192   case ISD::TokenFactor:        return visitTokenFactor(N);
1193   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1194   case ISD::ADD:                return visitADD(N);
1195   case ISD::SUB:                return visitSUB(N);
1196   case ISD::ADDC:               return visitADDC(N);
1197   case ISD::SUBC:               return visitSUBC(N);
1198   case ISD::ADDE:               return visitADDE(N);
1199   case ISD::SUBE:               return visitSUBE(N);
1200   case ISD::MUL:                return visitMUL(N);
1201   case ISD::SDIV:               return visitSDIV(N);
1202   case ISD::UDIV:               return visitUDIV(N);
1203   case ISD::SREM:               return visitSREM(N);
1204   case ISD::UREM:               return visitUREM(N);
1205   case ISD::MULHU:              return visitMULHU(N);
1206   case ISD::MULHS:              return visitMULHS(N);
1207   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1208   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1209   case ISD::SMULO:              return visitSMULO(N);
1210   case ISD::UMULO:              return visitUMULO(N);
1211   case ISD::SDIVREM:            return visitSDIVREM(N);
1212   case ISD::UDIVREM:            return visitUDIVREM(N);
1213   case ISD::AND:                return visitAND(N);
1214   case ISD::OR:                 return visitOR(N);
1215   case ISD::XOR:                return visitXOR(N);
1216   case ISD::SHL:                return visitSHL(N);
1217   case ISD::SRA:                return visitSRA(N);
1218   case ISD::SRL:                return visitSRL(N);
1219   case ISD::ROTR:
1220   case ISD::ROTL:               return visitRotate(N);
1221   case ISD::CTLZ:               return visitCTLZ(N);
1222   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1223   case ISD::CTTZ:               return visitCTTZ(N);
1224   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1225   case ISD::CTPOP:              return visitCTPOP(N);
1226   case ISD::SELECT:             return visitSELECT(N);
1227   case ISD::VSELECT:            return visitVSELECT(N);
1228   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1229   case ISD::SETCC:              return visitSETCC(N);
1230   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1231   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1232   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1233   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1234   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1235   case ISD::BITCAST:            return visitBITCAST(N);
1236   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1237   case ISD::FADD:               return visitFADD(N);
1238   case ISD::FSUB:               return visitFSUB(N);
1239   case ISD::FMUL:               return visitFMUL(N);
1240   case ISD::FMA:                return visitFMA(N);
1241   case ISD::FDIV:               return visitFDIV(N);
1242   case ISD::FREM:               return visitFREM(N);
1243   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1244   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1245   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1246   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1247   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1248   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1249   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1250   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1251   case ISD::FNEG:               return visitFNEG(N);
1252   case ISD::FABS:               return visitFABS(N);
1253   case ISD::FFLOOR:             return visitFFLOOR(N);
1254   case ISD::FCEIL:              return visitFCEIL(N);
1255   case ISD::FTRUNC:             return visitFTRUNC(N);
1256   case ISD::BRCOND:             return visitBRCOND(N);
1257   case ISD::BR_CC:              return visitBR_CC(N);
1258   case ISD::LOAD:               return visitLOAD(N);
1259   case ISD::STORE:              return visitSTORE(N);
1260   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1261   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1262   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1263   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1264   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1265   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1266   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1267   }
1268   return SDValue();
1269 }
1270
1271 SDValue DAGCombiner::combine(SDNode *N) {
1272   SDValue RV = visit(N);
1273
1274   // If nothing happened, try a target-specific DAG combine.
1275   if (!RV.getNode()) {
1276     assert(N->getOpcode() != ISD::DELETED_NODE &&
1277            "Node was deleted but visit returned NULL!");
1278
1279     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1280         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1281
1282       // Expose the DAG combiner to the target combiner impls.
1283       TargetLowering::DAGCombinerInfo
1284         DagCombineInfo(DAG, Level, false, this);
1285
1286       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1287     }
1288   }
1289
1290   // If nothing happened still, try promoting the operation.
1291   if (!RV.getNode()) {
1292     switch (N->getOpcode()) {
1293     default: break;
1294     case ISD::ADD:
1295     case ISD::SUB:
1296     case ISD::MUL:
1297     case ISD::AND:
1298     case ISD::OR:
1299     case ISD::XOR:
1300       RV = PromoteIntBinOp(SDValue(N, 0));
1301       break;
1302     case ISD::SHL:
1303     case ISD::SRA:
1304     case ISD::SRL:
1305       RV = PromoteIntShiftOp(SDValue(N, 0));
1306       break;
1307     case ISD::SIGN_EXTEND:
1308     case ISD::ZERO_EXTEND:
1309     case ISD::ANY_EXTEND:
1310       RV = PromoteExtend(SDValue(N, 0));
1311       break;
1312     case ISD::LOAD:
1313       if (PromoteLoad(SDValue(N, 0)))
1314         RV = SDValue(N, 0);
1315       break;
1316     }
1317   }
1318
1319   // If N is a commutative binary node, try commuting it to enable more
1320   // sdisel CSE.
1321   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1322       N->getNumValues() == 1) {
1323     SDValue N0 = N->getOperand(0);
1324     SDValue N1 = N->getOperand(1);
1325
1326     // Constant operands are canonicalized to RHS.
1327     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1328       SDValue Ops[] = {N1, N0};
1329       SDNode *CSENode;
1330       if (const BinaryWithFlagsSDNode *BinNode =
1331               dyn_cast<BinaryWithFlagsSDNode>(N)) {
1332         CSENode = DAG.getNodeIfExists(
1333             N->getOpcode(), N->getVTList(), Ops, BinNode->hasNoUnsignedWrap(),
1334             BinNode->hasNoSignedWrap(), BinNode->isExact());
1335       } else {
1336         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1337       }
1338       if (CSENode)
1339         return SDValue(CSENode, 0);
1340     }
1341   }
1342
1343   return RV;
1344 }
1345
1346 /// getInputChainForNode - Given a node, return its input chain if it has one,
1347 /// otherwise return a null sd operand.
1348 static SDValue getInputChainForNode(SDNode *N) {
1349   if (unsigned NumOps = N->getNumOperands()) {
1350     if (N->getOperand(0).getValueType() == MVT::Other)
1351       return N->getOperand(0);
1352     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1353       return N->getOperand(NumOps-1);
1354     for (unsigned i = 1; i < NumOps-1; ++i)
1355       if (N->getOperand(i).getValueType() == MVT::Other)
1356         return N->getOperand(i);
1357   }
1358   return SDValue();
1359 }
1360
1361 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1362   // If N has two operands, where one has an input chain equal to the other,
1363   // the 'other' chain is redundant.
1364   if (N->getNumOperands() == 2) {
1365     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1366       return N->getOperand(0);
1367     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1368       return N->getOperand(1);
1369   }
1370
1371   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1372   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1373   SmallPtrSet<SDNode*, 16> SeenOps;
1374   bool Changed = false;             // If we should replace this token factor.
1375
1376   // Start out with this token factor.
1377   TFs.push_back(N);
1378
1379   // Iterate through token factors.  The TFs grows when new token factors are
1380   // encountered.
1381   for (unsigned i = 0; i < TFs.size(); ++i) {
1382     SDNode *TF = TFs[i];
1383
1384     // Check each of the operands.
1385     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1386       SDValue Op = TF->getOperand(i);
1387
1388       switch (Op.getOpcode()) {
1389       case ISD::EntryToken:
1390         // Entry tokens don't need to be added to the list. They are
1391         // rededundant.
1392         Changed = true;
1393         break;
1394
1395       case ISD::TokenFactor:
1396         if (Op.hasOneUse() &&
1397             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1398           // Queue up for processing.
1399           TFs.push_back(Op.getNode());
1400           // Clean up in case the token factor is removed.
1401           AddToWorkList(Op.getNode());
1402           Changed = true;
1403           break;
1404         }
1405         // Fall thru
1406
1407       default:
1408         // Only add if it isn't already in the list.
1409         if (SeenOps.insert(Op.getNode()))
1410           Ops.push_back(Op);
1411         else
1412           Changed = true;
1413         break;
1414       }
1415     }
1416   }
1417
1418   SDValue Result;
1419
1420   // If we've change things around then replace token factor.
1421   if (Changed) {
1422     if (Ops.empty()) {
1423       // The entry token is the only possible outcome.
1424       Result = DAG.getEntryNode();
1425     } else {
1426       // New and improved token factor.
1427       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1428     }
1429
1430     // Don't add users to work list.
1431     return CombineTo(N, Result, false);
1432   }
1433
1434   return Result;
1435 }
1436
1437 /// MERGE_VALUES can always be eliminated.
1438 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1439   WorkListRemover DeadNodes(*this);
1440   // Replacing results may cause a different MERGE_VALUES to suddenly
1441   // be CSE'd with N, and carry its uses with it. Iterate until no
1442   // uses remain, to ensure that the node can be safely deleted.
1443   // First add the users of this node to the work list so that they
1444   // can be tried again once they have new operands.
1445   AddUsersToWorkList(N);
1446   do {
1447     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1448       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1449   } while (!N->use_empty());
1450   removeFromWorkList(N);
1451   DAG.DeleteNode(N);
1452   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1453 }
1454
1455 static
1456 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1457                               SelectionDAG &DAG) {
1458   EVT VT = N0.getValueType();
1459   SDValue N00 = N0.getOperand(0);
1460   SDValue N01 = N0.getOperand(1);
1461   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1462
1463   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1464       isa<ConstantSDNode>(N00.getOperand(1))) {
1465     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1466     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1467                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1468                                  N00.getOperand(0), N01),
1469                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1470                                  N00.getOperand(1), N01));
1471     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1472   }
1473
1474   return SDValue();
1475 }
1476
1477 SDValue DAGCombiner::visitADD(SDNode *N) {
1478   SDValue N0 = N->getOperand(0);
1479   SDValue N1 = N->getOperand(1);
1480   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1481   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1482   EVT VT = N0.getValueType();
1483
1484   // fold vector ops
1485   if (VT.isVector()) {
1486     SDValue FoldedVOp = SimplifyVBinOp(N);
1487     if (FoldedVOp.getNode()) return FoldedVOp;
1488
1489     // fold (add x, 0) -> x, vector edition
1490     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1491       return N0;
1492     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1493       return N1;
1494   }
1495
1496   // fold (add x, undef) -> undef
1497   if (N0.getOpcode() == ISD::UNDEF)
1498     return N0;
1499   if (N1.getOpcode() == ISD::UNDEF)
1500     return N1;
1501   // fold (add c1, c2) -> c1+c2
1502   if (N0C && N1C)
1503     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1504   // canonicalize constant to RHS
1505   if (N0C && !N1C)
1506     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1507   // fold (add x, 0) -> x
1508   if (N1C && N1C->isNullValue())
1509     return N0;
1510   // fold (add Sym, c) -> Sym+c
1511   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1512     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1513         GA->getOpcode() == ISD::GlobalAddress)
1514       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1515                                   GA->getOffset() +
1516                                     (uint64_t)N1C->getSExtValue());
1517   // fold ((c1-A)+c2) -> (c1+c2)-A
1518   if (N1C && N0.getOpcode() == ISD::SUB)
1519     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1520       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1521                          DAG.getConstant(N1C->getAPIntValue()+
1522                                          N0C->getAPIntValue(), VT),
1523                          N0.getOperand(1));
1524   // reassociate add
1525   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1526   if (RADD.getNode())
1527     return RADD;
1528   // fold ((0-A) + B) -> B-A
1529   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1530       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1531     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1532   // fold (A + (0-B)) -> A-B
1533   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1534       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1535     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1536   // fold (A+(B-A)) -> B
1537   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1538     return N1.getOperand(0);
1539   // fold ((B-A)+A) -> B
1540   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1541     return N0.getOperand(0);
1542   // fold (A+(B-(A+C))) to (B-C)
1543   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1544       N0 == N1.getOperand(1).getOperand(0))
1545     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1546                        N1.getOperand(1).getOperand(1));
1547   // fold (A+(B-(C+A))) to (B-C)
1548   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1549       N0 == N1.getOperand(1).getOperand(1))
1550     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1551                        N1.getOperand(1).getOperand(0));
1552   // fold (A+((B-A)+or-C)) to (B+or-C)
1553   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1554       N1.getOperand(0).getOpcode() == ISD::SUB &&
1555       N0 == N1.getOperand(0).getOperand(1))
1556     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1557                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1558
1559   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1560   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1561     SDValue N00 = N0.getOperand(0);
1562     SDValue N01 = N0.getOperand(1);
1563     SDValue N10 = N1.getOperand(0);
1564     SDValue N11 = N1.getOperand(1);
1565
1566     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1567       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1568                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1569                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1570   }
1571
1572   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1573     return SDValue(N, 0);
1574
1575   // fold (a+b) -> (a|b) iff a and b share no bits.
1576   if (VT.isInteger() && !VT.isVector()) {
1577     APInt LHSZero, LHSOne;
1578     APInt RHSZero, RHSOne;
1579     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1580
1581     if (LHSZero.getBoolValue()) {
1582       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1583
1584       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1585       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1586       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1587         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1588           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1589       }
1590     }
1591   }
1592
1593   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1594   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1595     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1596     if (Result.getNode()) return Result;
1597   }
1598   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1599     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1600     if (Result.getNode()) return Result;
1601   }
1602
1603   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1604   if (N1.getOpcode() == ISD::SHL &&
1605       N1.getOperand(0).getOpcode() == ISD::SUB)
1606     if (ConstantSDNode *C =
1607           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1608       if (C->getAPIntValue() == 0)
1609         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1610                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1611                                        N1.getOperand(0).getOperand(1),
1612                                        N1.getOperand(1)));
1613   if (N0.getOpcode() == ISD::SHL &&
1614       N0.getOperand(0).getOpcode() == ISD::SUB)
1615     if (ConstantSDNode *C =
1616           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1617       if (C->getAPIntValue() == 0)
1618         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1619                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1620                                        N0.getOperand(0).getOperand(1),
1621                                        N0.getOperand(1)));
1622
1623   if (N1.getOpcode() == ISD::AND) {
1624     SDValue AndOp0 = N1.getOperand(0);
1625     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1626     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1627     unsigned DestBits = VT.getScalarType().getSizeInBits();
1628
1629     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1630     // and similar xforms where the inner op is either ~0 or 0.
1631     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1632       SDLoc DL(N);
1633       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1634     }
1635   }
1636
1637   // add (sext i1), X -> sub X, (zext i1)
1638   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1639       N0.getOperand(0).getValueType() == MVT::i1 &&
1640       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1641     SDLoc DL(N);
1642     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1643     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1644   }
1645
1646   return SDValue();
1647 }
1648
1649 SDValue DAGCombiner::visitADDC(SDNode *N) {
1650   SDValue N0 = N->getOperand(0);
1651   SDValue N1 = N->getOperand(1);
1652   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1653   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1654   EVT VT = N0.getValueType();
1655
1656   // If the flag result is dead, turn this into an ADD.
1657   if (!N->hasAnyUseOfValue(1))
1658     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1659                      DAG.getNode(ISD::CARRY_FALSE,
1660                                  SDLoc(N), MVT::Glue));
1661
1662   // canonicalize constant to RHS.
1663   if (N0C && !N1C)
1664     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1665
1666   // fold (addc x, 0) -> x + no carry out
1667   if (N1C && N1C->isNullValue())
1668     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1669                                         SDLoc(N), MVT::Glue));
1670
1671   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1672   APInt LHSZero, LHSOne;
1673   APInt RHSZero, RHSOne;
1674   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1675
1676   if (LHSZero.getBoolValue()) {
1677     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1678
1679     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1680     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1681     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1682       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1683                        DAG.getNode(ISD::CARRY_FALSE,
1684                                    SDLoc(N), MVT::Glue));
1685   }
1686
1687   return SDValue();
1688 }
1689
1690 SDValue DAGCombiner::visitADDE(SDNode *N) {
1691   SDValue N0 = N->getOperand(0);
1692   SDValue N1 = N->getOperand(1);
1693   SDValue CarryIn = N->getOperand(2);
1694   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1695   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1696
1697   // canonicalize constant to RHS
1698   if (N0C && !N1C)
1699     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1700                        N1, N0, CarryIn);
1701
1702   // fold (adde x, y, false) -> (addc x, y)
1703   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1704     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1705
1706   return SDValue();
1707 }
1708
1709 // Since it may not be valid to emit a fold to zero for vector initializers
1710 // check if we can before folding.
1711 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1712                              SelectionDAG &DAG,
1713                              bool LegalOperations, bool LegalTypes) {
1714   if (!VT.isVector())
1715     return DAG.getConstant(0, VT);
1716   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1717     return DAG.getConstant(0, VT);
1718   return SDValue();
1719 }
1720
1721 SDValue DAGCombiner::visitSUB(SDNode *N) {
1722   SDValue N0 = N->getOperand(0);
1723   SDValue N1 = N->getOperand(1);
1724   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1725   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1726   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1727     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1728   EVT VT = N0.getValueType();
1729
1730   // fold vector ops
1731   if (VT.isVector()) {
1732     SDValue FoldedVOp = SimplifyVBinOp(N);
1733     if (FoldedVOp.getNode()) return FoldedVOp;
1734
1735     // fold (sub x, 0) -> x, vector edition
1736     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1737       return N0;
1738   }
1739
1740   // fold (sub x, x) -> 0
1741   // FIXME: Refactor this and xor and other similar operations together.
1742   if (N0 == N1)
1743     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1744   // fold (sub c1, c2) -> c1-c2
1745   if (N0C && N1C)
1746     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1747   // fold (sub x, c) -> (add x, -c)
1748   if (N1C)
1749     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1750                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1751   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1752   if (N0C && N0C->isAllOnesValue())
1753     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1754   // fold A-(A-B) -> B
1755   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1756     return N1.getOperand(1);
1757   // fold (A+B)-A -> B
1758   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1759     return N0.getOperand(1);
1760   // fold (A+B)-B -> A
1761   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1762     return N0.getOperand(0);
1763   // fold C2-(A+C1) -> (C2-C1)-A
1764   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1765     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1766                                    VT);
1767     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1768                        N1.getOperand(0));
1769   }
1770   // fold ((A+(B+or-C))-B) -> A+or-C
1771   if (N0.getOpcode() == ISD::ADD &&
1772       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1773        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1774       N0.getOperand(1).getOperand(0) == N1)
1775     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1776                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1777   // fold ((A+(C+B))-B) -> A+C
1778   if (N0.getOpcode() == ISD::ADD &&
1779       N0.getOperand(1).getOpcode() == ISD::ADD &&
1780       N0.getOperand(1).getOperand(1) == N1)
1781     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1782                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1783   // fold ((A-(B-C))-C) -> A-B
1784   if (N0.getOpcode() == ISD::SUB &&
1785       N0.getOperand(1).getOpcode() == ISD::SUB &&
1786       N0.getOperand(1).getOperand(1) == N1)
1787     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1788                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1789
1790   // If either operand of a sub is undef, the result is undef
1791   if (N0.getOpcode() == ISD::UNDEF)
1792     return N0;
1793   if (N1.getOpcode() == ISD::UNDEF)
1794     return N1;
1795
1796   // If the relocation model supports it, consider symbol offsets.
1797   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1798     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1799       // fold (sub Sym, c) -> Sym-c
1800       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1801         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1802                                     GA->getOffset() -
1803                                       (uint64_t)N1C->getSExtValue());
1804       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1805       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1806         if (GA->getGlobal() == GB->getGlobal())
1807           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1808                                  VT);
1809     }
1810
1811   return SDValue();
1812 }
1813
1814 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1815   SDValue N0 = N->getOperand(0);
1816   SDValue N1 = N->getOperand(1);
1817   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1818   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1819   EVT VT = N0.getValueType();
1820
1821   // If the flag result is dead, turn this into an SUB.
1822   if (!N->hasAnyUseOfValue(1))
1823     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1824                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1825                                  MVT::Glue));
1826
1827   // fold (subc x, x) -> 0 + no borrow
1828   if (N0 == N1)
1829     return CombineTo(N, DAG.getConstant(0, VT),
1830                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1831                                  MVT::Glue));
1832
1833   // fold (subc x, 0) -> x + no borrow
1834   if (N1C && N1C->isNullValue())
1835     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1836                                         MVT::Glue));
1837
1838   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1839   if (N0C && N0C->isAllOnesValue())
1840     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1841                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1842                                  MVT::Glue));
1843
1844   return SDValue();
1845 }
1846
1847 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1848   SDValue N0 = N->getOperand(0);
1849   SDValue N1 = N->getOperand(1);
1850   SDValue CarryIn = N->getOperand(2);
1851
1852   // fold (sube x, y, false) -> (subc x, y)
1853   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1854     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1855
1856   return SDValue();
1857 }
1858
1859 SDValue DAGCombiner::visitMUL(SDNode *N) {
1860   SDValue N0 = N->getOperand(0);
1861   SDValue N1 = N->getOperand(1);
1862   EVT VT = N0.getValueType();
1863
1864   // fold (mul x, undef) -> 0
1865   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1866     return DAG.getConstant(0, VT);
1867
1868   bool N0IsConst = false;
1869   bool N1IsConst = false;
1870   APInt ConstValue0, ConstValue1;
1871   // fold vector ops
1872   if (VT.isVector()) {
1873     SDValue FoldedVOp = SimplifyVBinOp(N);
1874     if (FoldedVOp.getNode()) return FoldedVOp;
1875
1876     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1877     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1878   } else {
1879     N0IsConst = dyn_cast<ConstantSDNode>(N0) != nullptr;
1880     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1881                             : APInt();
1882     N1IsConst = dyn_cast<ConstantSDNode>(N1) != nullptr;
1883     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1884                             : APInt();
1885   }
1886
1887   // fold (mul c1, c2) -> c1*c2
1888   if (N0IsConst && N1IsConst)
1889     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1890
1891   // canonicalize constant to RHS
1892   if (N0IsConst && !N1IsConst)
1893     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1894   // fold (mul x, 0) -> 0
1895   if (N1IsConst && ConstValue1 == 0)
1896     return N1;
1897   // We require a splat of the entire scalar bit width for non-contiguous
1898   // bit patterns.
1899   bool IsFullSplat =
1900     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1901   // fold (mul x, 1) -> x
1902   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1903     return N0;
1904   // fold (mul x, -1) -> 0-x
1905   if (N1IsConst && ConstValue1.isAllOnesValue())
1906     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1907                        DAG.getConstant(0, VT), N0);
1908   // fold (mul x, (1 << c)) -> x << c
1909   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1910     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1911                        DAG.getConstant(ConstValue1.logBase2(),
1912                                        getShiftAmountTy(N0.getValueType())));
1913   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1914   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1915     unsigned Log2Val = (-ConstValue1).logBase2();
1916     // FIXME: If the input is something that is easily negated (e.g. a
1917     // single-use add), we should put the negate there.
1918     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1919                        DAG.getConstant(0, VT),
1920                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1921                             DAG.getConstant(Log2Val,
1922                                       getShiftAmountTy(N0.getValueType()))));
1923   }
1924
1925   APInt Val;
1926   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1927   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1928       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1929                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1930     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1931                              N1, N0.getOperand(1));
1932     AddToWorkList(C3.getNode());
1933     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1934                        N0.getOperand(0), C3);
1935   }
1936
1937   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1938   // use.
1939   {
1940     SDValue Sh(nullptr,0), Y(nullptr,0);
1941     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1942     if (N0.getOpcode() == ISD::SHL &&
1943         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1944                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1945         N0.getNode()->hasOneUse()) {
1946       Sh = N0; Y = N1;
1947     } else if (N1.getOpcode() == ISD::SHL &&
1948                isa<ConstantSDNode>(N1.getOperand(1)) &&
1949                N1.getNode()->hasOneUse()) {
1950       Sh = N1; Y = N0;
1951     }
1952
1953     if (Sh.getNode()) {
1954       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1955                                 Sh.getOperand(0), Y);
1956       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1957                          Mul, Sh.getOperand(1));
1958     }
1959   }
1960
1961   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1962   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1963       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1964                      isa<ConstantSDNode>(N0.getOperand(1))))
1965     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1966                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1967                                    N0.getOperand(0), N1),
1968                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1969                                    N0.getOperand(1), N1));
1970
1971   // reassociate mul
1972   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1973   if (RMUL.getNode())
1974     return RMUL;
1975
1976   return SDValue();
1977 }
1978
1979 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1980   SDValue N0 = N->getOperand(0);
1981   SDValue N1 = N->getOperand(1);
1982   ConstantSDNode *N0C = isConstOrConstSplat(N0);
1983   ConstantSDNode *N1C = isConstOrConstSplat(N1);
1984   EVT VT = N->getValueType(0);
1985
1986   // fold vector ops
1987   if (VT.isVector()) {
1988     SDValue FoldedVOp = SimplifyVBinOp(N);
1989     if (FoldedVOp.getNode()) return FoldedVOp;
1990   }
1991
1992   // fold (sdiv c1, c2) -> c1/c2
1993   if (N0C && N1C && !N1C->isNullValue())
1994     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1995   // fold (sdiv X, 1) -> X
1996   if (N1C && N1C->getAPIntValue() == 1LL)
1997     return N0;
1998   // fold (sdiv X, -1) -> 0-X
1999   if (N1C && N1C->isAllOnesValue())
2000     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2001                        DAG.getConstant(0, VT), N0);
2002   // If we know the sign bits of both operands are zero, strength reduce to a
2003   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2004   if (!VT.isVector()) {
2005     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2006       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2007                          N0, N1);
2008   }
2009
2010   // fold (sdiv X, pow2) -> simple ops after legalize
2011   if (N1C && !N1C->isNullValue() && (N1C->getAPIntValue().isPowerOf2() ||
2012                                      (-N1C->getAPIntValue()).isPowerOf2())) {
2013     // If dividing by powers of two is cheap, then don't perform the following
2014     // fold.
2015     if (TLI.isPow2DivCheap())
2016       return SDValue();
2017
2018     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2019
2020     // Splat the sign bit into the register
2021     SDValue SGN =
2022         DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2023                     DAG.getConstant(VT.getScalarSizeInBits() - 1,
2024                                     getShiftAmountTy(N0.getValueType())));
2025     AddToWorkList(SGN.getNode());
2026
2027     // Add (N0 < 0) ? abs2 - 1 : 0;
2028     SDValue SRL =
2029         DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2030                     DAG.getConstant(VT.getScalarSizeInBits() - lg2,
2031                                     getShiftAmountTy(SGN.getValueType())));
2032     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2033     AddToWorkList(SRL.getNode());
2034     AddToWorkList(ADD.getNode());    // Divide by pow2
2035     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2036                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2037
2038     // If we're dividing by a positive value, we're done.  Otherwise, we must
2039     // negate the result.
2040     if (N1C->getAPIntValue().isNonNegative())
2041       return SRA;
2042
2043     AddToWorkList(SRA.getNode());
2044     return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), SRA);
2045   }
2046
2047   // if integer divide is expensive and we satisfy the requirements, emit an
2048   // alternate sequence.
2049   if (N1C && !TLI.isIntDivCheap()) {
2050     SDValue Op = BuildSDIV(N);
2051     if (Op.getNode()) return Op;
2052   }
2053
2054   // undef / X -> 0
2055   if (N0.getOpcode() == ISD::UNDEF)
2056     return DAG.getConstant(0, VT);
2057   // X / undef -> undef
2058   if (N1.getOpcode() == ISD::UNDEF)
2059     return N1;
2060
2061   return SDValue();
2062 }
2063
2064 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2065   SDValue N0 = N->getOperand(0);
2066   SDValue N1 = N->getOperand(1);
2067   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2068   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2069   EVT VT = N->getValueType(0);
2070
2071   // fold vector ops
2072   if (VT.isVector()) {
2073     SDValue FoldedVOp = SimplifyVBinOp(N);
2074     if (FoldedVOp.getNode()) return FoldedVOp;
2075   }
2076
2077   // fold (udiv c1, c2) -> c1/c2
2078   if (N0C && N1C && !N1C->isNullValue())
2079     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2080   // fold (udiv x, (1 << c)) -> x >>u c
2081   if (N1C && N1C->getAPIntValue().isPowerOf2())
2082     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2083                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2084                                        getShiftAmountTy(N0.getValueType())));
2085   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2086   if (N1.getOpcode() == ISD::SHL) {
2087     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2088       if (SHC->getAPIntValue().isPowerOf2()) {
2089         EVT ADDVT = N1.getOperand(1).getValueType();
2090         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2091                                   N1.getOperand(1),
2092                                   DAG.getConstant(SHC->getAPIntValue()
2093                                                                   .logBase2(),
2094                                                   ADDVT));
2095         AddToWorkList(Add.getNode());
2096         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2097       }
2098     }
2099   }
2100   // fold (udiv x, c) -> alternate
2101   if (N1C && !TLI.isIntDivCheap()) {
2102     SDValue Op = BuildUDIV(N);
2103     if (Op.getNode()) return Op;
2104   }
2105
2106   // undef / X -> 0
2107   if (N0.getOpcode() == ISD::UNDEF)
2108     return DAG.getConstant(0, VT);
2109   // X / undef -> undef
2110   if (N1.getOpcode() == ISD::UNDEF)
2111     return N1;
2112
2113   return SDValue();
2114 }
2115
2116 SDValue DAGCombiner::visitSREM(SDNode *N) {
2117   SDValue N0 = N->getOperand(0);
2118   SDValue N1 = N->getOperand(1);
2119   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2120   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2121   EVT VT = N->getValueType(0);
2122
2123   // fold (srem c1, c2) -> c1%c2
2124   if (N0C && N1C && !N1C->isNullValue())
2125     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2126   // If we know the sign bits of both operands are zero, strength reduce to a
2127   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2128   if (!VT.isVector()) {
2129     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2130       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2131   }
2132
2133   // If X/C can be simplified by the division-by-constant logic, lower
2134   // X%C to the equivalent of X-X/C*C.
2135   if (N1C && !N1C->isNullValue()) {
2136     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2137     AddToWorkList(Div.getNode());
2138     SDValue OptimizedDiv = combine(Div.getNode());
2139     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2140       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2141                                 OptimizedDiv, N1);
2142       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2143       AddToWorkList(Mul.getNode());
2144       return Sub;
2145     }
2146   }
2147
2148   // undef % X -> 0
2149   if (N0.getOpcode() == ISD::UNDEF)
2150     return DAG.getConstant(0, VT);
2151   // X % undef -> undef
2152   if (N1.getOpcode() == ISD::UNDEF)
2153     return N1;
2154
2155   return SDValue();
2156 }
2157
2158 SDValue DAGCombiner::visitUREM(SDNode *N) {
2159   SDValue N0 = N->getOperand(0);
2160   SDValue N1 = N->getOperand(1);
2161   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2162   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2163   EVT VT = N->getValueType(0);
2164
2165   // fold (urem c1, c2) -> c1%c2
2166   if (N0C && N1C && !N1C->isNullValue())
2167     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2168   // fold (urem x, pow2) -> (and x, pow2-1)
2169   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2170     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2171                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2172   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2173   if (N1.getOpcode() == ISD::SHL) {
2174     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2175       if (SHC->getAPIntValue().isPowerOf2()) {
2176         SDValue Add =
2177           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2178                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2179                                  VT));
2180         AddToWorkList(Add.getNode());
2181         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2182       }
2183     }
2184   }
2185
2186   // If X/C can be simplified by the division-by-constant logic, lower
2187   // X%C to the equivalent of X-X/C*C.
2188   if (N1C && !N1C->isNullValue()) {
2189     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2190     AddToWorkList(Div.getNode());
2191     SDValue OptimizedDiv = combine(Div.getNode());
2192     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2193       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2194                                 OptimizedDiv, N1);
2195       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2196       AddToWorkList(Mul.getNode());
2197       return Sub;
2198     }
2199   }
2200
2201   // undef % X -> 0
2202   if (N0.getOpcode() == ISD::UNDEF)
2203     return DAG.getConstant(0, VT);
2204   // X % undef -> undef
2205   if (N1.getOpcode() == ISD::UNDEF)
2206     return N1;
2207
2208   return SDValue();
2209 }
2210
2211 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2212   SDValue N0 = N->getOperand(0);
2213   SDValue N1 = N->getOperand(1);
2214   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2215   EVT VT = N->getValueType(0);
2216   SDLoc DL(N);
2217
2218   // fold (mulhs x, 0) -> 0
2219   if (N1C && N1C->isNullValue())
2220     return N1;
2221   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2222   if (N1C && N1C->getAPIntValue() == 1)
2223     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2224                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2225                                        getShiftAmountTy(N0.getValueType())));
2226   // fold (mulhs x, undef) -> 0
2227   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2228     return DAG.getConstant(0, VT);
2229
2230   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2231   // plus a shift.
2232   if (VT.isSimple() && !VT.isVector()) {
2233     MVT Simple = VT.getSimpleVT();
2234     unsigned SimpleSize = Simple.getSizeInBits();
2235     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2236     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2237       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2238       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2239       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2240       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2241             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2242       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2243     }
2244   }
2245
2246   return SDValue();
2247 }
2248
2249 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2250   SDValue N0 = N->getOperand(0);
2251   SDValue N1 = N->getOperand(1);
2252   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2253   EVT VT = N->getValueType(0);
2254   SDLoc DL(N);
2255
2256   // fold (mulhu x, 0) -> 0
2257   if (N1C && N1C->isNullValue())
2258     return N1;
2259   // fold (mulhu x, 1) -> 0
2260   if (N1C && N1C->getAPIntValue() == 1)
2261     return DAG.getConstant(0, N0.getValueType());
2262   // fold (mulhu x, undef) -> 0
2263   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2264     return DAG.getConstant(0, VT);
2265
2266   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2267   // plus a shift.
2268   if (VT.isSimple() && !VT.isVector()) {
2269     MVT Simple = VT.getSimpleVT();
2270     unsigned SimpleSize = Simple.getSizeInBits();
2271     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2272     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2273       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2274       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2275       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2276       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2277             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2278       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2279     }
2280   }
2281
2282   return SDValue();
2283 }
2284
2285 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2286 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2287 /// that are being performed. Return true if a simplification was made.
2288 ///
2289 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2290                                                 unsigned HiOp) {
2291   // If the high half is not needed, just compute the low half.
2292   bool HiExists = N->hasAnyUseOfValue(1);
2293   if (!HiExists &&
2294       (!LegalOperations ||
2295        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2296     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2297                               ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2298     return CombineTo(N, Res, Res);
2299   }
2300
2301   // If the low half is not needed, just compute the high half.
2302   bool LoExists = N->hasAnyUseOfValue(0);
2303   if (!LoExists &&
2304       (!LegalOperations ||
2305        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2306     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2307                               ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2308     return CombineTo(N, Res, Res);
2309   }
2310
2311   // If both halves are used, return as it is.
2312   if (LoExists && HiExists)
2313     return SDValue();
2314
2315   // If the two computed results can be simplified separately, separate them.
2316   if (LoExists) {
2317     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2318                              ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2319     AddToWorkList(Lo.getNode());
2320     SDValue LoOpt = combine(Lo.getNode());
2321     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2322         (!LegalOperations ||
2323          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2324       return CombineTo(N, LoOpt, LoOpt);
2325   }
2326
2327   if (HiExists) {
2328     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2329                              ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2330     AddToWorkList(Hi.getNode());
2331     SDValue HiOpt = combine(Hi.getNode());
2332     if (HiOpt.getNode() && HiOpt != Hi &&
2333         (!LegalOperations ||
2334          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2335       return CombineTo(N, HiOpt, HiOpt);
2336   }
2337
2338   return SDValue();
2339 }
2340
2341 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2342   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2343   if (Res.getNode()) return Res;
2344
2345   EVT VT = N->getValueType(0);
2346   SDLoc DL(N);
2347
2348   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2349   // plus a shift.
2350   if (VT.isSimple() && !VT.isVector()) {
2351     MVT Simple = VT.getSimpleVT();
2352     unsigned SimpleSize = Simple.getSizeInBits();
2353     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2354     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2355       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2356       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2357       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2358       // Compute the high part as N1.
2359       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2360             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2361       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2362       // Compute the low part as N0.
2363       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2364       return CombineTo(N, Lo, Hi);
2365     }
2366   }
2367
2368   return SDValue();
2369 }
2370
2371 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2372   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2373   if (Res.getNode()) return Res;
2374
2375   EVT VT = N->getValueType(0);
2376   SDLoc DL(N);
2377
2378   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2379   // plus a shift.
2380   if (VT.isSimple() && !VT.isVector()) {
2381     MVT Simple = VT.getSimpleVT();
2382     unsigned SimpleSize = Simple.getSizeInBits();
2383     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2384     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2385       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2386       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2387       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2388       // Compute the high part as N1.
2389       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2390             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2391       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2392       // Compute the low part as N0.
2393       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2394       return CombineTo(N, Lo, Hi);
2395     }
2396   }
2397
2398   return SDValue();
2399 }
2400
2401 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2402   // (smulo x, 2) -> (saddo x, x)
2403   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2404     if (C2->getAPIntValue() == 2)
2405       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2406                          N->getOperand(0), N->getOperand(0));
2407
2408   return SDValue();
2409 }
2410
2411 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2412   // (umulo x, 2) -> (uaddo x, x)
2413   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2414     if (C2->getAPIntValue() == 2)
2415       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2416                          N->getOperand(0), N->getOperand(0));
2417
2418   return SDValue();
2419 }
2420
2421 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2422   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2423   if (Res.getNode()) return Res;
2424
2425   return SDValue();
2426 }
2427
2428 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2429   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2430   if (Res.getNode()) return Res;
2431
2432   return SDValue();
2433 }
2434
2435 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2436 /// two operands of the same opcode, try to simplify it.
2437 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2438   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2439   EVT VT = N0.getValueType();
2440   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2441
2442   // Bail early if none of these transforms apply.
2443   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2444
2445   // For each of OP in AND/OR/XOR:
2446   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2447   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2448   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2449   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2450   //
2451   // do not sink logical op inside of a vector extend, since it may combine
2452   // into a vsetcc.
2453   EVT Op0VT = N0.getOperand(0).getValueType();
2454   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2455        N0.getOpcode() == ISD::SIGN_EXTEND ||
2456        // Avoid infinite looping with PromoteIntBinOp.
2457        (N0.getOpcode() == ISD::ANY_EXTEND &&
2458         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2459        (N0.getOpcode() == ISD::TRUNCATE &&
2460         (!TLI.isZExtFree(VT, Op0VT) ||
2461          !TLI.isTruncateFree(Op0VT, VT)) &&
2462         TLI.isTypeLegal(Op0VT))) &&
2463       !VT.isVector() &&
2464       Op0VT == N1.getOperand(0).getValueType() &&
2465       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2466     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2467                                  N0.getOperand(0).getValueType(),
2468                                  N0.getOperand(0), N1.getOperand(0));
2469     AddToWorkList(ORNode.getNode());
2470     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2471   }
2472
2473   // For each of OP in SHL/SRL/SRA/AND...
2474   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2475   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2476   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2477   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2478        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2479       N0.getOperand(1) == N1.getOperand(1)) {
2480     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2481                                  N0.getOperand(0).getValueType(),
2482                                  N0.getOperand(0), N1.getOperand(0));
2483     AddToWorkList(ORNode.getNode());
2484     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2485                        ORNode, N0.getOperand(1));
2486   }
2487
2488   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2489   // Only perform this optimization after type legalization and before
2490   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2491   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2492   // we don't want to undo this promotion.
2493   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2494   // on scalars.
2495   if ((N0.getOpcode() == ISD::BITCAST ||
2496        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2497       Level == AfterLegalizeTypes) {
2498     SDValue In0 = N0.getOperand(0);
2499     SDValue In1 = N1.getOperand(0);
2500     EVT In0Ty = In0.getValueType();
2501     EVT In1Ty = In1.getValueType();
2502     SDLoc DL(N);
2503     // If both incoming values are integers, and the original types are the
2504     // same.
2505     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2506       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2507       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2508       AddToWorkList(Op.getNode());
2509       return BC;
2510     }
2511   }
2512
2513   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2514   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2515   // If both shuffles use the same mask, and both shuffle within a single
2516   // vector, then it is worthwhile to move the swizzle after the operation.
2517   // The type-legalizer generates this pattern when loading illegal
2518   // vector types from memory. In many cases this allows additional shuffle
2519   // optimizations.
2520   // There are other cases where moving the shuffle after the xor/and/or
2521   // is profitable even if shuffles don't perform a swizzle.
2522   // If both shuffles use the same mask, and both shuffles have the same first
2523   // or second operand, then it might still be profitable to move the shuffle
2524   // after the xor/and/or operation.
2525   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2526     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2527     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2528
2529     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2530            "Inputs to shuffles are not the same type");
2531
2532     // Check that both shuffles use the same mask. The masks are known to be of
2533     // the same length because the result vector type is the same.
2534     // Check also that shuffles have only one use to avoid introducing extra
2535     // instructions.
2536     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2537         SVN0->getMask().equals(SVN1->getMask())) {
2538       SDValue ShOp = N0->getOperand(1);
2539
2540       // Don't try to fold this node if it requires introducing a
2541       // build vector of all zeros that might be illegal at this stage.
2542       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2543         if (!LegalTypes)
2544           ShOp = DAG.getConstant(0, VT);
2545         else
2546           ShOp = SDValue();
2547       }
2548
2549       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2550       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2551       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2552       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2553         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2554                                       N0->getOperand(0), N1->getOperand(0));
2555         AddToWorkList(NewNode.getNode());
2556         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2557                                     &SVN0->getMask()[0]);
2558       }
2559
2560       // Don't try to fold this node if it requires introducing a
2561       // build vector of all zeros that might be illegal at this stage.
2562       ShOp = N0->getOperand(0);
2563       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2564         if (!LegalTypes)
2565           ShOp = DAG.getConstant(0, VT);
2566         else
2567           ShOp = SDValue();
2568       }
2569
2570       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2571       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2572       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2573       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2574         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2575                                       N0->getOperand(1), N1->getOperand(1));
2576         AddToWorkList(NewNode.getNode());
2577         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2578                                     &SVN0->getMask()[0]);
2579       }
2580     }
2581   }
2582
2583   return SDValue();
2584 }
2585
2586 SDValue DAGCombiner::visitAND(SDNode *N) {
2587   SDValue N0 = N->getOperand(0);
2588   SDValue N1 = N->getOperand(1);
2589   SDValue LL, LR, RL, RR, CC0, CC1;
2590   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2591   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2592   EVT VT = N1.getValueType();
2593   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2594
2595   // fold vector ops
2596   if (VT.isVector()) {
2597     SDValue FoldedVOp = SimplifyVBinOp(N);
2598     if (FoldedVOp.getNode()) return FoldedVOp;
2599
2600     // fold (and x, 0) -> 0, vector edition
2601     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2602       return N0;
2603     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2604       return N1;
2605
2606     // fold (and x, -1) -> x, vector edition
2607     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2608       return N1;
2609     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2610       return N0;
2611   }
2612
2613   // fold (and x, undef) -> 0
2614   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2615     return DAG.getConstant(0, VT);
2616   // fold (and c1, c2) -> c1&c2
2617   if (N0C && N1C)
2618     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2619   // canonicalize constant to RHS
2620   if (N0C && !N1C)
2621     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2622   // fold (and x, -1) -> x
2623   if (N1C && N1C->isAllOnesValue())
2624     return N0;
2625   // if (and x, c) is known to be zero, return 0
2626   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2627                                    APInt::getAllOnesValue(BitWidth)))
2628     return DAG.getConstant(0, VT);
2629   // reassociate and
2630   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2631   if (RAND.getNode())
2632     return RAND;
2633   // fold (and (or x, C), D) -> D if (C & D) == D
2634   if (N1C && N0.getOpcode() == ISD::OR)
2635     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2636       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2637         return N1;
2638   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2639   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2640     SDValue N0Op0 = N0.getOperand(0);
2641     APInt Mask = ~N1C->getAPIntValue();
2642     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2643     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2644       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2645                                  N0.getValueType(), N0Op0);
2646
2647       // Replace uses of the AND with uses of the Zero extend node.
2648       CombineTo(N, Zext);
2649
2650       // We actually want to replace all uses of the any_extend with the
2651       // zero_extend, to avoid duplicating things.  This will later cause this
2652       // AND to be folded.
2653       CombineTo(N0.getNode(), Zext);
2654       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2655     }
2656   }
2657   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2658   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2659   // already be zero by virtue of the width of the base type of the load.
2660   //
2661   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2662   // more cases.
2663   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2664        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2665       N0.getOpcode() == ISD::LOAD) {
2666     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2667                                          N0 : N0.getOperand(0) );
2668
2669     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2670     // This can be a pure constant or a vector splat, in which case we treat the
2671     // vector as a scalar and use the splat value.
2672     APInt Constant = APInt::getNullValue(1);
2673     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2674       Constant = C->getAPIntValue();
2675     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2676       APInt SplatValue, SplatUndef;
2677       unsigned SplatBitSize;
2678       bool HasAnyUndefs;
2679       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2680                                              SplatBitSize, HasAnyUndefs);
2681       if (IsSplat) {
2682         // Undef bits can contribute to a possible optimisation if set, so
2683         // set them.
2684         SplatValue |= SplatUndef;
2685
2686         // The splat value may be something like "0x00FFFFFF", which means 0 for
2687         // the first vector value and FF for the rest, repeating. We need a mask
2688         // that will apply equally to all members of the vector, so AND all the
2689         // lanes of the constant together.
2690         EVT VT = Vector->getValueType(0);
2691         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2692
2693         // If the splat value has been compressed to a bitlength lower
2694         // than the size of the vector lane, we need to re-expand it to
2695         // the lane size.
2696         if (BitWidth > SplatBitSize)
2697           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2698                SplatBitSize < BitWidth;
2699                SplatBitSize = SplatBitSize * 2)
2700             SplatValue |= SplatValue.shl(SplatBitSize);
2701
2702         Constant = APInt::getAllOnesValue(BitWidth);
2703         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2704           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2705       }
2706     }
2707
2708     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2709     // actually legal and isn't going to get expanded, else this is a false
2710     // optimisation.
2711     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2712                                                     Load->getMemoryVT());
2713
2714     // Resize the constant to the same size as the original memory access before
2715     // extension. If it is still the AllOnesValue then this AND is completely
2716     // unneeded.
2717     Constant =
2718       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2719
2720     bool B;
2721     switch (Load->getExtensionType()) {
2722     default: B = false; break;
2723     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2724     case ISD::ZEXTLOAD:
2725     case ISD::NON_EXTLOAD: B = true; break;
2726     }
2727
2728     if (B && Constant.isAllOnesValue()) {
2729       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2730       // preserve semantics once we get rid of the AND.
2731       SDValue NewLoad(Load, 0);
2732       if (Load->getExtensionType() == ISD::EXTLOAD) {
2733         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2734                               Load->getValueType(0), SDLoc(Load),
2735                               Load->getChain(), Load->getBasePtr(),
2736                               Load->getOffset(), Load->getMemoryVT(),
2737                               Load->getMemOperand());
2738         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2739         if (Load->getNumValues() == 3) {
2740           // PRE/POST_INC loads have 3 values.
2741           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2742                            NewLoad.getValue(2) };
2743           CombineTo(Load, To, 3, true);
2744         } else {
2745           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2746         }
2747       }
2748
2749       // Fold the AND away, taking care not to fold to the old load node if we
2750       // replaced it.
2751       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2752
2753       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2754     }
2755   }
2756   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2757   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2758     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2759     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2760
2761     if (LR == RR && Op0 == Op1 &&
2762         LL.getValueType().isInteger()) {
2763       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2764       if (TLI.isConstFalseVal(LR.getNode()) && Op1 == ISD::SETEQ) {
2765         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2766                                      LR.getValueType(), LL, RL);
2767         AddToWorkList(ORNode.getNode());
2768         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2769       }
2770       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2771       if (TLI.isConstTrueVal(LR.getNode()) && Op1 == ISD::SETEQ) {
2772         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2773                                       LR.getValueType(), LL, RL);
2774         AddToWorkList(ANDNode.getNode());
2775         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2776       }
2777       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2778       if (TLI.isConstTrueVal(LR.getNode()) && Op1 == ISD::SETGT) {
2779         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2780                                      LR.getValueType(), LL, RL);
2781         AddToWorkList(ORNode.getNode());
2782         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2783       }
2784     }
2785     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2786     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2787         Op0 == Op1 && LL.getValueType().isInteger() &&
2788       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2789                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2790                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2791                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2792       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2793                                     LL, DAG.getConstant(1, LL.getValueType()));
2794       AddToWorkList(ADDNode.getNode());
2795       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2796                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2797     }
2798     // canonicalize equivalent to ll == rl
2799     if (LL == RR && LR == RL) {
2800       Op1 = ISD::getSetCCSwappedOperands(Op1);
2801       std::swap(RL, RR);
2802     }
2803     if (LL == RL && LR == RR) {
2804       bool isInteger = LL.getValueType().isInteger();
2805       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2806       if (Result != ISD::SETCC_INVALID &&
2807           (!LegalOperations ||
2808            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2809             TLI.isOperationLegal(ISD::SETCC,
2810                             getSetCCResultType(N0.getSimpleValueType())))))
2811         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2812                             LL, LR, Result);
2813     }
2814   }
2815
2816   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2817   if (N0.getOpcode() == N1.getOpcode()) {
2818     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2819     if (Tmp.getNode()) return Tmp;
2820   }
2821
2822   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2823   // fold (and (sra)) -> (and (srl)) when possible.
2824   if (!VT.isVector() &&
2825       SimplifyDemandedBits(SDValue(N, 0)))
2826     return SDValue(N, 0);
2827
2828   // fold (zext_inreg (extload x)) -> (zextload x)
2829   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2830     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2831     EVT MemVT = LN0->getMemoryVT();
2832     // If we zero all the possible extended bits, then we can turn this into
2833     // a zextload if we are running before legalize or the operation is legal.
2834     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2835     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2836                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2837         ((!LegalOperations && !LN0->isVolatile()) ||
2838          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2839       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2840                                        LN0->getChain(), LN0->getBasePtr(),
2841                                        MemVT, LN0->getMemOperand());
2842       AddToWorkList(N);
2843       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2844       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2845     }
2846   }
2847   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2848   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2849       N0.hasOneUse()) {
2850     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2851     EVT MemVT = LN0->getMemoryVT();
2852     // If we zero all the possible extended bits, then we can turn this into
2853     // a zextload if we are running before legalize or the operation is legal.
2854     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2855     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2856                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2857         ((!LegalOperations && !LN0->isVolatile()) ||
2858          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2859       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2860                                        LN0->getChain(), LN0->getBasePtr(),
2861                                        MemVT, LN0->getMemOperand());
2862       AddToWorkList(N);
2863       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2864       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2865     }
2866   }
2867
2868   // fold (and (load x), 255) -> (zextload x, i8)
2869   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2870   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2871   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2872               (N0.getOpcode() == ISD::ANY_EXTEND &&
2873                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2874     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2875     LoadSDNode *LN0 = HasAnyExt
2876       ? cast<LoadSDNode>(N0.getOperand(0))
2877       : cast<LoadSDNode>(N0);
2878     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2879         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2880       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2881       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2882         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2883         EVT LoadedVT = LN0->getMemoryVT();
2884
2885         if (ExtVT == LoadedVT &&
2886             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2887           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2888
2889           SDValue NewLoad =
2890             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2891                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2892                            LN0->getMemOperand());
2893           AddToWorkList(N);
2894           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2895           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2896         }
2897
2898         // Do not change the width of a volatile load.
2899         // Do not generate loads of non-round integer types since these can
2900         // be expensive (and would be wrong if the type is not byte sized).
2901         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2902             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2903           EVT PtrType = LN0->getOperand(1).getValueType();
2904
2905           unsigned Alignment = LN0->getAlignment();
2906           SDValue NewPtr = LN0->getBasePtr();
2907
2908           // For big endian targets, we need to add an offset to the pointer
2909           // to load the correct bytes.  For little endian systems, we merely
2910           // need to read fewer bytes from the same pointer.
2911           if (TLI.isBigEndian()) {
2912             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2913             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2914             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2915             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2916                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2917             Alignment = MinAlign(Alignment, PtrOff);
2918           }
2919
2920           AddToWorkList(NewPtr.getNode());
2921
2922           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2923           SDValue Load =
2924             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2925                            LN0->getChain(), NewPtr,
2926                            LN0->getPointerInfo(),
2927                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2928                            Alignment, LN0->getTBAAInfo());
2929           AddToWorkList(N);
2930           CombineTo(LN0, Load, Load.getValue(1));
2931           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2932         }
2933       }
2934     }
2935   }
2936
2937   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2938       VT.getSizeInBits() <= 64) {
2939     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2940       APInt ADDC = ADDI->getAPIntValue();
2941       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2942         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2943         // immediate for an add, but it is legal if its top c2 bits are set,
2944         // transform the ADD so the immediate doesn't need to be materialized
2945         // in a register.
2946         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2947           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2948                                              SRLI->getZExtValue());
2949           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2950             ADDC |= Mask;
2951             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2952               SDValue NewAdd =
2953                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2954                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2955               CombineTo(N0.getNode(), NewAdd);
2956               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2957             }
2958           }
2959         }
2960       }
2961     }
2962   }
2963
2964   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2965   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2966     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2967                                        N0.getOperand(1), false);
2968     if (BSwap.getNode())
2969       return BSwap;
2970   }
2971
2972   return SDValue();
2973 }
2974
2975 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2976 ///
2977 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2978                                         bool DemandHighBits) {
2979   if (!LegalOperations)
2980     return SDValue();
2981
2982   EVT VT = N->getValueType(0);
2983   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2984     return SDValue();
2985   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2986     return SDValue();
2987
2988   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2989   bool LookPassAnd0 = false;
2990   bool LookPassAnd1 = false;
2991   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2992       std::swap(N0, N1);
2993   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2994       std::swap(N0, N1);
2995   if (N0.getOpcode() == ISD::AND) {
2996     if (!N0.getNode()->hasOneUse())
2997       return SDValue();
2998     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2999     if (!N01C || N01C->getZExtValue() != 0xFF00)
3000       return SDValue();
3001     N0 = N0.getOperand(0);
3002     LookPassAnd0 = true;
3003   }
3004
3005   if (N1.getOpcode() == ISD::AND) {
3006     if (!N1.getNode()->hasOneUse())
3007       return SDValue();
3008     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3009     if (!N11C || N11C->getZExtValue() != 0xFF)
3010       return SDValue();
3011     N1 = N1.getOperand(0);
3012     LookPassAnd1 = true;
3013   }
3014
3015   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3016     std::swap(N0, N1);
3017   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3018     return SDValue();
3019   if (!N0.getNode()->hasOneUse() ||
3020       !N1.getNode()->hasOneUse())
3021     return SDValue();
3022
3023   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3024   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3025   if (!N01C || !N11C)
3026     return SDValue();
3027   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3028     return SDValue();
3029
3030   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3031   SDValue N00 = N0->getOperand(0);
3032   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3033     if (!N00.getNode()->hasOneUse())
3034       return SDValue();
3035     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3036     if (!N001C || N001C->getZExtValue() != 0xFF)
3037       return SDValue();
3038     N00 = N00.getOperand(0);
3039     LookPassAnd0 = true;
3040   }
3041
3042   SDValue N10 = N1->getOperand(0);
3043   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3044     if (!N10.getNode()->hasOneUse())
3045       return SDValue();
3046     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3047     if (!N101C || N101C->getZExtValue() != 0xFF00)
3048       return SDValue();
3049     N10 = N10.getOperand(0);
3050     LookPassAnd1 = true;
3051   }
3052
3053   if (N00 != N10)
3054     return SDValue();
3055
3056   // Make sure everything beyond the low halfword gets set to zero since the SRL
3057   // 16 will clear the top bits.
3058   unsigned OpSizeInBits = VT.getSizeInBits();
3059   if (DemandHighBits && OpSizeInBits > 16) {
3060     // If the left-shift isn't masked out then the only way this is a bswap is
3061     // if all bits beyond the low 8 are 0. In that case the entire pattern
3062     // reduces to a left shift anyway: leave it for other parts of the combiner.
3063     if (!LookPassAnd0)
3064       return SDValue();
3065
3066     // However, if the right shift isn't masked out then it might be because
3067     // it's not needed. See if we can spot that too.
3068     if (!LookPassAnd1 &&
3069         !DAG.MaskedValueIsZero(
3070             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3071       return SDValue();
3072   }
3073
3074   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3075   if (OpSizeInBits > 16)
3076     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3077                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3078   return Res;
3079 }
3080
3081 /// isBSwapHWordElement - Return true if the specified node is an element
3082 /// that makes up a 32-bit packed halfword byteswap. i.e.
3083 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3084 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3085   if (!N.getNode()->hasOneUse())
3086     return false;
3087
3088   unsigned Opc = N.getOpcode();
3089   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3090     return false;
3091
3092   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3093   if (!N1C)
3094     return false;
3095
3096   unsigned Num;
3097   switch (N1C->getZExtValue()) {
3098   default:
3099     return false;
3100   case 0xFF:       Num = 0; break;
3101   case 0xFF00:     Num = 1; break;
3102   case 0xFF0000:   Num = 2; break;
3103   case 0xFF000000: Num = 3; break;
3104   }
3105
3106   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3107   SDValue N0 = N.getOperand(0);
3108   if (Opc == ISD::AND) {
3109     if (Num == 0 || Num == 2) {
3110       // (x >> 8) & 0xff
3111       // (x >> 8) & 0xff0000
3112       if (N0.getOpcode() != ISD::SRL)
3113         return false;
3114       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3115       if (!C || C->getZExtValue() != 8)
3116         return false;
3117     } else {
3118       // (x << 8) & 0xff00
3119       // (x << 8) & 0xff000000
3120       if (N0.getOpcode() != ISD::SHL)
3121         return false;
3122       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3123       if (!C || C->getZExtValue() != 8)
3124         return false;
3125     }
3126   } else if (Opc == ISD::SHL) {
3127     // (x & 0xff) << 8
3128     // (x & 0xff0000) << 8
3129     if (Num != 0 && Num != 2)
3130       return false;
3131     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3132     if (!C || C->getZExtValue() != 8)
3133       return false;
3134   } else { // Opc == ISD::SRL
3135     // (x & 0xff00) >> 8
3136     // (x & 0xff000000) >> 8
3137     if (Num != 1 && Num != 3)
3138       return false;
3139     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3140     if (!C || C->getZExtValue() != 8)
3141       return false;
3142   }
3143
3144   if (Parts[Num])
3145     return false;
3146
3147   Parts[Num] = N0.getOperand(0).getNode();
3148   return true;
3149 }
3150
3151 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3152 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3153 /// => (rotl (bswap x), 16)
3154 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3155   if (!LegalOperations)
3156     return SDValue();
3157
3158   EVT VT = N->getValueType(0);
3159   if (VT != MVT::i32)
3160     return SDValue();
3161   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3162     return SDValue();
3163
3164   SmallVector<SDNode*,4> Parts(4, (SDNode*)nullptr);
3165   // Look for either
3166   // (or (or (and), (and)), (or (and), (and)))
3167   // (or (or (or (and), (and)), (and)), (and))
3168   if (N0.getOpcode() != ISD::OR)
3169     return SDValue();
3170   SDValue N00 = N0.getOperand(0);
3171   SDValue N01 = N0.getOperand(1);
3172
3173   if (N1.getOpcode() == ISD::OR &&
3174       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3175     // (or (or (and), (and)), (or (and), (and)))
3176     SDValue N000 = N00.getOperand(0);
3177     if (!isBSwapHWordElement(N000, Parts))
3178       return SDValue();
3179
3180     SDValue N001 = N00.getOperand(1);
3181     if (!isBSwapHWordElement(N001, Parts))
3182       return SDValue();
3183     SDValue N010 = N01.getOperand(0);
3184     if (!isBSwapHWordElement(N010, Parts))
3185       return SDValue();
3186     SDValue N011 = N01.getOperand(1);
3187     if (!isBSwapHWordElement(N011, Parts))
3188       return SDValue();
3189   } else {
3190     // (or (or (or (and), (and)), (and)), (and))
3191     if (!isBSwapHWordElement(N1, Parts))
3192       return SDValue();
3193     if (!isBSwapHWordElement(N01, Parts))
3194       return SDValue();
3195     if (N00.getOpcode() != ISD::OR)
3196       return SDValue();
3197     SDValue N000 = N00.getOperand(0);
3198     if (!isBSwapHWordElement(N000, Parts))
3199       return SDValue();
3200     SDValue N001 = N00.getOperand(1);
3201     if (!isBSwapHWordElement(N001, Parts))
3202       return SDValue();
3203   }
3204
3205   // Make sure the parts are all coming from the same node.
3206   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3207     return SDValue();
3208
3209   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3210                               SDValue(Parts[0],0));
3211
3212   // Result of the bswap should be rotated by 16. If it's not legal, then
3213   // do  (x << 16) | (x >> 16).
3214   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3215   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3216     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3217   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3218     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3219   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3220                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3221                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3222 }
3223
3224 SDValue DAGCombiner::visitOR(SDNode *N) {
3225   SDValue N0 = N->getOperand(0);
3226   SDValue N1 = N->getOperand(1);
3227   SDValue LL, LR, RL, RR, CC0, CC1;
3228   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3229   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3230   EVT VT = N1.getValueType();
3231
3232   // fold vector ops
3233   if (VT.isVector()) {
3234     SDValue FoldedVOp = SimplifyVBinOp(N);
3235     if (FoldedVOp.getNode()) return FoldedVOp;
3236
3237     // fold (or x, 0) -> x, vector edition
3238     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3239       return N1;
3240     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3241       return N0;
3242
3243     // fold (or x, -1) -> -1, vector edition
3244     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3245       return N0;
3246     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3247       return N1;
3248
3249     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3250     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3251     // Do this only if the resulting shuffle is legal.
3252     if (isa<ShuffleVectorSDNode>(N0) &&
3253         isa<ShuffleVectorSDNode>(N1) &&
3254         N0->getOperand(1) == N1->getOperand(1) &&
3255         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3256       bool CanFold = true;
3257       unsigned NumElts = VT.getVectorNumElements();
3258       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3259       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3260       // We construct two shuffle masks:
3261       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3262       // and N1 as the second operand.
3263       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3264       // and N0 as the second operand.
3265       // We do this because OR is commutable and therefore there might be
3266       // two ways to fold this node into a shuffle.
3267       SmallVector<int,4> Mask1;
3268       SmallVector<int,4> Mask2;
3269
3270       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3271         int M0 = SV0->getMaskElt(i);
3272         int M1 = SV1->getMaskElt(i);
3273
3274         // Both shuffle indexes are undef. Propagate Undef.
3275         if (M0 < 0 && M1 < 0) {
3276           Mask1.push_back(M0);
3277           Mask2.push_back(M0);
3278           continue;
3279         }
3280
3281         if (M0 < 0 || M1 < 0 ||
3282             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3283             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3284           CanFold = false;
3285           break;
3286         }
3287
3288         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3289         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3290       }
3291
3292       if (CanFold) {
3293         // Fold this sequence only if the resulting shuffle is 'legal'.
3294         if (TLI.isShuffleMaskLegal(Mask1, VT))
3295           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3296                                       N1->getOperand(0), &Mask1[0]);
3297         if (TLI.isShuffleMaskLegal(Mask2, VT))
3298           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3299                                       N0->getOperand(0), &Mask2[0]);
3300       }
3301     }
3302   }
3303
3304   // fold (or x, undef) -> -1
3305   if (!LegalOperations &&
3306       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3307     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3308     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3309   }
3310   // fold (or c1, c2) -> c1|c2
3311   if (N0C && N1C)
3312     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3313   // canonicalize constant to RHS
3314   if (N0C && !N1C)
3315     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3316   // fold (or x, 0) -> x
3317   if (N1C && N1C->isNullValue())
3318     return N0;
3319   // fold (or x, -1) -> -1
3320   if (N1C && N1C->isAllOnesValue())
3321     return N1;
3322   // fold (or x, c) -> c iff (x & ~c) == 0
3323   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3324     return N1;
3325
3326   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3327   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3328   if (BSwap.getNode())
3329     return BSwap;
3330   BSwap = MatchBSwapHWordLow(N, N0, N1);
3331   if (BSwap.getNode())
3332     return BSwap;
3333
3334   // reassociate or
3335   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3336   if (ROR.getNode())
3337     return ROR;
3338   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3339   // iff (c1 & c2) == 0.
3340   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3341              isa<ConstantSDNode>(N0.getOperand(1))) {
3342     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3343     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3344       SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1);
3345       if (!COR.getNode())
3346         return SDValue();
3347       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3348                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3349                                      N0.getOperand(0), N1), COR);
3350     }
3351   }
3352   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3353   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3354     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3355     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3356
3357     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3358         LL.getValueType().isInteger()) {
3359       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3360       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3361       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3362           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3363         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3364                                      LR.getValueType(), LL, RL);
3365         AddToWorkList(ORNode.getNode());
3366         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3367       }
3368       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3369       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3370       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3371           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3372         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3373                                       LR.getValueType(), LL, RL);
3374         AddToWorkList(ANDNode.getNode());
3375         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3376       }
3377     }
3378     // canonicalize equivalent to ll == rl
3379     if (LL == RR && LR == RL) {
3380       Op1 = ISD::getSetCCSwappedOperands(Op1);
3381       std::swap(RL, RR);
3382     }
3383     if (LL == RL && LR == RR) {
3384       bool isInteger = LL.getValueType().isInteger();
3385       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3386       if (Result != ISD::SETCC_INVALID &&
3387           (!LegalOperations ||
3388            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3389             TLI.isOperationLegal(ISD::SETCC,
3390               getSetCCResultType(N0.getValueType())))))
3391         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3392                             LL, LR, Result);
3393     }
3394   }
3395
3396   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3397   if (N0.getOpcode() == N1.getOpcode()) {
3398     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3399     if (Tmp.getNode()) return Tmp;
3400   }
3401
3402   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3403   if (N0.getOpcode() == ISD::AND &&
3404       N1.getOpcode() == ISD::AND &&
3405       N0.getOperand(1).getOpcode() == ISD::Constant &&
3406       N1.getOperand(1).getOpcode() == ISD::Constant &&
3407       // Don't increase # computations.
3408       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3409     // We can only do this xform if we know that bits from X that are set in C2
3410     // but not in C1 are already zero.  Likewise for Y.
3411     const APInt &LHSMask =
3412       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3413     const APInt &RHSMask =
3414       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3415
3416     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3417         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3418       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3419                               N0.getOperand(0), N1.getOperand(0));
3420       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3421                          DAG.getConstant(LHSMask | RHSMask, VT));
3422     }
3423   }
3424
3425   // See if this is some rotate idiom.
3426   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3427     return SDValue(Rot, 0);
3428
3429   // Simplify the operands using demanded-bits information.
3430   if (!VT.isVector() &&
3431       SimplifyDemandedBits(SDValue(N, 0)))
3432     return SDValue(N, 0);
3433
3434   return SDValue();
3435 }
3436
3437 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3438 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3439   if (Op.getOpcode() == ISD::AND) {
3440     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3441       Mask = Op.getOperand(1);
3442       Op = Op.getOperand(0);
3443     } else {
3444       return false;
3445     }
3446   }
3447
3448   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3449     Shift = Op;
3450     return true;
3451   }
3452
3453   return false;
3454 }
3455
3456 // Return true if we can prove that, whenever Neg and Pos are both in the
3457 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3458 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3459 //
3460 //     (or (shift1 X, Neg), (shift2 X, Pos))
3461 //
3462 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3463 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3464 // to consider shift amounts with defined behavior.
3465 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3466   // If OpSize is a power of 2 then:
3467   //
3468   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3469   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3470   //
3471   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3472   // for the stronger condition:
3473   //
3474   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3475   //
3476   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3477   // we can just replace Neg with Neg' for the rest of the function.
3478   //
3479   // In other cases we check for the even stronger condition:
3480   //
3481   //     Neg == OpSize - Pos                                    [B]
3482   //
3483   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3484   // behavior if Pos == 0 (and consequently Neg == OpSize).
3485   //
3486   // We could actually use [A] whenever OpSize is a power of 2, but the
3487   // only extra cases that it would match are those uninteresting ones
3488   // where Neg and Pos are never in range at the same time.  E.g. for
3489   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3490   // as well as (sub 32, Pos), but:
3491   //
3492   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3493   //
3494   // always invokes undefined behavior for 32-bit X.
3495   //
3496   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3497   unsigned MaskLoBits = 0;
3498   if (Neg.getOpcode() == ISD::AND &&
3499       isPowerOf2_64(OpSize) &&
3500       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3501       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3502     Neg = Neg.getOperand(0);
3503     MaskLoBits = Log2_64(OpSize);
3504   }
3505
3506   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3507   if (Neg.getOpcode() != ISD::SUB)
3508     return 0;
3509   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3510   if (!NegC)
3511     return 0;
3512   SDValue NegOp1 = Neg.getOperand(1);
3513
3514   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3515   // Pos'.  The truncation is redundant for the purpose of the equality.
3516   if (MaskLoBits &&
3517       Pos.getOpcode() == ISD::AND &&
3518       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3519       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3520     Pos = Pos.getOperand(0);
3521
3522   // The condition we need is now:
3523   //
3524   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3525   //
3526   // If NegOp1 == Pos then we need:
3527   //
3528   //              OpSize & Mask == NegC & Mask
3529   //
3530   // (because "x & Mask" is a truncation and distributes through subtraction).
3531   APInt Width;
3532   if (Pos == NegOp1)
3533     Width = NegC->getAPIntValue();
3534   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3535   // Then the condition we want to prove becomes:
3536   //
3537   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3538   //
3539   // which, again because "x & Mask" is a truncation, becomes:
3540   //
3541   //                NegC & Mask == (OpSize - PosC) & Mask
3542   //              OpSize & Mask == (NegC + PosC) & Mask
3543   else if (Pos.getOpcode() == ISD::ADD &&
3544            Pos.getOperand(0) == NegOp1 &&
3545            Pos.getOperand(1).getOpcode() == ISD::Constant)
3546     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3547              NegC->getAPIntValue());
3548   else
3549     return false;
3550
3551   // Now we just need to check that OpSize & Mask == Width & Mask.
3552   if (MaskLoBits)
3553     // Opsize & Mask is 0 since Mask is Opsize - 1.
3554     return Width.getLoBits(MaskLoBits) == 0;
3555   return Width == OpSize;
3556 }
3557
3558 // A subroutine of MatchRotate used once we have found an OR of two opposite
3559 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3560 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3561 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3562 // Neg with outer conversions stripped away.
3563 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3564                                        SDValue Neg, SDValue InnerPos,
3565                                        SDValue InnerNeg, unsigned PosOpcode,
3566                                        unsigned NegOpcode, SDLoc DL) {
3567   // fold (or (shl x, (*ext y)),
3568   //          (srl x, (*ext (sub 32, y)))) ->
3569   //   (rotl x, y) or (rotr x, (sub 32, y))
3570   //
3571   // fold (or (shl x, (*ext (sub 32, y))),
3572   //          (srl x, (*ext y))) ->
3573   //   (rotr x, y) or (rotl x, (sub 32, y))
3574   EVT VT = Shifted.getValueType();
3575   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3576     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3577     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3578                        HasPos ? Pos : Neg).getNode();
3579   }
3580
3581   return nullptr;
3582 }
3583
3584 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3585 // idioms for rotate, and if the target supports rotation instructions, generate
3586 // a rot[lr].
3587 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3588   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3589   EVT VT = LHS.getValueType();
3590   if (!TLI.isTypeLegal(VT)) return nullptr;
3591
3592   // The target must have at least one rotate flavor.
3593   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3594   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3595   if (!HasROTL && !HasROTR) return nullptr;
3596
3597   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3598   SDValue LHSShift;   // The shift.
3599   SDValue LHSMask;    // AND value if any.
3600   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3601     return nullptr; // Not part of a rotate.
3602
3603   SDValue RHSShift;   // The shift.
3604   SDValue RHSMask;    // AND value if any.
3605   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3606     return nullptr; // Not part of a rotate.
3607
3608   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3609     return nullptr;   // Not shifting the same value.
3610
3611   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3612     return nullptr;   // Shifts must disagree.
3613
3614   // Canonicalize shl to left side in a shl/srl pair.
3615   if (RHSShift.getOpcode() == ISD::SHL) {
3616     std::swap(LHS, RHS);
3617     std::swap(LHSShift, RHSShift);
3618     std::swap(LHSMask , RHSMask );
3619   }
3620
3621   unsigned OpSizeInBits = VT.getSizeInBits();
3622   SDValue LHSShiftArg = LHSShift.getOperand(0);
3623   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3624   SDValue RHSShiftArg = RHSShift.getOperand(0);
3625   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3626
3627   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3628   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3629   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3630       RHSShiftAmt.getOpcode() == ISD::Constant) {
3631     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3632     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3633     if ((LShVal + RShVal) != OpSizeInBits)
3634       return nullptr;
3635
3636     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3637                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3638
3639     // If there is an AND of either shifted operand, apply it to the result.
3640     if (LHSMask.getNode() || RHSMask.getNode()) {
3641       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3642
3643       if (LHSMask.getNode()) {
3644         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3645         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3646       }
3647       if (RHSMask.getNode()) {
3648         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3649         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3650       }
3651
3652       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3653     }
3654
3655     return Rot.getNode();
3656   }
3657
3658   // If there is a mask here, and we have a variable shift, we can't be sure
3659   // that we're masking out the right stuff.
3660   if (LHSMask.getNode() || RHSMask.getNode())
3661     return nullptr;
3662
3663   // If the shift amount is sign/zext/any-extended just peel it off.
3664   SDValue LExtOp0 = LHSShiftAmt;
3665   SDValue RExtOp0 = RHSShiftAmt;
3666   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3667        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3668        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3669        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3670       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3671        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3672        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3673        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3674     LExtOp0 = LHSShiftAmt.getOperand(0);
3675     RExtOp0 = RHSShiftAmt.getOperand(0);
3676   }
3677
3678   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3679                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3680   if (TryL)
3681     return TryL;
3682
3683   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3684                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3685   if (TryR)
3686     return TryR;
3687
3688   return nullptr;
3689 }
3690
3691 SDValue DAGCombiner::visitXOR(SDNode *N) {
3692   SDValue N0 = N->getOperand(0);
3693   SDValue N1 = N->getOperand(1);
3694   SDValue LHS, RHS, CC;
3695   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3696   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3697   EVT VT = N0.getValueType();
3698
3699   // fold vector ops
3700   if (VT.isVector()) {
3701     SDValue FoldedVOp = SimplifyVBinOp(N);
3702     if (FoldedVOp.getNode()) return FoldedVOp;
3703
3704     // fold (xor x, 0) -> x, vector edition
3705     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3706       return N1;
3707     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3708       return N0;
3709   }
3710
3711   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3712   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3713     return DAG.getConstant(0, VT);
3714   // fold (xor x, undef) -> undef
3715   if (N0.getOpcode() == ISD::UNDEF)
3716     return N0;
3717   if (N1.getOpcode() == ISD::UNDEF)
3718     return N1;
3719   // fold (xor c1, c2) -> c1^c2
3720   if (N0C && N1C)
3721     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3722   // canonicalize constant to RHS
3723   if (N0C && !N1C)
3724     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3725   // fold (xor x, 0) -> x
3726   if (N1C && N1C->isNullValue())
3727     return N0;
3728   // reassociate xor
3729   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3730   if (RXOR.getNode())
3731     return RXOR;
3732
3733   // fold !(x cc y) -> (x !cc y)
3734   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3735     bool isInt = LHS.getValueType().isInteger();
3736     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3737                                                isInt);
3738
3739     if (!LegalOperations ||
3740         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3741       switch (N0.getOpcode()) {
3742       default:
3743         llvm_unreachable("Unhandled SetCC Equivalent!");
3744       case ISD::SETCC:
3745         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3746       case ISD::SELECT_CC:
3747         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3748                                N0.getOperand(3), NotCC);
3749       }
3750     }
3751   }
3752
3753   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3754   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3755       N0.getNode()->hasOneUse() &&
3756       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3757     SDValue V = N0.getOperand(0);
3758     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3759                     DAG.getConstant(1, V.getValueType()));
3760     AddToWorkList(V.getNode());
3761     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3762   }
3763
3764   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3765   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3766       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3767     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3768     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3769       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3770       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3771       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3772       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3773       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3774     }
3775   }
3776   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3777   if (N1C && N1C->isAllOnesValue() &&
3778       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3779     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3780     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3781       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3782       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3783       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3784       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3785       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3786     }
3787   }
3788   // fold (xor (and x, y), y) -> (and (not x), y)
3789   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3790       N0->getOperand(1) == N1) {
3791     SDValue X = N0->getOperand(0);
3792     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3793     AddToWorkList(NotX.getNode());
3794     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3795   }
3796   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3797   if (N1C && N0.getOpcode() == ISD::XOR) {
3798     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3799     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3800     if (N00C)
3801       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3802                          DAG.getConstant(N1C->getAPIntValue() ^
3803                                          N00C->getAPIntValue(), VT));
3804     if (N01C)
3805       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3806                          DAG.getConstant(N1C->getAPIntValue() ^
3807                                          N01C->getAPIntValue(), VT));
3808   }
3809   // fold (xor x, x) -> 0
3810   if (N0 == N1)
3811     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3812
3813   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3814   if (N0.getOpcode() == N1.getOpcode()) {
3815     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3816     if (Tmp.getNode()) return Tmp;
3817   }
3818
3819   // Simplify the expression using non-local knowledge.
3820   if (!VT.isVector() &&
3821       SimplifyDemandedBits(SDValue(N, 0)))
3822     return SDValue(N, 0);
3823
3824   return SDValue();
3825 }
3826
3827 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3828 /// the shift amount is a constant.
3829 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
3830   // We can't and shouldn't fold opaque constants.
3831   if (Amt->isOpaque())
3832     return SDValue();
3833
3834   SDNode *LHS = N->getOperand(0).getNode();
3835   if (!LHS->hasOneUse()) return SDValue();
3836
3837   // We want to pull some binops through shifts, so that we have (and (shift))
3838   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3839   // thing happens with address calculations, so it's important to canonicalize
3840   // it.
3841   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3842
3843   switch (LHS->getOpcode()) {
3844   default: return SDValue();
3845   case ISD::OR:
3846   case ISD::XOR:
3847     HighBitSet = false; // We can only transform sra if the high bit is clear.
3848     break;
3849   case ISD::AND:
3850     HighBitSet = true;  // We can only transform sra if the high bit is set.
3851     break;
3852   case ISD::ADD:
3853     if (N->getOpcode() != ISD::SHL)
3854       return SDValue(); // only shl(add) not sr[al](add).
3855     HighBitSet = false; // We can only transform sra if the high bit is clear.
3856     break;
3857   }
3858
3859   // We require the RHS of the binop to be a constant and not opaque as well.
3860   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3861   if (!BinOpCst || BinOpCst->isOpaque()) return SDValue();
3862
3863   // FIXME: disable this unless the input to the binop is a shift by a constant.
3864   // If it is not a shift, it pessimizes some common cases like:
3865   //
3866   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3867   //    int bar(int *X, int i) { return X[i & 255]; }
3868   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3869   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3870        BinOpLHSVal->getOpcode() != ISD::SRA &&
3871        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3872       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3873     return SDValue();
3874
3875   EVT VT = N->getValueType(0);
3876
3877   // If this is a signed shift right, and the high bit is modified by the
3878   // logical operation, do not perform the transformation. The highBitSet
3879   // boolean indicates the value of the high bit of the constant which would
3880   // cause it to be modified for this operation.
3881   if (N->getOpcode() == ISD::SRA) {
3882     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3883     if (BinOpRHSSignSet != HighBitSet)
3884       return SDValue();
3885   }
3886
3887   if (!TLI.isDesirableToCommuteWithShift(LHS))
3888     return SDValue();
3889
3890   // Fold the constants, shifting the binop RHS by the shift amount.
3891   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3892                                N->getValueType(0),
3893                                LHS->getOperand(1), N->getOperand(1));
3894   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
3895
3896   // Create the new shift.
3897   SDValue NewShift = DAG.getNode(N->getOpcode(),
3898                                  SDLoc(LHS->getOperand(0)),
3899                                  VT, LHS->getOperand(0), N->getOperand(1));
3900
3901   // Create the new binop.
3902   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3903 }
3904
3905 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
3906   assert(N->getOpcode() == ISD::TRUNCATE);
3907   assert(N->getOperand(0).getOpcode() == ISD::AND);
3908
3909   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
3910   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
3911     SDValue N01 = N->getOperand(0).getOperand(1);
3912
3913     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
3914       EVT TruncVT = N->getValueType(0);
3915       SDValue N00 = N->getOperand(0).getOperand(0);
3916       APInt TruncC = N01C->getAPIntValue();
3917       TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
3918
3919       return DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3920                          DAG.getNode(ISD::TRUNCATE, SDLoc(N), TruncVT, N00),
3921                          DAG.getConstant(TruncC, TruncVT));
3922     }
3923   }
3924
3925   return SDValue();
3926 }
3927
3928 SDValue DAGCombiner::visitRotate(SDNode *N) {
3929   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
3930   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
3931       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
3932     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
3933     if (NewOp1.getNode())
3934       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
3935                          N->getOperand(0), NewOp1);
3936   }
3937   return SDValue();
3938 }
3939
3940 SDValue DAGCombiner::visitSHL(SDNode *N) {
3941   SDValue N0 = N->getOperand(0);
3942   SDValue N1 = N->getOperand(1);
3943   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3944   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3945   EVT VT = N0.getValueType();
3946   unsigned OpSizeInBits = VT.getScalarSizeInBits();
3947
3948   // fold vector ops
3949   if (VT.isVector()) {
3950     SDValue FoldedVOp = SimplifyVBinOp(N);
3951     if (FoldedVOp.getNode()) return FoldedVOp;
3952
3953     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
3954     // If setcc produces all-one true value then:
3955     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
3956     if (N1CV && N1CV->isConstant()) {
3957       if (N0.getOpcode() == ISD::AND &&
3958           TLI.getBooleanContents(true) ==
3959           TargetLowering::ZeroOrNegativeOneBooleanContent) {
3960         SDValue N00 = N0->getOperand(0);
3961         SDValue N01 = N0->getOperand(1);
3962         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
3963
3964         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC) {
3965           SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, VT, N01CV, N1CV);
3966           if (C.getNode())
3967             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
3968         }
3969       } else {
3970         N1C = isConstOrConstSplat(N1);
3971       }
3972     }
3973   }
3974
3975   // fold (shl c1, c2) -> c1<<c2
3976   if (N0C && N1C)
3977     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3978   // fold (shl 0, x) -> 0
3979   if (N0C && N0C->isNullValue())
3980     return N0;
3981   // fold (shl x, c >= size(x)) -> undef
3982   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3983     return DAG.getUNDEF(VT);
3984   // fold (shl x, 0) -> x
3985   if (N1C && N1C->isNullValue())
3986     return N0;
3987   // fold (shl undef, x) -> 0
3988   if (N0.getOpcode() == ISD::UNDEF)
3989     return DAG.getConstant(0, VT);
3990   // if (shl x, c) is known to be zero, return 0
3991   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3992                             APInt::getAllOnesValue(OpSizeInBits)))
3993     return DAG.getConstant(0, VT);
3994   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3995   if (N1.getOpcode() == ISD::TRUNCATE &&
3996       N1.getOperand(0).getOpcode() == ISD::AND) {
3997     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
3998     if (NewOp1.getNode())
3999       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4000   }
4001
4002   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4003     return SDValue(N, 0);
4004
4005   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4006   if (N1C && N0.getOpcode() == ISD::SHL) {
4007     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4008       uint64_t c1 = N0C1->getZExtValue();
4009       uint64_t c2 = N1C->getZExtValue();
4010       if (c1 + c2 >= OpSizeInBits)
4011         return DAG.getConstant(0, VT);
4012       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4013                          DAG.getConstant(c1 + c2, N1.getValueType()));
4014     }
4015   }
4016
4017   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4018   // For this to be valid, the second form must not preserve any of the bits
4019   // that are shifted out by the inner shift in the first form.  This means
4020   // the outer shift size must be >= the number of bits added by the ext.
4021   // As a corollary, we don't care what kind of ext it is.
4022   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4023               N0.getOpcode() == ISD::ANY_EXTEND ||
4024               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4025       N0.getOperand(0).getOpcode() == ISD::SHL) {
4026     SDValue N0Op0 = N0.getOperand(0);
4027     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4028       uint64_t c1 = N0Op0C1->getZExtValue();
4029       uint64_t c2 = N1C->getZExtValue();
4030       EVT InnerShiftVT = N0Op0.getValueType();
4031       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4032       if (c2 >= OpSizeInBits - InnerShiftSize) {
4033         if (c1 + c2 >= OpSizeInBits)
4034           return DAG.getConstant(0, VT);
4035         return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
4036                            DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
4037                                        N0Op0->getOperand(0)),
4038                            DAG.getConstant(c1 + c2, N1.getValueType()));
4039       }
4040     }
4041   }
4042
4043   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4044   // Only fold this if the inner zext has no other uses to avoid increasing
4045   // the total number of instructions.
4046   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4047       N0.getOperand(0).getOpcode() == ISD::SRL) {
4048     SDValue N0Op0 = N0.getOperand(0);
4049     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4050       uint64_t c1 = N0Op0C1->getZExtValue();
4051       if (c1 < VT.getScalarSizeInBits()) {
4052         uint64_t c2 = N1C->getZExtValue();
4053         if (c1 == c2) {
4054           SDValue NewOp0 = N0.getOperand(0);
4055           EVT CountVT = NewOp0.getOperand(1).getValueType();
4056           SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
4057                                        NewOp0, DAG.getConstant(c2, CountVT));
4058           AddToWorkList(NewSHL.getNode());
4059           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4060         }
4061       }
4062     }
4063   }
4064
4065   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4066   //                               (and (srl x, (sub c1, c2), MASK)
4067   // Only fold this if the inner shift has no other uses -- if it does, folding
4068   // this will increase the total number of instructions.
4069   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4070     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4071       uint64_t c1 = N0C1->getZExtValue();
4072       if (c1 < OpSizeInBits) {
4073         uint64_t c2 = N1C->getZExtValue();
4074         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4075         SDValue Shift;
4076         if (c2 > c1) {
4077           Mask = Mask.shl(c2 - c1);
4078           Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4079                               DAG.getConstant(c2 - c1, N1.getValueType()));
4080         } else {
4081           Mask = Mask.lshr(c1 - c2);
4082           Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4083                               DAG.getConstant(c1 - c2, N1.getValueType()));
4084         }
4085         return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
4086                            DAG.getConstant(Mask, VT));
4087       }
4088     }
4089   }
4090   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4091   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4092     unsigned BitSize = VT.getScalarSizeInBits();
4093     SDValue HiBitsMask =
4094       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4095                                             BitSize - N1C->getZExtValue()), VT);
4096     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4097                        HiBitsMask);
4098   }
4099
4100   if (N1C) {
4101     SDValue NewSHL = visitShiftByConstant(N, N1C);
4102     if (NewSHL.getNode())
4103       return NewSHL;
4104   }
4105
4106   return SDValue();
4107 }
4108
4109 SDValue DAGCombiner::visitSRA(SDNode *N) {
4110   SDValue N0 = N->getOperand(0);
4111   SDValue N1 = N->getOperand(1);
4112   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4113   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4114   EVT VT = N0.getValueType();
4115   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4116
4117   // fold vector ops
4118   if (VT.isVector()) {
4119     SDValue FoldedVOp = SimplifyVBinOp(N);
4120     if (FoldedVOp.getNode()) return FoldedVOp;
4121
4122     N1C = isConstOrConstSplat(N1);
4123   }
4124
4125   // fold (sra c1, c2) -> (sra c1, c2)
4126   if (N0C && N1C)
4127     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
4128   // fold (sra 0, x) -> 0
4129   if (N0C && N0C->isNullValue())
4130     return N0;
4131   // fold (sra -1, x) -> -1
4132   if (N0C && N0C->isAllOnesValue())
4133     return N0;
4134   // fold (sra x, (setge c, size(x))) -> undef
4135   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4136     return DAG.getUNDEF(VT);
4137   // fold (sra x, 0) -> x
4138   if (N1C && N1C->isNullValue())
4139     return N0;
4140   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4141   // sext_inreg.
4142   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4143     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4144     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4145     if (VT.isVector())
4146       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4147                                ExtVT, VT.getVectorNumElements());
4148     if ((!LegalOperations ||
4149          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4150       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4151                          N0.getOperand(0), DAG.getValueType(ExtVT));
4152   }
4153
4154   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4155   if (N1C && N0.getOpcode() == ISD::SRA) {
4156     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4157       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4158       if (Sum >= OpSizeInBits)
4159         Sum = OpSizeInBits - 1;
4160       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4161                          DAG.getConstant(Sum, N1.getValueType()));
4162     }
4163   }
4164
4165   // fold (sra (shl X, m), (sub result_size, n))
4166   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4167   // result_size - n != m.
4168   // If truncate is free for the target sext(shl) is likely to result in better
4169   // code.
4170   if (N0.getOpcode() == ISD::SHL && N1C) {
4171     // Get the two constanst of the shifts, CN0 = m, CN = n.
4172     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4173     if (N01C) {
4174       LLVMContext &Ctx = *DAG.getContext();
4175       // Determine what the truncate's result bitsize and type would be.
4176       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4177
4178       if (VT.isVector())
4179         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4180
4181       // Determine the residual right-shift amount.
4182       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4183
4184       // If the shift is not a no-op (in which case this should be just a sign
4185       // extend already), the truncated to type is legal, sign_extend is legal
4186       // on that type, and the truncate to that type is both legal and free,
4187       // perform the transform.
4188       if ((ShiftAmt > 0) &&
4189           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4190           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4191           TLI.isTruncateFree(VT, TruncVT)) {
4192
4193           SDValue Amt = DAG.getConstant(ShiftAmt,
4194               getShiftAmountTy(N0.getOperand(0).getValueType()));
4195           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4196                                       N0.getOperand(0), Amt);
4197           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4198                                       Shift);
4199           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4200                              N->getValueType(0), Trunc);
4201       }
4202     }
4203   }
4204
4205   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4206   if (N1.getOpcode() == ISD::TRUNCATE &&
4207       N1.getOperand(0).getOpcode() == ISD::AND) {
4208     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4209     if (NewOp1.getNode())
4210       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4211   }
4212
4213   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4214   //      if c1 is equal to the number of bits the trunc removes
4215   if (N0.getOpcode() == ISD::TRUNCATE &&
4216       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4217        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4218       N0.getOperand(0).hasOneUse() &&
4219       N0.getOperand(0).getOperand(1).hasOneUse() &&
4220       N1C) {
4221     SDValue N0Op0 = N0.getOperand(0);
4222     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4223       unsigned LargeShiftVal = LargeShift->getZExtValue();
4224       EVT LargeVT = N0Op0.getValueType();
4225
4226       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4227         SDValue Amt =
4228           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(),
4229                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4230         SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4231                                   N0Op0.getOperand(0), Amt);
4232         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4233       }
4234     }
4235   }
4236
4237   // Simplify, based on bits shifted out of the LHS.
4238   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4239     return SDValue(N, 0);
4240
4241
4242   // If the sign bit is known to be zero, switch this to a SRL.
4243   if (DAG.SignBitIsZero(N0))
4244     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4245
4246   if (N1C) {
4247     SDValue NewSRA = visitShiftByConstant(N, N1C);
4248     if (NewSRA.getNode())
4249       return NewSRA;
4250   }
4251
4252   return SDValue();
4253 }
4254
4255 SDValue DAGCombiner::visitSRL(SDNode *N) {
4256   SDValue N0 = N->getOperand(0);
4257   SDValue N1 = N->getOperand(1);
4258   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4259   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4260   EVT VT = N0.getValueType();
4261   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4262
4263   // fold vector ops
4264   if (VT.isVector()) {
4265     SDValue FoldedVOp = SimplifyVBinOp(N);
4266     if (FoldedVOp.getNode()) return FoldedVOp;
4267
4268     N1C = isConstOrConstSplat(N1);
4269   }
4270
4271   // fold (srl c1, c2) -> c1 >>u c2
4272   if (N0C && N1C)
4273     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4274   // fold (srl 0, x) -> 0
4275   if (N0C && N0C->isNullValue())
4276     return N0;
4277   // fold (srl x, c >= size(x)) -> undef
4278   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4279     return DAG.getUNDEF(VT);
4280   // fold (srl x, 0) -> x
4281   if (N1C && N1C->isNullValue())
4282     return N0;
4283   // if (srl x, c) is known to be zero, return 0
4284   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4285                                    APInt::getAllOnesValue(OpSizeInBits)))
4286     return DAG.getConstant(0, VT);
4287
4288   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4289   if (N1C && N0.getOpcode() == ISD::SRL) {
4290     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4291       uint64_t c1 = N01C->getZExtValue();
4292       uint64_t c2 = N1C->getZExtValue();
4293       if (c1 + c2 >= OpSizeInBits)
4294         return DAG.getConstant(0, VT);
4295       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4296                          DAG.getConstant(c1 + c2, N1.getValueType()));
4297     }
4298   }
4299
4300   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4301   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4302       N0.getOperand(0).getOpcode() == ISD::SRL &&
4303       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4304     uint64_t c1 =
4305       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4306     uint64_t c2 = N1C->getZExtValue();
4307     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4308     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4309     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4310     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4311     if (c1 + OpSizeInBits == InnerShiftSize) {
4312       if (c1 + c2 >= InnerShiftSize)
4313         return DAG.getConstant(0, VT);
4314       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4315                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4316                                      N0.getOperand(0)->getOperand(0),
4317                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4318     }
4319   }
4320
4321   // fold (srl (shl x, c), c) -> (and x, cst2)
4322   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4323     unsigned BitSize = N0.getScalarValueSizeInBits();
4324     if (BitSize <= 64) {
4325       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4326       return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4327                          DAG.getConstant(~0ULL >> ShAmt, VT));
4328     }
4329   }
4330
4331   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4332   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4333     // Shifting in all undef bits?
4334     EVT SmallVT = N0.getOperand(0).getValueType();
4335     unsigned BitSize = SmallVT.getScalarSizeInBits();
4336     if (N1C->getZExtValue() >= BitSize)
4337       return DAG.getUNDEF(VT);
4338
4339     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4340       uint64_t ShiftAmt = N1C->getZExtValue();
4341       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4342                                        N0.getOperand(0),
4343                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4344       AddToWorkList(SmallShift.getNode());
4345       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4346       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4347                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4348                          DAG.getConstant(Mask, VT));
4349     }
4350   }
4351
4352   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4353   // bit, which is unmodified by sra.
4354   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4355     if (N0.getOpcode() == ISD::SRA)
4356       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4357   }
4358
4359   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4360   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4361       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4362     APInt KnownZero, KnownOne;
4363     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4364
4365     // If any of the input bits are KnownOne, then the input couldn't be all
4366     // zeros, thus the result of the srl will always be zero.
4367     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4368
4369     // If all of the bits input the to ctlz node are known to be zero, then
4370     // the result of the ctlz is "32" and the result of the shift is one.
4371     APInt UnknownBits = ~KnownZero;
4372     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4373
4374     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4375     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4376       // Okay, we know that only that the single bit specified by UnknownBits
4377       // could be set on input to the CTLZ node. If this bit is set, the SRL
4378       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4379       // to an SRL/XOR pair, which is likely to simplify more.
4380       unsigned ShAmt = UnknownBits.countTrailingZeros();
4381       SDValue Op = N0.getOperand(0);
4382
4383       if (ShAmt) {
4384         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4385                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4386         AddToWorkList(Op.getNode());
4387       }
4388
4389       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4390                          Op, DAG.getConstant(1, VT));
4391     }
4392   }
4393
4394   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4395   if (N1.getOpcode() == ISD::TRUNCATE &&
4396       N1.getOperand(0).getOpcode() == ISD::AND) {
4397     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4398     if (NewOp1.getNode())
4399       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4400   }
4401
4402   // fold operands of srl based on knowledge that the low bits are not
4403   // demanded.
4404   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4405     return SDValue(N, 0);
4406
4407   if (N1C) {
4408     SDValue NewSRL = visitShiftByConstant(N, N1C);
4409     if (NewSRL.getNode())
4410       return NewSRL;
4411   }
4412
4413   // Attempt to convert a srl of a load into a narrower zero-extending load.
4414   SDValue NarrowLoad = ReduceLoadWidth(N);
4415   if (NarrowLoad.getNode())
4416     return NarrowLoad;
4417
4418   // Here is a common situation. We want to optimize:
4419   //
4420   //   %a = ...
4421   //   %b = and i32 %a, 2
4422   //   %c = srl i32 %b, 1
4423   //   brcond i32 %c ...
4424   //
4425   // into
4426   //
4427   //   %a = ...
4428   //   %b = and %a, 2
4429   //   %c = setcc eq %b, 0
4430   //   brcond %c ...
4431   //
4432   // However when after the source operand of SRL is optimized into AND, the SRL
4433   // itself may not be optimized further. Look for it and add the BRCOND into
4434   // the worklist.
4435   if (N->hasOneUse()) {
4436     SDNode *Use = *N->use_begin();
4437     if (Use->getOpcode() == ISD::BRCOND)
4438       AddToWorkList(Use);
4439     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4440       // Also look pass the truncate.
4441       Use = *Use->use_begin();
4442       if (Use->getOpcode() == ISD::BRCOND)
4443         AddToWorkList(Use);
4444     }
4445   }
4446
4447   return SDValue();
4448 }
4449
4450 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4451   SDValue N0 = N->getOperand(0);
4452   EVT VT = N->getValueType(0);
4453
4454   // fold (ctlz c1) -> c2
4455   if (isa<ConstantSDNode>(N0))
4456     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4457   return SDValue();
4458 }
4459
4460 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4461   SDValue N0 = N->getOperand(0);
4462   EVT VT = N->getValueType(0);
4463
4464   // fold (ctlz_zero_undef c1) -> c2
4465   if (isa<ConstantSDNode>(N0))
4466     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4467   return SDValue();
4468 }
4469
4470 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4471   SDValue N0 = N->getOperand(0);
4472   EVT VT = N->getValueType(0);
4473
4474   // fold (cttz c1) -> c2
4475   if (isa<ConstantSDNode>(N0))
4476     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4477   return SDValue();
4478 }
4479
4480 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4481   SDValue N0 = N->getOperand(0);
4482   EVT VT = N->getValueType(0);
4483
4484   // fold (cttz_zero_undef c1) -> c2
4485   if (isa<ConstantSDNode>(N0))
4486     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4487   return SDValue();
4488 }
4489
4490 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4491   SDValue N0 = N->getOperand(0);
4492   EVT VT = N->getValueType(0);
4493
4494   // fold (ctpop c1) -> c2
4495   if (isa<ConstantSDNode>(N0))
4496     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4497   return SDValue();
4498 }
4499
4500 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4501   SDValue N0 = N->getOperand(0);
4502   SDValue N1 = N->getOperand(1);
4503   SDValue N2 = N->getOperand(2);
4504   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4505   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4506   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4507   EVT VT = N->getValueType(0);
4508   EVT VT0 = N0.getValueType();
4509
4510   // fold (select C, X, X) -> X
4511   if (N1 == N2)
4512     return N1;
4513   // fold (select true, X, Y) -> X
4514   if (N0C && !N0C->isNullValue())
4515     return N1;
4516   // fold (select false, X, Y) -> Y
4517   if (N0C && N0C->isNullValue())
4518     return N2;
4519   // fold (select C, 1, X) -> (or C, X)
4520   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4521     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4522   // fold (select C, 0, 1) -> (xor C, 1)
4523   if (VT.isInteger() &&
4524       (VT0 == MVT::i1 ||
4525        (VT0.isInteger() &&
4526         TLI.getBooleanContents(false) ==
4527         TargetLowering::ZeroOrOneBooleanContent)) &&
4528       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4529     SDValue XORNode;
4530     if (VT == VT0)
4531       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4532                          N0, DAG.getConstant(1, VT0));
4533     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4534                           N0, DAG.getConstant(1, VT0));
4535     AddToWorkList(XORNode.getNode());
4536     if (VT.bitsGT(VT0))
4537       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4538     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4539   }
4540   // fold (select C, 0, X) -> (and (not C), X)
4541   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4542     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4543     AddToWorkList(NOTNode.getNode());
4544     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4545   }
4546   // fold (select C, X, 1) -> (or (not C), X)
4547   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4548     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4549     AddToWorkList(NOTNode.getNode());
4550     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4551   }
4552   // fold (select C, X, 0) -> (and C, X)
4553   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4554     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4555   // fold (select X, X, Y) -> (or X, Y)
4556   // fold (select X, 1, Y) -> (or X, Y)
4557   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4558     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4559   // fold (select X, Y, X) -> (and X, Y)
4560   // fold (select X, Y, 0) -> (and X, Y)
4561   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4562     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4563
4564   // If we can fold this based on the true/false value, do so.
4565   if (SimplifySelectOps(N, N1, N2))
4566     return SDValue(N, 0);  // Don't revisit N.
4567
4568   // fold selects based on a setcc into other things, such as min/max/abs
4569   if (N0.getOpcode() == ISD::SETCC) {
4570     // FIXME:
4571     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4572     // having to say they don't support SELECT_CC on every type the DAG knows
4573     // about, since there is no way to mark an opcode illegal at all value types
4574     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4575         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4576       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4577                          N0.getOperand(0), N0.getOperand(1),
4578                          N1, N2, N0.getOperand(2));
4579     return SimplifySelect(SDLoc(N), N0, N1, N2);
4580   }
4581
4582   return SDValue();
4583 }
4584
4585 static
4586 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4587   SDLoc DL(N);
4588   EVT LoVT, HiVT;
4589   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4590
4591   // Split the inputs.
4592   SDValue Lo, Hi, LL, LH, RL, RH;
4593   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4594   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4595
4596   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4597   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4598
4599   return std::make_pair(Lo, Hi);
4600 }
4601
4602 // This function assumes all the vselect's arguments are CONCAT_VECTOR
4603 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
4604 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
4605   SDLoc dl(N);
4606   SDValue Cond = N->getOperand(0);
4607   SDValue LHS = N->getOperand(1);
4608   SDValue RHS = N->getOperand(2);
4609   MVT VT = N->getSimpleValueType(0);
4610   int NumElems = VT.getVectorNumElements();
4611   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
4612          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
4613          Cond.getOpcode() == ISD::BUILD_VECTOR);
4614
4615   // We're sure we have an even number of elements due to the
4616   // concat_vectors we have as arguments to vselect.
4617   // Skip BV elements until we find one that's not an UNDEF
4618   // After we find an UNDEF element, keep looping until we get to half the
4619   // length of the BV and see if all the non-undef nodes are the same.
4620   ConstantSDNode *BottomHalf = nullptr;
4621   for (int i = 0; i < NumElems / 2; ++i) {
4622     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4623       continue;
4624
4625     if (BottomHalf == nullptr)
4626       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4627     else if (Cond->getOperand(i).getNode() != BottomHalf)
4628       return SDValue();
4629   }
4630
4631   // Do the same for the second half of the BuildVector
4632   ConstantSDNode *TopHalf = nullptr;
4633   for (int i = NumElems / 2; i < NumElems; ++i) {
4634     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4635       continue;
4636
4637     if (TopHalf == nullptr)
4638       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4639     else if (Cond->getOperand(i).getNode() != TopHalf)
4640       return SDValue();
4641   }
4642
4643   assert(TopHalf && BottomHalf &&
4644          "One half of the selector was all UNDEFs and the other was all the "
4645          "same value. This should have been addressed before this function.");
4646   return DAG.getNode(
4647       ISD::CONCAT_VECTORS, dl, VT,
4648       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
4649       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
4650 }
4651
4652 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4653   SDValue N0 = N->getOperand(0);
4654   SDValue N1 = N->getOperand(1);
4655   SDValue N2 = N->getOperand(2);
4656   SDLoc DL(N);
4657
4658   // Canonicalize integer abs.
4659   // vselect (setg[te] X,  0),  X, -X ->
4660   // vselect (setgt    X, -1),  X, -X ->
4661   // vselect (setl[te] X,  0), -X,  X ->
4662   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4663   if (N0.getOpcode() == ISD::SETCC) {
4664     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4665     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4666     bool isAbs = false;
4667     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4668
4669     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4670          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4671         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4672       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4673     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4674              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4675       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4676
4677     if (isAbs) {
4678       EVT VT = LHS.getValueType();
4679       SDValue Shift = DAG.getNode(
4680           ISD::SRA, DL, VT, LHS,
4681           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4682       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4683       AddToWorkList(Shift.getNode());
4684       AddToWorkList(Add.getNode());
4685       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4686     }
4687   }
4688
4689   // If the VSELECT result requires splitting and the mask is provided by a
4690   // SETCC, then split both nodes and its operands before legalization. This
4691   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4692   // and enables future optimizations (e.g. min/max pattern matching on X86).
4693   if (N0.getOpcode() == ISD::SETCC) {
4694     EVT VT = N->getValueType(0);
4695
4696     // Check if any splitting is required.
4697     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4698         TargetLowering::TypeSplitVector)
4699       return SDValue();
4700
4701     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
4702     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
4703     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
4704     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
4705
4706     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
4707     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
4708
4709     // Add the new VSELECT nodes to the work list in case they need to be split
4710     // again.
4711     AddToWorkList(Lo.getNode());
4712     AddToWorkList(Hi.getNode());
4713
4714     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
4715   }
4716
4717   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
4718   if (ISD::isBuildVectorAllOnes(N0.getNode()))
4719     return N1;
4720   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
4721   if (ISD::isBuildVectorAllZeros(N0.getNode()))
4722     return N2;
4723
4724   // The ConvertSelectToConcatVector function is assuming both the above
4725   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
4726   // and addressed.
4727   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
4728       N2.getOpcode() == ISD::CONCAT_VECTORS &&
4729       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
4730     SDValue CV = ConvertSelectToConcatVector(N, DAG);
4731     if (CV.getNode())
4732       return CV;
4733   }
4734
4735   return SDValue();
4736 }
4737
4738 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4739   SDValue N0 = N->getOperand(0);
4740   SDValue N1 = N->getOperand(1);
4741   SDValue N2 = N->getOperand(2);
4742   SDValue N3 = N->getOperand(3);
4743   SDValue N4 = N->getOperand(4);
4744   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4745
4746   // fold select_cc lhs, rhs, x, x, cc -> x
4747   if (N2 == N3)
4748     return N2;
4749
4750   // Determine if the condition we're dealing with is constant
4751   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4752                               N0, N1, CC, SDLoc(N), false);
4753   if (SCC.getNode()) {
4754     AddToWorkList(SCC.getNode());
4755
4756     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4757       if (!SCCC->isNullValue())
4758         return N2;    // cond always true -> true val
4759       else
4760         return N3;    // cond always false -> false val
4761     }
4762
4763     // Fold to a simpler select_cc
4764     if (SCC.getOpcode() == ISD::SETCC)
4765       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4766                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4767                          SCC.getOperand(2));
4768   }
4769
4770   // If we can fold this based on the true/false value, do so.
4771   if (SimplifySelectOps(N, N2, N3))
4772     return SDValue(N, 0);  // Don't revisit N.
4773
4774   // fold select_cc into other things, such as min/max/abs
4775   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4776 }
4777
4778 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4779   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4780                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4781                        SDLoc(N));
4782 }
4783
4784 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
4785 // dag node into a ConstantSDNode or a build_vector of constants.
4786 // This function is called by the DAGCombiner when visiting sext/zext/aext
4787 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
4788 // Vector extends are not folded if operations are legal; this is to
4789 // avoid introducing illegal build_vector dag nodes.
4790 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
4791                                          SelectionDAG &DAG, bool LegalTypes,
4792                                          bool LegalOperations) {
4793   unsigned Opcode = N->getOpcode();
4794   SDValue N0 = N->getOperand(0);
4795   EVT VT = N->getValueType(0);
4796
4797   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
4798          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
4799
4800   // fold (sext c1) -> c1
4801   // fold (zext c1) -> c1
4802   // fold (aext c1) -> c1
4803   if (isa<ConstantSDNode>(N0))
4804     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
4805
4806   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
4807   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
4808   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
4809   EVT SVT = VT.getScalarType();
4810   if (!(VT.isVector() &&
4811       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
4812       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
4813     return nullptr;
4814
4815   // We can fold this node into a build_vector.
4816   unsigned VTBits = SVT.getSizeInBits();
4817   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
4818   unsigned ShAmt = VTBits - EVTBits;
4819   SmallVector<SDValue, 8> Elts;
4820   unsigned NumElts = N0->getNumOperands();
4821   SDLoc DL(N);
4822
4823   for (unsigned i=0; i != NumElts; ++i) {
4824     SDValue Op = N0->getOperand(i);
4825     if (Op->getOpcode() == ISD::UNDEF) {
4826       Elts.push_back(DAG.getUNDEF(SVT));
4827       continue;
4828     }
4829
4830     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
4831     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
4832     if (Opcode == ISD::SIGN_EXTEND)
4833       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
4834                                      SVT));
4835     else
4836       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
4837                                      SVT));
4838   }
4839
4840   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
4841 }
4842
4843 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4844 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4845 // transformation. Returns true if extension are possible and the above
4846 // mentioned transformation is profitable.
4847 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4848                                     unsigned ExtOpc,
4849                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4850                                     const TargetLowering &TLI) {
4851   bool HasCopyToRegUses = false;
4852   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4853   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4854                             UE = N0.getNode()->use_end();
4855        UI != UE; ++UI) {
4856     SDNode *User = *UI;
4857     if (User == N)
4858       continue;
4859     if (UI.getUse().getResNo() != N0.getResNo())
4860       continue;
4861     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4862     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4863       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4864       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4865         // Sign bits will be lost after a zext.
4866         return false;
4867       bool Add = false;
4868       for (unsigned i = 0; i != 2; ++i) {
4869         SDValue UseOp = User->getOperand(i);
4870         if (UseOp == N0)
4871           continue;
4872         if (!isa<ConstantSDNode>(UseOp))
4873           return false;
4874         Add = true;
4875       }
4876       if (Add)
4877         ExtendNodes.push_back(User);
4878       continue;
4879     }
4880     // If truncates aren't free and there are users we can't
4881     // extend, it isn't worthwhile.
4882     if (!isTruncFree)
4883       return false;
4884     // Remember if this value is live-out.
4885     if (User->getOpcode() == ISD::CopyToReg)
4886       HasCopyToRegUses = true;
4887   }
4888
4889   if (HasCopyToRegUses) {
4890     bool BothLiveOut = false;
4891     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4892          UI != UE; ++UI) {
4893       SDUse &Use = UI.getUse();
4894       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4895         BothLiveOut = true;
4896         break;
4897       }
4898     }
4899     if (BothLiveOut)
4900       // Both unextended and extended values are live out. There had better be
4901       // a good reason for the transformation.
4902       return ExtendNodes.size();
4903   }
4904   return true;
4905 }
4906
4907 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4908                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4909                                   ISD::NodeType ExtType) {
4910   // Extend SetCC uses if necessary.
4911   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4912     SDNode *SetCC = SetCCs[i];
4913     SmallVector<SDValue, 4> Ops;
4914
4915     for (unsigned j = 0; j != 2; ++j) {
4916       SDValue SOp = SetCC->getOperand(j);
4917       if (SOp == Trunc)
4918         Ops.push_back(ExtLoad);
4919       else
4920         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4921     }
4922
4923     Ops.push_back(SetCC->getOperand(2));
4924     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
4925   }
4926 }
4927
4928 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4929   SDValue N0 = N->getOperand(0);
4930   EVT VT = N->getValueType(0);
4931
4932   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
4933                                               LegalOperations))
4934     return SDValue(Res, 0);
4935
4936   // fold (sext (sext x)) -> (sext x)
4937   // fold (sext (aext x)) -> (sext x)
4938   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4939     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4940                        N0.getOperand(0));
4941
4942   if (N0.getOpcode() == ISD::TRUNCATE) {
4943     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4944     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4945     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4946     if (NarrowLoad.getNode()) {
4947       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4948       if (NarrowLoad.getNode() != N0.getNode()) {
4949         CombineTo(N0.getNode(), NarrowLoad);
4950         // CombineTo deleted the truncate, if needed, but not what's under it.
4951         AddToWorkList(oye);
4952       }
4953       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4954     }
4955
4956     // See if the value being truncated is already sign extended.  If so, just
4957     // eliminate the trunc/sext pair.
4958     SDValue Op = N0.getOperand(0);
4959     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4960     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4961     unsigned DestBits = VT.getScalarType().getSizeInBits();
4962     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4963
4964     if (OpBits == DestBits) {
4965       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4966       // bits, it is already ready.
4967       if (NumSignBits > DestBits-MidBits)
4968         return Op;
4969     } else if (OpBits < DestBits) {
4970       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4971       // bits, just sext from i32.
4972       if (NumSignBits > OpBits-MidBits)
4973         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4974     } else {
4975       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4976       // bits, just truncate to i32.
4977       if (NumSignBits > OpBits-MidBits)
4978         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4979     }
4980
4981     // fold (sext (truncate x)) -> (sextinreg x).
4982     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4983                                                  N0.getValueType())) {
4984       if (OpBits < DestBits)
4985         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4986       else if (OpBits > DestBits)
4987         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4988       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4989                          DAG.getValueType(N0.getValueType()));
4990     }
4991   }
4992
4993   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4994   // None of the supported targets knows how to perform load and sign extend
4995   // on vectors in one instruction.  We only perform this transformation on
4996   // scalars.
4997   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4998       ISD::isUNINDEXEDLoad(N0.getNode()) &&
4999       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5000        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
5001     bool DoXform = true;
5002     SmallVector<SDNode*, 4> SetCCs;
5003     if (!N0.hasOneUse())
5004       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5005     if (DoXform) {
5006       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5007       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5008                                        LN0->getChain(),
5009                                        LN0->getBasePtr(), N0.getValueType(),
5010                                        LN0->getMemOperand());
5011       CombineTo(N, ExtLoad);
5012       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5013                                   N0.getValueType(), ExtLoad);
5014       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5015       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5016                       ISD::SIGN_EXTEND);
5017       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5018     }
5019   }
5020
5021   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5022   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5023   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5024       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5025     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5026     EVT MemVT = LN0->getMemoryVT();
5027     if ((!LegalOperations && !LN0->isVolatile()) ||
5028         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
5029       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5030                                        LN0->getChain(),
5031                                        LN0->getBasePtr(), MemVT,
5032                                        LN0->getMemOperand());
5033       CombineTo(N, ExtLoad);
5034       CombineTo(N0.getNode(),
5035                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5036                             N0.getValueType(), ExtLoad),
5037                 ExtLoad.getValue(1));
5038       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5039     }
5040   }
5041
5042   // fold (sext (and/or/xor (load x), cst)) ->
5043   //      (and/or/xor (sextload x), (sext cst))
5044   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5045        N0.getOpcode() == ISD::XOR) &&
5046       isa<LoadSDNode>(N0.getOperand(0)) &&
5047       N0.getOperand(1).getOpcode() == ISD::Constant &&
5048       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
5049       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5050     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5051     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5052       bool DoXform = true;
5053       SmallVector<SDNode*, 4> SetCCs;
5054       if (!N0.hasOneUse())
5055         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5056                                           SetCCs, TLI);
5057       if (DoXform) {
5058         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5059                                          LN0->getChain(), LN0->getBasePtr(),
5060                                          LN0->getMemoryVT(),
5061                                          LN0->getMemOperand());
5062         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5063         Mask = Mask.sext(VT.getSizeInBits());
5064         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5065                                   ExtLoad, DAG.getConstant(Mask, VT));
5066         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5067                                     SDLoc(N0.getOperand(0)),
5068                                     N0.getOperand(0).getValueType(), ExtLoad);
5069         CombineTo(N, And);
5070         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5071         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5072                         ISD::SIGN_EXTEND);
5073         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5074       }
5075     }
5076   }
5077
5078   if (N0.getOpcode() == ISD::SETCC) {
5079     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5080     // Only do this before legalize for now.
5081     if (VT.isVector() && !LegalOperations &&
5082         TLI.getBooleanContents(true) ==
5083           TargetLowering::ZeroOrNegativeOneBooleanContent) {
5084       EVT N0VT = N0.getOperand(0).getValueType();
5085       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5086       // of the same size as the compared operands. Only optimize sext(setcc())
5087       // if this is the case.
5088       EVT SVT = getSetCCResultType(N0VT);
5089
5090       // We know that the # elements of the results is the same as the
5091       // # elements of the compare (and the # elements of the compare result
5092       // for that matter).  Check to see that they are the same size.  If so,
5093       // we know that the element size of the sext'd result matches the
5094       // element size of the compare operands.
5095       if (VT.getSizeInBits() == SVT.getSizeInBits())
5096         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5097                              N0.getOperand(1),
5098                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5099
5100       // If the desired elements are smaller or larger than the source
5101       // elements we can use a matching integer vector type and then
5102       // truncate/sign extend
5103       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5104       if (SVT == MatchingVectorType) {
5105         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5106                                N0.getOperand(0), N0.getOperand(1),
5107                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5108         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5109       }
5110     }
5111
5112     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5113     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5114     SDValue NegOne =
5115       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
5116     SDValue SCC =
5117       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5118                        NegOne, DAG.getConstant(0, VT),
5119                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5120     if (SCC.getNode()) return SCC;
5121
5122     if (!VT.isVector()) {
5123       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
5124       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
5125         SDLoc DL(N);
5126         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5127         SDValue SetCC = DAG.getSetCC(DL,
5128                                      SetCCVT,
5129                                      N0.getOperand(0), N0.getOperand(1), CC);
5130         EVT SelectVT = getSetCCResultType(VT);
5131         return DAG.getSelect(DL, VT,
5132                              DAG.getSExtOrTrunc(SetCC, DL, SelectVT),
5133                              NegOne, DAG.getConstant(0, VT));
5134
5135       }
5136     }
5137   }
5138
5139   // fold (sext x) -> (zext x) if the sign bit is known zero.
5140   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
5141       DAG.SignBitIsZero(N0))
5142     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
5143
5144   return SDValue();
5145 }
5146
5147 // isTruncateOf - If N is a truncate of some other value, return true, record
5148 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
5149 // This function computes KnownZero to avoid a duplicated call to
5150 // computeKnownBits in the caller.
5151 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
5152                          APInt &KnownZero) {
5153   APInt KnownOne;
5154   if (N->getOpcode() == ISD::TRUNCATE) {
5155     Op = N->getOperand(0);
5156     DAG.computeKnownBits(Op, KnownZero, KnownOne);
5157     return true;
5158   }
5159
5160   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
5161       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
5162     return false;
5163
5164   SDValue Op0 = N->getOperand(0);
5165   SDValue Op1 = N->getOperand(1);
5166   assert(Op0.getValueType() == Op1.getValueType());
5167
5168   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
5169   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
5170   if (COp0 && COp0->isNullValue())
5171     Op = Op1;
5172   else if (COp1 && COp1->isNullValue())
5173     Op = Op0;
5174   else
5175     return false;
5176
5177   DAG.computeKnownBits(Op, KnownZero, KnownOne);
5178
5179   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
5180     return false;
5181
5182   return true;
5183 }
5184
5185 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
5186   SDValue N0 = N->getOperand(0);
5187   EVT VT = N->getValueType(0);
5188
5189   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5190                                               LegalOperations))
5191     return SDValue(Res, 0);
5192
5193   // fold (zext (zext x)) -> (zext x)
5194   // fold (zext (aext x)) -> (zext x)
5195   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5196     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
5197                        N0.getOperand(0));
5198
5199   // fold (zext (truncate x)) -> (zext x) or
5200   //      (zext (truncate x)) -> (truncate x)
5201   // This is valid when the truncated bits of x are already zero.
5202   // FIXME: We should extend this to work for vectors too.
5203   SDValue Op;
5204   APInt KnownZero;
5205   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5206     APInt TruncatedBits =
5207       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5208       APInt(Op.getValueSizeInBits(), 0) :
5209       APInt::getBitsSet(Op.getValueSizeInBits(),
5210                         N0.getValueSizeInBits(),
5211                         std::min(Op.getValueSizeInBits(),
5212                                  VT.getSizeInBits()));
5213     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5214       if (VT.bitsGT(Op.getValueType()))
5215         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5216       if (VT.bitsLT(Op.getValueType()))
5217         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5218
5219       return Op;
5220     }
5221   }
5222
5223   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5224   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5225   if (N0.getOpcode() == ISD::TRUNCATE) {
5226     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5227     if (NarrowLoad.getNode()) {
5228       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5229       if (NarrowLoad.getNode() != N0.getNode()) {
5230         CombineTo(N0.getNode(), NarrowLoad);
5231         // CombineTo deleted the truncate, if needed, but not what's under it.
5232         AddToWorkList(oye);
5233       }
5234       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5235     }
5236   }
5237
5238   // fold (zext (truncate x)) -> (and x, mask)
5239   if (N0.getOpcode() == ISD::TRUNCATE &&
5240       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5241
5242     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5243     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5244     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5245     if (NarrowLoad.getNode()) {
5246       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5247       if (NarrowLoad.getNode() != N0.getNode()) {
5248         CombineTo(N0.getNode(), NarrowLoad);
5249         // CombineTo deleted the truncate, if needed, but not what's under it.
5250         AddToWorkList(oye);
5251       }
5252       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5253     }
5254
5255     SDValue Op = N0.getOperand(0);
5256     if (Op.getValueType().bitsLT(VT)) {
5257       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5258       AddToWorkList(Op.getNode());
5259     } else if (Op.getValueType().bitsGT(VT)) {
5260       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5261       AddToWorkList(Op.getNode());
5262     }
5263     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5264                                   N0.getValueType().getScalarType());
5265   }
5266
5267   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5268   // if either of the casts is not free.
5269   if (N0.getOpcode() == ISD::AND &&
5270       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5271       N0.getOperand(1).getOpcode() == ISD::Constant &&
5272       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5273                            N0.getValueType()) ||
5274        !TLI.isZExtFree(N0.getValueType(), VT))) {
5275     SDValue X = N0.getOperand(0).getOperand(0);
5276     if (X.getValueType().bitsLT(VT)) {
5277       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5278     } else if (X.getValueType().bitsGT(VT)) {
5279       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5280     }
5281     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5282     Mask = Mask.zext(VT.getSizeInBits());
5283     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5284                        X, DAG.getConstant(Mask, VT));
5285   }
5286
5287   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5288   // None of the supported targets knows how to perform load and vector_zext
5289   // on vectors in one instruction.  We only perform this transformation on
5290   // scalars.
5291   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5292       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5293       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5294        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
5295     bool DoXform = true;
5296     SmallVector<SDNode*, 4> SetCCs;
5297     if (!N0.hasOneUse())
5298       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5299     if (DoXform) {
5300       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5301       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5302                                        LN0->getChain(),
5303                                        LN0->getBasePtr(), N0.getValueType(),
5304                                        LN0->getMemOperand());
5305       CombineTo(N, ExtLoad);
5306       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5307                                   N0.getValueType(), ExtLoad);
5308       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5309
5310       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5311                       ISD::ZERO_EXTEND);
5312       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5313     }
5314   }
5315
5316   // fold (zext (and/or/xor (load x), cst)) ->
5317   //      (and/or/xor (zextload x), (zext cst))
5318   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5319        N0.getOpcode() == ISD::XOR) &&
5320       isa<LoadSDNode>(N0.getOperand(0)) &&
5321       N0.getOperand(1).getOpcode() == ISD::Constant &&
5322       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
5323       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5324     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5325     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
5326       bool DoXform = true;
5327       SmallVector<SDNode*, 4> SetCCs;
5328       if (!N0.hasOneUse())
5329         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5330                                           SetCCs, TLI);
5331       if (DoXform) {
5332         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5333                                          LN0->getChain(), LN0->getBasePtr(),
5334                                          LN0->getMemoryVT(),
5335                                          LN0->getMemOperand());
5336         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5337         Mask = Mask.zext(VT.getSizeInBits());
5338         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5339                                   ExtLoad, DAG.getConstant(Mask, VT));
5340         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5341                                     SDLoc(N0.getOperand(0)),
5342                                     N0.getOperand(0).getValueType(), ExtLoad);
5343         CombineTo(N, And);
5344         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5345         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5346                         ISD::ZERO_EXTEND);
5347         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5348       }
5349     }
5350   }
5351
5352   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5353   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5354   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5355       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5356     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5357     EVT MemVT = LN0->getMemoryVT();
5358     if ((!LegalOperations && !LN0->isVolatile()) ||
5359         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
5360       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5361                                        LN0->getChain(),
5362                                        LN0->getBasePtr(), MemVT,
5363                                        LN0->getMemOperand());
5364       CombineTo(N, ExtLoad);
5365       CombineTo(N0.getNode(),
5366                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5367                             ExtLoad),
5368                 ExtLoad.getValue(1));
5369       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5370     }
5371   }
5372
5373   if (N0.getOpcode() == ISD::SETCC) {
5374     if (!LegalOperations && VT.isVector() &&
5375         N0.getValueType().getVectorElementType() == MVT::i1) {
5376       EVT N0VT = N0.getOperand(0).getValueType();
5377       if (getSetCCResultType(N0VT) == N0.getValueType())
5378         return SDValue();
5379
5380       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5381       // Only do this before legalize for now.
5382       EVT EltVT = VT.getVectorElementType();
5383       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5384                                     DAG.getConstant(1, EltVT));
5385       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5386         // We know that the # elements of the results is the same as the
5387         // # elements of the compare (and the # elements of the compare result
5388         // for that matter).  Check to see that they are the same size.  If so,
5389         // we know that the element size of the sext'd result matches the
5390         // element size of the compare operands.
5391         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5392                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5393                                          N0.getOperand(1),
5394                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5395                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5396                                        OneOps));
5397
5398       // If the desired elements are smaller or larger than the source
5399       // elements we can use a matching integer vector type and then
5400       // truncate/sign extend
5401       EVT MatchingElementType =
5402         EVT::getIntegerVT(*DAG.getContext(),
5403                           N0VT.getScalarType().getSizeInBits());
5404       EVT MatchingVectorType =
5405         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5406                          N0VT.getVectorNumElements());
5407       SDValue VsetCC =
5408         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5409                       N0.getOperand(1),
5410                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5411       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5412                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5413                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, OneOps));
5414     }
5415
5416     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5417     SDValue SCC =
5418       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5419                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5420                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5421     if (SCC.getNode()) return SCC;
5422   }
5423
5424   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5425   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5426       isa<ConstantSDNode>(N0.getOperand(1)) &&
5427       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5428       N0.hasOneUse()) {
5429     SDValue ShAmt = N0.getOperand(1);
5430     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5431     if (N0.getOpcode() == ISD::SHL) {
5432       SDValue InnerZExt = N0.getOperand(0);
5433       // If the original shl may be shifting out bits, do not perform this
5434       // transformation.
5435       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5436         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5437       if (ShAmtVal > KnownZeroBits)
5438         return SDValue();
5439     }
5440
5441     SDLoc DL(N);
5442
5443     // Ensure that the shift amount is wide enough for the shifted value.
5444     if (VT.getSizeInBits() >= 256)
5445       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5446
5447     return DAG.getNode(N0.getOpcode(), DL, VT,
5448                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5449                        ShAmt);
5450   }
5451
5452   return SDValue();
5453 }
5454
5455 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5456   SDValue N0 = N->getOperand(0);
5457   EVT VT = N->getValueType(0);
5458
5459   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5460                                               LegalOperations))
5461     return SDValue(Res, 0);
5462
5463   // fold (aext (aext x)) -> (aext x)
5464   // fold (aext (zext x)) -> (zext x)
5465   // fold (aext (sext x)) -> (sext x)
5466   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5467       N0.getOpcode() == ISD::ZERO_EXTEND ||
5468       N0.getOpcode() == ISD::SIGN_EXTEND)
5469     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5470
5471   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5472   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5473   if (N0.getOpcode() == ISD::TRUNCATE) {
5474     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5475     if (NarrowLoad.getNode()) {
5476       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5477       if (NarrowLoad.getNode() != N0.getNode()) {
5478         CombineTo(N0.getNode(), NarrowLoad);
5479         // CombineTo deleted the truncate, if needed, but not what's under it.
5480         AddToWorkList(oye);
5481       }
5482       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5483     }
5484   }
5485
5486   // fold (aext (truncate x))
5487   if (N0.getOpcode() == ISD::TRUNCATE) {
5488     SDValue TruncOp = N0.getOperand(0);
5489     if (TruncOp.getValueType() == VT)
5490       return TruncOp; // x iff x size == zext size.
5491     if (TruncOp.getValueType().bitsGT(VT))
5492       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5493     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5494   }
5495
5496   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5497   // if the trunc is not free.
5498   if (N0.getOpcode() == ISD::AND &&
5499       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5500       N0.getOperand(1).getOpcode() == ISD::Constant &&
5501       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5502                           N0.getValueType())) {
5503     SDValue X = N0.getOperand(0).getOperand(0);
5504     if (X.getValueType().bitsLT(VT)) {
5505       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5506     } else if (X.getValueType().bitsGT(VT)) {
5507       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5508     }
5509     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5510     Mask = Mask.zext(VT.getSizeInBits());
5511     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5512                        X, DAG.getConstant(Mask, VT));
5513   }
5514
5515   // fold (aext (load x)) -> (aext (truncate (extload x)))
5516   // None of the supported targets knows how to perform load and any_ext
5517   // on vectors in one instruction.  We only perform this transformation on
5518   // scalars.
5519   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5520       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5521       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5522        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5523     bool DoXform = true;
5524     SmallVector<SDNode*, 4> SetCCs;
5525     if (!N0.hasOneUse())
5526       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5527     if (DoXform) {
5528       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5529       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5530                                        LN0->getChain(),
5531                                        LN0->getBasePtr(), N0.getValueType(),
5532                                        LN0->getMemOperand());
5533       CombineTo(N, ExtLoad);
5534       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5535                                   N0.getValueType(), ExtLoad);
5536       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5537       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5538                       ISD::ANY_EXTEND);
5539       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5540     }
5541   }
5542
5543   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5544   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5545   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5546   if (N0.getOpcode() == ISD::LOAD &&
5547       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5548       N0.hasOneUse()) {
5549     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5550     ISD::LoadExtType ExtType = LN0->getExtensionType();
5551     EVT MemVT = LN0->getMemoryVT();
5552     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, MemVT)) {
5553       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
5554                                        VT, LN0->getChain(), LN0->getBasePtr(),
5555                                        MemVT, LN0->getMemOperand());
5556       CombineTo(N, ExtLoad);
5557       CombineTo(N0.getNode(),
5558                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5559                             N0.getValueType(), ExtLoad),
5560                 ExtLoad.getValue(1));
5561       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5562     }
5563   }
5564
5565   if (N0.getOpcode() == ISD::SETCC) {
5566     // For vectors:
5567     // aext(setcc) -> vsetcc
5568     // aext(setcc) -> truncate(vsetcc)
5569     // aext(setcc) -> aext(vsetcc)
5570     // Only do this before legalize for now.
5571     if (VT.isVector() && !LegalOperations) {
5572       EVT N0VT = N0.getOperand(0).getValueType();
5573         // We know that the # elements of the results is the same as the
5574         // # elements of the compare (and the # elements of the compare result
5575         // for that matter).  Check to see that they are the same size.  If so,
5576         // we know that the element size of the sext'd result matches the
5577         // element size of the compare operands.
5578       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5579         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5580                              N0.getOperand(1),
5581                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5582       // If the desired elements are smaller or larger than the source
5583       // elements we can use a matching integer vector type and then
5584       // truncate/any extend
5585       else {
5586         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5587         SDValue VsetCC =
5588           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5589                         N0.getOperand(1),
5590                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5591         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
5592       }
5593     }
5594
5595     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5596     SDValue SCC =
5597       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5598                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5599                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5600     if (SCC.getNode())
5601       return SCC;
5602   }
5603
5604   return SDValue();
5605 }
5606
5607 /// GetDemandedBits - See if the specified operand can be simplified with the
5608 /// knowledge that only the bits specified by Mask are used.  If so, return the
5609 /// simpler operand, otherwise return a null SDValue.
5610 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5611   switch (V.getOpcode()) {
5612   default: break;
5613   case ISD::Constant: {
5614     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5615     assert(CV && "Const value should be ConstSDNode.");
5616     const APInt &CVal = CV->getAPIntValue();
5617     APInt NewVal = CVal & Mask;
5618     if (NewVal != CVal)
5619       return DAG.getConstant(NewVal, V.getValueType());
5620     break;
5621   }
5622   case ISD::OR:
5623   case ISD::XOR:
5624     // If the LHS or RHS don't contribute bits to the or, drop them.
5625     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5626       return V.getOperand(1);
5627     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5628       return V.getOperand(0);
5629     break;
5630   case ISD::SRL:
5631     // Only look at single-use SRLs.
5632     if (!V.getNode()->hasOneUse())
5633       break;
5634     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5635       // See if we can recursively simplify the LHS.
5636       unsigned Amt = RHSC->getZExtValue();
5637
5638       // Watch out for shift count overflow though.
5639       if (Amt >= Mask.getBitWidth()) break;
5640       APInt NewMask = Mask << Amt;
5641       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5642       if (SimplifyLHS.getNode())
5643         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5644                            SimplifyLHS, V.getOperand(1));
5645     }
5646   }
5647   return SDValue();
5648 }
5649
5650 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5651 /// bits and then truncated to a narrower type and where N is a multiple
5652 /// of number of bits of the narrower type, transform it to a narrower load
5653 /// from address + N / num of bits of new type. If the result is to be
5654 /// extended, also fold the extension to form a extending load.
5655 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5656   unsigned Opc = N->getOpcode();
5657
5658   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5659   SDValue N0 = N->getOperand(0);
5660   EVT VT = N->getValueType(0);
5661   EVT ExtVT = VT;
5662
5663   // This transformation isn't valid for vector loads.
5664   if (VT.isVector())
5665     return SDValue();
5666
5667   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5668   // extended to VT.
5669   if (Opc == ISD::SIGN_EXTEND_INREG) {
5670     ExtType = ISD::SEXTLOAD;
5671     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5672   } else if (Opc == ISD::SRL) {
5673     // Another special-case: SRL is basically zero-extending a narrower value.
5674     ExtType = ISD::ZEXTLOAD;
5675     N0 = SDValue(N, 0);
5676     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5677     if (!N01) return SDValue();
5678     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5679                               VT.getSizeInBits() - N01->getZExtValue());
5680   }
5681   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5682     return SDValue();
5683
5684   unsigned EVTBits = ExtVT.getSizeInBits();
5685
5686   // Do not generate loads of non-round integer types since these can
5687   // be expensive (and would be wrong if the type is not byte sized).
5688   if (!ExtVT.isRound())
5689     return SDValue();
5690
5691   unsigned ShAmt = 0;
5692   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5693     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5694       ShAmt = N01->getZExtValue();
5695       // Is the shift amount a multiple of size of VT?
5696       if ((ShAmt & (EVTBits-1)) == 0) {
5697         N0 = N0.getOperand(0);
5698         // Is the load width a multiple of size of VT?
5699         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5700           return SDValue();
5701       }
5702
5703       // At this point, we must have a load or else we can't do the transform.
5704       if (!isa<LoadSDNode>(N0)) return SDValue();
5705
5706       // Because a SRL must be assumed to *need* to zero-extend the high bits
5707       // (as opposed to anyext the high bits), we can't combine the zextload
5708       // lowering of SRL and an sextload.
5709       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5710         return SDValue();
5711
5712       // If the shift amount is larger than the input type then we're not
5713       // accessing any of the loaded bytes.  If the load was a zextload/extload
5714       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5715       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5716         return SDValue();
5717     }
5718   }
5719
5720   // If the load is shifted left (and the result isn't shifted back right),
5721   // we can fold the truncate through the shift.
5722   unsigned ShLeftAmt = 0;
5723   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5724       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5725     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5726       ShLeftAmt = N01->getZExtValue();
5727       N0 = N0.getOperand(0);
5728     }
5729   }
5730
5731   // If we haven't found a load, we can't narrow it.  Don't transform one with
5732   // multiple uses, this would require adding a new load.
5733   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5734     return SDValue();
5735
5736   // Don't change the width of a volatile load.
5737   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5738   if (LN0->isVolatile())
5739     return SDValue();
5740
5741   // Verify that we are actually reducing a load width here.
5742   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5743     return SDValue();
5744
5745   // For the transform to be legal, the load must produce only two values
5746   // (the value loaded and the chain).  Don't transform a pre-increment
5747   // load, for example, which produces an extra value.  Otherwise the
5748   // transformation is not equivalent, and the downstream logic to replace
5749   // uses gets things wrong.
5750   if (LN0->getNumValues() > 2)
5751     return SDValue();
5752
5753   // If the load that we're shrinking is an extload and we're not just
5754   // discarding the extension we can't simply shrink the load. Bail.
5755   // TODO: It would be possible to merge the extensions in some cases.
5756   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5757       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5758     return SDValue();
5759
5760   EVT PtrType = N0.getOperand(1).getValueType();
5761
5762   if (PtrType == MVT::Untyped || PtrType.isExtended())
5763     // It's not possible to generate a constant of extended or untyped type.
5764     return SDValue();
5765
5766   // For big endian targets, we need to adjust the offset to the pointer to
5767   // load the correct bytes.
5768   if (TLI.isBigEndian()) {
5769     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5770     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5771     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5772   }
5773
5774   uint64_t PtrOff = ShAmt / 8;
5775   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5776   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5777                                PtrType, LN0->getBasePtr(),
5778                                DAG.getConstant(PtrOff, PtrType));
5779   AddToWorkList(NewPtr.getNode());
5780
5781   SDValue Load;
5782   if (ExtType == ISD::NON_EXTLOAD)
5783     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5784                         LN0->getPointerInfo().getWithOffset(PtrOff),
5785                         LN0->isVolatile(), LN0->isNonTemporal(),
5786                         LN0->isInvariant(), NewAlign, LN0->getTBAAInfo());
5787   else
5788     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5789                           LN0->getPointerInfo().getWithOffset(PtrOff),
5790                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5791                           NewAlign, LN0->getTBAAInfo());
5792
5793   // Replace the old load's chain with the new load's chain.
5794   WorkListRemover DeadNodes(*this);
5795   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5796
5797   // Shift the result left, if we've swallowed a left shift.
5798   SDValue Result = Load;
5799   if (ShLeftAmt != 0) {
5800     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5801     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5802       ShImmTy = VT;
5803     // If the shift amount is as large as the result size (but, presumably,
5804     // no larger than the source) then the useful bits of the result are
5805     // zero; we can't simply return the shortened shift, because the result
5806     // of that operation is undefined.
5807     if (ShLeftAmt >= VT.getSizeInBits())
5808       Result = DAG.getConstant(0, VT);
5809     else
5810       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5811                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5812   }
5813
5814   // Return the new loaded value.
5815   return Result;
5816 }
5817
5818 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5819   SDValue N0 = N->getOperand(0);
5820   SDValue N1 = N->getOperand(1);
5821   EVT VT = N->getValueType(0);
5822   EVT EVT = cast<VTSDNode>(N1)->getVT();
5823   unsigned VTBits = VT.getScalarType().getSizeInBits();
5824   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5825
5826   // fold (sext_in_reg c1) -> c1
5827   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5828     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5829
5830   // If the input is already sign extended, just drop the extension.
5831   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5832     return N0;
5833
5834   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5835   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5836       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5837     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5838                        N0.getOperand(0), N1);
5839
5840   // fold (sext_in_reg (sext x)) -> (sext x)
5841   // fold (sext_in_reg (aext x)) -> (sext x)
5842   // if x is small enough.
5843   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5844     SDValue N00 = N0.getOperand(0);
5845     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5846         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5847       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5848   }
5849
5850   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5851   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5852     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5853
5854   // fold operands of sext_in_reg based on knowledge that the top bits are not
5855   // demanded.
5856   if (SimplifyDemandedBits(SDValue(N, 0)))
5857     return SDValue(N, 0);
5858
5859   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5860   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5861   SDValue NarrowLoad = ReduceLoadWidth(N);
5862   if (NarrowLoad.getNode())
5863     return NarrowLoad;
5864
5865   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5866   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5867   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5868   if (N0.getOpcode() == ISD::SRL) {
5869     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5870       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5871         // We can turn this into an SRA iff the input to the SRL is already sign
5872         // extended enough.
5873         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5874         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5875           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5876                              N0.getOperand(0), N0.getOperand(1));
5877       }
5878   }
5879
5880   // fold (sext_inreg (extload x)) -> (sextload x)
5881   if (ISD::isEXTLoad(N0.getNode()) &&
5882       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5883       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5884       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5885        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5886     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5887     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5888                                      LN0->getChain(),
5889                                      LN0->getBasePtr(), EVT,
5890                                      LN0->getMemOperand());
5891     CombineTo(N, ExtLoad);
5892     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5893     AddToWorkList(ExtLoad.getNode());
5894     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5895   }
5896   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5897   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5898       N0.hasOneUse() &&
5899       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5900       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5901        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5902     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5903     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5904                                      LN0->getChain(),
5905                                      LN0->getBasePtr(), EVT,
5906                                      LN0->getMemOperand());
5907     CombineTo(N, ExtLoad);
5908     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5909     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5910   }
5911
5912   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5913   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5914     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5915                                        N0.getOperand(1), false);
5916     if (BSwap.getNode())
5917       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5918                          BSwap, N1);
5919   }
5920
5921   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
5922   // into a build_vector.
5923   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5924     SmallVector<SDValue, 8> Elts;
5925     unsigned NumElts = N0->getNumOperands();
5926     unsigned ShAmt = VTBits - EVTBits;
5927
5928     for (unsigned i = 0; i != NumElts; ++i) {
5929       SDValue Op = N0->getOperand(i);
5930       if (Op->getOpcode() == ISD::UNDEF) {
5931         Elts.push_back(Op);
5932         continue;
5933       }
5934
5935       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
5936       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
5937       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
5938                                      Op.getValueType()));
5939     }
5940
5941     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
5942   }
5943
5944   return SDValue();
5945 }
5946
5947 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5948   SDValue N0 = N->getOperand(0);
5949   EVT VT = N->getValueType(0);
5950   bool isLE = TLI.isLittleEndian();
5951
5952   // noop truncate
5953   if (N0.getValueType() == N->getValueType(0))
5954     return N0;
5955   // fold (truncate c1) -> c1
5956   if (isa<ConstantSDNode>(N0))
5957     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5958   // fold (truncate (truncate x)) -> (truncate x)
5959   if (N0.getOpcode() == ISD::TRUNCATE)
5960     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5961   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5962   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5963       N0.getOpcode() == ISD::SIGN_EXTEND ||
5964       N0.getOpcode() == ISD::ANY_EXTEND) {
5965     if (N0.getOperand(0).getValueType().bitsLT(VT))
5966       // if the source is smaller than the dest, we still need an extend
5967       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5968                          N0.getOperand(0));
5969     if (N0.getOperand(0).getValueType().bitsGT(VT))
5970       // if the source is larger than the dest, than we just need the truncate
5971       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5972     // if the source and dest are the same type, we can drop both the extend
5973     // and the truncate.
5974     return N0.getOperand(0);
5975   }
5976
5977   // Fold extract-and-trunc into a narrow extract. For example:
5978   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5979   //   i32 y = TRUNCATE(i64 x)
5980   //        -- becomes --
5981   //   v16i8 b = BITCAST (v2i64 val)
5982   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5983   //
5984   // Note: We only run this optimization after type legalization (which often
5985   // creates this pattern) and before operation legalization after which
5986   // we need to be more careful about the vector instructions that we generate.
5987   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5988       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
5989
5990     EVT VecTy = N0.getOperand(0).getValueType();
5991     EVT ExTy = N0.getValueType();
5992     EVT TrTy = N->getValueType(0);
5993
5994     unsigned NumElem = VecTy.getVectorNumElements();
5995     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5996
5997     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5998     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5999
6000     SDValue EltNo = N0->getOperand(1);
6001     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6002       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6003       EVT IndexTy = TLI.getVectorIdxTy();
6004       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6005
6006       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6007                               NVT, N0.getOperand(0));
6008
6009       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6010                          SDLoc(N), TrTy, V,
6011                          DAG.getConstant(Index, IndexTy));
6012     }
6013   }
6014
6015   // Fold a series of buildvector, bitcast, and truncate if possible.
6016   // For example fold
6017   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6018   //   (2xi32 (buildvector x, y)).
6019   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6020       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6021       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6022       N0.getOperand(0).hasOneUse()) {
6023
6024     SDValue BuildVect = N0.getOperand(0);
6025     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6026     EVT TruncVecEltTy = VT.getVectorElementType();
6027
6028     // Check that the element types match.
6029     if (BuildVectEltTy == TruncVecEltTy) {
6030       // Now we only need to compute the offset of the truncated elements.
6031       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6032       unsigned TruncVecNumElts = VT.getVectorNumElements();
6033       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6034
6035       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6036              "Invalid number of elements");
6037
6038       SmallVector<SDValue, 8> Opnds;
6039       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6040         Opnds.push_back(BuildVect.getOperand(i));
6041
6042       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6043     }
6044   }
6045
6046   // See if we can simplify the input to this truncate through knowledge that
6047   // only the low bits are being used.
6048   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6049   // Currently we only perform this optimization on scalars because vectors
6050   // may have different active low bits.
6051   if (!VT.isVector()) {
6052     SDValue Shorter =
6053       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6054                                                VT.getSizeInBits()));
6055     if (Shorter.getNode())
6056       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6057   }
6058   // fold (truncate (load x)) -> (smaller load x)
6059   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6060   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6061     SDValue Reduced = ReduceLoadWidth(N);
6062     if (Reduced.getNode())
6063       return Reduced;
6064     // Handle the case where the load remains an extending load even
6065     // after truncation.
6066     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6067       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6068       if (!LN0->isVolatile() &&
6069           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6070         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6071                                          VT, LN0->getChain(), LN0->getBasePtr(),
6072                                          LN0->getMemoryVT(),
6073                                          LN0->getMemOperand());
6074         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6075         return NewLoad;
6076       }
6077     }
6078   }
6079   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6080   // where ... are all 'undef'.
6081   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6082     SmallVector<EVT, 8> VTs;
6083     SDValue V;
6084     unsigned Idx = 0;
6085     unsigned NumDefs = 0;
6086
6087     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
6088       SDValue X = N0.getOperand(i);
6089       if (X.getOpcode() != ISD::UNDEF) {
6090         V = X;
6091         Idx = i;
6092         NumDefs++;
6093       }
6094       // Stop if more than one members are non-undef.
6095       if (NumDefs > 1)
6096         break;
6097       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
6098                                      VT.getVectorElementType(),
6099                                      X.getValueType().getVectorNumElements()));
6100     }
6101
6102     if (NumDefs == 0)
6103       return DAG.getUNDEF(VT);
6104
6105     if (NumDefs == 1) {
6106       assert(V.getNode() && "The single defined operand is empty!");
6107       SmallVector<SDValue, 8> Opnds;
6108       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
6109         if (i != Idx) {
6110           Opnds.push_back(DAG.getUNDEF(VTs[i]));
6111           continue;
6112         }
6113         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
6114         AddToWorkList(NV.getNode());
6115         Opnds.push_back(NV);
6116       }
6117       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
6118     }
6119   }
6120
6121   // Simplify the operands using demanded-bits information.
6122   if (!VT.isVector() &&
6123       SimplifyDemandedBits(SDValue(N, 0)))
6124     return SDValue(N, 0);
6125
6126   return SDValue();
6127 }
6128
6129 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
6130   SDValue Elt = N->getOperand(i);
6131   if (Elt.getOpcode() != ISD::MERGE_VALUES)
6132     return Elt.getNode();
6133   return Elt.getOperand(Elt.getResNo()).getNode();
6134 }
6135
6136 /// CombineConsecutiveLoads - build_pair (load, load) -> load
6137 /// if load locations are consecutive.
6138 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
6139   assert(N->getOpcode() == ISD::BUILD_PAIR);
6140
6141   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
6142   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
6143   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
6144       LD1->getAddressSpace() != LD2->getAddressSpace())
6145     return SDValue();
6146   EVT LD1VT = LD1->getValueType(0);
6147
6148   if (ISD::isNON_EXTLoad(LD2) &&
6149       LD2->hasOneUse() &&
6150       // If both are volatile this would reduce the number of volatile loads.
6151       // If one is volatile it might be ok, but play conservative and bail out.
6152       !LD1->isVolatile() &&
6153       !LD2->isVolatile() &&
6154       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
6155     unsigned Align = LD1->getAlignment();
6156     unsigned NewAlign = TLI.getDataLayout()->
6157       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6158
6159     if (NewAlign <= Align &&
6160         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
6161       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
6162                          LD1->getBasePtr(), LD1->getPointerInfo(),
6163                          false, false, false, Align);
6164   }
6165
6166   return SDValue();
6167 }
6168
6169 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
6170   SDValue N0 = N->getOperand(0);
6171   EVT VT = N->getValueType(0);
6172
6173   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
6174   // Only do this before legalize, since afterward the target may be depending
6175   // on the bitconvert.
6176   // First check to see if this is all constant.
6177   if (!LegalTypes &&
6178       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
6179       VT.isVector()) {
6180     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
6181
6182     EVT DestEltVT = N->getValueType(0).getVectorElementType();
6183     assert(!DestEltVT.isVector() &&
6184            "Element type of vector ValueType must not be vector!");
6185     if (isSimple)
6186       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
6187   }
6188
6189   // If the input is a constant, let getNode fold it.
6190   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
6191     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
6192     if (Res.getNode() != N) {
6193       if (!LegalOperations ||
6194           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
6195         return Res;
6196
6197       // Folding it resulted in an illegal node, and it's too late to
6198       // do that. Clean up the old node and forego the transformation.
6199       // Ideally this won't happen very often, because instcombine
6200       // and the earlier dagcombine runs (where illegal nodes are
6201       // permitted) should have folded most of them already.
6202       DAG.DeleteNode(Res.getNode());
6203     }
6204   }
6205
6206   // (conv (conv x, t1), t2) -> (conv x, t2)
6207   if (N0.getOpcode() == ISD::BITCAST)
6208     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6209                        N0.getOperand(0));
6210
6211   // fold (conv (load x)) -> (load (conv*)x)
6212   // If the resultant load doesn't need a higher alignment than the original!
6213   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6214       // Do not change the width of a volatile load.
6215       !cast<LoadSDNode>(N0)->isVolatile() &&
6216       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6217       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6218     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6219     unsigned Align = TLI.getDataLayout()->
6220       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6221     unsigned OrigAlign = LN0->getAlignment();
6222
6223     if (Align <= OrigAlign) {
6224       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6225                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6226                                  LN0->isVolatile(), LN0->isNonTemporal(),
6227                                  LN0->isInvariant(), OrigAlign,
6228                                  LN0->getTBAAInfo());
6229       AddToWorkList(N);
6230       CombineTo(N0.getNode(),
6231                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
6232                             N0.getValueType(), Load),
6233                 Load.getValue(1));
6234       return Load;
6235     }
6236   }
6237
6238   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6239   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6240   // This often reduces constant pool loads.
6241   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6242        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6243       N0.getNode()->hasOneUse() && VT.isInteger() &&
6244       !VT.isVector() && !N0.getValueType().isVector()) {
6245     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6246                                   N0.getOperand(0));
6247     AddToWorkList(NewConv.getNode());
6248
6249     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6250     if (N0.getOpcode() == ISD::FNEG)
6251       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6252                          NewConv, DAG.getConstant(SignBit, VT));
6253     assert(N0.getOpcode() == ISD::FABS);
6254     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6255                        NewConv, DAG.getConstant(~SignBit, VT));
6256   }
6257
6258   // fold (bitconvert (fcopysign cst, x)) ->
6259   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6260   // Note that we don't handle (copysign x, cst) because this can always be
6261   // folded to an fneg or fabs.
6262   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6263       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6264       VT.isInteger() && !VT.isVector()) {
6265     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6266     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6267     if (isTypeLegal(IntXVT)) {
6268       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6269                               IntXVT, N0.getOperand(1));
6270       AddToWorkList(X.getNode());
6271
6272       // If X has a different width than the result/lhs, sext it or truncate it.
6273       unsigned VTWidth = VT.getSizeInBits();
6274       if (OrigXWidth < VTWidth) {
6275         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6276         AddToWorkList(X.getNode());
6277       } else if (OrigXWidth > VTWidth) {
6278         // To get the sign bit in the right place, we have to shift it right
6279         // before truncating.
6280         X = DAG.getNode(ISD::SRL, SDLoc(X),
6281                         X.getValueType(), X,
6282                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6283         AddToWorkList(X.getNode());
6284         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6285         AddToWorkList(X.getNode());
6286       }
6287
6288       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6289       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6290                       X, DAG.getConstant(SignBit, VT));
6291       AddToWorkList(X.getNode());
6292
6293       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6294                                 VT, N0.getOperand(0));
6295       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6296                         Cst, DAG.getConstant(~SignBit, VT));
6297       AddToWorkList(Cst.getNode());
6298
6299       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6300     }
6301   }
6302
6303   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6304   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6305     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6306     if (CombineLD.getNode())
6307       return CombineLD;
6308   }
6309
6310   return SDValue();
6311 }
6312
6313 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6314   EVT VT = N->getValueType(0);
6315   return CombineConsecutiveLoads(N, VT);
6316 }
6317
6318 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
6319 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
6320 /// destination element value type.
6321 SDValue DAGCombiner::
6322 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6323   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6324
6325   // If this is already the right type, we're done.
6326   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6327
6328   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6329   unsigned DstBitSize = DstEltVT.getSizeInBits();
6330
6331   // If this is a conversion of N elements of one type to N elements of another
6332   // type, convert each element.  This handles FP<->INT cases.
6333   if (SrcBitSize == DstBitSize) {
6334     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6335                               BV->getValueType(0).getVectorNumElements());
6336
6337     // Due to the FP element handling below calling this routine recursively,
6338     // we can end up with a scalar-to-vector node here.
6339     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6340       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6341                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6342                                      DstEltVT, BV->getOperand(0)));
6343
6344     SmallVector<SDValue, 8> Ops;
6345     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6346       SDValue Op = BV->getOperand(i);
6347       // If the vector element type is not legal, the BUILD_VECTOR operands
6348       // are promoted and implicitly truncated.  Make that explicit here.
6349       if (Op.getValueType() != SrcEltVT)
6350         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6351       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6352                                 DstEltVT, Op));
6353       AddToWorkList(Ops.back().getNode());
6354     }
6355     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6356   }
6357
6358   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6359   // handle annoying details of growing/shrinking FP values, we convert them to
6360   // int first.
6361   if (SrcEltVT.isFloatingPoint()) {
6362     // Convert the input float vector to a int vector where the elements are the
6363     // same sizes.
6364     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
6365     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6366     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6367     SrcEltVT = IntVT;
6368   }
6369
6370   // Now we know the input is an integer vector.  If the output is a FP type,
6371   // convert to integer first, then to FP of the right size.
6372   if (DstEltVT.isFloatingPoint()) {
6373     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
6374     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6375     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6376
6377     // Next, convert to FP elements of the same size.
6378     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6379   }
6380
6381   // Okay, we know the src/dst types are both integers of differing types.
6382   // Handling growing first.
6383   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6384   if (SrcBitSize < DstBitSize) {
6385     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6386
6387     SmallVector<SDValue, 8> Ops;
6388     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6389          i += NumInputsPerOutput) {
6390       bool isLE = TLI.isLittleEndian();
6391       APInt NewBits = APInt(DstBitSize, 0);
6392       bool EltIsUndef = true;
6393       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6394         // Shift the previously computed bits over.
6395         NewBits <<= SrcBitSize;
6396         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6397         if (Op.getOpcode() == ISD::UNDEF) continue;
6398         EltIsUndef = false;
6399
6400         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6401                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6402       }
6403
6404       if (EltIsUndef)
6405         Ops.push_back(DAG.getUNDEF(DstEltVT));
6406       else
6407         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6408     }
6409
6410     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6411     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6412   }
6413
6414   // Finally, this must be the case where we are shrinking elements: each input
6415   // turns into multiple outputs.
6416   bool isS2V = ISD::isScalarToVector(BV);
6417   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6418   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6419                             NumOutputsPerInput*BV->getNumOperands());
6420   SmallVector<SDValue, 8> Ops;
6421
6422   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6423     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6424       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
6425         Ops.push_back(DAG.getUNDEF(DstEltVT));
6426       continue;
6427     }
6428
6429     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6430                   getAPIntValue().zextOrTrunc(SrcBitSize);
6431
6432     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6433       APInt ThisVal = OpVal.trunc(DstBitSize);
6434       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6435       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6436         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6437         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6438                            Ops[0]);
6439       OpVal = OpVal.lshr(DstBitSize);
6440     }
6441
6442     // For big endian targets, swap the order of the pieces of each element.
6443     if (TLI.isBigEndian())
6444       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6445   }
6446
6447   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6448 }
6449
6450 SDValue DAGCombiner::visitFADD(SDNode *N) {
6451   SDValue N0 = N->getOperand(0);
6452   SDValue N1 = N->getOperand(1);
6453   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6454   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6455   EVT VT = N->getValueType(0);
6456
6457   // fold vector ops
6458   if (VT.isVector()) {
6459     SDValue FoldedVOp = SimplifyVBinOp(N);
6460     if (FoldedVOp.getNode()) return FoldedVOp;
6461   }
6462
6463   // fold (fadd c1, c2) -> c1 + c2
6464   if (N0CFP && N1CFP)
6465     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6466   // canonicalize constant to RHS
6467   if (N0CFP && !N1CFP)
6468     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6469   // fold (fadd A, 0) -> A
6470   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6471       N1CFP->getValueAPF().isZero())
6472     return N0;
6473   // fold (fadd A, (fneg B)) -> (fsub A, B)
6474   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6475     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6476     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6477                        GetNegatedExpression(N1, DAG, LegalOperations));
6478   // fold (fadd (fneg A), B) -> (fsub B, A)
6479   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6480     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6481     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6482                        GetNegatedExpression(N0, DAG, LegalOperations));
6483
6484   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6485   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6486       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6487       isa<ConstantFPSDNode>(N0.getOperand(1)))
6488     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6489                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6490                                    N0.getOperand(1), N1));
6491
6492   // No FP constant should be created after legalization as Instruction
6493   // Selection pass has hard time in dealing with FP constant.
6494   //
6495   // We don't need test this condition for transformation like following, as
6496   // the DAG being transformed implies it is legal to take FP constant as
6497   // operand.
6498   //
6499   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6500   //
6501   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6502
6503   // If allow, fold (fadd (fneg x), x) -> 0.0
6504   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6505       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6506     return DAG.getConstantFP(0.0, VT);
6507
6508     // If allow, fold (fadd x, (fneg x)) -> 0.0
6509   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6510       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6511     return DAG.getConstantFP(0.0, VT);
6512
6513   // In unsafe math mode, we can fold chains of FADD's of the same value
6514   // into multiplications.  This transform is not safe in general because
6515   // we are reducing the number of rounding steps.
6516   if (DAG.getTarget().Options.UnsafeFPMath &&
6517       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6518       !N0CFP && !N1CFP) {
6519     if (N0.getOpcode() == ISD::FMUL) {
6520       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6521       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6522
6523       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6524       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6525         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6526                                      SDValue(CFP00, 0),
6527                                      DAG.getConstantFP(1.0, VT));
6528         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6529                            N1, NewCFP);
6530       }
6531
6532       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6533       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6534         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6535                                      SDValue(CFP01, 0),
6536                                      DAG.getConstantFP(1.0, VT));
6537         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6538                            N1, NewCFP);
6539       }
6540
6541       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6542       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6543           N1.getOperand(0) == N1.getOperand(1) &&
6544           N0.getOperand(1) == N1.getOperand(0)) {
6545         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6546                                      SDValue(CFP00, 0),
6547                                      DAG.getConstantFP(2.0, VT));
6548         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6549                            N0.getOperand(1), NewCFP);
6550       }
6551
6552       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6553       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6554           N1.getOperand(0) == N1.getOperand(1) &&
6555           N0.getOperand(0) == N1.getOperand(0)) {
6556         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6557                                      SDValue(CFP01, 0),
6558                                      DAG.getConstantFP(2.0, VT));
6559         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6560                            N0.getOperand(0), NewCFP);
6561       }
6562     }
6563
6564     if (N1.getOpcode() == ISD::FMUL) {
6565       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6566       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6567
6568       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6569       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6570         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6571                                      SDValue(CFP10, 0),
6572                                      DAG.getConstantFP(1.0, VT));
6573         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6574                            N0, NewCFP);
6575       }
6576
6577       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6578       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6579         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6580                                      SDValue(CFP11, 0),
6581                                      DAG.getConstantFP(1.0, VT));
6582         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6583                            N0, NewCFP);
6584       }
6585
6586
6587       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6588       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6589           N0.getOperand(0) == N0.getOperand(1) &&
6590           N1.getOperand(1) == N0.getOperand(0)) {
6591         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6592                                      SDValue(CFP10, 0),
6593                                      DAG.getConstantFP(2.0, VT));
6594         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6595                            N1.getOperand(1), NewCFP);
6596       }
6597
6598       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6599       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6600           N0.getOperand(0) == N0.getOperand(1) &&
6601           N1.getOperand(0) == N0.getOperand(0)) {
6602         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6603                                      SDValue(CFP11, 0),
6604                                      DAG.getConstantFP(2.0, VT));
6605         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6606                            N1.getOperand(0), NewCFP);
6607       }
6608     }
6609
6610     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6611       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6612       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6613       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6614           (N0.getOperand(0) == N1))
6615         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6616                            N1, DAG.getConstantFP(3.0, VT));
6617     }
6618
6619     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6620       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6621       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6622       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6623           N1.getOperand(0) == N0)
6624         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6625                            N0, DAG.getConstantFP(3.0, VT));
6626     }
6627
6628     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6629     if (AllowNewFpConst &&
6630         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6631         N0.getOperand(0) == N0.getOperand(1) &&
6632         N1.getOperand(0) == N1.getOperand(1) &&
6633         N0.getOperand(0) == N1.getOperand(0))
6634       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6635                          N0.getOperand(0),
6636                          DAG.getConstantFP(4.0, VT));
6637   }
6638
6639   // FADD -> FMA combines:
6640   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6641        DAG.getTarget().Options.UnsafeFPMath) &&
6642       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6643       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6644
6645     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6646     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6647       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6648                          N0.getOperand(0), N0.getOperand(1), N1);
6649
6650     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6651     // Note: Commutes FADD operands.
6652     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6653       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6654                          N1.getOperand(0), N1.getOperand(1), N0);
6655   }
6656
6657   return SDValue();
6658 }
6659
6660 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6661   SDValue N0 = N->getOperand(0);
6662   SDValue N1 = N->getOperand(1);
6663   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6664   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6665   EVT VT = N->getValueType(0);
6666   SDLoc dl(N);
6667
6668   // fold vector ops
6669   if (VT.isVector()) {
6670     SDValue FoldedVOp = SimplifyVBinOp(N);
6671     if (FoldedVOp.getNode()) return FoldedVOp;
6672   }
6673
6674   // fold (fsub c1, c2) -> c1-c2
6675   if (N0CFP && N1CFP)
6676     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6677   // fold (fsub A, 0) -> A
6678   if (DAG.getTarget().Options.UnsafeFPMath &&
6679       N1CFP && N1CFP->getValueAPF().isZero())
6680     return N0;
6681   // fold (fsub 0, B) -> -B
6682   if (DAG.getTarget().Options.UnsafeFPMath &&
6683       N0CFP && N0CFP->getValueAPF().isZero()) {
6684     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6685       return GetNegatedExpression(N1, DAG, LegalOperations);
6686     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6687       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6688   }
6689   // fold (fsub A, (fneg B)) -> (fadd A, B)
6690   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6691     return DAG.getNode(ISD::FADD, dl, VT, N0,
6692                        GetNegatedExpression(N1, DAG, LegalOperations));
6693
6694   // If 'unsafe math' is enabled, fold
6695   //    (fsub x, x) -> 0.0 &
6696   //    (fsub x, (fadd x, y)) -> (fneg y) &
6697   //    (fsub x, (fadd y, x)) -> (fneg y)
6698   if (DAG.getTarget().Options.UnsafeFPMath) {
6699     if (N0 == N1)
6700       return DAG.getConstantFP(0.0f, VT);
6701
6702     if (N1.getOpcode() == ISD::FADD) {
6703       SDValue N10 = N1->getOperand(0);
6704       SDValue N11 = N1->getOperand(1);
6705
6706       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6707                                           &DAG.getTarget().Options))
6708         return GetNegatedExpression(N11, DAG, LegalOperations);
6709
6710       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6711                                           &DAG.getTarget().Options))
6712         return GetNegatedExpression(N10, DAG, LegalOperations);
6713     }
6714   }
6715
6716   // FSUB -> FMA combines:
6717   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6718        DAG.getTarget().Options.UnsafeFPMath) &&
6719       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6720       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6721
6722     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6723     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6724       return DAG.getNode(ISD::FMA, dl, VT,
6725                          N0.getOperand(0), N0.getOperand(1),
6726                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6727
6728     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6729     // Note: Commutes FSUB operands.
6730     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6731       return DAG.getNode(ISD::FMA, dl, VT,
6732                          DAG.getNode(ISD::FNEG, dl, VT,
6733                          N1.getOperand(0)),
6734                          N1.getOperand(1), N0);
6735
6736     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6737     if (N0.getOpcode() == ISD::FNEG &&
6738         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6739         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6740       SDValue N00 = N0.getOperand(0).getOperand(0);
6741       SDValue N01 = N0.getOperand(0).getOperand(1);
6742       return DAG.getNode(ISD::FMA, dl, VT,
6743                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6744                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6745     }
6746   }
6747
6748   return SDValue();
6749 }
6750
6751 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6752   SDValue N0 = N->getOperand(0);
6753   SDValue N1 = N->getOperand(1);
6754   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6755   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6756   EVT VT = N->getValueType(0);
6757   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6758
6759   // fold vector ops
6760   if (VT.isVector()) {
6761     SDValue FoldedVOp = SimplifyVBinOp(N);
6762     if (FoldedVOp.getNode()) return FoldedVOp;
6763   }
6764
6765   // fold (fmul c1, c2) -> c1*c2
6766   if (N0CFP && N1CFP)
6767     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6768   // canonicalize constant to RHS
6769   if (N0CFP && !N1CFP)
6770     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6771   // fold (fmul A, 0) -> 0
6772   if (DAG.getTarget().Options.UnsafeFPMath &&
6773       N1CFP && N1CFP->getValueAPF().isZero())
6774     return N1;
6775   // fold (fmul A, 0) -> 0, vector edition.
6776   if (DAG.getTarget().Options.UnsafeFPMath &&
6777       ISD::isBuildVectorAllZeros(N1.getNode()))
6778     return N1;
6779   // fold (fmul A, 1.0) -> A
6780   if (N1CFP && N1CFP->isExactlyValue(1.0))
6781     return N0;
6782   // fold (fmul X, 2.0) -> (fadd X, X)
6783   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6784     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6785   // fold (fmul X, -1.0) -> (fneg X)
6786   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6787     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6788       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6789
6790   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6791   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6792                                        &DAG.getTarget().Options)) {
6793     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6794                                          &DAG.getTarget().Options)) {
6795       // Both can be negated for free, check to see if at least one is cheaper
6796       // negated.
6797       if (LHSNeg == 2 || RHSNeg == 2)
6798         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6799                            GetNegatedExpression(N0, DAG, LegalOperations),
6800                            GetNegatedExpression(N1, DAG, LegalOperations));
6801     }
6802   }
6803
6804   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6805   if (DAG.getTarget().Options.UnsafeFPMath &&
6806       N1CFP && N0.getOpcode() == ISD::FMUL &&
6807       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6808     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6809                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6810                                    N0.getOperand(1), N1));
6811
6812   return SDValue();
6813 }
6814
6815 SDValue DAGCombiner::visitFMA(SDNode *N) {
6816   SDValue N0 = N->getOperand(0);
6817   SDValue N1 = N->getOperand(1);
6818   SDValue N2 = N->getOperand(2);
6819   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6820   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6821   EVT VT = N->getValueType(0);
6822   SDLoc dl(N);
6823
6824   if (DAG.getTarget().Options.UnsafeFPMath) {
6825     if (N0CFP && N0CFP->isZero())
6826       return N2;
6827     if (N1CFP && N1CFP->isZero())
6828       return N2;
6829   }
6830   if (N0CFP && N0CFP->isExactlyValue(1.0))
6831     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6832   if (N1CFP && N1CFP->isExactlyValue(1.0))
6833     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6834
6835   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6836   if (N0CFP && !N1CFP)
6837     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6838
6839   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6840   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6841       N2.getOpcode() == ISD::FMUL &&
6842       N0 == N2.getOperand(0) &&
6843       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6844     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6845                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6846   }
6847
6848
6849   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6850   if (DAG.getTarget().Options.UnsafeFPMath &&
6851       N0.getOpcode() == ISD::FMUL && N1CFP &&
6852       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6853     return DAG.getNode(ISD::FMA, dl, VT,
6854                        N0.getOperand(0),
6855                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6856                        N2);
6857   }
6858
6859   // (fma x, 1, y) -> (fadd x, y)
6860   // (fma x, -1, y) -> (fadd (fneg x), y)
6861   if (N1CFP) {
6862     if (N1CFP->isExactlyValue(1.0))
6863       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6864
6865     if (N1CFP->isExactlyValue(-1.0) &&
6866         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6867       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6868       AddToWorkList(RHSNeg.getNode());
6869       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6870     }
6871   }
6872
6873   // (fma x, c, x) -> (fmul x, (c+1))
6874   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6875     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6876                        DAG.getNode(ISD::FADD, dl, VT,
6877                                    N1, DAG.getConstantFP(1.0, VT)));
6878
6879   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6880   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6881       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6882     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6883                        DAG.getNode(ISD::FADD, dl, VT,
6884                                    N1, DAG.getConstantFP(-1.0, VT)));
6885
6886
6887   return SDValue();
6888 }
6889
6890 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6891   SDValue N0 = N->getOperand(0);
6892   SDValue N1 = N->getOperand(1);
6893   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6894   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6895   EVT VT = N->getValueType(0);
6896   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6897
6898   // fold vector ops
6899   if (VT.isVector()) {
6900     SDValue FoldedVOp = SimplifyVBinOp(N);
6901     if (FoldedVOp.getNode()) return FoldedVOp;
6902   }
6903
6904   // fold (fdiv c1, c2) -> c1/c2
6905   if (N0CFP && N1CFP)
6906     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6907
6908   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6909   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6910     // Compute the reciprocal 1.0 / c2.
6911     APFloat N1APF = N1CFP->getValueAPF();
6912     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6913     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6914     // Only do the transform if the reciprocal is a legal fp immediate that
6915     // isn't too nasty (eg NaN, denormal, ...).
6916     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6917         (!LegalOperations ||
6918          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6919          // backend)... we should handle this gracefully after Legalize.
6920          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6921          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6922          TLI.isFPImmLegal(Recip, VT)))
6923       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6924                          DAG.getConstantFP(Recip, VT));
6925   }
6926
6927   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6928   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6929                                        &DAG.getTarget().Options)) {
6930     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6931                                          &DAG.getTarget().Options)) {
6932       // Both can be negated for free, check to see if at least one is cheaper
6933       // negated.
6934       if (LHSNeg == 2 || RHSNeg == 2)
6935         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6936                            GetNegatedExpression(N0, DAG, LegalOperations),
6937                            GetNegatedExpression(N1, DAG, LegalOperations));
6938     }
6939   }
6940
6941   return SDValue();
6942 }
6943
6944 SDValue DAGCombiner::visitFREM(SDNode *N) {
6945   SDValue N0 = N->getOperand(0);
6946   SDValue N1 = N->getOperand(1);
6947   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6948   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6949   EVT VT = N->getValueType(0);
6950
6951   // fold (frem c1, c2) -> fmod(c1,c2)
6952   if (N0CFP && N1CFP)
6953     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6954
6955   return SDValue();
6956 }
6957
6958 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6959   SDValue N0 = N->getOperand(0);
6960   SDValue N1 = N->getOperand(1);
6961   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6962   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6963   EVT VT = N->getValueType(0);
6964
6965   if (N0CFP && N1CFP)  // Constant fold
6966     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6967
6968   if (N1CFP) {
6969     const APFloat& V = N1CFP->getValueAPF();
6970     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6971     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6972     if (!V.isNegative()) {
6973       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6974         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6975     } else {
6976       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6977         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6978                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6979     }
6980   }
6981
6982   // copysign(fabs(x), y) -> copysign(x, y)
6983   // copysign(fneg(x), y) -> copysign(x, y)
6984   // copysign(copysign(x,z), y) -> copysign(x, y)
6985   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6986       N0.getOpcode() == ISD::FCOPYSIGN)
6987     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6988                        N0.getOperand(0), N1);
6989
6990   // copysign(x, abs(y)) -> abs(x)
6991   if (N1.getOpcode() == ISD::FABS)
6992     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6993
6994   // copysign(x, copysign(y,z)) -> copysign(x, z)
6995   if (N1.getOpcode() == ISD::FCOPYSIGN)
6996     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6997                        N0, N1.getOperand(1));
6998
6999   // copysign(x, fp_extend(y)) -> copysign(x, y)
7000   // copysign(x, fp_round(y)) -> copysign(x, y)
7001   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
7002     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7003                        N0, N1.getOperand(0));
7004
7005   return SDValue();
7006 }
7007
7008 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
7009   SDValue N0 = N->getOperand(0);
7010   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7011   EVT VT = N->getValueType(0);
7012   EVT OpVT = N0.getValueType();
7013
7014   // fold (sint_to_fp c1) -> c1fp
7015   if (N0C &&
7016       // ...but only if the target supports immediate floating-point values
7017       (!LegalOperations ||
7018        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7019     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7020
7021   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
7022   // but UINT_TO_FP is legal on this target, try to convert.
7023   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
7024       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
7025     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
7026     if (DAG.SignBitIsZero(N0))
7027       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7028   }
7029
7030   // The next optimizations are desirable only if SELECT_CC can be lowered.
7031   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
7032   // having to say they don't support SELECT_CC on every type the DAG knows
7033   // about, since there is no way to mark an opcode illegal at all value types
7034   // (See also visitSELECT)
7035   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
7036     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7037     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
7038         !VT.isVector() &&
7039         (!LegalOperations ||
7040          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7041       SDValue Ops[] =
7042         { N0.getOperand(0), N0.getOperand(1),
7043           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
7044           N0.getOperand(2) };
7045       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7046     }
7047
7048     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
7049     //      (select_cc x, y, 1.0, 0.0,, cc)
7050     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
7051         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
7052         (!LegalOperations ||
7053          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7054       SDValue Ops[] =
7055         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
7056           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
7057           N0.getOperand(0).getOperand(2) };
7058       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7059     }
7060   }
7061
7062   return SDValue();
7063 }
7064
7065 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
7066   SDValue N0 = N->getOperand(0);
7067   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7068   EVT VT = N->getValueType(0);
7069   EVT OpVT = N0.getValueType();
7070
7071   // fold (uint_to_fp c1) -> c1fp
7072   if (N0C &&
7073       // ...but only if the target supports immediate floating-point values
7074       (!LegalOperations ||
7075        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7076     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7077
7078   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
7079   // but SINT_TO_FP is legal on this target, try to convert.
7080   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
7081       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
7082     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
7083     if (DAG.SignBitIsZero(N0))
7084       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7085   }
7086
7087   // The next optimizations are desirable only if SELECT_CC can be lowered.
7088   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
7089   // having to say they don't support SELECT_CC on every type the DAG knows
7090   // about, since there is no way to mark an opcode illegal at all value types
7091   // (See also visitSELECT)
7092   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
7093     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7094
7095     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
7096         (!LegalOperations ||
7097          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7098       SDValue Ops[] =
7099         { N0.getOperand(0), N0.getOperand(1),
7100           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
7101           N0.getOperand(2) };
7102       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7103     }
7104   }
7105
7106   return SDValue();
7107 }
7108
7109 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
7110   SDValue N0 = N->getOperand(0);
7111   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7112   EVT VT = N->getValueType(0);
7113
7114   // fold (fp_to_sint c1fp) -> c1
7115   if (N0CFP)
7116     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
7117
7118   return SDValue();
7119 }
7120
7121 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
7122   SDValue N0 = N->getOperand(0);
7123   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7124   EVT VT = N->getValueType(0);
7125
7126   // fold (fp_to_uint c1fp) -> c1
7127   if (N0CFP)
7128     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
7129
7130   return SDValue();
7131 }
7132
7133 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
7134   SDValue N0 = N->getOperand(0);
7135   SDValue N1 = N->getOperand(1);
7136   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7137   EVT VT = N->getValueType(0);
7138
7139   // fold (fp_round c1fp) -> c1fp
7140   if (N0CFP)
7141     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
7142
7143   // fold (fp_round (fp_extend x)) -> x
7144   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
7145     return N0.getOperand(0);
7146
7147   // fold (fp_round (fp_round x)) -> (fp_round x)
7148   if (N0.getOpcode() == ISD::FP_ROUND) {
7149     // This is a value preserving truncation if both round's are.
7150     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
7151                    N0.getNode()->getConstantOperandVal(1) == 1;
7152     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
7153                        DAG.getIntPtrConstant(IsTrunc));
7154   }
7155
7156   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
7157   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
7158     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
7159                               N0.getOperand(0), N1);
7160     AddToWorkList(Tmp.getNode());
7161     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7162                        Tmp, N0.getOperand(1));
7163   }
7164
7165   return SDValue();
7166 }
7167
7168 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
7169   SDValue N0 = N->getOperand(0);
7170   EVT VT = N->getValueType(0);
7171   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
7172   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7173
7174   // fold (fp_round_inreg c1fp) -> c1fp
7175   if (N0CFP && isTypeLegal(EVT)) {
7176     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
7177     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
7178   }
7179
7180   return SDValue();
7181 }
7182
7183 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
7184   SDValue N0 = N->getOperand(0);
7185   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7186   EVT VT = N->getValueType(0);
7187
7188   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
7189   if (N->hasOneUse() &&
7190       N->use_begin()->getOpcode() == ISD::FP_ROUND)
7191     return SDValue();
7192
7193   // fold (fp_extend c1fp) -> c1fp
7194   if (N0CFP)
7195     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
7196
7197   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
7198   // value of X.
7199   if (N0.getOpcode() == ISD::FP_ROUND
7200       && N0.getNode()->getConstantOperandVal(1) == 1) {
7201     SDValue In = N0.getOperand(0);
7202     if (In.getValueType() == VT) return In;
7203     if (VT.bitsLT(In.getValueType()))
7204       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
7205                          In, N0.getOperand(1));
7206     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
7207   }
7208
7209   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
7210   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7211       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
7212        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
7213     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7214     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
7215                                      LN0->getChain(),
7216                                      LN0->getBasePtr(), N0.getValueType(),
7217                                      LN0->getMemOperand());
7218     CombineTo(N, ExtLoad);
7219     CombineTo(N0.getNode(),
7220               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
7221                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
7222               ExtLoad.getValue(1));
7223     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7224   }
7225
7226   return SDValue();
7227 }
7228
7229 SDValue DAGCombiner::visitFNEG(SDNode *N) {
7230   SDValue N0 = N->getOperand(0);
7231   EVT VT = N->getValueType(0);
7232
7233   if (VT.isVector()) {
7234     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7235     if (FoldedVOp.getNode()) return FoldedVOp;
7236   }
7237
7238   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
7239                          &DAG.getTarget().Options))
7240     return GetNegatedExpression(N0, DAG, LegalOperations);
7241
7242   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
7243   // constant pool values.
7244   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
7245       !VT.isVector() &&
7246       N0.getNode()->hasOneUse() &&
7247       N0.getOperand(0).getValueType().isInteger()) {
7248     SDValue Int = N0.getOperand(0);
7249     EVT IntVT = Int.getValueType();
7250     if (IntVT.isInteger() && !IntVT.isVector()) {
7251       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
7252               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7253       AddToWorkList(Int.getNode());
7254       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7255                          VT, Int);
7256     }
7257   }
7258
7259   // (fneg (fmul c, x)) -> (fmul -c, x)
7260   if (N0.getOpcode() == ISD::FMUL) {
7261     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7262     if (CFP1) {
7263       APFloat CVal = CFP1->getValueAPF();
7264       CVal.changeSign();
7265       if (Level >= AfterLegalizeDAG &&
7266           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
7267            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
7268         return DAG.getNode(
7269             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
7270             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
7271     }
7272   }
7273
7274   return SDValue();
7275 }
7276
7277 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
7278   SDValue N0 = N->getOperand(0);
7279   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7280   EVT VT = N->getValueType(0);
7281
7282   // fold (fceil c1) -> fceil(c1)
7283   if (N0CFP)
7284     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
7285
7286   return SDValue();
7287 }
7288
7289 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
7290   SDValue N0 = N->getOperand(0);
7291   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7292   EVT VT = N->getValueType(0);
7293
7294   // fold (ftrunc c1) -> ftrunc(c1)
7295   if (N0CFP)
7296     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
7297
7298   return SDValue();
7299 }
7300
7301 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
7302   SDValue N0 = N->getOperand(0);
7303   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7304   EVT VT = N->getValueType(0);
7305
7306   // fold (ffloor c1) -> ffloor(c1)
7307   if (N0CFP)
7308     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
7309
7310   return SDValue();
7311 }
7312
7313 SDValue DAGCombiner::visitFABS(SDNode *N) {
7314   SDValue N0 = N->getOperand(0);
7315   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7316   EVT VT = N->getValueType(0);
7317
7318   if (VT.isVector()) {
7319     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7320     if (FoldedVOp.getNode()) return FoldedVOp;
7321   }
7322
7323   // fold (fabs c1) -> fabs(c1)
7324   if (N0CFP)
7325     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7326   // fold (fabs (fabs x)) -> (fabs x)
7327   if (N0.getOpcode() == ISD::FABS)
7328     return N->getOperand(0);
7329   // fold (fabs (fneg x)) -> (fabs x)
7330   // fold (fabs (fcopysign x, y)) -> (fabs x)
7331   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
7332     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
7333
7334   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
7335   // constant pool values.
7336   if (!TLI.isFAbsFree(VT) &&
7337       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
7338       N0.getOperand(0).getValueType().isInteger() &&
7339       !N0.getOperand(0).getValueType().isVector()) {
7340     SDValue Int = N0.getOperand(0);
7341     EVT IntVT = Int.getValueType();
7342     if (IntVT.isInteger() && !IntVT.isVector()) {
7343       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
7344              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7345       AddToWorkList(Int.getNode());
7346       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7347                          N->getValueType(0), Int);
7348     }
7349   }
7350
7351   return SDValue();
7352 }
7353
7354 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
7355   SDValue Chain = N->getOperand(0);
7356   SDValue N1 = N->getOperand(1);
7357   SDValue N2 = N->getOperand(2);
7358
7359   // If N is a constant we could fold this into a fallthrough or unconditional
7360   // branch. However that doesn't happen very often in normal code, because
7361   // Instcombine/SimplifyCFG should have handled the available opportunities.
7362   // If we did this folding here, it would be necessary to update the
7363   // MachineBasicBlock CFG, which is awkward.
7364
7365   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
7366   // on the target.
7367   if (N1.getOpcode() == ISD::SETCC &&
7368       TLI.isOperationLegalOrCustom(ISD::BR_CC,
7369                                    N1.getOperand(0).getValueType())) {
7370     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7371                        Chain, N1.getOperand(2),
7372                        N1.getOperand(0), N1.getOperand(1), N2);
7373   }
7374
7375   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
7376       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
7377        (N1.getOperand(0).hasOneUse() &&
7378         N1.getOperand(0).getOpcode() == ISD::SRL))) {
7379     SDNode *Trunc = nullptr;
7380     if (N1.getOpcode() == ISD::TRUNCATE) {
7381       // Look pass the truncate.
7382       Trunc = N1.getNode();
7383       N1 = N1.getOperand(0);
7384     }
7385
7386     // Match this pattern so that we can generate simpler code:
7387     //
7388     //   %a = ...
7389     //   %b = and i32 %a, 2
7390     //   %c = srl i32 %b, 1
7391     //   brcond i32 %c ...
7392     //
7393     // into
7394     //
7395     //   %a = ...
7396     //   %b = and i32 %a, 2
7397     //   %c = setcc eq %b, 0
7398     //   brcond %c ...
7399     //
7400     // This applies only when the AND constant value has one bit set and the
7401     // SRL constant is equal to the log2 of the AND constant. The back-end is
7402     // smart enough to convert the result into a TEST/JMP sequence.
7403     SDValue Op0 = N1.getOperand(0);
7404     SDValue Op1 = N1.getOperand(1);
7405
7406     if (Op0.getOpcode() == ISD::AND &&
7407         Op1.getOpcode() == ISD::Constant) {
7408       SDValue AndOp1 = Op0.getOperand(1);
7409
7410       if (AndOp1.getOpcode() == ISD::Constant) {
7411         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
7412
7413         if (AndConst.isPowerOf2() &&
7414             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
7415           SDValue SetCC =
7416             DAG.getSetCC(SDLoc(N),
7417                          getSetCCResultType(Op0.getValueType()),
7418                          Op0, DAG.getConstant(0, Op0.getValueType()),
7419                          ISD::SETNE);
7420
7421           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
7422                                           MVT::Other, Chain, SetCC, N2);
7423           // Don't add the new BRCond into the worklist or else SimplifySelectCC
7424           // will convert it back to (X & C1) >> C2.
7425           CombineTo(N, NewBRCond, false);
7426           // Truncate is dead.
7427           if (Trunc) {
7428             removeFromWorkList(Trunc);
7429             DAG.DeleteNode(Trunc);
7430           }
7431           // Replace the uses of SRL with SETCC
7432           WorkListRemover DeadNodes(*this);
7433           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7434           removeFromWorkList(N1.getNode());
7435           DAG.DeleteNode(N1.getNode());
7436           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7437         }
7438       }
7439     }
7440
7441     if (Trunc)
7442       // Restore N1 if the above transformation doesn't match.
7443       N1 = N->getOperand(1);
7444   }
7445
7446   // Transform br(xor(x, y)) -> br(x != y)
7447   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7448   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7449     SDNode *TheXor = N1.getNode();
7450     SDValue Op0 = TheXor->getOperand(0);
7451     SDValue Op1 = TheXor->getOperand(1);
7452     if (Op0.getOpcode() == Op1.getOpcode()) {
7453       // Avoid missing important xor optimizations.
7454       SDValue Tmp = visitXOR(TheXor);
7455       if (Tmp.getNode()) {
7456         if (Tmp.getNode() != TheXor) {
7457           DEBUG(dbgs() << "\nReplacing.8 ";
7458                 TheXor->dump(&DAG);
7459                 dbgs() << "\nWith: ";
7460                 Tmp.getNode()->dump(&DAG);
7461                 dbgs() << '\n');
7462           WorkListRemover DeadNodes(*this);
7463           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7464           removeFromWorkList(TheXor);
7465           DAG.DeleteNode(TheXor);
7466           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7467                              MVT::Other, Chain, Tmp, N2);
7468         }
7469
7470         // visitXOR has changed XOR's operands or replaced the XOR completely,
7471         // bail out.
7472         return SDValue(N, 0);
7473       }
7474     }
7475
7476     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7477       bool Equal = false;
7478       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7479         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7480             Op0.getOpcode() == ISD::XOR) {
7481           TheXor = Op0.getNode();
7482           Equal = true;
7483         }
7484
7485       EVT SetCCVT = N1.getValueType();
7486       if (LegalTypes)
7487         SetCCVT = getSetCCResultType(SetCCVT);
7488       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7489                                    SetCCVT,
7490                                    Op0, Op1,
7491                                    Equal ? ISD::SETEQ : ISD::SETNE);
7492       // Replace the uses of XOR with SETCC
7493       WorkListRemover DeadNodes(*this);
7494       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7495       removeFromWorkList(N1.getNode());
7496       DAG.DeleteNode(N1.getNode());
7497       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7498                          MVT::Other, Chain, SetCC, N2);
7499     }
7500   }
7501
7502   return SDValue();
7503 }
7504
7505 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7506 //
7507 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7508   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7509   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7510
7511   // If N is a constant we could fold this into a fallthrough or unconditional
7512   // branch. However that doesn't happen very often in normal code, because
7513   // Instcombine/SimplifyCFG should have handled the available opportunities.
7514   // If we did this folding here, it would be necessary to update the
7515   // MachineBasicBlock CFG, which is awkward.
7516
7517   // Use SimplifySetCC to simplify SETCC's.
7518   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7519                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7520                                false);
7521   if (Simp.getNode()) AddToWorkList(Simp.getNode());
7522
7523   // fold to a simpler setcc
7524   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7525     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7526                        N->getOperand(0), Simp.getOperand(2),
7527                        Simp.getOperand(0), Simp.getOperand(1),
7528                        N->getOperand(4));
7529
7530   return SDValue();
7531 }
7532
7533 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7534 /// uses N as its base pointer and that N may be folded in the load / store
7535 /// addressing mode.
7536 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7537                                     SelectionDAG &DAG,
7538                                     const TargetLowering &TLI) {
7539   EVT VT;
7540   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7541     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7542       return false;
7543     VT = Use->getValueType(0);
7544   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7545     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7546       return false;
7547     VT = ST->getValue().getValueType();
7548   } else
7549     return false;
7550
7551   TargetLowering::AddrMode AM;
7552   if (N->getOpcode() == ISD::ADD) {
7553     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7554     if (Offset)
7555       // [reg +/- imm]
7556       AM.BaseOffs = Offset->getSExtValue();
7557     else
7558       // [reg +/- reg]
7559       AM.Scale = 1;
7560   } else if (N->getOpcode() == ISD::SUB) {
7561     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7562     if (Offset)
7563       // [reg +/- imm]
7564       AM.BaseOffs = -Offset->getSExtValue();
7565     else
7566       // [reg +/- reg]
7567       AM.Scale = 1;
7568   } else
7569     return false;
7570
7571   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7572 }
7573
7574 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7575 /// pre-indexed load / store when the base pointer is an add or subtract
7576 /// and it has other uses besides the load / store. After the
7577 /// transformation, the new indexed load / store has effectively folded
7578 /// the add / subtract in and all of its other uses are redirected to the
7579 /// new load / store.
7580 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7581   if (Level < AfterLegalizeDAG)
7582     return false;
7583
7584   bool isLoad = true;
7585   SDValue Ptr;
7586   EVT VT;
7587   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7588     if (LD->isIndexed())
7589       return false;
7590     VT = LD->getMemoryVT();
7591     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7592         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7593       return false;
7594     Ptr = LD->getBasePtr();
7595   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7596     if (ST->isIndexed())
7597       return false;
7598     VT = ST->getMemoryVT();
7599     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7600         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7601       return false;
7602     Ptr = ST->getBasePtr();
7603     isLoad = false;
7604   } else {
7605     return false;
7606   }
7607
7608   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7609   // out.  There is no reason to make this a preinc/predec.
7610   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7611       Ptr.getNode()->hasOneUse())
7612     return false;
7613
7614   // Ask the target to do addressing mode selection.
7615   SDValue BasePtr;
7616   SDValue Offset;
7617   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7618   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7619     return false;
7620
7621   // Backends without true r+i pre-indexed forms may need to pass a
7622   // constant base with a variable offset so that constant coercion
7623   // will work with the patterns in canonical form.
7624   bool Swapped = false;
7625   if (isa<ConstantSDNode>(BasePtr)) {
7626     std::swap(BasePtr, Offset);
7627     Swapped = true;
7628   }
7629
7630   // Don't create a indexed load / store with zero offset.
7631   if (isa<ConstantSDNode>(Offset) &&
7632       cast<ConstantSDNode>(Offset)->isNullValue())
7633     return false;
7634
7635   // Try turning it into a pre-indexed load / store except when:
7636   // 1) The new base ptr is a frame index.
7637   // 2) If N is a store and the new base ptr is either the same as or is a
7638   //    predecessor of the value being stored.
7639   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7640   //    that would create a cycle.
7641   // 4) All uses are load / store ops that use it as old base ptr.
7642
7643   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7644   // (plus the implicit offset) to a register to preinc anyway.
7645   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7646     return false;
7647
7648   // Check #2.
7649   if (!isLoad) {
7650     SDValue Val = cast<StoreSDNode>(N)->getValue();
7651     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7652       return false;
7653   }
7654
7655   // If the offset is a constant, there may be other adds of constants that
7656   // can be folded with this one. We should do this to avoid having to keep
7657   // a copy of the original base pointer.
7658   SmallVector<SDNode *, 16> OtherUses;
7659   if (isa<ConstantSDNode>(Offset))
7660     for (SDNode *Use : BasePtr.getNode()->uses()) {
7661       if (Use == Ptr.getNode())
7662         continue;
7663
7664       if (Use->isPredecessorOf(N))
7665         continue;
7666
7667       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7668         OtherUses.clear();
7669         break;
7670       }
7671
7672       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7673       if (Op1.getNode() == BasePtr.getNode())
7674         std::swap(Op0, Op1);
7675       assert(Op0.getNode() == BasePtr.getNode() &&
7676              "Use of ADD/SUB but not an operand");
7677
7678       if (!isa<ConstantSDNode>(Op1)) {
7679         OtherUses.clear();
7680         break;
7681       }
7682
7683       // FIXME: In some cases, we can be smarter about this.
7684       if (Op1.getValueType() != Offset.getValueType()) {
7685         OtherUses.clear();
7686         break;
7687       }
7688
7689       OtherUses.push_back(Use);
7690     }
7691
7692   if (Swapped)
7693     std::swap(BasePtr, Offset);
7694
7695   // Now check for #3 and #4.
7696   bool RealUse = false;
7697
7698   // Caches for hasPredecessorHelper
7699   SmallPtrSet<const SDNode *, 32> Visited;
7700   SmallVector<const SDNode *, 16> Worklist;
7701
7702   for (SDNode *Use : Ptr.getNode()->uses()) {
7703     if (Use == N)
7704       continue;
7705     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7706       return false;
7707
7708     // If Ptr may be folded in addressing mode of other use, then it's
7709     // not profitable to do this transformation.
7710     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7711       RealUse = true;
7712   }
7713
7714   if (!RealUse)
7715     return false;
7716
7717   SDValue Result;
7718   if (isLoad)
7719     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7720                                 BasePtr, Offset, AM);
7721   else
7722     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7723                                  BasePtr, Offset, AM);
7724   ++PreIndexedNodes;
7725   ++NodesCombined;
7726   DEBUG(dbgs() << "\nReplacing.4 ";
7727         N->dump(&DAG);
7728         dbgs() << "\nWith: ";
7729         Result.getNode()->dump(&DAG);
7730         dbgs() << '\n');
7731   WorkListRemover DeadNodes(*this);
7732   if (isLoad) {
7733     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7734     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7735   } else {
7736     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7737   }
7738
7739   // Finally, since the node is now dead, remove it from the graph.
7740   DAG.DeleteNode(N);
7741
7742   if (Swapped)
7743     std::swap(BasePtr, Offset);
7744
7745   // Replace other uses of BasePtr that can be updated to use Ptr
7746   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7747     unsigned OffsetIdx = 1;
7748     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7749       OffsetIdx = 0;
7750     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7751            BasePtr.getNode() && "Expected BasePtr operand");
7752
7753     // We need to replace ptr0 in the following expression:
7754     //   x0 * offset0 + y0 * ptr0 = t0
7755     // knowing that
7756     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7757     //
7758     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7759     // indexed load/store and the expresion that needs to be re-written.
7760     //
7761     // Therefore, we have:
7762     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7763
7764     ConstantSDNode *CN =
7765       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7766     int X0, X1, Y0, Y1;
7767     APInt Offset0 = CN->getAPIntValue();
7768     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7769
7770     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7771     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7772     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7773     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7774
7775     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7776
7777     APInt CNV = Offset0;
7778     if (X0 < 0) CNV = -CNV;
7779     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7780     else CNV = CNV - Offset1;
7781
7782     // We can now generate the new expression.
7783     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7784     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7785
7786     SDValue NewUse = DAG.getNode(Opcode,
7787                                  SDLoc(OtherUses[i]),
7788                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7789     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7790     removeFromWorkList(OtherUses[i]);
7791     DAG.DeleteNode(OtherUses[i]);
7792   }
7793
7794   // Replace the uses of Ptr with uses of the updated base value.
7795   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7796   removeFromWorkList(Ptr.getNode());
7797   DAG.DeleteNode(Ptr.getNode());
7798
7799   return true;
7800 }
7801
7802 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7803 /// add / sub of the base pointer node into a post-indexed load / store.
7804 /// The transformation folded the add / subtract into the new indexed
7805 /// load / store effectively and all of its uses are redirected to the
7806 /// new load / store.
7807 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7808   if (Level < AfterLegalizeDAG)
7809     return false;
7810
7811   bool isLoad = true;
7812   SDValue Ptr;
7813   EVT VT;
7814   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7815     if (LD->isIndexed())
7816       return false;
7817     VT = LD->getMemoryVT();
7818     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7819         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7820       return false;
7821     Ptr = LD->getBasePtr();
7822   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7823     if (ST->isIndexed())
7824       return false;
7825     VT = ST->getMemoryVT();
7826     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7827         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7828       return false;
7829     Ptr = ST->getBasePtr();
7830     isLoad = false;
7831   } else {
7832     return false;
7833   }
7834
7835   if (Ptr.getNode()->hasOneUse())
7836     return false;
7837
7838   for (SDNode *Op : Ptr.getNode()->uses()) {
7839     if (Op == N ||
7840         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7841       continue;
7842
7843     SDValue BasePtr;
7844     SDValue Offset;
7845     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7846     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7847       // Don't create a indexed load / store with zero offset.
7848       if (isa<ConstantSDNode>(Offset) &&
7849           cast<ConstantSDNode>(Offset)->isNullValue())
7850         continue;
7851
7852       // Try turning it into a post-indexed load / store except when
7853       // 1) All uses are load / store ops that use it as base ptr (and
7854       //    it may be folded as addressing mmode).
7855       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7856       //    nor a successor of N. Otherwise, if Op is folded that would
7857       //    create a cycle.
7858
7859       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7860         continue;
7861
7862       // Check for #1.
7863       bool TryNext = false;
7864       for (SDNode *Use : BasePtr.getNode()->uses()) {
7865         if (Use == Ptr.getNode())
7866           continue;
7867
7868         // If all the uses are load / store addresses, then don't do the
7869         // transformation.
7870         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7871           bool RealUse = false;
7872           for (SDNode *UseUse : Use->uses()) {
7873             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7874               RealUse = true;
7875           }
7876
7877           if (!RealUse) {
7878             TryNext = true;
7879             break;
7880           }
7881         }
7882       }
7883
7884       if (TryNext)
7885         continue;
7886
7887       // Check for #2
7888       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7889         SDValue Result = isLoad
7890           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7891                                BasePtr, Offset, AM)
7892           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7893                                 BasePtr, Offset, AM);
7894         ++PostIndexedNodes;
7895         ++NodesCombined;
7896         DEBUG(dbgs() << "\nReplacing.5 ";
7897               N->dump(&DAG);
7898               dbgs() << "\nWith: ";
7899               Result.getNode()->dump(&DAG);
7900               dbgs() << '\n');
7901         WorkListRemover DeadNodes(*this);
7902         if (isLoad) {
7903           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7904           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7905         } else {
7906           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7907         }
7908
7909         // Finally, since the node is now dead, remove it from the graph.
7910         DAG.DeleteNode(N);
7911
7912         // Replace the uses of Use with uses of the updated base value.
7913         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7914                                       Result.getValue(isLoad ? 1 : 0));
7915         removeFromWorkList(Op);
7916         DAG.DeleteNode(Op);
7917         return true;
7918       }
7919     }
7920   }
7921
7922   return false;
7923 }
7924
7925 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7926   LoadSDNode *LD  = cast<LoadSDNode>(N);
7927   SDValue Chain = LD->getChain();
7928   SDValue Ptr   = LD->getBasePtr();
7929
7930   // If load is not volatile and there are no uses of the loaded value (and
7931   // the updated indexed value in case of indexed loads), change uses of the
7932   // chain value into uses of the chain input (i.e. delete the dead load).
7933   if (!LD->isVolatile()) {
7934     if (N->getValueType(1) == MVT::Other) {
7935       // Unindexed loads.
7936       if (!N->hasAnyUseOfValue(0)) {
7937         // It's not safe to use the two value CombineTo variant here. e.g.
7938         // v1, chain2 = load chain1, loc
7939         // v2, chain3 = load chain2, loc
7940         // v3         = add v2, c
7941         // Now we replace use of chain2 with chain1.  This makes the second load
7942         // isomorphic to the one we are deleting, and thus makes this load live.
7943         DEBUG(dbgs() << "\nReplacing.6 ";
7944               N->dump(&DAG);
7945               dbgs() << "\nWith chain: ";
7946               Chain.getNode()->dump(&DAG);
7947               dbgs() << "\n");
7948         WorkListRemover DeadNodes(*this);
7949         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7950
7951         if (N->use_empty()) {
7952           removeFromWorkList(N);
7953           DAG.DeleteNode(N);
7954         }
7955
7956         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7957       }
7958     } else {
7959       // Indexed loads.
7960       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7961       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7962         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7963         DEBUG(dbgs() << "\nReplacing.7 ";
7964               N->dump(&DAG);
7965               dbgs() << "\nWith: ";
7966               Undef.getNode()->dump(&DAG);
7967               dbgs() << " and 2 other values\n");
7968         WorkListRemover DeadNodes(*this);
7969         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7970         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7971                                       DAG.getUNDEF(N->getValueType(1)));
7972         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7973         removeFromWorkList(N);
7974         DAG.DeleteNode(N);
7975         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7976       }
7977     }
7978   }
7979
7980   // If this load is directly stored, replace the load value with the stored
7981   // value.
7982   // TODO: Handle store large -> read small portion.
7983   // TODO: Handle TRUNCSTORE/LOADEXT
7984   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7985     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7986       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7987       if (PrevST->getBasePtr() == Ptr &&
7988           PrevST->getValue().getValueType() == N->getValueType(0))
7989       return CombineTo(N, Chain.getOperand(1), Chain);
7990     }
7991   }
7992
7993   // Try to infer better alignment information than the load already has.
7994   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7995     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7996       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7997         SDValue NewLoad =
7998                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7999                               LD->getValueType(0),
8000                               Chain, Ptr, LD->getPointerInfo(),
8001                               LD->getMemoryVT(),
8002                               LD->isVolatile(), LD->isNonTemporal(), Align,
8003                               LD->getTBAAInfo());
8004         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
8005       }
8006     }
8007   }
8008
8009   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
8010     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
8011 #ifndef NDEBUG
8012   if (CombinerAAOnlyFunc.getNumOccurrences() &&
8013       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
8014     UseAA = false;
8015 #endif
8016   if (UseAA && LD->isUnindexed()) {
8017     // Walk up chain skipping non-aliasing memory nodes.
8018     SDValue BetterChain = FindBetterChain(N, Chain);
8019
8020     // If there is a better chain.
8021     if (Chain != BetterChain) {
8022       SDValue ReplLoad;
8023
8024       // Replace the chain to void dependency.
8025       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
8026         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
8027                                BetterChain, Ptr, LD->getMemOperand());
8028       } else {
8029         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
8030                                   LD->getValueType(0),
8031                                   BetterChain, Ptr, LD->getMemoryVT(),
8032                                   LD->getMemOperand());
8033       }
8034
8035       // Create token factor to keep old chain connected.
8036       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8037                                   MVT::Other, Chain, ReplLoad.getValue(1));
8038
8039       // Make sure the new and old chains are cleaned up.
8040       AddToWorkList(Token.getNode());
8041
8042       // Replace uses with load result and token factor. Don't add users
8043       // to work list.
8044       return CombineTo(N, ReplLoad.getValue(0), Token, false);
8045     }
8046   }
8047
8048   // Try transforming N to an indexed load.
8049   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8050     return SDValue(N, 0);
8051
8052   // Try to slice up N to more direct loads if the slices are mapped to
8053   // different register banks or pairing can take place.
8054   if (SliceUpLoad(N))
8055     return SDValue(N, 0);
8056
8057   return SDValue();
8058 }
8059
8060 namespace {
8061 /// \brief Helper structure used to slice a load in smaller loads.
8062 /// Basically a slice is obtained from the following sequence:
8063 /// Origin = load Ty1, Base
8064 /// Shift = srl Ty1 Origin, CstTy Amount
8065 /// Inst = trunc Shift to Ty2
8066 ///
8067 /// Then, it will be rewriten into:
8068 /// Slice = load SliceTy, Base + SliceOffset
8069 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
8070 ///
8071 /// SliceTy is deduced from the number of bits that are actually used to
8072 /// build Inst.
8073 struct LoadedSlice {
8074   /// \brief Helper structure used to compute the cost of a slice.
8075   struct Cost {
8076     /// Are we optimizing for code size.
8077     bool ForCodeSize;
8078     /// Various cost.
8079     unsigned Loads;
8080     unsigned Truncates;
8081     unsigned CrossRegisterBanksCopies;
8082     unsigned ZExts;
8083     unsigned Shift;
8084
8085     Cost(bool ForCodeSize = false)
8086         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
8087           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
8088
8089     /// \brief Get the cost of one isolated slice.
8090     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
8091         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
8092           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
8093       EVT TruncType = LS.Inst->getValueType(0);
8094       EVT LoadedType = LS.getLoadedType();
8095       if (TruncType != LoadedType &&
8096           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
8097         ZExts = 1;
8098     }
8099
8100     /// \brief Account for slicing gain in the current cost.
8101     /// Slicing provide a few gains like removing a shift or a
8102     /// truncate. This method allows to grow the cost of the original
8103     /// load with the gain from this slice.
8104     void addSliceGain(const LoadedSlice &LS) {
8105       // Each slice saves a truncate.
8106       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
8107       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
8108                               LS.Inst->getOperand(0).getValueType()))
8109         ++Truncates;
8110       // If there is a shift amount, this slice gets rid of it.
8111       if (LS.Shift)
8112         ++Shift;
8113       // If this slice can merge a cross register bank copy, account for it.
8114       if (LS.canMergeExpensiveCrossRegisterBankCopy())
8115         ++CrossRegisterBanksCopies;
8116     }
8117
8118     Cost &operator+=(const Cost &RHS) {
8119       Loads += RHS.Loads;
8120       Truncates += RHS.Truncates;
8121       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
8122       ZExts += RHS.ZExts;
8123       Shift += RHS.Shift;
8124       return *this;
8125     }
8126
8127     bool operator==(const Cost &RHS) const {
8128       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
8129              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
8130              ZExts == RHS.ZExts && Shift == RHS.Shift;
8131     }
8132
8133     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
8134
8135     bool operator<(const Cost &RHS) const {
8136       // Assume cross register banks copies are as expensive as loads.
8137       // FIXME: Do we want some more target hooks?
8138       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
8139       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
8140       // Unless we are optimizing for code size, consider the
8141       // expensive operation first.
8142       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
8143         return ExpensiveOpsLHS < ExpensiveOpsRHS;
8144       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
8145              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
8146     }
8147
8148     bool operator>(const Cost &RHS) const { return RHS < *this; }
8149
8150     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
8151
8152     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
8153   };
8154   // The last instruction that represent the slice. This should be a
8155   // truncate instruction.
8156   SDNode *Inst;
8157   // The original load instruction.
8158   LoadSDNode *Origin;
8159   // The right shift amount in bits from the original load.
8160   unsigned Shift;
8161   // The DAG from which Origin came from.
8162   // This is used to get some contextual information about legal types, etc.
8163   SelectionDAG *DAG;
8164
8165   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
8166               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
8167       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
8168
8169   LoadedSlice(const LoadedSlice &LS)
8170       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
8171
8172   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
8173   /// \return Result is \p BitWidth and has used bits set to 1 and
8174   ///         not used bits set to 0.
8175   APInt getUsedBits() const {
8176     // Reproduce the trunc(lshr) sequence:
8177     // - Start from the truncated value.
8178     // - Zero extend to the desired bit width.
8179     // - Shift left.
8180     assert(Origin && "No original load to compare against.");
8181     unsigned BitWidth = Origin->getValueSizeInBits(0);
8182     assert(Inst && "This slice is not bound to an instruction");
8183     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
8184            "Extracted slice is bigger than the whole type!");
8185     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
8186     UsedBits.setAllBits();
8187     UsedBits = UsedBits.zext(BitWidth);
8188     UsedBits <<= Shift;
8189     return UsedBits;
8190   }
8191
8192   /// \brief Get the size of the slice to be loaded in bytes.
8193   unsigned getLoadedSize() const {
8194     unsigned SliceSize = getUsedBits().countPopulation();
8195     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
8196     return SliceSize / 8;
8197   }
8198
8199   /// \brief Get the type that will be loaded for this slice.
8200   /// Note: This may not be the final type for the slice.
8201   EVT getLoadedType() const {
8202     assert(DAG && "Missing context");
8203     LLVMContext &Ctxt = *DAG->getContext();
8204     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
8205   }
8206
8207   /// \brief Get the alignment of the load used for this slice.
8208   unsigned getAlignment() const {
8209     unsigned Alignment = Origin->getAlignment();
8210     unsigned Offset = getOffsetFromBase();
8211     if (Offset != 0)
8212       Alignment = MinAlign(Alignment, Alignment + Offset);
8213     return Alignment;
8214   }
8215
8216   /// \brief Check if this slice can be rewritten with legal operations.
8217   bool isLegal() const {
8218     // An invalid slice is not legal.
8219     if (!Origin || !Inst || !DAG)
8220       return false;
8221
8222     // Offsets are for indexed load only, we do not handle that.
8223     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
8224       return false;
8225
8226     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8227
8228     // Check that the type is legal.
8229     EVT SliceType = getLoadedType();
8230     if (!TLI.isTypeLegal(SliceType))
8231       return false;
8232
8233     // Check that the load is legal for this type.
8234     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
8235       return false;
8236
8237     // Check that the offset can be computed.
8238     // 1. Check its type.
8239     EVT PtrType = Origin->getBasePtr().getValueType();
8240     if (PtrType == MVT::Untyped || PtrType.isExtended())
8241       return false;
8242
8243     // 2. Check that it fits in the immediate.
8244     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
8245       return false;
8246
8247     // 3. Check that the computation is legal.
8248     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
8249       return false;
8250
8251     // Check that the zext is legal if it needs one.
8252     EVT TruncateType = Inst->getValueType(0);
8253     if (TruncateType != SliceType &&
8254         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
8255       return false;
8256
8257     return true;
8258   }
8259
8260   /// \brief Get the offset in bytes of this slice in the original chunk of
8261   /// bits.
8262   /// \pre DAG != nullptr.
8263   uint64_t getOffsetFromBase() const {
8264     assert(DAG && "Missing context.");
8265     bool IsBigEndian =
8266         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
8267     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
8268     uint64_t Offset = Shift / 8;
8269     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
8270     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
8271            "The size of the original loaded type is not a multiple of a"
8272            " byte.");
8273     // If Offset is bigger than TySizeInBytes, it means we are loading all
8274     // zeros. This should have been optimized before in the process.
8275     assert(TySizeInBytes > Offset &&
8276            "Invalid shift amount for given loaded size");
8277     if (IsBigEndian)
8278       Offset = TySizeInBytes - Offset - getLoadedSize();
8279     return Offset;
8280   }
8281
8282   /// \brief Generate the sequence of instructions to load the slice
8283   /// represented by this object and redirect the uses of this slice to
8284   /// this new sequence of instructions.
8285   /// \pre this->Inst && this->Origin are valid Instructions and this
8286   /// object passed the legal check: LoadedSlice::isLegal returned true.
8287   /// \return The last instruction of the sequence used to load the slice.
8288   SDValue loadSlice() const {
8289     assert(Inst && Origin && "Unable to replace a non-existing slice.");
8290     const SDValue &OldBaseAddr = Origin->getBasePtr();
8291     SDValue BaseAddr = OldBaseAddr;
8292     // Get the offset in that chunk of bytes w.r.t. the endianess.
8293     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
8294     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
8295     if (Offset) {
8296       // BaseAddr = BaseAddr + Offset.
8297       EVT ArithType = BaseAddr.getValueType();
8298       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
8299                               DAG->getConstant(Offset, ArithType));
8300     }
8301
8302     // Create the type of the loaded slice according to its size.
8303     EVT SliceType = getLoadedType();
8304
8305     // Create the load for the slice.
8306     SDValue LastInst = DAG->getLoad(
8307         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
8308         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
8309         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
8310     // If the final type is not the same as the loaded type, this means that
8311     // we have to pad with zero. Create a zero extend for that.
8312     EVT FinalType = Inst->getValueType(0);
8313     if (SliceType != FinalType)
8314       LastInst =
8315           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
8316     return LastInst;
8317   }
8318
8319   /// \brief Check if this slice can be merged with an expensive cross register
8320   /// bank copy. E.g.,
8321   /// i = load i32
8322   /// f = bitcast i32 i to float
8323   bool canMergeExpensiveCrossRegisterBankCopy() const {
8324     if (!Inst || !Inst->hasOneUse())
8325       return false;
8326     SDNode *Use = *Inst->use_begin();
8327     if (Use->getOpcode() != ISD::BITCAST)
8328       return false;
8329     assert(DAG && "Missing context");
8330     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8331     EVT ResVT = Use->getValueType(0);
8332     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
8333     const TargetRegisterClass *ArgRC =
8334         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
8335     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
8336       return false;
8337
8338     // At this point, we know that we perform a cross-register-bank copy.
8339     // Check if it is expensive.
8340     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
8341     // Assume bitcasts are cheap, unless both register classes do not
8342     // explicitly share a common sub class.
8343     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
8344       return false;
8345
8346     // Check if it will be merged with the load.
8347     // 1. Check the alignment constraint.
8348     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
8349         ResVT.getTypeForEVT(*DAG->getContext()));
8350
8351     if (RequiredAlignment > getAlignment())
8352       return false;
8353
8354     // 2. Check that the load is a legal operation for that type.
8355     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
8356       return false;
8357
8358     // 3. Check that we do not have a zext in the way.
8359     if (Inst->getValueType(0) != getLoadedType())
8360       return false;
8361
8362     return true;
8363   }
8364 };
8365 }
8366
8367 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
8368 /// \p UsedBits looks like 0..0 1..1 0..0.
8369 static bool areUsedBitsDense(const APInt &UsedBits) {
8370   // If all the bits are one, this is dense!
8371   if (UsedBits.isAllOnesValue())
8372     return true;
8373
8374   // Get rid of the unused bits on the right.
8375   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
8376   // Get rid of the unused bits on the left.
8377   if (NarrowedUsedBits.countLeadingZeros())
8378     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
8379   // Check that the chunk of bits is completely used.
8380   return NarrowedUsedBits.isAllOnesValue();
8381 }
8382
8383 /// \brief Check whether or not \p First and \p Second are next to each other
8384 /// in memory. This means that there is no hole between the bits loaded
8385 /// by \p First and the bits loaded by \p Second.
8386 static bool areSlicesNextToEachOther(const LoadedSlice &First,
8387                                      const LoadedSlice &Second) {
8388   assert(First.Origin == Second.Origin && First.Origin &&
8389          "Unable to match different memory origins.");
8390   APInt UsedBits = First.getUsedBits();
8391   assert((UsedBits & Second.getUsedBits()) == 0 &&
8392          "Slices are not supposed to overlap.");
8393   UsedBits |= Second.getUsedBits();
8394   return areUsedBitsDense(UsedBits);
8395 }
8396
8397 /// \brief Adjust the \p GlobalLSCost according to the target
8398 /// paring capabilities and the layout of the slices.
8399 /// \pre \p GlobalLSCost should account for at least as many loads as
8400 /// there is in the slices in \p LoadedSlices.
8401 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8402                                  LoadedSlice::Cost &GlobalLSCost) {
8403   unsigned NumberOfSlices = LoadedSlices.size();
8404   // If there is less than 2 elements, no pairing is possible.
8405   if (NumberOfSlices < 2)
8406     return;
8407
8408   // Sort the slices so that elements that are likely to be next to each
8409   // other in memory are next to each other in the list.
8410   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
8411             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
8412     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
8413     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
8414   });
8415   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
8416   // First (resp. Second) is the first (resp. Second) potentially candidate
8417   // to be placed in a paired load.
8418   const LoadedSlice *First = nullptr;
8419   const LoadedSlice *Second = nullptr;
8420   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
8421                 // Set the beginning of the pair.
8422                                                            First = Second) {
8423
8424     Second = &LoadedSlices[CurrSlice];
8425
8426     // If First is NULL, it means we start a new pair.
8427     // Get to the next slice.
8428     if (!First)
8429       continue;
8430
8431     EVT LoadedType = First->getLoadedType();
8432
8433     // If the types of the slices are different, we cannot pair them.
8434     if (LoadedType != Second->getLoadedType())
8435       continue;
8436
8437     // Check if the target supplies paired loads for this type.
8438     unsigned RequiredAlignment = 0;
8439     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8440       // move to the next pair, this type is hopeless.
8441       Second = nullptr;
8442       continue;
8443     }
8444     // Check if we meet the alignment requirement.
8445     if (RequiredAlignment > First->getAlignment())
8446       continue;
8447
8448     // Check that both loads are next to each other in memory.
8449     if (!areSlicesNextToEachOther(*First, *Second))
8450       continue;
8451
8452     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8453     --GlobalLSCost.Loads;
8454     // Move to the next pair.
8455     Second = nullptr;
8456   }
8457 }
8458
8459 /// \brief Check the profitability of all involved LoadedSlice.
8460 /// Currently, it is considered profitable if there is exactly two
8461 /// involved slices (1) which are (2) next to each other in memory, and
8462 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8463 ///
8464 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8465 /// the elements themselves.
8466 ///
8467 /// FIXME: When the cost model will be mature enough, we can relax
8468 /// constraints (1) and (2).
8469 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8470                                 const APInt &UsedBits, bool ForCodeSize) {
8471   unsigned NumberOfSlices = LoadedSlices.size();
8472   if (StressLoadSlicing)
8473     return NumberOfSlices > 1;
8474
8475   // Check (1).
8476   if (NumberOfSlices != 2)
8477     return false;
8478
8479   // Check (2).
8480   if (!areUsedBitsDense(UsedBits))
8481     return false;
8482
8483   // Check (3).
8484   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8485   // The original code has one big load.
8486   OrigCost.Loads = 1;
8487   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8488     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8489     // Accumulate the cost of all the slices.
8490     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8491     GlobalSlicingCost += SliceCost;
8492
8493     // Account as cost in the original configuration the gain obtained
8494     // with the current slices.
8495     OrigCost.addSliceGain(LS);
8496   }
8497
8498   // If the target supports paired load, adjust the cost accordingly.
8499   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8500   return OrigCost > GlobalSlicingCost;
8501 }
8502
8503 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8504 /// operations, split it in the various pieces being extracted.
8505 ///
8506 /// This sort of thing is introduced by SROA.
8507 /// This slicing takes care not to insert overlapping loads.
8508 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8509 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8510   if (Level < AfterLegalizeDAG)
8511     return false;
8512
8513   LoadSDNode *LD = cast<LoadSDNode>(N);
8514   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8515       !LD->getValueType(0).isInteger())
8516     return false;
8517
8518   // Keep track of already used bits to detect overlapping values.
8519   // In that case, we will just abort the transformation.
8520   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8521
8522   SmallVector<LoadedSlice, 4> LoadedSlices;
8523
8524   // Check if this load is used as several smaller chunks of bits.
8525   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8526   // of computation for each trunc.
8527   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8528        UI != UIEnd; ++UI) {
8529     // Skip the uses of the chain.
8530     if (UI.getUse().getResNo() != 0)
8531       continue;
8532
8533     SDNode *User = *UI;
8534     unsigned Shift = 0;
8535
8536     // Check if this is a trunc(lshr).
8537     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8538         isa<ConstantSDNode>(User->getOperand(1))) {
8539       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8540       User = *User->use_begin();
8541     }
8542
8543     // At this point, User is a Truncate, iff we encountered, trunc or
8544     // trunc(lshr).
8545     if (User->getOpcode() != ISD::TRUNCATE)
8546       return false;
8547
8548     // The width of the type must be a power of 2 and greater than 8-bits.
8549     // Otherwise the load cannot be represented in LLVM IR.
8550     // Moreover, if we shifted with a non-8-bits multiple, the slice
8551     // will be across several bytes. We do not support that.
8552     unsigned Width = User->getValueSizeInBits(0);
8553     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8554       return 0;
8555
8556     // Build the slice for this chain of computations.
8557     LoadedSlice LS(User, LD, Shift, &DAG);
8558     APInt CurrentUsedBits = LS.getUsedBits();
8559
8560     // Check if this slice overlaps with another.
8561     if ((CurrentUsedBits & UsedBits) != 0)
8562       return false;
8563     // Update the bits used globally.
8564     UsedBits |= CurrentUsedBits;
8565
8566     // Check if the new slice would be legal.
8567     if (!LS.isLegal())
8568       return false;
8569
8570     // Record the slice.
8571     LoadedSlices.push_back(LS);
8572   }
8573
8574   // Abort slicing if it does not seem to be profitable.
8575   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8576     return false;
8577
8578   ++SlicedLoads;
8579
8580   // Rewrite each chain to use an independent load.
8581   // By construction, each chain can be represented by a unique load.
8582
8583   // Prepare the argument for the new token factor for all the slices.
8584   SmallVector<SDValue, 8> ArgChains;
8585   for (SmallVectorImpl<LoadedSlice>::const_iterator
8586            LSIt = LoadedSlices.begin(),
8587            LSItEnd = LoadedSlices.end();
8588        LSIt != LSItEnd; ++LSIt) {
8589     SDValue SliceInst = LSIt->loadSlice();
8590     CombineTo(LSIt->Inst, SliceInst, true);
8591     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8592       SliceInst = SliceInst.getOperand(0);
8593     assert(SliceInst->getOpcode() == ISD::LOAD &&
8594            "It takes more than a zext to get to the loaded slice!!");
8595     ArgChains.push_back(SliceInst.getValue(1));
8596   }
8597
8598   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8599                               ArgChains);
8600   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8601   return true;
8602 }
8603
8604 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8605 /// load is having specific bytes cleared out.  If so, return the byte size
8606 /// being masked out and the shift amount.
8607 static std::pair<unsigned, unsigned>
8608 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8609   std::pair<unsigned, unsigned> Result(0, 0);
8610
8611   // Check for the structure we're looking for.
8612   if (V->getOpcode() != ISD::AND ||
8613       !isa<ConstantSDNode>(V->getOperand(1)) ||
8614       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8615     return Result;
8616
8617   // Check the chain and pointer.
8618   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8619   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8620
8621   // The store should be chained directly to the load or be an operand of a
8622   // tokenfactor.
8623   if (LD == Chain.getNode())
8624     ; // ok.
8625   else if (Chain->getOpcode() != ISD::TokenFactor)
8626     return Result; // Fail.
8627   else {
8628     bool isOk = false;
8629     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8630       if (Chain->getOperand(i).getNode() == LD) {
8631         isOk = true;
8632         break;
8633       }
8634     if (!isOk) return Result;
8635   }
8636
8637   // This only handles simple types.
8638   if (V.getValueType() != MVT::i16 &&
8639       V.getValueType() != MVT::i32 &&
8640       V.getValueType() != MVT::i64)
8641     return Result;
8642
8643   // Check the constant mask.  Invert it so that the bits being masked out are
8644   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8645   // follow the sign bit for uniformity.
8646   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8647   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8648   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8649   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8650   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8651   if (NotMaskLZ == 64) return Result;  // All zero mask.
8652
8653   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8654   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8655     return Result;
8656
8657   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8658   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8659     NotMaskLZ -= 64-V.getValueSizeInBits();
8660
8661   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8662   switch (MaskedBytes) {
8663   case 1:
8664   case 2:
8665   case 4: break;
8666   default: return Result; // All one mask, or 5-byte mask.
8667   }
8668
8669   // Verify that the first bit starts at a multiple of mask so that the access
8670   // is aligned the same as the access width.
8671   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8672
8673   Result.first = MaskedBytes;
8674   Result.second = NotMaskTZ/8;
8675   return Result;
8676 }
8677
8678
8679 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8680 /// provides a value as specified by MaskInfo.  If so, replace the specified
8681 /// store with a narrower store of truncated IVal.
8682 static SDNode *
8683 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8684                                 SDValue IVal, StoreSDNode *St,
8685                                 DAGCombiner *DC) {
8686   unsigned NumBytes = MaskInfo.first;
8687   unsigned ByteShift = MaskInfo.second;
8688   SelectionDAG &DAG = DC->getDAG();
8689
8690   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8691   // that uses this.  If not, this is not a replacement.
8692   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8693                                   ByteShift*8, (ByteShift+NumBytes)*8);
8694   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
8695
8696   // Check that it is legal on the target to do this.  It is legal if the new
8697   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8698   // legalization.
8699   MVT VT = MVT::getIntegerVT(NumBytes*8);
8700   if (!DC->isTypeLegal(VT))
8701     return nullptr;
8702
8703   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8704   // shifted by ByteShift and truncated down to NumBytes.
8705   if (ByteShift)
8706     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8707                        DAG.getConstant(ByteShift*8,
8708                                     DC->getShiftAmountTy(IVal.getValueType())));
8709
8710   // Figure out the offset for the store and the alignment of the access.
8711   unsigned StOffset;
8712   unsigned NewAlign = St->getAlignment();
8713
8714   if (DAG.getTargetLoweringInfo().isLittleEndian())
8715     StOffset = ByteShift;
8716   else
8717     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8718
8719   SDValue Ptr = St->getBasePtr();
8720   if (StOffset) {
8721     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8722                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8723     NewAlign = MinAlign(NewAlign, StOffset);
8724   }
8725
8726   // Truncate down to the new size.
8727   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8728
8729   ++OpsNarrowed;
8730   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8731                       St->getPointerInfo().getWithOffset(StOffset),
8732                       false, false, NewAlign).getNode();
8733 }
8734
8735
8736 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8737 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8738 /// of the loaded bits, try narrowing the load and store if it would end up
8739 /// being a win for performance or code size.
8740 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8741   StoreSDNode *ST  = cast<StoreSDNode>(N);
8742   if (ST->isVolatile())
8743     return SDValue();
8744
8745   SDValue Chain = ST->getChain();
8746   SDValue Value = ST->getValue();
8747   SDValue Ptr   = ST->getBasePtr();
8748   EVT VT = Value.getValueType();
8749
8750   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8751     return SDValue();
8752
8753   unsigned Opc = Value.getOpcode();
8754
8755   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8756   // is a byte mask indicating a consecutive number of bytes, check to see if
8757   // Y is known to provide just those bytes.  If so, we try to replace the
8758   // load + replace + store sequence with a single (narrower) store, which makes
8759   // the load dead.
8760   if (Opc == ISD::OR) {
8761     std::pair<unsigned, unsigned> MaskedLoad;
8762     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8763     if (MaskedLoad.first)
8764       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8765                                                   Value.getOperand(1), ST,this))
8766         return SDValue(NewST, 0);
8767
8768     // Or is commutative, so try swapping X and Y.
8769     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8770     if (MaskedLoad.first)
8771       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8772                                                   Value.getOperand(0), ST,this))
8773         return SDValue(NewST, 0);
8774   }
8775
8776   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8777       Value.getOperand(1).getOpcode() != ISD::Constant)
8778     return SDValue();
8779
8780   SDValue N0 = Value.getOperand(0);
8781   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8782       Chain == SDValue(N0.getNode(), 1)) {
8783     LoadSDNode *LD = cast<LoadSDNode>(N0);
8784     if (LD->getBasePtr() != Ptr ||
8785         LD->getPointerInfo().getAddrSpace() !=
8786         ST->getPointerInfo().getAddrSpace())
8787       return SDValue();
8788
8789     // Find the type to narrow it the load / op / store to.
8790     SDValue N1 = Value.getOperand(1);
8791     unsigned BitWidth = N1.getValueSizeInBits();
8792     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8793     if (Opc == ISD::AND)
8794       Imm ^= APInt::getAllOnesValue(BitWidth);
8795     if (Imm == 0 || Imm.isAllOnesValue())
8796       return SDValue();
8797     unsigned ShAmt = Imm.countTrailingZeros();
8798     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8799     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8800     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8801     while (NewBW < BitWidth &&
8802            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8803              TLI.isNarrowingProfitable(VT, NewVT))) {
8804       NewBW = NextPowerOf2(NewBW);
8805       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8806     }
8807     if (NewBW >= BitWidth)
8808       return SDValue();
8809
8810     // If the lsb changed does not start at the type bitwidth boundary,
8811     // start at the previous one.
8812     if (ShAmt % NewBW)
8813       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8814     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8815                                    std::min(BitWidth, ShAmt + NewBW));
8816     if ((Imm & Mask) == Imm) {
8817       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8818       if (Opc == ISD::AND)
8819         NewImm ^= APInt::getAllOnesValue(NewBW);
8820       uint64_t PtrOff = ShAmt / 8;
8821       // For big endian targets, we need to adjust the offset to the pointer to
8822       // load the correct bytes.
8823       if (TLI.isBigEndian())
8824         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8825
8826       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8827       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8828       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8829         return SDValue();
8830
8831       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8832                                    Ptr.getValueType(), Ptr,
8833                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8834       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8835                                   LD->getChain(), NewPtr,
8836                                   LD->getPointerInfo().getWithOffset(PtrOff),
8837                                   LD->isVolatile(), LD->isNonTemporal(),
8838                                   LD->isInvariant(), NewAlign,
8839                                   LD->getTBAAInfo());
8840       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8841                                    DAG.getConstant(NewImm, NewVT));
8842       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8843                                    NewVal, NewPtr,
8844                                    ST->getPointerInfo().getWithOffset(PtrOff),
8845                                    false, false, NewAlign);
8846
8847       AddToWorkList(NewPtr.getNode());
8848       AddToWorkList(NewLD.getNode());
8849       AddToWorkList(NewVal.getNode());
8850       WorkListRemover DeadNodes(*this);
8851       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8852       ++OpsNarrowed;
8853       return NewST;
8854     }
8855   }
8856
8857   return SDValue();
8858 }
8859
8860 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8861 /// if the load value isn't used by any other operations, then consider
8862 /// transforming the pair to integer load / store operations if the target
8863 /// deems the transformation profitable.
8864 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8865   StoreSDNode *ST  = cast<StoreSDNode>(N);
8866   SDValue Chain = ST->getChain();
8867   SDValue Value = ST->getValue();
8868   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8869       Value.hasOneUse() &&
8870       Chain == SDValue(Value.getNode(), 1)) {
8871     LoadSDNode *LD = cast<LoadSDNode>(Value);
8872     EVT VT = LD->getMemoryVT();
8873     if (!VT.isFloatingPoint() ||
8874         VT != ST->getMemoryVT() ||
8875         LD->isNonTemporal() ||
8876         ST->isNonTemporal() ||
8877         LD->getPointerInfo().getAddrSpace() != 0 ||
8878         ST->getPointerInfo().getAddrSpace() != 0)
8879       return SDValue();
8880
8881     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8882     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8883         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8884         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8885         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8886       return SDValue();
8887
8888     unsigned LDAlign = LD->getAlignment();
8889     unsigned STAlign = ST->getAlignment();
8890     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8891     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8892     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8893       return SDValue();
8894
8895     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8896                                 LD->getChain(), LD->getBasePtr(),
8897                                 LD->getPointerInfo(),
8898                                 false, false, false, LDAlign);
8899
8900     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8901                                  NewLD, ST->getBasePtr(),
8902                                  ST->getPointerInfo(),
8903                                  false, false, STAlign);
8904
8905     AddToWorkList(NewLD.getNode());
8906     AddToWorkList(NewST.getNode());
8907     WorkListRemover DeadNodes(*this);
8908     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8909     ++LdStFP2Int;
8910     return NewST;
8911   }
8912
8913   return SDValue();
8914 }
8915
8916 /// Helper struct to parse and store a memory address as base + index + offset.
8917 /// We ignore sign extensions when it is safe to do so.
8918 /// The following two expressions are not equivalent. To differentiate we need
8919 /// to store whether there was a sign extension involved in the index
8920 /// computation.
8921 ///  (load (i64 add (i64 copyfromreg %c)
8922 ///                 (i64 signextend (add (i8 load %index)
8923 ///                                      (i8 1))))
8924 /// vs
8925 ///
8926 /// (load (i64 add (i64 copyfromreg %c)
8927 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8928 ///                                         (i32 1)))))
8929 struct BaseIndexOffset {
8930   SDValue Base;
8931   SDValue Index;
8932   int64_t Offset;
8933   bool IsIndexSignExt;
8934
8935   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8936
8937   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8938                   bool IsIndexSignExt) :
8939     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8940
8941   bool equalBaseIndex(const BaseIndexOffset &Other) {
8942     return Other.Base == Base && Other.Index == Index &&
8943       Other.IsIndexSignExt == IsIndexSignExt;
8944   }
8945
8946   /// Parses tree in Ptr for base, index, offset addresses.
8947   static BaseIndexOffset match(SDValue Ptr) {
8948     bool IsIndexSignExt = false;
8949
8950     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8951     // instruction, then it could be just the BASE or everything else we don't
8952     // know how to handle. Just use Ptr as BASE and give up.
8953     if (Ptr->getOpcode() != ISD::ADD)
8954       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8955
8956     // We know that we have at least an ADD instruction. Try to pattern match
8957     // the simple case of BASE + OFFSET.
8958     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8959       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8960       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8961                               IsIndexSignExt);
8962     }
8963
8964     // Inside a loop the current BASE pointer is calculated using an ADD and a
8965     // MUL instruction. In this case Ptr is the actual BASE pointer.
8966     // (i64 add (i64 %array_ptr)
8967     //          (i64 mul (i64 %induction_var)
8968     //                   (i64 %element_size)))
8969     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
8970       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8971
8972     // Look at Base + Index + Offset cases.
8973     SDValue Base = Ptr->getOperand(0);
8974     SDValue IndexOffset = Ptr->getOperand(1);
8975
8976     // Skip signextends.
8977     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
8978       IndexOffset = IndexOffset->getOperand(0);
8979       IsIndexSignExt = true;
8980     }
8981
8982     // Either the case of Base + Index (no offset) or something else.
8983     if (IndexOffset->getOpcode() != ISD::ADD)
8984       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
8985
8986     // Now we have the case of Base + Index + offset.
8987     SDValue Index = IndexOffset->getOperand(0);
8988     SDValue Offset = IndexOffset->getOperand(1);
8989
8990     if (!isa<ConstantSDNode>(Offset))
8991       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8992
8993     // Ignore signextends.
8994     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
8995       Index = Index->getOperand(0);
8996       IsIndexSignExt = true;
8997     } else IsIndexSignExt = false;
8998
8999     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
9000     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
9001   }
9002 };
9003
9004 /// Holds a pointer to an LSBaseSDNode as well as information on where it
9005 /// is located in a sequence of memory operations connected by a chain.
9006 struct MemOpLink {
9007   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
9008     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
9009   // Ptr to the mem node.
9010   LSBaseSDNode *MemNode;
9011   // Offset from the base ptr.
9012   int64_t OffsetFromBase;
9013   // What is the sequence number of this mem node.
9014   // Lowest mem operand in the DAG starts at zero.
9015   unsigned SequenceNum;
9016 };
9017
9018 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
9019   EVT MemVT = St->getMemoryVT();
9020   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
9021   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
9022     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
9023
9024   // Don't merge vectors into wider inputs.
9025   if (MemVT.isVector() || !MemVT.isSimple())
9026     return false;
9027
9028   // Perform an early exit check. Do not bother looking at stored values that
9029   // are not constants or loads.
9030   SDValue StoredVal = St->getValue();
9031   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
9032   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
9033       !IsLoadSrc)
9034     return false;
9035
9036   // Only look at ends of store sequences.
9037   SDValue Chain = SDValue(St, 1);
9038   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
9039     return false;
9040
9041   // This holds the base pointer, index, and the offset in bytes from the base
9042   // pointer.
9043   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
9044
9045   // We must have a base and an offset.
9046   if (!BasePtr.Base.getNode())
9047     return false;
9048
9049   // Do not handle stores to undef base pointers.
9050   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
9051     return false;
9052
9053   // Save the LoadSDNodes that we find in the chain.
9054   // We need to make sure that these nodes do not interfere with
9055   // any of the store nodes.
9056   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
9057
9058   // Save the StoreSDNodes that we find in the chain.
9059   SmallVector<MemOpLink, 8> StoreNodes;
9060
9061   // Walk up the chain and look for nodes with offsets from the same
9062   // base pointer. Stop when reaching an instruction with a different kind
9063   // or instruction which has a different base pointer.
9064   unsigned Seq = 0;
9065   StoreSDNode *Index = St;
9066   while (Index) {
9067     // If the chain has more than one use, then we can't reorder the mem ops.
9068     if (Index != St && !SDValue(Index, 1)->hasOneUse())
9069       break;
9070
9071     // Find the base pointer and offset for this memory node.
9072     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
9073
9074     // Check that the base pointer is the same as the original one.
9075     if (!Ptr.equalBaseIndex(BasePtr))
9076       break;
9077
9078     // Check that the alignment is the same.
9079     if (Index->getAlignment() != St->getAlignment())
9080       break;
9081
9082     // The memory operands must not be volatile.
9083     if (Index->isVolatile() || Index->isIndexed())
9084       break;
9085
9086     // No truncation.
9087     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
9088       if (St->isTruncatingStore())
9089         break;
9090
9091     // The stored memory type must be the same.
9092     if (Index->getMemoryVT() != MemVT)
9093       break;
9094
9095     // We do not allow unaligned stores because we want to prevent overriding
9096     // stores.
9097     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
9098       break;
9099
9100     // We found a potential memory operand to merge.
9101     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
9102
9103     // Find the next memory operand in the chain. If the next operand in the
9104     // chain is a store then move up and continue the scan with the next
9105     // memory operand. If the next operand is a load save it and use alias
9106     // information to check if it interferes with anything.
9107     SDNode *NextInChain = Index->getChain().getNode();
9108     while (1) {
9109       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
9110         // We found a store node. Use it for the next iteration.
9111         Index = STn;
9112         break;
9113       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
9114         if (Ldn->isVolatile()) {
9115           Index = nullptr;
9116           break;
9117         }
9118
9119         // Save the load node for later. Continue the scan.
9120         AliasLoadNodes.push_back(Ldn);
9121         NextInChain = Ldn->getChain().getNode();
9122         continue;
9123       } else {
9124         Index = nullptr;
9125         break;
9126       }
9127     }
9128   }
9129
9130   // Check if there is anything to merge.
9131   if (StoreNodes.size() < 2)
9132     return false;
9133
9134   // Sort the memory operands according to their distance from the base pointer.
9135   std::sort(StoreNodes.begin(), StoreNodes.end(),
9136             [](MemOpLink LHS, MemOpLink RHS) {
9137     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
9138            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
9139             LHS.SequenceNum > RHS.SequenceNum);
9140   });
9141
9142   // Scan the memory operations on the chain and find the first non-consecutive
9143   // store memory address.
9144   unsigned LastConsecutiveStore = 0;
9145   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
9146   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
9147
9148     // Check that the addresses are consecutive starting from the second
9149     // element in the list of stores.
9150     if (i > 0) {
9151       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
9152       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9153         break;
9154     }
9155
9156     bool Alias = false;
9157     // Check if this store interferes with any of the loads that we found.
9158     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
9159       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
9160         Alias = true;
9161         break;
9162       }
9163     // We found a load that alias with this store. Stop the sequence.
9164     if (Alias)
9165       break;
9166
9167     // Mark this node as useful.
9168     LastConsecutiveStore = i;
9169   }
9170
9171   // The node with the lowest store address.
9172   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
9173
9174   // Store the constants into memory as one consecutive store.
9175   if (!IsLoadSrc) {
9176     unsigned LastLegalType = 0;
9177     unsigned LastLegalVectorType = 0;
9178     bool NonZero = false;
9179     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9180       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9181       SDValue StoredVal = St->getValue();
9182
9183       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
9184         NonZero |= !C->isNullValue();
9185       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
9186         NonZero |= !C->getConstantFPValue()->isNullValue();
9187       } else {
9188         // Non-constant.
9189         break;
9190       }
9191
9192       // Find a legal type for the constant store.
9193       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9194       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9195       if (TLI.isTypeLegal(StoreTy))
9196         LastLegalType = i+1;
9197       // Or check whether a truncstore is legal.
9198       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9199                TargetLowering::TypePromoteInteger) {
9200         EVT LegalizedStoredValueTy =
9201           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
9202         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
9203           LastLegalType = i+1;
9204       }
9205
9206       // Find a legal type for the vector store.
9207       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9208       if (TLI.isTypeLegal(Ty))
9209         LastLegalVectorType = i + 1;
9210     }
9211
9212     // We only use vectors if the constant is known to be zero and the
9213     // function is not marked with the noimplicitfloat attribute.
9214     if (NonZero || NoVectors)
9215       LastLegalVectorType = 0;
9216
9217     // Check if we found a legal integer type to store.
9218     if (LastLegalType == 0 && LastLegalVectorType == 0)
9219       return false;
9220
9221     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
9222     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
9223
9224     // Make sure we have something to merge.
9225     if (NumElem < 2)
9226       return false;
9227
9228     unsigned EarliestNodeUsed = 0;
9229     for (unsigned i=0; i < NumElem; ++i) {
9230       // Find a chain for the new wide-store operand. Notice that some
9231       // of the store nodes that we found may not be selected for inclusion
9232       // in the wide store. The chain we use needs to be the chain of the
9233       // earliest store node which is *used* and replaced by the wide store.
9234       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9235         EarliestNodeUsed = i;
9236     }
9237
9238     // The earliest Node in the DAG.
9239     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9240     SDLoc DL(StoreNodes[0].MemNode);
9241
9242     SDValue StoredVal;
9243     if (UseVector) {
9244       // Find a legal type for the vector store.
9245       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9246       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9247       StoredVal = DAG.getConstant(0, Ty);
9248     } else {
9249       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9250       APInt StoreInt(StoreBW, 0);
9251
9252       // Construct a single integer constant which is made of the smaller
9253       // constant inputs.
9254       bool IsLE = TLI.isLittleEndian();
9255       for (unsigned i = 0; i < NumElem ; ++i) {
9256         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
9257         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
9258         SDValue Val = St->getValue();
9259         StoreInt<<=ElementSizeBytes*8;
9260         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
9261           StoreInt|=C->getAPIntValue().zext(StoreBW);
9262         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
9263           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
9264         } else {
9265           assert(false && "Invalid constant element type");
9266         }
9267       }
9268
9269       // Create the new Load and Store operations.
9270       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9271       StoredVal = DAG.getConstant(StoreInt, StoreTy);
9272     }
9273
9274     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
9275                                     FirstInChain->getBasePtr(),
9276                                     FirstInChain->getPointerInfo(),
9277                                     false, false,
9278                                     FirstInChain->getAlignment());
9279
9280     // Replace the first store with the new store
9281     CombineTo(EarliestOp, NewStore);
9282     // Erase all other stores.
9283     for (unsigned i = 0; i < NumElem ; ++i) {
9284       if (StoreNodes[i].MemNode == EarliestOp)
9285         continue;
9286       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9287       // ReplaceAllUsesWith will replace all uses that existed when it was
9288       // called, but graph optimizations may cause new ones to appear. For
9289       // example, the case in pr14333 looks like
9290       //
9291       //  St's chain -> St -> another store -> X
9292       //
9293       // And the only difference from St to the other store is the chain.
9294       // When we change it's chain to be St's chain they become identical,
9295       // get CSEed and the net result is that X is now a use of St.
9296       // Since we know that St is redundant, just iterate.
9297       while (!St->use_empty())
9298         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
9299       removeFromWorkList(St);
9300       DAG.DeleteNode(St);
9301     }
9302
9303     return true;
9304   }
9305
9306   // Below we handle the case of multiple consecutive stores that
9307   // come from multiple consecutive loads. We merge them into a single
9308   // wide load and a single wide store.
9309
9310   // Look for load nodes which are used by the stored values.
9311   SmallVector<MemOpLink, 8> LoadNodes;
9312
9313   // Find acceptable loads. Loads need to have the same chain (token factor),
9314   // must not be zext, volatile, indexed, and they must be consecutive.
9315   BaseIndexOffset LdBasePtr;
9316   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9317     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9318     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
9319     if (!Ld) break;
9320
9321     // Loads must only have one use.
9322     if (!Ld->hasNUsesOfValue(1, 0))
9323       break;
9324
9325     // Check that the alignment is the same as the stores.
9326     if (Ld->getAlignment() != St->getAlignment())
9327       break;
9328
9329     // The memory operands must not be volatile.
9330     if (Ld->isVolatile() || Ld->isIndexed())
9331       break;
9332
9333     // We do not accept ext loads.
9334     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
9335       break;
9336
9337     // The stored memory type must be the same.
9338     if (Ld->getMemoryVT() != MemVT)
9339       break;
9340
9341     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
9342     // If this is not the first ptr that we check.
9343     if (LdBasePtr.Base.getNode()) {
9344       // The base ptr must be the same.
9345       if (!LdPtr.equalBaseIndex(LdBasePtr))
9346         break;
9347     } else {
9348       // Check that all other base pointers are the same as this one.
9349       LdBasePtr = LdPtr;
9350     }
9351
9352     // We found a potential memory operand to merge.
9353     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
9354   }
9355
9356   if (LoadNodes.size() < 2)
9357     return false;
9358
9359   // Scan the memory operations on the chain and find the first non-consecutive
9360   // load memory address. These variables hold the index in the store node
9361   // array.
9362   unsigned LastConsecutiveLoad = 0;
9363   // This variable refers to the size and not index in the array.
9364   unsigned LastLegalVectorType = 0;
9365   unsigned LastLegalIntegerType = 0;
9366   StartAddress = LoadNodes[0].OffsetFromBase;
9367   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
9368   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
9369     // All loads much share the same chain.
9370     if (LoadNodes[i].MemNode->getChain() != FirstChain)
9371       break;
9372
9373     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
9374     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9375       break;
9376     LastConsecutiveLoad = i;
9377
9378     // Find a legal type for the vector store.
9379     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9380     if (TLI.isTypeLegal(StoreTy))
9381       LastLegalVectorType = i + 1;
9382
9383     // Find a legal type for the integer store.
9384     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9385     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9386     if (TLI.isTypeLegal(StoreTy))
9387       LastLegalIntegerType = i + 1;
9388     // Or check whether a truncstore and extload is legal.
9389     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9390              TargetLowering::TypePromoteInteger) {
9391       EVT LegalizedStoredValueTy =
9392         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
9393       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
9394           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
9395           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
9396           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
9397         LastLegalIntegerType = i+1;
9398     }
9399   }
9400
9401   // Only use vector types if the vector type is larger than the integer type.
9402   // If they are the same, use integers.
9403   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
9404   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
9405
9406   // We add +1 here because the LastXXX variables refer to location while
9407   // the NumElem refers to array/index size.
9408   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
9409   NumElem = std::min(LastLegalType, NumElem);
9410
9411   if (NumElem < 2)
9412     return false;
9413
9414   // The earliest Node in the DAG.
9415   unsigned EarliestNodeUsed = 0;
9416   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9417   for (unsigned i=1; i<NumElem; ++i) {
9418     // Find a chain for the new wide-store operand. Notice that some
9419     // of the store nodes that we found may not be selected for inclusion
9420     // in the wide store. The chain we use needs to be the chain of the
9421     // earliest store node which is *used* and replaced by the wide store.
9422     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9423       EarliestNodeUsed = i;
9424   }
9425
9426   // Find if it is better to use vectors or integers to load and store
9427   // to memory.
9428   EVT JointMemOpVT;
9429   if (UseVectorTy) {
9430     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9431   } else {
9432     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9433     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9434   }
9435
9436   SDLoc LoadDL(LoadNodes[0].MemNode);
9437   SDLoc StoreDL(StoreNodes[0].MemNode);
9438
9439   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9440   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9441                                 FirstLoad->getChain(),
9442                                 FirstLoad->getBasePtr(),
9443                                 FirstLoad->getPointerInfo(),
9444                                 false, false, false,
9445                                 FirstLoad->getAlignment());
9446
9447   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9448                                   FirstInChain->getBasePtr(),
9449                                   FirstInChain->getPointerInfo(), false, false,
9450                                   FirstInChain->getAlignment());
9451
9452   // Replace one of the loads with the new load.
9453   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9454   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9455                                 SDValue(NewLoad.getNode(), 1));
9456
9457   // Remove the rest of the load chains.
9458   for (unsigned i = 1; i < NumElem ; ++i) {
9459     // Replace all chain users of the old load nodes with the chain of the new
9460     // load node.
9461     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9462     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9463   }
9464
9465   // Replace the first store with the new store.
9466   CombineTo(EarliestOp, NewStore);
9467   // Erase all other stores.
9468   for (unsigned i = 0; i < NumElem ; ++i) {
9469     // Remove all Store nodes.
9470     if (StoreNodes[i].MemNode == EarliestOp)
9471       continue;
9472     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9473     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9474     removeFromWorkList(St);
9475     DAG.DeleteNode(St);
9476   }
9477
9478   return true;
9479 }
9480
9481 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9482   StoreSDNode *ST  = cast<StoreSDNode>(N);
9483   SDValue Chain = ST->getChain();
9484   SDValue Value = ST->getValue();
9485   SDValue Ptr   = ST->getBasePtr();
9486
9487   // If this is a store of a bit convert, store the input value if the
9488   // resultant store does not need a higher alignment than the original.
9489   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9490       ST->isUnindexed()) {
9491     unsigned OrigAlign = ST->getAlignment();
9492     EVT SVT = Value.getOperand(0).getValueType();
9493     unsigned Align = TLI.getDataLayout()->
9494       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9495     if (Align <= OrigAlign &&
9496         ((!LegalOperations && !ST->isVolatile()) ||
9497          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9498       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9499                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9500                           ST->isNonTemporal(), OrigAlign,
9501                           ST->getTBAAInfo());
9502   }
9503
9504   // Turn 'store undef, Ptr' -> nothing.
9505   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9506     return Chain;
9507
9508   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9509   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9510     // NOTE: If the original store is volatile, this transform must not increase
9511     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9512     // processor operation but an i64 (which is not legal) requires two.  So the
9513     // transform should not be done in this case.
9514     if (Value.getOpcode() != ISD::TargetConstantFP) {
9515       SDValue Tmp;
9516       switch (CFP->getSimpleValueType(0).SimpleTy) {
9517       default: llvm_unreachable("Unknown FP type");
9518       case MVT::f16:    // We don't do this for these yet.
9519       case MVT::f80:
9520       case MVT::f128:
9521       case MVT::ppcf128:
9522         break;
9523       case MVT::f32:
9524         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9525             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9526           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9527                               bitcastToAPInt().getZExtValue(), MVT::i32);
9528           return DAG.getStore(Chain, SDLoc(N), Tmp,
9529                               Ptr, ST->getMemOperand());
9530         }
9531         break;
9532       case MVT::f64:
9533         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9534              !ST->isVolatile()) ||
9535             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9536           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9537                                 getZExtValue(), MVT::i64);
9538           return DAG.getStore(Chain, SDLoc(N), Tmp,
9539                               Ptr, ST->getMemOperand());
9540         }
9541
9542         if (!ST->isVolatile() &&
9543             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9544           // Many FP stores are not made apparent until after legalize, e.g. for
9545           // argument passing.  Since this is so common, custom legalize the
9546           // 64-bit integer store into two 32-bit stores.
9547           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9548           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9549           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9550           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9551
9552           unsigned Alignment = ST->getAlignment();
9553           bool isVolatile = ST->isVolatile();
9554           bool isNonTemporal = ST->isNonTemporal();
9555           const MDNode *TBAAInfo = ST->getTBAAInfo();
9556
9557           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9558                                      Ptr, ST->getPointerInfo(),
9559                                      isVolatile, isNonTemporal,
9560                                      ST->getAlignment(), TBAAInfo);
9561           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9562                             DAG.getConstant(4, Ptr.getValueType()));
9563           Alignment = MinAlign(Alignment, 4U);
9564           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9565                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9566                                      isVolatile, isNonTemporal,
9567                                      Alignment, TBAAInfo);
9568           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9569                              St0, St1);
9570         }
9571
9572         break;
9573       }
9574     }
9575   }
9576
9577   // Try to infer better alignment information than the store already has.
9578   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9579     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9580       if (Align > ST->getAlignment())
9581         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9582                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9583                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9584                                  ST->getTBAAInfo());
9585     }
9586   }
9587
9588   // Try transforming a pair floating point load / store ops to integer
9589   // load / store ops.
9590   SDValue NewST = TransformFPLoadStorePair(N);
9591   if (NewST.getNode())
9592     return NewST;
9593
9594   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9595     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9596 #ifndef NDEBUG
9597   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9598       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9599     UseAA = false;
9600 #endif
9601   if (UseAA && ST->isUnindexed()) {
9602     // Walk up chain skipping non-aliasing memory nodes.
9603     SDValue BetterChain = FindBetterChain(N, Chain);
9604
9605     // If there is a better chain.
9606     if (Chain != BetterChain) {
9607       SDValue ReplStore;
9608
9609       // Replace the chain to avoid dependency.
9610       if (ST->isTruncatingStore()) {
9611         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9612                                       ST->getMemoryVT(), ST->getMemOperand());
9613       } else {
9614         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9615                                  ST->getMemOperand());
9616       }
9617
9618       // Create token to keep both nodes around.
9619       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9620                                   MVT::Other, Chain, ReplStore);
9621
9622       // Make sure the new and old chains are cleaned up.
9623       AddToWorkList(Token.getNode());
9624
9625       // Don't add users to work list.
9626       return CombineTo(N, Token, false);
9627     }
9628   }
9629
9630   // Try transforming N to an indexed store.
9631   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9632     return SDValue(N, 0);
9633
9634   // FIXME: is there such a thing as a truncating indexed store?
9635   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9636       Value.getValueType().isInteger()) {
9637     // See if we can simplify the input to this truncstore with knowledge that
9638     // only the low bits are being used.  For example:
9639     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9640     SDValue Shorter =
9641       GetDemandedBits(Value,
9642                       APInt::getLowBitsSet(
9643                         Value.getValueType().getScalarType().getSizeInBits(),
9644                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9645     AddToWorkList(Value.getNode());
9646     if (Shorter.getNode())
9647       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9648                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9649
9650     // Otherwise, see if we can simplify the operation with
9651     // SimplifyDemandedBits, which only works if the value has a single use.
9652     if (SimplifyDemandedBits(Value,
9653                         APInt::getLowBitsSet(
9654                           Value.getValueType().getScalarType().getSizeInBits(),
9655                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9656       return SDValue(N, 0);
9657   }
9658
9659   // If this is a load followed by a store to the same location, then the store
9660   // is dead/noop.
9661   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9662     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9663         ST->isUnindexed() && !ST->isVolatile() &&
9664         // There can't be any side effects between the load and store, such as
9665         // a call or store.
9666         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9667       // The store is dead, remove it.
9668       return Chain;
9669     }
9670   }
9671
9672   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9673   // truncating store.  We can do this even if this is already a truncstore.
9674   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9675       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9676       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9677                             ST->getMemoryVT())) {
9678     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9679                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9680   }
9681
9682   // Only perform this optimization before the types are legal, because we
9683   // don't want to perform this optimization on every DAGCombine invocation.
9684   if (!LegalTypes) {
9685     bool EverChanged = false;
9686
9687     do {
9688       // There can be multiple store sequences on the same chain.
9689       // Keep trying to merge store sequences until we are unable to do so
9690       // or until we merge the last store on the chain.
9691       bool Changed = MergeConsecutiveStores(ST);
9692       EverChanged |= Changed;
9693       if (!Changed) break;
9694     } while (ST->getOpcode() != ISD::DELETED_NODE);
9695
9696     if (EverChanged)
9697       return SDValue(N, 0);
9698   }
9699
9700   return ReduceLoadOpStoreWidth(N);
9701 }
9702
9703 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9704   SDValue InVec = N->getOperand(0);
9705   SDValue InVal = N->getOperand(1);
9706   SDValue EltNo = N->getOperand(2);
9707   SDLoc dl(N);
9708
9709   // If the inserted element is an UNDEF, just use the input vector.
9710   if (InVal.getOpcode() == ISD::UNDEF)
9711     return InVec;
9712
9713   EVT VT = InVec.getValueType();
9714
9715   // If we can't generate a legal BUILD_VECTOR, exit
9716   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9717     return SDValue();
9718
9719   // Check that we know which element is being inserted
9720   if (!isa<ConstantSDNode>(EltNo))
9721     return SDValue();
9722   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9723
9724   // Canonicalize insert_vector_elt dag nodes.
9725   // Example:
9726   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
9727   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
9728   //
9729   // Do this only if the child insert_vector node has one use; also
9730   // do this only if indices are both constants and Idx1 < Idx0.
9731   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
9732       && isa<ConstantSDNode>(InVec.getOperand(2))) {
9733     unsigned OtherElt =
9734       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
9735     if (Elt < OtherElt) {
9736       // Swap nodes.
9737       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
9738                                   InVec.getOperand(0), InVal, EltNo);
9739       AddToWorkList(NewOp.getNode());
9740       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
9741                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
9742     }
9743   }
9744
9745   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9746   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9747   // vector elements.
9748   SmallVector<SDValue, 8> Ops;
9749   // Do not combine these two vectors if the output vector will not replace
9750   // the input vector.
9751   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9752     Ops.append(InVec.getNode()->op_begin(),
9753                InVec.getNode()->op_end());
9754   } else if (InVec.getOpcode() == ISD::UNDEF) {
9755     unsigned NElts = VT.getVectorNumElements();
9756     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9757   } else {
9758     return SDValue();
9759   }
9760
9761   // Insert the element
9762   if (Elt < Ops.size()) {
9763     // All the operands of BUILD_VECTOR must have the same type;
9764     // we enforce that here.
9765     EVT OpVT = Ops[0].getValueType();
9766     if (InVal.getValueType() != OpVT)
9767       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9768                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9769                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9770     Ops[Elt] = InVal;
9771   }
9772
9773   // Return the new vector
9774   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
9775 }
9776
9777 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
9778     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
9779   EVT ResultVT = EVE->getValueType(0);
9780   EVT VecEltVT = InVecVT.getVectorElementType();
9781   unsigned Align = OriginalLoad->getAlignment();
9782   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
9783       VecEltVT.getTypeForEVT(*DAG.getContext()));
9784
9785   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
9786     return SDValue();
9787
9788   Align = NewAlign;
9789
9790   SDValue NewPtr = OriginalLoad->getBasePtr();
9791   SDValue Offset;
9792   EVT PtrType = NewPtr.getValueType();
9793   MachinePointerInfo MPI;
9794   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
9795     int Elt = ConstEltNo->getZExtValue();
9796     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
9797     if (TLI.isBigEndian())
9798       PtrOff = InVecVT.getSizeInBits() / 8 - PtrOff;
9799     Offset = DAG.getConstant(PtrOff, PtrType);
9800     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
9801   } else {
9802     Offset = DAG.getNode(
9803         ISD::MUL, SDLoc(EVE), EltNo.getValueType(), EltNo,
9804         DAG.getConstant(VecEltVT.getStoreSize(), EltNo.getValueType()));
9805     if (TLI.isBigEndian())
9806       Offset = DAG.getNode(
9807           ISD::SUB, SDLoc(EVE), EltNo.getValueType(),
9808           DAG.getConstant(InVecVT.getStoreSize(), EltNo.getValueType()), Offset);
9809     MPI = OriginalLoad->getPointerInfo();
9810   }
9811   NewPtr = DAG.getNode(ISD::ADD, SDLoc(EVE), PtrType, NewPtr, Offset);
9812
9813   // The replacement we need to do here is a little tricky: we need to
9814   // replace an extractelement of a load with a load.
9815   // Use ReplaceAllUsesOfValuesWith to do the replacement.
9816   // Note that this replacement assumes that the extractvalue is the only
9817   // use of the load; that's okay because we don't want to perform this
9818   // transformation in other cases anyway.
9819   SDValue Load;
9820   SDValue Chain;
9821   if (ResultVT.bitsGT(VecEltVT)) {
9822     // If the result type of vextract is wider than the load, then issue an
9823     // extending load instead.
9824     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, VecEltVT)
9825                                    ? ISD::ZEXTLOAD
9826                                    : ISD::EXTLOAD;
9827     Load = DAG.getExtLoad(ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(),
9828                           NewPtr, MPI, VecEltVT, OriginalLoad->isVolatile(),
9829                           OriginalLoad->isNonTemporal(), Align,
9830                           OriginalLoad->getTBAAInfo());
9831     Chain = Load.getValue(1);
9832   } else {
9833     Load = DAG.getLoad(
9834         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
9835         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
9836         OriginalLoad->isInvariant(), Align, OriginalLoad->getTBAAInfo());
9837     Chain = Load.getValue(1);
9838     if (ResultVT.bitsLT(VecEltVT))
9839       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
9840     else
9841       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
9842   }
9843   WorkListRemover DeadNodes(*this);
9844   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
9845   SDValue To[] = { Load, Chain };
9846   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9847   // Since we're explicitly calling ReplaceAllUses, add the new node to the
9848   // worklist explicitly as well.
9849   AddToWorkList(Load.getNode());
9850   AddUsersToWorkList(Load.getNode()); // Add users too
9851   // Make sure to revisit this node to clean it up; it will usually be dead.
9852   AddToWorkList(EVE);
9853   ++OpsNarrowed;
9854   return SDValue(EVE, 0);
9855 }
9856
9857 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9858   // (vextract (scalar_to_vector val, 0) -> val
9859   SDValue InVec = N->getOperand(0);
9860   EVT VT = InVec.getValueType();
9861   EVT NVT = N->getValueType(0);
9862
9863   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9864     // Check if the result type doesn't match the inserted element type. A
9865     // SCALAR_TO_VECTOR may truncate the inserted element and the
9866     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9867     SDValue InOp = InVec.getOperand(0);
9868     if (InOp.getValueType() != NVT) {
9869       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9870       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9871     }
9872     return InOp;
9873   }
9874
9875   SDValue EltNo = N->getOperand(1);
9876   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9877
9878   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9879   // We only perform this optimization before the op legalization phase because
9880   // we may introduce new vector instructions which are not backed by TD
9881   // patterns. For example on AVX, extracting elements from a wide vector
9882   // without using extract_subvector. However, if we can find an underlying
9883   // scalar value, then we can always use that.
9884   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9885       && ConstEltNo) {
9886     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9887     int NumElem = VT.getVectorNumElements();
9888     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9889     // Find the new index to extract from.
9890     int OrigElt = SVOp->getMaskElt(Elt);
9891
9892     // Extracting an undef index is undef.
9893     if (OrigElt == -1)
9894       return DAG.getUNDEF(NVT);
9895
9896     // Select the right vector half to extract from.
9897     SDValue SVInVec;
9898     if (OrigElt < NumElem) {
9899       SVInVec = InVec->getOperand(0);
9900     } else {
9901       SVInVec = InVec->getOperand(1);
9902       OrigElt -= NumElem;
9903     }
9904
9905     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
9906       SDValue InOp = SVInVec.getOperand(OrigElt);
9907       if (InOp.getValueType() != NVT) {
9908         assert(InOp.getValueType().isInteger() && NVT.isInteger());
9909         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
9910       }
9911
9912       return InOp;
9913     }
9914
9915     // FIXME: We should handle recursing on other vector shuffles and
9916     // scalar_to_vector here as well.
9917
9918     if (!LegalOperations) {
9919       EVT IndexTy = TLI.getVectorIdxTy();
9920       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9921                          SVInVec, DAG.getConstant(OrigElt, IndexTy));
9922     }
9923   }
9924
9925   bool BCNumEltsChanged = false;
9926   EVT ExtVT = VT.getVectorElementType();
9927   EVT LVT = ExtVT;
9928
9929   // If the result of load has to be truncated, then it's not necessarily
9930   // profitable.
9931   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9932     return SDValue();
9933
9934   if (InVec.getOpcode() == ISD::BITCAST) {
9935     // Don't duplicate a load with other uses.
9936     if (!InVec.hasOneUse())
9937       return SDValue();
9938
9939     EVT BCVT = InVec.getOperand(0).getValueType();
9940     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9941       return SDValue();
9942     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9943       BCNumEltsChanged = true;
9944     InVec = InVec.getOperand(0);
9945     ExtVT = BCVT.getVectorElementType();
9946   }
9947
9948   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
9949   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
9950       ISD::isNormalLoad(InVec.getNode())) {
9951     SDValue Index = N->getOperand(1);
9952     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
9953       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
9954                                                            OrigLoad);
9955   }
9956
9957   // Perform only after legalization to ensure build_vector / vector_shuffle
9958   // optimizations have already been done.
9959   if (!LegalOperations) return SDValue();
9960
9961   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9962   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9963   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9964
9965   if (ConstEltNo) {
9966     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9967
9968     LoadSDNode *LN0 = nullptr;
9969     const ShuffleVectorSDNode *SVN = nullptr;
9970     if (ISD::isNormalLoad(InVec.getNode())) {
9971       LN0 = cast<LoadSDNode>(InVec);
9972     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9973                InVec.getOperand(0).getValueType() == ExtVT &&
9974                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9975       // Don't duplicate a load with other uses.
9976       if (!InVec.hasOneUse())
9977         return SDValue();
9978
9979       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9980     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9981       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9982       // =>
9983       // (load $addr+1*size)
9984
9985       // Don't duplicate a load with other uses.
9986       if (!InVec.hasOneUse())
9987         return SDValue();
9988
9989       // If the bit convert changed the number of elements, it is unsafe
9990       // to examine the mask.
9991       if (BCNumEltsChanged)
9992         return SDValue();
9993
9994       // Select the input vector, guarding against out of range extract vector.
9995       unsigned NumElems = VT.getVectorNumElements();
9996       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9997       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9998
9999       if (InVec.getOpcode() == ISD::BITCAST) {
10000         // Don't duplicate a load with other uses.
10001         if (!InVec.hasOneUse())
10002           return SDValue();
10003
10004         InVec = InVec.getOperand(0);
10005       }
10006       if (ISD::isNormalLoad(InVec.getNode())) {
10007         LN0 = cast<LoadSDNode>(InVec);
10008         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
10009         EltNo = DAG.getConstant(Elt, EltNo.getValueType());
10010       }
10011     }
10012
10013     // Make sure we found a non-volatile load and the extractelement is
10014     // the only use.
10015     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
10016       return SDValue();
10017
10018     // If Idx was -1 above, Elt is going to be -1, so just return undef.
10019     if (Elt == -1)
10020       return DAG.getUNDEF(LVT);
10021
10022     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
10023   }
10024
10025   return SDValue();
10026 }
10027
10028 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
10029 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
10030   // We perform this optimization post type-legalization because
10031   // the type-legalizer often scalarizes integer-promoted vectors.
10032   // Performing this optimization before may create bit-casts which
10033   // will be type-legalized to complex code sequences.
10034   // We perform this optimization only before the operation legalizer because we
10035   // may introduce illegal operations.
10036   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
10037     return SDValue();
10038
10039   unsigned NumInScalars = N->getNumOperands();
10040   SDLoc dl(N);
10041   EVT VT = N->getValueType(0);
10042
10043   // Check to see if this is a BUILD_VECTOR of a bunch of values
10044   // which come from any_extend or zero_extend nodes. If so, we can create
10045   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
10046   // optimizations. We do not handle sign-extend because we can't fill the sign
10047   // using shuffles.
10048   EVT SourceType = MVT::Other;
10049   bool AllAnyExt = true;
10050
10051   for (unsigned i = 0; i != NumInScalars; ++i) {
10052     SDValue In = N->getOperand(i);
10053     // Ignore undef inputs.
10054     if (In.getOpcode() == ISD::UNDEF) continue;
10055
10056     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
10057     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
10058
10059     // Abort if the element is not an extension.
10060     if (!ZeroExt && !AnyExt) {
10061       SourceType = MVT::Other;
10062       break;
10063     }
10064
10065     // The input is a ZeroExt or AnyExt. Check the original type.
10066     EVT InTy = In.getOperand(0).getValueType();
10067
10068     // Check that all of the widened source types are the same.
10069     if (SourceType == MVT::Other)
10070       // First time.
10071       SourceType = InTy;
10072     else if (InTy != SourceType) {
10073       // Multiple income types. Abort.
10074       SourceType = MVT::Other;
10075       break;
10076     }
10077
10078     // Check if all of the extends are ANY_EXTENDs.
10079     AllAnyExt &= AnyExt;
10080   }
10081
10082   // In order to have valid types, all of the inputs must be extended from the
10083   // same source type and all of the inputs must be any or zero extend.
10084   // Scalar sizes must be a power of two.
10085   EVT OutScalarTy = VT.getScalarType();
10086   bool ValidTypes = SourceType != MVT::Other &&
10087                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
10088                  isPowerOf2_32(SourceType.getSizeInBits());
10089
10090   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
10091   // turn into a single shuffle instruction.
10092   if (!ValidTypes)
10093     return SDValue();
10094
10095   bool isLE = TLI.isLittleEndian();
10096   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
10097   assert(ElemRatio > 1 && "Invalid element size ratio");
10098   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
10099                                DAG.getConstant(0, SourceType);
10100
10101   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
10102   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
10103
10104   // Populate the new build_vector
10105   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10106     SDValue Cast = N->getOperand(i);
10107     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
10108             Cast.getOpcode() == ISD::ZERO_EXTEND ||
10109             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
10110     SDValue In;
10111     if (Cast.getOpcode() == ISD::UNDEF)
10112       In = DAG.getUNDEF(SourceType);
10113     else
10114       In = Cast->getOperand(0);
10115     unsigned Index = isLE ? (i * ElemRatio) :
10116                             (i * ElemRatio + (ElemRatio - 1));
10117
10118     assert(Index < Ops.size() && "Invalid index");
10119     Ops[Index] = In;
10120   }
10121
10122   // The type of the new BUILD_VECTOR node.
10123   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
10124   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
10125          "Invalid vector size");
10126   // Check if the new vector type is legal.
10127   if (!isTypeLegal(VecVT)) return SDValue();
10128
10129   // Make the new BUILD_VECTOR.
10130   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
10131
10132   // The new BUILD_VECTOR node has the potential to be further optimized.
10133   AddToWorkList(BV.getNode());
10134   // Bitcast to the desired type.
10135   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
10136 }
10137
10138 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
10139   EVT VT = N->getValueType(0);
10140
10141   unsigned NumInScalars = N->getNumOperands();
10142   SDLoc dl(N);
10143
10144   EVT SrcVT = MVT::Other;
10145   unsigned Opcode = ISD::DELETED_NODE;
10146   unsigned NumDefs = 0;
10147
10148   for (unsigned i = 0; i != NumInScalars; ++i) {
10149     SDValue In = N->getOperand(i);
10150     unsigned Opc = In.getOpcode();
10151
10152     if (Opc == ISD::UNDEF)
10153       continue;
10154
10155     // If all scalar values are floats and converted from integers.
10156     if (Opcode == ISD::DELETED_NODE &&
10157         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
10158       Opcode = Opc;
10159     }
10160
10161     if (Opc != Opcode)
10162       return SDValue();
10163
10164     EVT InVT = In.getOperand(0).getValueType();
10165
10166     // If all scalar values are typed differently, bail out. It's chosen to
10167     // simplify BUILD_VECTOR of integer types.
10168     if (SrcVT == MVT::Other)
10169       SrcVT = InVT;
10170     if (SrcVT != InVT)
10171       return SDValue();
10172     NumDefs++;
10173   }
10174
10175   // If the vector has just one element defined, it's not worth to fold it into
10176   // a vectorized one.
10177   if (NumDefs < 2)
10178     return SDValue();
10179
10180   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
10181          && "Should only handle conversion from integer to float.");
10182   assert(SrcVT != MVT::Other && "Cannot determine source type!");
10183
10184   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
10185
10186   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
10187     return SDValue();
10188
10189   SmallVector<SDValue, 8> Opnds;
10190   for (unsigned i = 0; i != NumInScalars; ++i) {
10191     SDValue In = N->getOperand(i);
10192
10193     if (In.getOpcode() == ISD::UNDEF)
10194       Opnds.push_back(DAG.getUNDEF(SrcVT));
10195     else
10196       Opnds.push_back(In.getOperand(0));
10197   }
10198   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
10199   AddToWorkList(BV.getNode());
10200
10201   return DAG.getNode(Opcode, dl, VT, BV);
10202 }
10203
10204 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
10205   unsigned NumInScalars = N->getNumOperands();
10206   SDLoc dl(N);
10207   EVT VT = N->getValueType(0);
10208
10209   // A vector built entirely of undefs is undef.
10210   if (ISD::allOperandsUndef(N))
10211     return DAG.getUNDEF(VT);
10212
10213   SDValue V = reduceBuildVecExtToExtBuildVec(N);
10214   if (V.getNode())
10215     return V;
10216
10217   V = reduceBuildVecConvertToConvertBuildVec(N);
10218   if (V.getNode())
10219     return V;
10220
10221   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
10222   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
10223   // at most two distinct vectors, turn this into a shuffle node.
10224
10225   // May only combine to shuffle after legalize if shuffle is legal.
10226   if (LegalOperations &&
10227       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
10228     return SDValue();
10229
10230   SDValue VecIn1, VecIn2;
10231   for (unsigned i = 0; i != NumInScalars; ++i) {
10232     // Ignore undef inputs.
10233     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
10234
10235     // If this input is something other than a EXTRACT_VECTOR_ELT with a
10236     // constant index, bail out.
10237     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
10238         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
10239       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10240       break;
10241     }
10242
10243     // We allow up to two distinct input vectors.
10244     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
10245     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
10246       continue;
10247
10248     if (!VecIn1.getNode()) {
10249       VecIn1 = ExtractedFromVec;
10250     } else if (!VecIn2.getNode()) {
10251       VecIn2 = ExtractedFromVec;
10252     } else {
10253       // Too many inputs.
10254       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10255       break;
10256     }
10257   }
10258
10259   // If everything is good, we can make a shuffle operation.
10260   if (VecIn1.getNode()) {
10261     SmallVector<int, 8> Mask;
10262     for (unsigned i = 0; i != NumInScalars; ++i) {
10263       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
10264         Mask.push_back(-1);
10265         continue;
10266       }
10267
10268       // If extracting from the first vector, just use the index directly.
10269       SDValue Extract = N->getOperand(i);
10270       SDValue ExtVal = Extract.getOperand(1);
10271       if (Extract.getOperand(0) == VecIn1) {
10272         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10273         if (ExtIndex > VT.getVectorNumElements())
10274           return SDValue();
10275
10276         Mask.push_back(ExtIndex);
10277         continue;
10278       }
10279
10280       // Otherwise, use InIdx + VecSize
10281       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10282       Mask.push_back(Idx+NumInScalars);
10283     }
10284
10285     // We can't generate a shuffle node with mismatched input and output types.
10286     // Attempt to transform a single input vector to the correct type.
10287     if ((VT != VecIn1.getValueType())) {
10288       // We don't support shuffeling between TWO values of different types.
10289       if (VecIn2.getNode())
10290         return SDValue();
10291
10292       // We only support widening of vectors which are half the size of the
10293       // output registers. For example XMM->YMM widening on X86 with AVX.
10294       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
10295         return SDValue();
10296
10297       // If the input vector type has a different base type to the output
10298       // vector type, bail out.
10299       if (VecIn1.getValueType().getVectorElementType() !=
10300           VT.getVectorElementType())
10301         return SDValue();
10302
10303       // Widen the input vector by adding undef values.
10304       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
10305                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
10306     }
10307
10308     // If VecIn2 is unused then change it to undef.
10309     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
10310
10311     // Check that we were able to transform all incoming values to the same
10312     // type.
10313     if (VecIn2.getValueType() != VecIn1.getValueType() ||
10314         VecIn1.getValueType() != VT)
10315           return SDValue();
10316
10317     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
10318     if (!isTypeLegal(VT))
10319       return SDValue();
10320
10321     // Return the new VECTOR_SHUFFLE node.
10322     SDValue Ops[2];
10323     Ops[0] = VecIn1;
10324     Ops[1] = VecIn2;
10325     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
10326   }
10327
10328   return SDValue();
10329 }
10330
10331 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
10332   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
10333   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
10334   // inputs come from at most two distinct vectors, turn this into a shuffle
10335   // node.
10336
10337   // If we only have one input vector, we don't need to do any concatenation.
10338   if (N->getNumOperands() == 1)
10339     return N->getOperand(0);
10340
10341   // Check if all of the operands are undefs.
10342   EVT VT = N->getValueType(0);
10343   if (ISD::allOperandsUndef(N))
10344     return DAG.getUNDEF(VT);
10345
10346   // Optimize concat_vectors where one of the vectors is undef.
10347   if (N->getNumOperands() == 2 &&
10348       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
10349     SDValue In = N->getOperand(0);
10350     assert(In.getValueType().isVector() && "Must concat vectors");
10351
10352     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
10353     if (In->getOpcode() == ISD::BITCAST &&
10354         !In->getOperand(0)->getValueType(0).isVector()) {
10355       SDValue Scalar = In->getOperand(0);
10356       EVT SclTy = Scalar->getValueType(0);
10357
10358       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
10359         return SDValue();
10360
10361       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
10362                                  VT.getSizeInBits() / SclTy.getSizeInBits());
10363       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
10364         return SDValue();
10365
10366       SDLoc dl = SDLoc(N);
10367       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
10368       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
10369     }
10370   }
10371
10372   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
10373   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
10374   if (N->getNumOperands() == 2 &&
10375       N->getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
10376       N->getOperand(1).getOpcode() == ISD::BUILD_VECTOR) {
10377     EVT VT = N->getValueType(0);
10378     SDValue N0 = N->getOperand(0);
10379     SDValue N1 = N->getOperand(1);
10380     SmallVector<SDValue, 8> Opnds;
10381     unsigned BuildVecNumElts =  N0.getNumOperands();
10382
10383     for (unsigned i = 0; i != BuildVecNumElts; ++i)
10384       Opnds.push_back(N0.getOperand(i));
10385     for (unsigned i = 0; i != BuildVecNumElts; ++i)
10386       Opnds.push_back(N1.getOperand(i));
10387
10388     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
10389   }
10390
10391   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
10392   // nodes often generate nop CONCAT_VECTOR nodes.
10393   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
10394   // place the incoming vectors at the exact same location.
10395   SDValue SingleSource = SDValue();
10396   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
10397
10398   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10399     SDValue Op = N->getOperand(i);
10400
10401     if (Op.getOpcode() == ISD::UNDEF)
10402       continue;
10403
10404     // Check if this is the identity extract:
10405     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
10406       return SDValue();
10407
10408     // Find the single incoming vector for the extract_subvector.
10409     if (SingleSource.getNode()) {
10410       if (Op.getOperand(0) != SingleSource)
10411         return SDValue();
10412     } else {
10413       SingleSource = Op.getOperand(0);
10414
10415       // Check the source type is the same as the type of the result.
10416       // If not, this concat may extend the vector, so we can not
10417       // optimize it away.
10418       if (SingleSource.getValueType() != N->getValueType(0))
10419         return SDValue();
10420     }
10421
10422     unsigned IdentityIndex = i * PartNumElem;
10423     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
10424     // The extract index must be constant.
10425     if (!CS)
10426       return SDValue();
10427
10428     // Check that we are reading from the identity index.
10429     if (CS->getZExtValue() != IdentityIndex)
10430       return SDValue();
10431   }
10432
10433   if (SingleSource.getNode())
10434     return SingleSource;
10435
10436   return SDValue();
10437 }
10438
10439 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
10440   EVT NVT = N->getValueType(0);
10441   SDValue V = N->getOperand(0);
10442
10443   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
10444     // Combine:
10445     //    (extract_subvec (concat V1, V2, ...), i)
10446     // Into:
10447     //    Vi if possible
10448     // Only operand 0 is checked as 'concat' assumes all inputs of the same
10449     // type.
10450     if (V->getOperand(0).getValueType() != NVT)
10451       return SDValue();
10452     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
10453     unsigned NumElems = NVT.getVectorNumElements();
10454     assert((Idx % NumElems) == 0 &&
10455            "IDX in concat is not a multiple of the result vector length.");
10456     return V->getOperand(Idx / NumElems);
10457   }
10458
10459   // Skip bitcasting
10460   if (V->getOpcode() == ISD::BITCAST)
10461     V = V.getOperand(0);
10462
10463   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
10464     SDLoc dl(N);
10465     // Handle only simple case where vector being inserted and vector
10466     // being extracted are of same type, and are half size of larger vectors.
10467     EVT BigVT = V->getOperand(0).getValueType();
10468     EVT SmallVT = V->getOperand(1).getValueType();
10469     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
10470       return SDValue();
10471
10472     // Only handle cases where both indexes are constants with the same type.
10473     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
10474     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
10475
10476     if (InsIdx && ExtIdx &&
10477         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
10478         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
10479       // Combine:
10480       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
10481       // Into:
10482       //    indices are equal or bit offsets are equal => V1
10483       //    otherwise => (extract_subvec V1, ExtIdx)
10484       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
10485           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
10486         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
10487       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
10488                          DAG.getNode(ISD::BITCAST, dl,
10489                                      N->getOperand(0).getValueType(),
10490                                      V->getOperand(0)), N->getOperand(1));
10491     }
10492   }
10493
10494   return SDValue();
10495 }
10496
10497 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
10498 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
10499   EVT VT = N->getValueType(0);
10500   unsigned NumElts = VT.getVectorNumElements();
10501
10502   SDValue N0 = N->getOperand(0);
10503   SDValue N1 = N->getOperand(1);
10504   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10505
10506   SmallVector<SDValue, 4> Ops;
10507   EVT ConcatVT = N0.getOperand(0).getValueType();
10508   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
10509   unsigned NumConcats = NumElts / NumElemsPerConcat;
10510
10511   // Look at every vector that's inserted. We're looking for exact
10512   // subvector-sized copies from a concatenated vector
10513   for (unsigned I = 0; I != NumConcats; ++I) {
10514     // Make sure we're dealing with a copy.
10515     unsigned Begin = I * NumElemsPerConcat;
10516     bool AllUndef = true, NoUndef = true;
10517     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
10518       if (SVN->getMaskElt(J) >= 0)
10519         AllUndef = false;
10520       else
10521         NoUndef = false;
10522     }
10523
10524     if (NoUndef) {
10525       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10526         return SDValue();
10527
10528       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10529         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10530           return SDValue();
10531
10532       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10533       if (FirstElt < N0.getNumOperands())
10534         Ops.push_back(N0.getOperand(FirstElt));
10535       else
10536         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10537
10538     } else if (AllUndef) {
10539       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10540     } else { // Mixed with general masks and undefs, can't do optimization.
10541       return SDValue();
10542     }
10543   }
10544
10545   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
10546 }
10547
10548 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10549   EVT VT = N->getValueType(0);
10550   unsigned NumElts = VT.getVectorNumElements();
10551
10552   SDValue N0 = N->getOperand(0);
10553   SDValue N1 = N->getOperand(1);
10554
10555   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10556
10557   // Canonicalize shuffle undef, undef -> undef
10558   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10559     return DAG.getUNDEF(VT);
10560
10561   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10562
10563   // Canonicalize shuffle v, v -> v, undef
10564   if (N0 == N1) {
10565     SmallVector<int, 8> NewMask;
10566     for (unsigned i = 0; i != NumElts; ++i) {
10567       int Idx = SVN->getMaskElt(i);
10568       if (Idx >= (int)NumElts) Idx -= NumElts;
10569       NewMask.push_back(Idx);
10570     }
10571     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10572                                 &NewMask[0]);
10573   }
10574
10575   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10576   if (N0.getOpcode() == ISD::UNDEF) {
10577     SmallVector<int, 8> NewMask;
10578     for (unsigned i = 0; i != NumElts; ++i) {
10579       int Idx = SVN->getMaskElt(i);
10580       if (Idx >= 0) {
10581         if (Idx >= (int)NumElts)
10582           Idx -= NumElts;
10583         else
10584           Idx = -1; // remove reference to lhs
10585       }
10586       NewMask.push_back(Idx);
10587     }
10588     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10589                                 &NewMask[0]);
10590   }
10591
10592   // Remove references to rhs if it is undef
10593   if (N1.getOpcode() == ISD::UNDEF) {
10594     bool Changed = false;
10595     SmallVector<int, 8> NewMask;
10596     for (unsigned i = 0; i != NumElts; ++i) {
10597       int Idx = SVN->getMaskElt(i);
10598       if (Idx >= (int)NumElts) {
10599         Idx = -1;
10600         Changed = true;
10601       }
10602       NewMask.push_back(Idx);
10603     }
10604     if (Changed)
10605       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10606   }
10607
10608   // If it is a splat, check if the argument vector is another splat or a
10609   // build_vector with all scalar elements the same.
10610   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10611     SDNode *V = N0.getNode();
10612
10613     // If this is a bit convert that changes the element type of the vector but
10614     // not the number of vector elements, look through it.  Be careful not to
10615     // look though conversions that change things like v4f32 to v2f64.
10616     if (V->getOpcode() == ISD::BITCAST) {
10617       SDValue ConvInput = V->getOperand(0);
10618       if (ConvInput.getValueType().isVector() &&
10619           ConvInput.getValueType().getVectorNumElements() == NumElts)
10620         V = ConvInput.getNode();
10621     }
10622
10623     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10624       assert(V->getNumOperands() == NumElts &&
10625              "BUILD_VECTOR has wrong number of operands");
10626       SDValue Base;
10627       bool AllSame = true;
10628       for (unsigned i = 0; i != NumElts; ++i) {
10629         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10630           Base = V->getOperand(i);
10631           break;
10632         }
10633       }
10634       // Splat of <u, u, u, u>, return <u, u, u, u>
10635       if (!Base.getNode())
10636         return N0;
10637       for (unsigned i = 0; i != NumElts; ++i) {
10638         if (V->getOperand(i) != Base) {
10639           AllSame = false;
10640           break;
10641         }
10642       }
10643       // Splat of <x, x, x, x>, return <x, x, x, x>
10644       if (AllSame)
10645         return N0;
10646     }
10647   }
10648
10649   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10650       Level < AfterLegalizeVectorOps &&
10651       (N1.getOpcode() == ISD::UNDEF ||
10652       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10653        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10654     SDValue V = partitionShuffleOfConcats(N, DAG);
10655
10656     if (V.getNode())
10657       return V;
10658   }
10659
10660   // If this shuffle node is simply a swizzle of another shuffle node,
10661   // and it reverses the swizzle of the previous shuffle then we can
10662   // optimize shuffle(shuffle(x, undef), undef) -> x.
10663   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10664       N1.getOpcode() == ISD::UNDEF) {
10665
10666     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10667
10668     // Shuffle nodes can only reverse shuffles with a single non-undef value.
10669     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
10670       return SDValue();
10671
10672     // The incoming shuffle must be of the same type as the result of the
10673     // current shuffle.
10674     assert(OtherSV->getOperand(0).getValueType() == VT &&
10675            "Shuffle types don't match");
10676
10677     for (unsigned i = 0; i != NumElts; ++i) {
10678       int Idx = SVN->getMaskElt(i);
10679       assert(Idx < (int)NumElts && "Index references undef operand");
10680       // Next, this index comes from the first value, which is the incoming
10681       // shuffle. Adopt the incoming index.
10682       if (Idx >= 0)
10683         Idx = OtherSV->getMaskElt(Idx);
10684
10685       // The combined shuffle must map each index to itself.
10686       if (Idx >= 0 && (unsigned)Idx != i)
10687         return SDValue();
10688     }
10689
10690     return OtherSV->getOperand(0);
10691   }
10692
10693   return SDValue();
10694 }
10695
10696 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
10697   SDValue N0 = N->getOperand(0);
10698   SDValue N2 = N->getOperand(2);
10699
10700   // If the input vector is a concatenation, and the insert replaces
10701   // one of the halves, we can optimize into a single concat_vectors.
10702   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10703       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
10704     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
10705     EVT VT = N->getValueType(0);
10706
10707     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10708     // (concat_vectors Z, Y)
10709     if (InsIdx == 0)
10710       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10711                          N->getOperand(1), N0.getOperand(1));
10712
10713     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10714     // (concat_vectors X, Z)
10715     if (InsIdx == VT.getVectorNumElements()/2)
10716       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10717                          N0.getOperand(0), N->getOperand(1));
10718   }
10719
10720   return SDValue();
10721 }
10722
10723 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10724 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10725 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10726 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10727 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10728   EVT VT = N->getValueType(0);
10729   SDLoc dl(N);
10730   SDValue LHS = N->getOperand(0);
10731   SDValue RHS = N->getOperand(1);
10732   if (N->getOpcode() == ISD::AND) {
10733     if (RHS.getOpcode() == ISD::BITCAST)
10734       RHS = RHS.getOperand(0);
10735     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10736       SmallVector<int, 8> Indices;
10737       unsigned NumElts = RHS.getNumOperands();
10738       for (unsigned i = 0; i != NumElts; ++i) {
10739         SDValue Elt = RHS.getOperand(i);
10740         if (!isa<ConstantSDNode>(Elt))
10741           return SDValue();
10742
10743         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10744           Indices.push_back(i);
10745         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10746           Indices.push_back(NumElts);
10747         else
10748           return SDValue();
10749       }
10750
10751       // Let's see if the target supports this vector_shuffle.
10752       EVT RVT = RHS.getValueType();
10753       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10754         return SDValue();
10755
10756       // Return the new VECTOR_SHUFFLE node.
10757       EVT EltVT = RVT.getVectorElementType();
10758       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10759                                      DAG.getConstant(0, EltVT));
10760       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), RVT, ZeroOps);
10761       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10762       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10763       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10764     }
10765   }
10766
10767   return SDValue();
10768 }
10769
10770 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10771 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10772   assert(N->getValueType(0).isVector() &&
10773          "SimplifyVBinOp only works on vectors!");
10774
10775   SDValue LHS = N->getOperand(0);
10776   SDValue RHS = N->getOperand(1);
10777   SDValue Shuffle = XformToShuffleWithZero(N);
10778   if (Shuffle.getNode()) return Shuffle;
10779
10780   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10781   // this operation.
10782   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10783       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10784     // Check if both vectors are constants. If not bail out.
10785     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
10786           cast<BuildVectorSDNode>(RHS)->isConstant()))
10787       return SDValue();
10788
10789     SmallVector<SDValue, 8> Ops;
10790     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10791       SDValue LHSOp = LHS.getOperand(i);
10792       SDValue RHSOp = RHS.getOperand(i);
10793
10794       // Can't fold divide by zero.
10795       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10796           N->getOpcode() == ISD::FDIV) {
10797         if ((RHSOp.getOpcode() == ISD::Constant &&
10798              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10799             (RHSOp.getOpcode() == ISD::ConstantFP &&
10800              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10801           break;
10802       }
10803
10804       EVT VT = LHSOp.getValueType();
10805       EVT RVT = RHSOp.getValueType();
10806       if (RVT != VT) {
10807         // Integer BUILD_VECTOR operands may have types larger than the element
10808         // size (e.g., when the element type is not legal).  Prior to type
10809         // legalization, the types may not match between the two BUILD_VECTORS.
10810         // Truncate one of the operands to make them match.
10811         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10812           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10813         } else {
10814           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10815           VT = RVT;
10816         }
10817       }
10818       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10819                                    LHSOp, RHSOp);
10820       if (FoldOp.getOpcode() != ISD::UNDEF &&
10821           FoldOp.getOpcode() != ISD::Constant &&
10822           FoldOp.getOpcode() != ISD::ConstantFP)
10823         break;
10824       Ops.push_back(FoldOp);
10825       AddToWorkList(FoldOp.getNode());
10826     }
10827
10828     if (Ops.size() == LHS.getNumOperands())
10829       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
10830   }
10831
10832   // Type legalization might introduce new shuffles in the DAG.
10833   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
10834   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
10835   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
10836       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
10837       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
10838       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
10839     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
10840     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
10841
10842     if (SVN0->getMask().equals(SVN1->getMask())) {
10843       EVT VT = N->getValueType(0);
10844       SDValue UndefVector = LHS.getOperand(1);
10845       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
10846                                      LHS.getOperand(0), RHS.getOperand(0));
10847       AddUsersToWorkList(N);
10848       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
10849                                   &SVN0->getMask()[0]);
10850     }
10851   }
10852
10853   return SDValue();
10854 }
10855
10856 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
10857 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
10858   assert(N->getValueType(0).isVector() &&
10859          "SimplifyVUnaryOp only works on vectors!");
10860
10861   SDValue N0 = N->getOperand(0);
10862
10863   if (N0.getOpcode() != ISD::BUILD_VECTOR)
10864     return SDValue();
10865
10866   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
10867   SmallVector<SDValue, 8> Ops;
10868   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
10869     SDValue Op = N0.getOperand(i);
10870     if (Op.getOpcode() != ISD::UNDEF &&
10871         Op.getOpcode() != ISD::ConstantFP)
10872       break;
10873     EVT EltVT = Op.getValueType();
10874     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
10875     if (FoldOp.getOpcode() != ISD::UNDEF &&
10876         FoldOp.getOpcode() != ISD::ConstantFP)
10877       break;
10878     Ops.push_back(FoldOp);
10879     AddToWorkList(FoldOp.getNode());
10880   }
10881
10882   if (Ops.size() != N0.getNumOperands())
10883     return SDValue();
10884
10885   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), N0.getValueType(), Ops);
10886 }
10887
10888 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
10889                                     SDValue N1, SDValue N2){
10890   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
10891
10892   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
10893                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
10894
10895   // If we got a simplified select_cc node back from SimplifySelectCC, then
10896   // break it down into a new SETCC node, and a new SELECT node, and then return
10897   // the SELECT node, since we were called with a SELECT node.
10898   if (SCC.getNode()) {
10899     // Check to see if we got a select_cc back (to turn into setcc/select).
10900     // Otherwise, just return whatever node we got back, like fabs.
10901     if (SCC.getOpcode() == ISD::SELECT_CC) {
10902       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
10903                                   N0.getValueType(),
10904                                   SCC.getOperand(0), SCC.getOperand(1),
10905                                   SCC.getOperand(4));
10906       AddToWorkList(SETCC.getNode());
10907       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
10908                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
10909     }
10910
10911     return SCC;
10912   }
10913   return SDValue();
10914 }
10915
10916 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
10917 /// are the two values being selected between, see if we can simplify the
10918 /// select.  Callers of this should assume that TheSelect is deleted if this
10919 /// returns true.  As such, they should return the appropriate thing (e.g. the
10920 /// node) back to the top-level of the DAG combiner loop to avoid it being
10921 /// looked at.
10922 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
10923                                     SDValue RHS) {
10924
10925   // Cannot simplify select with vector condition
10926   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
10927
10928   // If this is a select from two identical things, try to pull the operation
10929   // through the select.
10930   if (LHS.getOpcode() != RHS.getOpcode() ||
10931       !LHS.hasOneUse() || !RHS.hasOneUse())
10932     return false;
10933
10934   // If this is a load and the token chain is identical, replace the select
10935   // of two loads with a load through a select of the address to load from.
10936   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
10937   // constants have been dropped into the constant pool.
10938   if (LHS.getOpcode() == ISD::LOAD) {
10939     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
10940     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
10941
10942     // Token chains must be identical.
10943     if (LHS.getOperand(0) != RHS.getOperand(0) ||
10944         // Do not let this transformation reduce the number of volatile loads.
10945         LLD->isVolatile() || RLD->isVolatile() ||
10946         // If this is an EXTLOAD, the VT's must match.
10947         LLD->getMemoryVT() != RLD->getMemoryVT() ||
10948         // If this is an EXTLOAD, the kind of extension must match.
10949         (LLD->getExtensionType() != RLD->getExtensionType() &&
10950          // The only exception is if one of the extensions is anyext.
10951          LLD->getExtensionType() != ISD::EXTLOAD &&
10952          RLD->getExtensionType() != ISD::EXTLOAD) ||
10953         // FIXME: this discards src value information.  This is
10954         // over-conservative. It would be beneficial to be able to remember
10955         // both potential memory locations.  Since we are discarding
10956         // src value info, don't do the transformation if the memory
10957         // locations are not in the default address space.
10958         LLD->getPointerInfo().getAddrSpace() != 0 ||
10959         RLD->getPointerInfo().getAddrSpace() != 0 ||
10960         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
10961                                       LLD->getBasePtr().getValueType()))
10962       return false;
10963
10964     // Check that the select condition doesn't reach either load.  If so,
10965     // folding this will induce a cycle into the DAG.  If not, this is safe to
10966     // xform, so create a select of the addresses.
10967     SDValue Addr;
10968     if (TheSelect->getOpcode() == ISD::SELECT) {
10969       SDNode *CondNode = TheSelect->getOperand(0).getNode();
10970       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
10971           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
10972         return false;
10973       // The loads must not depend on one another.
10974       if (LLD->isPredecessorOf(RLD) ||
10975           RLD->isPredecessorOf(LLD))
10976         return false;
10977       Addr = DAG.getSelect(SDLoc(TheSelect),
10978                            LLD->getBasePtr().getValueType(),
10979                            TheSelect->getOperand(0), LLD->getBasePtr(),
10980                            RLD->getBasePtr());
10981     } else {  // Otherwise SELECT_CC
10982       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
10983       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
10984
10985       if ((LLD->hasAnyUseOfValue(1) &&
10986            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
10987           (RLD->hasAnyUseOfValue(1) &&
10988            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
10989         return false;
10990
10991       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
10992                          LLD->getBasePtr().getValueType(),
10993                          TheSelect->getOperand(0),
10994                          TheSelect->getOperand(1),
10995                          LLD->getBasePtr(), RLD->getBasePtr(),
10996                          TheSelect->getOperand(4));
10997     }
10998
10999     SDValue Load;
11000     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
11001       Load = DAG.getLoad(TheSelect->getValueType(0),
11002                          SDLoc(TheSelect),
11003                          // FIXME: Discards pointer and TBAA info.
11004                          LLD->getChain(), Addr, MachinePointerInfo(),
11005                          LLD->isVolatile(), LLD->isNonTemporal(),
11006                          LLD->isInvariant(), LLD->getAlignment());
11007     } else {
11008       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
11009                             RLD->getExtensionType() : LLD->getExtensionType(),
11010                             SDLoc(TheSelect),
11011                             TheSelect->getValueType(0),
11012                             // FIXME: Discards pointer and TBAA info.
11013                             LLD->getChain(), Addr, MachinePointerInfo(),
11014                             LLD->getMemoryVT(), LLD->isVolatile(),
11015                             LLD->isNonTemporal(), LLD->getAlignment());
11016     }
11017
11018     // Users of the select now use the result of the load.
11019     CombineTo(TheSelect, Load);
11020
11021     // Users of the old loads now use the new load's chain.  We know the
11022     // old-load value is dead now.
11023     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
11024     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
11025     return true;
11026   }
11027
11028   return false;
11029 }
11030
11031 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
11032 /// where 'cond' is the comparison specified by CC.
11033 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
11034                                       SDValue N2, SDValue N3,
11035                                       ISD::CondCode CC, bool NotExtCompare) {
11036   // (x ? y : y) -> y.
11037   if (N2 == N3) return N2;
11038
11039   EVT VT = N2.getValueType();
11040   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
11041   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
11042   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
11043
11044   // Determine if the condition we're dealing with is constant
11045   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
11046                               N0, N1, CC, DL, false);
11047   if (SCC.getNode()) AddToWorkList(SCC.getNode());
11048   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
11049
11050   // fold select_cc true, x, y -> x
11051   if (SCCC && !SCCC->isNullValue())
11052     return N2;
11053   // fold select_cc false, x, y -> y
11054   if (SCCC && SCCC->isNullValue())
11055     return N3;
11056
11057   // Check to see if we can simplify the select into an fabs node
11058   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
11059     // Allow either -0.0 or 0.0
11060     if (CFP->getValueAPF().isZero()) {
11061       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
11062       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
11063           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
11064           N2 == N3.getOperand(0))
11065         return DAG.getNode(ISD::FABS, DL, VT, N0);
11066
11067       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
11068       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
11069           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
11070           N2.getOperand(0) == N3)
11071         return DAG.getNode(ISD::FABS, DL, VT, N3);
11072     }
11073   }
11074
11075   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
11076   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
11077   // in it.  This is a win when the constant is not otherwise available because
11078   // it replaces two constant pool loads with one.  We only do this if the FP
11079   // type is known to be legal, because if it isn't, then we are before legalize
11080   // types an we want the other legalization to happen first (e.g. to avoid
11081   // messing with soft float) and if the ConstantFP is not legal, because if
11082   // it is legal, we may not need to store the FP constant in a constant pool.
11083   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
11084     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
11085       if (TLI.isTypeLegal(N2.getValueType()) &&
11086           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
11087                TargetLowering::Legal &&
11088            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
11089            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
11090           // If both constants have multiple uses, then we won't need to do an
11091           // extra load, they are likely around in registers for other users.
11092           (TV->hasOneUse() || FV->hasOneUse())) {
11093         Constant *Elts[] = {
11094           const_cast<ConstantFP*>(FV->getConstantFPValue()),
11095           const_cast<ConstantFP*>(TV->getConstantFPValue())
11096         };
11097         Type *FPTy = Elts[0]->getType();
11098         const DataLayout &TD = *TLI.getDataLayout();
11099
11100         // Create a ConstantArray of the two constants.
11101         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
11102         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
11103                                             TD.getPrefTypeAlignment(FPTy));
11104         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11105
11106         // Get the offsets to the 0 and 1 element of the array so that we can
11107         // select between them.
11108         SDValue Zero = DAG.getIntPtrConstant(0);
11109         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
11110         SDValue One = DAG.getIntPtrConstant(EltSize);
11111
11112         SDValue Cond = DAG.getSetCC(DL,
11113                                     getSetCCResultType(N0.getValueType()),
11114                                     N0, N1, CC);
11115         AddToWorkList(Cond.getNode());
11116         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
11117                                           Cond, One, Zero);
11118         AddToWorkList(CstOffset.getNode());
11119         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
11120                             CstOffset);
11121         AddToWorkList(CPIdx.getNode());
11122         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
11123                            MachinePointerInfo::getConstantPool(), false,
11124                            false, false, Alignment);
11125
11126       }
11127     }
11128
11129   // Check to see if we can perform the "gzip trick", transforming
11130   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
11131   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
11132       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
11133        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
11134     EVT XType = N0.getValueType();
11135     EVT AType = N2.getValueType();
11136     if (XType.bitsGE(AType)) {
11137       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
11138       // single-bit constant.
11139       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
11140         unsigned ShCtV = N2C->getAPIntValue().logBase2();
11141         ShCtV = XType.getSizeInBits()-ShCtV-1;
11142         SDValue ShCt = DAG.getConstant(ShCtV,
11143                                        getShiftAmountTy(N0.getValueType()));
11144         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
11145                                     XType, N0, ShCt);
11146         AddToWorkList(Shift.getNode());
11147
11148         if (XType.bitsGT(AType)) {
11149           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11150           AddToWorkList(Shift.getNode());
11151         }
11152
11153         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11154       }
11155
11156       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
11157                                   XType, N0,
11158                                   DAG.getConstant(XType.getSizeInBits()-1,
11159                                          getShiftAmountTy(N0.getValueType())));
11160       AddToWorkList(Shift.getNode());
11161
11162       if (XType.bitsGT(AType)) {
11163         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11164         AddToWorkList(Shift.getNode());
11165       }
11166
11167       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11168     }
11169   }
11170
11171   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
11172   // where y is has a single bit set.
11173   // A plaintext description would be, we can turn the SELECT_CC into an AND
11174   // when the condition can be materialized as an all-ones register.  Any
11175   // single bit-test can be materialized as an all-ones register with
11176   // shift-left and shift-right-arith.
11177   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
11178       N0->getValueType(0) == VT &&
11179       N1C && N1C->isNullValue() &&
11180       N2C && N2C->isNullValue()) {
11181     SDValue AndLHS = N0->getOperand(0);
11182     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
11183     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
11184       // Shift the tested bit over the sign bit.
11185       APInt AndMask = ConstAndRHS->getAPIntValue();
11186       SDValue ShlAmt =
11187         DAG.getConstant(AndMask.countLeadingZeros(),
11188                         getShiftAmountTy(AndLHS.getValueType()));
11189       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
11190
11191       // Now arithmetic right shift it all the way over, so the result is either
11192       // all-ones, or zero.
11193       SDValue ShrAmt =
11194         DAG.getConstant(AndMask.getBitWidth()-1,
11195                         getShiftAmountTy(Shl.getValueType()));
11196       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
11197
11198       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
11199     }
11200   }
11201
11202   // fold select C, 16, 0 -> shl C, 4
11203   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
11204     TLI.getBooleanContents(N0.getValueType().isVector()) ==
11205       TargetLowering::ZeroOrOneBooleanContent) {
11206
11207     // If the caller doesn't want us to simplify this into a zext of a compare,
11208     // don't do it.
11209     if (NotExtCompare && N2C->getAPIntValue() == 1)
11210       return SDValue();
11211
11212     // Get a SetCC of the condition
11213     // NOTE: Don't create a SETCC if it's not legal on this target.
11214     if (!LegalOperations ||
11215         TLI.isOperationLegal(ISD::SETCC,
11216           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
11217       SDValue Temp, SCC;
11218       // cast from setcc result type to select result type
11219       if (LegalTypes) {
11220         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
11221                             N0, N1, CC);
11222         if (N2.getValueType().bitsLT(SCC.getValueType()))
11223           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
11224                                         N2.getValueType());
11225         else
11226           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11227                              N2.getValueType(), SCC);
11228       } else {
11229         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
11230         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11231                            N2.getValueType(), SCC);
11232       }
11233
11234       AddToWorkList(SCC.getNode());
11235       AddToWorkList(Temp.getNode());
11236
11237       if (N2C->getAPIntValue() == 1)
11238         return Temp;
11239
11240       // shl setcc result by log2 n2c
11241       return DAG.getNode(
11242           ISD::SHL, DL, N2.getValueType(), Temp,
11243           DAG.getConstant(N2C->getAPIntValue().logBase2(),
11244                           getShiftAmountTy(Temp.getValueType())));
11245     }
11246   }
11247
11248   // Check to see if this is the equivalent of setcc
11249   // FIXME: Turn all of these into setcc if setcc if setcc is legal
11250   // otherwise, go ahead with the folds.
11251   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
11252     EVT XType = N0.getValueType();
11253     if (!LegalOperations ||
11254         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
11255       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
11256       if (Res.getValueType() != VT)
11257         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
11258       return Res;
11259     }
11260
11261     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
11262     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
11263         (!LegalOperations ||
11264          TLI.isOperationLegal(ISD::CTLZ, XType))) {
11265       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
11266       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
11267                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
11268                                        getShiftAmountTy(Ctlz.getValueType())));
11269     }
11270     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
11271     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
11272       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
11273                                   XType, DAG.getConstant(0, XType), N0);
11274       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
11275       return DAG.getNode(ISD::SRL, DL, XType,
11276                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
11277                          DAG.getConstant(XType.getSizeInBits()-1,
11278                                          getShiftAmountTy(XType)));
11279     }
11280     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
11281     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
11282       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
11283                                  DAG.getConstant(XType.getSizeInBits()-1,
11284                                          getShiftAmountTy(N0.getValueType())));
11285       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
11286     }
11287   }
11288
11289   // Check to see if this is an integer abs.
11290   // select_cc setg[te] X,  0,  X, -X ->
11291   // select_cc setgt    X, -1,  X, -X ->
11292   // select_cc setl[te] X,  0, -X,  X ->
11293   // select_cc setlt    X,  1, -X,  X ->
11294   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
11295   if (N1C) {
11296     ConstantSDNode *SubC = nullptr;
11297     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
11298          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
11299         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
11300       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
11301     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
11302               (N1C->isOne() && CC == ISD::SETLT)) &&
11303              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
11304       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
11305
11306     EVT XType = N0.getValueType();
11307     if (SubC && SubC->isNullValue() && XType.isInteger()) {
11308       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
11309                                   N0,
11310                                   DAG.getConstant(XType.getSizeInBits()-1,
11311                                          getShiftAmountTy(N0.getValueType())));
11312       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
11313                                 XType, N0, Shift);
11314       AddToWorkList(Shift.getNode());
11315       AddToWorkList(Add.getNode());
11316       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
11317     }
11318   }
11319
11320   return SDValue();
11321 }
11322
11323 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
11324 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
11325                                    SDValue N1, ISD::CondCode Cond,
11326                                    SDLoc DL, bool foldBooleans) {
11327   TargetLowering::DAGCombinerInfo
11328     DagCombineInfo(DAG, Level, false, this);
11329   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
11330 }
11331
11332 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
11333 /// return a DAG expression to select that will generate the same value by
11334 /// multiplying by a magic number.  See:
11335 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11336 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
11337   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11338   if (!C)
11339     return SDValue();
11340
11341   // Avoid division by zero.
11342   if (!C->getAPIntValue())
11343     return SDValue();
11344
11345   std::vector<SDNode*> Built;
11346   SDValue S =
11347       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11348
11349   for (SDNode *N : Built)
11350     AddToWorkList(N);
11351   return S;
11352 }
11353
11354 /// BuildUDIV - Given an ISD::UDIV node expressing a divide by constant,
11355 /// return a DAG expression to select that will generate the same value by
11356 /// multiplying by a magic number.  See:
11357 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11358 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
11359   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11360   if (!C)
11361     return SDValue();
11362
11363   // Avoid division by zero.
11364   if (!C->getAPIntValue())
11365     return SDValue();
11366
11367   std::vector<SDNode*> Built;
11368   SDValue S =
11369       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11370
11371   for (SDNode *N : Built)
11372     AddToWorkList(N);
11373   return S;
11374 }
11375
11376 /// FindBaseOffset - Return true if base is a frame index, which is known not
11377 // to alias with anything but itself.  Provides base object and offset as
11378 // results.
11379 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
11380                            const GlobalValue *&GV, const void *&CV) {
11381   // Assume it is a primitive operation.
11382   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
11383
11384   // If it's an adding a simple constant then integrate the offset.
11385   if (Base.getOpcode() == ISD::ADD) {
11386     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
11387       Base = Base.getOperand(0);
11388       Offset += C->getZExtValue();
11389     }
11390   }
11391
11392   // Return the underlying GlobalValue, and update the Offset.  Return false
11393   // for GlobalAddressSDNode since the same GlobalAddress may be represented
11394   // by multiple nodes with different offsets.
11395   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
11396     GV = G->getGlobal();
11397     Offset += G->getOffset();
11398     return false;
11399   }
11400
11401   // Return the underlying Constant value, and update the Offset.  Return false
11402   // for ConstantSDNodes since the same constant pool entry may be represented
11403   // by multiple nodes with different offsets.
11404   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
11405     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
11406                                          : (const void *)C->getConstVal();
11407     Offset += C->getOffset();
11408     return false;
11409   }
11410   // If it's any of the following then it can't alias with anything but itself.
11411   return isa<FrameIndexSDNode>(Base);
11412 }
11413
11414 /// isAlias - Return true if there is any possibility that the two addresses
11415 /// overlap.
11416 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
11417   // If they are the same then they must be aliases.
11418   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
11419
11420   // If they are both volatile then they cannot be reordered.
11421   if (Op0->isVolatile() && Op1->isVolatile()) return true;
11422
11423   // Gather base node and offset information.
11424   SDValue Base1, Base2;
11425   int64_t Offset1, Offset2;
11426   const GlobalValue *GV1, *GV2;
11427   const void *CV1, *CV2;
11428   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
11429                                       Base1, Offset1, GV1, CV1);
11430   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
11431                                       Base2, Offset2, GV2, CV2);
11432
11433   // If they have a same base address then check to see if they overlap.
11434   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
11435     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11436              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11437
11438   // It is possible for different frame indices to alias each other, mostly
11439   // when tail call optimization reuses return address slots for arguments.
11440   // To catch this case, look up the actual index of frame indices to compute
11441   // the real alias relationship.
11442   if (isFrameIndex1 && isFrameIndex2) {
11443     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11444     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
11445     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
11446     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11447              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11448   }
11449
11450   // Otherwise, if we know what the bases are, and they aren't identical, then
11451   // we know they cannot alias.
11452   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
11453     return false;
11454
11455   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
11456   // compared to the size and offset of the access, we may be able to prove they
11457   // do not alias.  This check is conservative for now to catch cases created by
11458   // splitting vector types.
11459   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
11460       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
11461       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
11462        Op1->getMemoryVT().getSizeInBits() >> 3) &&
11463       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
11464     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
11465     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
11466
11467     // There is no overlap between these relatively aligned accesses of similar
11468     // size, return no alias.
11469     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
11470         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
11471       return false;
11472   }
11473
11474   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
11475     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
11476 #ifndef NDEBUG
11477   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11478       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11479     UseAA = false;
11480 #endif
11481   if (UseAA &&
11482       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
11483     // Use alias analysis information.
11484     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
11485                                  Op1->getSrcValueOffset());
11486     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
11487         Op0->getSrcValueOffset() - MinOffset;
11488     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
11489         Op1->getSrcValueOffset() - MinOffset;
11490     AliasAnalysis::AliasResult AAResult =
11491         AA.alias(AliasAnalysis::Location(Op0->getMemOperand()->getValue(),
11492                                          Overlap1,
11493                                          UseTBAA ? Op0->getTBAAInfo() : nullptr),
11494                  AliasAnalysis::Location(Op1->getMemOperand()->getValue(),
11495                                          Overlap2,
11496                                          UseTBAA ? Op1->getTBAAInfo() : nullptr));
11497     if (AAResult == AliasAnalysis::NoAlias)
11498       return false;
11499   }
11500
11501   // Otherwise we have to assume they alias.
11502   return true;
11503 }
11504
11505 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
11506 /// looking for aliasing nodes and adding them to the Aliases vector.
11507 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
11508                                    SmallVectorImpl<SDValue> &Aliases) {
11509   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
11510   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
11511
11512   // Get alias information for node.
11513   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
11514
11515   // Starting off.
11516   Chains.push_back(OriginalChain);
11517   unsigned Depth = 0;
11518
11519   // Look at each chain and determine if it is an alias.  If so, add it to the
11520   // aliases list.  If not, then continue up the chain looking for the next
11521   // candidate.
11522   while (!Chains.empty()) {
11523     SDValue Chain = Chains.back();
11524     Chains.pop_back();
11525
11526     // For TokenFactor nodes, look at each operand and only continue up the
11527     // chain until we find two aliases.  If we've seen two aliases, assume we'll
11528     // find more and revert to original chain since the xform is unlikely to be
11529     // profitable.
11530     //
11531     // FIXME: The depth check could be made to return the last non-aliasing
11532     // chain we found before we hit a tokenfactor rather than the original
11533     // chain.
11534     if (Depth > 6 || Aliases.size() == 2) {
11535       Aliases.clear();
11536       Aliases.push_back(OriginalChain);
11537       return;
11538     }
11539
11540     // Don't bother if we've been before.
11541     if (!Visited.insert(Chain.getNode()))
11542       continue;
11543
11544     switch (Chain.getOpcode()) {
11545     case ISD::EntryToken:
11546       // Entry token is ideal chain operand, but handled in FindBetterChain.
11547       break;
11548
11549     case ISD::LOAD:
11550     case ISD::STORE: {
11551       // Get alias information for Chain.
11552       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
11553           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
11554
11555       // If chain is alias then stop here.
11556       if (!(IsLoad && IsOpLoad) &&
11557           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
11558         Aliases.push_back(Chain);
11559       } else {
11560         // Look further up the chain.
11561         Chains.push_back(Chain.getOperand(0));
11562         ++Depth;
11563       }
11564       break;
11565     }
11566
11567     case ISD::TokenFactor:
11568       // We have to check each of the operands of the token factor for "small"
11569       // token factors, so we queue them up.  Adding the operands to the queue
11570       // (stack) in reverse order maintains the original order and increases the
11571       // likelihood that getNode will find a matching token factor (CSE.)
11572       if (Chain.getNumOperands() > 16) {
11573         Aliases.push_back(Chain);
11574         break;
11575       }
11576       for (unsigned n = Chain.getNumOperands(); n;)
11577         Chains.push_back(Chain.getOperand(--n));
11578       ++Depth;
11579       break;
11580
11581     default:
11582       // For all other instructions we will just have to take what we can get.
11583       Aliases.push_back(Chain);
11584       break;
11585     }
11586   }
11587
11588   // We need to be careful here to also search for aliases through the
11589   // value operand of a store, etc. Consider the following situation:
11590   //   Token1 = ...
11591   //   L1 = load Token1, %52
11592   //   S1 = store Token1, L1, %51
11593   //   L2 = load Token1, %52+8
11594   //   S2 = store Token1, L2, %51+8
11595   //   Token2 = Token(S1, S2)
11596   //   L3 = load Token2, %53
11597   //   S3 = store Token2, L3, %52
11598   //   L4 = load Token2, %53+8
11599   //   S4 = store Token2, L4, %52+8
11600   // If we search for aliases of S3 (which loads address %52), and we look
11601   // only through the chain, then we'll miss the trivial dependence on L1
11602   // (which also loads from %52). We then might change all loads and
11603   // stores to use Token1 as their chain operand, which could result in
11604   // copying %53 into %52 before copying %52 into %51 (which should
11605   // happen first).
11606   //
11607   // The problem is, however, that searching for such data dependencies
11608   // can become expensive, and the cost is not directly related to the
11609   // chain depth. Instead, we'll rule out such configurations here by
11610   // insisting that we've visited all chain users (except for users
11611   // of the original chain, which is not necessary). When doing this,
11612   // we need to look through nodes we don't care about (otherwise, things
11613   // like register copies will interfere with trivial cases).
11614
11615   SmallVector<const SDNode *, 16> Worklist;
11616   for (SmallPtrSet<SDNode *, 16>::iterator I = Visited.begin(),
11617        IE = Visited.end(); I != IE; ++I)
11618     if (*I != OriginalChain.getNode())
11619       Worklist.push_back(*I);
11620
11621   while (!Worklist.empty()) {
11622     const SDNode *M = Worklist.pop_back_val();
11623
11624     // We have already visited M, and want to make sure we've visited any uses
11625     // of M that we care about. For uses that we've not visisted, and don't
11626     // care about, queue them to the worklist.
11627
11628     for (SDNode::use_iterator UI = M->use_begin(),
11629          UIE = M->use_end(); UI != UIE; ++UI)
11630       if (UI.getUse().getValueType() == MVT::Other && Visited.insert(*UI)) {
11631         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
11632           // We've not visited this use, and we care about it (it could have an
11633           // ordering dependency with the original node).
11634           Aliases.clear();
11635           Aliases.push_back(OriginalChain);
11636           return;
11637         }
11638
11639         // We've not visited this use, but we don't care about it. Mark it as
11640         // visited and enqueue it to the worklist.
11641         Worklist.push_back(*UI);
11642       }
11643   }
11644 }
11645
11646 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11647 /// for a better chain (aliasing node.)
11648 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11649   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11650
11651   // Accumulate all the aliases to this node.
11652   GatherAllAliases(N, OldChain, Aliases);
11653
11654   // If no operands then chain to entry token.
11655   if (Aliases.size() == 0)
11656     return DAG.getEntryNode();
11657
11658   // If a single operand then chain to it.  We don't need to revisit it.
11659   if (Aliases.size() == 1)
11660     return Aliases[0];
11661
11662   // Construct a custom tailored token factor.
11663   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
11664 }
11665
11666 // SelectionDAG::Combine - This is the entry point for the file.
11667 //
11668 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11669                            CodeGenOpt::Level OptLevel) {
11670   /// run - This is the main entry point to this class.
11671   ///
11672   DAGCombiner(*this, AA, OptLevel).Run(Level);
11673 }