lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  44 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  45 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  46 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  47 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  48 STATISTIC(SlicedLoads, "Number of load sliced");
  49
  50 namespace {
  51   static cl::opt<bool>
  52     CombinerAA("combiner-alias-analysis", cl::Hidden,
  53                cl::desc("Turn on alias analysis during testing"));
  54
  55   static cl::opt<bool>
  56     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  57                cl::desc("Include global information in alias analysis"));
  58
  59   /// Hidden option to stress test load slicing, i.e., when this option
  60   /// is enabled, load slicing bypasses most of its profitability guards.
  61   static cl::opt<bool>
  62   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  63                     cl::desc("Bypass the profitability model of load "
  64                              "slicing"),
  65                     cl::init(false));
  66
  67 //------------------------------ DAGCombiner ---------------------------------//
  68
  69   class DAGCombiner {
  70     SelectionDAG &DAG;
  71     const TargetLowering &TLI;
  72     CombineLevel Level;
  73     CodeGenOpt::Level OptLevel;
  74     bool LegalOperations;
  75     bool LegalTypes;
  76     bool ForCodeSize;
  77
  78     // Worklist of all of the nodes that need to be simplified.
  79     //
  80     // This has the semantics that when adding to the worklist,
  81     // the item added must be next to be processed. It should
  82     // also only appear once. The naive approach to this takes
  83     // linear time.
  84     //
  85     // To reduce the insert/remove time to logarithmic, we use
  86     // a set and a vector to maintain our worklist.
  87     //
  88     // The set contains the items on the worklist, but does not
  89     // maintain the order they should be visited.
  90     //
  91     // The vector maintains the order nodes should be visited, but may
  92     // contain duplicate or removed nodes. When choosing a node to
  93     // visit, we pop off the order stack until we find an item that is
  94     // also in the contents set. All operations are O(log N).
  95     SmallPtrSet<SDNode*, 64> WorkListContents;
  96     SmallVector<SDNode*, 64> WorkListOrder;
  97
  98     // AA - Used for DAG load/store alias analysis.
  99     AliasAnalysis &AA;
 100
 101     /// AddUsersToWorkList - When an instruction is simplified, add all users of
 102     /// the instruction to the work lists because they might get more simplified
 103     /// now.
 104     ///
 105     void AddUsersToWorkList(SDNode *N) {
 106       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
 107            UI != UE; ++UI)
 108         AddToWorkList(*UI);
 109     }
 110
 111     /// visit - call the node-specific routine that knows how to fold each
 112     /// particular type of node.
 113     SDValue visit(SDNode *N);
 114
 115   public:
 116     /// AddToWorkList - Add to the work list making sure its instance is at the
 117     /// back (next to be processed.)
 118     void AddToWorkList(SDNode *N) {
 119       WorkListContents.insert(N);
 120       WorkListOrder.push_back(N);
 121     }
 122
 123     /// removeFromWorkList - remove all instances of N from the worklist.
 124     ///
 125     void removeFromWorkList(SDNode *N) {
 126       WorkListContents.erase(N);
 127     }
 128
 129     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 130                       bool AddTo = true);
 131
 132     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 133       return CombineTo(N, &Res, 1, AddTo);
 134     }
 135
 136     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 137                       bool AddTo = true) {
 138       SDValue To[] = { Res0, Res1 };
 139       return CombineTo(N, To, 2, AddTo);
 140     }
 141
 142     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 143
 144   private:
 145
 146     /// SimplifyDemandedBits - Check the specified integer node value to see if
 147     /// it can be simplified or if things it uses can be simplified by bit
 148     /// propagation.  If so, return true.
 149     bool SimplifyDemandedBits(SDValue Op) {
 150       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 151       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 152       return SimplifyDemandedBits(Op, Demanded);
 153     }
 154
 155     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 156
 157     bool CombineToPreIndexedLoadStore(SDNode *N);
 158     bool CombineToPostIndexedLoadStore(SDNode *N);
 159     bool SliceUpLoad(SDNode *N);
 160
 161     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 162     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 163     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 164     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 165     SDValue PromoteIntBinOp(SDValue Op);
 166     SDValue PromoteIntShiftOp(SDValue Op);
 167     SDValue PromoteExtend(SDValue Op);
 168     bool PromoteLoad(SDValue Op);
 169
 170     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 171                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 172                          ISD::NodeType ExtType);
 173
 174     /// combine - call the node-specific routine that knows how to fold each
 175     /// particular type of node. If that doesn't do anything, try the
 176     /// target-specific DAG combines.
 177     SDValue combine(SDNode *N);
 178
 179     // Visitation implementation - Implement dag node combining for different
 180     // node types.  The semantics are as follows:
 181     // Return Value:
 182     //   SDValue.getNode() == 0 - No change was made
 183     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 184     //   otherwise              - N should be replaced by the returned Operand.
 185     //
 186     SDValue visitTokenFactor(SDNode *N);
 187     SDValue visitMERGE_VALUES(SDNode *N);
 188     SDValue visitADD(SDNode *N);
 189     SDValue visitSUB(SDNode *N);
 190     SDValue visitADDC(SDNode *N);
 191     SDValue visitSUBC(SDNode *N);
 192     SDValue visitADDE(SDNode *N);
 193     SDValue visitSUBE(SDNode *N);
 194     SDValue visitMUL(SDNode *N);
 195     SDValue visitSDIV(SDNode *N);
 196     SDValue visitUDIV(SDNode *N);
 197     SDValue visitSREM(SDNode *N);
 198     SDValue visitUREM(SDNode *N);
 199     SDValue visitMULHU(SDNode *N);
 200     SDValue visitMULHS(SDNode *N);
 201     SDValue visitSMUL_LOHI(SDNode *N);
 202     SDValue visitUMUL_LOHI(SDNode *N);
 203     SDValue visitSMULO(SDNode *N);
 204     SDValue visitUMULO(SDNode *N);
 205     SDValue visitSDIVREM(SDNode *N);
 206     SDValue visitUDIVREM(SDNode *N);
 207     SDValue visitAND(SDNode *N);
 208     SDValue visitOR(SDNode *N);
 209     SDValue visitXOR(SDNode *N);
 210     SDValue SimplifyVBinOp(SDNode *N);
 211     SDValue SimplifyVUnaryOp(SDNode *N);
 212     SDValue visitSHL(SDNode *N);
 213     SDValue visitSRA(SDNode *N);
 214     SDValue visitSRL(SDNode *N);
 215     SDValue visitCTLZ(SDNode *N);
 216     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 217     SDValue visitCTTZ(SDNode *N);
 218     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 219     SDValue visitCTPOP(SDNode *N);
 220     SDValue visitSELECT(SDNode *N);
 221     SDValue visitVSELECT(SDNode *N);
 222     SDValue visitSELECT_CC(SDNode *N);
 223     SDValue visitSETCC(SDNode *N);
 224     SDValue visitSIGN_EXTEND(SDNode *N);
 225     SDValue visitZERO_EXTEND(SDNode *N);
 226     SDValue visitANY_EXTEND(SDNode *N);
 227     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 228     SDValue visitTRUNCATE(SDNode *N);
 229     SDValue visitBITCAST(SDNode *N);
 230     SDValue visitBUILD_PAIR(SDNode *N);
 231     SDValue visitFADD(SDNode *N);
 232     SDValue visitFSUB(SDNode *N);
 233     SDValue visitFMUL(SDNode *N);
 234     SDValue visitFMA(SDNode *N);
 235     SDValue visitFDIV(SDNode *N);
 236     SDValue visitFREM(SDNode *N);
 237     SDValue visitFCOPYSIGN(SDNode *N);
 238     SDValue visitSINT_TO_FP(SDNode *N);
 239     SDValue visitUINT_TO_FP(SDNode *N);
 240     SDValue visitFP_TO_SINT(SDNode *N);
 241     SDValue visitFP_TO_UINT(SDNode *N);
 242     SDValue visitFP_ROUND(SDNode *N);
 243     SDValue visitFP_ROUND_INREG(SDNode *N);
 244     SDValue visitFP_EXTEND(SDNode *N);
 245     SDValue visitFNEG(SDNode *N);
 246     SDValue visitFABS(SDNode *N);
 247     SDValue visitFCEIL(SDNode *N);
 248     SDValue visitFTRUNC(SDNode *N);
 249     SDValue visitFFLOOR(SDNode *N);
 250     SDValue visitBRCOND(SDNode *N);
 251     SDValue visitBR_CC(SDNode *N);
 252     SDValue visitLOAD(SDNode *N);
 253     SDValue visitSTORE(SDNode *N);
 254     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 255     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 256     SDValue visitBUILD_VECTOR(SDNode *N);
 257     SDValue visitCONCAT_VECTORS(SDNode *N);
 258     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 259     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 260
 261     SDValue XformToShuffleWithZero(SDNode *N);
 262     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 263
 264     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 265
 266     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 267     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 268     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 269     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 270                              SDValue N3, ISD::CondCode CC,
 271                              bool NotExtCompare = false);
 272     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 273                           SDLoc DL, bool foldBooleans = true);
 274     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 275                                          unsigned HiOp);
 276     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 277     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 278     SDValue BuildSDIV(SDNode *N);
 279     SDValue BuildUDIV(SDNode *N);
 280     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 281                                bool DemandHighBits = true);
 282     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 283     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 284     SDValue ReduceLoadWidth(SDNode *N);
 285     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 286     SDValue TransformFPLoadStorePair(SDNode *N);
 287     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 288     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 289
 290     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 291
 292     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 293     /// looking for aliasing nodes and adding them to the Aliases vector.
 294     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 295                           SmallVectorImpl<SDValue> &Aliases);
 296
 297     /// isAlias - Return true if there is any possibility that the two addresses
 298     /// overlap.
 299     bool isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
 300                  const Value *SrcValue1, int SrcValueOffset1,
 301                  unsigned SrcValueAlign1,
 302                  const MDNode *TBAAInfo1,
 303                  SDValue Ptr2, int64_t Size2, bool IsVolatile2,
 304                  const Value *SrcValue2, int SrcValueOffset2,
 305                  unsigned SrcValueAlign2,
 306                  const MDNode *TBAAInfo2) const;
 307
 308     /// isAlias - Return true if there is any possibility that the two addresses
 309     /// overlap.
 310     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 311
 312     /// FindAliasInfo - Extracts the relevant alias information from the memory
 313     /// node.  Returns true if the operand was a load.
 314     bool FindAliasInfo(SDNode *N,
 315                        SDValue &Ptr, int64_t &Size, bool &IsVolatile,
 316                        const Value *&SrcValue, int &SrcValueOffset,
 317                        unsigned &SrcValueAlignment,
 318                        const MDNode *&TBAAInfo) const;
 319
 320     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 321     /// looking for a better chain (aliasing node.)
 322     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 323
 324     /// Merge consecutive store operations into a wide store.
 325     /// This optimization uses wide integers or vectors when possible.
 326     /// \return True if some memory operations were changed.
 327     bool MergeConsecutiveStores(StoreSDNode *N);
 328
 329   public:
 330     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 331         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 332           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 333       AttributeSet FnAttrs =
 334           DAG.getMachineFunction().getFunction()->getAttributes();
 335       ForCodeSize =
 336           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 337                                Attribute::OptimizeForSize) ||
 338           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 339     }
 340
 341     /// Run - runs the dag combiner on all nodes in the work list
 342     void Run(CombineLevel AtLevel);
 343
 344     SelectionDAG &getDAG() const { return DAG; }
 345
 346     /// getShiftAmountTy - Returns a type large enough to hold any valid
 347     /// shift amount - before type legalization these can be huge.
 348     EVT getShiftAmountTy(EVT LHSTy) {
 349       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 350       if (LHSTy.isVector())
 351         return LHSTy;
 352       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 353                         : TLI.getPointerTy();
 354     }
 355
 356     /// isTypeLegal - This method returns true if we are running before type
 357     /// legalization or if the specified VT is legal.
 358     bool isTypeLegal(const EVT &VT) {
 359       if (!LegalTypes) return true;
 360       return TLI.isTypeLegal(VT);
 361     }
 362
 363     /// getSetCCResultType - Convenience wrapper around
 364     /// TargetLowering::getSetCCResultType
 365     EVT getSetCCResultType(EVT VT) const {
 366       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 367     }
 368   };
 369 }
 370
 371
 372 namespace {
 373 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 374 /// nodes from the worklist.
 375 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 376   DAGCombiner &DC;
 377 public:
 378   explicit WorkListRemover(DAGCombiner &dc)
 379     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 380
 381   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 382     DC.removeFromWorkList(N);
 383   }
 384 };
 385 }
 386
 387 //===----------------------------------------------------------------------===//
 388 //  TargetLowering::DAGCombinerInfo implementation
 389 //===----------------------------------------------------------------------===//
 390
 391 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 392   ((DAGCombiner*)DC)->AddToWorkList(N);
 393 }
 394
 395 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 396   ((DAGCombiner*)DC)->removeFromWorkList(N);
 397 }
 398
 399 SDValue TargetLowering::DAGCombinerInfo::
 400 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 401   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 402 }
 403
 404 SDValue TargetLowering::DAGCombinerInfo::
 405 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 406   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 407 }
 408
 409
 410 SDValue TargetLowering::DAGCombinerInfo::
 411 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 412   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 413 }
 414
 415 void TargetLowering::DAGCombinerInfo::
 416 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 417   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 418 }
 419
 420 //===----------------------------------------------------------------------===//
 421 // Helper Functions
 422 //===----------------------------------------------------------------------===//
 423
 424 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 425 /// specified expression for the same cost as the expression itself, or 2 if we
 426 /// can compute the negated form more cheaply than the expression itself.
 427 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 428                                const TargetLowering &TLI,
 429                                const TargetOptions *Options,
 430                                unsigned Depth = 0) {
 431   // fneg is removable even if it has multiple uses.
 432   if (Op.getOpcode() == ISD::FNEG) return 2;
 433
 434   // Don't allow anything with multiple uses.
 435   if (!Op.hasOneUse()) return 0;
 436
 437   // Don't recurse exponentially.
 438   if (Depth > 6) return 0;
 439
 440   switch (Op.getOpcode()) {
 441   default: return false;
 442   case ISD::ConstantFP:
 443     // Don't invert constant FP values after legalize.  The negated constant
 444     // isn't necessarily legal.
 445     return LegalOperations ? 0 : 1;
 446   case ISD::FADD:
 447     // FIXME: determine better conditions for this xform.
 448     if (!Options->UnsafeFPMath) return 0;
 449
 450     // After operation legalization, it might not be legal to create new FSUBs.
 451     if (LegalOperations &&
 452         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 453       return 0;
 454
 455     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 456     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 457                                     Options, Depth + 1))
 458       return V;
 459     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 460     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 461                               Depth + 1);
 462   case ISD::FSUB:
 463     // We can't turn -(A-B) into B-A when we honor signed zeros.
 464     if (!Options->UnsafeFPMath) return 0;
 465
 466     // fold (fneg (fsub A, B)) -> (fsub B, A)
 467     return 1;
 468
 469   case ISD::FMUL:
 470   case ISD::FDIV:
 471     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 472
 473     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 474     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 475                                     Options, Depth + 1))
 476       return V;
 477
 478     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 479                               Depth + 1);
 480
 481   case ISD::FP_EXTEND:
 482   case ISD::FP_ROUND:
 483   case ISD::FSIN:
 484     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 485                               Depth + 1);
 486   }
 487 }
 488
 489 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 490 /// returns the newly negated expression.
 491 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 492                                     bool LegalOperations, unsigned Depth = 0) {
 493   // fneg is removable even if it has multiple uses.
 494   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 495
 496   // Don't allow anything with multiple uses.
 497   assert(Op.hasOneUse() && "Unknown reuse!");
 498
 499   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 500   switch (Op.getOpcode()) {
 501   default: llvm_unreachable("Unknown code");
 502   case ISD::ConstantFP: {
 503     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 504     V.changeSign();
 505     return DAG.getConstantFP(V, Op.getValueType());
 506   }
 507   case ISD::FADD:
 508     // FIXME: determine better conditions for this xform.
 509     assert(DAG.getTarget().Options.UnsafeFPMath);
 510
 511     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 512     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 513                            DAG.getTargetLoweringInfo(),
 514                            &DAG.getTarget().Options, Depth+1))
 515       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 516                          GetNegatedExpression(Op.getOperand(0), DAG,
 517                                               LegalOperations, Depth+1),
 518                          Op.getOperand(1));
 519     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 520     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 521                        GetNegatedExpression(Op.getOperand(1), DAG,
 522                                             LegalOperations, Depth+1),
 523                        Op.getOperand(0));
 524   case ISD::FSUB:
 525     // We can't turn -(A-B) into B-A when we honor signed zeros.
 526     assert(DAG.getTarget().Options.UnsafeFPMath);
 527
 528     // fold (fneg (fsub 0, B)) -> B
 529     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 530       if (N0CFP->getValueAPF().isZero())
 531         return Op.getOperand(1);
 532
 533     // fold (fneg (fsub A, B)) -> (fsub B, A)
 534     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 535                        Op.getOperand(1), Op.getOperand(0));
 536
 537   case ISD::FMUL:
 538   case ISD::FDIV:
 539     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 540
 541     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 542     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 543                            DAG.getTargetLoweringInfo(),
 544                            &DAG.getTarget().Options, Depth+1))
 545       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 546                          GetNegatedExpression(Op.getOperand(0), DAG,
 547                                               LegalOperations, Depth+1),
 548                          Op.getOperand(1));
 549
 550     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 551     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 552                        Op.getOperand(0),
 553                        GetNegatedExpression(Op.getOperand(1), DAG,
 554                                             LegalOperations, Depth+1));
 555
 556   case ISD::FP_EXTEND:
 557   case ISD::FSIN:
 558     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 559                        GetNegatedExpression(Op.getOperand(0), DAG,
 560                                             LegalOperations, Depth+1));
 561   case ISD::FP_ROUND:
 562       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 563                          GetNegatedExpression(Op.getOperand(0), DAG,
 564                                               LegalOperations, Depth+1),
 565                          Op.getOperand(1));
 566   }
 567 }
 568
 569
 570 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 571 // that selects between the values 1 and 0, making it equivalent to a setcc.
 572 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 573 // nodes based on the type of node we are checking.  This simplifies life a
 574 // bit for the callers.
 575 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 576                               SDValue &CC) {
 577   if (N.getOpcode() == ISD::SETCC) {
 578     LHS = N.getOperand(0);
 579     RHS = N.getOperand(1);
 580     CC  = N.getOperand(2);
 581     return true;
 582   }
 583   if (N.getOpcode() == ISD::SELECT_CC &&
 584       N.getOperand(2).getOpcode() == ISD::Constant &&
 585       N.getOperand(3).getOpcode() == ISD::Constant &&
 586       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 587       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 588     LHS = N.getOperand(0);
 589     RHS = N.getOperand(1);
 590     CC  = N.getOperand(4);
 591     return true;
 592   }
 593   return false;
 594 }
 595
 596 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 597 // one use.  If this is true, it allows the users to invert the operation for
 598 // free when it is profitable to do so.
 599 static bool isOneUseSetCC(SDValue N) {
 600   SDValue N0, N1, N2;
 601   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 602     return true;
 603   return false;
 604 }
 605
 606 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 607                                     SDValue N0, SDValue N1) {
 608   EVT VT = N0.getValueType();
 609   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 610     if (isa<ConstantSDNode>(N1)) {
 611       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 612       SDValue OpNode =
 613         DAG.FoldConstantArithmetic(Opc, VT,
 614                                    cast<ConstantSDNode>(N0.getOperand(1)),
 615                                    cast<ConstantSDNode>(N1));
 616       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 617     }
 618     if (N0.hasOneUse()) {
 619       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 620       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 621                                    N0.getOperand(0), N1);
 622       AddToWorkList(OpNode.getNode());
 623       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 624     }
 625   }
 626
 627   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 628     if (isa<ConstantSDNode>(N0)) {
 629       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 630       SDValue OpNode =
 631         DAG.FoldConstantArithmetic(Opc, VT,
 632                                    cast<ConstantSDNode>(N1.getOperand(1)),
 633                                    cast<ConstantSDNode>(N0));
 634       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 635     }
 636     if (N1.hasOneUse()) {
 637       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 638       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 639                                    N1.getOperand(0), N0);
 640       AddToWorkList(OpNode.getNode());
 641       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 642     }
 643   }
 644
 645   return SDValue();
 646 }
 647
 648 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 649                                bool AddTo) {
 650   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 651   ++NodesCombined;
 652   DEBUG(dbgs() << "\nReplacing.1 ";
 653         N->dump(&DAG);
 654         dbgs() << "\nWith: ";
 655         To[0].getNode()->dump(&DAG);
 656         dbgs() << " and " << NumTo-1 << " other values\n";
 657         for (unsigned i = 0, e = NumTo; i != e; ++i)
 658           assert((!To[i].getNode() ||
 659                   N->getValueType(i) == To[i].getValueType()) &&
 660                  "Cannot combine value to value of different type!"));
 661   WorkListRemover DeadNodes(*this);
 662   DAG.ReplaceAllUsesWith(N, To);
 663   if (AddTo) {
 664     // Push the new nodes and any users onto the worklist
 665     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 666       if (To[i].getNode()) {
 667         AddToWorkList(To[i].getNode());
 668         AddUsersToWorkList(To[i].getNode());
 669       }
 670     }
 671   }
 672
 673   // Finally, if the node is now dead, remove it from the graph.  The node
 674   // may not be dead if the replacement process recursively simplified to
 675   // something else needing this node.
 676   if (N->use_empty()) {
 677     // Nodes can be reintroduced into the worklist.  Make sure we do not
 678     // process a node that has been replaced.
 679     removeFromWorkList(N);
 680
 681     // Finally, since the node is now dead, remove it from the graph.
 682     DAG.DeleteNode(N);
 683   }
 684   return SDValue(N, 0);
 685 }
 686
 687 void DAGCombiner::
 688 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 689   // Replace all uses.  If any nodes become isomorphic to other nodes and
 690   // are deleted, make sure to remove them from our worklist.
 691   WorkListRemover DeadNodes(*this);
 692   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 693
 694   // Push the new node and any (possibly new) users onto the worklist.
 695   AddToWorkList(TLO.New.getNode());
 696   AddUsersToWorkList(TLO.New.getNode());
 697
 698   // Finally, if the node is now dead, remove it from the graph.  The node
 699   // may not be dead if the replacement process recursively simplified to
 700   // something else needing this node.
 701   if (TLO.Old.getNode()->use_empty()) {
 702     removeFromWorkList(TLO.Old.getNode());
 703
 704     // If the operands of this node are only used by the node, they will now
 705     // be dead.  Make sure to visit them first to delete dead nodes early.
 706     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 707       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 708         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 709
 710     DAG.DeleteNode(TLO.Old.getNode());
 711   }
 712 }
 713
 714 /// SimplifyDemandedBits - Check the specified integer node value to see if
 715 /// it can be simplified or if things it uses can be simplified by bit
 716 /// propagation.  If so, return true.
 717 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 718   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 719   APInt KnownZero, KnownOne;
 720   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 721     return false;
 722
 723   // Revisit the node.
 724   AddToWorkList(Op.getNode());
 725
 726   // Replace the old value with the new one.
 727   ++NodesCombined;
 728   DEBUG(dbgs() << "\nReplacing.2 ";
 729         TLO.Old.getNode()->dump(&DAG);
 730         dbgs() << "\nWith: ";
 731         TLO.New.getNode()->dump(&DAG);
 732         dbgs() << '\n');
 733
 734   CommitTargetLoweringOpt(TLO);
 735   return true;
 736 }
 737
 738 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 739   SDLoc dl(Load);
 740   EVT VT = Load->getValueType(0);
 741   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 742
 743   DEBUG(dbgs() << "\nReplacing.9 ";
 744         Load->dump(&DAG);
 745         dbgs() << "\nWith: ";
 746         Trunc.getNode()->dump(&DAG);
 747         dbgs() << '\n');
 748   WorkListRemover DeadNodes(*this);
 749   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 750   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 751   removeFromWorkList(Load);
 752   DAG.DeleteNode(Load);
 753   AddToWorkList(Trunc.getNode());
 754 }
 755
 756 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 757   Replace = false;
 758   SDLoc dl(Op);
 759   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 760     EVT MemVT = LD->getMemoryVT();
 761     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 762       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 763                                                   : ISD::EXTLOAD)
 764       : LD->getExtensionType();
 765     Replace = true;
 766     return DAG.getExtLoad(ExtType, dl, PVT,
 767                           LD->getChain(), LD->getBasePtr(),
 768                           MemVT, LD->getMemOperand());
 769   }
 770
 771   unsigned Opc = Op.getOpcode();
 772   switch (Opc) {
 773   default: break;
 774   case ISD::AssertSext:
 775     return DAG.getNode(ISD::AssertSext, dl, PVT,
 776                        SExtPromoteOperand(Op.getOperand(0), PVT),
 777                        Op.getOperand(1));
 778   case ISD::AssertZext:
 779     return DAG.getNode(ISD::AssertZext, dl, PVT,
 780                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 781                        Op.getOperand(1));
 782   case ISD::Constant: {
 783     unsigned ExtOpc =
 784       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 785     return DAG.getNode(ExtOpc, dl, PVT, Op);
 786   }
 787   }
 788
 789   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 790     return SDValue();
 791   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 792 }
 793
 794 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 795   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 796     return SDValue();
 797   EVT OldVT = Op.getValueType();
 798   SDLoc dl(Op);
 799   bool Replace = false;
 800   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 801   if (NewOp.getNode() == 0)
 802     return SDValue();
 803   AddToWorkList(NewOp.getNode());
 804
 805   if (Replace)
 806     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 807   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 808                      DAG.getValueType(OldVT));
 809 }
 810
 811 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 812   EVT OldVT = Op.getValueType();
 813   SDLoc dl(Op);
 814   bool Replace = false;
 815   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 816   if (NewOp.getNode() == 0)
 817     return SDValue();
 818   AddToWorkList(NewOp.getNode());
 819
 820   if (Replace)
 821     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 822   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 823 }
 824
 825 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 826 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 827 /// promote i16 operations to i32 since i16 instructions are longer.
 828 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 829   if (!LegalOperations)
 830     return SDValue();
 831
 832   EVT VT = Op.getValueType();
 833   if (VT.isVector() || !VT.isInteger())
 834     return SDValue();
 835
 836   // If operation type is 'undesirable', e.g. i16 on x86, consider
 837   // promoting it.
 838   unsigned Opc = Op.getOpcode();
 839   if (TLI.isTypeDesirableForOp(Opc, VT))
 840     return SDValue();
 841
 842   EVT PVT = VT;
 843   // Consult target whether it is a good idea to promote this operation and
 844   // what's the right type to promote it to.
 845   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 846     assert(PVT != VT && "Don't know what type to promote to!");
 847
 848     bool Replace0 = false;
 849     SDValue N0 = Op.getOperand(0);
 850     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 851     if (NN0.getNode() == 0)
 852       return SDValue();
 853
 854     bool Replace1 = false;
 855     SDValue N1 = Op.getOperand(1);
 856     SDValue NN1;
 857     if (N0 == N1)
 858       NN1 = NN0;
 859     else {
 860       NN1 = PromoteOperand(N1, PVT, Replace1);
 861       if (NN1.getNode() == 0)
 862         return SDValue();
 863     }
 864
 865     AddToWorkList(NN0.getNode());
 866     if (NN1.getNode())
 867       AddToWorkList(NN1.getNode());
 868
 869     if (Replace0)
 870       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 871     if (Replace1)
 872       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 873
 874     DEBUG(dbgs() << "\nPromoting ";
 875           Op.getNode()->dump(&DAG));
 876     SDLoc dl(Op);
 877     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 878                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 879   }
 880   return SDValue();
 881 }
 882
 883 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 884 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 885 /// promote i16 operations to i32 since i16 instructions are longer.
 886 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 887   if (!LegalOperations)
 888     return SDValue();
 889
 890   EVT VT = Op.getValueType();
 891   if (VT.isVector() || !VT.isInteger())
 892     return SDValue();
 893
 894   // If operation type is 'undesirable', e.g. i16 on x86, consider
 895   // promoting it.
 896   unsigned Opc = Op.getOpcode();
 897   if (TLI.isTypeDesirableForOp(Opc, VT))
 898     return SDValue();
 899
 900   EVT PVT = VT;
 901   // Consult target whether it is a good idea to promote this operation and
 902   // what's the right type to promote it to.
 903   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 904     assert(PVT != VT && "Don't know what type to promote to!");
 905
 906     bool Replace = false;
 907     SDValue N0 = Op.getOperand(0);
 908     if (Opc == ISD::SRA)
 909       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 910     else if (Opc == ISD::SRL)
 911       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 912     else
 913       N0 = PromoteOperand(N0, PVT, Replace);
 914     if (N0.getNode() == 0)
 915       return SDValue();
 916
 917     AddToWorkList(N0.getNode());
 918     if (Replace)
 919       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 920
 921     DEBUG(dbgs() << "\nPromoting ";
 922           Op.getNode()->dump(&DAG));
 923     SDLoc dl(Op);
 924     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 925                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 926   }
 927   return SDValue();
 928 }
 929
 930 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 931   if (!LegalOperations)
 932     return SDValue();
 933
 934   EVT VT = Op.getValueType();
 935   if (VT.isVector() || !VT.isInteger())
 936     return SDValue();
 937
 938   // If operation type is 'undesirable', e.g. i16 on x86, consider
 939   // promoting it.
 940   unsigned Opc = Op.getOpcode();
 941   if (TLI.isTypeDesirableForOp(Opc, VT))
 942     return SDValue();
 943
 944   EVT PVT = VT;
 945   // Consult target whether it is a good idea to promote this operation and
 946   // what's the right type to promote it to.
 947   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 948     assert(PVT != VT && "Don't know what type to promote to!");
 949     // fold (aext (aext x)) -> (aext x)
 950     // fold (aext (zext x)) -> (zext x)
 951     // fold (aext (sext x)) -> (sext x)
 952     DEBUG(dbgs() << "\nPromoting ";
 953           Op.getNode()->dump(&DAG));
 954     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
 955   }
 956   return SDValue();
 957 }
 958
 959 bool DAGCombiner::PromoteLoad(SDValue Op) {
 960   if (!LegalOperations)
 961     return false;
 962
 963   EVT VT = Op.getValueType();
 964   if (VT.isVector() || !VT.isInteger())
 965     return false;
 966
 967   // If operation type is 'undesirable', e.g. i16 on x86, consider
 968   // promoting it.
 969   unsigned Opc = Op.getOpcode();
 970   if (TLI.isTypeDesirableForOp(Opc, VT))
 971     return false;
 972
 973   EVT PVT = VT;
 974   // Consult target whether it is a good idea to promote this operation and
 975   // what's the right type to promote it to.
 976   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 977     assert(PVT != VT && "Don't know what type to promote to!");
 978
 979     SDLoc dl(Op);
 980     SDNode *N = Op.getNode();
 981     LoadSDNode *LD = cast<LoadSDNode>(N);
 982     EVT MemVT = LD->getMemoryVT();
 983     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 984       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 985                                                   : ISD::EXTLOAD)
 986       : LD->getExtensionType();
 987     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 988                                    LD->getChain(), LD->getBasePtr(),
 989                                    MemVT, LD->getMemOperand());
 990     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 991
 992     DEBUG(dbgs() << "\nPromoting ";
 993           N->dump(&DAG);
 994           dbgs() << "\nTo: ";
 995           Result.getNode()->dump(&DAG);
 996           dbgs() << '\n');
 997     WorkListRemover DeadNodes(*this);
 998     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 999     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1000     removeFromWorkList(N);
1001     DAG.DeleteNode(N);
1002     AddToWorkList(Result.getNode());
1003     return true;
1004   }
1005   return false;
1006 }
1007
1008
1009 //===----------------------------------------------------------------------===//
1010 //  Main DAG Combiner implementation
1011 //===----------------------------------------------------------------------===//
1012
1013 void DAGCombiner::Run(CombineLevel AtLevel) {
1014   // set the instance variables, so that the various visit routines may use it.
1015   Level = AtLevel;
1016   LegalOperations = Level >= AfterLegalizeVectorOps;
1017   LegalTypes = Level >= AfterLegalizeTypes;
1018
1019   // Add all the dag nodes to the worklist.
1020   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1021        E = DAG.allnodes_end(); I != E; ++I)
1022     AddToWorkList(I);
1023
1024   // Create a dummy node (which is not added to allnodes), that adds a reference
1025   // to the root node, preventing it from being deleted, and tracking any
1026   // changes of the root.
1027   HandleSDNode Dummy(DAG.getRoot());
1028
1029   // The root of the dag may dangle to deleted nodes until the dag combiner is
1030   // done.  Set it to null to avoid confusion.
1031   DAG.setRoot(SDValue());
1032
1033   // while the worklist isn't empty, find a node and
1034   // try and combine it.
1035   while (!WorkListContents.empty()) {
1036     SDNode *N;
1037     // The WorkListOrder holds the SDNodes in order, but it may contain
1038     // duplicates.
1039     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1040     // worklist *should* contain, and check the node we want to visit is should
1041     // actually be visited.
1042     do {
1043       N = WorkListOrder.pop_back_val();
1044     } while (!WorkListContents.erase(N));
1045
1046     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1047     // N is deleted from the DAG, since they too may now be dead or may have a
1048     // reduced number of uses, allowing other xforms.
1049     if (N->use_empty() && N != &Dummy) {
1050       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1051         AddToWorkList(N->getOperand(i).getNode());
1052
1053       DAG.DeleteNode(N);
1054       continue;
1055     }
1056
1057     SDValue RV = combine(N);
1058
1059     if (RV.getNode() == 0)
1060       continue;
1061
1062     ++NodesCombined;
1063
1064     // If we get back the same node we passed in, rather than a new node or
1065     // zero, we know that the node must have defined multiple values and
1066     // CombineTo was used.  Since CombineTo takes care of the worklist
1067     // mechanics for us, we have no work to do in this case.
1068     if (RV.getNode() == N)
1069       continue;
1070
1071     assert(N->getOpcode() != ISD::DELETED_NODE &&
1072            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1073            "Node was deleted but visit returned new node!");
1074
1075     DEBUG(dbgs() << "\nReplacing.3 ";
1076           N->dump(&DAG);
1077           dbgs() << "\nWith: ";
1078           RV.getNode()->dump(&DAG);
1079           dbgs() << '\n');
1080
1081     // Transfer debug value.
1082     DAG.TransferDbgValues(SDValue(N, 0), RV);
1083     WorkListRemover DeadNodes(*this);
1084     if (N->getNumValues() == RV.getNode()->getNumValues())
1085       DAG.ReplaceAllUsesWith(N, RV.getNode());
1086     else {
1087       assert(N->getValueType(0) == RV.getValueType() &&
1088              N->getNumValues() == 1 && "Type mismatch");
1089       SDValue OpV = RV;
1090       DAG.ReplaceAllUsesWith(N, &OpV);
1091     }
1092
1093     // Push the new node and any users onto the worklist
1094     AddToWorkList(RV.getNode());
1095     AddUsersToWorkList(RV.getNode());
1096
1097     // Add any uses of the old node to the worklist in case this node is the
1098     // last one that uses them.  They may become dead after this node is
1099     // deleted.
1100     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1101       AddToWorkList(N->getOperand(i).getNode());
1102
1103     // Finally, if the node is now dead, remove it from the graph.  The node
1104     // may not be dead if the replacement process recursively simplified to
1105     // something else needing this node.
1106     if (N->use_empty()) {
1107       // Nodes can be reintroduced into the worklist.  Make sure we do not
1108       // process a node that has been replaced.
1109       removeFromWorkList(N);
1110
1111       // Finally, since the node is now dead, remove it from the graph.
1112       DAG.DeleteNode(N);
1113     }
1114   }
1115
1116   // If the root changed (e.g. it was a dead load, update the root).
1117   DAG.setRoot(Dummy.getValue());
1118   DAG.RemoveDeadNodes();
1119 }
1120
1121 SDValue DAGCombiner::visit(SDNode *N) {
1122   switch (N->getOpcode()) {
1123   default: break;
1124   case ISD::TokenFactor:        return visitTokenFactor(N);
1125   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1126   case ISD::ADD:                return visitADD(N);
1127   case ISD::SUB:                return visitSUB(N);
1128   case ISD::ADDC:               return visitADDC(N);
1129   case ISD::SUBC:               return visitSUBC(N);
1130   case ISD::ADDE:               return visitADDE(N);
1131   case ISD::SUBE:               return visitSUBE(N);
1132   case ISD::MUL:                return visitMUL(N);
1133   case ISD::SDIV:               return visitSDIV(N);
1134   case ISD::UDIV:               return visitUDIV(N);
1135   case ISD::SREM:               return visitSREM(N);
1136   case ISD::UREM:               return visitUREM(N);
1137   case ISD::MULHU:              return visitMULHU(N);
1138   case ISD::MULHS:              return visitMULHS(N);
1139   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1140   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1141   case ISD::SMULO:              return visitSMULO(N);
1142   case ISD::UMULO:              return visitUMULO(N);
1143   case ISD::SDIVREM:            return visitSDIVREM(N);
1144   case ISD::UDIVREM:            return visitUDIVREM(N);
1145   case ISD::AND:                return visitAND(N);
1146   case ISD::OR:                 return visitOR(N);
1147   case ISD::XOR:                return visitXOR(N);
1148   case ISD::SHL:                return visitSHL(N);
1149   case ISD::SRA:                return visitSRA(N);
1150   case ISD::SRL:                return visitSRL(N);
1151   case ISD::CTLZ:               return visitCTLZ(N);
1152   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1153   case ISD::CTTZ:               return visitCTTZ(N);
1154   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1155   case ISD::CTPOP:              return visitCTPOP(N);
1156   case ISD::SELECT:             return visitSELECT(N);
1157   case ISD::VSELECT:            return visitVSELECT(N);
1158   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1159   case ISD::SETCC:              return visitSETCC(N);
1160   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1161   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1162   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1163   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1164   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1165   case ISD::BITCAST:            return visitBITCAST(N);
1166   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1167   case ISD::FADD:               return visitFADD(N);
1168   case ISD::FSUB:               return visitFSUB(N);
1169   case ISD::FMUL:               return visitFMUL(N);
1170   case ISD::FMA:                return visitFMA(N);
1171   case ISD::FDIV:               return visitFDIV(N);
1172   case ISD::FREM:               return visitFREM(N);
1173   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1174   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1175   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1176   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1177   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1178   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1179   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1180   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1181   case ISD::FNEG:               return visitFNEG(N);
1182   case ISD::FABS:               return visitFABS(N);
1183   case ISD::FFLOOR:             return visitFFLOOR(N);
1184   case ISD::FCEIL:              return visitFCEIL(N);
1185   case ISD::FTRUNC:             return visitFTRUNC(N);
1186   case ISD::BRCOND:             return visitBRCOND(N);
1187   case ISD::BR_CC:              return visitBR_CC(N);
1188   case ISD::LOAD:               return visitLOAD(N);
1189   case ISD::STORE:              return visitSTORE(N);
1190   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1191   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1192   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1193   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1194   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1195   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1196   }
1197   return SDValue();
1198 }
1199
1200 SDValue DAGCombiner::combine(SDNode *N) {
1201   SDValue RV = visit(N);
1202
1203   // If nothing happened, try a target-specific DAG combine.
1204   if (RV.getNode() == 0) {
1205     assert(N->getOpcode() != ISD::DELETED_NODE &&
1206            "Node was deleted but visit returned NULL!");
1207
1208     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1209         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1210
1211       // Expose the DAG combiner to the target combiner impls.
1212       TargetLowering::DAGCombinerInfo
1213         DagCombineInfo(DAG, Level, false, this);
1214
1215       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1216     }
1217   }
1218
1219   // If nothing happened still, try promoting the operation.
1220   if (RV.getNode() == 0) {
1221     switch (N->getOpcode()) {
1222     default: break;
1223     case ISD::ADD:
1224     case ISD::SUB:
1225     case ISD::MUL:
1226     case ISD::AND:
1227     case ISD::OR:
1228     case ISD::XOR:
1229       RV = PromoteIntBinOp(SDValue(N, 0));
1230       break;
1231     case ISD::SHL:
1232     case ISD::SRA:
1233     case ISD::SRL:
1234       RV = PromoteIntShiftOp(SDValue(N, 0));
1235       break;
1236     case ISD::SIGN_EXTEND:
1237     case ISD::ZERO_EXTEND:
1238     case ISD::ANY_EXTEND:
1239       RV = PromoteExtend(SDValue(N, 0));
1240       break;
1241     case ISD::LOAD:
1242       if (PromoteLoad(SDValue(N, 0)))
1243         RV = SDValue(N, 0);
1244       break;
1245     }
1246   }
1247
1248   // If N is a commutative binary node, try commuting it to enable more
1249   // sdisel CSE.
1250   if (RV.getNode() == 0 &&
1251       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1252       N->getNumValues() == 1) {
1253     SDValue N0 = N->getOperand(0);
1254     SDValue N1 = N->getOperand(1);
1255
1256     // Constant operands are canonicalized to RHS.
1257     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1258       SDValue Ops[] = { N1, N0 };
1259       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1260                                             Ops, 2);
1261       if (CSENode)
1262         return SDValue(CSENode, 0);
1263     }
1264   }
1265
1266   return RV;
1267 }
1268
1269 /// getInputChainForNode - Given a node, return its input chain if it has one,
1270 /// otherwise return a null sd operand.
1271 static SDValue getInputChainForNode(SDNode *N) {
1272   if (unsigned NumOps = N->getNumOperands()) {
1273     if (N->getOperand(0).getValueType() == MVT::Other)
1274       return N->getOperand(0);
1275     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1276       return N->getOperand(NumOps-1);
1277     for (unsigned i = 1; i < NumOps-1; ++i)
1278       if (N->getOperand(i).getValueType() == MVT::Other)
1279         return N->getOperand(i);
1280   }
1281   return SDValue();
1282 }
1283
1284 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1285   // If N has two operands, where one has an input chain equal to the other,
1286   // the 'other' chain is redundant.
1287   if (N->getNumOperands() == 2) {
1288     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1289       return N->getOperand(0);
1290     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1291       return N->getOperand(1);
1292   }
1293
1294   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1295   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1296   SmallPtrSet<SDNode*, 16> SeenOps;
1297   bool Changed = false;             // If we should replace this token factor.
1298
1299   // Start out with this token factor.
1300   TFs.push_back(N);
1301
1302   // Iterate through token factors.  The TFs grows when new token factors are
1303   // encountered.
1304   for (unsigned i = 0; i < TFs.size(); ++i) {
1305     SDNode *TF = TFs[i];
1306
1307     // Check each of the operands.
1308     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1309       SDValue Op = TF->getOperand(i);
1310
1311       switch (Op.getOpcode()) {
1312       case ISD::EntryToken:
1313         // Entry tokens don't need to be added to the list. They are
1314         // rededundant.
1315         Changed = true;
1316         break;
1317
1318       case ISD::TokenFactor:
1319         if (Op.hasOneUse() &&
1320             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1321           // Queue up for processing.
1322           TFs.push_back(Op.getNode());
1323           // Clean up in case the token factor is removed.
1324           AddToWorkList(Op.getNode());
1325           Changed = true;
1326           break;
1327         }
1328         // Fall thru
1329
1330       default:
1331         // Only add if it isn't already in the list.
1332         if (SeenOps.insert(Op.getNode()))
1333           Ops.push_back(Op);
1334         else
1335           Changed = true;
1336         break;
1337       }
1338     }
1339   }
1340
1341   SDValue Result;
1342
1343   // If we've change things around then replace token factor.
1344   if (Changed) {
1345     if (Ops.empty()) {
1346       // The entry token is the only possible outcome.
1347       Result = DAG.getEntryNode();
1348     } else {
1349       // New and improved token factor.
1350       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N),
1351                            MVT::Other, &Ops[0], Ops.size());
1352     }
1353
1354     // Don't add users to work list.
1355     return CombineTo(N, Result, false);
1356   }
1357
1358   return Result;
1359 }
1360
1361 /// MERGE_VALUES can always be eliminated.
1362 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1363   WorkListRemover DeadNodes(*this);
1364   // Replacing results may cause a different MERGE_VALUES to suddenly
1365   // be CSE'd with N, and carry its uses with it. Iterate until no
1366   // uses remain, to ensure that the node can be safely deleted.
1367   // First add the users of this node to the work list so that they
1368   // can be tried again once they have new operands.
1369   AddUsersToWorkList(N);
1370   do {
1371     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1372       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1373   } while (!N->use_empty());
1374   removeFromWorkList(N);
1375   DAG.DeleteNode(N);
1376   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1377 }
1378
1379 static
1380 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1381                               SelectionDAG &DAG) {
1382   EVT VT = N0.getValueType();
1383   SDValue N00 = N0.getOperand(0);
1384   SDValue N01 = N0.getOperand(1);
1385   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1386
1387   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1388       isa<ConstantSDNode>(N00.getOperand(1))) {
1389     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1390     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1391                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1392                                  N00.getOperand(0), N01),
1393                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1394                                  N00.getOperand(1), N01));
1395     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1396   }
1397
1398   return SDValue();
1399 }
1400
1401 SDValue DAGCombiner::visitADD(SDNode *N) {
1402   SDValue N0 = N->getOperand(0);
1403   SDValue N1 = N->getOperand(1);
1404   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1405   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1406   EVT VT = N0.getValueType();
1407
1408   // fold vector ops
1409   if (VT.isVector()) {
1410     SDValue FoldedVOp = SimplifyVBinOp(N);
1411     if (FoldedVOp.getNode()) return FoldedVOp;
1412
1413     // fold (add x, 0) -> x, vector edition
1414     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1415       return N0;
1416     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1417       return N1;
1418   }
1419
1420   // fold (add x, undef) -> undef
1421   if (N0.getOpcode() == ISD::UNDEF)
1422     return N0;
1423   if (N1.getOpcode() == ISD::UNDEF)
1424     return N1;
1425   // fold (add c1, c2) -> c1+c2
1426   if (N0C && N1C)
1427     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1428   // canonicalize constant to RHS
1429   if (N0C && !N1C)
1430     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1431   // fold (add x, 0) -> x
1432   if (N1C && N1C->isNullValue())
1433     return N0;
1434   // fold (add Sym, c) -> Sym+c
1435   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1436     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1437         GA->getOpcode() == ISD::GlobalAddress)
1438       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1439                                   GA->getOffset() +
1440                                     (uint64_t)N1C->getSExtValue());
1441   // fold ((c1-A)+c2) -> (c1+c2)-A
1442   if (N1C && N0.getOpcode() == ISD::SUB)
1443     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1444       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1445                          DAG.getConstant(N1C->getAPIntValue()+
1446                                          N0C->getAPIntValue(), VT),
1447                          N0.getOperand(1));
1448   // reassociate add
1449   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1450   if (RADD.getNode() != 0)
1451     return RADD;
1452   // fold ((0-A) + B) -> B-A
1453   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1454       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1455     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1456   // fold (A + (0-B)) -> A-B
1457   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1458       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1459     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1460   // fold (A+(B-A)) -> B
1461   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1462     return N1.getOperand(0);
1463   // fold ((B-A)+A) -> B
1464   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1465     return N0.getOperand(0);
1466   // fold (A+(B-(A+C))) to (B-C)
1467   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1468       N0 == N1.getOperand(1).getOperand(0))
1469     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1470                        N1.getOperand(1).getOperand(1));
1471   // fold (A+(B-(C+A))) to (B-C)
1472   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1473       N0 == N1.getOperand(1).getOperand(1))
1474     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1475                        N1.getOperand(1).getOperand(0));
1476   // fold (A+((B-A)+or-C)) to (B+or-C)
1477   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1478       N1.getOperand(0).getOpcode() == ISD::SUB &&
1479       N0 == N1.getOperand(0).getOperand(1))
1480     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1481                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1482
1483   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1484   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1485     SDValue N00 = N0.getOperand(0);
1486     SDValue N01 = N0.getOperand(1);
1487     SDValue N10 = N1.getOperand(0);
1488     SDValue N11 = N1.getOperand(1);
1489
1490     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1491       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1492                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1493                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1494   }
1495
1496   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1497     return SDValue(N, 0);
1498
1499   // fold (a+b) -> (a|b) iff a and b share no bits.
1500   if (VT.isInteger() && !VT.isVector()) {
1501     APInt LHSZero, LHSOne;
1502     APInt RHSZero, RHSOne;
1503     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1504
1505     if (LHSZero.getBoolValue()) {
1506       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1507
1508       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1509       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1510       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1511         return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1512     }
1513   }
1514
1515   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1516   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1517     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1518     if (Result.getNode()) return Result;
1519   }
1520   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1521     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1522     if (Result.getNode()) return Result;
1523   }
1524
1525   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1526   if (N1.getOpcode() == ISD::SHL &&
1527       N1.getOperand(0).getOpcode() == ISD::SUB)
1528     if (ConstantSDNode *C =
1529           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1530       if (C->getAPIntValue() == 0)
1531         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1532                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1533                                        N1.getOperand(0).getOperand(1),
1534                                        N1.getOperand(1)));
1535   if (N0.getOpcode() == ISD::SHL &&
1536       N0.getOperand(0).getOpcode() == ISD::SUB)
1537     if (ConstantSDNode *C =
1538           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1539       if (C->getAPIntValue() == 0)
1540         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1541                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1542                                        N0.getOperand(0).getOperand(1),
1543                                        N0.getOperand(1)));
1544
1545   if (N1.getOpcode() == ISD::AND) {
1546     SDValue AndOp0 = N1.getOperand(0);
1547     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1548     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1549     unsigned DestBits = VT.getScalarType().getSizeInBits();
1550
1551     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1552     // and similar xforms where the inner op is either ~0 or 0.
1553     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1554       SDLoc DL(N);
1555       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1556     }
1557   }
1558
1559   // add (sext i1), X -> sub X, (zext i1)
1560   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1561       N0.getOperand(0).getValueType() == MVT::i1 &&
1562       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1563     SDLoc DL(N);
1564     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1565     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1566   }
1567
1568   return SDValue();
1569 }
1570
1571 SDValue DAGCombiner::visitADDC(SDNode *N) {
1572   SDValue N0 = N->getOperand(0);
1573   SDValue N1 = N->getOperand(1);
1574   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1575   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1576   EVT VT = N0.getValueType();
1577
1578   // If the flag result is dead, turn this into an ADD.
1579   if (!N->hasAnyUseOfValue(1))
1580     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1581                      DAG.getNode(ISD::CARRY_FALSE,
1582                                  SDLoc(N), MVT::Glue));
1583
1584   // canonicalize constant to RHS.
1585   if (N0C && !N1C)
1586     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1587
1588   // fold (addc x, 0) -> x + no carry out
1589   if (N1C && N1C->isNullValue())
1590     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1591                                         SDLoc(N), MVT::Glue));
1592
1593   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1594   APInt LHSZero, LHSOne;
1595   APInt RHSZero, RHSOne;
1596   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1597
1598   if (LHSZero.getBoolValue()) {
1599     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1600
1601     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1602     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1603     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1604       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1605                        DAG.getNode(ISD::CARRY_FALSE,
1606                                    SDLoc(N), MVT::Glue));
1607   }
1608
1609   return SDValue();
1610 }
1611
1612 SDValue DAGCombiner::visitADDE(SDNode *N) {
1613   SDValue N0 = N->getOperand(0);
1614   SDValue N1 = N->getOperand(1);
1615   SDValue CarryIn = N->getOperand(2);
1616   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1617   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1618
1619   // canonicalize constant to RHS
1620   if (N0C && !N1C)
1621     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1622                        N1, N0, CarryIn);
1623
1624   // fold (adde x, y, false) -> (addc x, y)
1625   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1626     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1627
1628   return SDValue();
1629 }
1630
1631 // Since it may not be valid to emit a fold to zero for vector initializers
1632 // check if we can before folding.
1633 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1634                              SelectionDAG &DAG,
1635                              bool LegalOperations, bool LegalTypes) {
1636   if (!VT.isVector())
1637     return DAG.getConstant(0, VT);
1638   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1639     // Produce a vector of zeros.
1640     EVT ElemTy = VT.getVectorElementType();
1641     if (LegalTypes && TLI.getTypeAction(*DAG.getContext(), ElemTy) ==
1642                       TargetLowering::TypePromoteInteger)
1643       ElemTy = TLI.getTypeToTransformTo(*DAG.getContext(), ElemTy);
1644     assert((!LegalTypes || TLI.isTypeLegal(ElemTy)) &&
1645            "Type for zero vector elements is not legal");
1646     SDValue El = DAG.getConstant(0, ElemTy);
1647     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1648     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1649       &Ops[0], Ops.size());
1650   }
1651   return SDValue();
1652 }
1653
1654 SDValue DAGCombiner::visitSUB(SDNode *N) {
1655   SDValue N0 = N->getOperand(0);
1656   SDValue N1 = N->getOperand(1);
1657   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1658   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1659   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1660     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1661   EVT VT = N0.getValueType();
1662
1663   // fold vector ops
1664   if (VT.isVector()) {
1665     SDValue FoldedVOp = SimplifyVBinOp(N);
1666     if (FoldedVOp.getNode()) return FoldedVOp;
1667
1668     // fold (sub x, 0) -> x, vector edition
1669     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1670       return N0;
1671   }
1672
1673   // fold (sub x, x) -> 0
1674   // FIXME: Refactor this and xor and other similar operations together.
1675   if (N0 == N1)
1676     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1677   // fold (sub c1, c2) -> c1-c2
1678   if (N0C && N1C)
1679     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1680   // fold (sub x, c) -> (add x, -c)
1681   if (N1C)
1682     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1683                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1684   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1685   if (N0C && N0C->isAllOnesValue())
1686     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1687   // fold A-(A-B) -> B
1688   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1689     return N1.getOperand(1);
1690   // fold (A+B)-A -> B
1691   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1692     return N0.getOperand(1);
1693   // fold (A+B)-B -> A
1694   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1695     return N0.getOperand(0);
1696   // fold C2-(A+C1) -> (C2-C1)-A
1697   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1698     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1699                                    VT);
1700     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1701                        N1.getOperand(0));
1702   }
1703   // fold ((A+(B+or-C))-B) -> A+or-C
1704   if (N0.getOpcode() == ISD::ADD &&
1705       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1706        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1707       N0.getOperand(1).getOperand(0) == N1)
1708     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1709                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1710   // fold ((A+(C+B))-B) -> A+C
1711   if (N0.getOpcode() == ISD::ADD &&
1712       N0.getOperand(1).getOpcode() == ISD::ADD &&
1713       N0.getOperand(1).getOperand(1) == N1)
1714     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1715                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1716   // fold ((A-(B-C))-C) -> A-B
1717   if (N0.getOpcode() == ISD::SUB &&
1718       N0.getOperand(1).getOpcode() == ISD::SUB &&
1719       N0.getOperand(1).getOperand(1) == N1)
1720     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1721                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1722
1723   // If either operand of a sub is undef, the result is undef
1724   if (N0.getOpcode() == ISD::UNDEF)
1725     return N0;
1726   if (N1.getOpcode() == ISD::UNDEF)
1727     return N1;
1728
1729   // If the relocation model supports it, consider symbol offsets.
1730   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1731     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1732       // fold (sub Sym, c) -> Sym-c
1733       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1734         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1735                                     GA->getOffset() -
1736                                       (uint64_t)N1C->getSExtValue());
1737       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1738       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1739         if (GA->getGlobal() == GB->getGlobal())
1740           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1741                                  VT);
1742     }
1743
1744   return SDValue();
1745 }
1746
1747 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1748   SDValue N0 = N->getOperand(0);
1749   SDValue N1 = N->getOperand(1);
1750   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1751   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1752   EVT VT = N0.getValueType();
1753
1754   // If the flag result is dead, turn this into an SUB.
1755   if (!N->hasAnyUseOfValue(1))
1756     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1757                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1758                                  MVT::Glue));
1759
1760   // fold (subc x, x) -> 0 + no borrow
1761   if (N0 == N1)
1762     return CombineTo(N, DAG.getConstant(0, VT),
1763                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1764                                  MVT::Glue));
1765
1766   // fold (subc x, 0) -> x + no borrow
1767   if (N1C && N1C->isNullValue())
1768     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1769                                         MVT::Glue));
1770
1771   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1772   if (N0C && N0C->isAllOnesValue())
1773     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1774                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1775                                  MVT::Glue));
1776
1777   return SDValue();
1778 }
1779
1780 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1781   SDValue N0 = N->getOperand(0);
1782   SDValue N1 = N->getOperand(1);
1783   SDValue CarryIn = N->getOperand(2);
1784
1785   // fold (sube x, y, false) -> (subc x, y)
1786   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1787     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1788
1789   return SDValue();
1790 }
1791
1792 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
1793 /// elements are all the same constant or undefined.
1794 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
1795   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
1796   if (!C)
1797     return false;
1798
1799   APInt SplatUndef;
1800   unsigned SplatBitSize;
1801   bool HasAnyUndefs;
1802   EVT EltVT = N->getValueType(0).getVectorElementType();
1803   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
1804                              HasAnyUndefs) &&
1805           EltVT.getSizeInBits() >= SplatBitSize);
1806 }
1807
1808 SDValue DAGCombiner::visitMUL(SDNode *N) {
1809   SDValue N0 = N->getOperand(0);
1810   SDValue N1 = N->getOperand(1);
1811   EVT VT = N0.getValueType();
1812
1813   // fold (mul x, undef) -> 0
1814   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1815     return DAG.getConstant(0, VT);
1816
1817   bool N0IsConst = false;
1818   bool N1IsConst = false;
1819   APInt ConstValue0, ConstValue1;
1820   // fold vector ops
1821   if (VT.isVector()) {
1822     SDValue FoldedVOp = SimplifyVBinOp(N);
1823     if (FoldedVOp.getNode()) return FoldedVOp;
1824
1825     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1826     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1827   } else {
1828     N0IsConst = dyn_cast<ConstantSDNode>(N0) != 0;
1829     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1830                             : APInt();
1831     N1IsConst = dyn_cast<ConstantSDNode>(N1) != 0;
1832     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1833                             : APInt();
1834   }
1835
1836   // fold (mul c1, c2) -> c1*c2
1837   if (N0IsConst && N1IsConst)
1838     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1839
1840   // canonicalize constant to RHS
1841   if (N0IsConst && !N1IsConst)
1842     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1843   // fold (mul x, 0) -> 0
1844   if (N1IsConst && ConstValue1 == 0)
1845     return N1;
1846   // We require a splat of the entire scalar bit width for non-contiguous
1847   // bit patterns.
1848   bool IsFullSplat =
1849     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1850   // fold (mul x, 1) -> x
1851   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1852     return N0;
1853   // fold (mul x, -1) -> 0-x
1854   if (N1IsConst && ConstValue1.isAllOnesValue())
1855     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1856                        DAG.getConstant(0, VT), N0);
1857   // fold (mul x, (1 << c)) -> x << c
1858   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1859     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1860                        DAG.getConstant(ConstValue1.logBase2(),
1861                                        getShiftAmountTy(N0.getValueType())));
1862   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1863   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1864     unsigned Log2Val = (-ConstValue1).logBase2();
1865     // FIXME: If the input is something that is easily negated (e.g. a
1866     // single-use add), we should put the negate there.
1867     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1868                        DAG.getConstant(0, VT),
1869                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1870                             DAG.getConstant(Log2Val,
1871                                       getShiftAmountTy(N0.getValueType()))));
1872   }
1873
1874   APInt Val;
1875   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1876   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1877       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1878                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1879     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1880                              N1, N0.getOperand(1));
1881     AddToWorkList(C3.getNode());
1882     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1883                        N0.getOperand(0), C3);
1884   }
1885
1886   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1887   // use.
1888   {
1889     SDValue Sh(0,0), Y(0,0);
1890     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1891     if (N0.getOpcode() == ISD::SHL &&
1892         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1893                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1894         N0.getNode()->hasOneUse()) {
1895       Sh = N0; Y = N1;
1896     } else if (N1.getOpcode() == ISD::SHL &&
1897                isa<ConstantSDNode>(N1.getOperand(1)) &&
1898                N1.getNode()->hasOneUse()) {
1899       Sh = N1; Y = N0;
1900     }
1901
1902     if (Sh.getNode()) {
1903       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1904                                 Sh.getOperand(0), Y);
1905       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1906                          Mul, Sh.getOperand(1));
1907     }
1908   }
1909
1910   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1911   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1912       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1913                      isa<ConstantSDNode>(N0.getOperand(1))))
1914     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1915                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1916                                    N0.getOperand(0), N1),
1917                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1918                                    N0.getOperand(1), N1));
1919
1920   // reassociate mul
1921   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1922   if (RMUL.getNode() != 0)
1923     return RMUL;
1924
1925   return SDValue();
1926 }
1927
1928 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1929   SDValue N0 = N->getOperand(0);
1930   SDValue N1 = N->getOperand(1);
1931   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1932   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1933   EVT VT = N->getValueType(0);
1934
1935   // fold vector ops
1936   if (VT.isVector()) {
1937     SDValue FoldedVOp = SimplifyVBinOp(N);
1938     if (FoldedVOp.getNode()) return FoldedVOp;
1939   }
1940
1941   // fold (sdiv c1, c2) -> c1/c2
1942   if (N0C && N1C && !N1C->isNullValue())
1943     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1944   // fold (sdiv X, 1) -> X
1945   if (N1C && N1C->getAPIntValue() == 1LL)
1946     return N0;
1947   // fold (sdiv X, -1) -> 0-X
1948   if (N1C && N1C->isAllOnesValue())
1949     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1950                        DAG.getConstant(0, VT), N0);
1951   // If we know the sign bits of both operands are zero, strength reduce to a
1952   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1953   if (!VT.isVector()) {
1954     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1955       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
1956                          N0, N1);
1957   }
1958   // fold (sdiv X, pow2) -> simple ops after legalize
1959   if (N1C && !N1C->isNullValue() &&
1960       (N1C->getAPIntValue().isPowerOf2() ||
1961        (-N1C->getAPIntValue()).isPowerOf2())) {
1962     // If dividing by powers of two is cheap, then don't perform the following
1963     // fold.
1964     if (TLI.isPow2DivCheap())
1965       return SDValue();
1966
1967     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1968
1969     // Splat the sign bit into the register
1970     SDValue SGN = DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
1971                               DAG.getConstant(VT.getSizeInBits()-1,
1972                                        getShiftAmountTy(N0.getValueType())));
1973     AddToWorkList(SGN.getNode());
1974
1975     // Add (N0 < 0) ? abs2 - 1 : 0;
1976     SDValue SRL = DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
1977                               DAG.getConstant(VT.getSizeInBits() - lg2,
1978                                        getShiftAmountTy(SGN.getValueType())));
1979     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
1980     AddToWorkList(SRL.getNode());
1981     AddToWorkList(ADD.getNode());    // Divide by pow2
1982     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
1983                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1984
1985     // If we're dividing by a positive value, we're done.  Otherwise, we must
1986     // negate the result.
1987     if (N1C->getAPIntValue().isNonNegative())
1988       return SRA;
1989
1990     AddToWorkList(SRA.getNode());
1991     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1992                        DAG.getConstant(0, VT), SRA);
1993   }
1994
1995   // if integer divide is expensive and we satisfy the requirements, emit an
1996   // alternate sequence.
1997   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1998     SDValue Op = BuildSDIV(N);
1999     if (Op.getNode()) return Op;
2000   }
2001
2002   // undef / X -> 0
2003   if (N0.getOpcode() == ISD::UNDEF)
2004     return DAG.getConstant(0, VT);
2005   // X / undef -> undef
2006   if (N1.getOpcode() == ISD::UNDEF)
2007     return N1;
2008
2009   return SDValue();
2010 }
2011
2012 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2013   SDValue N0 = N->getOperand(0);
2014   SDValue N1 = N->getOperand(1);
2015   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
2016   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
2017   EVT VT = N->getValueType(0);
2018
2019   // fold vector ops
2020   if (VT.isVector()) {
2021     SDValue FoldedVOp = SimplifyVBinOp(N);
2022     if (FoldedVOp.getNode()) return FoldedVOp;
2023   }
2024
2025   // fold (udiv c1, c2) -> c1/c2
2026   if (N0C && N1C && !N1C->isNullValue())
2027     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2028   // fold (udiv x, (1 << c)) -> x >>u c
2029   if (N1C && N1C->getAPIntValue().isPowerOf2())
2030     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2031                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2032                                        getShiftAmountTy(N0.getValueType())));
2033   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2034   if (N1.getOpcode() == ISD::SHL) {
2035     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2036       if (SHC->getAPIntValue().isPowerOf2()) {
2037         EVT ADDVT = N1.getOperand(1).getValueType();
2038         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2039                                   N1.getOperand(1),
2040                                   DAG.getConstant(SHC->getAPIntValue()
2041                                                                   .logBase2(),
2042                                                   ADDVT));
2043         AddToWorkList(Add.getNode());
2044         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2045       }
2046     }
2047   }
2048   // fold (udiv x, c) -> alternate
2049   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2050     SDValue Op = BuildUDIV(N);
2051     if (Op.getNode()) return Op;
2052   }
2053
2054   // undef / X -> 0
2055   if (N0.getOpcode() == ISD::UNDEF)
2056     return DAG.getConstant(0, VT);
2057   // X / undef -> undef
2058   if (N1.getOpcode() == ISD::UNDEF)
2059     return N1;
2060
2061   return SDValue();
2062 }
2063
2064 SDValue DAGCombiner::visitSREM(SDNode *N) {
2065   SDValue N0 = N->getOperand(0);
2066   SDValue N1 = N->getOperand(1);
2067   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2068   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2069   EVT VT = N->getValueType(0);
2070
2071   // fold (srem c1, c2) -> c1%c2
2072   if (N0C && N1C && !N1C->isNullValue())
2073     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2074   // If we know the sign bits of both operands are zero, strength reduce to a
2075   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2076   if (!VT.isVector()) {
2077     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2078       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2079   }
2080
2081   // If X/C can be simplified by the division-by-constant logic, lower
2082   // X%C to the equivalent of X-X/C*C.
2083   if (N1C && !N1C->isNullValue()) {
2084     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2085     AddToWorkList(Div.getNode());
2086     SDValue OptimizedDiv = combine(Div.getNode());
2087     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2088       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2089                                 OptimizedDiv, N1);
2090       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2091       AddToWorkList(Mul.getNode());
2092       return Sub;
2093     }
2094   }
2095
2096   // undef % X -> 0
2097   if (N0.getOpcode() == ISD::UNDEF)
2098     return DAG.getConstant(0, VT);
2099   // X % undef -> undef
2100   if (N1.getOpcode() == ISD::UNDEF)
2101     return N1;
2102
2103   return SDValue();
2104 }
2105
2106 SDValue DAGCombiner::visitUREM(SDNode *N) {
2107   SDValue N0 = N->getOperand(0);
2108   SDValue N1 = N->getOperand(1);
2109   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2110   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2111   EVT VT = N->getValueType(0);
2112
2113   // fold (urem c1, c2) -> c1%c2
2114   if (N0C && N1C && !N1C->isNullValue())
2115     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2116   // fold (urem x, pow2) -> (and x, pow2-1)
2117   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2118     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2119                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2120   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2121   if (N1.getOpcode() == ISD::SHL) {
2122     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2123       if (SHC->getAPIntValue().isPowerOf2()) {
2124         SDValue Add =
2125           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2126                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2127                                  VT));
2128         AddToWorkList(Add.getNode());
2129         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2130       }
2131     }
2132   }
2133
2134   // If X/C can be simplified by the division-by-constant logic, lower
2135   // X%C to the equivalent of X-X/C*C.
2136   if (N1C && !N1C->isNullValue()) {
2137     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2138     AddToWorkList(Div.getNode());
2139     SDValue OptimizedDiv = combine(Div.getNode());
2140     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2141       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2142                                 OptimizedDiv, N1);
2143       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2144       AddToWorkList(Mul.getNode());
2145       return Sub;
2146     }
2147   }
2148
2149   // undef % X -> 0
2150   if (N0.getOpcode() == ISD::UNDEF)
2151     return DAG.getConstant(0, VT);
2152   // X % undef -> undef
2153   if (N1.getOpcode() == ISD::UNDEF)
2154     return N1;
2155
2156   return SDValue();
2157 }
2158
2159 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2160   SDValue N0 = N->getOperand(0);
2161   SDValue N1 = N->getOperand(1);
2162   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2163   EVT VT = N->getValueType(0);
2164   SDLoc DL(N);
2165
2166   // fold (mulhs x, 0) -> 0
2167   if (N1C && N1C->isNullValue())
2168     return N1;
2169   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2170   if (N1C && N1C->getAPIntValue() == 1)
2171     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2172                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2173                                        getShiftAmountTy(N0.getValueType())));
2174   // fold (mulhs x, undef) -> 0
2175   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2176     return DAG.getConstant(0, VT);
2177
2178   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2179   // plus a shift.
2180   if (VT.isSimple() && !VT.isVector()) {
2181     MVT Simple = VT.getSimpleVT();
2182     unsigned SimpleSize = Simple.getSizeInBits();
2183     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2184     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2185       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2186       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2187       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2188       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2189             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2190       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2191     }
2192   }
2193
2194   return SDValue();
2195 }
2196
2197 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2198   SDValue N0 = N->getOperand(0);
2199   SDValue N1 = N->getOperand(1);
2200   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2201   EVT VT = N->getValueType(0);
2202   SDLoc DL(N);
2203
2204   // fold (mulhu x, 0) -> 0
2205   if (N1C && N1C->isNullValue())
2206     return N1;
2207   // fold (mulhu x, 1) -> 0
2208   if (N1C && N1C->getAPIntValue() == 1)
2209     return DAG.getConstant(0, N0.getValueType());
2210   // fold (mulhu x, undef) -> 0
2211   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2212     return DAG.getConstant(0, VT);
2213
2214   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2215   // plus a shift.
2216   if (VT.isSimple() && !VT.isVector()) {
2217     MVT Simple = VT.getSimpleVT();
2218     unsigned SimpleSize = Simple.getSizeInBits();
2219     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2220     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2221       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2222       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2223       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2224       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2225             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2226       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2227     }
2228   }
2229
2230   return SDValue();
2231 }
2232
2233 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2234 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2235 /// that are being performed. Return true if a simplification was made.
2236 ///
2237 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2238                                                 unsigned HiOp) {
2239   // If the high half is not needed, just compute the low half.
2240   bool HiExists = N->hasAnyUseOfValue(1);
2241   if (!HiExists &&
2242       (!LegalOperations ||
2243        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2244     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2245                               N->op_begin(), N->getNumOperands());
2246     return CombineTo(N, Res, Res);
2247   }
2248
2249   // If the low half is not needed, just compute the high half.
2250   bool LoExists = N->hasAnyUseOfValue(0);
2251   if (!LoExists &&
2252       (!LegalOperations ||
2253        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2254     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2255                               N->op_begin(), N->getNumOperands());
2256     return CombineTo(N, Res, Res);
2257   }
2258
2259   // If both halves are used, return as it is.
2260   if (LoExists && HiExists)
2261     return SDValue();
2262
2263   // If the two computed results can be simplified separately, separate them.
2264   if (LoExists) {
2265     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2266                              N->op_begin(), N->getNumOperands());
2267     AddToWorkList(Lo.getNode());
2268     SDValue LoOpt = combine(Lo.getNode());
2269     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2270         (!LegalOperations ||
2271          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2272       return CombineTo(N, LoOpt, LoOpt);
2273   }
2274
2275   if (HiExists) {
2276     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2277                              N->op_begin(), N->getNumOperands());
2278     AddToWorkList(Hi.getNode());
2279     SDValue HiOpt = combine(Hi.getNode());
2280     if (HiOpt.getNode() && HiOpt != Hi &&
2281         (!LegalOperations ||
2282          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2283       return CombineTo(N, HiOpt, HiOpt);
2284   }
2285
2286   return SDValue();
2287 }
2288
2289 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2290   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2291   if (Res.getNode()) return Res;
2292
2293   EVT VT = N->getValueType(0);
2294   SDLoc DL(N);
2295
2296   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2297   // plus a shift.
2298   if (VT.isSimple() && !VT.isVector()) {
2299     MVT Simple = VT.getSimpleVT();
2300     unsigned SimpleSize = Simple.getSizeInBits();
2301     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2302     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2303       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2304       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2305       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2306       // Compute the high part as N1.
2307       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2308             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2309       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2310       // Compute the low part as N0.
2311       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2312       return CombineTo(N, Lo, Hi);
2313     }
2314   }
2315
2316   return SDValue();
2317 }
2318
2319 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2320   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2321   if (Res.getNode()) return Res;
2322
2323   EVT VT = N->getValueType(0);
2324   SDLoc DL(N);
2325
2326   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2327   // plus a shift.
2328   if (VT.isSimple() && !VT.isVector()) {
2329     MVT Simple = VT.getSimpleVT();
2330     unsigned SimpleSize = Simple.getSizeInBits();
2331     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2332     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2333       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2334       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2335       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2336       // Compute the high part as N1.
2337       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2338             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2339       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2340       // Compute the low part as N0.
2341       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2342       return CombineTo(N, Lo, Hi);
2343     }
2344   }
2345
2346   return SDValue();
2347 }
2348
2349 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2350   // (smulo x, 2) -> (saddo x, x)
2351   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2352     if (C2->getAPIntValue() == 2)
2353       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2354                          N->getOperand(0), N->getOperand(0));
2355
2356   return SDValue();
2357 }
2358
2359 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2360   // (umulo x, 2) -> (uaddo x, x)
2361   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2362     if (C2->getAPIntValue() == 2)
2363       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2364                          N->getOperand(0), N->getOperand(0));
2365
2366   return SDValue();
2367 }
2368
2369 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2370   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2371   if (Res.getNode()) return Res;
2372
2373   return SDValue();
2374 }
2375
2376 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2377   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2378   if (Res.getNode()) return Res;
2379
2380   return SDValue();
2381 }
2382
2383 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2384 /// two operands of the same opcode, try to simplify it.
2385 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2386   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2387   EVT VT = N0.getValueType();
2388   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2389
2390   // Bail early if none of these transforms apply.
2391   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2392
2393   // For each of OP in AND/OR/XOR:
2394   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2395   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2396   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2397   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2398   //
2399   // do not sink logical op inside of a vector extend, since it may combine
2400   // into a vsetcc.
2401   EVT Op0VT = N0.getOperand(0).getValueType();
2402   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2403        N0.getOpcode() == ISD::SIGN_EXTEND ||
2404        // Avoid infinite looping with PromoteIntBinOp.
2405        (N0.getOpcode() == ISD::ANY_EXTEND &&
2406         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2407        (N0.getOpcode() == ISD::TRUNCATE &&
2408         (!TLI.isZExtFree(VT, Op0VT) ||
2409          !TLI.isTruncateFree(Op0VT, VT)) &&
2410         TLI.isTypeLegal(Op0VT))) &&
2411       !VT.isVector() &&
2412       Op0VT == N1.getOperand(0).getValueType() &&
2413       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2414     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2415                                  N0.getOperand(0).getValueType(),
2416                                  N0.getOperand(0), N1.getOperand(0));
2417     AddToWorkList(ORNode.getNode());
2418     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2419   }
2420
2421   // For each of OP in SHL/SRL/SRA/AND...
2422   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2423   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2424   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2425   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2426        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2427       N0.getOperand(1) == N1.getOperand(1)) {
2428     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2429                                  N0.getOperand(0).getValueType(),
2430                                  N0.getOperand(0), N1.getOperand(0));
2431     AddToWorkList(ORNode.getNode());
2432     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2433                        ORNode, N0.getOperand(1));
2434   }
2435
2436   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2437   // Only perform this optimization after type legalization and before
2438   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2439   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2440   // we don't want to undo this promotion.
2441   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2442   // on scalars.
2443   if ((N0.getOpcode() == ISD::BITCAST ||
2444        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2445       Level == AfterLegalizeTypes) {
2446     SDValue In0 = N0.getOperand(0);
2447     SDValue In1 = N1.getOperand(0);
2448     EVT In0Ty = In0.getValueType();
2449     EVT In1Ty = In1.getValueType();
2450     SDLoc DL(N);
2451     // If both incoming values are integers, and the original types are the
2452     // same.
2453     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2454       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2455       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2456       AddToWorkList(Op.getNode());
2457       return BC;
2458     }
2459   }
2460
2461   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2462   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2463   // If both shuffles use the same mask, and both shuffle within a single
2464   // vector, then it is worthwhile to move the swizzle after the operation.
2465   // The type-legalizer generates this pattern when loading illegal
2466   // vector types from memory. In many cases this allows additional shuffle
2467   // optimizations.
2468   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2469       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2470       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2471     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2472     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2473
2474     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2475            "Inputs to shuffles are not the same type");
2476
2477     unsigned NumElts = VT.getVectorNumElements();
2478
2479     // Check that both shuffles use the same mask. The masks are known to be of
2480     // the same length because the result vector type is the same.
2481     bool SameMask = true;
2482     for (unsigned i = 0; i != NumElts; ++i) {
2483       int Idx0 = SVN0->getMaskElt(i);
2484       int Idx1 = SVN1->getMaskElt(i);
2485       if (Idx0 != Idx1) {
2486         SameMask = false;
2487         break;
2488       }
2489     }
2490
2491     if (SameMask) {
2492       SDValue Op = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2493                                N0.getOperand(0), N1.getOperand(0));
2494       AddToWorkList(Op.getNode());
2495       return DAG.getVectorShuffle(VT, SDLoc(N), Op,
2496                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2497     }
2498   }
2499
2500   return SDValue();
2501 }
2502
2503 SDValue DAGCombiner::visitAND(SDNode *N) {
2504   SDValue N0 = N->getOperand(0);
2505   SDValue N1 = N->getOperand(1);
2506   SDValue LL, LR, RL, RR, CC0, CC1;
2507   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2508   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2509   EVT VT = N1.getValueType();
2510   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2511
2512   // fold vector ops
2513   if (VT.isVector()) {
2514     SDValue FoldedVOp = SimplifyVBinOp(N);
2515     if (FoldedVOp.getNode()) return FoldedVOp;
2516
2517     // fold (and x, 0) -> 0, vector edition
2518     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2519       return N0;
2520     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2521       return N1;
2522
2523     // fold (and x, -1) -> x, vector edition
2524     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2525       return N1;
2526     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2527       return N0;
2528   }
2529
2530   // fold (and x, undef) -> 0
2531   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2532     return DAG.getConstant(0, VT);
2533   // fold (and c1, c2) -> c1&c2
2534   if (N0C && N1C)
2535     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2536   // canonicalize constant to RHS
2537   if (N0C && !N1C)
2538     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2539   // fold (and x, -1) -> x
2540   if (N1C && N1C->isAllOnesValue())
2541     return N0;
2542   // if (and x, c) is known to be zero, return 0
2543   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2544                                    APInt::getAllOnesValue(BitWidth)))
2545     return DAG.getConstant(0, VT);
2546   // reassociate and
2547   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2548   if (RAND.getNode() != 0)
2549     return RAND;
2550   // fold (and (or x, C), D) -> D if (C & D) == D
2551   if (N1C && N0.getOpcode() == ISD::OR)
2552     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2553       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2554         return N1;
2555   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2556   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2557     SDValue N0Op0 = N0.getOperand(0);
2558     APInt Mask = ~N1C->getAPIntValue();
2559     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2560     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2561       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2562                                  N0.getValueType(), N0Op0);
2563
2564       // Replace uses of the AND with uses of the Zero extend node.
2565       CombineTo(N, Zext);
2566
2567       // We actually want to replace all uses of the any_extend with the
2568       // zero_extend, to avoid duplicating things.  This will later cause this
2569       // AND to be folded.
2570       CombineTo(N0.getNode(), Zext);
2571       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2572     }
2573   }
2574   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2575   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2576   // already be zero by virtue of the width of the base type of the load.
2577   //
2578   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2579   // more cases.
2580   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2581        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2582       N0.getOpcode() == ISD::LOAD) {
2583     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2584                                          N0 : N0.getOperand(0) );
2585
2586     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2587     // This can be a pure constant or a vector splat, in which case we treat the
2588     // vector as a scalar and use the splat value.
2589     APInt Constant = APInt::getNullValue(1);
2590     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2591       Constant = C->getAPIntValue();
2592     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2593       APInt SplatValue, SplatUndef;
2594       unsigned SplatBitSize;
2595       bool HasAnyUndefs;
2596       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2597                                              SplatBitSize, HasAnyUndefs);
2598       if (IsSplat) {
2599         // Undef bits can contribute to a possible optimisation if set, so
2600         // set them.
2601         SplatValue |= SplatUndef;
2602
2603         // The splat value may be something like "0x00FFFFFF", which means 0 for
2604         // the first vector value and FF for the rest, repeating. We need a mask
2605         // that will apply equally to all members of the vector, so AND all the
2606         // lanes of the constant together.
2607         EVT VT = Vector->getValueType(0);
2608         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2609
2610         // If the splat value has been compressed to a bitlength lower
2611         // than the size of the vector lane, we need to re-expand it to
2612         // the lane size.
2613         if (BitWidth > SplatBitSize)
2614           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2615                SplatBitSize < BitWidth;
2616                SplatBitSize = SplatBitSize * 2)
2617             SplatValue |= SplatValue.shl(SplatBitSize);
2618
2619         Constant = APInt::getAllOnesValue(BitWidth);
2620         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2621           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2622       }
2623     }
2624
2625     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2626     // actually legal and isn't going to get expanded, else this is a false
2627     // optimisation.
2628     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2629                                                     Load->getMemoryVT());
2630
2631     // Resize the constant to the same size as the original memory access before
2632     // extension. If it is still the AllOnesValue then this AND is completely
2633     // unneeded.
2634     Constant =
2635       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2636
2637     bool B;
2638     switch (Load->getExtensionType()) {
2639     default: B = false; break;
2640     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2641     case ISD::ZEXTLOAD:
2642     case ISD::NON_EXTLOAD: B = true; break;
2643     }
2644
2645     if (B && Constant.isAllOnesValue()) {
2646       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2647       // preserve semantics once we get rid of the AND.
2648       SDValue NewLoad(Load, 0);
2649       if (Load->getExtensionType() == ISD::EXTLOAD) {
2650         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2651                               Load->getValueType(0), SDLoc(Load),
2652                               Load->getChain(), Load->getBasePtr(),
2653                               Load->getOffset(), Load->getMemoryVT(),
2654                               Load->getMemOperand());
2655         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2656         if (Load->getNumValues() == 3) {
2657           // PRE/POST_INC loads have 3 values.
2658           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2659                            NewLoad.getValue(2) };
2660           CombineTo(Load, To, 3, true);
2661         } else {
2662           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2663         }
2664       }
2665
2666       // Fold the AND away, taking care not to fold to the old load node if we
2667       // replaced it.
2668       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2669
2670       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2671     }
2672   }
2673   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2674   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2675     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2676     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2677
2678     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2679         LL.getValueType().isInteger()) {
2680       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2681       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2682         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2683                                      LR.getValueType(), LL, RL);
2684         AddToWorkList(ORNode.getNode());
2685         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2686       }
2687       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2688       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2689         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2690                                       LR.getValueType(), LL, RL);
2691         AddToWorkList(ANDNode.getNode());
2692         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2693       }
2694       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2695       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2696         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2697                                      LR.getValueType(), LL, RL);
2698         AddToWorkList(ORNode.getNode());
2699         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2700       }
2701     }
2702     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2703     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2704         Op0 == Op1 && LL.getValueType().isInteger() &&
2705       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2706                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2707                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2708                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2709       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2710                                     LL, DAG.getConstant(1, LL.getValueType()));
2711       AddToWorkList(ADDNode.getNode());
2712       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2713                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2714     }
2715     // canonicalize equivalent to ll == rl
2716     if (LL == RR && LR == RL) {
2717       Op1 = ISD::getSetCCSwappedOperands(Op1);
2718       std::swap(RL, RR);
2719     }
2720     if (LL == RL && LR == RR) {
2721       bool isInteger = LL.getValueType().isInteger();
2722       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2723       if (Result != ISD::SETCC_INVALID &&
2724           (!LegalOperations ||
2725            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2726             TLI.isOperationLegal(ISD::SETCC,
2727                             getSetCCResultType(N0.getSimpleValueType())))))
2728         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2729                             LL, LR, Result);
2730     }
2731   }
2732
2733   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2734   if (N0.getOpcode() == N1.getOpcode()) {
2735     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2736     if (Tmp.getNode()) return Tmp;
2737   }
2738
2739   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2740   // fold (and (sra)) -> (and (srl)) when possible.
2741   if (!VT.isVector() &&
2742       SimplifyDemandedBits(SDValue(N, 0)))
2743     return SDValue(N, 0);
2744
2745   // fold (zext_inreg (extload x)) -> (zextload x)
2746   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2747     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2748     EVT MemVT = LN0->getMemoryVT();
2749     // If we zero all the possible extended bits, then we can turn this into
2750     // a zextload if we are running before legalize or the operation is legal.
2751     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2752     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2753                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2754         ((!LegalOperations && !LN0->isVolatile()) ||
2755          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2756       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2757                                        LN0->getChain(), LN0->getBasePtr(),
2758                                        MemVT, LN0->getMemOperand());
2759       AddToWorkList(N);
2760       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2761       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2762     }
2763   }
2764   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2765   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2766       N0.hasOneUse()) {
2767     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2768     EVT MemVT = LN0->getMemoryVT();
2769     // If we zero all the possible extended bits, then we can turn this into
2770     // a zextload if we are running before legalize or the operation is legal.
2771     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2772     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2773                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2774         ((!LegalOperations && !LN0->isVolatile()) ||
2775          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2776       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2777                                        LN0->getChain(), LN0->getBasePtr(),
2778                                        MemVT, LN0->getMemOperand());
2779       AddToWorkList(N);
2780       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2781       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2782     }
2783   }
2784
2785   // fold (and (load x), 255) -> (zextload x, i8)
2786   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2787   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2788   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2789               (N0.getOpcode() == ISD::ANY_EXTEND &&
2790                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2791     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2792     LoadSDNode *LN0 = HasAnyExt
2793       ? cast<LoadSDNode>(N0.getOperand(0))
2794       : cast<LoadSDNode>(N0);
2795     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2796         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2797       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2798       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2799         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2800         EVT LoadedVT = LN0->getMemoryVT();
2801
2802         if (ExtVT == LoadedVT &&
2803             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2804           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2805
2806           SDValue NewLoad =
2807             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2808                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2809                            LN0->getMemOperand());
2810           AddToWorkList(N);
2811           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2812           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2813         }
2814
2815         // Do not change the width of a volatile load.
2816         // Do not generate loads of non-round integer types since these can
2817         // be expensive (and would be wrong if the type is not byte sized).
2818         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2819             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2820           EVT PtrType = LN0->getOperand(1).getValueType();
2821
2822           unsigned Alignment = LN0->getAlignment();
2823           SDValue NewPtr = LN0->getBasePtr();
2824
2825           // For big endian targets, we need to add an offset to the pointer
2826           // to load the correct bytes.  For little endian systems, we merely
2827           // need to read fewer bytes from the same pointer.
2828           if (TLI.isBigEndian()) {
2829             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2830             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2831             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2832             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2833                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2834             Alignment = MinAlign(Alignment, PtrOff);
2835           }
2836
2837           AddToWorkList(NewPtr.getNode());
2838
2839           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2840           SDValue Load =
2841             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2842                            LN0->getChain(), NewPtr,
2843                            LN0->getPointerInfo(),
2844                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2845                            Alignment, LN0->getTBAAInfo());
2846           AddToWorkList(N);
2847           CombineTo(LN0, Load, Load.getValue(1));
2848           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2849         }
2850       }
2851     }
2852   }
2853
2854   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2855       VT.getSizeInBits() <= 64) {
2856     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2857       APInt ADDC = ADDI->getAPIntValue();
2858       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2859         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2860         // immediate for an add, but it is legal if its top c2 bits are set,
2861         // transform the ADD so the immediate doesn't need to be materialized
2862         // in a register.
2863         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2864           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2865                                              SRLI->getZExtValue());
2866           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2867             ADDC |= Mask;
2868             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2869               SDValue NewAdd =
2870                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2871                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2872               CombineTo(N0.getNode(), NewAdd);
2873               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2874             }
2875           }
2876         }
2877       }
2878     }
2879   }
2880
2881   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2882   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2883     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2884                                        N0.getOperand(1), false);
2885     if (BSwap.getNode())
2886       return BSwap;
2887   }
2888
2889   return SDValue();
2890 }
2891
2892 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2893 ///
2894 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2895                                         bool DemandHighBits) {
2896   if (!LegalOperations)
2897     return SDValue();
2898
2899   EVT VT = N->getValueType(0);
2900   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2901     return SDValue();
2902   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2903     return SDValue();
2904
2905   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2906   bool LookPassAnd0 = false;
2907   bool LookPassAnd1 = false;
2908   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2909       std::swap(N0, N1);
2910   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2911       std::swap(N0, N1);
2912   if (N0.getOpcode() == ISD::AND) {
2913     if (!N0.getNode()->hasOneUse())
2914       return SDValue();
2915     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2916     if (!N01C || N01C->getZExtValue() != 0xFF00)
2917       return SDValue();
2918     N0 = N0.getOperand(0);
2919     LookPassAnd0 = true;
2920   }
2921
2922   if (N1.getOpcode() == ISD::AND) {
2923     if (!N1.getNode()->hasOneUse())
2924       return SDValue();
2925     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2926     if (!N11C || N11C->getZExtValue() != 0xFF)
2927       return SDValue();
2928     N1 = N1.getOperand(0);
2929     LookPassAnd1 = true;
2930   }
2931
2932   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2933     std::swap(N0, N1);
2934   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2935     return SDValue();
2936   if (!N0.getNode()->hasOneUse() ||
2937       !N1.getNode()->hasOneUse())
2938     return SDValue();
2939
2940   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2941   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2942   if (!N01C || !N11C)
2943     return SDValue();
2944   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2945     return SDValue();
2946
2947   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2948   SDValue N00 = N0->getOperand(0);
2949   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2950     if (!N00.getNode()->hasOneUse())
2951       return SDValue();
2952     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2953     if (!N001C || N001C->getZExtValue() != 0xFF)
2954       return SDValue();
2955     N00 = N00.getOperand(0);
2956     LookPassAnd0 = true;
2957   }
2958
2959   SDValue N10 = N1->getOperand(0);
2960   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2961     if (!N10.getNode()->hasOneUse())
2962       return SDValue();
2963     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2964     if (!N101C || N101C->getZExtValue() != 0xFF00)
2965       return SDValue();
2966     N10 = N10.getOperand(0);
2967     LookPassAnd1 = true;
2968   }
2969
2970   if (N00 != N10)
2971     return SDValue();
2972
2973   // Make sure everything beyond the low halfword gets set to zero since the SRL
2974   // 16 will clear the top bits.
2975   unsigned OpSizeInBits = VT.getSizeInBits();
2976   if (DemandHighBits && OpSizeInBits > 16) {
2977     // If the left-shift isn't masked out then the only way this is a bswap is
2978     // if all bits beyond the low 8 are 0. In that case the entire pattern
2979     // reduces to a left shift anyway: leave it for other parts of the combiner.
2980     if (!LookPassAnd0)
2981       return SDValue();
2982
2983     // However, if the right shift isn't masked out then it might be because
2984     // it's not needed. See if we can spot that too.
2985     if (!LookPassAnd1 &&
2986         !DAG.MaskedValueIsZero(
2987             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
2988       return SDValue();
2989   }
2990
2991   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
2992   if (OpSizeInBits > 16)
2993     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
2994                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2995   return Res;
2996 }
2997
2998 /// isBSwapHWordElement - Return true if the specified node is an element
2999 /// that makes up a 32-bit packed halfword byteswap. i.e.
3000 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3001 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3002   if (!N.getNode()->hasOneUse())
3003     return false;
3004
3005   unsigned Opc = N.getOpcode();
3006   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3007     return false;
3008
3009   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3010   if (!N1C)
3011     return false;
3012
3013   unsigned Num;
3014   switch (N1C->getZExtValue()) {
3015   default:
3016     return false;
3017   case 0xFF:       Num = 0; break;
3018   case 0xFF00:     Num = 1; break;
3019   case 0xFF0000:   Num = 2; break;
3020   case 0xFF000000: Num = 3; break;
3021   }
3022
3023   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3024   SDValue N0 = N.getOperand(0);
3025   if (Opc == ISD::AND) {
3026     if (Num == 0 || Num == 2) {
3027       // (x >> 8) & 0xff
3028       // (x >> 8) & 0xff0000
3029       if (N0.getOpcode() != ISD::SRL)
3030         return false;
3031       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3032       if (!C || C->getZExtValue() != 8)
3033         return false;
3034     } else {
3035       // (x << 8) & 0xff00
3036       // (x << 8) & 0xff000000
3037       if (N0.getOpcode() != ISD::SHL)
3038         return false;
3039       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3040       if (!C || C->getZExtValue() != 8)
3041         return false;
3042     }
3043   } else if (Opc == ISD::SHL) {
3044     // (x & 0xff) << 8
3045     // (x & 0xff0000) << 8
3046     if (Num != 0 && Num != 2)
3047       return false;
3048     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3049     if (!C || C->getZExtValue() != 8)
3050       return false;
3051   } else { // Opc == ISD::SRL
3052     // (x & 0xff00) >> 8
3053     // (x & 0xff000000) >> 8
3054     if (Num != 1 && Num != 3)
3055       return false;
3056     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3057     if (!C || C->getZExtValue() != 8)
3058       return false;
3059   }
3060
3061   if (Parts[Num])
3062     return false;
3063
3064   Parts[Num] = N0.getOperand(0).getNode();
3065   return true;
3066 }
3067
3068 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3069 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3070 /// => (rotl (bswap x), 16)
3071 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3072   if (!LegalOperations)
3073     return SDValue();
3074
3075   EVT VT = N->getValueType(0);
3076   if (VT != MVT::i32)
3077     return SDValue();
3078   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3079     return SDValue();
3080
3081   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
3082   // Look for either
3083   // (or (or (and), (and)), (or (and), (and)))
3084   // (or (or (or (and), (and)), (and)), (and))
3085   if (N0.getOpcode() != ISD::OR)
3086     return SDValue();
3087   SDValue N00 = N0.getOperand(0);
3088   SDValue N01 = N0.getOperand(1);
3089
3090   if (N1.getOpcode() == ISD::OR &&
3091       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3092     // (or (or (and), (and)), (or (and), (and)))
3093     SDValue N000 = N00.getOperand(0);
3094     if (!isBSwapHWordElement(N000, Parts))
3095       return SDValue();
3096
3097     SDValue N001 = N00.getOperand(1);
3098     if (!isBSwapHWordElement(N001, Parts))
3099       return SDValue();
3100     SDValue N010 = N01.getOperand(0);
3101     if (!isBSwapHWordElement(N010, Parts))
3102       return SDValue();
3103     SDValue N011 = N01.getOperand(1);
3104     if (!isBSwapHWordElement(N011, Parts))
3105       return SDValue();
3106   } else {
3107     // (or (or (or (and), (and)), (and)), (and))
3108     if (!isBSwapHWordElement(N1, Parts))
3109       return SDValue();
3110     if (!isBSwapHWordElement(N01, Parts))
3111       return SDValue();
3112     if (N00.getOpcode() != ISD::OR)
3113       return SDValue();
3114     SDValue N000 = N00.getOperand(0);
3115     if (!isBSwapHWordElement(N000, Parts))
3116       return SDValue();
3117     SDValue N001 = N00.getOperand(1);
3118     if (!isBSwapHWordElement(N001, Parts))
3119       return SDValue();
3120   }
3121
3122   // Make sure the parts are all coming from the same node.
3123   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3124     return SDValue();
3125
3126   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3127                               SDValue(Parts[0],0));
3128
3129   // Result of the bswap should be rotated by 16. If it's not legal, then
3130   // do  (x << 16) | (x >> 16).
3131   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3132   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3133     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3134   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3135     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3136   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3137                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3138                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3139 }
3140
3141 SDValue DAGCombiner::visitOR(SDNode *N) {
3142   SDValue N0 = N->getOperand(0);
3143   SDValue N1 = N->getOperand(1);
3144   SDValue LL, LR, RL, RR, CC0, CC1;
3145   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3146   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3147   EVT VT = N1.getValueType();
3148
3149   // fold vector ops
3150   if (VT.isVector()) {
3151     SDValue FoldedVOp = SimplifyVBinOp(N);
3152     if (FoldedVOp.getNode()) return FoldedVOp;
3153
3154     // fold (or x, 0) -> x, vector edition
3155     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3156       return N1;
3157     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3158       return N0;
3159
3160     // fold (or x, -1) -> -1, vector edition
3161     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3162       return N0;
3163     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3164       return N1;
3165   }
3166
3167   // fold (or x, undef) -> -1
3168   if (!LegalOperations &&
3169       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3170     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3171     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3172   }
3173   // fold (or c1, c2) -> c1|c2
3174   if (N0C && N1C)
3175     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3176   // canonicalize constant to RHS
3177   if (N0C && !N1C)
3178     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3179   // fold (or x, 0) -> x
3180   if (N1C && N1C->isNullValue())
3181     return N0;
3182   // fold (or x, -1) -> -1
3183   if (N1C && N1C->isAllOnesValue())
3184     return N1;
3185   // fold (or x, c) -> c iff (x & ~c) == 0
3186   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3187     return N1;
3188
3189   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3190   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3191   if (BSwap.getNode() != 0)
3192     return BSwap;
3193   BSwap = MatchBSwapHWordLow(N, N0, N1);
3194   if (BSwap.getNode() != 0)
3195     return BSwap;
3196
3197   // reassociate or
3198   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3199   if (ROR.getNode() != 0)
3200     return ROR;
3201   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3202   // iff (c1 & c2) == 0.
3203   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3204              isa<ConstantSDNode>(N0.getOperand(1))) {
3205     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3206     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3207       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3208                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3209                                      N0.getOperand(0), N1),
3210                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3211   }
3212   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3213   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3214     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3215     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3216
3217     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3218         LL.getValueType().isInteger()) {
3219       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3220       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3221       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3222           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3223         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3224                                      LR.getValueType(), LL, RL);
3225         AddToWorkList(ORNode.getNode());
3226         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3227       }
3228       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3229       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3230       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3231           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3232         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3233                                       LR.getValueType(), LL, RL);
3234         AddToWorkList(ANDNode.getNode());
3235         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3236       }
3237     }
3238     // canonicalize equivalent to ll == rl
3239     if (LL == RR && LR == RL) {
3240       Op1 = ISD::getSetCCSwappedOperands(Op1);
3241       std::swap(RL, RR);
3242     }
3243     if (LL == RL && LR == RR) {
3244       bool isInteger = LL.getValueType().isInteger();
3245       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3246       if (Result != ISD::SETCC_INVALID &&
3247           (!LegalOperations ||
3248            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3249             TLI.isOperationLegal(ISD::SETCC,
3250               getSetCCResultType(N0.getValueType())))))
3251         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3252                             LL, LR, Result);
3253     }
3254   }
3255
3256   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3257   if (N0.getOpcode() == N1.getOpcode()) {
3258     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3259     if (Tmp.getNode()) return Tmp;
3260   }
3261
3262   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3263   if (N0.getOpcode() == ISD::AND &&
3264       N1.getOpcode() == ISD::AND &&
3265       N0.getOperand(1).getOpcode() == ISD::Constant &&
3266       N1.getOperand(1).getOpcode() == ISD::Constant &&
3267       // Don't increase # computations.
3268       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3269     // We can only do this xform if we know that bits from X that are set in C2
3270     // but not in C1 are already zero.  Likewise for Y.
3271     const APInt &LHSMask =
3272       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3273     const APInt &RHSMask =
3274       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3275
3276     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3277         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3278       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3279                               N0.getOperand(0), N1.getOperand(0));
3280       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3281                          DAG.getConstant(LHSMask | RHSMask, VT));
3282     }
3283   }
3284
3285   // See if this is some rotate idiom.
3286   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3287     return SDValue(Rot, 0);
3288
3289   // Simplify the operands using demanded-bits information.
3290   if (!VT.isVector() &&
3291       SimplifyDemandedBits(SDValue(N, 0)))
3292     return SDValue(N, 0);
3293
3294   return SDValue();
3295 }
3296
3297 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3298 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3299   if (Op.getOpcode() == ISD::AND) {
3300     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3301       Mask = Op.getOperand(1);
3302       Op = Op.getOperand(0);
3303     } else {
3304       return false;
3305     }
3306   }
3307
3308   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3309     Shift = Op;
3310     return true;
3311   }
3312
3313   return false;
3314 }
3315
3316 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3317 // idioms for rotate, and if the target supports rotation instructions, generate
3318 // a rot[lr].
3319 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3320   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3321   EVT VT = LHS.getValueType();
3322   if (!TLI.isTypeLegal(VT)) return 0;
3323
3324   // The target must have at least one rotate flavor.
3325   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3326   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3327   if (!HasROTL && !HasROTR) return 0;
3328
3329   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3330   SDValue LHSShift;   // The shift.
3331   SDValue LHSMask;    // AND value if any.
3332   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3333     return 0; // Not part of a rotate.
3334
3335   SDValue RHSShift;   // The shift.
3336   SDValue RHSMask;    // AND value if any.
3337   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3338     return 0; // Not part of a rotate.
3339
3340   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3341     return 0;   // Not shifting the same value.
3342
3343   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3344     return 0;   // Shifts must disagree.
3345
3346   // Canonicalize shl to left side in a shl/srl pair.
3347   if (RHSShift.getOpcode() == ISD::SHL) {
3348     std::swap(LHS, RHS);
3349     std::swap(LHSShift, RHSShift);
3350     std::swap(LHSMask , RHSMask );
3351   }
3352
3353   unsigned OpSizeInBits = VT.getSizeInBits();
3354   SDValue LHSShiftArg = LHSShift.getOperand(0);
3355   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3356   SDValue RHSShiftArg = RHSShift.getOperand(0);
3357   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3358
3359   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3360   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3361   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3362       RHSShiftAmt.getOpcode() == ISD::Constant) {
3363     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3364     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3365     if ((LShVal + RShVal) != OpSizeInBits)
3366       return 0;
3367
3368     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3369                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3370
3371     // If there is an AND of either shifted operand, apply it to the result.
3372     if (LHSMask.getNode() || RHSMask.getNode()) {
3373       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3374
3375       if (LHSMask.getNode()) {
3376         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3377         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3378       }
3379       if (RHSMask.getNode()) {
3380         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3381         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3382       }
3383
3384       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3385     }
3386
3387     return Rot.getNode();
3388   }
3389
3390   // If there is a mask here, and we have a variable shift, we can't be sure
3391   // that we're masking out the right stuff.
3392   if (LHSMask.getNode() || RHSMask.getNode())
3393     return 0;
3394
3395   // If the shift amount is sign/zext/any-extended just peel it off.
3396   SDValue LExtOp0 = LHSShiftAmt;
3397   SDValue RExtOp0 = RHSShiftAmt;
3398   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3399        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3400        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3401        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3402       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3403        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3404        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3405        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3406     LExtOp0 = LHSShiftAmt.getOperand(0);
3407     RExtOp0 = RHSShiftAmt.getOperand(0);
3408   }
3409
3410   if (RExtOp0.getOpcode() == ISD::SUB && RExtOp0.getOperand(1) == LExtOp0) {
3411     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3412     //   (rotl x, y)
3413     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3414     //   (rotr x, (sub 32, y))
3415     if (ConstantSDNode *SUBC =
3416             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3417       if (SUBC->getAPIntValue() == OpSizeInBits) {
3418         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3419                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3420       } else if (LHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3421                  LHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3422         // fold (or (shl (*ext x), (*ext y)),
3423         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3424         //   (*ext (rotl x, y))
3425         // fold (or (shl (*ext x), (*ext y)),
3426         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3427         //   (*ext (rotr x, (sub 32, y)))
3428         SDValue LArgExtOp0 = LHSShiftArg.getOperand(0);
3429         EVT LArgVT = LArgExtOp0.getValueType();
3430         bool HasROTRWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTR, LArgVT);
3431         bool HasROTLWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTL, LArgVT);
3432         if (HasROTRWithLArg || HasROTLWithLArg) {
3433           if (LArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3434             SDValue V =
3435                 DAG.getNode(HasROTLWithLArg ? ISD::ROTL : ISD::ROTR, DL, LArgVT,
3436                             LArgExtOp0, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3437             return DAG.getNode(LHSShiftArg.getOpcode(), DL, VT, V).getNode();
3438           }
3439         }
3440       }
3441     }
3442   } else if (LExtOp0.getOpcode() == ISD::SUB &&
3443              RExtOp0 == LExtOp0.getOperand(1)) {
3444     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3445     //   (rotr x, y)
3446     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3447     //   (rotl x, (sub 32, y))
3448     if (ConstantSDNode *SUBC =
3449             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3450       if (SUBC->getAPIntValue() == OpSizeInBits) {
3451         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3452                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3453       } else if (RHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3454                  RHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3455         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3456         //          (srl (*ext x), (*ext y))) ->
3457         //   (*ext (rotl x, y))
3458         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3459         //          (srl (*ext x), (*ext y))) ->
3460         //   (*ext (rotr x, (sub 32, y)))
3461         SDValue RArgExtOp0 = RHSShiftArg.getOperand(0);
3462         EVT RArgVT = RArgExtOp0.getValueType();
3463         bool HasROTRWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTR, RArgVT);
3464         bool HasROTLWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTL, RArgVT);
3465         if (HasROTRWithRArg || HasROTLWithRArg) {
3466           if (RArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3467             SDValue V =
3468                 DAG.getNode(HasROTRWithRArg ? ISD::ROTR : ISD::ROTL, DL, RArgVT,
3469                             RArgExtOp0, HasROTR ? RHSShiftAmt : LHSShiftAmt);
3470             return DAG.getNode(RHSShiftArg.getOpcode(), DL, VT, V).getNode();
3471           }
3472         }
3473       }
3474     }
3475   }
3476
3477   return 0;
3478 }
3479
3480 SDValue DAGCombiner::visitXOR(SDNode *N) {
3481   SDValue N0 = N->getOperand(0);
3482   SDValue N1 = N->getOperand(1);
3483   SDValue LHS, RHS, CC;
3484   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3485   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3486   EVT VT = N0.getValueType();
3487
3488   // fold vector ops
3489   if (VT.isVector()) {
3490     SDValue FoldedVOp = SimplifyVBinOp(N);
3491     if (FoldedVOp.getNode()) return FoldedVOp;
3492
3493     // fold (xor x, 0) -> x, vector edition
3494     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3495       return N1;
3496     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3497       return N0;
3498   }
3499
3500   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3501   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3502     return DAG.getConstant(0, VT);
3503   // fold (xor x, undef) -> undef
3504   if (N0.getOpcode() == ISD::UNDEF)
3505     return N0;
3506   if (N1.getOpcode() == ISD::UNDEF)
3507     return N1;
3508   // fold (xor c1, c2) -> c1^c2
3509   if (N0C && N1C)
3510     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3511   // canonicalize constant to RHS
3512   if (N0C && !N1C)
3513     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3514   // fold (xor x, 0) -> x
3515   if (N1C && N1C->isNullValue())
3516     return N0;
3517   // reassociate xor
3518   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3519   if (RXOR.getNode() != 0)
3520     return RXOR;
3521
3522   // fold !(x cc y) -> (x !cc y)
3523   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3524     bool isInt = LHS.getValueType().isInteger();
3525     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3526                                                isInt);
3527
3528     if (!LegalOperations ||
3529         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3530       switch (N0.getOpcode()) {
3531       default:
3532         llvm_unreachable("Unhandled SetCC Equivalent!");
3533       case ISD::SETCC:
3534         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3535       case ISD::SELECT_CC:
3536         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3537                                N0.getOperand(3), NotCC);
3538       }
3539     }
3540   }
3541
3542   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3543   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3544       N0.getNode()->hasOneUse() &&
3545       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3546     SDValue V = N0.getOperand(0);
3547     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3548                     DAG.getConstant(1, V.getValueType()));
3549     AddToWorkList(V.getNode());
3550     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3551   }
3552
3553   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3554   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3555       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3556     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3557     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3558       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3559       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3560       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3561       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3562       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3563     }
3564   }
3565   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3566   if (N1C && N1C->isAllOnesValue() &&
3567       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3568     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3569     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3570       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3571       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3572       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3573       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3574       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3575     }
3576   }
3577   // fold (xor (and x, y), y) -> (and (not x), y)
3578   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3579       N0->getOperand(1) == N1 && isTypeLegal(VT.getScalarType())) {
3580     SDValue X = N0->getOperand(0);
3581     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3582     AddToWorkList(NotX.getNode());
3583     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3584   }
3585   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3586   if (N1C && N0.getOpcode() == ISD::XOR) {
3587     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3588     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3589     if (N00C)
3590       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3591                          DAG.getConstant(N1C->getAPIntValue() ^
3592                                          N00C->getAPIntValue(), VT));
3593     if (N01C)
3594       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3595                          DAG.getConstant(N1C->getAPIntValue() ^
3596                                          N01C->getAPIntValue(), VT));
3597   }
3598   // fold (xor x, x) -> 0
3599   if (N0 == N1)
3600     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3601
3602   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3603   if (N0.getOpcode() == N1.getOpcode()) {
3604     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3605     if (Tmp.getNode()) return Tmp;
3606   }
3607
3608   // Simplify the expression using non-local knowledge.
3609   if (!VT.isVector() &&
3610       SimplifyDemandedBits(SDValue(N, 0)))
3611     return SDValue(N, 0);
3612
3613   return SDValue();
3614 }
3615
3616 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3617 /// the shift amount is a constant.
3618 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3619   SDNode *LHS = N->getOperand(0).getNode();
3620   if (!LHS->hasOneUse()) return SDValue();
3621
3622   // We want to pull some binops through shifts, so that we have (and (shift))
3623   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3624   // thing happens with address calculations, so it's important to canonicalize
3625   // it.
3626   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3627
3628   switch (LHS->getOpcode()) {
3629   default: return SDValue();
3630   case ISD::OR:
3631   case ISD::XOR:
3632     HighBitSet = false; // We can only transform sra if the high bit is clear.
3633     break;
3634   case ISD::AND:
3635     HighBitSet = true;  // We can only transform sra if the high bit is set.
3636     break;
3637   case ISD::ADD:
3638     if (N->getOpcode() != ISD::SHL)
3639       return SDValue(); // only shl(add) not sr[al](add).
3640     HighBitSet = false; // We can only transform sra if the high bit is clear.
3641     break;
3642   }
3643
3644   // We require the RHS of the binop to be a constant as well.
3645   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3646   if (!BinOpCst) return SDValue();
3647
3648   // FIXME: disable this unless the input to the binop is a shift by a constant.
3649   // If it is not a shift, it pessimizes some common cases like:
3650   //
3651   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3652   //    int bar(int *X, int i) { return X[i & 255]; }
3653   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3654   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3655        BinOpLHSVal->getOpcode() != ISD::SRA &&
3656        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3657       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3658     return SDValue();
3659
3660   EVT VT = N->getValueType(0);
3661
3662   // If this is a signed shift right, and the high bit is modified by the
3663   // logical operation, do not perform the transformation. The highBitSet
3664   // boolean indicates the value of the high bit of the constant which would
3665   // cause it to be modified for this operation.
3666   if (N->getOpcode() == ISD::SRA) {
3667     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3668     if (BinOpRHSSignSet != HighBitSet)
3669       return SDValue();
3670   }
3671
3672   // Fold the constants, shifting the binop RHS by the shift amount.
3673   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3674                                N->getValueType(0),
3675                                LHS->getOperand(1), N->getOperand(1));
3676
3677   // Create the new shift.
3678   SDValue NewShift = DAG.getNode(N->getOpcode(),
3679                                  SDLoc(LHS->getOperand(0)),
3680                                  VT, LHS->getOperand(0), N->getOperand(1));
3681
3682   // Create the new binop.
3683   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3684 }
3685
3686 SDValue DAGCombiner::visitSHL(SDNode *N) {
3687   SDValue N0 = N->getOperand(0);
3688   SDValue N1 = N->getOperand(1);
3689   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3690   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3691   EVT VT = N0.getValueType();
3692   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3693
3694   // fold vector ops
3695   if (VT.isVector()) {
3696     SDValue FoldedVOp = SimplifyVBinOp(N);
3697     if (FoldedVOp.getNode()) return FoldedVOp;
3698   }
3699
3700   // fold (shl c1, c2) -> c1<<c2
3701   if (N0C && N1C)
3702     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3703   // fold (shl 0, x) -> 0
3704   if (N0C && N0C->isNullValue())
3705     return N0;
3706   // fold (shl x, c >= size(x)) -> undef
3707   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3708     return DAG.getUNDEF(VT);
3709   // fold (shl x, 0) -> x
3710   if (N1C && N1C->isNullValue())
3711     return N0;
3712   // fold (shl undef, x) -> 0
3713   if (N0.getOpcode() == ISD::UNDEF)
3714     return DAG.getConstant(0, VT);
3715   // if (shl x, c) is known to be zero, return 0
3716   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3717                             APInt::getAllOnesValue(OpSizeInBits)))
3718     return DAG.getConstant(0, VT);
3719   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3720   if (N1.getOpcode() == ISD::TRUNCATE &&
3721       N1.getOperand(0).getOpcode() == ISD::AND &&
3722       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3723     SDValue N101 = N1.getOperand(0).getOperand(1);
3724     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3725       EVT TruncVT = N1.getValueType();
3726       SDValue N100 = N1.getOperand(0).getOperand(0);
3727       APInt TruncC = N101C->getAPIntValue();
3728       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3729       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
3730                          DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3731                                      DAG.getNode(ISD::TRUNCATE,
3732                                                  SDLoc(N),
3733                                                  TruncVT, N100),
3734                                      DAG.getConstant(TruncC, TruncVT)));
3735     }
3736   }
3737
3738   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3739     return SDValue(N, 0);
3740
3741   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3742   if (N1C && N0.getOpcode() == ISD::SHL &&
3743       N0.getOperand(1).getOpcode() == ISD::Constant) {
3744     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3745     uint64_t c2 = N1C->getZExtValue();
3746     if (c1 + c2 >= OpSizeInBits)
3747       return DAG.getConstant(0, VT);
3748     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3749                        DAG.getConstant(c1 + c2, N1.getValueType()));
3750   }
3751
3752   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3753   // For this to be valid, the second form must not preserve any of the bits
3754   // that are shifted out by the inner shift in the first form.  This means
3755   // the outer shift size must be >= the number of bits added by the ext.
3756   // As a corollary, we don't care what kind of ext it is.
3757   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3758               N0.getOpcode() == ISD::ANY_EXTEND ||
3759               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3760       N0.getOperand(0).getOpcode() == ISD::SHL &&
3761       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3762     uint64_t c1 =
3763       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3764     uint64_t c2 = N1C->getZExtValue();
3765     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3766     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3767     if (c2 >= OpSizeInBits - InnerShiftSize) {
3768       if (c1 + c2 >= OpSizeInBits)
3769         return DAG.getConstant(0, VT);
3770       return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
3771                          DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
3772                                      N0.getOperand(0)->getOperand(0)),
3773                          DAG.getConstant(c1 + c2, N1.getValueType()));
3774     }
3775   }
3776
3777   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
3778   // Only fold this if the inner zext has no other uses to avoid increasing
3779   // the total number of instructions.
3780   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
3781       N0.getOperand(0).getOpcode() == ISD::SRL &&
3782       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3783     uint64_t c1 =
3784       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3785     if (c1 < VT.getSizeInBits()) {
3786       uint64_t c2 = N1C->getZExtValue();
3787       if (c1 == c2) {
3788         SDValue NewOp0 = N0.getOperand(0);
3789         EVT CountVT = NewOp0.getOperand(1).getValueType();
3790         SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
3791                                      NewOp0, DAG.getConstant(c2, CountVT));
3792         AddToWorkList(NewSHL.getNode());
3793         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
3794       }
3795     }
3796   }
3797
3798   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3799   //                               (and (srl x, (sub c1, c2), MASK)
3800   // Only fold this if the inner shift has no other uses -- if it does, folding
3801   // this will increase the total number of instructions.
3802   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3803       N0.getOperand(1).getOpcode() == ISD::Constant) {
3804     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3805     if (c1 < VT.getSizeInBits()) {
3806       uint64_t c2 = N1C->getZExtValue();
3807       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3808                                          VT.getSizeInBits() - c1);
3809       SDValue Shift;
3810       if (c2 > c1) {
3811         Mask = Mask.shl(c2-c1);
3812         Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3813                             DAG.getConstant(c2-c1, N1.getValueType()));
3814       } else {
3815         Mask = Mask.lshr(c1-c2);
3816         Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3817                             DAG.getConstant(c1-c2, N1.getValueType()));
3818       }
3819       return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
3820                          DAG.getConstant(Mask, VT));
3821     }
3822   }
3823   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3824   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3825     SDValue HiBitsMask =
3826       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3827                                             VT.getSizeInBits() -
3828                                               N1C->getZExtValue()),
3829                       VT);
3830     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3831                        HiBitsMask);
3832   }
3833
3834   if (N1C) {
3835     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3836     if (NewSHL.getNode())
3837       return NewSHL;
3838   }
3839
3840   return SDValue();
3841 }
3842
3843 SDValue DAGCombiner::visitSRA(SDNode *N) {
3844   SDValue N0 = N->getOperand(0);
3845   SDValue N1 = N->getOperand(1);
3846   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3847   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3848   EVT VT = N0.getValueType();
3849   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3850
3851   // fold vector ops
3852   if (VT.isVector()) {
3853     SDValue FoldedVOp = SimplifyVBinOp(N);
3854     if (FoldedVOp.getNode()) return FoldedVOp;
3855   }
3856
3857   // fold (sra c1, c2) -> (sra c1, c2)
3858   if (N0C && N1C)
3859     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3860   // fold (sra 0, x) -> 0
3861   if (N0C && N0C->isNullValue())
3862     return N0;
3863   // fold (sra -1, x) -> -1
3864   if (N0C && N0C->isAllOnesValue())
3865     return N0;
3866   // fold (sra x, (setge c, size(x))) -> undef
3867   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3868     return DAG.getUNDEF(VT);
3869   // fold (sra x, 0) -> x
3870   if (N1C && N1C->isNullValue())
3871     return N0;
3872   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3873   // sext_inreg.
3874   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3875     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3876     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3877     if (VT.isVector())
3878       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3879                                ExtVT, VT.getVectorNumElements());
3880     if ((!LegalOperations ||
3881          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3882       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
3883                          N0.getOperand(0), DAG.getValueType(ExtVT));
3884   }
3885
3886   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3887   if (N1C && N0.getOpcode() == ISD::SRA) {
3888     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3889       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3890       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3891       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
3892                          DAG.getConstant(Sum, N1C->getValueType(0)));
3893     }
3894   }
3895
3896   // fold (sra (shl X, m), (sub result_size, n))
3897   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3898   // result_size - n != m.
3899   // If truncate is free for the target sext(shl) is likely to result in better
3900   // code.
3901   if (N0.getOpcode() == ISD::SHL) {
3902     // Get the two constanst of the shifts, CN0 = m, CN = n.
3903     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3904     if (N01C && N1C) {
3905       // Determine what the truncate's result bitsize and type would be.
3906       EVT TruncVT =
3907         EVT::getIntegerVT(*DAG.getContext(),
3908                           OpSizeInBits - N1C->getZExtValue());
3909       // Determine the residual right-shift amount.
3910       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3911
3912       // If the shift is not a no-op (in which case this should be just a sign
3913       // extend already), the truncated to type is legal, sign_extend is legal
3914       // on that type, and the truncate to that type is both legal and free,
3915       // perform the transform.
3916       if ((ShiftAmt > 0) &&
3917           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3918           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3919           TLI.isTruncateFree(VT, TruncVT)) {
3920
3921           SDValue Amt = DAG.getConstant(ShiftAmt,
3922               getShiftAmountTy(N0.getOperand(0).getValueType()));
3923           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
3924                                       N0.getOperand(0), Amt);
3925           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
3926                                       Shift);
3927           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
3928                              N->getValueType(0), Trunc);
3929       }
3930     }
3931   }
3932
3933   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3934   if (N1.getOpcode() == ISD::TRUNCATE &&
3935       N1.getOperand(0).getOpcode() == ISD::AND &&
3936       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3937     SDValue N101 = N1.getOperand(0).getOperand(1);
3938     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3939       EVT TruncVT = N1.getValueType();
3940       SDValue N100 = N1.getOperand(0).getOperand(0);
3941       APInt TruncC = N101C->getAPIntValue();
3942       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3943       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
3944                          DAG.getNode(ISD::AND, SDLoc(N),
3945                                      TruncVT,
3946                                      DAG.getNode(ISD::TRUNCATE,
3947                                                  SDLoc(N),
3948                                                  TruncVT, N100),
3949                                      DAG.getConstant(TruncC, TruncVT)));
3950     }
3951   }
3952
3953   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3954   //      if c1 is equal to the number of bits the trunc removes
3955   if (N0.getOpcode() == ISD::TRUNCATE &&
3956       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3957        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3958       N0.getOperand(0).hasOneUse() &&
3959       N0.getOperand(0).getOperand(1).hasOneUse() &&
3960       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3961     EVT LargeVT = N0.getOperand(0).getValueType();
3962     ConstantSDNode *LargeShiftAmt =
3963       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3964
3965     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3966         LargeShiftAmt->getZExtValue()) {
3967       SDValue Amt =
3968         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3969               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3970       SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
3971                                 N0.getOperand(0).getOperand(0), Amt);
3972       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
3973     }
3974   }
3975
3976   // Simplify, based on bits shifted out of the LHS.
3977   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3978     return SDValue(N, 0);
3979
3980
3981   // If the sign bit is known to be zero, switch this to a SRL.
3982   if (DAG.SignBitIsZero(N0))
3983     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
3984
3985   if (N1C) {
3986     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3987     if (NewSRA.getNode())
3988       return NewSRA;
3989   }
3990
3991   return SDValue();
3992 }
3993
3994 SDValue DAGCombiner::visitSRL(SDNode *N) {
3995   SDValue N0 = N->getOperand(0);
3996   SDValue N1 = N->getOperand(1);
3997   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3998   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3999   EVT VT = N0.getValueType();
4000   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4001
4002   // fold vector ops
4003   if (VT.isVector()) {
4004     SDValue FoldedVOp = SimplifyVBinOp(N);
4005     if (FoldedVOp.getNode()) return FoldedVOp;
4006   }
4007
4008   // fold (srl c1, c2) -> c1 >>u c2
4009   if (N0C && N1C)
4010     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4011   // fold (srl 0, x) -> 0
4012   if (N0C && N0C->isNullValue())
4013     return N0;
4014   // fold (srl x, c >= size(x)) -> undef
4015   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4016     return DAG.getUNDEF(VT);
4017   // fold (srl x, 0) -> x
4018   if (N1C && N1C->isNullValue())
4019     return N0;
4020   // if (srl x, c) is known to be zero, return 0
4021   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4022                                    APInt::getAllOnesValue(OpSizeInBits)))
4023     return DAG.getConstant(0, VT);
4024
4025   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4026   if (N1C && N0.getOpcode() == ISD::SRL &&
4027       N0.getOperand(1).getOpcode() == ISD::Constant) {
4028     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
4029     uint64_t c2 = N1C->getZExtValue();
4030     if (c1 + c2 >= OpSizeInBits)
4031       return DAG.getConstant(0, VT);
4032     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4033                        DAG.getConstant(c1 + c2, N1.getValueType()));
4034   }
4035
4036   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4037   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4038       N0.getOperand(0).getOpcode() == ISD::SRL &&
4039       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4040     uint64_t c1 =
4041       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4042     uint64_t c2 = N1C->getZExtValue();
4043     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4044     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4045     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4046     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4047     if (c1 + OpSizeInBits == InnerShiftSize) {
4048       if (c1 + c2 >= InnerShiftSize)
4049         return DAG.getConstant(0, VT);
4050       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4051                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4052                                      N0.getOperand(0)->getOperand(0),
4053                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4054     }
4055   }
4056
4057   // fold (srl (shl x, c), c) -> (and x, cst2)
4058   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
4059       N0.getValueSizeInBits() <= 64) {
4060     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
4061     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4062                        DAG.getConstant(~0ULL >> ShAmt, VT));
4063   }
4064
4065   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4066   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4067     // Shifting in all undef bits?
4068     EVT SmallVT = N0.getOperand(0).getValueType();
4069     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
4070       return DAG.getUNDEF(VT);
4071
4072     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4073       uint64_t ShiftAmt = N1C->getZExtValue();
4074       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4075                                        N0.getOperand(0),
4076                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4077       AddToWorkList(SmallShift.getNode());
4078       APInt Mask = APInt::getAllOnesValue(VT.getSizeInBits()).lshr(ShiftAmt);
4079       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4080                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4081                          DAG.getConstant(Mask, VT));
4082     }
4083   }
4084
4085   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4086   // bit, which is unmodified by sra.
4087   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
4088     if (N0.getOpcode() == ISD::SRA)
4089       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4090   }
4091
4092   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4093   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4094       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
4095     APInt KnownZero, KnownOne;
4096     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
4097
4098     // If any of the input bits are KnownOne, then the input couldn't be all
4099     // zeros, thus the result of the srl will always be zero.
4100     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4101
4102     // If all of the bits input the to ctlz node are known to be zero, then
4103     // the result of the ctlz is "32" and the result of the shift is one.
4104     APInt UnknownBits = ~KnownZero;
4105     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4106
4107     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4108     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4109       // Okay, we know that only that the single bit specified by UnknownBits
4110       // could be set on input to the CTLZ node. If this bit is set, the SRL
4111       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4112       // to an SRL/XOR pair, which is likely to simplify more.
4113       unsigned ShAmt = UnknownBits.countTrailingZeros();
4114       SDValue Op = N0.getOperand(0);
4115
4116       if (ShAmt) {
4117         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4118                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4119         AddToWorkList(Op.getNode());
4120       }
4121
4122       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4123                          Op, DAG.getConstant(1, VT));
4124     }
4125   }
4126
4127   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4128   if (N1.getOpcode() == ISD::TRUNCATE &&
4129       N1.getOperand(0).getOpcode() == ISD::AND &&
4130       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4131     SDValue N101 = N1.getOperand(0).getOperand(1);
4132     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4133       EVT TruncVT = N1.getValueType();
4134       SDValue N100 = N1.getOperand(0).getOperand(0);
4135       APInt TruncC = N101C->getAPIntValue();
4136       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
4137       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
4138                          DAG.getNode(ISD::AND, SDLoc(N),
4139                                      TruncVT,
4140                                      DAG.getNode(ISD::TRUNCATE,
4141                                                  SDLoc(N),
4142                                                  TruncVT, N100),
4143                                      DAG.getConstant(TruncC, TruncVT)));
4144     }
4145   }
4146
4147   // fold operands of srl based on knowledge that the low bits are not
4148   // demanded.
4149   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4150     return SDValue(N, 0);
4151
4152   if (N1C) {
4153     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
4154     if (NewSRL.getNode())
4155       return NewSRL;
4156   }
4157
4158   // Attempt to convert a srl of a load into a narrower zero-extending load.
4159   SDValue NarrowLoad = ReduceLoadWidth(N);
4160   if (NarrowLoad.getNode())
4161     return NarrowLoad;
4162
4163   // Here is a common situation. We want to optimize:
4164   //
4165   //   %a = ...
4166   //   %b = and i32 %a, 2
4167   //   %c = srl i32 %b, 1
4168   //   brcond i32 %c ...
4169   //
4170   // into
4171   //
4172   //   %a = ...
4173   //   %b = and %a, 2
4174   //   %c = setcc eq %b, 0
4175   //   brcond %c ...
4176   //
4177   // However when after the source operand of SRL is optimized into AND, the SRL
4178   // itself may not be optimized further. Look for it and add the BRCOND into
4179   // the worklist.
4180   if (N->hasOneUse()) {
4181     SDNode *Use = *N->use_begin();
4182     if (Use->getOpcode() == ISD::BRCOND)
4183       AddToWorkList(Use);
4184     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4185       // Also look pass the truncate.
4186       Use = *Use->use_begin();
4187       if (Use->getOpcode() == ISD::BRCOND)
4188         AddToWorkList(Use);
4189     }
4190   }
4191
4192   return SDValue();
4193 }
4194
4195 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4196   SDValue N0 = N->getOperand(0);
4197   EVT VT = N->getValueType(0);
4198
4199   // fold (ctlz c1) -> c2
4200   if (isa<ConstantSDNode>(N0))
4201     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4202   return SDValue();
4203 }
4204
4205 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4206   SDValue N0 = N->getOperand(0);
4207   EVT VT = N->getValueType(0);
4208
4209   // fold (ctlz_zero_undef c1) -> c2
4210   if (isa<ConstantSDNode>(N0))
4211     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4212   return SDValue();
4213 }
4214
4215 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4216   SDValue N0 = N->getOperand(0);
4217   EVT VT = N->getValueType(0);
4218
4219   // fold (cttz c1) -> c2
4220   if (isa<ConstantSDNode>(N0))
4221     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4222   return SDValue();
4223 }
4224
4225 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4226   SDValue N0 = N->getOperand(0);
4227   EVT VT = N->getValueType(0);
4228
4229   // fold (cttz_zero_undef c1) -> c2
4230   if (isa<ConstantSDNode>(N0))
4231     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4232   return SDValue();
4233 }
4234
4235 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4236   SDValue N0 = N->getOperand(0);
4237   EVT VT = N->getValueType(0);
4238
4239   // fold (ctpop c1) -> c2
4240   if (isa<ConstantSDNode>(N0))
4241     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4242   return SDValue();
4243 }
4244
4245 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4246   SDValue N0 = N->getOperand(0);
4247   SDValue N1 = N->getOperand(1);
4248   SDValue N2 = N->getOperand(2);
4249   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4250   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4251   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4252   EVT VT = N->getValueType(0);
4253   EVT VT0 = N0.getValueType();
4254
4255   // fold (select C, X, X) -> X
4256   if (N1 == N2)
4257     return N1;
4258   // fold (select true, X, Y) -> X
4259   if (N0C && !N0C->isNullValue())
4260     return N1;
4261   // fold (select false, X, Y) -> Y
4262   if (N0C && N0C->isNullValue())
4263     return N2;
4264   // fold (select C, 1, X) -> (or C, X)
4265   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4266     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4267   // fold (select C, 0, 1) -> (xor C, 1)
4268   if (VT.isInteger() &&
4269       (VT0 == MVT::i1 ||
4270        (VT0.isInteger() &&
4271         TLI.getBooleanContents(false) ==
4272         TargetLowering::ZeroOrOneBooleanContent)) &&
4273       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4274     SDValue XORNode;
4275     if (VT == VT0)
4276       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4277                          N0, DAG.getConstant(1, VT0));
4278     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4279                           N0, DAG.getConstant(1, VT0));
4280     AddToWorkList(XORNode.getNode());
4281     if (VT.bitsGT(VT0))
4282       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4283     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4284   }
4285   // fold (select C, 0, X) -> (and (not C), X)
4286   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4287     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4288     AddToWorkList(NOTNode.getNode());
4289     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4290   }
4291   // fold (select C, X, 1) -> (or (not C), X)
4292   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4293     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4294     AddToWorkList(NOTNode.getNode());
4295     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4296   }
4297   // fold (select C, X, 0) -> (and C, X)
4298   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4299     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4300   // fold (select X, X, Y) -> (or X, Y)
4301   // fold (select X, 1, Y) -> (or X, Y)
4302   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4303     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4304   // fold (select X, Y, X) -> (and X, Y)
4305   // fold (select X, Y, 0) -> (and X, Y)
4306   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4307     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4308
4309   // If we can fold this based on the true/false value, do so.
4310   if (SimplifySelectOps(N, N1, N2))
4311     return SDValue(N, 0);  // Don't revisit N.
4312
4313   // fold selects based on a setcc into other things, such as min/max/abs
4314   if (N0.getOpcode() == ISD::SETCC) {
4315     // FIXME:
4316     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4317     // having to say they don't support SELECT_CC on every type the DAG knows
4318     // about, since there is no way to mark an opcode illegal at all value types
4319     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4320         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4321       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4322                          N0.getOperand(0), N0.getOperand(1),
4323                          N1, N2, N0.getOperand(2));
4324     return SimplifySelect(SDLoc(N), N0, N1, N2);
4325   }
4326
4327   return SDValue();
4328 }
4329
4330 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4331   SDValue N0 = N->getOperand(0);
4332   SDValue N1 = N->getOperand(1);
4333   SDValue N2 = N->getOperand(2);
4334   SDLoc DL(N);
4335
4336   // Canonicalize integer abs.
4337   // vselect (setg[te] X,  0),  X, -X ->
4338   // vselect (setgt    X, -1),  X, -X ->
4339   // vselect (setl[te] X,  0), -X,  X ->
4340   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4341   if (N0.getOpcode() == ISD::SETCC) {
4342     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4343     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4344     bool isAbs = false;
4345     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4346
4347     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4348          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4349         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4350       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4351     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4352              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4353       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4354
4355     if (isAbs) {
4356       EVT VT = LHS.getValueType();
4357       SDValue Shift = DAG.getNode(
4358           ISD::SRA, DL, VT, LHS,
4359           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4360       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4361       AddToWorkList(Shift.getNode());
4362       AddToWorkList(Add.getNode());
4363       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4364     }
4365   }
4366
4367   // Treat SETCC as a vector mask and promote the result type based on the
4368   // targets expected SETCC result type. This will ensure that SETCC and VSELECT
4369   // are both split by the type legalizer. This is done to prevent the type
4370   // legalizer from unrolling SETCC into scalar comparions.
4371   EVT SelectVT = N->getValueType(0);
4372   EVT MaskVT = getSetCCResultType(SelectVT);
4373   assert(MaskVT.isVector() && "Expected a vector type.");
4374   if (N0.getOpcode() == ISD::SETCC && N0.getValueType() != MaskVT) {
4375     SDLoc MaskDL(N0);
4376
4377     // Extend the mask to the desired value type.
4378     ISD::NodeType ExtendCode =
4379       TargetLowering::getExtendForContent(TLI.getBooleanContents(true));
4380     SDValue Mask = DAG.getNode(ExtendCode, MaskDL, MaskVT, N0);
4381
4382     AddToWorkList(Mask.getNode());
4383
4384     SDValue LHS = N->getOperand(1);
4385     SDValue RHS = N->getOperand(2);
4386
4387     return DAG.getNode(ISD::VSELECT, DL, SelectVT, Mask, LHS, RHS);
4388   }
4389
4390   return SDValue();
4391 }
4392
4393 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4394   SDValue N0 = N->getOperand(0);
4395   SDValue N1 = N->getOperand(1);
4396   SDValue N2 = N->getOperand(2);
4397   SDValue N3 = N->getOperand(3);
4398   SDValue N4 = N->getOperand(4);
4399   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4400
4401   // fold select_cc lhs, rhs, x, x, cc -> x
4402   if (N2 == N3)
4403     return N2;
4404
4405   // Determine if the condition we're dealing with is constant
4406   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4407                               N0, N1, CC, SDLoc(N), false);
4408   if (SCC.getNode()) {
4409     AddToWorkList(SCC.getNode());
4410
4411     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4412       if (!SCCC->isNullValue())
4413         return N2;    // cond always true -> true val
4414       else
4415         return N3;    // cond always false -> false val
4416     }
4417
4418     // Fold to a simpler select_cc
4419     if (SCC.getOpcode() == ISD::SETCC)
4420       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4421                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4422                          SCC.getOperand(2));
4423   }
4424
4425   // If we can fold this based on the true/false value, do so.
4426   if (SimplifySelectOps(N, N2, N3))
4427     return SDValue(N, 0);  // Don't revisit N.
4428
4429   // fold select_cc into other things, such as min/max/abs
4430   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4431 }
4432
4433 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4434   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4435                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4436                        SDLoc(N));
4437 }
4438
4439 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4440 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4441 // transformation. Returns true if extension are possible and the above
4442 // mentioned transformation is profitable.
4443 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4444                                     unsigned ExtOpc,
4445                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4446                                     const TargetLowering &TLI) {
4447   bool HasCopyToRegUses = false;
4448   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4449   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4450                             UE = N0.getNode()->use_end();
4451        UI != UE; ++UI) {
4452     SDNode *User = *UI;
4453     if (User == N)
4454       continue;
4455     if (UI.getUse().getResNo() != N0.getResNo())
4456       continue;
4457     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4458     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4459       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4460       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4461         // Sign bits will be lost after a zext.
4462         return false;
4463       bool Add = false;
4464       for (unsigned i = 0; i != 2; ++i) {
4465         SDValue UseOp = User->getOperand(i);
4466         if (UseOp == N0)
4467           continue;
4468         if (!isa<ConstantSDNode>(UseOp))
4469           return false;
4470         Add = true;
4471       }
4472       if (Add)
4473         ExtendNodes.push_back(User);
4474       continue;
4475     }
4476     // If truncates aren't free and there are users we can't
4477     // extend, it isn't worthwhile.
4478     if (!isTruncFree)
4479       return false;
4480     // Remember if this value is live-out.
4481     if (User->getOpcode() == ISD::CopyToReg)
4482       HasCopyToRegUses = true;
4483   }
4484
4485   if (HasCopyToRegUses) {
4486     bool BothLiveOut = false;
4487     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4488          UI != UE; ++UI) {
4489       SDUse &Use = UI.getUse();
4490       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4491         BothLiveOut = true;
4492         break;
4493       }
4494     }
4495     if (BothLiveOut)
4496       // Both unextended and extended values are live out. There had better be
4497       // a good reason for the transformation.
4498       return ExtendNodes.size();
4499   }
4500   return true;
4501 }
4502
4503 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4504                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4505                                   ISD::NodeType ExtType) {
4506   // Extend SetCC uses if necessary.
4507   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4508     SDNode *SetCC = SetCCs[i];
4509     SmallVector<SDValue, 4> Ops;
4510
4511     for (unsigned j = 0; j != 2; ++j) {
4512       SDValue SOp = SetCC->getOperand(j);
4513       if (SOp == Trunc)
4514         Ops.push_back(ExtLoad);
4515       else
4516         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4517     }
4518
4519     Ops.push_back(SetCC->getOperand(2));
4520     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4521                                  &Ops[0], Ops.size()));
4522   }
4523 }
4524
4525 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4526   SDValue N0 = N->getOperand(0);
4527   EVT VT = N->getValueType(0);
4528
4529   // fold (sext c1) -> c1
4530   if (isa<ConstantSDNode>(N0))
4531     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N0);
4532
4533   // fold (sext (sext x)) -> (sext x)
4534   // fold (sext (aext x)) -> (sext x)
4535   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4536     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4537                        N0.getOperand(0));
4538
4539   if (N0.getOpcode() == ISD::TRUNCATE) {
4540     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4541     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4542     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4543     if (NarrowLoad.getNode()) {
4544       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4545       if (NarrowLoad.getNode() != N0.getNode()) {
4546         CombineTo(N0.getNode(), NarrowLoad);
4547         // CombineTo deleted the truncate, if needed, but not what's under it.
4548         AddToWorkList(oye);
4549       }
4550       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4551     }
4552
4553     // See if the value being truncated is already sign extended.  If so, just
4554     // eliminate the trunc/sext pair.
4555     SDValue Op = N0.getOperand(0);
4556     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4557     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4558     unsigned DestBits = VT.getScalarType().getSizeInBits();
4559     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4560
4561     if (OpBits == DestBits) {
4562       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4563       // bits, it is already ready.
4564       if (NumSignBits > DestBits-MidBits)
4565         return Op;
4566     } else if (OpBits < DestBits) {
4567       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4568       // bits, just sext from i32.
4569       if (NumSignBits > OpBits-MidBits)
4570         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4571     } else {
4572       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4573       // bits, just truncate to i32.
4574       if (NumSignBits > OpBits-MidBits)
4575         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4576     }
4577
4578     // fold (sext (truncate x)) -> (sextinreg x).
4579     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4580                                                  N0.getValueType())) {
4581       if (OpBits < DestBits)
4582         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4583       else if (OpBits > DestBits)
4584         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4585       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4586                          DAG.getValueType(N0.getValueType()));
4587     }
4588   }
4589
4590   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4591   // None of the supported targets knows how to perform load and sign extend
4592   // on vectors in one instruction.  We only perform this transformation on
4593   // scalars.
4594   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4595       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4596        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4597     bool DoXform = true;
4598     SmallVector<SDNode*, 4> SetCCs;
4599     if (!N0.hasOneUse())
4600       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4601     if (DoXform) {
4602       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4603       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4604                                        LN0->getChain(),
4605                                        LN0->getBasePtr(), N0.getValueType(),
4606                                        LN0->getMemOperand());
4607       CombineTo(N, ExtLoad);
4608       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4609                                   N0.getValueType(), ExtLoad);
4610       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4611       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4612                       ISD::SIGN_EXTEND);
4613       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4614     }
4615   }
4616
4617   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4618   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4619   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4620       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4621     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4622     EVT MemVT = LN0->getMemoryVT();
4623     if ((!LegalOperations && !LN0->isVolatile()) ||
4624         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4625       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4626                                        LN0->getChain(),
4627                                        LN0->getBasePtr(), MemVT,
4628                                        LN0->getMemOperand());
4629       CombineTo(N, ExtLoad);
4630       CombineTo(N0.getNode(),
4631                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4632                             N0.getValueType(), ExtLoad),
4633                 ExtLoad.getValue(1));
4634       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4635     }
4636   }
4637
4638   // fold (sext (and/or/xor (load x), cst)) ->
4639   //      (and/or/xor (sextload x), (sext cst))
4640   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4641        N0.getOpcode() == ISD::XOR) &&
4642       isa<LoadSDNode>(N0.getOperand(0)) &&
4643       N0.getOperand(1).getOpcode() == ISD::Constant &&
4644       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4645       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4646     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4647     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4648       bool DoXform = true;
4649       SmallVector<SDNode*, 4> SetCCs;
4650       if (!N0.hasOneUse())
4651         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4652                                           SetCCs, TLI);
4653       if (DoXform) {
4654         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
4655                                          LN0->getChain(), LN0->getBasePtr(),
4656                                          LN0->getMemoryVT(),
4657                                          LN0->getMemOperand());
4658         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4659         Mask = Mask.sext(VT.getSizeInBits());
4660         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4661                                   ExtLoad, DAG.getConstant(Mask, VT));
4662         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4663                                     SDLoc(N0.getOperand(0)),
4664                                     N0.getOperand(0).getValueType(), ExtLoad);
4665         CombineTo(N, And);
4666         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4667         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4668                         ISD::SIGN_EXTEND);
4669         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4670       }
4671     }
4672   }
4673
4674   if (N0.getOpcode() == ISD::SETCC) {
4675     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4676     // Only do this before legalize for now.
4677     if (VT.isVector() && !LegalOperations &&
4678         TLI.getBooleanContents(true) ==
4679           TargetLowering::ZeroOrNegativeOneBooleanContent) {
4680       EVT N0VT = N0.getOperand(0).getValueType();
4681       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4682       // of the same size as the compared operands. Only optimize sext(setcc())
4683       // if this is the case.
4684       EVT SVT = getSetCCResultType(N0VT);
4685
4686       // We know that the # elements of the results is the same as the
4687       // # elements of the compare (and the # elements of the compare result
4688       // for that matter).  Check to see that they are the same size.  If so,
4689       // we know that the element size of the sext'd result matches the
4690       // element size of the compare operands.
4691       if (VT.getSizeInBits() == SVT.getSizeInBits())
4692         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4693                              N0.getOperand(1),
4694                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4695
4696       // If the desired elements are smaller or larger than the source
4697       // elements we can use a matching integer vector type and then
4698       // truncate/sign extend
4699       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
4700       if (SVT == MatchingVectorType) {
4701         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
4702                                N0.getOperand(0), N0.getOperand(1),
4703                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4704         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
4705       }
4706     }
4707
4708     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4709     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4710     SDValue NegOne =
4711       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4712     SDValue SCC =
4713       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4714                        NegOne, DAG.getConstant(0, VT),
4715                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4716     if (SCC.getNode()) return SCC;
4717     if (!VT.isVector() &&
4718         (!LegalOperations ||
4719          TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(VT)))) {
4720       return DAG.getSelect(SDLoc(N), VT,
4721                            DAG.getSetCC(SDLoc(N),
4722                            getSetCCResultType(VT),
4723                            N0.getOperand(0), N0.getOperand(1),
4724                            cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4725                            NegOne, DAG.getConstant(0, VT));
4726     }
4727   }
4728
4729   // fold (sext x) -> (zext x) if the sign bit is known zero.
4730   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4731       DAG.SignBitIsZero(N0))
4732     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4733
4734   return SDValue();
4735 }
4736
4737 // isTruncateOf - If N is a truncate of some other value, return true, record
4738 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4739 // This function computes KnownZero to avoid a duplicated call to
4740 // ComputeMaskedBits in the caller.
4741 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4742                          APInt &KnownZero) {
4743   APInt KnownOne;
4744   if (N->getOpcode() == ISD::TRUNCATE) {
4745     Op = N->getOperand(0);
4746     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4747     return true;
4748   }
4749
4750   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4751       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4752     return false;
4753
4754   SDValue Op0 = N->getOperand(0);
4755   SDValue Op1 = N->getOperand(1);
4756   assert(Op0.getValueType() == Op1.getValueType());
4757
4758   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4759   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4760   if (COp0 && COp0->isNullValue())
4761     Op = Op1;
4762   else if (COp1 && COp1->isNullValue())
4763     Op = Op0;
4764   else
4765     return false;
4766
4767   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4768
4769   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4770     return false;
4771
4772   return true;
4773 }
4774
4775 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4776   SDValue N0 = N->getOperand(0);
4777   EVT VT = N->getValueType(0);
4778
4779   // fold (zext c1) -> c1
4780   if (isa<ConstantSDNode>(N0))
4781     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4782   // fold (zext (zext x)) -> (zext x)
4783   // fold (zext (aext x)) -> (zext x)
4784   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4785     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
4786                        N0.getOperand(0));
4787
4788   // fold (zext (truncate x)) -> (zext x) or
4789   //      (zext (truncate x)) -> (truncate x)
4790   // This is valid when the truncated bits of x are already zero.
4791   // FIXME: We should extend this to work for vectors too.
4792   SDValue Op;
4793   APInt KnownZero;
4794   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4795     APInt TruncatedBits =
4796       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4797       APInt(Op.getValueSizeInBits(), 0) :
4798       APInt::getBitsSet(Op.getValueSizeInBits(),
4799                         N0.getValueSizeInBits(),
4800                         std::min(Op.getValueSizeInBits(),
4801                                  VT.getSizeInBits()));
4802     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4803       if (VT.bitsGT(Op.getValueType()))
4804         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
4805       if (VT.bitsLT(Op.getValueType()))
4806         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4807
4808       return Op;
4809     }
4810   }
4811
4812   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4813   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4814   if (N0.getOpcode() == ISD::TRUNCATE) {
4815     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4816     if (NarrowLoad.getNode()) {
4817       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4818       if (NarrowLoad.getNode() != N0.getNode()) {
4819         CombineTo(N0.getNode(), NarrowLoad);
4820         // CombineTo deleted the truncate, if needed, but not what's under it.
4821         AddToWorkList(oye);
4822       }
4823       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4824     }
4825   }
4826
4827   // fold (zext (truncate x)) -> (and x, mask)
4828   if (N0.getOpcode() == ISD::TRUNCATE &&
4829       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4830
4831     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4832     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4833     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4834     if (NarrowLoad.getNode()) {
4835       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4836       if (NarrowLoad.getNode() != N0.getNode()) {
4837         CombineTo(N0.getNode(), NarrowLoad);
4838         // CombineTo deleted the truncate, if needed, but not what's under it.
4839         AddToWorkList(oye);
4840       }
4841       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4842     }
4843
4844     SDValue Op = N0.getOperand(0);
4845     if (Op.getValueType().bitsLT(VT)) {
4846       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
4847       AddToWorkList(Op.getNode());
4848     } else if (Op.getValueType().bitsGT(VT)) {
4849       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4850       AddToWorkList(Op.getNode());
4851     }
4852     return DAG.getZeroExtendInReg(Op, SDLoc(N),
4853                                   N0.getValueType().getScalarType());
4854   }
4855
4856   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4857   // if either of the casts is not free.
4858   if (N0.getOpcode() == ISD::AND &&
4859       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4860       N0.getOperand(1).getOpcode() == ISD::Constant &&
4861       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4862                            N0.getValueType()) ||
4863        !TLI.isZExtFree(N0.getValueType(), VT))) {
4864     SDValue X = N0.getOperand(0).getOperand(0);
4865     if (X.getValueType().bitsLT(VT)) {
4866       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
4867     } else if (X.getValueType().bitsGT(VT)) {
4868       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
4869     }
4870     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4871     Mask = Mask.zext(VT.getSizeInBits());
4872     return DAG.getNode(ISD::AND, SDLoc(N), VT,
4873                        X, DAG.getConstant(Mask, VT));
4874   }
4875
4876   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4877   // None of the supported targets knows how to perform load and vector_zext
4878   // on vectors in one instruction.  We only perform this transformation on
4879   // scalars.
4880   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4881       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4882        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4883     bool DoXform = true;
4884     SmallVector<SDNode*, 4> SetCCs;
4885     if (!N0.hasOneUse())
4886       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4887     if (DoXform) {
4888       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4889       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4890                                        LN0->getChain(),
4891                                        LN0->getBasePtr(), N0.getValueType(),
4892                                        LN0->getMemOperand());
4893       CombineTo(N, ExtLoad);
4894       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4895                                   N0.getValueType(), ExtLoad);
4896       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4897
4898       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4899                       ISD::ZERO_EXTEND);
4900       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4901     }
4902   }
4903
4904   // fold (zext (and/or/xor (load x), cst)) ->
4905   //      (and/or/xor (zextload x), (zext cst))
4906   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4907        N0.getOpcode() == ISD::XOR) &&
4908       isa<LoadSDNode>(N0.getOperand(0)) &&
4909       N0.getOperand(1).getOpcode() == ISD::Constant &&
4910       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4911       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4912     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4913     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4914       bool DoXform = true;
4915       SmallVector<SDNode*, 4> SetCCs;
4916       if (!N0.hasOneUse())
4917         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4918                                           SetCCs, TLI);
4919       if (DoXform) {
4920         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
4921                                          LN0->getChain(), LN0->getBasePtr(),
4922                                          LN0->getMemoryVT(),
4923                                          LN0->getMemOperand());
4924         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4925         Mask = Mask.zext(VT.getSizeInBits());
4926         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4927                                   ExtLoad, DAG.getConstant(Mask, VT));
4928         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4929                                     SDLoc(N0.getOperand(0)),
4930                                     N0.getOperand(0).getValueType(), ExtLoad);
4931         CombineTo(N, And);
4932         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4933         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4934                         ISD::ZERO_EXTEND);
4935         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4936       }
4937     }
4938   }
4939
4940   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4941   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4942   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4943       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4944     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4945     EVT MemVT = LN0->getMemoryVT();
4946     if ((!LegalOperations && !LN0->isVolatile()) ||
4947         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4948       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4949                                        LN0->getChain(),
4950                                        LN0->getBasePtr(), MemVT,
4951                                        LN0->getMemOperand());
4952       CombineTo(N, ExtLoad);
4953       CombineTo(N0.getNode(),
4954                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
4955                             ExtLoad),
4956                 ExtLoad.getValue(1));
4957       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4958     }
4959   }
4960
4961   if (N0.getOpcode() == ISD::SETCC) {
4962     if (!LegalOperations && VT.isVector()) {
4963       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4964       // Only do this before legalize for now.
4965       EVT N0VT = N0.getOperand(0).getValueType();
4966       EVT EltVT = VT.getVectorElementType();
4967       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4968                                     DAG.getConstant(1, EltVT));
4969       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4970         // We know that the # elements of the results is the same as the
4971         // # elements of the compare (and the # elements of the compare result
4972         // for that matter).  Check to see that they are the same size.  If so,
4973         // we know that the element size of the sext'd result matches the
4974         // element size of the compare operands.
4975         return DAG.getNode(ISD::AND, SDLoc(N), VT,
4976                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4977                                          N0.getOperand(1),
4978                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4979                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4980                                        &OneOps[0], OneOps.size()));
4981
4982       // If the desired elements are smaller or larger than the source
4983       // elements we can use a matching integer vector type and then
4984       // truncate/sign extend
4985       EVT MatchingElementType =
4986         EVT::getIntegerVT(*DAG.getContext(),
4987                           N0VT.getScalarType().getSizeInBits());
4988       EVT MatchingVectorType =
4989         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4990                          N0VT.getVectorNumElements());
4991       SDValue VsetCC =
4992         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
4993                       N0.getOperand(1),
4994                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4995       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4996                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
4997                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4998                                      &OneOps[0], OneOps.size()));
4999     }
5000
5001     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5002     SDValue SCC =
5003       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5004                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5005                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5006     if (SCC.getNode()) return SCC;
5007   }
5008
5009   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5010   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5011       isa<ConstantSDNode>(N0.getOperand(1)) &&
5012       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5013       N0.hasOneUse()) {
5014     SDValue ShAmt = N0.getOperand(1);
5015     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5016     if (N0.getOpcode() == ISD::SHL) {
5017       SDValue InnerZExt = N0.getOperand(0);
5018       // If the original shl may be shifting out bits, do not perform this
5019       // transformation.
5020       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5021         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5022       if (ShAmtVal > KnownZeroBits)
5023         return SDValue();
5024     }
5025
5026     SDLoc DL(N);
5027
5028     // Ensure that the shift amount is wide enough for the shifted value.
5029     if (VT.getSizeInBits() >= 256)
5030       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5031
5032     return DAG.getNode(N0.getOpcode(), DL, VT,
5033                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5034                        ShAmt);
5035   }
5036
5037   return SDValue();
5038 }
5039
5040 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5041   SDValue N0 = N->getOperand(0);
5042   EVT VT = N->getValueType(0);
5043
5044   // fold (aext c1) -> c1
5045   if (isa<ConstantSDNode>(N0))
5046     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, N0);
5047   // fold (aext (aext x)) -> (aext x)
5048   // fold (aext (zext x)) -> (zext x)
5049   // fold (aext (sext x)) -> (sext x)
5050   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5051       N0.getOpcode() == ISD::ZERO_EXTEND ||
5052       N0.getOpcode() == ISD::SIGN_EXTEND)
5053     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5054
5055   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5056   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5057   if (N0.getOpcode() == ISD::TRUNCATE) {
5058     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5059     if (NarrowLoad.getNode()) {
5060       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5061       if (NarrowLoad.getNode() != N0.getNode()) {
5062         CombineTo(N0.getNode(), NarrowLoad);
5063         // CombineTo deleted the truncate, if needed, but not what's under it.
5064         AddToWorkList(oye);
5065       }
5066       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5067     }
5068   }
5069
5070   // fold (aext (truncate x))
5071   if (N0.getOpcode() == ISD::TRUNCATE) {
5072     SDValue TruncOp = N0.getOperand(0);
5073     if (TruncOp.getValueType() == VT)
5074       return TruncOp; // x iff x size == zext size.
5075     if (TruncOp.getValueType().bitsGT(VT))
5076       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5077     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5078   }
5079
5080   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5081   // if the trunc is not free.
5082   if (N0.getOpcode() == ISD::AND &&
5083       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5084       N0.getOperand(1).getOpcode() == ISD::Constant &&
5085       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5086                           N0.getValueType())) {
5087     SDValue X = N0.getOperand(0).getOperand(0);
5088     if (X.getValueType().bitsLT(VT)) {
5089       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5090     } else if (X.getValueType().bitsGT(VT)) {
5091       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5092     }
5093     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5094     Mask = Mask.zext(VT.getSizeInBits());
5095     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5096                        X, DAG.getConstant(Mask, VT));
5097   }
5098
5099   // fold (aext (load x)) -> (aext (truncate (extload x)))
5100   // None of the supported targets knows how to perform load and any_ext
5101   // on vectors in one instruction.  We only perform this transformation on
5102   // scalars.
5103   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5104       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5105        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5106     bool DoXform = true;
5107     SmallVector<SDNode*, 4> SetCCs;
5108     if (!N0.hasOneUse())
5109       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5110     if (DoXform) {
5111       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5112       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5113                                        LN0->getChain(),
5114                                        LN0->getBasePtr(), N0.getValueType(),
5115                                        LN0->getMemOperand());
5116       CombineTo(N, ExtLoad);
5117       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5118                                   N0.getValueType(), ExtLoad);
5119       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5120       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5121                       ISD::ANY_EXTEND);
5122       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5123     }
5124   }
5125
5126   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5127   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5128   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5129   if (N0.getOpcode() == ISD::LOAD &&
5130       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5131       N0.hasOneUse()) {
5132     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5133     EVT MemVT = LN0->getMemoryVT();
5134     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(N),
5135                                      VT, LN0->getChain(), LN0->getBasePtr(),
5136                                      MemVT, LN0->getMemOperand());
5137     CombineTo(N, ExtLoad);
5138     CombineTo(N0.getNode(),
5139               DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5140                           N0.getValueType(), ExtLoad),
5141               ExtLoad.getValue(1));
5142     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5143   }
5144
5145   if (N0.getOpcode() == ISD::SETCC) {
5146     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
5147     // Only do this before legalize for now.
5148     if (VT.isVector() && !LegalOperations) {
5149       EVT N0VT = N0.getOperand(0).getValueType();
5150         // We know that the # elements of the results is the same as the
5151         // # elements of the compare (and the # elements of the compare result
5152         // for that matter).  Check to see that they are the same size.  If so,
5153         // we know that the element size of the sext'd result matches the
5154         // element size of the compare operands.
5155       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5156         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5157                              N0.getOperand(1),
5158                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5159       // If the desired elements are smaller or larger than the source
5160       // elements we can use a matching integer vector type and then
5161       // truncate/sign extend
5162       else {
5163         EVT MatchingElementType =
5164           EVT::getIntegerVT(*DAG.getContext(),
5165                             N0VT.getScalarType().getSizeInBits());
5166         EVT MatchingVectorType =
5167           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5168                            N0VT.getVectorNumElements());
5169         SDValue VsetCC =
5170           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5171                         N0.getOperand(1),
5172                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5173         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5174       }
5175     }
5176
5177     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5178     SDValue SCC =
5179       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5180                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5181                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5182     if (SCC.getNode())
5183       return SCC;
5184   }
5185
5186   return SDValue();
5187 }
5188
5189 /// GetDemandedBits - See if the specified operand can be simplified with the
5190 /// knowledge that only the bits specified by Mask are used.  If so, return the
5191 /// simpler operand, otherwise return a null SDValue.
5192 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5193   switch (V.getOpcode()) {
5194   default: break;
5195   case ISD::Constant: {
5196     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5197     assert(CV != 0 && "Const value should be ConstSDNode.");
5198     const APInt &CVal = CV->getAPIntValue();
5199     APInt NewVal = CVal & Mask;
5200     if (NewVal != CVal)
5201       return DAG.getConstant(NewVal, V.getValueType());
5202     break;
5203   }
5204   case ISD::OR:
5205   case ISD::XOR:
5206     // If the LHS or RHS don't contribute bits to the or, drop them.
5207     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5208       return V.getOperand(1);
5209     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5210       return V.getOperand(0);
5211     break;
5212   case ISD::SRL:
5213     // Only look at single-use SRLs.
5214     if (!V.getNode()->hasOneUse())
5215       break;
5216     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5217       // See if we can recursively simplify the LHS.
5218       unsigned Amt = RHSC->getZExtValue();
5219
5220       // Watch out for shift count overflow though.
5221       if (Amt >= Mask.getBitWidth()) break;
5222       APInt NewMask = Mask << Amt;
5223       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5224       if (SimplifyLHS.getNode())
5225         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5226                            SimplifyLHS, V.getOperand(1));
5227     }
5228   }
5229   return SDValue();
5230 }
5231
5232 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5233 /// bits and then truncated to a narrower type and where N is a multiple
5234 /// of number of bits of the narrower type, transform it to a narrower load
5235 /// from address + N / num of bits of new type. If the result is to be
5236 /// extended, also fold the extension to form a extending load.
5237 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5238   unsigned Opc = N->getOpcode();
5239
5240   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5241   SDValue N0 = N->getOperand(0);
5242   EVT VT = N->getValueType(0);
5243   EVT ExtVT = VT;
5244
5245   // This transformation isn't valid for vector loads.
5246   if (VT.isVector())
5247     return SDValue();
5248
5249   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5250   // extended to VT.
5251   if (Opc == ISD::SIGN_EXTEND_INREG) {
5252     ExtType = ISD::SEXTLOAD;
5253     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5254   } else if (Opc == ISD::SRL) {
5255     // Another special-case: SRL is basically zero-extending a narrower value.
5256     ExtType = ISD::ZEXTLOAD;
5257     N0 = SDValue(N, 0);
5258     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5259     if (!N01) return SDValue();
5260     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5261                               VT.getSizeInBits() - N01->getZExtValue());
5262   }
5263   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5264     return SDValue();
5265
5266   unsigned EVTBits = ExtVT.getSizeInBits();
5267
5268   // Do not generate loads of non-round integer types since these can
5269   // be expensive (and would be wrong if the type is not byte sized).
5270   if (!ExtVT.isRound())
5271     return SDValue();
5272
5273   unsigned ShAmt = 0;
5274   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5275     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5276       ShAmt = N01->getZExtValue();
5277       // Is the shift amount a multiple of size of VT?
5278       if ((ShAmt & (EVTBits-1)) == 0) {
5279         N0 = N0.getOperand(0);
5280         // Is the load width a multiple of size of VT?
5281         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5282           return SDValue();
5283       }
5284
5285       // At this point, we must have a load or else we can't do the transform.
5286       if (!isa<LoadSDNode>(N0)) return SDValue();
5287
5288       // Because a SRL must be assumed to *need* to zero-extend the high bits
5289       // (as opposed to anyext the high bits), we can't combine the zextload
5290       // lowering of SRL and an sextload.
5291       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5292         return SDValue();
5293
5294       // If the shift amount is larger than the input type then we're not
5295       // accessing any of the loaded bytes.  If the load was a zextload/extload
5296       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5297       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5298         return SDValue();
5299     }
5300   }
5301
5302   // If the load is shifted left (and the result isn't shifted back right),
5303   // we can fold the truncate through the shift.
5304   unsigned ShLeftAmt = 0;
5305   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5306       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5307     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5308       ShLeftAmt = N01->getZExtValue();
5309       N0 = N0.getOperand(0);
5310     }
5311   }
5312
5313   // If we haven't found a load, we can't narrow it.  Don't transform one with
5314   // multiple uses, this would require adding a new load.
5315   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5316     return SDValue();
5317
5318   // Don't change the width of a volatile load.
5319   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5320   if (LN0->isVolatile())
5321     return SDValue();
5322
5323   // Verify that we are actually reducing a load width here.
5324   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5325     return SDValue();
5326
5327   // For the transform to be legal, the load must produce only two values
5328   // (the value loaded and the chain).  Don't transform a pre-increment
5329   // load, for example, which produces an extra value.  Otherwise the
5330   // transformation is not equivalent, and the downstream logic to replace
5331   // uses gets things wrong.
5332   if (LN0->getNumValues() > 2)
5333     return SDValue();
5334
5335   // If the load that we're shrinking is an extload and we're not just
5336   // discarding the extension we can't simply shrink the load. Bail.
5337   // TODO: It would be possible to merge the extensions in some cases.
5338   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5339       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5340     return SDValue();
5341
5342   EVT PtrType = N0.getOperand(1).getValueType();
5343
5344   if (PtrType == MVT::Untyped || PtrType.isExtended())
5345     // It's not possible to generate a constant of extended or untyped type.
5346     return SDValue();
5347
5348   // For big endian targets, we need to adjust the offset to the pointer to
5349   // load the correct bytes.
5350   if (TLI.isBigEndian()) {
5351     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5352     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5353     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5354   }
5355
5356   uint64_t PtrOff = ShAmt / 8;
5357   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5358   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5359                                PtrType, LN0->getBasePtr(),
5360                                DAG.getConstant(PtrOff, PtrType));
5361   AddToWorkList(NewPtr.getNode());
5362
5363   SDValue Load;
5364   if (ExtType == ISD::NON_EXTLOAD)
5365     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5366                         LN0->getPointerInfo().getWithOffset(PtrOff),
5367                         LN0->isVolatile(), LN0->isNonTemporal(),
5368                         LN0->isInvariant(), NewAlign, LN0->getTBAAInfo());
5369   else
5370     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5371                           LN0->getPointerInfo().getWithOffset(PtrOff),
5372                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5373                           NewAlign, LN0->getTBAAInfo());
5374
5375   // Replace the old load's chain with the new load's chain.
5376   WorkListRemover DeadNodes(*this);
5377   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5378
5379   // Shift the result left, if we've swallowed a left shift.
5380   SDValue Result = Load;
5381   if (ShLeftAmt != 0) {
5382     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5383     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5384       ShImmTy = VT;
5385     // If the shift amount is as large as the result size (but, presumably,
5386     // no larger than the source) then the useful bits of the result are
5387     // zero; we can't simply return the shortened shift, because the result
5388     // of that operation is undefined.
5389     if (ShLeftAmt >= VT.getSizeInBits())
5390       Result = DAG.getConstant(0, VT);
5391     else
5392       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5393                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5394   }
5395
5396   // Return the new loaded value.
5397   return Result;
5398 }
5399
5400 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5401   SDValue N0 = N->getOperand(0);
5402   SDValue N1 = N->getOperand(1);
5403   EVT VT = N->getValueType(0);
5404   EVT EVT = cast<VTSDNode>(N1)->getVT();
5405   unsigned VTBits = VT.getScalarType().getSizeInBits();
5406   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5407
5408   // fold (sext_in_reg c1) -> c1
5409   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5410     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5411
5412   // If the input is already sign extended, just drop the extension.
5413   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5414     return N0;
5415
5416   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5417   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5418       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5419     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5420                        N0.getOperand(0), N1);
5421
5422   // fold (sext_in_reg (sext x)) -> (sext x)
5423   // fold (sext_in_reg (aext x)) -> (sext x)
5424   // if x is small enough.
5425   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5426     SDValue N00 = N0.getOperand(0);
5427     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5428         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5429       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5430   }
5431
5432   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5433   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5434     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5435
5436   // fold operands of sext_in_reg based on knowledge that the top bits are not
5437   // demanded.
5438   if (SimplifyDemandedBits(SDValue(N, 0)))
5439     return SDValue(N, 0);
5440
5441   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5442   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5443   SDValue NarrowLoad = ReduceLoadWidth(N);
5444   if (NarrowLoad.getNode())
5445     return NarrowLoad;
5446
5447   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5448   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5449   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5450   if (N0.getOpcode() == ISD::SRL) {
5451     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5452       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5453         // We can turn this into an SRA iff the input to the SRL is already sign
5454         // extended enough.
5455         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5456         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5457           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5458                              N0.getOperand(0), N0.getOperand(1));
5459       }
5460   }
5461
5462   // fold (sext_inreg (extload x)) -> (sextload x)
5463   if (ISD::isEXTLoad(N0.getNode()) &&
5464       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5465       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5466       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5467        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5468     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5469     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5470                                      LN0->getChain(),
5471                                      LN0->getBasePtr(), EVT,
5472                                      LN0->getMemOperand());
5473     CombineTo(N, ExtLoad);
5474     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5475     AddToWorkList(ExtLoad.getNode());
5476     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5477   }
5478   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5479   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5480       N0.hasOneUse() &&
5481       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5482       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5483        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5484     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5485     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5486                                      LN0->getChain(),
5487                                      LN0->getBasePtr(), EVT,
5488                                      LN0->getMemOperand());
5489     CombineTo(N, ExtLoad);
5490     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5491     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5492   }
5493
5494   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5495   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5496     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5497                                        N0.getOperand(1), false);
5498     if (BSwap.getNode() != 0)
5499       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5500                          BSwap, N1);
5501   }
5502
5503   return SDValue();
5504 }
5505
5506 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5507   SDValue N0 = N->getOperand(0);
5508   EVT VT = N->getValueType(0);
5509   bool isLE = TLI.isLittleEndian();
5510
5511   // noop truncate
5512   if (N0.getValueType() == N->getValueType(0))
5513     return N0;
5514   // fold (truncate c1) -> c1
5515   if (isa<ConstantSDNode>(N0))
5516     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5517   // fold (truncate (truncate x)) -> (truncate x)
5518   if (N0.getOpcode() == ISD::TRUNCATE)
5519     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5520   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5521   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5522       N0.getOpcode() == ISD::SIGN_EXTEND ||
5523       N0.getOpcode() == ISD::ANY_EXTEND) {
5524     if (N0.getOperand(0).getValueType().bitsLT(VT))
5525       // if the source is smaller than the dest, we still need an extend
5526       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5527                          N0.getOperand(0));
5528     if (N0.getOperand(0).getValueType().bitsGT(VT))
5529       // if the source is larger than the dest, than we just need the truncate
5530       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5531     // if the source and dest are the same type, we can drop both the extend
5532     // and the truncate.
5533     return N0.getOperand(0);
5534   }
5535
5536   // Fold extract-and-trunc into a narrow extract. For example:
5537   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5538   //   i32 y = TRUNCATE(i64 x)
5539   //        -- becomes --
5540   //   v16i8 b = BITCAST (v2i64 val)
5541   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5542   //
5543   // Note: We only run this optimization after type legalization (which often
5544   // creates this pattern) and before operation legalization after which
5545   // we need to be more careful about the vector instructions that we generate.
5546   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5547       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5548
5549     EVT VecTy = N0.getOperand(0).getValueType();
5550     EVT ExTy = N0.getValueType();
5551     EVT TrTy = N->getValueType(0);
5552
5553     unsigned NumElem = VecTy.getVectorNumElements();
5554     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5555
5556     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5557     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5558
5559     SDValue EltNo = N0->getOperand(1);
5560     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5561       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5562       EVT IndexTy = TLI.getVectorIdxTy();
5563       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5564
5565       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
5566                               NVT, N0.getOperand(0));
5567
5568       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5569                          SDLoc(N), TrTy, V,
5570                          DAG.getConstant(Index, IndexTy));
5571     }
5572   }
5573
5574   // Fold a series of buildvector, bitcast, and truncate if possible.
5575   // For example fold
5576   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
5577   //   (2xi32 (buildvector x, y)).
5578   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
5579       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
5580       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
5581       N0.getOperand(0).hasOneUse()) {
5582
5583     SDValue BuildVect = N0.getOperand(0);
5584     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
5585     EVT TruncVecEltTy = VT.getVectorElementType();
5586
5587     // Check that the element types match.
5588     if (BuildVectEltTy == TruncVecEltTy) {
5589       // Now we only need to compute the offset of the truncated elements.
5590       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
5591       unsigned TruncVecNumElts = VT.getVectorNumElements();
5592       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
5593
5594       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
5595              "Invalid number of elements");
5596
5597       SmallVector<SDValue, 8> Opnds;
5598       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
5599         Opnds.push_back(BuildVect.getOperand(i));
5600
5601       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Opnds[0],
5602                          Opnds.size());
5603     }
5604   }
5605
5606   // See if we can simplify the input to this truncate through knowledge that
5607   // only the low bits are being used.
5608   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5609   // Currently we only perform this optimization on scalars because vectors
5610   // may have different active low bits.
5611   if (!VT.isVector()) {
5612     SDValue Shorter =
5613       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5614                                                VT.getSizeInBits()));
5615     if (Shorter.getNode())
5616       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
5617   }
5618   // fold (truncate (load x)) -> (smaller load x)
5619   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5620   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5621     SDValue Reduced = ReduceLoadWidth(N);
5622     if (Reduced.getNode())
5623       return Reduced;
5624   }
5625   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5626   // where ... are all 'undef'.
5627   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5628     SmallVector<EVT, 8> VTs;
5629     SDValue V;
5630     unsigned Idx = 0;
5631     unsigned NumDefs = 0;
5632
5633     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5634       SDValue X = N0.getOperand(i);
5635       if (X.getOpcode() != ISD::UNDEF) {
5636         V = X;
5637         Idx = i;
5638         NumDefs++;
5639       }
5640       // Stop if more than one members are non-undef.
5641       if (NumDefs > 1)
5642         break;
5643       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5644                                      VT.getVectorElementType(),
5645                                      X.getValueType().getVectorNumElements()));
5646     }
5647
5648     if (NumDefs == 0)
5649       return DAG.getUNDEF(VT);
5650
5651     if (NumDefs == 1) {
5652       assert(V.getNode() && "The single defined operand is empty!");
5653       SmallVector<SDValue, 8> Opnds;
5654       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5655         if (i != Idx) {
5656           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5657           continue;
5658         }
5659         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
5660         AddToWorkList(NV.getNode());
5661         Opnds.push_back(NV);
5662       }
5663       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
5664                          &Opnds[0], Opnds.size());
5665     }
5666   }
5667
5668   // Simplify the operands using demanded-bits information.
5669   if (!VT.isVector() &&
5670       SimplifyDemandedBits(SDValue(N, 0)))
5671     return SDValue(N, 0);
5672
5673   return SDValue();
5674 }
5675
5676 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5677   SDValue Elt = N->getOperand(i);
5678   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5679     return Elt.getNode();
5680   return Elt.getOperand(Elt.getResNo()).getNode();
5681 }
5682
5683 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5684 /// if load locations are consecutive.
5685 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5686   assert(N->getOpcode() == ISD::BUILD_PAIR);
5687
5688   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5689   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5690   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5691       LD1->getPointerInfo().getAddrSpace() !=
5692          LD2->getPointerInfo().getAddrSpace())
5693     return SDValue();
5694   EVT LD1VT = LD1->getValueType(0);
5695
5696   if (ISD::isNON_EXTLoad(LD2) &&
5697       LD2->hasOneUse() &&
5698       // If both are volatile this would reduce the number of volatile loads.
5699       // If one is volatile it might be ok, but play conservative and bail out.
5700       !LD1->isVolatile() &&
5701       !LD2->isVolatile() &&
5702       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5703     unsigned Align = LD1->getAlignment();
5704     unsigned NewAlign = TLI.getDataLayout()->
5705       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5706
5707     if (NewAlign <= Align &&
5708         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5709       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
5710                          LD1->getBasePtr(), LD1->getPointerInfo(),
5711                          false, false, false, Align);
5712   }
5713
5714   return SDValue();
5715 }
5716
5717 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5718   SDValue N0 = N->getOperand(0);
5719   EVT VT = N->getValueType(0);
5720
5721   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5722   // Only do this before legalize, since afterward the target may be depending
5723   // on the bitconvert.
5724   // First check to see if this is all constant.
5725   if (!LegalTypes &&
5726       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5727       VT.isVector()) {
5728     bool isSimple = true;
5729     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5730       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5731           N0.getOperand(i).getOpcode() != ISD::Constant &&
5732           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5733         isSimple = false;
5734         break;
5735       }
5736
5737     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5738     assert(!DestEltVT.isVector() &&
5739            "Element type of vector ValueType must not be vector!");
5740     if (isSimple)
5741       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5742   }
5743
5744   // If the input is a constant, let getNode fold it.
5745   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5746     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
5747     if (Res.getNode() != N) {
5748       if (!LegalOperations ||
5749           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5750         return Res;
5751
5752       // Folding it resulted in an illegal node, and it's too late to
5753       // do that. Clean up the old node and forego the transformation.
5754       // Ideally this won't happen very often, because instcombine
5755       // and the earlier dagcombine runs (where illegal nodes are
5756       // permitted) should have folded most of them already.
5757       DAG.DeleteNode(Res.getNode());
5758     }
5759   }
5760
5761   // (conv (conv x, t1), t2) -> (conv x, t2)
5762   if (N0.getOpcode() == ISD::BITCAST)
5763     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
5764                        N0.getOperand(0));
5765
5766   // fold (conv (load x)) -> (load (conv*)x)
5767   // If the resultant load doesn't need a higher alignment than the original!
5768   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5769       // Do not change the width of a volatile load.
5770       !cast<LoadSDNode>(N0)->isVolatile() &&
5771       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
5772       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
5773     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5774     unsigned Align = TLI.getDataLayout()->
5775       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5776     unsigned OrigAlign = LN0->getAlignment();
5777
5778     if (Align <= OrigAlign) {
5779       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
5780                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5781                                  LN0->isVolatile(), LN0->isNonTemporal(),
5782                                  LN0->isInvariant(), OrigAlign,
5783                                  LN0->getTBAAInfo());
5784       AddToWorkList(N);
5785       CombineTo(N0.getNode(),
5786                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
5787                             N0.getValueType(), Load),
5788                 Load.getValue(1));
5789       return Load;
5790     }
5791   }
5792
5793   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5794   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5795   // This often reduces constant pool loads.
5796   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
5797        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
5798       N0.getNode()->hasOneUse() && VT.isInteger() &&
5799       !VT.isVector() && !N0.getValueType().isVector()) {
5800     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
5801                                   N0.getOperand(0));
5802     AddToWorkList(NewConv.getNode());
5803
5804     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5805     if (N0.getOpcode() == ISD::FNEG)
5806       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
5807                          NewConv, DAG.getConstant(SignBit, VT));
5808     assert(N0.getOpcode() == ISD::FABS);
5809     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5810                        NewConv, DAG.getConstant(~SignBit, VT));
5811   }
5812
5813   // fold (bitconvert (fcopysign cst, x)) ->
5814   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5815   // Note that we don't handle (copysign x, cst) because this can always be
5816   // folded to an fneg or fabs.
5817   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5818       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5819       VT.isInteger() && !VT.isVector()) {
5820     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5821     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5822     if (isTypeLegal(IntXVT)) {
5823       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5824                               IntXVT, N0.getOperand(1));
5825       AddToWorkList(X.getNode());
5826
5827       // If X has a different width than the result/lhs, sext it or truncate it.
5828       unsigned VTWidth = VT.getSizeInBits();
5829       if (OrigXWidth < VTWidth) {
5830         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
5831         AddToWorkList(X.getNode());
5832       } else if (OrigXWidth > VTWidth) {
5833         // To get the sign bit in the right place, we have to shift it right
5834         // before truncating.
5835         X = DAG.getNode(ISD::SRL, SDLoc(X),
5836                         X.getValueType(), X,
5837                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5838         AddToWorkList(X.getNode());
5839         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5840         AddToWorkList(X.getNode());
5841       }
5842
5843       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5844       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
5845                       X, DAG.getConstant(SignBit, VT));
5846       AddToWorkList(X.getNode());
5847
5848       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5849                                 VT, N0.getOperand(0));
5850       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
5851                         Cst, DAG.getConstant(~SignBit, VT));
5852       AddToWorkList(Cst.getNode());
5853
5854       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
5855     }
5856   }
5857
5858   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5859   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5860     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5861     if (CombineLD.getNode())
5862       return CombineLD;
5863   }
5864
5865   return SDValue();
5866 }
5867
5868 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5869   EVT VT = N->getValueType(0);
5870   return CombineConsecutiveLoads(N, VT);
5871 }
5872
5873 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5874 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5875 /// destination element value type.
5876 SDValue DAGCombiner::
5877 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5878   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5879
5880   // If this is already the right type, we're done.
5881   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5882
5883   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5884   unsigned DstBitSize = DstEltVT.getSizeInBits();
5885
5886   // If this is a conversion of N elements of one type to N elements of another
5887   // type, convert each element.  This handles FP<->INT cases.
5888   if (SrcBitSize == DstBitSize) {
5889     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5890                               BV->getValueType(0).getVectorNumElements());
5891
5892     // Due to the FP element handling below calling this routine recursively,
5893     // we can end up with a scalar-to-vector node here.
5894     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5895       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5896                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
5897                                      DstEltVT, BV->getOperand(0)));
5898
5899     SmallVector<SDValue, 8> Ops;
5900     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5901       SDValue Op = BV->getOperand(i);
5902       // If the vector element type is not legal, the BUILD_VECTOR operands
5903       // are promoted and implicitly truncated.  Make that explicit here.
5904       if (Op.getValueType() != SrcEltVT)
5905         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
5906       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
5907                                 DstEltVT, Op));
5908       AddToWorkList(Ops.back().getNode());
5909     }
5910     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5911                        &Ops[0], Ops.size());
5912   }
5913
5914   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5915   // handle annoying details of growing/shrinking FP values, we convert them to
5916   // int first.
5917   if (SrcEltVT.isFloatingPoint()) {
5918     // Convert the input float vector to a int vector where the elements are the
5919     // same sizes.
5920     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5921     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5922     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5923     SrcEltVT = IntVT;
5924   }
5925
5926   // Now we know the input is an integer vector.  If the output is a FP type,
5927   // convert to integer first, then to FP of the right size.
5928   if (DstEltVT.isFloatingPoint()) {
5929     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5930     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5931     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5932
5933     // Next, convert to FP elements of the same size.
5934     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5935   }
5936
5937   // Okay, we know the src/dst types are both integers of differing types.
5938   // Handling growing first.
5939   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5940   if (SrcBitSize < DstBitSize) {
5941     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5942
5943     SmallVector<SDValue, 8> Ops;
5944     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5945          i += NumInputsPerOutput) {
5946       bool isLE = TLI.isLittleEndian();
5947       APInt NewBits = APInt(DstBitSize, 0);
5948       bool EltIsUndef = true;
5949       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5950         // Shift the previously computed bits over.
5951         NewBits <<= SrcBitSize;
5952         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5953         if (Op.getOpcode() == ISD::UNDEF) continue;
5954         EltIsUndef = false;
5955
5956         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5957                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5958       }
5959
5960       if (EltIsUndef)
5961         Ops.push_back(DAG.getUNDEF(DstEltVT));
5962       else
5963         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5964     }
5965
5966     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5967     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5968                        &Ops[0], Ops.size());
5969   }
5970
5971   // Finally, this must be the case where we are shrinking elements: each input
5972   // turns into multiple outputs.
5973   bool isS2V = ISD::isScalarToVector(BV);
5974   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5975   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5976                             NumOutputsPerInput*BV->getNumOperands());
5977   SmallVector<SDValue, 8> Ops;
5978
5979   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5980     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5981       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5982         Ops.push_back(DAG.getUNDEF(DstEltVT));
5983       continue;
5984     }
5985
5986     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5987                   getAPIntValue().zextOrTrunc(SrcBitSize);
5988
5989     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5990       APInt ThisVal = OpVal.trunc(DstBitSize);
5991       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5992       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5993         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5994         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5995                            Ops[0]);
5996       OpVal = OpVal.lshr(DstBitSize);
5997     }
5998
5999     // For big endian targets, swap the order of the pieces of each element.
6000     if (TLI.isBigEndian())
6001       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6002   }
6003
6004   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
6005                      &Ops[0], Ops.size());
6006 }
6007
6008 SDValue DAGCombiner::visitFADD(SDNode *N) {
6009   SDValue N0 = N->getOperand(0);
6010   SDValue N1 = N->getOperand(1);
6011   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6012   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6013   EVT VT = N->getValueType(0);
6014
6015   // fold vector ops
6016   if (VT.isVector()) {
6017     SDValue FoldedVOp = SimplifyVBinOp(N);
6018     if (FoldedVOp.getNode()) return FoldedVOp;
6019   }
6020
6021   // fold (fadd c1, c2) -> c1 + c2
6022   if (N0CFP && N1CFP)
6023     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6024   // canonicalize constant to RHS
6025   if (N0CFP && !N1CFP)
6026     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6027   // fold (fadd A, 0) -> A
6028   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6029       N1CFP->getValueAPF().isZero())
6030     return N0;
6031   // fold (fadd A, (fneg B)) -> (fsub A, B)
6032   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6033     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6034     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6035                        GetNegatedExpression(N1, DAG, LegalOperations));
6036   // fold (fadd (fneg A), B) -> (fsub B, A)
6037   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6038     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6039     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6040                        GetNegatedExpression(N0, DAG, LegalOperations));
6041
6042   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6043   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6044       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6045       isa<ConstantFPSDNode>(N0.getOperand(1)))
6046     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6047                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6048                                    N0.getOperand(1), N1));
6049
6050   // No FP constant should be created after legalization as Instruction
6051   // Selection pass has hard time in dealing with FP constant.
6052   //
6053   // We don't need test this condition for transformation like following, as
6054   // the DAG being transformed implies it is legal to take FP constant as
6055   // operand.
6056   //
6057   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6058   //
6059   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6060
6061   // If allow, fold (fadd (fneg x), x) -> 0.0
6062   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6063       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6064     return DAG.getConstantFP(0.0, VT);
6065
6066     // If allow, fold (fadd x, (fneg x)) -> 0.0
6067   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6068       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6069     return DAG.getConstantFP(0.0, VT);
6070
6071   // In unsafe math mode, we can fold chains of FADD's of the same value
6072   // into multiplications.  This transform is not safe in general because
6073   // we are reducing the number of rounding steps.
6074   if (DAG.getTarget().Options.UnsafeFPMath &&
6075       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6076       !N0CFP && !N1CFP) {
6077     if (N0.getOpcode() == ISD::FMUL) {
6078       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6079       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6080
6081       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6082       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6083         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6084                                      SDValue(CFP00, 0),
6085                                      DAG.getConstantFP(1.0, VT));
6086         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6087                            N1, NewCFP);
6088       }
6089
6090       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6091       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6092         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6093                                      SDValue(CFP01, 0),
6094                                      DAG.getConstantFP(1.0, VT));
6095         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6096                            N1, NewCFP);
6097       }
6098
6099       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6100       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6101           N1.getOperand(0) == N1.getOperand(1) &&
6102           N0.getOperand(1) == N1.getOperand(0)) {
6103         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6104                                      SDValue(CFP00, 0),
6105                                      DAG.getConstantFP(2.0, VT));
6106         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6107                            N0.getOperand(1), NewCFP);
6108       }
6109
6110       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6111       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6112           N1.getOperand(0) == N1.getOperand(1) &&
6113           N0.getOperand(0) == N1.getOperand(0)) {
6114         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6115                                      SDValue(CFP01, 0),
6116                                      DAG.getConstantFP(2.0, VT));
6117         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6118                            N0.getOperand(0), NewCFP);
6119       }
6120     }
6121
6122     if (N1.getOpcode() == ISD::FMUL) {
6123       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6124       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6125
6126       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6127       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6128         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6129                                      SDValue(CFP10, 0),
6130                                      DAG.getConstantFP(1.0, VT));
6131         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6132                            N0, NewCFP);
6133       }
6134
6135       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6136       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6137         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6138                                      SDValue(CFP11, 0),
6139                                      DAG.getConstantFP(1.0, VT));
6140         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6141                            N0, NewCFP);
6142       }
6143
6144
6145       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6146       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6147           N0.getOperand(0) == N0.getOperand(1) &&
6148           N1.getOperand(1) == N0.getOperand(0)) {
6149         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6150                                      SDValue(CFP10, 0),
6151                                      DAG.getConstantFP(2.0, VT));
6152         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6153                            N1.getOperand(1), NewCFP);
6154       }
6155
6156       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6157       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6158           N0.getOperand(0) == N0.getOperand(1) &&
6159           N1.getOperand(0) == N0.getOperand(0)) {
6160         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6161                                      SDValue(CFP11, 0),
6162                                      DAG.getConstantFP(2.0, VT));
6163         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6164                            N1.getOperand(0), NewCFP);
6165       }
6166     }
6167
6168     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6169       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6170       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6171       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6172           (N0.getOperand(0) == N1))
6173         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6174                            N1, DAG.getConstantFP(3.0, VT));
6175     }
6176
6177     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6178       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6179       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6180       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6181           N1.getOperand(0) == N0)
6182         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6183                            N0, DAG.getConstantFP(3.0, VT));
6184     }
6185
6186     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6187     if (AllowNewFpConst &&
6188         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6189         N0.getOperand(0) == N0.getOperand(1) &&
6190         N1.getOperand(0) == N1.getOperand(1) &&
6191         N0.getOperand(0) == N1.getOperand(0))
6192       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6193                          N0.getOperand(0),
6194                          DAG.getConstantFP(4.0, VT));
6195   }
6196
6197   // FADD -> FMA combines:
6198   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6199        DAG.getTarget().Options.UnsafeFPMath) &&
6200       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6201       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6202
6203     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6204     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6205       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6206                          N0.getOperand(0), N0.getOperand(1), N1);
6207
6208     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6209     // Note: Commutes FADD operands.
6210     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6211       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6212                          N1.getOperand(0), N1.getOperand(1), N0);
6213   }
6214
6215   return SDValue();
6216 }
6217
6218 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6219   SDValue N0 = N->getOperand(0);
6220   SDValue N1 = N->getOperand(1);
6221   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6222   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6223   EVT VT = N->getValueType(0);
6224   SDLoc dl(N);
6225
6226   // fold vector ops
6227   if (VT.isVector()) {
6228     SDValue FoldedVOp = SimplifyVBinOp(N);
6229     if (FoldedVOp.getNode()) return FoldedVOp;
6230   }
6231
6232   // fold (fsub c1, c2) -> c1-c2
6233   if (N0CFP && N1CFP)
6234     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6235   // fold (fsub A, 0) -> A
6236   if (DAG.getTarget().Options.UnsafeFPMath &&
6237       N1CFP && N1CFP->getValueAPF().isZero())
6238     return N0;
6239   // fold (fsub 0, B) -> -B
6240   if (DAG.getTarget().Options.UnsafeFPMath &&
6241       N0CFP && N0CFP->getValueAPF().isZero()) {
6242     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6243       return GetNegatedExpression(N1, DAG, LegalOperations);
6244     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6245       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6246   }
6247   // fold (fsub A, (fneg B)) -> (fadd A, B)
6248   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6249     return DAG.getNode(ISD::FADD, dl, VT, N0,
6250                        GetNegatedExpression(N1, DAG, LegalOperations));
6251
6252   // If 'unsafe math' is enabled, fold
6253   //    (fsub x, x) -> 0.0 &
6254   //    (fsub x, (fadd x, y)) -> (fneg y) &
6255   //    (fsub x, (fadd y, x)) -> (fneg y)
6256   if (DAG.getTarget().Options.UnsafeFPMath) {
6257     if (N0 == N1)
6258       return DAG.getConstantFP(0.0f, VT);
6259
6260     if (N1.getOpcode() == ISD::FADD) {
6261       SDValue N10 = N1->getOperand(0);
6262       SDValue N11 = N1->getOperand(1);
6263
6264       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6265                                           &DAG.getTarget().Options))
6266         return GetNegatedExpression(N11, DAG, LegalOperations);
6267
6268       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6269                                           &DAG.getTarget().Options))
6270         return GetNegatedExpression(N10, DAG, LegalOperations);
6271     }
6272   }
6273
6274   // FSUB -> FMA combines:
6275   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6276        DAG.getTarget().Options.UnsafeFPMath) &&
6277       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6278       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6279
6280     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6281     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6282       return DAG.getNode(ISD::FMA, dl, VT,
6283                          N0.getOperand(0), N0.getOperand(1),
6284                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6285
6286     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6287     // Note: Commutes FSUB operands.
6288     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6289       return DAG.getNode(ISD::FMA, dl, VT,
6290                          DAG.getNode(ISD::FNEG, dl, VT,
6291                          N1.getOperand(0)),
6292                          N1.getOperand(1), N0);
6293
6294     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6295     if (N0.getOpcode() == ISD::FNEG &&
6296         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6297         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6298       SDValue N00 = N0.getOperand(0).getOperand(0);
6299       SDValue N01 = N0.getOperand(0).getOperand(1);
6300       return DAG.getNode(ISD::FMA, dl, VT,
6301                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6302                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6303     }
6304   }
6305
6306   return SDValue();
6307 }
6308
6309 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6310   SDValue N0 = N->getOperand(0);
6311   SDValue N1 = N->getOperand(1);
6312   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6313   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6314   EVT VT = N->getValueType(0);
6315   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6316
6317   // fold vector ops
6318   if (VT.isVector()) {
6319     SDValue FoldedVOp = SimplifyVBinOp(N);
6320     if (FoldedVOp.getNode()) return FoldedVOp;
6321   }
6322
6323   // fold (fmul c1, c2) -> c1*c2
6324   if (N0CFP && N1CFP)
6325     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6326   // canonicalize constant to RHS
6327   if (N0CFP && !N1CFP)
6328     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6329   // fold (fmul A, 0) -> 0
6330   if (DAG.getTarget().Options.UnsafeFPMath &&
6331       N1CFP && N1CFP->getValueAPF().isZero())
6332     return N1;
6333   // fold (fmul A, 0) -> 0, vector edition.
6334   if (DAG.getTarget().Options.UnsafeFPMath &&
6335       ISD::isBuildVectorAllZeros(N1.getNode()))
6336     return N1;
6337   // fold (fmul A, 1.0) -> A
6338   if (N1CFP && N1CFP->isExactlyValue(1.0))
6339     return N0;
6340   // fold (fmul X, 2.0) -> (fadd X, X)
6341   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6342     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6343   // fold (fmul X, -1.0) -> (fneg X)
6344   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6345     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6346       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6347
6348   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6349   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6350                                        &DAG.getTarget().Options)) {
6351     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6352                                          &DAG.getTarget().Options)) {
6353       // Both can be negated for free, check to see if at least one is cheaper
6354       // negated.
6355       if (LHSNeg == 2 || RHSNeg == 2)
6356         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6357                            GetNegatedExpression(N0, DAG, LegalOperations),
6358                            GetNegatedExpression(N1, DAG, LegalOperations));
6359     }
6360   }
6361
6362   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6363   if (DAG.getTarget().Options.UnsafeFPMath &&
6364       N1CFP && N0.getOpcode() == ISD::FMUL &&
6365       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6366     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6367                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6368                                    N0.getOperand(1), N1));
6369
6370   return SDValue();
6371 }
6372
6373 SDValue DAGCombiner::visitFMA(SDNode *N) {
6374   SDValue N0 = N->getOperand(0);
6375   SDValue N1 = N->getOperand(1);
6376   SDValue N2 = N->getOperand(2);
6377   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6378   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6379   EVT VT = N->getValueType(0);
6380   SDLoc dl(N);
6381
6382   if (DAG.getTarget().Options.UnsafeFPMath) {
6383     if (N0CFP && N0CFP->isZero())
6384       return N2;
6385     if (N1CFP && N1CFP->isZero())
6386       return N2;
6387   }
6388   if (N0CFP && N0CFP->isExactlyValue(1.0))
6389     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6390   if (N1CFP && N1CFP->isExactlyValue(1.0))
6391     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6392
6393   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6394   if (N0CFP && !N1CFP)
6395     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6396
6397   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6398   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6399       N2.getOpcode() == ISD::FMUL &&
6400       N0 == N2.getOperand(0) &&
6401       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6402     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6403                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6404   }
6405
6406
6407   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6408   if (DAG.getTarget().Options.UnsafeFPMath &&
6409       N0.getOpcode() == ISD::FMUL && N1CFP &&
6410       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6411     return DAG.getNode(ISD::FMA, dl, VT,
6412                        N0.getOperand(0),
6413                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6414                        N2);
6415   }
6416
6417   // (fma x, 1, y) -> (fadd x, y)
6418   // (fma x, -1, y) -> (fadd (fneg x), y)
6419   if (N1CFP) {
6420     if (N1CFP->isExactlyValue(1.0))
6421       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6422
6423     if (N1CFP->isExactlyValue(-1.0) &&
6424         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6425       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6426       AddToWorkList(RHSNeg.getNode());
6427       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6428     }
6429   }
6430
6431   // (fma x, c, x) -> (fmul x, (c+1))
6432   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6433     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6434                        DAG.getNode(ISD::FADD, dl, VT,
6435                                    N1, DAG.getConstantFP(1.0, VT)));
6436
6437   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6438   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6439       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6440     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6441                        DAG.getNode(ISD::FADD, dl, VT,
6442                                    N1, DAG.getConstantFP(-1.0, VT)));
6443
6444
6445   return SDValue();
6446 }
6447
6448 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6449   SDValue N0 = N->getOperand(0);
6450   SDValue N1 = N->getOperand(1);
6451   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6452   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6453   EVT VT = N->getValueType(0);
6454   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6455
6456   // fold vector ops
6457   if (VT.isVector()) {
6458     SDValue FoldedVOp = SimplifyVBinOp(N);
6459     if (FoldedVOp.getNode()) return FoldedVOp;
6460   }
6461
6462   // fold (fdiv c1, c2) -> c1/c2
6463   if (N0CFP && N1CFP)
6464     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6465
6466   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6467   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6468     // Compute the reciprocal 1.0 / c2.
6469     APFloat N1APF = N1CFP->getValueAPF();
6470     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6471     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6472     // Only do the transform if the reciprocal is a legal fp immediate that
6473     // isn't too nasty (eg NaN, denormal, ...).
6474     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6475         (!LegalOperations ||
6476          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6477          // backend)... we should handle this gracefully after Legalize.
6478          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6479          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6480          TLI.isFPImmLegal(Recip, VT)))
6481       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6482                          DAG.getConstantFP(Recip, VT));
6483   }
6484
6485   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6486   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6487                                        &DAG.getTarget().Options)) {
6488     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6489                                          &DAG.getTarget().Options)) {
6490       // Both can be negated for free, check to see if at least one is cheaper
6491       // negated.
6492       if (LHSNeg == 2 || RHSNeg == 2)
6493         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6494                            GetNegatedExpression(N0, DAG, LegalOperations),
6495                            GetNegatedExpression(N1, DAG, LegalOperations));
6496     }
6497   }
6498
6499   return SDValue();
6500 }
6501
6502 SDValue DAGCombiner::visitFREM(SDNode *N) {
6503   SDValue N0 = N->getOperand(0);
6504   SDValue N1 = N->getOperand(1);
6505   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6506   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6507   EVT VT = N->getValueType(0);
6508
6509   // fold (frem c1, c2) -> fmod(c1,c2)
6510   if (N0CFP && N1CFP)
6511     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6512
6513   return SDValue();
6514 }
6515
6516 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6517   SDValue N0 = N->getOperand(0);
6518   SDValue N1 = N->getOperand(1);
6519   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6520   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6521   EVT VT = N->getValueType(0);
6522
6523   if (N0CFP && N1CFP)  // Constant fold
6524     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6525
6526   if (N1CFP) {
6527     const APFloat& V = N1CFP->getValueAPF();
6528     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6529     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6530     if (!V.isNegative()) {
6531       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6532         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6533     } else {
6534       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6535         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6536                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6537     }
6538   }
6539
6540   // copysign(fabs(x), y) -> copysign(x, y)
6541   // copysign(fneg(x), y) -> copysign(x, y)
6542   // copysign(copysign(x,z), y) -> copysign(x, y)
6543   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6544       N0.getOpcode() == ISD::FCOPYSIGN)
6545     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6546                        N0.getOperand(0), N1);
6547
6548   // copysign(x, abs(y)) -> abs(x)
6549   if (N1.getOpcode() == ISD::FABS)
6550     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6551
6552   // copysign(x, copysign(y,z)) -> copysign(x, z)
6553   if (N1.getOpcode() == ISD::FCOPYSIGN)
6554     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6555                        N0, N1.getOperand(1));
6556
6557   // copysign(x, fp_extend(y)) -> copysign(x, y)
6558   // copysign(x, fp_round(y)) -> copysign(x, y)
6559   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6560     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6561                        N0, N1.getOperand(0));
6562
6563   return SDValue();
6564 }
6565
6566 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6567   SDValue N0 = N->getOperand(0);
6568   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6569   EVT VT = N->getValueType(0);
6570   EVT OpVT = N0.getValueType();
6571
6572   // fold (sint_to_fp c1) -> c1fp
6573   if (N0C &&
6574       // ...but only if the target supports immediate floating-point values
6575       (!LegalOperations ||
6576        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6577     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6578
6579   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6580   // but UINT_TO_FP is legal on this target, try to convert.
6581   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6582       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6583     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6584     if (DAG.SignBitIsZero(N0))
6585       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6586   }
6587
6588   // The next optimizations are desireable only if SELECT_CC can be lowered.
6589   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6590   // having to say they don't support SELECT_CC on every type the DAG knows
6591   // about, since there is no way to mark an opcode illegal at all value types
6592   // (See also visitSELECT)
6593   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6594     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6595     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6596         !VT.isVector() &&
6597         (!LegalOperations ||
6598          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6599       SDValue Ops[] =
6600         { N0.getOperand(0), N0.getOperand(1),
6601           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6602           N0.getOperand(2) };
6603       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6604     }
6605
6606     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6607     //      (select_cc x, y, 1.0, 0.0,, cc)
6608     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6609         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6610         (!LegalOperations ||
6611          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6612       SDValue Ops[] =
6613         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6614           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6615           N0.getOperand(0).getOperand(2) };
6616       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6617     }
6618   }
6619
6620   return SDValue();
6621 }
6622
6623 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6624   SDValue N0 = N->getOperand(0);
6625   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6626   EVT VT = N->getValueType(0);
6627   EVT OpVT = N0.getValueType();
6628
6629   // fold (uint_to_fp c1) -> c1fp
6630   if (N0C &&
6631       // ...but only if the target supports immediate floating-point values
6632       (!LegalOperations ||
6633        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6634     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6635
6636   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6637   // but SINT_TO_FP is legal on this target, try to convert.
6638   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6639       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6640     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6641     if (DAG.SignBitIsZero(N0))
6642       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6643   }
6644
6645   // The next optimizations are desireable only if SELECT_CC can be lowered.
6646   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6647   // having to say they don't support SELECT_CC on every type the DAG knows
6648   // about, since there is no way to mark an opcode illegal at all value types
6649   // (See also visitSELECT)
6650   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6651     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6652
6653     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6654         (!LegalOperations ||
6655          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6656       SDValue Ops[] =
6657         { N0.getOperand(0), N0.getOperand(1),
6658           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6659           N0.getOperand(2) };
6660       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6661     }
6662   }
6663
6664   return SDValue();
6665 }
6666
6667 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6668   SDValue N0 = N->getOperand(0);
6669   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6670   EVT VT = N->getValueType(0);
6671
6672   // fold (fp_to_sint c1fp) -> c1
6673   if (N0CFP)
6674     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
6675
6676   return SDValue();
6677 }
6678
6679 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6680   SDValue N0 = N->getOperand(0);
6681   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6682   EVT VT = N->getValueType(0);
6683
6684   // fold (fp_to_uint c1fp) -> c1
6685   if (N0CFP)
6686     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
6687
6688   return SDValue();
6689 }
6690
6691 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6692   SDValue N0 = N->getOperand(0);
6693   SDValue N1 = N->getOperand(1);
6694   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6695   EVT VT = N->getValueType(0);
6696
6697   // fold (fp_round c1fp) -> c1fp
6698   if (N0CFP)
6699     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
6700
6701   // fold (fp_round (fp_extend x)) -> x
6702   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6703     return N0.getOperand(0);
6704
6705   // fold (fp_round (fp_round x)) -> (fp_round x)
6706   if (N0.getOpcode() == ISD::FP_ROUND) {
6707     // This is a value preserving truncation if both round's are.
6708     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6709                    N0.getNode()->getConstantOperandVal(1) == 1;
6710     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
6711                        DAG.getIntPtrConstant(IsTrunc));
6712   }
6713
6714   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6715   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6716     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
6717                               N0.getOperand(0), N1);
6718     AddToWorkList(Tmp.getNode());
6719     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6720                        Tmp, N0.getOperand(1));
6721   }
6722
6723   return SDValue();
6724 }
6725
6726 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6727   SDValue N0 = N->getOperand(0);
6728   EVT VT = N->getValueType(0);
6729   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6730   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6731
6732   // fold (fp_round_inreg c1fp) -> c1fp
6733   if (N0CFP && isTypeLegal(EVT)) {
6734     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6735     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
6736   }
6737
6738   return SDValue();
6739 }
6740
6741 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6742   SDValue N0 = N->getOperand(0);
6743   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6744   EVT VT = N->getValueType(0);
6745
6746   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6747   if (N->hasOneUse() &&
6748       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6749     return SDValue();
6750
6751   // fold (fp_extend c1fp) -> c1fp
6752   if (N0CFP)
6753     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
6754
6755   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6756   // value of X.
6757   if (N0.getOpcode() == ISD::FP_ROUND
6758       && N0.getNode()->getConstantOperandVal(1) == 1) {
6759     SDValue In = N0.getOperand(0);
6760     if (In.getValueType() == VT) return In;
6761     if (VT.bitsLT(In.getValueType()))
6762       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
6763                          In, N0.getOperand(1));
6764     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
6765   }
6766
6767   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6768   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6769       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6770        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6771     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6772     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6773                                      LN0->getChain(),
6774                                      LN0->getBasePtr(), N0.getValueType(),
6775                                      LN0->getMemOperand());
6776     CombineTo(N, ExtLoad);
6777     CombineTo(N0.getNode(),
6778               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
6779                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6780               ExtLoad.getValue(1));
6781     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6782   }
6783
6784   return SDValue();
6785 }
6786
6787 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6788   SDValue N0 = N->getOperand(0);
6789   EVT VT = N->getValueType(0);
6790
6791   if (VT.isVector()) {
6792     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6793     if (FoldedVOp.getNode()) return FoldedVOp;
6794   }
6795
6796   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6797                          &DAG.getTarget().Options))
6798     return GetNegatedExpression(N0, DAG, LegalOperations);
6799
6800   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6801   // constant pool values.
6802   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6803       !VT.isVector() &&
6804       N0.getNode()->hasOneUse() &&
6805       N0.getOperand(0).getValueType().isInteger()) {
6806     SDValue Int = N0.getOperand(0);
6807     EVT IntVT = Int.getValueType();
6808     if (IntVT.isInteger() && !IntVT.isVector()) {
6809       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
6810               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6811       AddToWorkList(Int.getNode());
6812       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6813                          VT, Int);
6814     }
6815   }
6816
6817   // (fneg (fmul c, x)) -> (fmul -c, x)
6818   if (N0.getOpcode() == ISD::FMUL) {
6819     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6820     if (CFP1)
6821       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6822                          N0.getOperand(0),
6823                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6824                                      N0.getOperand(1)));
6825   }
6826
6827   return SDValue();
6828 }
6829
6830 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6831   SDValue N0 = N->getOperand(0);
6832   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6833   EVT VT = N->getValueType(0);
6834
6835   // fold (fceil c1) -> fceil(c1)
6836   if (N0CFP)
6837     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
6838
6839   return SDValue();
6840 }
6841
6842 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6843   SDValue N0 = N->getOperand(0);
6844   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6845   EVT VT = N->getValueType(0);
6846
6847   // fold (ftrunc c1) -> ftrunc(c1)
6848   if (N0CFP)
6849     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
6850
6851   return SDValue();
6852 }
6853
6854 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6855   SDValue N0 = N->getOperand(0);
6856   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6857   EVT VT = N->getValueType(0);
6858
6859   // fold (ffloor c1) -> ffloor(c1)
6860   if (N0CFP)
6861     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
6862
6863   return SDValue();
6864 }
6865
6866 SDValue DAGCombiner::visitFABS(SDNode *N) {
6867   SDValue N0 = N->getOperand(0);
6868   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6869   EVT VT = N->getValueType(0);
6870
6871   if (VT.isVector()) {
6872     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6873     if (FoldedVOp.getNode()) return FoldedVOp;
6874   }
6875
6876   // fold (fabs c1) -> fabs(c1)
6877   if (N0CFP)
6878     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6879   // fold (fabs (fabs x)) -> (fabs x)
6880   if (N0.getOpcode() == ISD::FABS)
6881     return N->getOperand(0);
6882   // fold (fabs (fneg x)) -> (fabs x)
6883   // fold (fabs (fcopysign x, y)) -> (fabs x)
6884   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6885     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
6886
6887   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6888   // constant pool values.
6889   if (!TLI.isFAbsFree(VT) &&
6890       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6891       N0.getOperand(0).getValueType().isInteger() &&
6892       !N0.getOperand(0).getValueType().isVector()) {
6893     SDValue Int = N0.getOperand(0);
6894     EVT IntVT = Int.getValueType();
6895     if (IntVT.isInteger() && !IntVT.isVector()) {
6896       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
6897              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6898       AddToWorkList(Int.getNode());
6899       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6900                          N->getValueType(0), Int);
6901     }
6902   }
6903
6904   return SDValue();
6905 }
6906
6907 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6908   SDValue Chain = N->getOperand(0);
6909   SDValue N1 = N->getOperand(1);
6910   SDValue N2 = N->getOperand(2);
6911
6912   // If N is a constant we could fold this into a fallthrough or unconditional
6913   // branch. However that doesn't happen very often in normal code, because
6914   // Instcombine/SimplifyCFG should have handled the available opportunities.
6915   // If we did this folding here, it would be necessary to update the
6916   // MachineBasicBlock CFG, which is awkward.
6917
6918   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6919   // on the target.
6920   if (N1.getOpcode() == ISD::SETCC &&
6921       TLI.isOperationLegalOrCustom(ISD::BR_CC,
6922                                    N1.getOperand(0).getValueType())) {
6923     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
6924                        Chain, N1.getOperand(2),
6925                        N1.getOperand(0), N1.getOperand(1), N2);
6926   }
6927
6928   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6929       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6930        (N1.getOperand(0).hasOneUse() &&
6931         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6932     SDNode *Trunc = 0;
6933     if (N1.getOpcode() == ISD::TRUNCATE) {
6934       // Look pass the truncate.
6935       Trunc = N1.getNode();
6936       N1 = N1.getOperand(0);
6937     }
6938
6939     // Match this pattern so that we can generate simpler code:
6940     //
6941     //   %a = ...
6942     //   %b = and i32 %a, 2
6943     //   %c = srl i32 %b, 1
6944     //   brcond i32 %c ...
6945     //
6946     // into
6947     //
6948     //   %a = ...
6949     //   %b = and i32 %a, 2
6950     //   %c = setcc eq %b, 0
6951     //   brcond %c ...
6952     //
6953     // This applies only when the AND constant value has one bit set and the
6954     // SRL constant is equal to the log2 of the AND constant. The back-end is
6955     // smart enough to convert the result into a TEST/JMP sequence.
6956     SDValue Op0 = N1.getOperand(0);
6957     SDValue Op1 = N1.getOperand(1);
6958
6959     if (Op0.getOpcode() == ISD::AND &&
6960         Op1.getOpcode() == ISD::Constant) {
6961       SDValue AndOp1 = Op0.getOperand(1);
6962
6963       if (AndOp1.getOpcode() == ISD::Constant) {
6964         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6965
6966         if (AndConst.isPowerOf2() &&
6967             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6968           SDValue SetCC =
6969             DAG.getSetCC(SDLoc(N),
6970                          getSetCCResultType(Op0.getValueType()),
6971                          Op0, DAG.getConstant(0, Op0.getValueType()),
6972                          ISD::SETNE);
6973
6974           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
6975                                           MVT::Other, Chain, SetCC, N2);
6976           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6977           // will convert it back to (X & C1) >> C2.
6978           CombineTo(N, NewBRCond, false);
6979           // Truncate is dead.
6980           if (Trunc) {
6981             removeFromWorkList(Trunc);
6982             DAG.DeleteNode(Trunc);
6983           }
6984           // Replace the uses of SRL with SETCC
6985           WorkListRemover DeadNodes(*this);
6986           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6987           removeFromWorkList(N1.getNode());
6988           DAG.DeleteNode(N1.getNode());
6989           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6990         }
6991       }
6992     }
6993
6994     if (Trunc)
6995       // Restore N1 if the above transformation doesn't match.
6996       N1 = N->getOperand(1);
6997   }
6998
6999   // Transform br(xor(x, y)) -> br(x != y)
7000   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7001   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7002     SDNode *TheXor = N1.getNode();
7003     SDValue Op0 = TheXor->getOperand(0);
7004     SDValue Op1 = TheXor->getOperand(1);
7005     if (Op0.getOpcode() == Op1.getOpcode()) {
7006       // Avoid missing important xor optimizations.
7007       SDValue Tmp = visitXOR(TheXor);
7008       if (Tmp.getNode()) {
7009         if (Tmp.getNode() != TheXor) {
7010           DEBUG(dbgs() << "\nReplacing.8 ";
7011                 TheXor->dump(&DAG);
7012                 dbgs() << "\nWith: ";
7013                 Tmp.getNode()->dump(&DAG);
7014                 dbgs() << '\n');
7015           WorkListRemover DeadNodes(*this);
7016           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7017           removeFromWorkList(TheXor);
7018           DAG.DeleteNode(TheXor);
7019           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7020                              MVT::Other, Chain, Tmp, N2);
7021         }
7022
7023         // visitXOR has changed XOR's operands or replaced the XOR completely,
7024         // bail out.
7025         return SDValue(N, 0);
7026       }
7027     }
7028
7029     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7030       bool Equal = false;
7031       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7032         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7033             Op0.getOpcode() == ISD::XOR) {
7034           TheXor = Op0.getNode();
7035           Equal = true;
7036         }
7037
7038       EVT SetCCVT = N1.getValueType();
7039       if (LegalTypes)
7040         SetCCVT = getSetCCResultType(SetCCVT);
7041       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7042                                    SetCCVT,
7043                                    Op0, Op1,
7044                                    Equal ? ISD::SETEQ : ISD::SETNE);
7045       // Replace the uses of XOR with SETCC
7046       WorkListRemover DeadNodes(*this);
7047       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7048       removeFromWorkList(N1.getNode());
7049       DAG.DeleteNode(N1.getNode());
7050       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7051                          MVT::Other, Chain, SetCC, N2);
7052     }
7053   }
7054
7055   return SDValue();
7056 }
7057
7058 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7059 //
7060 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7061   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7062   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7063
7064   // If N is a constant we could fold this into a fallthrough or unconditional
7065   // branch. However that doesn't happen very often in normal code, because
7066   // Instcombine/SimplifyCFG should have handled the available opportunities.
7067   // If we did this folding here, it would be necessary to update the
7068   // MachineBasicBlock CFG, which is awkward.
7069
7070   // Use SimplifySetCC to simplify SETCC's.
7071   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7072                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7073                                false);
7074   if (Simp.getNode()) AddToWorkList(Simp.getNode());
7075
7076   // fold to a simpler setcc
7077   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7078     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7079                        N->getOperand(0), Simp.getOperand(2),
7080                        Simp.getOperand(0), Simp.getOperand(1),
7081                        N->getOperand(4));
7082
7083   return SDValue();
7084 }
7085
7086 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7087 /// uses N as its base pointer and that N may be folded in the load / store
7088 /// addressing mode.
7089 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7090                                     SelectionDAG &DAG,
7091                                     const TargetLowering &TLI) {
7092   EVT VT;
7093   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7094     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7095       return false;
7096     VT = Use->getValueType(0);
7097   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7098     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7099       return false;
7100     VT = ST->getValue().getValueType();
7101   } else
7102     return false;
7103
7104   TargetLowering::AddrMode AM;
7105   if (N->getOpcode() == ISD::ADD) {
7106     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7107     if (Offset)
7108       // [reg +/- imm]
7109       AM.BaseOffs = Offset->getSExtValue();
7110     else
7111       // [reg +/- reg]
7112       AM.Scale = 1;
7113   } else if (N->getOpcode() == ISD::SUB) {
7114     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7115     if (Offset)
7116       // [reg +/- imm]
7117       AM.BaseOffs = -Offset->getSExtValue();
7118     else
7119       // [reg +/- reg]
7120       AM.Scale = 1;
7121   } else
7122     return false;
7123
7124   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7125 }
7126
7127 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7128 /// pre-indexed load / store when the base pointer is an add or subtract
7129 /// and it has other uses besides the load / store. After the
7130 /// transformation, the new indexed load / store has effectively folded
7131 /// the add / subtract in and all of its other uses are redirected to the
7132 /// new load / store.
7133 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7134   if (Level < AfterLegalizeDAG)
7135     return false;
7136
7137   bool isLoad = true;
7138   SDValue Ptr;
7139   EVT VT;
7140   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7141     if (LD->isIndexed())
7142       return false;
7143     VT = LD->getMemoryVT();
7144     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7145         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7146       return false;
7147     Ptr = LD->getBasePtr();
7148   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7149     if (ST->isIndexed())
7150       return false;
7151     VT = ST->getMemoryVT();
7152     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7153         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7154       return false;
7155     Ptr = ST->getBasePtr();
7156     isLoad = false;
7157   } else {
7158     return false;
7159   }
7160
7161   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7162   // out.  There is no reason to make this a preinc/predec.
7163   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7164       Ptr.getNode()->hasOneUse())
7165     return false;
7166
7167   // Ask the target to do addressing mode selection.
7168   SDValue BasePtr;
7169   SDValue Offset;
7170   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7171   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7172     return false;
7173
7174   // Backends without true r+i pre-indexed forms may need to pass a
7175   // constant base with a variable offset so that constant coercion
7176   // will work with the patterns in canonical form.
7177   bool Swapped = false;
7178   if (isa<ConstantSDNode>(BasePtr)) {
7179     std::swap(BasePtr, Offset);
7180     Swapped = true;
7181   }
7182
7183   // Don't create a indexed load / store with zero offset.
7184   if (isa<ConstantSDNode>(Offset) &&
7185       cast<ConstantSDNode>(Offset)->isNullValue())
7186     return false;
7187
7188   // Try turning it into a pre-indexed load / store except when:
7189   // 1) The new base ptr is a frame index.
7190   // 2) If N is a store and the new base ptr is either the same as or is a
7191   //    predecessor of the value being stored.
7192   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7193   //    that would create a cycle.
7194   // 4) All uses are load / store ops that use it as old base ptr.
7195
7196   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7197   // (plus the implicit offset) to a register to preinc anyway.
7198   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7199     return false;
7200
7201   // Check #2.
7202   if (!isLoad) {
7203     SDValue Val = cast<StoreSDNode>(N)->getValue();
7204     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7205       return false;
7206   }
7207
7208   // If the offset is a constant, there may be other adds of constants that
7209   // can be folded with this one. We should do this to avoid having to keep
7210   // a copy of the original base pointer.
7211   SmallVector<SDNode *, 16> OtherUses;
7212   if (isa<ConstantSDNode>(Offset))
7213     for (SDNode::use_iterator I = BasePtr.getNode()->use_begin(),
7214          E = BasePtr.getNode()->use_end(); I != E; ++I) {
7215       SDNode *Use = *I;
7216       if (Use == Ptr.getNode())
7217         continue;
7218
7219       if (Use->isPredecessorOf(N))
7220         continue;
7221
7222       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7223         OtherUses.clear();
7224         break;
7225       }
7226
7227       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7228       if (Op1.getNode() == BasePtr.getNode())
7229         std::swap(Op0, Op1);
7230       assert(Op0.getNode() == BasePtr.getNode() &&
7231              "Use of ADD/SUB but not an operand");
7232
7233       if (!isa<ConstantSDNode>(Op1)) {
7234         OtherUses.clear();
7235         break;
7236       }
7237
7238       // FIXME: In some cases, we can be smarter about this.
7239       if (Op1.getValueType() != Offset.getValueType()) {
7240         OtherUses.clear();
7241         break;
7242       }
7243
7244       OtherUses.push_back(Use);
7245     }
7246
7247   if (Swapped)
7248     std::swap(BasePtr, Offset);
7249
7250   // Now check for #3 and #4.
7251   bool RealUse = false;
7252
7253   // Caches for hasPredecessorHelper
7254   SmallPtrSet<const SDNode *, 32> Visited;
7255   SmallVector<const SDNode *, 16> Worklist;
7256
7257   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7258          E = Ptr.getNode()->use_end(); I != E; ++I) {
7259     SDNode *Use = *I;
7260     if (Use == N)
7261       continue;
7262     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7263       return false;
7264
7265     // If Ptr may be folded in addressing mode of other use, then it's
7266     // not profitable to do this transformation.
7267     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7268       RealUse = true;
7269   }
7270
7271   if (!RealUse)
7272     return false;
7273
7274   SDValue Result;
7275   if (isLoad)
7276     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7277                                 BasePtr, Offset, AM);
7278   else
7279     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7280                                  BasePtr, Offset, AM);
7281   ++PreIndexedNodes;
7282   ++NodesCombined;
7283   DEBUG(dbgs() << "\nReplacing.4 ";
7284         N->dump(&DAG);
7285         dbgs() << "\nWith: ";
7286         Result.getNode()->dump(&DAG);
7287         dbgs() << '\n');
7288   WorkListRemover DeadNodes(*this);
7289   if (isLoad) {
7290     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7291     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7292   } else {
7293     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7294   }
7295
7296   // Finally, since the node is now dead, remove it from the graph.
7297   DAG.DeleteNode(N);
7298
7299   if (Swapped)
7300     std::swap(BasePtr, Offset);
7301
7302   // Replace other uses of BasePtr that can be updated to use Ptr
7303   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7304     unsigned OffsetIdx = 1;
7305     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7306       OffsetIdx = 0;
7307     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7308            BasePtr.getNode() && "Expected BasePtr operand");
7309
7310     // We need to replace ptr0 in the following expression:
7311     //   x0 * offset0 + y0 * ptr0 = t0
7312     // knowing that
7313     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7314     //
7315     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7316     // indexed load/store and the expresion that needs to be re-written.
7317     //
7318     // Therefore, we have:
7319     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7320
7321     ConstantSDNode *CN =
7322       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7323     int X0, X1, Y0, Y1;
7324     APInt Offset0 = CN->getAPIntValue();
7325     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7326
7327     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7328     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7329     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7330     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7331
7332     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7333
7334     APInt CNV = Offset0;
7335     if (X0 < 0) CNV = -CNV;
7336     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7337     else CNV = CNV - Offset1;
7338
7339     // We can now generate the new expression.
7340     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7341     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7342
7343     SDValue NewUse = DAG.getNode(Opcode,
7344                                  SDLoc(OtherUses[i]),
7345                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7346     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7347     removeFromWorkList(OtherUses[i]);
7348     DAG.DeleteNode(OtherUses[i]);
7349   }
7350
7351   // Replace the uses of Ptr with uses of the updated base value.
7352   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7353   removeFromWorkList(Ptr.getNode());
7354   DAG.DeleteNode(Ptr.getNode());
7355
7356   return true;
7357 }
7358
7359 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7360 /// add / sub of the base pointer node into a post-indexed load / store.
7361 /// The transformation folded the add / subtract into the new indexed
7362 /// load / store effectively and all of its uses are redirected to the
7363 /// new load / store.
7364 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7365   if (Level < AfterLegalizeDAG)
7366     return false;
7367
7368   bool isLoad = true;
7369   SDValue Ptr;
7370   EVT VT;
7371   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7372     if (LD->isIndexed())
7373       return false;
7374     VT = LD->getMemoryVT();
7375     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7376         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7377       return false;
7378     Ptr = LD->getBasePtr();
7379   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7380     if (ST->isIndexed())
7381       return false;
7382     VT = ST->getMemoryVT();
7383     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7384         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7385       return false;
7386     Ptr = ST->getBasePtr();
7387     isLoad = false;
7388   } else {
7389     return false;
7390   }
7391
7392   if (Ptr.getNode()->hasOneUse())
7393     return false;
7394
7395   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7396          E = Ptr.getNode()->use_end(); I != E; ++I) {
7397     SDNode *Op = *I;
7398     if (Op == N ||
7399         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7400       continue;
7401
7402     SDValue BasePtr;
7403     SDValue Offset;
7404     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7405     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7406       // Don't create a indexed load / store with zero offset.
7407       if (isa<ConstantSDNode>(Offset) &&
7408           cast<ConstantSDNode>(Offset)->isNullValue())
7409         continue;
7410
7411       // Try turning it into a post-indexed load / store except when
7412       // 1) All uses are load / store ops that use it as base ptr (and
7413       //    it may be folded as addressing mmode).
7414       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7415       //    nor a successor of N. Otherwise, if Op is folded that would
7416       //    create a cycle.
7417
7418       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7419         continue;
7420
7421       // Check for #1.
7422       bool TryNext = false;
7423       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7424              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7425         SDNode *Use = *II;
7426         if (Use == Ptr.getNode())
7427           continue;
7428
7429         // If all the uses are load / store addresses, then don't do the
7430         // transformation.
7431         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7432           bool RealUse = false;
7433           for (SDNode::use_iterator III = Use->use_begin(),
7434                  EEE = Use->use_end(); III != EEE; ++III) {
7435             SDNode *UseUse = *III;
7436             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7437               RealUse = true;
7438           }
7439
7440           if (!RealUse) {
7441             TryNext = true;
7442             break;
7443           }
7444         }
7445       }
7446
7447       if (TryNext)
7448         continue;
7449
7450       // Check for #2
7451       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7452         SDValue Result = isLoad
7453           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7454                                BasePtr, Offset, AM)
7455           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7456                                 BasePtr, Offset, AM);
7457         ++PostIndexedNodes;
7458         ++NodesCombined;
7459         DEBUG(dbgs() << "\nReplacing.5 ";
7460               N->dump(&DAG);
7461               dbgs() << "\nWith: ";
7462               Result.getNode()->dump(&DAG);
7463               dbgs() << '\n');
7464         WorkListRemover DeadNodes(*this);
7465         if (isLoad) {
7466           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7467           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7468         } else {
7469           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7470         }
7471
7472         // Finally, since the node is now dead, remove it from the graph.
7473         DAG.DeleteNode(N);
7474
7475         // Replace the uses of Use with uses of the updated base value.
7476         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7477                                       Result.getValue(isLoad ? 1 : 0));
7478         removeFromWorkList(Op);
7479         DAG.DeleteNode(Op);
7480         return true;
7481       }
7482     }
7483   }
7484
7485   return false;
7486 }
7487
7488 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7489   LoadSDNode *LD  = cast<LoadSDNode>(N);
7490   SDValue Chain = LD->getChain();
7491   SDValue Ptr   = LD->getBasePtr();
7492
7493   // If load is not volatile and there are no uses of the loaded value (and
7494   // the updated indexed value in case of indexed loads), change uses of the
7495   // chain value into uses of the chain input (i.e. delete the dead load).
7496   if (!LD->isVolatile()) {
7497     if (N->getValueType(1) == MVT::Other) {
7498       // Unindexed loads.
7499       if (!N->hasAnyUseOfValue(0)) {
7500         // It's not safe to use the two value CombineTo variant here. e.g.
7501         // v1, chain2 = load chain1, loc
7502         // v2, chain3 = load chain2, loc
7503         // v3         = add v2, c
7504         // Now we replace use of chain2 with chain1.  This makes the second load
7505         // isomorphic to the one we are deleting, and thus makes this load live.
7506         DEBUG(dbgs() << "\nReplacing.6 ";
7507               N->dump(&DAG);
7508               dbgs() << "\nWith chain: ";
7509               Chain.getNode()->dump(&DAG);
7510               dbgs() << "\n");
7511         WorkListRemover DeadNodes(*this);
7512         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7513
7514         if (N->use_empty()) {
7515           removeFromWorkList(N);
7516           DAG.DeleteNode(N);
7517         }
7518
7519         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7520       }
7521     } else {
7522       // Indexed loads.
7523       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7524       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7525         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7526         DEBUG(dbgs() << "\nReplacing.7 ";
7527               N->dump(&DAG);
7528               dbgs() << "\nWith: ";
7529               Undef.getNode()->dump(&DAG);
7530               dbgs() << " and 2 other values\n");
7531         WorkListRemover DeadNodes(*this);
7532         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7533         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7534                                       DAG.getUNDEF(N->getValueType(1)));
7535         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7536         removeFromWorkList(N);
7537         DAG.DeleteNode(N);
7538         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7539       }
7540     }
7541   }
7542
7543   // If this load is directly stored, replace the load value with the stored
7544   // value.
7545   // TODO: Handle store large -> read small portion.
7546   // TODO: Handle TRUNCSTORE/LOADEXT
7547   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7548     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7549       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7550       if (PrevST->getBasePtr() == Ptr &&
7551           PrevST->getValue().getValueType() == N->getValueType(0))
7552       return CombineTo(N, Chain.getOperand(1), Chain);
7553     }
7554   }
7555
7556   // Try to infer better alignment information than the load already has.
7557   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7558     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7559       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7560         SDValue NewLoad =
7561                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7562                               LD->getValueType(0),
7563                               Chain, Ptr, LD->getPointerInfo(),
7564                               LD->getMemoryVT(),
7565                               LD->isVolatile(), LD->isNonTemporal(), Align,
7566                               LD->getTBAAInfo());
7567         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
7568       }
7569     }
7570   }
7571
7572   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
7573     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
7574   if (UseAA) {
7575     // Walk up chain skipping non-aliasing memory nodes.
7576     SDValue BetterChain = FindBetterChain(N, Chain);
7577
7578     // If there is a better chain.
7579     if (Chain != BetterChain) {
7580       SDValue ReplLoad;
7581
7582       // Replace the chain to void dependency.
7583       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7584         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
7585                                BetterChain, Ptr, LD->getMemOperand());
7586       } else {
7587         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
7588                                   LD->getValueType(0),
7589                                   BetterChain, Ptr, LD->getMemoryVT(),
7590                                   LD->getMemOperand());
7591       }
7592
7593       // Create token factor to keep old chain connected.
7594       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
7595                                   MVT::Other, Chain, ReplLoad.getValue(1));
7596
7597       // Make sure the new and old chains are cleaned up.
7598       AddToWorkList(Token.getNode());
7599
7600       // Replace uses with load result and token factor. Don't add users
7601       // to work list.
7602       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7603     }
7604   }
7605
7606   // Try transforming N to an indexed load.
7607   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7608     return SDValue(N, 0);
7609
7610   // Try to slice up N to more direct loads if the slices are mapped to
7611   // different register banks or pairing can take place.
7612   if (SliceUpLoad(N))
7613     return SDValue(N, 0);
7614
7615   return SDValue();
7616 }
7617
7618 namespace {
7619 /// \brief Helper structure used to slice a load in smaller loads.
7620 /// Basically a slice is obtained from the following sequence:
7621 /// Origin = load Ty1, Base
7622 /// Shift = srl Ty1 Origin, CstTy Amount
7623 /// Inst = trunc Shift to Ty2
7624 ///
7625 /// Then, it will be rewriten into:
7626 /// Slice = load SliceTy, Base + SliceOffset
7627 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
7628 ///
7629 /// SliceTy is deduced from the number of bits that are actually used to
7630 /// build Inst.
7631 struct LoadedSlice {
7632   /// \brief Helper structure used to compute the cost of a slice.
7633   struct Cost {
7634     /// Are we optimizing for code size.
7635     bool ForCodeSize;
7636     /// Various cost.
7637     unsigned Loads;
7638     unsigned Truncates;
7639     unsigned CrossRegisterBanksCopies;
7640     unsigned ZExts;
7641     unsigned Shift;
7642
7643     Cost(bool ForCodeSize = false)
7644         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
7645           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
7646
7647     /// \brief Get the cost of one isolated slice.
7648     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
7649         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
7650           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
7651       EVT TruncType = LS.Inst->getValueType(0);
7652       EVT LoadedType = LS.getLoadedType();
7653       if (TruncType != LoadedType &&
7654           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
7655         ZExts = 1;
7656     }
7657
7658     /// \brief Account for slicing gain in the current cost.
7659     /// Slicing provide a few gains like removing a shift or a
7660     /// truncate. This method allows to grow the cost of the original
7661     /// load with the gain from this slice.
7662     void addSliceGain(const LoadedSlice &LS) {
7663       // Each slice saves a truncate.
7664       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
7665       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
7666                               LS.Inst->getOperand(0).getValueType()))
7667         ++Truncates;
7668       // If there is a shift amount, this slice gets rid of it.
7669       if (LS.Shift)
7670         ++Shift;
7671       // If this slice can merge a cross register bank copy, account for it.
7672       if (LS.canMergeExpensiveCrossRegisterBankCopy())
7673         ++CrossRegisterBanksCopies;
7674     }
7675
7676     Cost &operator+=(const Cost &RHS) {
7677       Loads += RHS.Loads;
7678       Truncates += RHS.Truncates;
7679       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
7680       ZExts += RHS.ZExts;
7681       Shift += RHS.Shift;
7682       return *this;
7683     }
7684
7685     bool operator==(const Cost &RHS) const {
7686       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
7687              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
7688              ZExts == RHS.ZExts && Shift == RHS.Shift;
7689     }
7690
7691     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
7692
7693     bool operator<(const Cost &RHS) const {
7694       // Assume cross register banks copies are as expensive as loads.
7695       // FIXME: Do we want some more target hooks?
7696       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
7697       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
7698       // Unless we are optimizing for code size, consider the
7699       // expensive operation first.
7700       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
7701         return ExpensiveOpsLHS < ExpensiveOpsRHS;
7702       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
7703              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
7704     }
7705
7706     bool operator>(const Cost &RHS) const { return RHS < *this; }
7707
7708     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
7709
7710     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
7711   };
7712   // The last instruction that represent the slice. This should be a
7713   // truncate instruction.
7714   SDNode *Inst;
7715   // The original load instruction.
7716   LoadSDNode *Origin;
7717   // The right shift amount in bits from the original load.
7718   unsigned Shift;
7719   // The DAG from which Origin came from.
7720   // This is used to get some contextual information about legal types, etc.
7721   SelectionDAG *DAG;
7722
7723   LoadedSlice(SDNode *Inst = NULL, LoadSDNode *Origin = NULL,
7724               unsigned Shift = 0, SelectionDAG *DAG = NULL)
7725       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
7726
7727   LoadedSlice(const LoadedSlice &LS)
7728       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
7729
7730   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
7731   /// \return Result is \p BitWidth and has used bits set to 1 and
7732   ///         not used bits set to 0.
7733   APInt getUsedBits() const {
7734     // Reproduce the trunc(lshr) sequence:
7735     // - Start from the truncated value.
7736     // - Zero extend to the desired bit width.
7737     // - Shift left.
7738     assert(Origin && "No original load to compare against.");
7739     unsigned BitWidth = Origin->getValueSizeInBits(0);
7740     assert(Inst && "This slice is not bound to an instruction");
7741     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
7742            "Extracted slice is bigger than the whole type!");
7743     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
7744     UsedBits.setAllBits();
7745     UsedBits = UsedBits.zext(BitWidth);
7746     UsedBits <<= Shift;
7747     return UsedBits;
7748   }
7749
7750   /// \brief Get the size of the slice to be loaded in bytes.
7751   unsigned getLoadedSize() const {
7752     unsigned SliceSize = getUsedBits().countPopulation();
7753     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
7754     return SliceSize / 8;
7755   }
7756
7757   /// \brief Get the type that will be loaded for this slice.
7758   /// Note: This may not be the final type for the slice.
7759   EVT getLoadedType() const {
7760     assert(DAG && "Missing context");
7761     LLVMContext &Ctxt = *DAG->getContext();
7762     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
7763   }
7764
7765   /// \brief Get the alignment of the load used for this slice.
7766   unsigned getAlignment() const {
7767     unsigned Alignment = Origin->getAlignment();
7768     unsigned Offset = getOffsetFromBase();
7769     if (Offset != 0)
7770       Alignment = MinAlign(Alignment, Alignment + Offset);
7771     return Alignment;
7772   }
7773
7774   /// \brief Check if this slice can be rewritten with legal operations.
7775   bool isLegal() const {
7776     // An invalid slice is not legal.
7777     if (!Origin || !Inst || !DAG)
7778       return false;
7779
7780     // Offsets are for indexed load only, we do not handle that.
7781     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
7782       return false;
7783
7784     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7785
7786     // Check that the type is legal.
7787     EVT SliceType = getLoadedType();
7788     if (!TLI.isTypeLegal(SliceType))
7789       return false;
7790
7791     // Check that the load is legal for this type.
7792     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
7793       return false;
7794
7795     // Check that the offset can be computed.
7796     // 1. Check its type.
7797     EVT PtrType = Origin->getBasePtr().getValueType();
7798     if (PtrType == MVT::Untyped || PtrType.isExtended())
7799       return false;
7800
7801     // 2. Check that it fits in the immediate.
7802     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
7803       return false;
7804
7805     // 3. Check that the computation is legal.
7806     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
7807       return false;
7808
7809     // Check that the zext is legal if it needs one.
7810     EVT TruncateType = Inst->getValueType(0);
7811     if (TruncateType != SliceType &&
7812         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
7813       return false;
7814
7815     return true;
7816   }
7817
7818   /// \brief Get the offset in bytes of this slice in the original chunk of
7819   /// bits.
7820   /// \pre DAG != NULL.
7821   uint64_t getOffsetFromBase() const {
7822     assert(DAG && "Missing context.");
7823     bool IsBigEndian =
7824         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
7825     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
7826     uint64_t Offset = Shift / 8;
7827     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
7828     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
7829            "The size of the original loaded type is not a multiple of a"
7830            " byte.");
7831     // If Offset is bigger than TySizeInBytes, it means we are loading all
7832     // zeros. This should have been optimized before in the process.
7833     assert(TySizeInBytes > Offset &&
7834            "Invalid shift amount for given loaded size");
7835     if (IsBigEndian)
7836       Offset = TySizeInBytes - Offset - getLoadedSize();
7837     return Offset;
7838   }
7839
7840   /// \brief Generate the sequence of instructions to load the slice
7841   /// represented by this object and redirect the uses of this slice to
7842   /// this new sequence of instructions.
7843   /// \pre this->Inst && this->Origin are valid Instructions and this
7844   /// object passed the legal check: LoadedSlice::isLegal returned true.
7845   /// \return The last instruction of the sequence used to load the slice.
7846   SDValue loadSlice() const {
7847     assert(Inst && Origin && "Unable to replace a non-existing slice.");
7848     const SDValue &OldBaseAddr = Origin->getBasePtr();
7849     SDValue BaseAddr = OldBaseAddr;
7850     // Get the offset in that chunk of bytes w.r.t. the endianess.
7851     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
7852     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
7853     if (Offset) {
7854       // BaseAddr = BaseAddr + Offset.
7855       EVT ArithType = BaseAddr.getValueType();
7856       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
7857                               DAG->getConstant(Offset, ArithType));
7858     }
7859
7860     // Create the type of the loaded slice according to its size.
7861     EVT SliceType = getLoadedType();
7862
7863     // Create the load for the slice.
7864     SDValue LastInst = DAG->getLoad(
7865         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
7866         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
7867         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
7868     // If the final type is not the same as the loaded type, this means that
7869     // we have to pad with zero. Create a zero extend for that.
7870     EVT FinalType = Inst->getValueType(0);
7871     if (SliceType != FinalType)
7872       LastInst =
7873           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
7874     return LastInst;
7875   }
7876
7877   /// \brief Check if this slice can be merged with an expensive cross register
7878   /// bank copy. E.g.,
7879   /// i = load i32
7880   /// f = bitcast i32 i to float
7881   bool canMergeExpensiveCrossRegisterBankCopy() const {
7882     if (!Inst || !Inst->hasOneUse())
7883       return false;
7884     SDNode *Use = *Inst->use_begin();
7885     if (Use->getOpcode() != ISD::BITCAST)
7886       return false;
7887     assert(DAG && "Missing context");
7888     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7889     EVT ResVT = Use->getValueType(0);
7890     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
7891     const TargetRegisterClass *ArgRC =
7892         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
7893     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
7894       return false;
7895
7896     // At this point, we know that we perform a cross-register-bank copy.
7897     // Check if it is expensive.
7898     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
7899     // Assume bitcasts are cheap, unless both register classes do not
7900     // explicitly share a common sub class.
7901     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
7902       return false;
7903
7904     // Check if it will be merged with the load.
7905     // 1. Check the alignment constraint.
7906     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
7907         ResVT.getTypeForEVT(*DAG->getContext()));
7908
7909     if (RequiredAlignment > getAlignment())
7910       return false;
7911
7912     // 2. Check that the load is a legal operation for that type.
7913     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
7914       return false;
7915
7916     // 3. Check that we do not have a zext in the way.
7917     if (Inst->getValueType(0) != getLoadedType())
7918       return false;
7919
7920     return true;
7921   }
7922 };
7923 }
7924
7925 /// \brief Sorts LoadedSlice according to their offset.
7926 struct LoadedSliceSorter {
7927   bool operator()(const LoadedSlice &LHS, const LoadedSlice &RHS) {
7928     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
7929     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
7930   }
7931 };
7932
7933 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
7934 /// \p UsedBits looks like 0..0 1..1 0..0.
7935 static bool areUsedBitsDense(const APInt &UsedBits) {
7936   // If all the bits are one, this is dense!
7937   if (UsedBits.isAllOnesValue())
7938     return true;
7939
7940   // Get rid of the unused bits on the right.
7941   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
7942   // Get rid of the unused bits on the left.
7943   if (NarrowedUsedBits.countLeadingZeros())
7944     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
7945   // Check that the chunk of bits is completely used.
7946   return NarrowedUsedBits.isAllOnesValue();
7947 }
7948
7949 /// \brief Check whether or not \p First and \p Second are next to each other
7950 /// in memory. This means that there is no hole between the bits loaded
7951 /// by \p First and the bits loaded by \p Second.
7952 static bool areSlicesNextToEachOther(const LoadedSlice &First,
7953                                      const LoadedSlice &Second) {
7954   assert(First.Origin == Second.Origin && First.Origin &&
7955          "Unable to match different memory origins.");
7956   APInt UsedBits = First.getUsedBits();
7957   assert((UsedBits & Second.getUsedBits()) == 0 &&
7958          "Slices are not supposed to overlap.");
7959   UsedBits |= Second.getUsedBits();
7960   return areUsedBitsDense(UsedBits);
7961 }
7962
7963 /// \brief Adjust the \p GlobalLSCost according to the target
7964 /// paring capabilities and the layout of the slices.
7965 /// \pre \p GlobalLSCost should account for at least as many loads as
7966 /// there is in the slices in \p LoadedSlices.
7967 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
7968                                  LoadedSlice::Cost &GlobalLSCost) {
7969   unsigned NumberOfSlices = LoadedSlices.size();
7970   // If there is less than 2 elements, no pairing is possible.
7971   if (NumberOfSlices < 2)
7972     return;
7973
7974   // Sort the slices so that elements that are likely to be next to each
7975   // other in memory are next to each other in the list.
7976   std::sort(LoadedSlices.begin(), LoadedSlices.end(), LoadedSliceSorter());
7977   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
7978   // First (resp. Second) is the first (resp. Second) potentially candidate
7979   // to be placed in a paired load.
7980   const LoadedSlice *First = NULL;
7981   const LoadedSlice *Second = NULL;
7982   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
7983                 // Set the beginning of the pair.
7984                                                            First = Second) {
7985
7986     Second = &LoadedSlices[CurrSlice];
7987
7988     // If First is NULL, it means we start a new pair.
7989     // Get to the next slice.
7990     if (!First)
7991       continue;
7992
7993     EVT LoadedType = First->getLoadedType();
7994
7995     // If the types of the slices are different, we cannot pair them.
7996     if (LoadedType != Second->getLoadedType())
7997       continue;
7998
7999     // Check if the target supplies paired loads for this type.
8000     unsigned RequiredAlignment = 0;
8001     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8002       // move to the next pair, this type is hopeless.
8003       Second = NULL;
8004       continue;
8005     }
8006     // Check if we meet the alignment requirement.
8007     if (RequiredAlignment > First->getAlignment())
8008       continue;
8009
8010     // Check that both loads are next to each other in memory.
8011     if (!areSlicesNextToEachOther(*First, *Second))
8012       continue;
8013
8014     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8015     --GlobalLSCost.Loads;
8016     // Move to the next pair.
8017     Second = NULL;
8018   }
8019 }
8020
8021 /// \brief Check the profitability of all involved LoadedSlice.
8022 /// Currently, it is considered profitable if there is exactly two
8023 /// involved slices (1) which are (2) next to each other in memory, and
8024 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8025 ///
8026 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8027 /// the elements themselves.
8028 ///
8029 /// FIXME: When the cost model will be mature enough, we can relax
8030 /// constraints (1) and (2).
8031 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8032                                 const APInt &UsedBits, bool ForCodeSize) {
8033   unsigned NumberOfSlices = LoadedSlices.size();
8034   if (StressLoadSlicing)
8035     return NumberOfSlices > 1;
8036
8037   // Check (1).
8038   if (NumberOfSlices != 2)
8039     return false;
8040
8041   // Check (2).
8042   if (!areUsedBitsDense(UsedBits))
8043     return false;
8044
8045   // Check (3).
8046   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8047   // The original code has one big load.
8048   OrigCost.Loads = 1;
8049   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8050     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8051     // Accumulate the cost of all the slices.
8052     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8053     GlobalSlicingCost += SliceCost;
8054
8055     // Account as cost in the original configuration the gain obtained
8056     // with the current slices.
8057     OrigCost.addSliceGain(LS);
8058   }
8059
8060   // If the target supports paired load, adjust the cost accordingly.
8061   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8062   return OrigCost > GlobalSlicingCost;
8063 }
8064
8065 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8066 /// operations, split it in the various pieces being extracted.
8067 ///
8068 /// This sort of thing is introduced by SROA.
8069 /// This slicing takes care not to insert overlapping loads.
8070 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8071 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8072   if (Level < AfterLegalizeDAG)
8073     return false;
8074
8075   LoadSDNode *LD = cast<LoadSDNode>(N);
8076   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8077       !LD->getValueType(0).isInteger())
8078     return false;
8079
8080   // Keep track of already used bits to detect overlapping values.
8081   // In that case, we will just abort the transformation.
8082   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8083
8084   SmallVector<LoadedSlice, 4> LoadedSlices;
8085
8086   // Check if this load is used as several smaller chunks of bits.
8087   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8088   // of computation for each trunc.
8089   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8090        UI != UIEnd; ++UI) {
8091     // Skip the uses of the chain.
8092     if (UI.getUse().getResNo() != 0)
8093       continue;
8094
8095     SDNode *User = *UI;
8096     unsigned Shift = 0;
8097
8098     // Check if this is a trunc(lshr).
8099     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8100         isa<ConstantSDNode>(User->getOperand(1))) {
8101       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8102       User = *User->use_begin();
8103     }
8104
8105     // At this point, User is a Truncate, iff we encountered, trunc or
8106     // trunc(lshr).
8107     if (User->getOpcode() != ISD::TRUNCATE)
8108       return false;
8109
8110     // The width of the type must be a power of 2 and greater than 8-bits.
8111     // Otherwise the load cannot be represented in LLVM IR.
8112     // Moreover, if we shifted with a non 8-bits multiple, the slice
8113     // will be accross several bytes. We do not support that.
8114     unsigned Width = User->getValueSizeInBits(0);
8115     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8116       return 0;
8117
8118     // Build the slice for this chain of computations.
8119     LoadedSlice LS(User, LD, Shift, &DAG);
8120     APInt CurrentUsedBits = LS.getUsedBits();
8121
8122     // Check if this slice overlaps with another.
8123     if ((CurrentUsedBits & UsedBits) != 0)
8124       return false;
8125     // Update the bits used globally.
8126     UsedBits |= CurrentUsedBits;
8127
8128     // Check if the new slice would be legal.
8129     if (!LS.isLegal())
8130       return false;
8131
8132     // Record the slice.
8133     LoadedSlices.push_back(LS);
8134   }
8135
8136   // Abort slicing if it does not seem to be profitable.
8137   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8138     return false;
8139
8140   ++SlicedLoads;
8141
8142   // Rewrite each chain to use an independent load.
8143   // By construction, each chain can be represented by a unique load.
8144
8145   // Prepare the argument for the new token factor for all the slices.
8146   SmallVector<SDValue, 8> ArgChains;
8147   for (SmallVectorImpl<LoadedSlice>::const_iterator
8148            LSIt = LoadedSlices.begin(),
8149            LSItEnd = LoadedSlices.end();
8150        LSIt != LSItEnd; ++LSIt) {
8151     SDValue SliceInst = LSIt->loadSlice();
8152     CombineTo(LSIt->Inst, SliceInst, true);
8153     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8154       SliceInst = SliceInst.getOperand(0);
8155     assert(SliceInst->getOpcode() == ISD::LOAD &&
8156            "It takes more than a zext to get to the loaded slice!!");
8157     ArgChains.push_back(SliceInst.getValue(1));
8158   }
8159
8160   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8161                               &ArgChains[0], ArgChains.size());
8162   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8163   return true;
8164 }
8165
8166 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8167 /// load is having specific bytes cleared out.  If so, return the byte size
8168 /// being masked out and the shift amount.
8169 static std::pair<unsigned, unsigned>
8170 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8171   std::pair<unsigned, unsigned> Result(0, 0);
8172
8173   // Check for the structure we're looking for.
8174   if (V->getOpcode() != ISD::AND ||
8175       !isa<ConstantSDNode>(V->getOperand(1)) ||
8176       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8177     return Result;
8178
8179   // Check the chain and pointer.
8180   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8181   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8182
8183   // The store should be chained directly to the load or be an operand of a
8184   // tokenfactor.
8185   if (LD == Chain.getNode())
8186     ; // ok.
8187   else if (Chain->getOpcode() != ISD::TokenFactor)
8188     return Result; // Fail.
8189   else {
8190     bool isOk = false;
8191     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8192       if (Chain->getOperand(i).getNode() == LD) {
8193         isOk = true;
8194         break;
8195       }
8196     if (!isOk) return Result;
8197   }
8198
8199   // This only handles simple types.
8200   if (V.getValueType() != MVT::i16 &&
8201       V.getValueType() != MVT::i32 &&
8202       V.getValueType() != MVT::i64)
8203     return Result;
8204
8205   // Check the constant mask.  Invert it so that the bits being masked out are
8206   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8207   // follow the sign bit for uniformity.
8208   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8209   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8210   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8211   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8212   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8213   if (NotMaskLZ == 64) return Result;  // All zero mask.
8214
8215   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8216   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8217     return Result;
8218
8219   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8220   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8221     NotMaskLZ -= 64-V.getValueSizeInBits();
8222
8223   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8224   switch (MaskedBytes) {
8225   case 1:
8226   case 2:
8227   case 4: break;
8228   default: return Result; // All one mask, or 5-byte mask.
8229   }
8230
8231   // Verify that the first bit starts at a multiple of mask so that the access
8232   // is aligned the same as the access width.
8233   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8234
8235   Result.first = MaskedBytes;
8236   Result.second = NotMaskTZ/8;
8237   return Result;
8238 }
8239
8240
8241 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8242 /// provides a value as specified by MaskInfo.  If so, replace the specified
8243 /// store with a narrower store of truncated IVal.
8244 static SDNode *
8245 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8246                                 SDValue IVal, StoreSDNode *St,
8247                                 DAGCombiner *DC) {
8248   unsigned NumBytes = MaskInfo.first;
8249   unsigned ByteShift = MaskInfo.second;
8250   SelectionDAG &DAG = DC->getDAG();
8251
8252   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8253   // that uses this.  If not, this is not a replacement.
8254   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8255                                   ByteShift*8, (ByteShift+NumBytes)*8);
8256   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
8257
8258   // Check that it is legal on the target to do this.  It is legal if the new
8259   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8260   // legalization.
8261   MVT VT = MVT::getIntegerVT(NumBytes*8);
8262   if (!DC->isTypeLegal(VT))
8263     return 0;
8264
8265   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8266   // shifted by ByteShift and truncated down to NumBytes.
8267   if (ByteShift)
8268     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8269                        DAG.getConstant(ByteShift*8,
8270                                     DC->getShiftAmountTy(IVal.getValueType())));
8271
8272   // Figure out the offset for the store and the alignment of the access.
8273   unsigned StOffset;
8274   unsigned NewAlign = St->getAlignment();
8275
8276   if (DAG.getTargetLoweringInfo().isLittleEndian())
8277     StOffset = ByteShift;
8278   else
8279     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8280
8281   SDValue Ptr = St->getBasePtr();
8282   if (StOffset) {
8283     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8284                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8285     NewAlign = MinAlign(NewAlign, StOffset);
8286   }
8287
8288   // Truncate down to the new size.
8289   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8290
8291   ++OpsNarrowed;
8292   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8293                       St->getPointerInfo().getWithOffset(StOffset),
8294                       false, false, NewAlign).getNode();
8295 }
8296
8297
8298 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8299 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8300 /// of the loaded bits, try narrowing the load and store if it would end up
8301 /// being a win for performance or code size.
8302 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8303   StoreSDNode *ST  = cast<StoreSDNode>(N);
8304   if (ST->isVolatile())
8305     return SDValue();
8306
8307   SDValue Chain = ST->getChain();
8308   SDValue Value = ST->getValue();
8309   SDValue Ptr   = ST->getBasePtr();
8310   EVT VT = Value.getValueType();
8311
8312   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8313     return SDValue();
8314
8315   unsigned Opc = Value.getOpcode();
8316
8317   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8318   // is a byte mask indicating a consecutive number of bytes, check to see if
8319   // Y is known to provide just those bytes.  If so, we try to replace the
8320   // load + replace + store sequence with a single (narrower) store, which makes
8321   // the load dead.
8322   if (Opc == ISD::OR) {
8323     std::pair<unsigned, unsigned> MaskedLoad;
8324     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8325     if (MaskedLoad.first)
8326       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8327                                                   Value.getOperand(1), ST,this))
8328         return SDValue(NewST, 0);
8329
8330     // Or is commutative, so try swapping X and Y.
8331     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8332     if (MaskedLoad.first)
8333       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8334                                                   Value.getOperand(0), ST,this))
8335         return SDValue(NewST, 0);
8336   }
8337
8338   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8339       Value.getOperand(1).getOpcode() != ISD::Constant)
8340     return SDValue();
8341
8342   SDValue N0 = Value.getOperand(0);
8343   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8344       Chain == SDValue(N0.getNode(), 1)) {
8345     LoadSDNode *LD = cast<LoadSDNode>(N0);
8346     if (LD->getBasePtr() != Ptr ||
8347         LD->getPointerInfo().getAddrSpace() !=
8348         ST->getPointerInfo().getAddrSpace())
8349       return SDValue();
8350
8351     // Find the type to narrow it the load / op / store to.
8352     SDValue N1 = Value.getOperand(1);
8353     unsigned BitWidth = N1.getValueSizeInBits();
8354     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8355     if (Opc == ISD::AND)
8356       Imm ^= APInt::getAllOnesValue(BitWidth);
8357     if (Imm == 0 || Imm.isAllOnesValue())
8358       return SDValue();
8359     unsigned ShAmt = Imm.countTrailingZeros();
8360     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8361     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8362     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8363     while (NewBW < BitWidth &&
8364            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8365              TLI.isNarrowingProfitable(VT, NewVT))) {
8366       NewBW = NextPowerOf2(NewBW);
8367       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8368     }
8369     if (NewBW >= BitWidth)
8370       return SDValue();
8371
8372     // If the lsb changed does not start at the type bitwidth boundary,
8373     // start at the previous one.
8374     if (ShAmt % NewBW)
8375       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8376     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8377                                    std::min(BitWidth, ShAmt + NewBW));
8378     if ((Imm & Mask) == Imm) {
8379       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8380       if (Opc == ISD::AND)
8381         NewImm ^= APInt::getAllOnesValue(NewBW);
8382       uint64_t PtrOff = ShAmt / 8;
8383       // For big endian targets, we need to adjust the offset to the pointer to
8384       // load the correct bytes.
8385       if (TLI.isBigEndian())
8386         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8387
8388       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8389       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8390       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8391         return SDValue();
8392
8393       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8394                                    Ptr.getValueType(), Ptr,
8395                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8396       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8397                                   LD->getChain(), NewPtr,
8398                                   LD->getPointerInfo().getWithOffset(PtrOff),
8399                                   LD->isVolatile(), LD->isNonTemporal(),
8400                                   LD->isInvariant(), NewAlign,
8401                                   LD->getTBAAInfo());
8402       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8403                                    DAG.getConstant(NewImm, NewVT));
8404       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8405                                    NewVal, NewPtr,
8406                                    ST->getPointerInfo().getWithOffset(PtrOff),
8407                                    false, false, NewAlign);
8408
8409       AddToWorkList(NewPtr.getNode());
8410       AddToWorkList(NewLD.getNode());
8411       AddToWorkList(NewVal.getNode());
8412       WorkListRemover DeadNodes(*this);
8413       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8414       ++OpsNarrowed;
8415       return NewST;
8416     }
8417   }
8418
8419   return SDValue();
8420 }
8421
8422 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8423 /// if the load value isn't used by any other operations, then consider
8424 /// transforming the pair to integer load / store operations if the target
8425 /// deems the transformation profitable.
8426 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8427   StoreSDNode *ST  = cast<StoreSDNode>(N);
8428   SDValue Chain = ST->getChain();
8429   SDValue Value = ST->getValue();
8430   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8431       Value.hasOneUse() &&
8432       Chain == SDValue(Value.getNode(), 1)) {
8433     LoadSDNode *LD = cast<LoadSDNode>(Value);
8434     EVT VT = LD->getMemoryVT();
8435     if (!VT.isFloatingPoint() ||
8436         VT != ST->getMemoryVT() ||
8437         LD->isNonTemporal() ||
8438         ST->isNonTemporal() ||
8439         LD->getPointerInfo().getAddrSpace() != 0 ||
8440         ST->getPointerInfo().getAddrSpace() != 0)
8441       return SDValue();
8442
8443     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8444     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8445         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8446         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8447         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8448       return SDValue();
8449
8450     unsigned LDAlign = LD->getAlignment();
8451     unsigned STAlign = ST->getAlignment();
8452     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8453     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8454     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8455       return SDValue();
8456
8457     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8458                                 LD->getChain(), LD->getBasePtr(),
8459                                 LD->getPointerInfo(),
8460                                 false, false, false, LDAlign);
8461
8462     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8463                                  NewLD, ST->getBasePtr(),
8464                                  ST->getPointerInfo(),
8465                                  false, false, STAlign);
8466
8467     AddToWorkList(NewLD.getNode());
8468     AddToWorkList(NewST.getNode());
8469     WorkListRemover DeadNodes(*this);
8470     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8471     ++LdStFP2Int;
8472     return NewST;
8473   }
8474
8475   return SDValue();
8476 }
8477
8478 /// Helper struct to parse and store a memory address as base + index + offset.
8479 /// We ignore sign extensions when it is safe to do so.
8480 /// The following two expressions are not equivalent. To differentiate we need
8481 /// to store whether there was a sign extension involved in the index
8482 /// computation.
8483 ///  (load (i64 add (i64 copyfromreg %c)
8484 ///                 (i64 signextend (add (i8 load %index)
8485 ///                                      (i8 1))))
8486 /// vs
8487 ///
8488 /// (load (i64 add (i64 copyfromreg %c)
8489 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8490 ///                                         (i32 1)))))
8491 struct BaseIndexOffset {
8492   SDValue Base;
8493   SDValue Index;
8494   int64_t Offset;
8495   bool IsIndexSignExt;
8496
8497   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8498
8499   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8500                   bool IsIndexSignExt) :
8501     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8502
8503   bool equalBaseIndex(const BaseIndexOffset &Other) {
8504     return Other.Base == Base && Other.Index == Index &&
8505       Other.IsIndexSignExt == IsIndexSignExt;
8506   }
8507
8508   /// Parses tree in Ptr for base, index, offset addresses.
8509   static BaseIndexOffset match(SDValue Ptr) {
8510     bool IsIndexSignExt = false;
8511
8512     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8513     // instruction, then it could be just the BASE or everything else we don't
8514     // know how to handle. Just use Ptr as BASE and give up.
8515     if (Ptr->getOpcode() != ISD::ADD)
8516       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8517
8518     // We know that we have at least an ADD instruction. Try to pattern match
8519     // the simple case of BASE + OFFSET.
8520     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8521       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8522       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8523                               IsIndexSignExt);
8524     }
8525
8526     // Inside a loop the current BASE pointer is calculated using an ADD and a
8527     // MUL instruction. In this case Ptr is the actual BASE pointer.
8528     // (i64 add (i64 %array_ptr)
8529     //          (i64 mul (i64 %induction_var)
8530     //                   (i64 %element_size)))
8531     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
8532       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8533
8534     // Look at Base + Index + Offset cases.
8535     SDValue Base = Ptr->getOperand(0);
8536     SDValue IndexOffset = Ptr->getOperand(1);
8537
8538     // Skip signextends.
8539     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
8540       IndexOffset = IndexOffset->getOperand(0);
8541       IsIndexSignExt = true;
8542     }
8543
8544     // Either the case of Base + Index (no offset) or something else.
8545     if (IndexOffset->getOpcode() != ISD::ADD)
8546       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
8547
8548     // Now we have the case of Base + Index + offset.
8549     SDValue Index = IndexOffset->getOperand(0);
8550     SDValue Offset = IndexOffset->getOperand(1);
8551
8552     if (!isa<ConstantSDNode>(Offset))
8553       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8554
8555     // Ignore signextends.
8556     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
8557       Index = Index->getOperand(0);
8558       IsIndexSignExt = true;
8559     } else IsIndexSignExt = false;
8560
8561     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
8562     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
8563   }
8564 };
8565
8566 /// Holds a pointer to an LSBaseSDNode as well as information on where it
8567 /// is located in a sequence of memory operations connected by a chain.
8568 struct MemOpLink {
8569   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
8570     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
8571   // Ptr to the mem node.
8572   LSBaseSDNode *MemNode;
8573   // Offset from the base ptr.
8574   int64_t OffsetFromBase;
8575   // What is the sequence number of this mem node.
8576   // Lowest mem operand in the DAG starts at zero.
8577   unsigned SequenceNum;
8578 };
8579
8580 /// Sorts store nodes in a link according to their offset from a shared
8581 // base ptr.
8582 struct ConsecutiveMemoryChainSorter {
8583   bool operator()(MemOpLink LHS, MemOpLink RHS) {
8584     return LHS.OffsetFromBase < RHS.OffsetFromBase;
8585   }
8586 };
8587
8588 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
8589   EVT MemVT = St->getMemoryVT();
8590   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
8591   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
8592     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
8593
8594   // Don't merge vectors into wider inputs.
8595   if (MemVT.isVector() || !MemVT.isSimple())
8596     return false;
8597
8598   // Perform an early exit check. Do not bother looking at stored values that
8599   // are not constants or loads.
8600   SDValue StoredVal = St->getValue();
8601   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
8602   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
8603       !IsLoadSrc)
8604     return false;
8605
8606   // Only look at ends of store sequences.
8607   SDValue Chain = SDValue(St, 1);
8608   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
8609     return false;
8610
8611   // This holds the base pointer, index, and the offset in bytes from the base
8612   // pointer.
8613   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
8614
8615   // We must have a base and an offset.
8616   if (!BasePtr.Base.getNode())
8617     return false;
8618
8619   // Do not handle stores to undef base pointers.
8620   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
8621     return false;
8622
8623   // Save the LoadSDNodes that we find in the chain.
8624   // We need to make sure that these nodes do not interfere with
8625   // any of the store nodes.
8626   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
8627
8628   // Save the StoreSDNodes that we find in the chain.
8629   SmallVector<MemOpLink, 8> StoreNodes;
8630
8631   // Walk up the chain and look for nodes with offsets from the same
8632   // base pointer. Stop when reaching an instruction with a different kind
8633   // or instruction which has a different base pointer.
8634   unsigned Seq = 0;
8635   StoreSDNode *Index = St;
8636   while (Index) {
8637     // If the chain has more than one use, then we can't reorder the mem ops.
8638     if (Index != St && !SDValue(Index, 1)->hasOneUse())
8639       break;
8640
8641     // Find the base pointer and offset for this memory node.
8642     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
8643
8644     // Check that the base pointer is the same as the original one.
8645     if (!Ptr.equalBaseIndex(BasePtr))
8646       break;
8647
8648     // Check that the alignment is the same.
8649     if (Index->getAlignment() != St->getAlignment())
8650       break;
8651
8652     // The memory operands must not be volatile.
8653     if (Index->isVolatile() || Index->isIndexed())
8654       break;
8655
8656     // No truncation.
8657     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
8658       if (St->isTruncatingStore())
8659         break;
8660
8661     // The stored memory type must be the same.
8662     if (Index->getMemoryVT() != MemVT)
8663       break;
8664
8665     // We do not allow unaligned stores because we want to prevent overriding
8666     // stores.
8667     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
8668       break;
8669
8670     // We found a potential memory operand to merge.
8671     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
8672
8673     // Find the next memory operand in the chain. If the next operand in the
8674     // chain is a store then move up and continue the scan with the next
8675     // memory operand. If the next operand is a load save it and use alias
8676     // information to check if it interferes with anything.
8677     SDNode *NextInChain = Index->getChain().getNode();
8678     while (1) {
8679       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
8680         // We found a store node. Use it for the next iteration.
8681         Index = STn;
8682         break;
8683       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
8684         // Save the load node for later. Continue the scan.
8685         AliasLoadNodes.push_back(Ldn);
8686         NextInChain = Ldn->getChain().getNode();
8687         continue;
8688       } else {
8689         Index = NULL;
8690         break;
8691       }
8692     }
8693   }
8694
8695   // Check if there is anything to merge.
8696   if (StoreNodes.size() < 2)
8697     return false;
8698
8699   // Sort the memory operands according to their distance from the base pointer.
8700   std::sort(StoreNodes.begin(), StoreNodes.end(),
8701             ConsecutiveMemoryChainSorter());
8702
8703   // Scan the memory operations on the chain and find the first non-consecutive
8704   // store memory address.
8705   unsigned LastConsecutiveStore = 0;
8706   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
8707   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
8708
8709     // Check that the addresses are consecutive starting from the second
8710     // element in the list of stores.
8711     if (i > 0) {
8712       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
8713       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8714         break;
8715     }
8716
8717     bool Alias = false;
8718     // Check if this store interferes with any of the loads that we found.
8719     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
8720       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
8721         Alias = true;
8722         break;
8723       }
8724     // We found a load that alias with this store. Stop the sequence.
8725     if (Alias)
8726       break;
8727
8728     // Mark this node as useful.
8729     LastConsecutiveStore = i;
8730   }
8731
8732   // The node with the lowest store address.
8733   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
8734
8735   // Store the constants into memory as one consecutive store.
8736   if (!IsLoadSrc) {
8737     unsigned LastLegalType = 0;
8738     unsigned LastLegalVectorType = 0;
8739     bool NonZero = false;
8740     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8741       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8742       SDValue StoredVal = St->getValue();
8743
8744       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
8745         NonZero |= !C->isNullValue();
8746       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
8747         NonZero |= !C->getConstantFPValue()->isNullValue();
8748       } else {
8749         // Non constant.
8750         break;
8751       }
8752
8753       // Find a legal type for the constant store.
8754       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8755       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8756       if (TLI.isTypeLegal(StoreTy))
8757         LastLegalType = i+1;
8758       // Or check whether a truncstore is legal.
8759       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8760                TargetLowering::TypePromoteInteger) {
8761         EVT LegalizedStoredValueTy =
8762           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
8763         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
8764           LastLegalType = i+1;
8765       }
8766
8767       // Find a legal type for the vector store.
8768       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8769       if (TLI.isTypeLegal(Ty))
8770         LastLegalVectorType = i + 1;
8771     }
8772
8773     // We only use vectors if the constant is known to be zero and the
8774     // function is not marked with the noimplicitfloat attribute.
8775     if (NonZero || NoVectors)
8776       LastLegalVectorType = 0;
8777
8778     // Check if we found a legal integer type to store.
8779     if (LastLegalType == 0 && LastLegalVectorType == 0)
8780       return false;
8781
8782     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
8783     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
8784
8785     // Make sure we have something to merge.
8786     if (NumElem < 2)
8787       return false;
8788
8789     unsigned EarliestNodeUsed = 0;
8790     for (unsigned i=0; i < NumElem; ++i) {
8791       // Find a chain for the new wide-store operand. Notice that some
8792       // of the store nodes that we found may not be selected for inclusion
8793       // in the wide store. The chain we use needs to be the chain of the
8794       // earliest store node which is *used* and replaced by the wide store.
8795       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8796         EarliestNodeUsed = i;
8797     }
8798
8799     // The earliest Node in the DAG.
8800     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8801     SDLoc DL(StoreNodes[0].MemNode);
8802
8803     SDValue StoredVal;
8804     if (UseVector) {
8805       // Find a legal type for the vector store.
8806       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8807       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
8808       StoredVal = DAG.getConstant(0, Ty);
8809     } else {
8810       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8811       APInt StoreInt(StoreBW, 0);
8812
8813       // Construct a single integer constant which is made of the smaller
8814       // constant inputs.
8815       bool IsLE = TLI.isLittleEndian();
8816       for (unsigned i = 0; i < NumElem ; ++i) {
8817         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
8818         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
8819         SDValue Val = St->getValue();
8820         StoreInt<<=ElementSizeBytes*8;
8821         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
8822           StoreInt|=C->getAPIntValue().zext(StoreBW);
8823         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
8824           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
8825         } else {
8826           assert(false && "Invalid constant element type");
8827         }
8828       }
8829
8830       // Create the new Load and Store operations.
8831       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8832       StoredVal = DAG.getConstant(StoreInt, StoreTy);
8833     }
8834
8835     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
8836                                     FirstInChain->getBasePtr(),
8837                                     FirstInChain->getPointerInfo(),
8838                                     false, false,
8839                                     FirstInChain->getAlignment());
8840
8841     // Replace the first store with the new store
8842     CombineTo(EarliestOp, NewStore);
8843     // Erase all other stores.
8844     for (unsigned i = 0; i < NumElem ; ++i) {
8845       if (StoreNodes[i].MemNode == EarliestOp)
8846         continue;
8847       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8848       // ReplaceAllUsesWith will replace all uses that existed when it was
8849       // called, but graph optimizations may cause new ones to appear. For
8850       // example, the case in pr14333 looks like
8851       //
8852       //  St's chain -> St -> another store -> X
8853       //
8854       // And the only difference from St to the other store is the chain.
8855       // When we change it's chain to be St's chain they become identical,
8856       // get CSEed and the net result is that X is now a use of St.
8857       // Since we know that St is redundant, just iterate.
8858       while (!St->use_empty())
8859         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
8860       removeFromWorkList(St);
8861       DAG.DeleteNode(St);
8862     }
8863
8864     return true;
8865   }
8866
8867   // Below we handle the case of multiple consecutive stores that
8868   // come from multiple consecutive loads. We merge them into a single
8869   // wide load and a single wide store.
8870
8871   // Look for load nodes which are used by the stored values.
8872   SmallVector<MemOpLink, 8> LoadNodes;
8873
8874   // Find acceptable loads. Loads need to have the same chain (token factor),
8875   // must not be zext, volatile, indexed, and they must be consecutive.
8876   BaseIndexOffset LdBasePtr;
8877   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8878     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8879     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
8880     if (!Ld) break;
8881
8882     // Loads must only have one use.
8883     if (!Ld->hasNUsesOfValue(1, 0))
8884       break;
8885
8886     // Check that the alignment is the same as the stores.
8887     if (Ld->getAlignment() != St->getAlignment())
8888       break;
8889
8890     // The memory operands must not be volatile.
8891     if (Ld->isVolatile() || Ld->isIndexed())
8892       break;
8893
8894     // We do not accept ext loads.
8895     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
8896       break;
8897
8898     // The stored memory type must be the same.
8899     if (Ld->getMemoryVT() != MemVT)
8900       break;
8901
8902     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
8903     // If this is not the first ptr that we check.
8904     if (LdBasePtr.Base.getNode()) {
8905       // The base ptr must be the same.
8906       if (!LdPtr.equalBaseIndex(LdBasePtr))
8907         break;
8908     } else {
8909       // Check that all other base pointers are the same as this one.
8910       LdBasePtr = LdPtr;
8911     }
8912
8913     // We found a potential memory operand to merge.
8914     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
8915   }
8916
8917   if (LoadNodes.size() < 2)
8918     return false;
8919
8920   // Scan the memory operations on the chain and find the first non-consecutive
8921   // load memory address. These variables hold the index in the store node
8922   // array.
8923   unsigned LastConsecutiveLoad = 0;
8924   // This variable refers to the size and not index in the array.
8925   unsigned LastLegalVectorType = 0;
8926   unsigned LastLegalIntegerType = 0;
8927   StartAddress = LoadNodes[0].OffsetFromBase;
8928   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
8929   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
8930     // All loads much share the same chain.
8931     if (LoadNodes[i].MemNode->getChain() != FirstChain)
8932       break;
8933
8934     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
8935     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8936       break;
8937     LastConsecutiveLoad = i;
8938
8939     // Find a legal type for the vector store.
8940     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8941     if (TLI.isTypeLegal(StoreTy))
8942       LastLegalVectorType = i + 1;
8943
8944     // Find a legal type for the integer store.
8945     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8946     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8947     if (TLI.isTypeLegal(StoreTy))
8948       LastLegalIntegerType = i + 1;
8949     // Or check whether a truncstore and extload is legal.
8950     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8951              TargetLowering::TypePromoteInteger) {
8952       EVT LegalizedStoredValueTy =
8953         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
8954       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
8955           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
8956           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
8957           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
8958         LastLegalIntegerType = i+1;
8959     }
8960   }
8961
8962   // Only use vector types if the vector type is larger than the integer type.
8963   // If they are the same, use integers.
8964   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
8965   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
8966
8967   // We add +1 here because the LastXXX variables refer to location while
8968   // the NumElem refers to array/index size.
8969   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
8970   NumElem = std::min(LastLegalType, NumElem);
8971
8972   if (NumElem < 2)
8973     return false;
8974
8975   // The earliest Node in the DAG.
8976   unsigned EarliestNodeUsed = 0;
8977   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8978   for (unsigned i=1; i<NumElem; ++i) {
8979     // Find a chain for the new wide-store operand. Notice that some
8980     // of the store nodes that we found may not be selected for inclusion
8981     // in the wide store. The chain we use needs to be the chain of the
8982     // earliest store node which is *used* and replaced by the wide store.
8983     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8984       EarliestNodeUsed = i;
8985   }
8986
8987   // Find if it is better to use vectors or integers to load and store
8988   // to memory.
8989   EVT JointMemOpVT;
8990   if (UseVectorTy) {
8991     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8992   } else {
8993     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8994     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8995   }
8996
8997   SDLoc LoadDL(LoadNodes[0].MemNode);
8998   SDLoc StoreDL(StoreNodes[0].MemNode);
8999
9000   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9001   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9002                                 FirstLoad->getChain(),
9003                                 FirstLoad->getBasePtr(),
9004                                 FirstLoad->getPointerInfo(),
9005                                 false, false, false,
9006                                 FirstLoad->getAlignment());
9007
9008   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9009                                   FirstInChain->getBasePtr(),
9010                                   FirstInChain->getPointerInfo(), false, false,
9011                                   FirstInChain->getAlignment());
9012
9013   // Replace one of the loads with the new load.
9014   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9015   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9016                                 SDValue(NewLoad.getNode(), 1));
9017
9018   // Remove the rest of the load chains.
9019   for (unsigned i = 1; i < NumElem ; ++i) {
9020     // Replace all chain users of the old load nodes with the chain of the new
9021     // load node.
9022     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9023     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9024   }
9025
9026   // Replace the first store with the new store.
9027   CombineTo(EarliestOp, NewStore);
9028   // Erase all other stores.
9029   for (unsigned i = 0; i < NumElem ; ++i) {
9030     // Remove all Store nodes.
9031     if (StoreNodes[i].MemNode == EarliestOp)
9032       continue;
9033     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9034     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9035     removeFromWorkList(St);
9036     DAG.DeleteNode(St);
9037   }
9038
9039   return true;
9040 }
9041
9042 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9043   StoreSDNode *ST  = cast<StoreSDNode>(N);
9044   SDValue Chain = ST->getChain();
9045   SDValue Value = ST->getValue();
9046   SDValue Ptr   = ST->getBasePtr();
9047
9048   // If this is a store of a bit convert, store the input value if the
9049   // resultant store does not need a higher alignment than the original.
9050   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9051       ST->isUnindexed()) {
9052     unsigned OrigAlign = ST->getAlignment();
9053     EVT SVT = Value.getOperand(0).getValueType();
9054     unsigned Align = TLI.getDataLayout()->
9055       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9056     if (Align <= OrigAlign &&
9057         ((!LegalOperations && !ST->isVolatile()) ||
9058          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9059       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9060                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9061                           ST->isNonTemporal(), OrigAlign,
9062                           ST->getTBAAInfo());
9063   }
9064
9065   // Turn 'store undef, Ptr' -> nothing.
9066   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9067     return Chain;
9068
9069   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9070   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9071     // NOTE: If the original store is volatile, this transform must not increase
9072     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9073     // processor operation but an i64 (which is not legal) requires two.  So the
9074     // transform should not be done in this case.
9075     if (Value.getOpcode() != ISD::TargetConstantFP) {
9076       SDValue Tmp;
9077       switch (CFP->getSimpleValueType(0).SimpleTy) {
9078       default: llvm_unreachable("Unknown FP type");
9079       case MVT::f16:    // We don't do this for these yet.
9080       case MVT::f80:
9081       case MVT::f128:
9082       case MVT::ppcf128:
9083         break;
9084       case MVT::f32:
9085         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9086             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9087           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9088                               bitcastToAPInt().getZExtValue(), MVT::i32);
9089           return DAG.getStore(Chain, SDLoc(N), Tmp,
9090                               Ptr, ST->getMemOperand());
9091         }
9092         break;
9093       case MVT::f64:
9094         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9095              !ST->isVolatile()) ||
9096             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9097           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9098                                 getZExtValue(), MVT::i64);
9099           return DAG.getStore(Chain, SDLoc(N), Tmp,
9100                               Ptr, ST->getMemOperand());
9101         }
9102
9103         if (!ST->isVolatile() &&
9104             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9105           // Many FP stores are not made apparent until after legalize, e.g. for
9106           // argument passing.  Since this is so common, custom legalize the
9107           // 64-bit integer store into two 32-bit stores.
9108           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9109           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9110           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9111           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9112
9113           unsigned Alignment = ST->getAlignment();
9114           bool isVolatile = ST->isVolatile();
9115           bool isNonTemporal = ST->isNonTemporal();
9116           const MDNode *TBAAInfo = ST->getTBAAInfo();
9117
9118           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9119                                      Ptr, ST->getPointerInfo(),
9120                                      isVolatile, isNonTemporal,
9121                                      ST->getAlignment(), TBAAInfo);
9122           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9123                             DAG.getConstant(4, Ptr.getValueType()));
9124           Alignment = MinAlign(Alignment, 4U);
9125           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9126                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9127                                      isVolatile, isNonTemporal,
9128                                      Alignment, TBAAInfo);
9129           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9130                              St0, St1);
9131         }
9132
9133         break;
9134       }
9135     }
9136   }
9137
9138   // Try to infer better alignment information than the store already has.
9139   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9140     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9141       if (Align > ST->getAlignment())
9142         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9143                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9144                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9145                                  ST->getTBAAInfo());
9146     }
9147   }
9148
9149   // Try transforming a pair floating point load / store ops to integer
9150   // load / store ops.
9151   SDValue NewST = TransformFPLoadStorePair(N);
9152   if (NewST.getNode())
9153     return NewST;
9154
9155   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9156     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9157   if (UseAA) {
9158     // Walk up chain skipping non-aliasing memory nodes.
9159     SDValue BetterChain = FindBetterChain(N, Chain);
9160
9161     // If there is a better chain.
9162     if (Chain != BetterChain) {
9163       SDValue ReplStore;
9164
9165       // Replace the chain to avoid dependency.
9166       if (ST->isTruncatingStore()) {
9167         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9168                                       ST->getMemoryVT(), ST->getMemOperand());
9169       } else {
9170         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9171                                  ST->getMemOperand());
9172       }
9173
9174       // Create token to keep both nodes around.
9175       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9176                                   MVT::Other, Chain, ReplStore);
9177
9178       // Make sure the new and old chains are cleaned up.
9179       AddToWorkList(Token.getNode());
9180
9181       // Don't add users to work list.
9182       return CombineTo(N, Token, false);
9183     }
9184   }
9185
9186   // Try transforming N to an indexed store.
9187   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9188     return SDValue(N, 0);
9189
9190   // FIXME: is there such a thing as a truncating indexed store?
9191   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9192       Value.getValueType().isInteger()) {
9193     // See if we can simplify the input to this truncstore with knowledge that
9194     // only the low bits are being used.  For example:
9195     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9196     SDValue Shorter =
9197       GetDemandedBits(Value,
9198                       APInt::getLowBitsSet(
9199                         Value.getValueType().getScalarType().getSizeInBits(),
9200                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9201     AddToWorkList(Value.getNode());
9202     if (Shorter.getNode())
9203       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9204                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9205
9206     // Otherwise, see if we can simplify the operation with
9207     // SimplifyDemandedBits, which only works if the value has a single use.
9208     if (SimplifyDemandedBits(Value,
9209                         APInt::getLowBitsSet(
9210                           Value.getValueType().getScalarType().getSizeInBits(),
9211                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9212       return SDValue(N, 0);
9213   }
9214
9215   // If this is a load followed by a store to the same location, then the store
9216   // is dead/noop.
9217   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9218     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9219         ST->isUnindexed() && !ST->isVolatile() &&
9220         // There can't be any side effects between the load and store, such as
9221         // a call or store.
9222         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9223       // The store is dead, remove it.
9224       return Chain;
9225     }
9226   }
9227
9228   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9229   // truncating store.  We can do this even if this is already a truncstore.
9230   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9231       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9232       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9233                             ST->getMemoryVT())) {
9234     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9235                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9236   }
9237
9238   // Only perform this optimization before the types are legal, because we
9239   // don't want to perform this optimization on every DAGCombine invocation.
9240   if (!LegalTypes) {
9241     bool EverChanged = false;
9242
9243     do {
9244       // There can be multiple store sequences on the same chain.
9245       // Keep trying to merge store sequences until we are unable to do so
9246       // or until we merge the last store on the chain.
9247       bool Changed = MergeConsecutiveStores(ST);
9248       EverChanged |= Changed;
9249       if (!Changed) break;
9250     } while (ST->getOpcode() != ISD::DELETED_NODE);
9251
9252     if (EverChanged)
9253       return SDValue(N, 0);
9254   }
9255
9256   return ReduceLoadOpStoreWidth(N);
9257 }
9258
9259 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9260   SDValue InVec = N->getOperand(0);
9261   SDValue InVal = N->getOperand(1);
9262   SDValue EltNo = N->getOperand(2);
9263   SDLoc dl(N);
9264
9265   // If the inserted element is an UNDEF, just use the input vector.
9266   if (InVal.getOpcode() == ISD::UNDEF)
9267     return InVec;
9268
9269   EVT VT = InVec.getValueType();
9270
9271   // If we can't generate a legal BUILD_VECTOR, exit
9272   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9273     return SDValue();
9274
9275   // Check that we know which element is being inserted
9276   if (!isa<ConstantSDNode>(EltNo))
9277     return SDValue();
9278   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9279
9280   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9281   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9282   // vector elements.
9283   SmallVector<SDValue, 8> Ops;
9284   // Do not combine these two vectors if the output vector will not replace
9285   // the input vector.
9286   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9287     Ops.append(InVec.getNode()->op_begin(),
9288                InVec.getNode()->op_end());
9289   } else if (InVec.getOpcode() == ISD::UNDEF) {
9290     unsigned NElts = VT.getVectorNumElements();
9291     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9292   } else {
9293     return SDValue();
9294   }
9295
9296   // Insert the element
9297   if (Elt < Ops.size()) {
9298     // All the operands of BUILD_VECTOR must have the same type;
9299     // we enforce that here.
9300     EVT OpVT = Ops[0].getValueType();
9301     if (InVal.getValueType() != OpVT)
9302       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9303                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9304                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9305     Ops[Elt] = InVal;
9306   }
9307
9308   // Return the new vector
9309   return DAG.getNode(ISD::BUILD_VECTOR, dl,
9310                      VT, &Ops[0], Ops.size());
9311 }
9312
9313 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9314   // (vextract (scalar_to_vector val, 0) -> val
9315   SDValue InVec = N->getOperand(0);
9316   EVT VT = InVec.getValueType();
9317   EVT NVT = N->getValueType(0);
9318
9319   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9320     // Check if the result type doesn't match the inserted element type. A
9321     // SCALAR_TO_VECTOR may truncate the inserted element and the
9322     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9323     SDValue InOp = InVec.getOperand(0);
9324     if (InOp.getValueType() != NVT) {
9325       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9326       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9327     }
9328     return InOp;
9329   }
9330
9331   SDValue EltNo = N->getOperand(1);
9332   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9333
9334   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9335   // We only perform this optimization before the op legalization phase because
9336   // we may introduce new vector instructions which are not backed by TD
9337   // patterns. For example on AVX, extracting elements from a wide vector
9338   // without using extract_subvector.
9339   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9340       && ConstEltNo && !LegalOperations) {
9341     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9342     int NumElem = VT.getVectorNumElements();
9343     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9344     // Find the new index to extract from.
9345     int OrigElt = SVOp->getMaskElt(Elt);
9346
9347     // Extracting an undef index is undef.
9348     if (OrigElt == -1)
9349       return DAG.getUNDEF(NVT);
9350
9351     // Select the right vector half to extract from.
9352     if (OrigElt < NumElem) {
9353       InVec = InVec->getOperand(0);
9354     } else {
9355       InVec = InVec->getOperand(1);
9356       OrigElt -= NumElem;
9357     }
9358
9359     EVT IndexTy = TLI.getVectorIdxTy();
9360     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9361                        InVec, DAG.getConstant(OrigElt, IndexTy));
9362   }
9363
9364   // Perform only after legalization to ensure build_vector / vector_shuffle
9365   // optimizations have already been done.
9366   if (!LegalOperations) return SDValue();
9367
9368   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9369   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9370   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9371
9372   if (ConstEltNo) {
9373     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9374     bool NewLoad = false;
9375     bool BCNumEltsChanged = false;
9376     EVT ExtVT = VT.getVectorElementType();
9377     EVT LVT = ExtVT;
9378
9379     // If the result of load has to be truncated, then it's not necessarily
9380     // profitable.
9381     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9382       return SDValue();
9383
9384     if (InVec.getOpcode() == ISD::BITCAST) {
9385       // Don't duplicate a load with other uses.
9386       if (!InVec.hasOneUse())
9387         return SDValue();
9388
9389       EVT BCVT = InVec.getOperand(0).getValueType();
9390       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9391         return SDValue();
9392       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9393         BCNumEltsChanged = true;
9394       InVec = InVec.getOperand(0);
9395       ExtVT = BCVT.getVectorElementType();
9396       NewLoad = true;
9397     }
9398
9399     LoadSDNode *LN0 = NULL;
9400     const ShuffleVectorSDNode *SVN = NULL;
9401     if (ISD::isNormalLoad(InVec.getNode())) {
9402       LN0 = cast<LoadSDNode>(InVec);
9403     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9404                InVec.getOperand(0).getValueType() == ExtVT &&
9405                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9406       // Don't duplicate a load with other uses.
9407       if (!InVec.hasOneUse())
9408         return SDValue();
9409
9410       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9411     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9412       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9413       // =>
9414       // (load $addr+1*size)
9415
9416       // Don't duplicate a load with other uses.
9417       if (!InVec.hasOneUse())
9418         return SDValue();
9419
9420       // If the bit convert changed the number of elements, it is unsafe
9421       // to examine the mask.
9422       if (BCNumEltsChanged)
9423         return SDValue();
9424
9425       // Select the input vector, guarding against out of range extract vector.
9426       unsigned NumElems = VT.getVectorNumElements();
9427       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9428       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9429
9430       if (InVec.getOpcode() == ISD::BITCAST) {
9431         // Don't duplicate a load with other uses.
9432         if (!InVec.hasOneUse())
9433           return SDValue();
9434
9435         InVec = InVec.getOperand(0);
9436       }
9437       if (ISD::isNormalLoad(InVec.getNode())) {
9438         LN0 = cast<LoadSDNode>(InVec);
9439         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
9440       }
9441     }
9442
9443     // Make sure we found a non-volatile load and the extractelement is
9444     // the only use.
9445     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
9446       return SDValue();
9447
9448     // If Idx was -1 above, Elt is going to be -1, so just return undef.
9449     if (Elt == -1)
9450       return DAG.getUNDEF(LVT);
9451
9452     unsigned Align = LN0->getAlignment();
9453     if (NewLoad) {
9454       // Check the resultant load doesn't need a higher alignment than the
9455       // original load.
9456       unsigned NewAlign =
9457         TLI.getDataLayout()
9458             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
9459
9460       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
9461         return SDValue();
9462
9463       Align = NewAlign;
9464     }
9465
9466     SDValue NewPtr = LN0->getBasePtr();
9467     unsigned PtrOff = 0;
9468
9469     if (Elt) {
9470       PtrOff = LVT.getSizeInBits() * Elt / 8;
9471       EVT PtrType = NewPtr.getValueType();
9472       if (TLI.isBigEndian())
9473         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
9474       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
9475                            DAG.getConstant(PtrOff, PtrType));
9476     }
9477
9478     // The replacement we need to do here is a little tricky: we need to
9479     // replace an extractelement of a load with a load.
9480     // Use ReplaceAllUsesOfValuesWith to do the replacement.
9481     // Note that this replacement assumes that the extractvalue is the only
9482     // use of the load; that's okay because we don't want to perform this
9483     // transformation in other cases anyway.
9484     SDValue Load;
9485     SDValue Chain;
9486     if (NVT.bitsGT(LVT)) {
9487       // If the result type of vextract is wider than the load, then issue an
9488       // extending load instead.
9489       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
9490         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
9491       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
9492                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
9493                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),
9494                             Align, LN0->getTBAAInfo());
9495       Chain = Load.getValue(1);
9496     } else {
9497       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
9498                          LN0->getPointerInfo().getWithOffset(PtrOff),
9499                          LN0->isVolatile(), LN0->isNonTemporal(),
9500                          LN0->isInvariant(), Align, LN0->getTBAAInfo());
9501       Chain = Load.getValue(1);
9502       if (NVT.bitsLT(LVT))
9503         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
9504       else
9505         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
9506     }
9507     WorkListRemover DeadNodes(*this);
9508     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
9509     SDValue To[] = { Load, Chain };
9510     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9511     // Since we're explcitly calling ReplaceAllUses, add the new node to the
9512     // worklist explicitly as well.
9513     AddToWorkList(Load.getNode());
9514     AddUsersToWorkList(Load.getNode()); // Add users too
9515     // Make sure to revisit this node to clean it up; it will usually be dead.
9516     AddToWorkList(N);
9517     return SDValue(N, 0);
9518   }
9519
9520   return SDValue();
9521 }
9522
9523 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
9524 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
9525   // We perform this optimization post type-legalization because
9526   // the type-legalizer often scalarizes integer-promoted vectors.
9527   // Performing this optimization before may create bit-casts which
9528   // will be type-legalized to complex code sequences.
9529   // We perform this optimization only before the operation legalizer because we
9530   // may introduce illegal operations.
9531   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
9532     return SDValue();
9533
9534   unsigned NumInScalars = N->getNumOperands();
9535   SDLoc dl(N);
9536   EVT VT = N->getValueType(0);
9537
9538   // Check to see if this is a BUILD_VECTOR of a bunch of values
9539   // which come from any_extend or zero_extend nodes. If so, we can create
9540   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
9541   // optimizations. We do not handle sign-extend because we can't fill the sign
9542   // using shuffles.
9543   EVT SourceType = MVT::Other;
9544   bool AllAnyExt = true;
9545
9546   for (unsigned i = 0; i != NumInScalars; ++i) {
9547     SDValue In = N->getOperand(i);
9548     // Ignore undef inputs.
9549     if (In.getOpcode() == ISD::UNDEF) continue;
9550
9551     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
9552     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
9553
9554     // Abort if the element is not an extension.
9555     if (!ZeroExt && !AnyExt) {
9556       SourceType = MVT::Other;
9557       break;
9558     }
9559
9560     // The input is a ZeroExt or AnyExt. Check the original type.
9561     EVT InTy = In.getOperand(0).getValueType();
9562
9563     // Check that all of the widened source types are the same.
9564     if (SourceType == MVT::Other)
9565       // First time.
9566       SourceType = InTy;
9567     else if (InTy != SourceType) {
9568       // Multiple income types. Abort.
9569       SourceType = MVT::Other;
9570       break;
9571     }
9572
9573     // Check if all of the extends are ANY_EXTENDs.
9574     AllAnyExt &= AnyExt;
9575   }
9576
9577   // In order to have valid types, all of the inputs must be extended from the
9578   // same source type and all of the inputs must be any or zero extend.
9579   // Scalar sizes must be a power of two.
9580   EVT OutScalarTy = VT.getScalarType();
9581   bool ValidTypes = SourceType != MVT::Other &&
9582                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
9583                  isPowerOf2_32(SourceType.getSizeInBits());
9584
9585   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
9586   // turn into a single shuffle instruction.
9587   if (!ValidTypes)
9588     return SDValue();
9589
9590   bool isLE = TLI.isLittleEndian();
9591   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
9592   assert(ElemRatio > 1 && "Invalid element size ratio");
9593   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
9594                                DAG.getConstant(0, SourceType);
9595
9596   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
9597   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
9598
9599   // Populate the new build_vector
9600   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9601     SDValue Cast = N->getOperand(i);
9602     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
9603             Cast.getOpcode() == ISD::ZERO_EXTEND ||
9604             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
9605     SDValue In;
9606     if (Cast.getOpcode() == ISD::UNDEF)
9607       In = DAG.getUNDEF(SourceType);
9608     else
9609       In = Cast->getOperand(0);
9610     unsigned Index = isLE ? (i * ElemRatio) :
9611                             (i * ElemRatio + (ElemRatio - 1));
9612
9613     assert(Index < Ops.size() && "Invalid index");
9614     Ops[Index] = In;
9615   }
9616
9617   // The type of the new BUILD_VECTOR node.
9618   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
9619   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
9620          "Invalid vector size");
9621   // Check if the new vector type is legal.
9622   if (!isTypeLegal(VecVT)) return SDValue();
9623
9624   // Make the new BUILD_VECTOR.
9625   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
9626
9627   // The new BUILD_VECTOR node has the potential to be further optimized.
9628   AddToWorkList(BV.getNode());
9629   // Bitcast to the desired type.
9630   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
9631 }
9632
9633 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
9634   EVT VT = N->getValueType(0);
9635
9636   unsigned NumInScalars = N->getNumOperands();
9637   SDLoc dl(N);
9638
9639   EVT SrcVT = MVT::Other;
9640   unsigned Opcode = ISD::DELETED_NODE;
9641   unsigned NumDefs = 0;
9642
9643   for (unsigned i = 0; i != NumInScalars; ++i) {
9644     SDValue In = N->getOperand(i);
9645     unsigned Opc = In.getOpcode();
9646
9647     if (Opc == ISD::UNDEF)
9648       continue;
9649
9650     // If all scalar values are floats and converted from integers.
9651     if (Opcode == ISD::DELETED_NODE &&
9652         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
9653       Opcode = Opc;
9654     }
9655
9656     if (Opc != Opcode)
9657       return SDValue();
9658
9659     EVT InVT = In.getOperand(0).getValueType();
9660
9661     // If all scalar values are typed differently, bail out. It's chosen to
9662     // simplify BUILD_VECTOR of integer types.
9663     if (SrcVT == MVT::Other)
9664       SrcVT = InVT;
9665     if (SrcVT != InVT)
9666       return SDValue();
9667     NumDefs++;
9668   }
9669
9670   // If the vector has just one element defined, it's not worth to fold it into
9671   // a vectorized one.
9672   if (NumDefs < 2)
9673     return SDValue();
9674
9675   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
9676          && "Should only handle conversion from integer to float.");
9677   assert(SrcVT != MVT::Other && "Cannot determine source type!");
9678
9679   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
9680
9681   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
9682     return SDValue();
9683
9684   SmallVector<SDValue, 8> Opnds;
9685   for (unsigned i = 0; i != NumInScalars; ++i) {
9686     SDValue In = N->getOperand(i);
9687
9688     if (In.getOpcode() == ISD::UNDEF)
9689       Opnds.push_back(DAG.getUNDEF(SrcVT));
9690     else
9691       Opnds.push_back(In.getOperand(0));
9692   }
9693   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
9694                            &Opnds[0], Opnds.size());
9695   AddToWorkList(BV.getNode());
9696
9697   return DAG.getNode(Opcode, dl, VT, BV);
9698 }
9699
9700 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
9701   unsigned NumInScalars = N->getNumOperands();
9702   SDLoc dl(N);
9703   EVT VT = N->getValueType(0);
9704
9705   // A vector built entirely of undefs is undef.
9706   if (ISD::allOperandsUndef(N))
9707     return DAG.getUNDEF(VT);
9708
9709   SDValue V = reduceBuildVecExtToExtBuildVec(N);
9710   if (V.getNode())
9711     return V;
9712
9713   V = reduceBuildVecConvertToConvertBuildVec(N);
9714   if (V.getNode())
9715     return V;
9716
9717   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
9718   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
9719   // at most two distinct vectors, turn this into a shuffle node.
9720
9721   // May only combine to shuffle after legalize if shuffle is legal.
9722   if (LegalOperations &&
9723       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
9724     return SDValue();
9725
9726   SDValue VecIn1, VecIn2;
9727   for (unsigned i = 0; i != NumInScalars; ++i) {
9728     // Ignore undef inputs.
9729     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
9730
9731     // If this input is something other than a EXTRACT_VECTOR_ELT with a
9732     // constant index, bail out.
9733     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9734         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
9735       VecIn1 = VecIn2 = SDValue(0, 0);
9736       break;
9737     }
9738
9739     // We allow up to two distinct input vectors.
9740     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
9741     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
9742       continue;
9743
9744     if (VecIn1.getNode() == 0) {
9745       VecIn1 = ExtractedFromVec;
9746     } else if (VecIn2.getNode() == 0) {
9747       VecIn2 = ExtractedFromVec;
9748     } else {
9749       // Too many inputs.
9750       VecIn1 = VecIn2 = SDValue(0, 0);
9751       break;
9752     }
9753   }
9754
9755     // If everything is good, we can make a shuffle operation.
9756   if (VecIn1.getNode()) {
9757     SmallVector<int, 8> Mask;
9758     for (unsigned i = 0; i != NumInScalars; ++i) {
9759       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
9760         Mask.push_back(-1);
9761         continue;
9762       }
9763
9764       // If extracting from the first vector, just use the index directly.
9765       SDValue Extract = N->getOperand(i);
9766       SDValue ExtVal = Extract.getOperand(1);
9767       if (Extract.getOperand(0) == VecIn1) {
9768         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9769         if (ExtIndex > VT.getVectorNumElements())
9770           return SDValue();
9771
9772         Mask.push_back(ExtIndex);
9773         continue;
9774       }
9775
9776       // Otherwise, use InIdx + VecSize
9777       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9778       Mask.push_back(Idx+NumInScalars);
9779     }
9780
9781     // We can't generate a shuffle node with mismatched input and output types.
9782     // Attempt to transform a single input vector to the correct type.
9783     if ((VT != VecIn1.getValueType())) {
9784       // We don't support shuffeling between TWO values of different types.
9785       if (VecIn2.getNode() != 0)
9786         return SDValue();
9787
9788       // We only support widening of vectors which are half the size of the
9789       // output registers. For example XMM->YMM widening on X86 with AVX.
9790       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
9791         return SDValue();
9792
9793       // If the input vector type has a different base type to the output
9794       // vector type, bail out.
9795       if (VecIn1.getValueType().getVectorElementType() !=
9796           VT.getVectorElementType())
9797         return SDValue();
9798
9799       // Widen the input vector by adding undef values.
9800       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
9801                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
9802     }
9803
9804     // If VecIn2 is unused then change it to undef.
9805     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
9806
9807     // Check that we were able to transform all incoming values to the same
9808     // type.
9809     if (VecIn2.getValueType() != VecIn1.getValueType() ||
9810         VecIn1.getValueType() != VT)
9811           return SDValue();
9812
9813     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
9814     if (!isTypeLegal(VT))
9815       return SDValue();
9816
9817     // Return the new VECTOR_SHUFFLE node.
9818     SDValue Ops[2];
9819     Ops[0] = VecIn1;
9820     Ops[1] = VecIn2;
9821     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
9822   }
9823
9824   return SDValue();
9825 }
9826
9827 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
9828   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
9829   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
9830   // inputs come from at most two distinct vectors, turn this into a shuffle
9831   // node.
9832
9833   // If we only have one input vector, we don't need to do any concatenation.
9834   if (N->getNumOperands() == 1)
9835     return N->getOperand(0);
9836
9837   // Check if all of the operands are undefs.
9838   EVT VT = N->getValueType(0);
9839   if (ISD::allOperandsUndef(N))
9840     return DAG.getUNDEF(VT);
9841
9842   // Optimize concat_vectors where one of the vectors is undef.
9843   if (N->getNumOperands() == 2 &&
9844       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
9845     SDValue In = N->getOperand(0);
9846     assert(In->getValueType(0).isVector() && "Must concat vectors");
9847
9848     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
9849     if (In->getOpcode() == ISD::BITCAST &&
9850         !In->getOperand(0)->getValueType(0).isVector()) {
9851       SDValue Scalar = In->getOperand(0);
9852       EVT SclTy = Scalar->getValueType(0);
9853
9854       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
9855         return SDValue();
9856
9857       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
9858                                  VT.getSizeInBits() / SclTy.getSizeInBits());
9859       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
9860         return SDValue();
9861
9862       SDLoc dl = SDLoc(N);
9863       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
9864       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
9865     }
9866   }
9867
9868   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
9869   // nodes often generate nop CONCAT_VECTOR nodes.
9870   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
9871   // place the incoming vectors at the exact same location.
9872   SDValue SingleSource = SDValue();
9873   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
9874
9875   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9876     SDValue Op = N->getOperand(i);
9877
9878     if (Op.getOpcode() == ISD::UNDEF)
9879       continue;
9880
9881     // Check if this is the identity extract:
9882     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
9883       return SDValue();
9884
9885     // Find the single incoming vector for the extract_subvector.
9886     if (SingleSource.getNode()) {
9887       if (Op.getOperand(0) != SingleSource)
9888         return SDValue();
9889     } else {
9890       SingleSource = Op.getOperand(0);
9891
9892       // Check the source type is the same as the type of the result.
9893       // If not, this concat may extend the vector, so we can not
9894       // optimize it away.
9895       if (SingleSource.getValueType() != N->getValueType(0))
9896         return SDValue();
9897     }
9898
9899     unsigned IdentityIndex = i * PartNumElem;
9900     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
9901     // The extract index must be constant.
9902     if (!CS)
9903       return SDValue();
9904
9905     // Check that we are reading from the identity index.
9906     if (CS->getZExtValue() != IdentityIndex)
9907       return SDValue();
9908   }
9909
9910   if (SingleSource.getNode())
9911     return SingleSource;
9912
9913   return SDValue();
9914 }
9915
9916 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
9917   EVT NVT = N->getValueType(0);
9918   SDValue V = N->getOperand(0);
9919
9920   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
9921     // Combine:
9922     //    (extract_subvec (concat V1, V2, ...), i)
9923     // Into:
9924     //    Vi if possible
9925     // Only operand 0 is checked as 'concat' assumes all inputs of the same
9926     // type.
9927     if (V->getOperand(0).getValueType() != NVT)
9928       return SDValue();
9929     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
9930     unsigned NumElems = NVT.getVectorNumElements();
9931     assert((Idx % NumElems) == 0 &&
9932            "IDX in concat is not a multiple of the result vector length.");
9933     return V->getOperand(Idx / NumElems);
9934   }
9935
9936   // Skip bitcasting
9937   if (V->getOpcode() == ISD::BITCAST)
9938     V = V.getOperand(0);
9939
9940   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
9941     SDLoc dl(N);
9942     // Handle only simple case where vector being inserted and vector
9943     // being extracted are of same type, and are half size of larger vectors.
9944     EVT BigVT = V->getOperand(0).getValueType();
9945     EVT SmallVT = V->getOperand(1).getValueType();
9946     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
9947       return SDValue();
9948
9949     // Only handle cases where both indexes are constants with the same type.
9950     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
9951     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
9952
9953     if (InsIdx && ExtIdx &&
9954         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
9955         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
9956       // Combine:
9957       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
9958       // Into:
9959       //    indices are equal or bit offsets are equal => V1
9960       //    otherwise => (extract_subvec V1, ExtIdx)
9961       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
9962           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
9963         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
9964       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
9965                          DAG.getNode(ISD::BITCAST, dl,
9966                                      N->getOperand(0).getValueType(),
9967                                      V->getOperand(0)), N->getOperand(1));
9968     }
9969   }
9970
9971   return SDValue();
9972 }
9973
9974 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
9975 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
9976   EVT VT = N->getValueType(0);
9977   unsigned NumElts = VT.getVectorNumElements();
9978
9979   SDValue N0 = N->getOperand(0);
9980   SDValue N1 = N->getOperand(1);
9981   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9982
9983   SmallVector<SDValue, 4> Ops;
9984   EVT ConcatVT = N0.getOperand(0).getValueType();
9985   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
9986   unsigned NumConcats = NumElts / NumElemsPerConcat;
9987
9988   // Look at every vector that's inserted. We're looking for exact
9989   // subvector-sized copies from a concatenated vector
9990   for (unsigned I = 0; I != NumConcats; ++I) {
9991     // Make sure we're dealing with a copy.
9992     unsigned Begin = I * NumElemsPerConcat;
9993     bool AllUndef = true, NoUndef = true;
9994     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
9995       if (SVN->getMaskElt(J) >= 0)
9996         AllUndef = false;
9997       else
9998         NoUndef = false;
9999     }
10000
10001     if (NoUndef) {
10002       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10003         return SDValue();
10004
10005       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10006         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10007           return SDValue();
10008
10009       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10010       if (FirstElt < N0.getNumOperands())
10011         Ops.push_back(N0.getOperand(FirstElt));
10012       else
10013         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10014
10015     } else if (AllUndef) {
10016       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10017     } else { // Mixed with general masks and undefs, can't do optimization.
10018       return SDValue();
10019     }
10020   }
10021
10022   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops.data(),
10023                      Ops.size());
10024 }
10025
10026 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10027   EVT VT = N->getValueType(0);
10028   unsigned NumElts = VT.getVectorNumElements();
10029
10030   SDValue N0 = N->getOperand(0);
10031   SDValue N1 = N->getOperand(1);
10032
10033   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10034
10035   // Canonicalize shuffle undef, undef -> undef
10036   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10037     return DAG.getUNDEF(VT);
10038
10039   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10040
10041   // Canonicalize shuffle v, v -> v, undef
10042   if (N0 == N1) {
10043     SmallVector<int, 8> NewMask;
10044     for (unsigned i = 0; i != NumElts; ++i) {
10045       int Idx = SVN->getMaskElt(i);
10046       if (Idx >= (int)NumElts) Idx -= NumElts;
10047       NewMask.push_back(Idx);
10048     }
10049     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10050                                 &NewMask[0]);
10051   }
10052
10053   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10054   if (N0.getOpcode() == ISD::UNDEF) {
10055     SmallVector<int, 8> NewMask;
10056     for (unsigned i = 0; i != NumElts; ++i) {
10057       int Idx = SVN->getMaskElt(i);
10058       if (Idx >= 0) {
10059         if (Idx >= (int)NumElts)
10060           Idx -= NumElts;
10061         else
10062           Idx = -1; // remove reference to lhs
10063       }
10064       NewMask.push_back(Idx);
10065     }
10066     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10067                                 &NewMask[0]);
10068   }
10069
10070   // Remove references to rhs if it is undef
10071   if (N1.getOpcode() == ISD::UNDEF) {
10072     bool Changed = false;
10073     SmallVector<int, 8> NewMask;
10074     for (unsigned i = 0; i != NumElts; ++i) {
10075       int Idx = SVN->getMaskElt(i);
10076       if (Idx >= (int)NumElts) {
10077         Idx = -1;
10078         Changed = true;
10079       }
10080       NewMask.push_back(Idx);
10081     }
10082     if (Changed)
10083       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10084   }
10085
10086   // If it is a splat, check if the argument vector is another splat or a
10087   // build_vector with all scalar elements the same.
10088   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10089     SDNode *V = N0.getNode();
10090
10091     // If this is a bit convert that changes the element type of the vector but
10092     // not the number of vector elements, look through it.  Be careful not to
10093     // look though conversions that change things like v4f32 to v2f64.
10094     if (V->getOpcode() == ISD::BITCAST) {
10095       SDValue ConvInput = V->getOperand(0);
10096       if (ConvInput.getValueType().isVector() &&
10097           ConvInput.getValueType().getVectorNumElements() == NumElts)
10098         V = ConvInput.getNode();
10099     }
10100
10101     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10102       assert(V->getNumOperands() == NumElts &&
10103              "BUILD_VECTOR has wrong number of operands");
10104       SDValue Base;
10105       bool AllSame = true;
10106       for (unsigned i = 0; i != NumElts; ++i) {
10107         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10108           Base = V->getOperand(i);
10109           break;
10110         }
10111       }
10112       // Splat of <u, u, u, u>, return <u, u, u, u>
10113       if (!Base.getNode())
10114         return N0;
10115       for (unsigned i = 0; i != NumElts; ++i) {
10116         if (V->getOperand(i) != Base) {
10117           AllSame = false;
10118           break;
10119         }
10120       }
10121       // Splat of <x, x, x, x>, return <x, x, x, x>
10122       if (AllSame)
10123         return N0;
10124     }
10125   }
10126
10127   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10128       Level < AfterLegalizeVectorOps &&
10129       (N1.getOpcode() == ISD::UNDEF ||
10130       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10131        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10132     SDValue V = partitionShuffleOfConcats(N, DAG);
10133
10134     if (V.getNode())
10135       return V;
10136   }
10137
10138   // If this shuffle node is simply a swizzle of another shuffle node,
10139   // and it reverses the swizzle of the previous shuffle then we can
10140   // optimize shuffle(shuffle(x, undef), undef) -> x.
10141   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10142       N1.getOpcode() == ISD::UNDEF) {
10143
10144     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10145
10146     // Shuffle nodes can only reverse shuffles with a single non-undef value.
10147     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
10148       return SDValue();
10149
10150     // The incoming shuffle must be of the same type as the result of the
10151     // current shuffle.
10152     assert(OtherSV->getOperand(0).getValueType() == VT &&
10153            "Shuffle types don't match");
10154
10155     for (unsigned i = 0; i != NumElts; ++i) {
10156       int Idx = SVN->getMaskElt(i);
10157       assert(Idx < (int)NumElts && "Index references undef operand");
10158       // Next, this index comes from the first value, which is the incoming
10159       // shuffle. Adopt the incoming index.
10160       if (Idx >= 0)
10161         Idx = OtherSV->getMaskElt(Idx);
10162
10163       // The combined shuffle must map each index to itself.
10164       if (Idx >= 0 && (unsigned)Idx != i)
10165         return SDValue();
10166     }
10167
10168     return OtherSV->getOperand(0);
10169   }
10170
10171   return SDValue();
10172 }
10173
10174 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10175 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10176 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10177 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10178 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10179   EVT VT = N->getValueType(0);
10180   SDLoc dl(N);
10181   SDValue LHS = N->getOperand(0);
10182   SDValue RHS = N->getOperand(1);
10183   if (N->getOpcode() == ISD::AND) {
10184     if (RHS.getOpcode() == ISD::BITCAST)
10185       RHS = RHS.getOperand(0);
10186     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10187       SmallVector<int, 8> Indices;
10188       unsigned NumElts = RHS.getNumOperands();
10189       for (unsigned i = 0; i != NumElts; ++i) {
10190         SDValue Elt = RHS.getOperand(i);
10191         if (!isa<ConstantSDNode>(Elt))
10192           return SDValue();
10193
10194         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10195           Indices.push_back(i);
10196         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10197           Indices.push_back(NumElts);
10198         else
10199           return SDValue();
10200       }
10201
10202       // Let's see if the target supports this vector_shuffle.
10203       EVT RVT = RHS.getValueType();
10204       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10205         return SDValue();
10206
10207       // Return the new VECTOR_SHUFFLE node.
10208       EVT EltVT = RVT.getVectorElementType();
10209       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10210                                      DAG.getConstant(0, EltVT));
10211       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10212                                  RVT, &ZeroOps[0], ZeroOps.size());
10213       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10214       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10215       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10216     }
10217   }
10218
10219   return SDValue();
10220 }
10221
10222 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10223 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10224   assert(N->getValueType(0).isVector() &&
10225          "SimplifyVBinOp only works on vectors!");
10226
10227   SDValue LHS = N->getOperand(0);
10228   SDValue RHS = N->getOperand(1);
10229   SDValue Shuffle = XformToShuffleWithZero(N);
10230   if (Shuffle.getNode()) return Shuffle;
10231
10232   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10233   // this operation.
10234   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10235       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10236     SmallVector<SDValue, 8> Ops;
10237     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10238       SDValue LHSOp = LHS.getOperand(i);
10239       SDValue RHSOp = RHS.getOperand(i);
10240       // If these two elements can't be folded, bail out.
10241       if ((LHSOp.getOpcode() != ISD::UNDEF &&
10242            LHSOp.getOpcode() != ISD::Constant &&
10243            LHSOp.getOpcode() != ISD::ConstantFP) ||
10244           (RHSOp.getOpcode() != ISD::UNDEF &&
10245            RHSOp.getOpcode() != ISD::Constant &&
10246            RHSOp.getOpcode() != ISD::ConstantFP))
10247         break;
10248
10249       // Can't fold divide by zero.
10250       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10251           N->getOpcode() == ISD::FDIV) {
10252         if ((RHSOp.getOpcode() == ISD::Constant &&
10253              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10254             (RHSOp.getOpcode() == ISD::ConstantFP &&
10255              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10256           break;
10257       }
10258
10259       EVT VT = LHSOp.getValueType();
10260       EVT RVT = RHSOp.getValueType();
10261       if (RVT != VT) {
10262         // Integer BUILD_VECTOR operands may have types larger than the element
10263         // size (e.g., when the element type is not legal).  Prior to type
10264         // legalization, the types may not match between the two BUILD_VECTORS.
10265         // Truncate one of the operands to make them match.
10266         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10267           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10268         } else {
10269           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10270           VT = RVT;
10271         }
10272       }
10273       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10274                                    LHSOp, RHSOp);
10275       if (FoldOp.getOpcode() != ISD::UNDEF &&
10276           FoldOp.getOpcode() != ISD::Constant &&
10277           FoldOp.getOpcode() != ISD::ConstantFP)
10278         break;
10279       Ops.push_back(FoldOp);
10280       AddToWorkList(FoldOp.getNode());
10281     }
10282
10283     if (Ops.size() == LHS.getNumOperands())
10284       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10285                          LHS.getValueType(), &Ops[0], Ops.size());
10286   }
10287
10288   return SDValue();
10289 }
10290
10291 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
10292 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
10293   assert(N->getValueType(0).isVector() &&
10294          "SimplifyVUnaryOp only works on vectors!");
10295
10296   SDValue N0 = N->getOperand(0);
10297
10298   if (N0.getOpcode() != ISD::BUILD_VECTOR)
10299     return SDValue();
10300
10301   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
10302   SmallVector<SDValue, 8> Ops;
10303   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
10304     SDValue Op = N0.getOperand(i);
10305     if (Op.getOpcode() != ISD::UNDEF &&
10306         Op.getOpcode() != ISD::ConstantFP)
10307       break;
10308     EVT EltVT = Op.getValueType();
10309     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
10310     if (FoldOp.getOpcode() != ISD::UNDEF &&
10311         FoldOp.getOpcode() != ISD::ConstantFP)
10312       break;
10313     Ops.push_back(FoldOp);
10314     AddToWorkList(FoldOp.getNode());
10315   }
10316
10317   if (Ops.size() != N0.getNumOperands())
10318     return SDValue();
10319
10320   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10321                      N0.getValueType(), &Ops[0], Ops.size());
10322 }
10323
10324 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
10325                                     SDValue N1, SDValue N2){
10326   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
10327
10328   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
10329                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
10330
10331   // If we got a simplified select_cc node back from SimplifySelectCC, then
10332   // break it down into a new SETCC node, and a new SELECT node, and then return
10333   // the SELECT node, since we were called with a SELECT node.
10334   if (SCC.getNode()) {
10335     // Check to see if we got a select_cc back (to turn into setcc/select).
10336     // Otherwise, just return whatever node we got back, like fabs.
10337     if (SCC.getOpcode() == ISD::SELECT_CC) {
10338       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
10339                                   N0.getValueType(),
10340                                   SCC.getOperand(0), SCC.getOperand(1),
10341                                   SCC.getOperand(4));
10342       AddToWorkList(SETCC.getNode());
10343       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
10344                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
10345     }
10346
10347     return SCC;
10348   }
10349   return SDValue();
10350 }
10351
10352 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
10353 /// are the two values being selected between, see if we can simplify the
10354 /// select.  Callers of this should assume that TheSelect is deleted if this
10355 /// returns true.  As such, they should return the appropriate thing (e.g. the
10356 /// node) back to the top-level of the DAG combiner loop to avoid it being
10357 /// looked at.
10358 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
10359                                     SDValue RHS) {
10360
10361   // Cannot simplify select with vector condition
10362   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
10363
10364   // If this is a select from two identical things, try to pull the operation
10365   // through the select.
10366   if (LHS.getOpcode() != RHS.getOpcode() ||
10367       !LHS.hasOneUse() || !RHS.hasOneUse())
10368     return false;
10369
10370   // If this is a load and the token chain is identical, replace the select
10371   // of two loads with a load through a select of the address to load from.
10372   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
10373   // constants have been dropped into the constant pool.
10374   if (LHS.getOpcode() == ISD::LOAD) {
10375     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
10376     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
10377
10378     // Token chains must be identical.
10379     if (LHS.getOperand(0) != RHS.getOperand(0) ||
10380         // Do not let this transformation reduce the number of volatile loads.
10381         LLD->isVolatile() || RLD->isVolatile() ||
10382         // If this is an EXTLOAD, the VT's must match.
10383         LLD->getMemoryVT() != RLD->getMemoryVT() ||
10384         // If this is an EXTLOAD, the kind of extension must match.
10385         (LLD->getExtensionType() != RLD->getExtensionType() &&
10386          // The only exception is if one of the extensions is anyext.
10387          LLD->getExtensionType() != ISD::EXTLOAD &&
10388          RLD->getExtensionType() != ISD::EXTLOAD) ||
10389         // FIXME: this discards src value information.  This is
10390         // over-conservative. It would be beneficial to be able to remember
10391         // both potential memory locations.  Since we are discarding
10392         // src value info, don't do the transformation if the memory
10393         // locations are not in the default address space.
10394         LLD->getPointerInfo().getAddrSpace() != 0 ||
10395         RLD->getPointerInfo().getAddrSpace() != 0 ||
10396         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
10397                                       LLD->getBasePtr().getValueType()))
10398       return false;
10399
10400     // Check that the select condition doesn't reach either load.  If so,
10401     // folding this will induce a cycle into the DAG.  If not, this is safe to
10402     // xform, so create a select of the addresses.
10403     SDValue Addr;
10404     if (TheSelect->getOpcode() == ISD::SELECT) {
10405       SDNode *CondNode = TheSelect->getOperand(0).getNode();
10406       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
10407           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
10408         return false;
10409       // The loads must not depend on one another.
10410       if (LLD->isPredecessorOf(RLD) ||
10411           RLD->isPredecessorOf(LLD))
10412         return false;
10413       Addr = DAG.getSelect(SDLoc(TheSelect),
10414                            LLD->getBasePtr().getValueType(),
10415                            TheSelect->getOperand(0), LLD->getBasePtr(),
10416                            RLD->getBasePtr());
10417     } else {  // Otherwise SELECT_CC
10418       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
10419       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
10420
10421       if ((LLD->hasAnyUseOfValue(1) &&
10422            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
10423           (RLD->hasAnyUseOfValue(1) &&
10424            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
10425         return false;
10426
10427       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
10428                          LLD->getBasePtr().getValueType(),
10429                          TheSelect->getOperand(0),
10430                          TheSelect->getOperand(1),
10431                          LLD->getBasePtr(), RLD->getBasePtr(),
10432                          TheSelect->getOperand(4));
10433     }
10434
10435     SDValue Load;
10436     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
10437       Load = DAG.getLoad(TheSelect->getValueType(0),
10438                          SDLoc(TheSelect),
10439                          // FIXME: Discards pointer and TBAA info.
10440                          LLD->getChain(), Addr, MachinePointerInfo(),
10441                          LLD->isVolatile(), LLD->isNonTemporal(),
10442                          LLD->isInvariant(), LLD->getAlignment());
10443     } else {
10444       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
10445                             RLD->getExtensionType() : LLD->getExtensionType(),
10446                             SDLoc(TheSelect),
10447                             TheSelect->getValueType(0),
10448                             // FIXME: Discards pointer and TBAA info.
10449                             LLD->getChain(), Addr, MachinePointerInfo(),
10450                             LLD->getMemoryVT(), LLD->isVolatile(),
10451                             LLD->isNonTemporal(), LLD->getAlignment());
10452     }
10453
10454     // Users of the select now use the result of the load.
10455     CombineTo(TheSelect, Load);
10456
10457     // Users of the old loads now use the new load's chain.  We know the
10458     // old-load value is dead now.
10459     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
10460     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
10461     return true;
10462   }
10463
10464   return false;
10465 }
10466
10467 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
10468 /// where 'cond' is the comparison specified by CC.
10469 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
10470                                       SDValue N2, SDValue N3,
10471                                       ISD::CondCode CC, bool NotExtCompare) {
10472   // (x ? y : y) -> y.
10473   if (N2 == N3) return N2;
10474
10475   EVT VT = N2.getValueType();
10476   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
10477   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
10478   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
10479
10480   // Determine if the condition we're dealing with is constant
10481   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
10482                               N0, N1, CC, DL, false);
10483   if (SCC.getNode()) AddToWorkList(SCC.getNode());
10484   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
10485
10486   // fold select_cc true, x, y -> x
10487   if (SCCC && !SCCC->isNullValue())
10488     return N2;
10489   // fold select_cc false, x, y -> y
10490   if (SCCC && SCCC->isNullValue())
10491     return N3;
10492
10493   // Check to see if we can simplify the select into an fabs node
10494   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
10495     // Allow either -0.0 or 0.0
10496     if (CFP->getValueAPF().isZero()) {
10497       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
10498       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
10499           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
10500           N2 == N3.getOperand(0))
10501         return DAG.getNode(ISD::FABS, DL, VT, N0);
10502
10503       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
10504       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
10505           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
10506           N2.getOperand(0) == N3)
10507         return DAG.getNode(ISD::FABS, DL, VT, N3);
10508     }
10509   }
10510
10511   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
10512   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
10513   // in it.  This is a win when the constant is not otherwise available because
10514   // it replaces two constant pool loads with one.  We only do this if the FP
10515   // type is known to be legal, because if it isn't, then we are before legalize
10516   // types an we want the other legalization to happen first (e.g. to avoid
10517   // messing with soft float) and if the ConstantFP is not legal, because if
10518   // it is legal, we may not need to store the FP constant in a constant pool.
10519   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
10520     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
10521       if (TLI.isTypeLegal(N2.getValueType()) &&
10522           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
10523            TargetLowering::Legal) &&
10524           // If both constants have multiple uses, then we won't need to do an
10525           // extra load, they are likely around in registers for other users.
10526           (TV->hasOneUse() || FV->hasOneUse())) {
10527         Constant *Elts[] = {
10528           const_cast<ConstantFP*>(FV->getConstantFPValue()),
10529           const_cast<ConstantFP*>(TV->getConstantFPValue())
10530         };
10531         Type *FPTy = Elts[0]->getType();
10532         const DataLayout &TD = *TLI.getDataLayout();
10533
10534         // Create a ConstantArray of the two constants.
10535         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
10536         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
10537                                             TD.getPrefTypeAlignment(FPTy));
10538         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
10539
10540         // Get the offsets to the 0 and 1 element of the array so that we can
10541         // select between them.
10542         SDValue Zero = DAG.getIntPtrConstant(0);
10543         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
10544         SDValue One = DAG.getIntPtrConstant(EltSize);
10545
10546         SDValue Cond = DAG.getSetCC(DL,
10547                                     getSetCCResultType(N0.getValueType()),
10548                                     N0, N1, CC);
10549         AddToWorkList(Cond.getNode());
10550         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
10551                                           Cond, One, Zero);
10552         AddToWorkList(CstOffset.getNode());
10553         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
10554                             CstOffset);
10555         AddToWorkList(CPIdx.getNode());
10556         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
10557                            MachinePointerInfo::getConstantPool(), false,
10558                            false, false, Alignment);
10559
10560       }
10561     }
10562
10563   // Check to see if we can perform the "gzip trick", transforming
10564   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
10565   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
10566       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
10567        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
10568     EVT XType = N0.getValueType();
10569     EVT AType = N2.getValueType();
10570     if (XType.bitsGE(AType)) {
10571       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
10572       // single-bit constant.
10573       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
10574         unsigned ShCtV = N2C->getAPIntValue().logBase2();
10575         ShCtV = XType.getSizeInBits()-ShCtV-1;
10576         SDValue ShCt = DAG.getConstant(ShCtV,
10577                                        getShiftAmountTy(N0.getValueType()));
10578         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
10579                                     XType, N0, ShCt);
10580         AddToWorkList(Shift.getNode());
10581
10582         if (XType.bitsGT(AType)) {
10583           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10584           AddToWorkList(Shift.getNode());
10585         }
10586
10587         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10588       }
10589
10590       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
10591                                   XType, N0,
10592                                   DAG.getConstant(XType.getSizeInBits()-1,
10593                                          getShiftAmountTy(N0.getValueType())));
10594       AddToWorkList(Shift.getNode());
10595
10596       if (XType.bitsGT(AType)) {
10597         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10598         AddToWorkList(Shift.getNode());
10599       }
10600
10601       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10602     }
10603   }
10604
10605   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
10606   // where y is has a single bit set.
10607   // A plaintext description would be, we can turn the SELECT_CC into an AND
10608   // when the condition can be materialized as an all-ones register.  Any
10609   // single bit-test can be materialized as an all-ones register with
10610   // shift-left and shift-right-arith.
10611   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
10612       N0->getValueType(0) == VT &&
10613       N1C && N1C->isNullValue() &&
10614       N2C && N2C->isNullValue()) {
10615     SDValue AndLHS = N0->getOperand(0);
10616     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
10617     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
10618       // Shift the tested bit over the sign bit.
10619       APInt AndMask = ConstAndRHS->getAPIntValue();
10620       SDValue ShlAmt =
10621         DAG.getConstant(AndMask.countLeadingZeros(),
10622                         getShiftAmountTy(AndLHS.getValueType()));
10623       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
10624
10625       // Now arithmetic right shift it all the way over, so the result is either
10626       // all-ones, or zero.
10627       SDValue ShrAmt =
10628         DAG.getConstant(AndMask.getBitWidth()-1,
10629                         getShiftAmountTy(Shl.getValueType()));
10630       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
10631
10632       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
10633     }
10634   }
10635
10636   // fold select C, 16, 0 -> shl C, 4
10637   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
10638     TLI.getBooleanContents(N0.getValueType().isVector()) ==
10639       TargetLowering::ZeroOrOneBooleanContent) {
10640
10641     // If the caller doesn't want us to simplify this into a zext of a compare,
10642     // don't do it.
10643     if (NotExtCompare && N2C->getAPIntValue() == 1)
10644       return SDValue();
10645
10646     // Get a SetCC of the condition
10647     // NOTE: Don't create a SETCC if it's not legal on this target.
10648     if (!LegalOperations ||
10649         TLI.isOperationLegal(ISD::SETCC,
10650           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
10651       SDValue Temp, SCC;
10652       // cast from setcc result type to select result type
10653       if (LegalTypes) {
10654         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
10655                             N0, N1, CC);
10656         if (N2.getValueType().bitsLT(SCC.getValueType()))
10657           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
10658                                         N2.getValueType());
10659         else
10660           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10661                              N2.getValueType(), SCC);
10662       } else {
10663         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
10664         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10665                            N2.getValueType(), SCC);
10666       }
10667
10668       AddToWorkList(SCC.getNode());
10669       AddToWorkList(Temp.getNode());
10670
10671       if (N2C->getAPIntValue() == 1)
10672         return Temp;
10673
10674       // shl setcc result by log2 n2c
10675       return DAG.getNode(
10676           ISD::SHL, DL, N2.getValueType(), Temp,
10677           DAG.getConstant(N2C->getAPIntValue().logBase2(),
10678                           getShiftAmountTy(Temp.getValueType())));
10679     }
10680   }
10681
10682   // Check to see if this is the equivalent of setcc
10683   // FIXME: Turn all of these into setcc if setcc if setcc is legal
10684   // otherwise, go ahead with the folds.
10685   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
10686     EVT XType = N0.getValueType();
10687     if (!LegalOperations ||
10688         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
10689       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
10690       if (Res.getValueType() != VT)
10691         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
10692       return Res;
10693     }
10694
10695     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
10696     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
10697         (!LegalOperations ||
10698          TLI.isOperationLegal(ISD::CTLZ, XType))) {
10699       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
10700       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
10701                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
10702                                        getShiftAmountTy(Ctlz.getValueType())));
10703     }
10704     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
10705     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
10706       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
10707                                   XType, DAG.getConstant(0, XType), N0);
10708       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
10709       return DAG.getNode(ISD::SRL, DL, XType,
10710                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
10711                          DAG.getConstant(XType.getSizeInBits()-1,
10712                                          getShiftAmountTy(XType)));
10713     }
10714     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
10715     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
10716       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
10717                                  DAG.getConstant(XType.getSizeInBits()-1,
10718                                          getShiftAmountTy(N0.getValueType())));
10719       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
10720     }
10721   }
10722
10723   // Check to see if this is an integer abs.
10724   // select_cc setg[te] X,  0,  X, -X ->
10725   // select_cc setgt    X, -1,  X, -X ->
10726   // select_cc setl[te] X,  0, -X,  X ->
10727   // select_cc setlt    X,  1, -X,  X ->
10728   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
10729   if (N1C) {
10730     ConstantSDNode *SubC = NULL;
10731     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
10732          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
10733         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
10734       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
10735     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
10736               (N1C->isOne() && CC == ISD::SETLT)) &&
10737              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
10738       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
10739
10740     EVT XType = N0.getValueType();
10741     if (SubC && SubC->isNullValue() && XType.isInteger()) {
10742       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
10743                                   N0,
10744                                   DAG.getConstant(XType.getSizeInBits()-1,
10745                                          getShiftAmountTy(N0.getValueType())));
10746       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
10747                                 XType, N0, Shift);
10748       AddToWorkList(Shift.getNode());
10749       AddToWorkList(Add.getNode());
10750       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
10751     }
10752   }
10753
10754   return SDValue();
10755 }
10756
10757 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
10758 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
10759                                    SDValue N1, ISD::CondCode Cond,
10760                                    SDLoc DL, bool foldBooleans) {
10761   TargetLowering::DAGCombinerInfo
10762     DagCombineInfo(DAG, Level, false, this);
10763   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
10764 }
10765
10766 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
10767 /// return a DAG expression to select that will generate the same value by
10768 /// multiplying by a magic number.  See:
10769 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10770 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
10771   std::vector<SDNode*> Built;
10772   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
10773
10774   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10775        ii != ee; ++ii)
10776     AddToWorkList(*ii);
10777   return S;
10778 }
10779
10780 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
10781 /// return a DAG expression to select that will generate the same value by
10782 /// multiplying by a magic number.  See:
10783 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10784 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
10785   std::vector<SDNode*> Built;
10786   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
10787
10788   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10789        ii != ee; ++ii)
10790     AddToWorkList(*ii);
10791   return S;
10792 }
10793
10794 /// FindBaseOffset - Return true if base is a frame index, which is known not
10795 // to alias with anything but itself.  Provides base object and offset as
10796 // results.
10797 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
10798                            const GlobalValue *&GV, const void *&CV) {
10799   // Assume it is a primitive operation.
10800   Base = Ptr; Offset = 0; GV = 0; CV = 0;
10801
10802   // If it's an adding a simple constant then integrate the offset.
10803   if (Base.getOpcode() == ISD::ADD) {
10804     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
10805       Base = Base.getOperand(0);
10806       Offset += C->getZExtValue();
10807     }
10808   }
10809
10810   // Return the underlying GlobalValue, and update the Offset.  Return false
10811   // for GlobalAddressSDNode since the same GlobalAddress may be represented
10812   // by multiple nodes with different offsets.
10813   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
10814     GV = G->getGlobal();
10815     Offset += G->getOffset();
10816     return false;
10817   }
10818
10819   // Return the underlying Constant value, and update the Offset.  Return false
10820   // for ConstantSDNodes since the same constant pool entry may be represented
10821   // by multiple nodes with different offsets.
10822   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
10823     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
10824                                          : (const void *)C->getConstVal();
10825     Offset += C->getOffset();
10826     return false;
10827   }
10828   // If it's any of the following then it can't alias with anything but itself.
10829   return isa<FrameIndexSDNode>(Base);
10830 }
10831
10832 /// isAlias - Return true if there is any possibility that the two addresses
10833 /// overlap.
10834 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
10835                           const Value *SrcValue1, int SrcValueOffset1,
10836                           unsigned SrcValueAlign1,
10837                           const MDNode *TBAAInfo1,
10838                           SDValue Ptr2, int64_t Size2, bool IsVolatile2,
10839                           const Value *SrcValue2, int SrcValueOffset2,
10840                           unsigned SrcValueAlign2,
10841                           const MDNode *TBAAInfo2) const {
10842   // If they are the same then they must be aliases.
10843   if (Ptr1 == Ptr2) return true;
10844
10845   // If they are both volatile then they cannot be reordered.
10846   if (IsVolatile1 && IsVolatile2) return true;
10847
10848   // Gather base node and offset information.
10849   SDValue Base1, Base2;
10850   int64_t Offset1, Offset2;
10851   const GlobalValue *GV1, *GV2;
10852   const void *CV1, *CV2;
10853   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
10854   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
10855
10856   // If they have a same base address then check to see if they overlap.
10857   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
10858     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10859
10860   // It is possible for different frame indices to alias each other, mostly
10861   // when tail call optimization reuses return address slots for arguments.
10862   // To catch this case, look up the actual index of frame indices to compute
10863   // the real alias relationship.
10864   if (isFrameIndex1 && isFrameIndex2) {
10865     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10866     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
10867     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
10868     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10869   }
10870
10871   // Otherwise, if we know what the bases are, and they aren't identical, then
10872   // we know they cannot alias.
10873   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
10874     return false;
10875
10876   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
10877   // compared to the size and offset of the access, we may be able to prove they
10878   // do not alias.  This check is conservative for now to catch cases created by
10879   // splitting vector types.
10880   if ((SrcValueAlign1 == SrcValueAlign2) &&
10881       (SrcValueOffset1 != SrcValueOffset2) &&
10882       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
10883     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
10884     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
10885
10886     // There is no overlap between these relatively aligned accesses of similar
10887     // size, return no alias.
10888     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
10889       return false;
10890   }
10891
10892   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
10893     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
10894   if (UseAA && SrcValue1 && SrcValue2) {
10895     // Use alias analysis information.
10896     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
10897     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
10898     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
10899     AliasAnalysis::AliasResult AAResult =
10900       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
10901                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
10902     if (AAResult == AliasAnalysis::NoAlias)
10903       return false;
10904   }
10905
10906   // Otherwise we have to assume they alias.
10907   return true;
10908 }
10909
10910 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
10911   SDValue Ptr0, Ptr1;
10912   int64_t Size0, Size1;
10913   bool IsVolatile0, IsVolatile1;
10914   const Value *SrcValue0, *SrcValue1;
10915   int SrcValueOffset0, SrcValueOffset1;
10916   unsigned SrcValueAlign0, SrcValueAlign1;
10917   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
10918   FindAliasInfo(Op0, Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10919                 SrcValueAlign0, SrcTBAAInfo0);
10920   FindAliasInfo(Op1, Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10921                 SrcValueAlign1, SrcTBAAInfo1);
10922   return isAlias(Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10923                  SrcValueAlign0, SrcTBAAInfo0,
10924                  Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10925                  SrcValueAlign1, SrcTBAAInfo1);
10926 }
10927
10928 /// FindAliasInfo - Extracts the relevant alias information from the memory
10929 /// node.  Returns true if the operand was a nonvolatile load.
10930 bool DAGCombiner::FindAliasInfo(SDNode *N,
10931                                 SDValue &Ptr, int64_t &Size, bool &IsVolatile,
10932                                 const Value *&SrcValue,
10933                                 int &SrcValueOffset,
10934                                 unsigned &SrcValueAlign,
10935                                 const MDNode *&TBAAInfo) const {
10936   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
10937
10938   Ptr = LS->getBasePtr();
10939   Size = LS->getMemoryVT().getSizeInBits() >> 3;
10940   IsVolatile = LS->isVolatile();
10941   SrcValue = LS->getSrcValue();
10942   SrcValueOffset = LS->getSrcValueOffset();
10943   SrcValueAlign = LS->getOriginalAlignment();
10944   TBAAInfo = LS->getTBAAInfo();
10945   return isa<LoadSDNode>(LS) && !IsVolatile;
10946 }
10947
10948 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
10949 /// looking for aliasing nodes and adding them to the Aliases vector.
10950 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
10951                                    SmallVectorImpl<SDValue> &Aliases) {
10952   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
10953   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
10954
10955   // Get alias information for node.
10956   SDValue Ptr;
10957   int64_t Size;
10958   bool IsVolatile;
10959   const Value *SrcValue;
10960   int SrcValueOffset;
10961   unsigned SrcValueAlign;
10962   const MDNode *SrcTBAAInfo;
10963   bool IsLoad = FindAliasInfo(N, Ptr, Size, IsVolatile, SrcValue,
10964                               SrcValueOffset, SrcValueAlign, SrcTBAAInfo);
10965
10966   // Starting off.
10967   Chains.push_back(OriginalChain);
10968   unsigned Depth = 0;
10969
10970   // Look at each chain and determine if it is an alias.  If so, add it to the
10971   // aliases list.  If not, then continue up the chain looking for the next
10972   // candidate.
10973   while (!Chains.empty()) {
10974     SDValue Chain = Chains.back();
10975     Chains.pop_back();
10976
10977     // For TokenFactor nodes, look at each operand and only continue up the
10978     // chain until we find two aliases.  If we've seen two aliases, assume we'll
10979     // find more and revert to original chain since the xform is unlikely to be
10980     // profitable.
10981     //
10982     // FIXME: The depth check could be made to return the last non-aliasing
10983     // chain we found before we hit a tokenfactor rather than the original
10984     // chain.
10985     if (Depth > 6 || Aliases.size() == 2) {
10986       Aliases.clear();
10987       Aliases.push_back(OriginalChain);
10988       break;
10989     }
10990
10991     // Don't bother if we've been before.
10992     if (!Visited.insert(Chain.getNode()))
10993       continue;
10994
10995     switch (Chain.getOpcode()) {
10996     case ISD::EntryToken:
10997       // Entry token is ideal chain operand, but handled in FindBetterChain.
10998       break;
10999
11000     case ISD::LOAD:
11001     case ISD::STORE: {
11002       // Get alias information for Chain.
11003       SDValue OpPtr;
11004       int64_t OpSize;
11005       bool OpIsVolatile;
11006       const Value *OpSrcValue;
11007       int OpSrcValueOffset;
11008       unsigned OpSrcValueAlign;
11009       const MDNode *OpSrcTBAAInfo;
11010       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
11011                                     OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11012                                     OpSrcValueAlign,
11013                                     OpSrcTBAAInfo);
11014
11015       // If chain is alias then stop here.
11016       if (!(IsLoad && IsOpLoad) &&
11017           isAlias(Ptr, Size, IsVolatile, SrcValue, SrcValueOffset,
11018                   SrcValueAlign, SrcTBAAInfo,
11019                   OpPtr, OpSize, OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11020                   OpSrcValueAlign, OpSrcTBAAInfo)) {
11021         Aliases.push_back(Chain);
11022       } else {
11023         // Look further up the chain.
11024         Chains.push_back(Chain.getOperand(0));
11025         ++Depth;
11026       }
11027       break;
11028     }
11029
11030     case ISD::TokenFactor:
11031       // We have to check each of the operands of the token factor for "small"
11032       // token factors, so we queue them up.  Adding the operands to the queue
11033       // (stack) in reverse order maintains the original order and increases the
11034       // likelihood that getNode will find a matching token factor (CSE.)
11035       if (Chain.getNumOperands() > 16) {
11036         Aliases.push_back(Chain);
11037         break;
11038       }
11039       for (unsigned n = Chain.getNumOperands(); n;)
11040         Chains.push_back(Chain.getOperand(--n));
11041       ++Depth;
11042       break;
11043
11044     default:
11045       // For all other instructions we will just have to take what we can get.
11046       Aliases.push_back(Chain);
11047       break;
11048     }
11049   }
11050 }
11051
11052 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11053 /// for a better chain (aliasing node.)
11054 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11055   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11056
11057   // Accumulate all the aliases to this node.
11058   GatherAllAliases(N, OldChain, Aliases);
11059
11060   // If no operands then chain to entry token.
11061   if (Aliases.size() == 0)
11062     return DAG.getEntryNode();
11063
11064   // If a single operand then chain to it.  We don't need to revisit it.
11065   if (Aliases.size() == 1)
11066     return Aliases[0];
11067
11068   // Construct a custom tailored token factor.
11069   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
11070                      &Aliases[0], Aliases.size());
11071 }
11072
11073 // SelectionDAG::Combine - This is the entry point for the file.
11074 //
11075 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11076                            CodeGenOpt::Level OptLevel) {
11077   /// run - This is the main entry point to this class.
11078   ///
11079   DAGCombiner(*this, AA, OptLevel).Run(Level);
11080 }