lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  26 //        into an undef?
  27 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  28 //
  29 //===----------------------------------------------------------------------===//
  30
  31 #define DEBUG_TYPE "dagcombine"
  32 #include "llvm/ADT/Statistic.h"
  33 #include "llvm/Analysis/AliasAnalysis.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include "llvm/Support/Compiler.h"
  39 #include "llvm/Support/CommandLine.h"
  40 #include <algorithm>
  41 #include <cmath>
  42 #include <iostream>
  43 #include <algorithm>
  44 using namespace llvm;
  45
  46 namespace {
  47   static Statistic<> NodesCombined ("dagcombiner",
  48                                     "Number of dag nodes combined");
  49
  50   static cl::opt<bool>
  51     CombinerAA("combiner-alias-analysis", cl::Hidden,
  52                cl::desc("Turn on alias analysis during testing"));
  53
  54   static cl::opt<bool>
  55     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  56                cl::desc("Include global information in alias analysis"));
  57
  58 //------------------------------ DAGCombiner ---------------------------------//
  59
  60   class VISIBILITY_HIDDEN DAGCombiner {
  61     SelectionDAG &DAG;
  62     TargetLowering &TLI;
  63     bool AfterLegalize;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     std::vector<SDNode*> WorkList;
  67
  68     // AA - Used for DAG load/store alias analysis.
  69     AliasAnalysis &AA;
  70
  71     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  72     /// the instruction to the work lists because they might get more simplified
  73     /// now.
  74     ///
  75     void AddUsersToWorkList(SDNode *N) {
  76       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  77            UI != UE; ++UI)
  78         AddToWorkList(*UI);
  79     }
  80
  81     /// removeFromWorkList - remove all instances of N from the worklist.
  82     ///
  83     void removeFromWorkList(SDNode *N) {
  84       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  85                      WorkList.end());
  86     }
  87
  88   public:
  89     /// AddToWorkList - Add to the work list making sure it's instance is at the
  90     /// the back (next to be processed.)
  91     void AddToWorkList(SDNode *N) {
  92       removeFromWorkList(N);
  93       WorkList.push_back(N);
  94     }
  95
  96     SDOperand CombineTo(SDNode *N, const SDOperand *To, unsigned NumTo,
  97                         bool AddTo = true) {
  98       assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
  99       ++NodesCombined;
 100       DEBUG(std::cerr << "\nReplacing.1 "; N->dump();
 101             std::cerr << "\nWith: "; To[0].Val->dump(&DAG);
 102             std::cerr << " and " << NumTo-1 << " other values\n");
 103       std::vector<SDNode*> NowDead;
 104       DAG.ReplaceAllUsesWith(N, To, &NowDead);
 105
 106       if (AddTo) {
 107         // Push the new nodes and any users onto the worklist
 108         for (unsigned i = 0, e = NumTo; i != e; ++i) {
 109           AddToWorkList(To[i].Val);
 110           AddUsersToWorkList(To[i].Val);
 111         }
 112       }
 113
 114       // Nodes can be reintroduced into the worklist.  Make sure we do not
 115       // process a node that has been replaced.
 116       removeFromWorkList(N);
 117       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 118         removeFromWorkList(NowDead[i]);
 119
 120       // Finally, since the node is now dead, remove it from the graph.
 121       DAG.DeleteNode(N);
 122       return SDOperand(N, 0);
 123     }
 124
 125     SDOperand CombineTo(SDNode *N, SDOperand Res, bool AddTo = true) {
 126       return CombineTo(N, &Res, 1, AddTo);
 127     }
 128
 129     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1,
 130                         bool AddTo = true) {
 131       SDOperand To[] = { Res0, Res1 };
 132       return CombineTo(N, To, 2, AddTo);
 133     }
 134   private:
 135
 136     /// SimplifyDemandedBits - Check the specified integer node value to see if
 137     /// it can be simplified or if things it uses can be simplified by bit
 138     /// propagation.  If so, return true.
 139     bool SimplifyDemandedBits(SDOperand Op) {
 140       TargetLowering::TargetLoweringOpt TLO(DAG);
 141       uint64_t KnownZero, KnownOne;
 142       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 143       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 144         return false;
 145
 146       // Revisit the node.
 147       AddToWorkList(Op.Val);
 148
 149       // Replace the old value with the new one.
 150       ++NodesCombined;
 151       DEBUG(std::cerr << "\nReplacing.2 "; TLO.Old.Val->dump();
 152             std::cerr << "\nWith: "; TLO.New.Val->dump(&DAG);
 153             std::cerr << '\n');
 154
 155       std::vector<SDNode*> NowDead;
 156       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 157
 158       // Push the new node and any (possibly new) users onto the worklist.
 159       AddToWorkList(TLO.New.Val);
 160       AddUsersToWorkList(TLO.New.Val);
 161
 162       // Nodes can end up on the worklist more than once.  Make sure we do
 163       // not process a node that has been replaced.
 164       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 165         removeFromWorkList(NowDead[i]);
 166
 167       // Finally, if the node is now dead, remove it from the graph.  The node
 168       // may not be dead if the replacement process recursively simplified to
 169       // something else needing this node.
 170       if (TLO.Old.Val->use_empty()) {
 171         removeFromWorkList(TLO.Old.Val);
 172         DAG.DeleteNode(TLO.Old.Val);
 173       }
 174       return true;
 175     }
 176
 177     /// CombineToPreIndexedLoadStore - Try turning a load / store into a
 178     /// pre-indexed load store when the base pointer is a add or subtract
 179     /// and it has other uses besides the load / store. When the
 180     /// transformation is done, the new indexed load / store effectively
 181     /// folded the add / subtract in and all of its other uses are redirected
 182     /// to the new load / store.
 183     bool CombineToPreIndexedLoadStore(SDNode *N) {
 184       bool isLoad = true;
 185       SDOperand Ptr;
 186       if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
 187         Ptr = LD->getBasePtr();
 188       } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
 189         Ptr = ST->getBasePtr();
 190         isLoad = false;
 191       } else
 192         return false;
 193
 194       if (AfterLegalize &&
 195           (Ptr.getOpcode() == ISD::ADD || Ptr.getOpcode() == ISD::SUB) &&
 196           Ptr.Val->use_size() > 1) {
 197         SDOperand BasePtr;
 198         SDOperand Offset;
 199         ISD::MemOpAddrMode AM = ISD::UNINDEXED;
 200         if (TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG)) {
 201           // Try turning it into a pre-indexed load / store except when
 202           // 1) Another use of base ptr is a predecessor of N. If ptr is folded
 203           //    that would create a cycle.
 204           // 2) All uses are load / store ops that use it as base ptr and offset
 205           //    is just an addressing mode immediate.
 206           // 3) If the would-be new base may not to be dead at N. FIXME: The
 207           //    proper check is too expensive (in turns of compile time) to
 208           //    check. Just make sure other uses of the new base are not also
 209           //    themselves use of loads / stores.
 210
 211           bool OffIsAMImm = Offset.getOpcode() == ISD::Constant &&
 212             TLI.isLegalAddressImmediate(
 213               cast<ConstantSDNode>(Offset)->getValue());
 214
 215           // Check for #3.
 216           if (OffIsAMImm && BasePtr.Val->use_size() > 1) {
 217             for (SDNode::use_iterator I = BasePtr.Val->use_begin(),
 218                    E = BasePtr.Val->use_end(); I != E; ++I) {
 219               SDNode *Use = *I;
 220               if (Use == Ptr.Val)
 221                 continue;
 222               if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
 223                 for (SDNode::use_iterator II = Use->use_begin(),
 224                        EE = Use->use_end(); II != EE; ++II) {
 225                   SDNode *UseUse = *II;
 226                   if (UseUse->getOpcode() == ISD::LOAD &&
 227                       cast<LoadSDNode>(UseUse)->getBasePtr().Val == Use)
 228                     return false;
 229                   else if (UseUse->getOpcode() == ISD::STORE &&
 230                            cast<StoreSDNode>(UseUse)->getBasePtr().Val == Use)
 231                     return false;
 232                 }
 233               }
 234             }
 235           }
 236
 237           // Now check for #1 and #2.
 238           unsigned NumRealUses = 0;
 239           for (SDNode::use_iterator I = Ptr.Val->use_begin(),
 240                  E = Ptr.Val->use_end(); I != E; ++I) {
 241             SDNode *Use = *I;
 242             if (Use == N)
 243               continue;
 244             if (Use->isPredecessor(N))
 245               return false;
 246
 247             if (!OffIsAMImm) {
 248               NumRealUses++;
 249             } else if (Use->getOpcode() == ISD::LOAD) {
 250               if (cast<LoadSDNode>(Use)->getBasePtr().Val != Ptr.Val)
 251                 NumRealUses++;
 252             } else if (Use->getOpcode() == ISD::STORE) {
 253               if (cast<StoreSDNode>(Use)->getBasePtr().Val != Ptr.Val)
 254                 NumRealUses++;
 255             } else
 256               NumRealUses++;
 257           }
 258           if (NumRealUses == 0)
 259             return false;
 260
 261           SDOperand Result = isLoad
 262             ? DAG.getIndexedLoad(SDOperand(N,0), BasePtr, Offset, AM)
 263             : DAG.getIndexedStore(SDOperand(N,0), BasePtr, Offset, AM);
 264           ++NodesCombined;
 265           DEBUG(std::cerr << "\nReplacing.4 "; N->dump();
 266                 std::cerr << "\nWith: "; Result.Val->dump(&DAG);
 267                 std::cerr << '\n');
 268           std::vector<SDNode*> NowDead;
 269           if (isLoad) {
 270             DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(0),
 271                                           NowDead);
 272             DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 1), Result.getValue(2),
 273                                           NowDead);
 274           } else {
 275             DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(1),
 276                                           NowDead);
 277           }
 278
 279           // Nodes can end up on the worklist more than once.  Make sure we do
 280           // not process a node that has been replaced.
 281           for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 282             removeFromWorkList(NowDead[i]);
 283           // Finally, since the node is now dead, remove it from the graph.
 284           DAG.DeleteNode(N);
 285
 286           // Replace the uses of Ptr with uses of the updated base value.
 287           DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0),
 288                                         NowDead);
 289           removeFromWorkList(Ptr.Val);
 290           for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 291             removeFromWorkList(NowDead[i]);
 292           DAG.DeleteNode(Ptr.Val);
 293
 294           return true;
 295         }
 296       }
 297
 298       return false;
 299     }
 300
 301     /// visit - call the node-specific routine that knows how to fold each
 302     /// particular type of node.
 303     SDOperand visit(SDNode *N);
 304
 305     // Visitation implementation - Implement dag node combining for different
 306     // node types.  The semantics are as follows:
 307     // Return Value:
 308     //   SDOperand.Val == 0   - No change was made
 309     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 310     //   otherwise            - N should be replaced by the returned Operand.
 311     //
 312     SDOperand visitTokenFactor(SDNode *N);
 313     SDOperand visitADD(SDNode *N);
 314     SDOperand visitSUB(SDNode *N);
 315     SDOperand visitMUL(SDNode *N);
 316     SDOperand visitSDIV(SDNode *N);
 317     SDOperand visitUDIV(SDNode *N);
 318     SDOperand visitSREM(SDNode *N);
 319     SDOperand visitUREM(SDNode *N);
 320     SDOperand visitMULHU(SDNode *N);
 321     SDOperand visitMULHS(SDNode *N);
 322     SDOperand visitAND(SDNode *N);
 323     SDOperand visitOR(SDNode *N);
 324     SDOperand visitXOR(SDNode *N);
 325     SDOperand visitVBinOp(SDNode *N, ISD::NodeType IntOp, ISD::NodeType FPOp);
 326     SDOperand visitSHL(SDNode *N);
 327     SDOperand visitSRA(SDNode *N);
 328     SDOperand visitSRL(SDNode *N);
 329     SDOperand visitCTLZ(SDNode *N);
 330     SDOperand visitCTTZ(SDNode *N);
 331     SDOperand visitCTPOP(SDNode *N);
 332     SDOperand visitSELECT(SDNode *N);
 333     SDOperand visitSELECT_CC(SDNode *N);
 334     SDOperand visitSETCC(SDNode *N);
 335     SDOperand visitSIGN_EXTEND(SDNode *N);
 336     SDOperand visitZERO_EXTEND(SDNode *N);
 337     SDOperand visitANY_EXTEND(SDNode *N);
 338     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 339     SDOperand visitTRUNCATE(SDNode *N);
 340     SDOperand visitBIT_CONVERT(SDNode *N);
 341     SDOperand visitVBIT_CONVERT(SDNode *N);
 342     SDOperand visitFADD(SDNode *N);
 343     SDOperand visitFSUB(SDNode *N);
 344     SDOperand visitFMUL(SDNode *N);
 345     SDOperand visitFDIV(SDNode *N);
 346     SDOperand visitFREM(SDNode *N);
 347     SDOperand visitFCOPYSIGN(SDNode *N);
 348     SDOperand visitSINT_TO_FP(SDNode *N);
 349     SDOperand visitUINT_TO_FP(SDNode *N);
 350     SDOperand visitFP_TO_SINT(SDNode *N);
 351     SDOperand visitFP_TO_UINT(SDNode *N);
 352     SDOperand visitFP_ROUND(SDNode *N);
 353     SDOperand visitFP_ROUND_INREG(SDNode *N);
 354     SDOperand visitFP_EXTEND(SDNode *N);
 355     SDOperand visitFNEG(SDNode *N);
 356     SDOperand visitFABS(SDNode *N);
 357     SDOperand visitBRCOND(SDNode *N);
 358     SDOperand visitBR_CC(SDNode *N);
 359     SDOperand visitLOAD(SDNode *N);
 360     SDOperand visitSTORE(SDNode *N);
 361     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 362     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 363     SDOperand visitVBUILD_VECTOR(SDNode *N);
 364     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 365     SDOperand visitVVECTOR_SHUFFLE(SDNode *N);
 366
 367     SDOperand XformToShuffleWithZero(SDNode *N);
 368     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 369
 370     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 371     SDOperand SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 372     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 373     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 374                                SDOperand N3, ISD::CondCode CC);
 375     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 376                             ISD::CondCode Cond, bool foldBooleans = true);
 377     SDOperand ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *, MVT::ValueType);
 378     SDOperand BuildSDIV(SDNode *N);
 379     SDOperand BuildUDIV(SDNode *N);
 380     SDNode *MatchRotate(SDOperand LHS, SDOperand RHS);
 381
 382     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 383     /// looking for aliasing nodes and adding them to the Aliases vector.
 384     void GatherAllAliases(SDNode *N, SDOperand OriginalChain,
 385                           SmallVector<SDOperand, 8> &Aliases);
 386
 387     /// isAlias - Return true if there is any possibility that the two addresses
 388     /// overlap.
 389     bool isAlias(SDOperand Ptr1, int64_t Size1,
 390                  const Value *SrcValue1, int SrcValueOffset1,
 391                  SDOperand Ptr2, int64_t Size2,
 392                  const Value *SrcValue2, int SrcValueOffset2);
 393
 394     /// FindAliasInfo - Extracts the relevant alias information from the memory
 395     /// node.  Returns true if the operand was a load.
 396     bool FindAliasInfo(SDNode *N,
 397                        SDOperand &Ptr, int64_t &Size,
 398                        const Value *&SrcValue, int &SrcValueOffset);
 399
 400     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 401     /// looking for a better chain (aliasing node.)
 402     SDOperand FindBetterChain(SDNode *N, SDOperand Chain);
 403
 404 public:
 405     DAGCombiner(SelectionDAG &D, AliasAnalysis &A)
 406       : DAG(D),
 407         TLI(D.getTargetLoweringInfo()),
 408         AfterLegalize(false),
 409         AA(A) {}
 410
 411     /// Run - runs the dag combiner on all nodes in the work list
 412     void Run(bool RunningAfterLegalize);
 413   };
 414 }
 415
 416 //===----------------------------------------------------------------------===//
 417 //  TargetLowering::DAGCombinerInfo implementation
 418 //===----------------------------------------------------------------------===//
 419
 420 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 421   ((DAGCombiner*)DC)->AddToWorkList(N);
 422 }
 423
 424 SDOperand TargetLowering::DAGCombinerInfo::
 425 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 426   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size());
 427 }
 428
 429 SDOperand TargetLowering::DAGCombinerInfo::
 430 CombineTo(SDNode *N, SDOperand Res) {
 431   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 432 }
 433
 434
 435 SDOperand TargetLowering::DAGCombinerInfo::
 436 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 437   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 438 }
 439
 440
 441
 442
 443 //===----------------------------------------------------------------------===//
 444
 445
 446 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 447 // that selects between the values 1 and 0, making it equivalent to a setcc.
 448 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 449 // nodes based on the type of node we are checking.  This simplifies life a
 450 // bit for the callers.
 451 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 452                               SDOperand &CC) {
 453   if (N.getOpcode() == ISD::SETCC) {
 454     LHS = N.getOperand(0);
 455     RHS = N.getOperand(1);
 456     CC  = N.getOperand(2);
 457     return true;
 458   }
 459   if (N.getOpcode() == ISD::SELECT_CC &&
 460       N.getOperand(2).getOpcode() == ISD::Constant &&
 461       N.getOperand(3).getOpcode() == ISD::Constant &&
 462       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 463       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 464     LHS = N.getOperand(0);
 465     RHS = N.getOperand(1);
 466     CC  = N.getOperand(4);
 467     return true;
 468   }
 469   return false;
 470 }
 471
 472 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 473 // one use.  If this is true, it allows the users to invert the operation for
 474 // free when it is profitable to do so.
 475 static bool isOneUseSetCC(SDOperand N) {
 476   SDOperand N0, N1, N2;
 477   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 478     return true;
 479   return false;
 480 }
 481
 482 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 483   MVT::ValueType VT = N0.getValueType();
 484   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 485   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 486   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 487     if (isa<ConstantSDNode>(N1)) {
 488       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 489       AddToWorkList(OpNode.Val);
 490       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 491     } else if (N0.hasOneUse()) {
 492       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 493       AddToWorkList(OpNode.Val);
 494       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 495     }
 496   }
 497   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 498   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 499   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 500     if (isa<ConstantSDNode>(N0)) {
 501       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 502       AddToWorkList(OpNode.Val);
 503       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 504     } else if (N1.hasOneUse()) {
 505       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 506       AddToWorkList(OpNode.Val);
 507       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 508     }
 509   }
 510   return SDOperand();
 511 }
 512
 513 void DAGCombiner::Run(bool RunningAfterLegalize) {
 514   // set the instance variable, so that the various visit routines may use it.
 515   AfterLegalize = RunningAfterLegalize;
 516
 517   // Add all the dag nodes to the worklist.
 518   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 519        E = DAG.allnodes_end(); I != E; ++I)
 520     WorkList.push_back(I);
 521
 522   // Create a dummy node (which is not added to allnodes), that adds a reference
 523   // to the root node, preventing it from being deleted, and tracking any
 524   // changes of the root.
 525   HandleSDNode Dummy(DAG.getRoot());
 526
 527   // The root of the dag may dangle to deleted nodes until the dag combiner is
 528   // done.  Set it to null to avoid confusion.
 529   DAG.setRoot(SDOperand());
 530
 531   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 532   TargetLowering::DAGCombinerInfo
 533     DagCombineInfo(DAG, !RunningAfterLegalize, this);
 534
 535   // while the worklist isn't empty, inspect the node on the end of it and
 536   // try and combine it.
 537   while (!WorkList.empty()) {
 538     SDNode *N = WorkList.back();
 539     WorkList.pop_back();
 540
 541     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 542     // N is deleted from the DAG, since they too may now be dead or may have a
 543     // reduced number of uses, allowing other xforms.
 544     if (N->use_empty() && N != &Dummy) {
 545       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 546         AddToWorkList(N->getOperand(i).Val);
 547
 548       DAG.DeleteNode(N);
 549       continue;
 550     }
 551
 552     SDOperand RV = visit(N);
 553
 554     // If nothing happened, try a target-specific DAG combine.
 555     if (RV.Val == 0) {
 556       assert(N->getOpcode() != ISD::DELETED_NODE &&
 557              "Node was deleted but visit returned NULL!");
 558       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 559           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 560         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 561     }
 562
 563     if (RV.Val) {
 564       ++NodesCombined;
 565       // If we get back the same node we passed in, rather than a new node or
 566       // zero, we know that the node must have defined multiple values and
 567       // CombineTo was used.  Since CombineTo takes care of the worklist
 568       // mechanics for us, we have no work to do in this case.
 569       if (RV.Val != N) {
 570         assert(N->getOpcode() != ISD::DELETED_NODE &&
 571                RV.Val->getOpcode() != ISD::DELETED_NODE &&
 572                "Node was deleted but visit returned new node!");
 573
 574         DEBUG(std::cerr << "\nReplacing.3 "; N->dump();
 575               std::cerr << "\nWith: "; RV.Val->dump(&DAG);
 576               std::cerr << '\n');
 577         std::vector<SDNode*> NowDead;
 578         if (N->getNumValues() == RV.Val->getNumValues())
 579           DAG.ReplaceAllUsesWith(N, RV.Val, &NowDead);
 580         else {
 581           assert(N->getValueType(0) == RV.getValueType() && "Type mismatch");
 582           SDOperand OpV = RV;
 583           DAG.ReplaceAllUsesWith(N, &OpV, &NowDead);
 584         }
 585
 586         // Push the new node and any users onto the worklist
 587         AddToWorkList(RV.Val);
 588         AddUsersToWorkList(RV.Val);
 589
 590         // Nodes can be reintroduced into the worklist.  Make sure we do not
 591         // process a node that has been replaced.
 592         removeFromWorkList(N);
 593         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 594           removeFromWorkList(NowDead[i]);
 595
 596         // Finally, since the node is now dead, remove it from the graph.
 597         DAG.DeleteNode(N);
 598       }
 599     }
 600   }
 601
 602   // If the root changed (e.g. it was a dead load, update the root).
 603   DAG.setRoot(Dummy.getValue());
 604 }
 605
 606 SDOperand DAGCombiner::visit(SDNode *N) {
 607   switch(N->getOpcode()) {
 608   default: break;
 609   case ISD::TokenFactor:        return visitTokenFactor(N);
 610   case ISD::ADD:                return visitADD(N);
 611   case ISD::SUB:                return visitSUB(N);
 612   case ISD::MUL:                return visitMUL(N);
 613   case ISD::SDIV:               return visitSDIV(N);
 614   case ISD::UDIV:               return visitUDIV(N);
 615   case ISD::SREM:               return visitSREM(N);
 616   case ISD::UREM:               return visitUREM(N);
 617   case ISD::MULHU:              return visitMULHU(N);
 618   case ISD::MULHS:              return visitMULHS(N);
 619   case ISD::AND:                return visitAND(N);
 620   case ISD::OR:                 return visitOR(N);
 621   case ISD::XOR:                return visitXOR(N);
 622   case ISD::SHL:                return visitSHL(N);
 623   case ISD::SRA:                return visitSRA(N);
 624   case ISD::SRL:                return visitSRL(N);
 625   case ISD::CTLZ:               return visitCTLZ(N);
 626   case ISD::CTTZ:               return visitCTTZ(N);
 627   case ISD::CTPOP:              return visitCTPOP(N);
 628   case ISD::SELECT:             return visitSELECT(N);
 629   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 630   case ISD::SETCC:              return visitSETCC(N);
 631   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 632   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 633   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
 634   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 635   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 636   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 637   case ISD::VBIT_CONVERT:       return visitVBIT_CONVERT(N);
 638   case ISD::FADD:               return visitFADD(N);
 639   case ISD::FSUB:               return visitFSUB(N);
 640   case ISD::FMUL:               return visitFMUL(N);
 641   case ISD::FDIV:               return visitFDIV(N);
 642   case ISD::FREM:               return visitFREM(N);
 643   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 644   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 645   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 646   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 647   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 648   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 649   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 650   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 651   case ISD::FNEG:               return visitFNEG(N);
 652   case ISD::FABS:               return visitFABS(N);
 653   case ISD::BRCOND:             return visitBRCOND(N);
 654   case ISD::BR_CC:              return visitBR_CC(N);
 655   case ISD::LOAD:               return visitLOAD(N);
 656   case ISD::STORE:              return visitSTORE(N);
 657   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 658   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 659   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 660   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 661   case ISD::VVECTOR_SHUFFLE:    return visitVVECTOR_SHUFFLE(N);
 662   case ISD::VADD:               return visitVBinOp(N, ISD::ADD , ISD::FADD);
 663   case ISD::VSUB:               return visitVBinOp(N, ISD::SUB , ISD::FSUB);
 664   case ISD::VMUL:               return visitVBinOp(N, ISD::MUL , ISD::FMUL);
 665   case ISD::VSDIV:              return visitVBinOp(N, ISD::SDIV, ISD::FDIV);
 666   case ISD::VUDIV:              return visitVBinOp(N, ISD::UDIV, ISD::UDIV);
 667   case ISD::VAND:               return visitVBinOp(N, ISD::AND , ISD::AND);
 668   case ISD::VOR:                return visitVBinOp(N, ISD::OR  , ISD::OR);
 669   case ISD::VXOR:               return visitVBinOp(N, ISD::XOR , ISD::XOR);
 670   }
 671   return SDOperand();
 672 }
 673
 674 /// getInputChainForNode - Given a node, return its input chain if it has one,
 675 /// otherwise return a null sd operand.
 676 static SDOperand getInputChainForNode(SDNode *N) {
 677   if (unsigned NumOps = N->getNumOperands()) {
 678     if (N->getOperand(0).getValueType() == MVT::Other)
 679       return N->getOperand(0);
 680     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
 681       return N->getOperand(NumOps-1);
 682     for (unsigned i = 1; i < NumOps-1; ++i)
 683       if (N->getOperand(i).getValueType() == MVT::Other)
 684         return N->getOperand(i);
 685   }
 686   return SDOperand(0, 0);
 687 }
 688
 689 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 690   // If N has two operands, where one has an input chain equal to the other,
 691   // the 'other' chain is redundant.
 692   if (N->getNumOperands() == 2) {
 693     if (getInputChainForNode(N->getOperand(0).Val) == N->getOperand(1))
 694       return N->getOperand(0);
 695     if (getInputChainForNode(N->getOperand(1).Val) == N->getOperand(0))
 696       return N->getOperand(1);
 697   }
 698
 699
 700   SmallVector<SDNode *, 8> TFs;   // List of token factors to visit.
 701   SmallVector<SDOperand, 8> Ops;  // Ops for replacing token factor.
 702   bool Changed = false;           // If we should replace this token factor.
 703
 704   // Start out with this token factor.
 705   TFs.push_back(N);
 706
 707   // Iterate through token factors.  The TFs grows when new token factors are
 708   // encountered.
 709   for (unsigned i = 0; i < TFs.size(); ++i) {
 710     SDNode *TF = TFs[i];
 711
 712     // Check each of the operands.
 713     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
 714       SDOperand Op = TF->getOperand(i);
 715
 716       switch (Op.getOpcode()) {
 717       case ISD::EntryToken:
 718         // Entry tokens don't need to be added to the list. They are
 719         // rededundant.
 720         Changed = true;
 721         break;
 722
 723       case ISD::TokenFactor:
 724         if ((CombinerAA || Op.hasOneUse()) &&
 725             std::find(TFs.begin(), TFs.end(), Op.Val) == TFs.end()) {
 726           // Queue up for processing.
 727           TFs.push_back(Op.Val);
 728           // Clean up in case the token factor is removed.
 729           AddToWorkList(Op.Val);
 730           Changed = true;
 731           break;
 732         }
 733         // Fall thru
 734
 735       default:
 736         // Only add if not there prior.
 737         if (std::find(Ops.begin(), Ops.end(), Op) == Ops.end())
 738           Ops.push_back(Op);
 739         break;
 740       }
 741     }
 742   }
 743
 744   SDOperand Result;
 745
 746   // If we've change things around then replace token factor.
 747   if (Changed) {
 748     if (Ops.size() == 0) {
 749       // The entry token is the only possible outcome.
 750       Result = DAG.getEntryNode();
 751     } else {
 752       // New and improved token factor.
 753       Result = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0], Ops.size());
 754     }
 755
 756     // Don't add users to work list.
 757     return CombineTo(N, Result, false);
 758   }
 759
 760   return Result;
 761 }
 762
 763 SDOperand DAGCombiner::visitADD(SDNode *N) {
 764   SDOperand N0 = N->getOperand(0);
 765   SDOperand N1 = N->getOperand(1);
 766   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 767   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 768   MVT::ValueType VT = N0.getValueType();
 769
 770   // fold (add c1, c2) -> c1+c2
 771   if (N0C && N1C)
 772     return DAG.getNode(ISD::ADD, VT, N0, N1);
 773   // canonicalize constant to RHS
 774   if (N0C && !N1C)
 775     return DAG.getNode(ISD::ADD, VT, N1, N0);
 776   // fold (add x, 0) -> x
 777   if (N1C && N1C->isNullValue())
 778     return N0;
 779   // fold ((c1-A)+c2) -> (c1+c2)-A
 780   if (N1C && N0.getOpcode() == ISD::SUB)
 781     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 782       return DAG.getNode(ISD::SUB, VT,
 783                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 784                          N0.getOperand(1));
 785   // reassociate add
 786   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 787   if (RADD.Val != 0)
 788     return RADD;
 789   // fold ((0-A) + B) -> B-A
 790   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 791       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 792     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 793   // fold (A + (0-B)) -> A-B
 794   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 795       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 796     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 797   // fold (A+(B-A)) -> B
 798   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 799     return N1.getOperand(0);
 800
 801   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 802     return SDOperand(N, 0);
 803
 804   // fold (a+b) -> (a|b) iff a and b share no bits.
 805   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 806     uint64_t LHSZero, LHSOne;
 807     uint64_t RHSZero, RHSOne;
 808     uint64_t Mask = MVT::getIntVTBitMask(VT);
 809     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 810     if (LHSZero) {
 811       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 812
 813       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 814       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 815       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 816           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 817         return DAG.getNode(ISD::OR, VT, N0, N1);
 818     }
 819   }
 820
 821   return SDOperand();
 822 }
 823
 824 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 825   SDOperand N0 = N->getOperand(0);
 826   SDOperand N1 = N->getOperand(1);
 827   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 828   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 829   MVT::ValueType VT = N0.getValueType();
 830
 831   // fold (sub x, x) -> 0
 832   if (N0 == N1)
 833     return DAG.getConstant(0, N->getValueType(0));
 834   // fold (sub c1, c2) -> c1-c2
 835   if (N0C && N1C)
 836     return DAG.getNode(ISD::SUB, VT, N0, N1);
 837   // fold (sub x, c) -> (add x, -c)
 838   if (N1C)
 839     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 840   // fold (A+B)-A -> B
 841   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 842     return N0.getOperand(1);
 843   // fold (A+B)-B -> A
 844   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 845     return N0.getOperand(0);
 846   return SDOperand();
 847 }
 848
 849 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 850   SDOperand N0 = N->getOperand(0);
 851   SDOperand N1 = N->getOperand(1);
 852   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 853   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 854   MVT::ValueType VT = N0.getValueType();
 855
 856   // fold (mul c1, c2) -> c1*c2
 857   if (N0C && N1C)
 858     return DAG.getNode(ISD::MUL, VT, N0, N1);
 859   // canonicalize constant to RHS
 860   if (N0C && !N1C)
 861     return DAG.getNode(ISD::MUL, VT, N1, N0);
 862   // fold (mul x, 0) -> 0
 863   if (N1C && N1C->isNullValue())
 864     return N1;
 865   // fold (mul x, -1) -> 0-x
 866   if (N1C && N1C->isAllOnesValue())
 867     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 868   // fold (mul x, (1 << c)) -> x << c
 869   if (N1C && isPowerOf2_64(N1C->getValue()))
 870     return DAG.getNode(ISD::SHL, VT, N0,
 871                        DAG.getConstant(Log2_64(N1C->getValue()),
 872                                        TLI.getShiftAmountTy()));
 873   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 874   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 875     // FIXME: If the input is something that is easily negated (e.g. a
 876     // single-use add), we should put the negate there.
 877     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 878                        DAG.getNode(ISD::SHL, VT, N0,
 879                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 880                                             TLI.getShiftAmountTy())));
 881   }
 882
 883   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 884   if (N1C && N0.getOpcode() == ISD::SHL &&
 885       isa<ConstantSDNode>(N0.getOperand(1))) {
 886     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 887     AddToWorkList(C3.Val);
 888     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 889   }
 890
 891   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 892   // use.
 893   {
 894     SDOperand Sh(0,0), Y(0,0);
 895     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 896     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 897         N0.Val->hasOneUse()) {
 898       Sh = N0; Y = N1;
 899     } else if (N1.getOpcode() == ISD::SHL &&
 900                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 901       Sh = N1; Y = N0;
 902     }
 903     if (Sh.Val) {
 904       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 905       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 906     }
 907   }
 908   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 909   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 910       isa<ConstantSDNode>(N0.getOperand(1))) {
 911     return DAG.getNode(ISD::ADD, VT,
 912                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 913                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 914   }
 915
 916   // reassociate mul
 917   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 918   if (RMUL.Val != 0)
 919     return RMUL;
 920   return SDOperand();
 921 }
 922
 923 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 924   SDOperand N0 = N->getOperand(0);
 925   SDOperand N1 = N->getOperand(1);
 926   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 927   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 928   MVT::ValueType VT = N->getValueType(0);
 929
 930   // fold (sdiv c1, c2) -> c1/c2
 931   if (N0C && N1C && !N1C->isNullValue())
 932     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 933   // fold (sdiv X, 1) -> X
 934   if (N1C && N1C->getSignExtended() == 1LL)
 935     return N0;
 936   // fold (sdiv X, -1) -> 0-X
 937   if (N1C && N1C->isAllOnesValue())
 938     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 939   // If we know the sign bits of both operands are zero, strength reduce to a
 940   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 941   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 942   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 943       TLI.MaskedValueIsZero(N0, SignBit))
 944     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 945   // fold (sdiv X, pow2) -> simple ops after legalize
 946   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 947       (isPowerOf2_64(N1C->getSignExtended()) ||
 948        isPowerOf2_64(-N1C->getSignExtended()))) {
 949     // If dividing by powers of two is cheap, then don't perform the following
 950     // fold.
 951     if (TLI.isPow2DivCheap())
 952       return SDOperand();
 953     int64_t pow2 = N1C->getSignExtended();
 954     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 955     unsigned lg2 = Log2_64(abs2);
 956     // Splat the sign bit into the register
 957     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 958                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 959                                                 TLI.getShiftAmountTy()));
 960     AddToWorkList(SGN.Val);
 961     // Add (N0 < 0) ? abs2 - 1 : 0;
 962     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 963                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 964                                                 TLI.getShiftAmountTy()));
 965     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 966     AddToWorkList(SRL.Val);
 967     AddToWorkList(ADD.Val);    // Divide by pow2
 968     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 969                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 970     // If we're dividing by a positive value, we're done.  Otherwise, we must
 971     // negate the result.
 972     if (pow2 > 0)
 973       return SRA;
 974     AddToWorkList(SRA.Val);
 975     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 976   }
 977   // if integer divide is expensive and we satisfy the requirements, emit an
 978   // alternate sequence.
 979   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 980       !TLI.isIntDivCheap()) {
 981     SDOperand Op = BuildSDIV(N);
 982     if (Op.Val) return Op;
 983   }
 984   return SDOperand();
 985 }
 986
 987 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 988   SDOperand N0 = N->getOperand(0);
 989   SDOperand N1 = N->getOperand(1);
 990   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 991   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 992   MVT::ValueType VT = N->getValueType(0);
 993
 994   // fold (udiv c1, c2) -> c1/c2
 995   if (N0C && N1C && !N1C->isNullValue())
 996     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 997   // fold (udiv x, (1 << c)) -> x >>u c
 998   if (N1C && isPowerOf2_64(N1C->getValue()))
 999     return DAG.getNode(ISD::SRL, VT, N0,
1000                        DAG.getConstant(Log2_64(N1C->getValue()),
1001                                        TLI.getShiftAmountTy()));
1002   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1003   if (N1.getOpcode() == ISD::SHL) {
1004     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1005       if (isPowerOf2_64(SHC->getValue())) {
1006         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
1007         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
1008                                     DAG.getConstant(Log2_64(SHC->getValue()),
1009                                                     ADDVT));
1010         AddToWorkList(Add.Val);
1011         return DAG.getNode(ISD::SRL, VT, N0, Add);
1012       }
1013     }
1014   }
1015   // fold (udiv x, c) -> alternate
1016   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
1017     SDOperand Op = BuildUDIV(N);
1018     if (Op.Val) return Op;
1019   }
1020   return SDOperand();
1021 }
1022
1023 SDOperand DAGCombiner::visitSREM(SDNode *N) {
1024   SDOperand N0 = N->getOperand(0);
1025   SDOperand N1 = N->getOperand(1);
1026   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1027   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1028   MVT::ValueType VT = N->getValueType(0);
1029
1030   // fold (srem c1, c2) -> c1%c2
1031   if (N0C && N1C && !N1C->isNullValue())
1032     return DAG.getNode(ISD::SREM, VT, N0, N1);
1033   // If we know the sign bits of both operands are zero, strength reduce to a
1034   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1035   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
1036   if (TLI.MaskedValueIsZero(N1, SignBit) &&
1037       TLI.MaskedValueIsZero(N0, SignBit))
1038     return DAG.getNode(ISD::UREM, VT, N0, N1);
1039
1040   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
1041   // the remainder operation.
1042   if (N1C && !N1C->isNullValue()) {
1043     SDOperand Div = DAG.getNode(ISD::SDIV, VT, N0, N1);
1044     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
1045     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
1046     AddToWorkList(Div.Val);
1047     AddToWorkList(Mul.Val);
1048     return Sub;
1049   }
1050
1051   return SDOperand();
1052 }
1053
1054 SDOperand DAGCombiner::visitUREM(SDNode *N) {
1055   SDOperand N0 = N->getOperand(0);
1056   SDOperand N1 = N->getOperand(1);
1057   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1058   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1059   MVT::ValueType VT = N->getValueType(0);
1060
1061   // fold (urem c1, c2) -> c1%c2
1062   if (N0C && N1C && !N1C->isNullValue())
1063     return DAG.getNode(ISD::UREM, VT, N0, N1);
1064   // fold (urem x, pow2) -> (and x, pow2-1)
1065   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
1066     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
1067   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
1068   if (N1.getOpcode() == ISD::SHL) {
1069     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1070       if (isPowerOf2_64(SHC->getValue())) {
1071         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
1072         AddToWorkList(Add.Val);
1073         return DAG.getNode(ISD::AND, VT, N0, Add);
1074       }
1075     }
1076   }
1077
1078   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
1079   // the remainder operation.
1080   if (N1C && !N1C->isNullValue()) {
1081     SDOperand Div = DAG.getNode(ISD::UDIV, VT, N0, N1);
1082     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
1083     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
1084     AddToWorkList(Div.Val);
1085     AddToWorkList(Mul.Val);
1086     return Sub;
1087   }
1088
1089   return SDOperand();
1090 }
1091
1092 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
1093   SDOperand N0 = N->getOperand(0);
1094   SDOperand N1 = N->getOperand(1);
1095   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1096
1097   // fold (mulhs x, 0) -> 0
1098   if (N1C && N1C->isNullValue())
1099     return N1;
1100   // fold (mulhs x, 1) -> (sra x, size(x)-1)
1101   if (N1C && N1C->getValue() == 1)
1102     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
1103                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
1104                                        TLI.getShiftAmountTy()));
1105   return SDOperand();
1106 }
1107
1108 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
1109   SDOperand N0 = N->getOperand(0);
1110   SDOperand N1 = N->getOperand(1);
1111   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1112
1113   // fold (mulhu x, 0) -> 0
1114   if (N1C && N1C->isNullValue())
1115     return N1;
1116   // fold (mulhu x, 1) -> 0
1117   if (N1C && N1C->getValue() == 1)
1118     return DAG.getConstant(0, N0.getValueType());
1119   return SDOperand();
1120 }
1121
1122 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
1123 /// two operands of the same opcode, try to simplify it.
1124 SDOperand DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
1125   SDOperand N0 = N->getOperand(0), N1 = N->getOperand(1);
1126   MVT::ValueType VT = N0.getValueType();
1127   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
1128
1129   // For each of OP in AND/OR/XOR:
1130   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
1131   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
1132   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
1133   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y))
1134   if ((N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND||
1135        N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::TRUNCATE) &&
1136       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1137     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1138                                    N0.getOperand(0).getValueType(),
1139                                    N0.getOperand(0), N1.getOperand(0));
1140     AddToWorkList(ORNode.Val);
1141     return DAG.getNode(N0.getOpcode(), VT, ORNode);
1142   }
1143
1144   // For each of OP in SHL/SRL/SRA/AND...
1145   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
1146   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
1147   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
1148   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
1149        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
1150       N0.getOperand(1) == N1.getOperand(1)) {
1151     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1152                                    N0.getOperand(0).getValueType(),
1153                                    N0.getOperand(0), N1.getOperand(0));
1154     AddToWorkList(ORNode.Val);
1155     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1156   }
1157
1158   return SDOperand();
1159 }
1160
1161 SDOperand DAGCombiner::visitAND(SDNode *N) {
1162   SDOperand N0 = N->getOperand(0);
1163   SDOperand N1 = N->getOperand(1);
1164   SDOperand LL, LR, RL, RR, CC0, CC1;
1165   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1166   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1167   MVT::ValueType VT = N1.getValueType();
1168
1169   // fold (and c1, c2) -> c1&c2
1170   if (N0C && N1C)
1171     return DAG.getNode(ISD::AND, VT, N0, N1);
1172   // canonicalize constant to RHS
1173   if (N0C && !N1C)
1174     return DAG.getNode(ISD::AND, VT, N1, N0);
1175   // fold (and x, -1) -> x
1176   if (N1C && N1C->isAllOnesValue())
1177     return N0;
1178   // if (and x, c) is known to be zero, return 0
1179   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1180     return DAG.getConstant(0, VT);
1181   // reassociate and
1182   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1183   if (RAND.Val != 0)
1184     return RAND;
1185   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1186   if (N1C && N0.getOpcode() == ISD::OR)
1187     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1188       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1189         return N1;
1190   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1191   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1192     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1193     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1194                               ~N1C->getValue() & InMask)) {
1195       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1196                                    N0.getOperand(0));
1197
1198       // Replace uses of the AND with uses of the Zero extend node.
1199       CombineTo(N, Zext);
1200
1201       // We actually want to replace all uses of the any_extend with the
1202       // zero_extend, to avoid duplicating things.  This will later cause this
1203       // AND to be folded.
1204       CombineTo(N0.Val, Zext);
1205       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1206     }
1207   }
1208   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1209   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1210     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1211     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1212
1213     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1214         MVT::isInteger(LL.getValueType())) {
1215       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1216       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1217         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1218         AddToWorkList(ORNode.Val);
1219         return DAG.getSetCC(VT, ORNode, LR, Op1);
1220       }
1221       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1222       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1223         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1224         AddToWorkList(ANDNode.Val);
1225         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1226       }
1227       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1228       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1229         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1230         AddToWorkList(ORNode.Val);
1231         return DAG.getSetCC(VT, ORNode, LR, Op1);
1232       }
1233     }
1234     // canonicalize equivalent to ll == rl
1235     if (LL == RR && LR == RL) {
1236       Op1 = ISD::getSetCCSwappedOperands(Op1);
1237       std::swap(RL, RR);
1238     }
1239     if (LL == RL && LR == RR) {
1240       bool isInteger = MVT::isInteger(LL.getValueType());
1241       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1242       if (Result != ISD::SETCC_INVALID)
1243         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1244     }
1245   }
1246
1247   // Simplify: and (op x...), (op y...)  -> (op (and x, y))
1248   if (N0.getOpcode() == N1.getOpcode()) {
1249     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1250     if (Tmp.Val) return Tmp;
1251   }
1252
1253   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1254   // fold (and (sra)) -> (and (srl)) when possible.
1255   if (!MVT::isVector(VT) &&
1256       SimplifyDemandedBits(SDOperand(N, 0)))
1257     return SDOperand(N, 0);
1258   // fold (zext_inreg (extload x)) -> (zextload x)
1259   if (ISD::isEXTLoad(N0.Val)) {
1260     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1261     MVT::ValueType EVT = LN0->getLoadedVT();
1262     // If we zero all the possible extended bits, then we can turn this into
1263     // a zextload if we are running before legalize or the operation is legal.
1264     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1265         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1266       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1267                                          LN0->getBasePtr(), LN0->getSrcValue(),
1268                                          LN0->getSrcValueOffset(), EVT);
1269       AddToWorkList(N);
1270       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1271       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1272     }
1273   }
1274   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1275   if (ISD::isSEXTLoad(N0.Val) && N0.hasOneUse()) {
1276     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1277     MVT::ValueType EVT = LN0->getLoadedVT();
1278     // If we zero all the possible extended bits, then we can turn this into
1279     // a zextload if we are running before legalize or the operation is legal.
1280     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1281         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1282       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1283                                          LN0->getBasePtr(), LN0->getSrcValue(),
1284                                          LN0->getSrcValueOffset(), EVT);
1285       AddToWorkList(N);
1286       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1287       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1288     }
1289   }
1290
1291   // fold (and (load x), 255) -> (zextload x, i8)
1292   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1293   if (N1C && N0.getOpcode() == ISD::LOAD) {
1294     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1295     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
1296         N0.hasOneUse()) {
1297       MVT::ValueType EVT, LoadedVT;
1298       if (N1C->getValue() == 255)
1299         EVT = MVT::i8;
1300       else if (N1C->getValue() == 65535)
1301         EVT = MVT::i16;
1302       else if (N1C->getValue() == ~0U)
1303         EVT = MVT::i32;
1304       else
1305         EVT = MVT::Other;
1306
1307       LoadedVT = LN0->getLoadedVT();
1308       if (EVT != MVT::Other && LoadedVT > EVT &&
1309           (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1310         MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1311         // For big endian targets, we need to add an offset to the pointer to
1312         // load the correct bytes.  For little endian systems, we merely need to
1313         // read fewer bytes from the same pointer.
1314         unsigned PtrOff =
1315           (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1316         SDOperand NewPtr = LN0->getBasePtr();
1317         if (!TLI.isLittleEndian())
1318           NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1319                                DAG.getConstant(PtrOff, PtrType));
1320         AddToWorkList(NewPtr.Val);
1321         SDOperand Load =
1322           DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(), NewPtr,
1323                          LN0->getSrcValue(), LN0->getSrcValueOffset(), EVT);
1324         AddToWorkList(N);
1325         CombineTo(N0.Val, Load, Load.getValue(1));
1326         return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1327       }
1328     }
1329   }
1330
1331   return SDOperand();
1332 }
1333
1334 SDOperand DAGCombiner::visitOR(SDNode *N) {
1335   SDOperand N0 = N->getOperand(0);
1336   SDOperand N1 = N->getOperand(1);
1337   SDOperand LL, LR, RL, RR, CC0, CC1;
1338   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1339   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1340   MVT::ValueType VT = N1.getValueType();
1341   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1342
1343   // fold (or c1, c2) -> c1|c2
1344   if (N0C && N1C)
1345     return DAG.getNode(ISD::OR, VT, N0, N1);
1346   // canonicalize constant to RHS
1347   if (N0C && !N1C)
1348     return DAG.getNode(ISD::OR, VT, N1, N0);
1349   // fold (or x, 0) -> x
1350   if (N1C && N1C->isNullValue())
1351     return N0;
1352   // fold (or x, -1) -> -1
1353   if (N1C && N1C->isAllOnesValue())
1354     return N1;
1355   // fold (or x, c) -> c iff (x & ~c) == 0
1356   if (N1C &&
1357       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1358     return N1;
1359   // reassociate or
1360   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1361   if (ROR.Val != 0)
1362     return ROR;
1363   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1364   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1365              isa<ConstantSDNode>(N0.getOperand(1))) {
1366     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1367     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1368                                                  N1),
1369                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1370   }
1371   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1372   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1373     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1374     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1375
1376     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1377         MVT::isInteger(LL.getValueType())) {
1378       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1379       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1380       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1381           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1382         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1383         AddToWorkList(ORNode.Val);
1384         return DAG.getSetCC(VT, ORNode, LR, Op1);
1385       }
1386       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1387       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1388       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1389           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1390         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1391         AddToWorkList(ANDNode.Val);
1392         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1393       }
1394     }
1395     // canonicalize equivalent to ll == rl
1396     if (LL == RR && LR == RL) {
1397       Op1 = ISD::getSetCCSwappedOperands(Op1);
1398       std::swap(RL, RR);
1399     }
1400     if (LL == RL && LR == RR) {
1401       bool isInteger = MVT::isInteger(LL.getValueType());
1402       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1403       if (Result != ISD::SETCC_INVALID)
1404         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1405     }
1406   }
1407
1408   // Simplify: or (op x...), (op y...)  -> (op (or x, y))
1409   if (N0.getOpcode() == N1.getOpcode()) {
1410     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1411     if (Tmp.Val) return Tmp;
1412   }
1413
1414   // (X & C1) | (Y & C2)  -> (X|Y) & C3  if possible.
1415   if (N0.getOpcode() == ISD::AND &&
1416       N1.getOpcode() == ISD::AND &&
1417       N0.getOperand(1).getOpcode() == ISD::Constant &&
1418       N1.getOperand(1).getOpcode() == ISD::Constant &&
1419       // Don't increase # computations.
1420       (N0.Val->hasOneUse() || N1.Val->hasOneUse())) {
1421     // We can only do this xform if we know that bits from X that are set in C2
1422     // but not in C1 are already zero.  Likewise for Y.
1423     uint64_t LHSMask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1424     uint64_t RHSMask = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1425
1426     if (TLI.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
1427         TLI.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
1428       SDOperand X =DAG.getNode(ISD::OR, VT, N0.getOperand(0), N1.getOperand(0));
1429       return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(LHSMask|RHSMask, VT));
1430     }
1431   }
1432
1433
1434   // See if this is some rotate idiom.
1435   if (SDNode *Rot = MatchRotate(N0, N1))
1436     return SDOperand(Rot, 0);
1437
1438   return SDOperand();
1439 }
1440
1441
1442 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
1443 static bool MatchRotateHalf(SDOperand Op, SDOperand &Shift, SDOperand &Mask) {
1444   if (Op.getOpcode() == ISD::AND) {
1445     if (isa<ConstantSDNode>(Op.getOperand(1))) {
1446       Mask = Op.getOperand(1);
1447       Op = Op.getOperand(0);
1448     } else {
1449       return false;
1450     }
1451   }
1452
1453   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
1454     Shift = Op;
1455     return true;
1456   }
1457   return false;
1458 }
1459
1460
1461 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
1462 // idioms for rotate, and if the target supports rotation instructions, generate
1463 // a rot[lr].
1464 SDNode *DAGCombiner::MatchRotate(SDOperand LHS, SDOperand RHS) {
1465   // Must be a legal type.  Expanded an promoted things won't work with rotates.
1466   MVT::ValueType VT = LHS.getValueType();
1467   if (!TLI.isTypeLegal(VT)) return 0;
1468
1469   // The target must have at least one rotate flavor.
1470   bool HasROTL = TLI.isOperationLegal(ISD::ROTL, VT);
1471   bool HasROTR = TLI.isOperationLegal(ISD::ROTR, VT);
1472   if (!HasROTL && !HasROTR) return 0;
1473
1474   // Match "(X shl/srl V1) & V2" where V2 may not be present.
1475   SDOperand LHSShift;   // The shift.
1476   SDOperand LHSMask;    // AND value if any.
1477   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
1478     return 0; // Not part of a rotate.
1479
1480   SDOperand RHSShift;   // The shift.
1481   SDOperand RHSMask;    // AND value if any.
1482   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
1483     return 0; // Not part of a rotate.
1484
1485   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
1486     return 0;   // Not shifting the same value.
1487
1488   if (LHSShift.getOpcode() == RHSShift.getOpcode())
1489     return 0;   // Shifts must disagree.
1490
1491   // Canonicalize shl to left side in a shl/srl pair.
1492   if (RHSShift.getOpcode() == ISD::SHL) {
1493     std::swap(LHS, RHS);
1494     std::swap(LHSShift, RHSShift);
1495     std::swap(LHSMask , RHSMask );
1496   }
1497
1498   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1499
1500   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1501   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
1502   if (LHSShift.getOperand(1).getOpcode() == ISD::Constant &&
1503       RHSShift.getOperand(1).getOpcode() == ISD::Constant) {
1504     uint64_t LShVal = cast<ConstantSDNode>(LHSShift.getOperand(1))->getValue();
1505     uint64_t RShVal = cast<ConstantSDNode>(RHSShift.getOperand(1))->getValue();
1506     if ((LShVal + RShVal) != OpSizeInBits)
1507       return 0;
1508
1509     SDOperand Rot;
1510     if (HasROTL)
1511       Rot = DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1512                         LHSShift.getOperand(1));
1513     else
1514       Rot = DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1515                         RHSShift.getOperand(1));
1516
1517     // If there is an AND of either shifted operand, apply it to the result.
1518     if (LHSMask.Val || RHSMask.Val) {
1519       uint64_t Mask = MVT::getIntVTBitMask(VT);
1520
1521       if (LHSMask.Val) {
1522         uint64_t RHSBits = (1ULL << LShVal)-1;
1523         Mask &= cast<ConstantSDNode>(LHSMask)->getValue() | RHSBits;
1524       }
1525       if (RHSMask.Val) {
1526         uint64_t LHSBits = ~((1ULL << (OpSizeInBits-RShVal))-1);
1527         Mask &= cast<ConstantSDNode>(RHSMask)->getValue() | LHSBits;
1528       }
1529
1530       Rot = DAG.getNode(ISD::AND, VT, Rot, DAG.getConstant(Mask, VT));
1531     }
1532
1533     return Rot.Val;
1534   }
1535
1536   // If there is a mask here, and we have a variable shift, we can't be sure
1537   // that we're masking out the right stuff.
1538   if (LHSMask.Val || RHSMask.Val)
1539     return 0;
1540
1541   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1542   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
1543   if (RHSShift.getOperand(1).getOpcode() == ISD::SUB &&
1544       LHSShift.getOperand(1) == RHSShift.getOperand(1).getOperand(1)) {
1545     if (ConstantSDNode *SUBC =
1546           dyn_cast<ConstantSDNode>(RHSShift.getOperand(1).getOperand(0))) {
1547       if (SUBC->getValue() == OpSizeInBits)
1548         if (HasROTL)
1549           return DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1550                              LHSShift.getOperand(1)).Val;
1551         else
1552           return DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1553                              LHSShift.getOperand(1)).Val;
1554     }
1555   }
1556
1557   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1558   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
1559   if (LHSShift.getOperand(1).getOpcode() == ISD::SUB &&
1560       RHSShift.getOperand(1) == LHSShift.getOperand(1).getOperand(1)) {
1561     if (ConstantSDNode *SUBC =
1562           dyn_cast<ConstantSDNode>(LHSShift.getOperand(1).getOperand(0))) {
1563       if (SUBC->getValue() == OpSizeInBits)
1564         if (HasROTL)
1565           return DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1566                              LHSShift.getOperand(1)).Val;
1567         else
1568           return DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1569                              RHSShift.getOperand(1)).Val;
1570     }
1571   }
1572
1573   return 0;
1574 }
1575
1576
1577 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1578   SDOperand N0 = N->getOperand(0);
1579   SDOperand N1 = N->getOperand(1);
1580   SDOperand LHS, RHS, CC;
1581   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1582   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1583   MVT::ValueType VT = N0.getValueType();
1584
1585   // fold (xor c1, c2) -> c1^c2
1586   if (N0C && N1C)
1587     return DAG.getNode(ISD::XOR, VT, N0, N1);
1588   // canonicalize constant to RHS
1589   if (N0C && !N1C)
1590     return DAG.getNode(ISD::XOR, VT, N1, N0);
1591   // fold (xor x, 0) -> x
1592   if (N1C && N1C->isNullValue())
1593     return N0;
1594   // reassociate xor
1595   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1596   if (RXOR.Val != 0)
1597     return RXOR;
1598   // fold !(x cc y) -> (x !cc y)
1599   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1600     bool isInt = MVT::isInteger(LHS.getValueType());
1601     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1602                                                isInt);
1603     if (N0.getOpcode() == ISD::SETCC)
1604       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1605     if (N0.getOpcode() == ISD::SELECT_CC)
1606       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1607     assert(0 && "Unhandled SetCC Equivalent!");
1608     abort();
1609   }
1610   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1611   if (N1C && N1C->getValue() == 1 &&
1612       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1613     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1614     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1615       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1616       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1617       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1618       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1619       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1620     }
1621   }
1622   // fold !(x or y) -> (!x and !y) iff x or y are constants
1623   if (N1C && N1C->isAllOnesValue() &&
1624       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1625     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1626     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1627       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1628       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1629       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1630       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1631       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1632     }
1633   }
1634   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1635   if (N1C && N0.getOpcode() == ISD::XOR) {
1636     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1637     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1638     if (N00C)
1639       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1640                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1641     if (N01C)
1642       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1643                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1644   }
1645   // fold (xor x, x) -> 0
1646   if (N0 == N1) {
1647     if (!MVT::isVector(VT)) {
1648       return DAG.getConstant(0, VT);
1649     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1650       // Produce a vector of zeros.
1651       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1652       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1653       return DAG.getNode(ISD::BUILD_VECTOR, VT, &Ops[0], Ops.size());
1654     }
1655   }
1656
1657   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
1658   if (N0.getOpcode() == N1.getOpcode()) {
1659     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1660     if (Tmp.Val) return Tmp;
1661   }
1662
1663   // Simplify the expression using non-local knowledge.
1664   if (!MVT::isVector(VT) &&
1665       SimplifyDemandedBits(SDOperand(N, 0)))
1666     return SDOperand(N, 0);
1667
1668   return SDOperand();
1669 }
1670
1671 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1672   SDOperand N0 = N->getOperand(0);
1673   SDOperand N1 = N->getOperand(1);
1674   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1675   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1676   MVT::ValueType VT = N0.getValueType();
1677   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1678
1679   // fold (shl c1, c2) -> c1<<c2
1680   if (N0C && N1C)
1681     return DAG.getNode(ISD::SHL, VT, N0, N1);
1682   // fold (shl 0, x) -> 0
1683   if (N0C && N0C->isNullValue())
1684     return N0;
1685   // fold (shl x, c >= size(x)) -> undef
1686   if (N1C && N1C->getValue() >= OpSizeInBits)
1687     return DAG.getNode(ISD::UNDEF, VT);
1688   // fold (shl x, 0) -> x
1689   if (N1C && N1C->isNullValue())
1690     return N0;
1691   // if (shl x, c) is known to be zero, return 0
1692   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1693     return DAG.getConstant(0, VT);
1694   if (SimplifyDemandedBits(SDOperand(N, 0)))
1695     return SDOperand(N, 0);
1696   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1697   if (N1C && N0.getOpcode() == ISD::SHL &&
1698       N0.getOperand(1).getOpcode() == ISD::Constant) {
1699     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1700     uint64_t c2 = N1C->getValue();
1701     if (c1 + c2 > OpSizeInBits)
1702       return DAG.getConstant(0, VT);
1703     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1704                        DAG.getConstant(c1 + c2, N1.getValueType()));
1705   }
1706   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1707   //                               (srl (and x, -1 << c1), c1-c2)
1708   if (N1C && N0.getOpcode() == ISD::SRL &&
1709       N0.getOperand(1).getOpcode() == ISD::Constant) {
1710     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1711     uint64_t c2 = N1C->getValue();
1712     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1713                                  DAG.getConstant(~0ULL << c1, VT));
1714     if (c2 > c1)
1715       return DAG.getNode(ISD::SHL, VT, Mask,
1716                          DAG.getConstant(c2-c1, N1.getValueType()));
1717     else
1718       return DAG.getNode(ISD::SRL, VT, Mask,
1719                          DAG.getConstant(c1-c2, N1.getValueType()));
1720   }
1721   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1722   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1723     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1724                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1725   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1<<c2)
1726   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
1727       isa<ConstantSDNode>(N0.getOperand(1))) {
1728     return DAG.getNode(ISD::ADD, VT,
1729                        DAG.getNode(ISD::SHL, VT, N0.getOperand(0), N1),
1730                        DAG.getNode(ISD::SHL, VT, N0.getOperand(1), N1));
1731   }
1732   return SDOperand();
1733 }
1734
1735 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1736   SDOperand N0 = N->getOperand(0);
1737   SDOperand N1 = N->getOperand(1);
1738   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1739   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1740   MVT::ValueType VT = N0.getValueType();
1741
1742   // fold (sra c1, c2) -> c1>>c2
1743   if (N0C && N1C)
1744     return DAG.getNode(ISD::SRA, VT, N0, N1);
1745   // fold (sra 0, x) -> 0
1746   if (N0C && N0C->isNullValue())
1747     return N0;
1748   // fold (sra -1, x) -> -1
1749   if (N0C && N0C->isAllOnesValue())
1750     return N0;
1751   // fold (sra x, c >= size(x)) -> undef
1752   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1753     return DAG.getNode(ISD::UNDEF, VT);
1754   // fold (sra x, 0) -> x
1755   if (N1C && N1C->isNullValue())
1756     return N0;
1757   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1758   // sext_inreg.
1759   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1760     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1761     MVT::ValueType EVT;
1762     switch (LowBits) {
1763     default: EVT = MVT::Other; break;
1764     case  1: EVT = MVT::i1;    break;
1765     case  8: EVT = MVT::i8;    break;
1766     case 16: EVT = MVT::i16;   break;
1767     case 32: EVT = MVT::i32;   break;
1768     }
1769     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1770       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1771                          DAG.getValueType(EVT));
1772   }
1773
1774   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1775   if (N1C && N0.getOpcode() == ISD::SRA) {
1776     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1777       unsigned Sum = N1C->getValue() + C1->getValue();
1778       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1779       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1780                          DAG.getConstant(Sum, N1C->getValueType(0)));
1781     }
1782   }
1783
1784   // Simplify, based on bits shifted out of the LHS.
1785   if (N1C && SimplifyDemandedBits(SDOperand(N, 0)))
1786     return SDOperand(N, 0);
1787
1788
1789   // If the sign bit is known to be zero, switch this to a SRL.
1790   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1791     return DAG.getNode(ISD::SRL, VT, N0, N1);
1792   return SDOperand();
1793 }
1794
1795 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1796   SDOperand N0 = N->getOperand(0);
1797   SDOperand N1 = N->getOperand(1);
1798   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1799   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1800   MVT::ValueType VT = N0.getValueType();
1801   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1802
1803   // fold (srl c1, c2) -> c1 >>u c2
1804   if (N0C && N1C)
1805     return DAG.getNode(ISD::SRL, VT, N0, N1);
1806   // fold (srl 0, x) -> 0
1807   if (N0C && N0C->isNullValue())
1808     return N0;
1809   // fold (srl x, c >= size(x)) -> undef
1810   if (N1C && N1C->getValue() >= OpSizeInBits)
1811     return DAG.getNode(ISD::UNDEF, VT);
1812   // fold (srl x, 0) -> x
1813   if (N1C && N1C->isNullValue())
1814     return N0;
1815   // if (srl x, c) is known to be zero, return 0
1816   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1817     return DAG.getConstant(0, VT);
1818   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1819   if (N1C && N0.getOpcode() == ISD::SRL &&
1820       N0.getOperand(1).getOpcode() == ISD::Constant) {
1821     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1822     uint64_t c2 = N1C->getValue();
1823     if (c1 + c2 > OpSizeInBits)
1824       return DAG.getConstant(0, VT);
1825     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1826                        DAG.getConstant(c1 + c2, N1.getValueType()));
1827   }
1828
1829   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
1830   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1831     // Shifting in all undef bits?
1832     MVT::ValueType SmallVT = N0.getOperand(0).getValueType();
1833     if (N1C->getValue() >= MVT::getSizeInBits(SmallVT))
1834       return DAG.getNode(ISD::UNDEF, VT);
1835
1836     SDOperand SmallShift = DAG.getNode(ISD::SRL, SmallVT, N0.getOperand(0), N1);
1837     AddToWorkList(SmallShift.Val);
1838     return DAG.getNode(ISD::ANY_EXTEND, VT, SmallShift);
1839   }
1840
1841   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
1842   // bit, which is unmodified by sra.
1843   if (N1C && N1C->getValue()+1 == MVT::getSizeInBits(VT)) {
1844     if (N0.getOpcode() == ISD::SRA)
1845       return DAG.getNode(ISD::SRL, VT, N0.getOperand(0), N1);
1846   }
1847
1848   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
1849   if (N1C && N0.getOpcode() == ISD::CTLZ &&
1850       N1C->getValue() == Log2_32(MVT::getSizeInBits(VT))) {
1851     uint64_t KnownZero, KnownOne, Mask = MVT::getIntVTBitMask(VT);
1852     TLI.ComputeMaskedBits(N0.getOperand(0), Mask, KnownZero, KnownOne);
1853
1854     // If any of the input bits are KnownOne, then the input couldn't be all
1855     // zeros, thus the result of the srl will always be zero.
1856     if (KnownOne) return DAG.getConstant(0, VT);
1857
1858     // If all of the bits input the to ctlz node are known to be zero, then
1859     // the result of the ctlz is "32" and the result of the shift is one.
1860     uint64_t UnknownBits = ~KnownZero & Mask;
1861     if (UnknownBits == 0) return DAG.getConstant(1, VT);
1862
1863     // Otherwise, check to see if there is exactly one bit input to the ctlz.
1864     if ((UnknownBits & (UnknownBits-1)) == 0) {
1865       // Okay, we know that only that the single bit specified by UnknownBits
1866       // could be set on input to the CTLZ node.  If this bit is set, the SRL
1867       // will return 0, if it is clear, it returns 1.  Change the CTLZ/SRL pair
1868       // to an SRL,XOR pair, which is likely to simplify more.
1869       unsigned ShAmt = CountTrailingZeros_64(UnknownBits);
1870       SDOperand Op = N0.getOperand(0);
1871       if (ShAmt) {
1872         Op = DAG.getNode(ISD::SRL, VT, Op,
1873                          DAG.getConstant(ShAmt, TLI.getShiftAmountTy()));
1874         AddToWorkList(Op.Val);
1875       }
1876       return DAG.getNode(ISD::XOR, VT, Op, DAG.getConstant(1, VT));
1877     }
1878   }
1879
1880   return SDOperand();
1881 }
1882
1883 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1884   SDOperand N0 = N->getOperand(0);
1885   MVT::ValueType VT = N->getValueType(0);
1886
1887   // fold (ctlz c1) -> c2
1888   if (isa<ConstantSDNode>(N0))
1889     return DAG.getNode(ISD::CTLZ, VT, N0);
1890   return SDOperand();
1891 }
1892
1893 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1894   SDOperand N0 = N->getOperand(0);
1895   MVT::ValueType VT = N->getValueType(0);
1896
1897   // fold (cttz c1) -> c2
1898   if (isa<ConstantSDNode>(N0))
1899     return DAG.getNode(ISD::CTTZ, VT, N0);
1900   return SDOperand();
1901 }
1902
1903 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1904   SDOperand N0 = N->getOperand(0);
1905   MVT::ValueType VT = N->getValueType(0);
1906
1907   // fold (ctpop c1) -> c2
1908   if (isa<ConstantSDNode>(N0))
1909     return DAG.getNode(ISD::CTPOP, VT, N0);
1910   return SDOperand();
1911 }
1912
1913 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1914   SDOperand N0 = N->getOperand(0);
1915   SDOperand N1 = N->getOperand(1);
1916   SDOperand N2 = N->getOperand(2);
1917   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1918   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1919   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1920   MVT::ValueType VT = N->getValueType(0);
1921
1922   // fold select C, X, X -> X
1923   if (N1 == N2)
1924     return N1;
1925   // fold select true, X, Y -> X
1926   if (N0C && !N0C->isNullValue())
1927     return N1;
1928   // fold select false, X, Y -> Y
1929   if (N0C && N0C->isNullValue())
1930     return N2;
1931   // fold select C, 1, X -> C | X
1932   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1933     return DAG.getNode(ISD::OR, VT, N0, N2);
1934   // fold select C, 0, X -> ~C & X
1935   // FIXME: this should check for C type == X type, not i1?
1936   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1937     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1938     AddToWorkList(XORNode.Val);
1939     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1940   }
1941   // fold select C, X, 1 -> ~C | X
1942   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1943     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1944     AddToWorkList(XORNode.Val);
1945     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1946   }
1947   // fold select C, X, 0 -> C & X
1948   // FIXME: this should check for C type == X type, not i1?
1949   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1950     return DAG.getNode(ISD::AND, VT, N0, N1);
1951   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1952   if (MVT::i1 == VT && N0 == N1)
1953     return DAG.getNode(ISD::OR, VT, N0, N2);
1954   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1955   if (MVT::i1 == VT && N0 == N2)
1956     return DAG.getNode(ISD::AND, VT, N0, N1);
1957
1958   // If we can fold this based on the true/false value, do so.
1959   if (SimplifySelectOps(N, N1, N2))
1960     return SDOperand(N, 0);  // Don't revisit N.
1961
1962   // fold selects based on a setcc into other things, such as min/max/abs
1963   if (N0.getOpcode() == ISD::SETCC)
1964     // FIXME:
1965     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1966     // having to say they don't support SELECT_CC on every type the DAG knows
1967     // about, since there is no way to mark an opcode illegal at all value types
1968     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1969       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1970                          N1, N2, N0.getOperand(2));
1971     else
1972       return SimplifySelect(N0, N1, N2);
1973   return SDOperand();
1974 }
1975
1976 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
1977   SDOperand N0 = N->getOperand(0);
1978   SDOperand N1 = N->getOperand(1);
1979   SDOperand N2 = N->getOperand(2);
1980   SDOperand N3 = N->getOperand(3);
1981   SDOperand N4 = N->getOperand(4);
1982   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
1983
1984   // fold select_cc lhs, rhs, x, x, cc -> x
1985   if (N2 == N3)
1986     return N2;
1987
1988   // Determine if the condition we're dealing with is constant
1989   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
1990   if (SCC.Val) AddToWorkList(SCC.Val);
1991
1992   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val)) {
1993     if (SCCC->getValue())
1994       return N2;    // cond always true -> true val
1995     else
1996       return N3;    // cond always false -> false val
1997   }
1998
1999   // Fold to a simpler select_cc
2000   if (SCC.Val && SCC.getOpcode() == ISD::SETCC)
2001     return DAG.getNode(ISD::SELECT_CC, N2.getValueType(),
2002                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
2003                        SCC.getOperand(2));
2004
2005   // If we can fold this based on the true/false value, do so.
2006   if (SimplifySelectOps(N, N2, N3))
2007     return SDOperand(N, 0);  // Don't revisit N.
2008
2009   // fold select_cc into other things, such as min/max/abs
2010   return SimplifySelectCC(N0, N1, N2, N3, CC);
2011 }
2012
2013 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
2014   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
2015                        cast<CondCodeSDNode>(N->getOperand(2))->get());
2016 }
2017
2018 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
2019   SDOperand N0 = N->getOperand(0);
2020   MVT::ValueType VT = N->getValueType(0);
2021
2022   // fold (sext c1) -> c1
2023   if (isa<ConstantSDNode>(N0))
2024     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
2025
2026   // fold (sext (sext x)) -> (sext x)
2027   // fold (sext (aext x)) -> (sext x)
2028   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
2029     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
2030
2031   // fold (sext (truncate x)) -> (sextinreg x).
2032   if (N0.getOpcode() == ISD::TRUNCATE &&
2033       (!AfterLegalize || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
2034                                               N0.getValueType()))) {
2035     SDOperand Op = N0.getOperand(0);
2036     if (Op.getValueType() < VT) {
2037       Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
2038     } else if (Op.getValueType() > VT) {
2039       Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
2040     }
2041     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, Op,
2042                        DAG.getValueType(N0.getValueType()));
2043   }
2044
2045   // fold (sext (load x)) -> (sext (truncate (sextload x)))
2046   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2047       (!AfterLegalize||TLI.isLoadXLegal(ISD::SEXTLOAD, N0.getValueType()))){
2048     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2049     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2050                                        LN0->getBasePtr(), LN0->getSrcValue(),
2051                                        LN0->getSrcValueOffset(),
2052                                        N0.getValueType());
2053     CombineTo(N, ExtLoad);
2054     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2055               ExtLoad.getValue(1));
2056     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2057   }
2058
2059   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
2060   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
2061   if ((ISD::isSEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) && N0.hasOneUse()) {
2062     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2063     MVT::ValueType EVT = LN0->getLoadedVT();
2064     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2065                                        LN0->getBasePtr(), LN0->getSrcValue(),
2066                                        LN0->getSrcValueOffset(), EVT);
2067     CombineTo(N, ExtLoad);
2068     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2069               ExtLoad.getValue(1));
2070     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2071   }
2072
2073   return SDOperand();
2074 }
2075
2076 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
2077   SDOperand N0 = N->getOperand(0);
2078   MVT::ValueType VT = N->getValueType(0);
2079
2080   // fold (zext c1) -> c1
2081   if (isa<ConstantSDNode>(N0))
2082     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
2083   // fold (zext (zext x)) -> (zext x)
2084   // fold (zext (aext x)) -> (zext x)
2085   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
2086     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
2087
2088   // fold (zext (truncate x)) -> (and x, mask)
2089   if (N0.getOpcode() == ISD::TRUNCATE &&
2090       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, VT))) {
2091     SDOperand Op = N0.getOperand(0);
2092     if (Op.getValueType() < VT) {
2093       Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
2094     } else if (Op.getValueType() > VT) {
2095       Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
2096     }
2097     return DAG.getZeroExtendInReg(Op, N0.getValueType());
2098   }
2099
2100   // fold (zext (and (trunc x), cst)) -> (and x, cst).
2101   if (N0.getOpcode() == ISD::AND &&
2102       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
2103       N0.getOperand(1).getOpcode() == ISD::Constant) {
2104     SDOperand X = N0.getOperand(0).getOperand(0);
2105     if (X.getValueType() < VT) {
2106       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
2107     } else if (X.getValueType() > VT) {
2108       X = DAG.getNode(ISD::TRUNCATE, VT, X);
2109     }
2110     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
2111     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
2112   }
2113
2114   // fold (zext (load x)) -> (zext (truncate (zextload x)))
2115   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2116       (!AfterLegalize||TLI.isLoadXLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
2117     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2118     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
2119                                        LN0->getBasePtr(), LN0->getSrcValue(),
2120                                        LN0->getSrcValueOffset(),
2121                                        N0.getValueType());
2122     CombineTo(N, ExtLoad);
2123     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2124               ExtLoad.getValue(1));
2125     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2126   }
2127
2128   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
2129   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
2130   if ((ISD::isZEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) && N0.hasOneUse()) {
2131     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2132     MVT::ValueType EVT = LN0->getLoadedVT();
2133     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
2134                                        LN0->getBasePtr(), LN0->getSrcValue(),
2135                                        LN0->getSrcValueOffset(), EVT);
2136     CombineTo(N, ExtLoad);
2137     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2138               ExtLoad.getValue(1));
2139     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2140   }
2141   return SDOperand();
2142 }
2143
2144 SDOperand DAGCombiner::visitANY_EXTEND(SDNode *N) {
2145   SDOperand N0 = N->getOperand(0);
2146   MVT::ValueType VT = N->getValueType(0);
2147
2148   // fold (aext c1) -> c1
2149   if (isa<ConstantSDNode>(N0))
2150     return DAG.getNode(ISD::ANY_EXTEND, VT, N0);
2151   // fold (aext (aext x)) -> (aext x)
2152   // fold (aext (zext x)) -> (zext x)
2153   // fold (aext (sext x)) -> (sext x)
2154   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
2155       N0.getOpcode() == ISD::ZERO_EXTEND ||
2156       N0.getOpcode() == ISD::SIGN_EXTEND)
2157     return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2158
2159   // fold (aext (truncate x))
2160   if (N0.getOpcode() == ISD::TRUNCATE) {
2161     SDOperand TruncOp = N0.getOperand(0);
2162     if (TruncOp.getValueType() == VT)
2163       return TruncOp; // x iff x size == zext size.
2164     if (TruncOp.getValueType() > VT)
2165       return DAG.getNode(ISD::TRUNCATE, VT, TruncOp);
2166     return DAG.getNode(ISD::ANY_EXTEND, VT, TruncOp);
2167   }
2168
2169   // fold (aext (and (trunc x), cst)) -> (and x, cst).
2170   if (N0.getOpcode() == ISD::AND &&
2171       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
2172       N0.getOperand(1).getOpcode() == ISD::Constant) {
2173     SDOperand X = N0.getOperand(0).getOperand(0);
2174     if (X.getValueType() < VT) {
2175       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
2176     } else if (X.getValueType() > VT) {
2177       X = DAG.getNode(ISD::TRUNCATE, VT, X);
2178     }
2179     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
2180     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
2181   }
2182
2183   // fold (aext (load x)) -> (aext (truncate (extload x)))
2184   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2185       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2186     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2187     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2188                                        LN0->getBasePtr(), LN0->getSrcValue(),
2189                                        LN0->getSrcValueOffset(),
2190                                        N0.getValueType());
2191     CombineTo(N, ExtLoad);
2192     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2193               ExtLoad.getValue(1));
2194     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2195   }
2196
2197   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
2198   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
2199   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
2200   if (N0.getOpcode() == ISD::LOAD && !ISD::isNON_EXTLoad(N0.Val) &&
2201       N0.hasOneUse()) {
2202     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2203     MVT::ValueType EVT = LN0->getLoadedVT();
2204     SDOperand ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), VT,
2205                                        LN0->getChain(), LN0->getBasePtr(),
2206                                        LN0->getSrcValue(),
2207                                        LN0->getSrcValueOffset(), EVT);
2208     CombineTo(N, ExtLoad);
2209     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2210               ExtLoad.getValue(1));
2211     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2212   }
2213   return SDOperand();
2214 }
2215
2216
2217 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
2218   SDOperand N0 = N->getOperand(0);
2219   SDOperand N1 = N->getOperand(1);
2220   MVT::ValueType VT = N->getValueType(0);
2221   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
2222   unsigned EVTBits = MVT::getSizeInBits(EVT);
2223
2224   // fold (sext_in_reg c1) -> c1
2225   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
2226     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0, N1);
2227
2228   // If the input is already sign extended, just drop the extension.
2229   if (TLI.ComputeNumSignBits(N0) >= MVT::getSizeInBits(VT)-EVTBits+1)
2230     return N0;
2231
2232   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
2233   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2234       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
2235     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
2236   }
2237
2238   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
2239   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
2240     return DAG.getZeroExtendInReg(N0, EVT);
2241
2242   // fold (sext_in_reg (srl X, 24), i8) -> sra X, 24
2243   // fold (sext_in_reg (srl X, 23), i8) -> sra X, 23 iff possible.
2244   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
2245   if (N0.getOpcode() == ISD::SRL) {
2246     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2247       if (ShAmt->getValue()+EVTBits <= MVT::getSizeInBits(VT)) {
2248         // We can turn this into an SRA iff the input to the SRL is already sign
2249         // extended enough.
2250         unsigned InSignBits = TLI.ComputeNumSignBits(N0.getOperand(0));
2251         if (MVT::getSizeInBits(VT)-(ShAmt->getValue()+EVTBits) < InSignBits)
2252           return DAG.getNode(ISD::SRA, VT, N0.getOperand(0), N0.getOperand(1));
2253       }
2254   }
2255
2256   // fold (sext_inreg (extload x)) -> (sextload x)
2257   if (ISD::isEXTLoad(N0.Val) &&
2258       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2259       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2260     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2261     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2262                                        LN0->getBasePtr(), LN0->getSrcValue(),
2263                                        LN0->getSrcValueOffset(), EVT);
2264     CombineTo(N, ExtLoad);
2265     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2266     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2267   }
2268   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
2269   if (ISD::isZEXTLoad(N0.Val) && N0.hasOneUse() &&
2270       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2271       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2272     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2273     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2274                                        LN0->getBasePtr(), LN0->getSrcValue(),
2275                                        LN0->getSrcValueOffset(), EVT);
2276     CombineTo(N, ExtLoad);
2277     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2278     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2279   }
2280   return SDOperand();
2281 }
2282
2283 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
2284   SDOperand N0 = N->getOperand(0);
2285   MVT::ValueType VT = N->getValueType(0);
2286
2287   // noop truncate
2288   if (N0.getValueType() == N->getValueType(0))
2289     return N0;
2290   // fold (truncate c1) -> c1
2291   if (isa<ConstantSDNode>(N0))
2292     return DAG.getNode(ISD::TRUNCATE, VT, N0);
2293   // fold (truncate (truncate x)) -> (truncate x)
2294   if (N0.getOpcode() == ISD::TRUNCATE)
2295     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2296   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
2297   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND||
2298       N0.getOpcode() == ISD::ANY_EXTEND) {
2299     if (N0.getValueType() < VT)
2300       // if the source is smaller than the dest, we still need an extend
2301       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2302     else if (N0.getValueType() > VT)
2303       // if the source is larger than the dest, than we just need the truncate
2304       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2305     else
2306       // if the source and dest are the same type, we can drop both the extend
2307       // and the truncate
2308       return N0.getOperand(0);
2309   }
2310   // fold (truncate (load x)) -> (smaller load x)
2311   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse()) {
2312     assert(MVT::getSizeInBits(N0.getValueType()) > MVT::getSizeInBits(VT) &&
2313            "Cannot truncate to larger type!");
2314     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2315     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
2316     // For big endian targets, we need to add an offset to the pointer to load
2317     // the correct bytes.  For little endian systems, we merely need to read
2318     // fewer bytes from the same pointer.
2319     uint64_t PtrOff =
2320       (MVT::getSizeInBits(N0.getValueType()) - MVT::getSizeInBits(VT)) / 8;
2321     SDOperand NewPtr = TLI.isLittleEndian() ? LN0->getBasePtr() :
2322       DAG.getNode(ISD::ADD, PtrType, LN0->getBasePtr(),
2323                   DAG.getConstant(PtrOff, PtrType));
2324     AddToWorkList(NewPtr.Val);
2325     SDOperand Load = DAG.getLoad(VT, LN0->getChain(), NewPtr,
2326                                  LN0->getSrcValue(), LN0->getSrcValueOffset());
2327     AddToWorkList(N);
2328     CombineTo(N0.Val, Load, Load.getValue(1));
2329     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2330   }
2331   return SDOperand();
2332 }
2333
2334 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
2335   SDOperand N0 = N->getOperand(0);
2336   MVT::ValueType VT = N->getValueType(0);
2337
2338   // If the input is a constant, let getNode() fold it.
2339   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
2340     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
2341     if (Res.Val != N) return Res;
2342   }
2343
2344   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
2345     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
2346
2347   // fold (conv (load x)) -> (load (conv*)x)
2348   // FIXME: These xforms need to know that the resultant load doesn't need a
2349   // higher alignment than the original!
2350   if (0 && ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse()) {
2351     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2352     SDOperand Load = DAG.getLoad(VT, LN0->getChain(), LN0->getBasePtr(),
2353                                  LN0->getSrcValue(), LN0->getSrcValueOffset());
2354     AddToWorkList(N);
2355     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
2356               Load.getValue(1));
2357     return Load;
2358   }
2359
2360   return SDOperand();
2361 }
2362
2363 SDOperand DAGCombiner::visitVBIT_CONVERT(SDNode *N) {
2364   SDOperand N0 = N->getOperand(0);
2365   MVT::ValueType VT = N->getValueType(0);
2366
2367   // If the input is a VBUILD_VECTOR with all constant elements, fold this now.
2368   // First check to see if this is all constant.
2369   if (N0.getOpcode() == ISD::VBUILD_VECTOR && N0.Val->hasOneUse() &&
2370       VT == MVT::Vector) {
2371     bool isSimple = true;
2372     for (unsigned i = 0, e = N0.getNumOperands()-2; i != e; ++i)
2373       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
2374           N0.getOperand(i).getOpcode() != ISD::Constant &&
2375           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
2376         isSimple = false;
2377         break;
2378       }
2379
2380     MVT::ValueType DestEltVT = cast<VTSDNode>(N->getOperand(2))->getVT();
2381     if (isSimple && !MVT::isVector(DestEltVT)) {
2382       return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(N0.Val, DestEltVT);
2383     }
2384   }
2385
2386   return SDOperand();
2387 }
2388
2389 /// ConstantFoldVBIT_CONVERTofVBUILD_VECTOR - We know that BV is a vbuild_vector
2390 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
2391 /// destination element value type.
2392 SDOperand DAGCombiner::
2393 ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *BV, MVT::ValueType DstEltVT) {
2394   MVT::ValueType SrcEltVT = BV->getOperand(0).getValueType();
2395
2396   // If this is already the right type, we're done.
2397   if (SrcEltVT == DstEltVT) return SDOperand(BV, 0);
2398
2399   unsigned SrcBitSize = MVT::getSizeInBits(SrcEltVT);
2400   unsigned DstBitSize = MVT::getSizeInBits(DstEltVT);
2401
2402   // If this is a conversion of N elements of one type to N elements of another
2403   // type, convert each element.  This handles FP<->INT cases.
2404   if (SrcBitSize == DstBitSize) {
2405     SmallVector<SDOperand, 8> Ops;
2406     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2407       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, DstEltVT, BV->getOperand(i)));
2408       AddToWorkList(Ops.back().Val);
2409     }
2410     Ops.push_back(*(BV->op_end()-2)); // Add num elements.
2411     Ops.push_back(DAG.getValueType(DstEltVT));
2412     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2413   }
2414
2415   // Otherwise, we're growing or shrinking the elements.  To avoid having to
2416   // handle annoying details of growing/shrinking FP values, we convert them to
2417   // int first.
2418   if (MVT::isFloatingPoint(SrcEltVT)) {
2419     // Convert the input float vector to a int vector where the elements are the
2420     // same sizes.
2421     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
2422     MVT::ValueType IntVT = SrcEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2423     BV = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, IntVT).Val;
2424     SrcEltVT = IntVT;
2425   }
2426
2427   // Now we know the input is an integer vector.  If the output is a FP type,
2428   // convert to integer first, then to FP of the right size.
2429   if (MVT::isFloatingPoint(DstEltVT)) {
2430     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
2431     MVT::ValueType TmpVT = DstEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2432     SDNode *Tmp = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, TmpVT).Val;
2433
2434     // Next, convert to FP elements of the same size.
2435     return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(Tmp, DstEltVT);
2436   }
2437
2438   // Okay, we know the src/dst types are both integers of differing types.
2439   // Handling growing first.
2440   assert(MVT::isInteger(SrcEltVT) && MVT::isInteger(DstEltVT));
2441   if (SrcBitSize < DstBitSize) {
2442     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
2443
2444     SmallVector<SDOperand, 8> Ops;
2445     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e;
2446          i += NumInputsPerOutput) {
2447       bool isLE = TLI.isLittleEndian();
2448       uint64_t NewBits = 0;
2449       bool EltIsUndef = true;
2450       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
2451         // Shift the previously computed bits over.
2452         NewBits <<= SrcBitSize;
2453         SDOperand Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
2454         if (Op.getOpcode() == ISD::UNDEF) continue;
2455         EltIsUndef = false;
2456
2457         NewBits |= cast<ConstantSDNode>(Op)->getValue();
2458       }
2459
2460       if (EltIsUndef)
2461         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2462       else
2463         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
2464     }
2465
2466     Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2467     Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2468     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2469   }
2470
2471   // Finally, this must be the case where we are shrinking elements: each input
2472   // turns into multiple outputs.
2473   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
2474   SmallVector<SDOperand, 8> Ops;
2475   for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2476     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
2477       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
2478         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2479       continue;
2480     }
2481     uint64_t OpVal = cast<ConstantSDNode>(BV->getOperand(i))->getValue();
2482
2483     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
2484       unsigned ThisVal = OpVal & ((1ULL << DstBitSize)-1);
2485       OpVal >>= DstBitSize;
2486       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
2487     }
2488
2489     // For big endian targets, swap the order of the pieces of each element.
2490     if (!TLI.isLittleEndian())
2491       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
2492   }
2493   Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2494   Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2495   return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2496 }
2497
2498
2499
2500 SDOperand DAGCombiner::visitFADD(SDNode *N) {
2501   SDOperand N0 = N->getOperand(0);
2502   SDOperand N1 = N->getOperand(1);
2503   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2504   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2505   MVT::ValueType VT = N->getValueType(0);
2506
2507   // fold (fadd c1, c2) -> c1+c2
2508   if (N0CFP && N1CFP)
2509     return DAG.getNode(ISD::FADD, VT, N0, N1);
2510   // canonicalize constant to RHS
2511   if (N0CFP && !N1CFP)
2512     return DAG.getNode(ISD::FADD, VT, N1, N0);
2513   // fold (A + (-B)) -> A-B
2514   if (N1.getOpcode() == ISD::FNEG)
2515     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
2516   // fold ((-A) + B) -> B-A
2517   if (N0.getOpcode() == ISD::FNEG)
2518     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
2519   return SDOperand();
2520 }
2521
2522 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
2523   SDOperand N0 = N->getOperand(0);
2524   SDOperand N1 = N->getOperand(1);
2525   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2526   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2527   MVT::ValueType VT = N->getValueType(0);
2528
2529   // fold (fsub c1, c2) -> c1-c2
2530   if (N0CFP && N1CFP)
2531     return DAG.getNode(ISD::FSUB, VT, N0, N1);
2532   // fold (A-(-B)) -> A+B
2533   if (N1.getOpcode() == ISD::FNEG)
2534     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
2535   return SDOperand();
2536 }
2537
2538 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
2539   SDOperand N0 = N->getOperand(0);
2540   SDOperand N1 = N->getOperand(1);
2541   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2542   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2543   MVT::ValueType VT = N->getValueType(0);
2544
2545   // fold (fmul c1, c2) -> c1*c2
2546   if (N0CFP && N1CFP)
2547     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2548   // canonicalize constant to RHS
2549   if (N0CFP && !N1CFP)
2550     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2551   // fold (fmul X, 2.0) -> (fadd X, X)
2552   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2553     return DAG.getNode(ISD::FADD, VT, N0, N0);
2554   return SDOperand();
2555 }
2556
2557 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2558   SDOperand N0 = N->getOperand(0);
2559   SDOperand N1 = N->getOperand(1);
2560   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2561   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2562   MVT::ValueType VT = N->getValueType(0);
2563
2564   // fold (fdiv c1, c2) -> c1/c2
2565   if (N0CFP && N1CFP)
2566     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2567   return SDOperand();
2568 }
2569
2570 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2571   SDOperand N0 = N->getOperand(0);
2572   SDOperand N1 = N->getOperand(1);
2573   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2574   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2575   MVT::ValueType VT = N->getValueType(0);
2576
2577   // fold (frem c1, c2) -> fmod(c1,c2)
2578   if (N0CFP && N1CFP)
2579     return DAG.getNode(ISD::FREM, VT, N0, N1);
2580   return SDOperand();
2581 }
2582
2583 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2584   SDOperand N0 = N->getOperand(0);
2585   SDOperand N1 = N->getOperand(1);
2586   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2587   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2588   MVT::ValueType VT = N->getValueType(0);
2589
2590   if (N0CFP && N1CFP)  // Constant fold
2591     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2592
2593   if (N1CFP) {
2594     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2595     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2596     union {
2597       double d;
2598       int64_t i;
2599     } u;
2600     u.d = N1CFP->getValue();
2601     if (u.i >= 0)
2602       return DAG.getNode(ISD::FABS, VT, N0);
2603     else
2604       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2605   }
2606
2607   // copysign(fabs(x), y) -> copysign(x, y)
2608   // copysign(fneg(x), y) -> copysign(x, y)
2609   // copysign(copysign(x,z), y) -> copysign(x, y)
2610   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2611       N0.getOpcode() == ISD::FCOPYSIGN)
2612     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2613
2614   // copysign(x, abs(y)) -> abs(x)
2615   if (N1.getOpcode() == ISD::FABS)
2616     return DAG.getNode(ISD::FABS, VT, N0);
2617
2618   // copysign(x, copysign(y,z)) -> copysign(x, z)
2619   if (N1.getOpcode() == ISD::FCOPYSIGN)
2620     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2621
2622   // copysign(x, fp_extend(y)) -> copysign(x, y)
2623   // copysign(x, fp_round(y)) -> copysign(x, y)
2624   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2625     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2626
2627   return SDOperand();
2628 }
2629
2630
2631
2632 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2633   SDOperand N0 = N->getOperand(0);
2634   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2635   MVT::ValueType VT = N->getValueType(0);
2636
2637   // fold (sint_to_fp c1) -> c1fp
2638   if (N0C)
2639     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2640   return SDOperand();
2641 }
2642
2643 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2644   SDOperand N0 = N->getOperand(0);
2645   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2646   MVT::ValueType VT = N->getValueType(0);
2647
2648   // fold (uint_to_fp c1) -> c1fp
2649   if (N0C)
2650     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2651   return SDOperand();
2652 }
2653
2654 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2655   SDOperand N0 = N->getOperand(0);
2656   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2657   MVT::ValueType VT = N->getValueType(0);
2658
2659   // fold (fp_to_sint c1fp) -> c1
2660   if (N0CFP)
2661     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2662   return SDOperand();
2663 }
2664
2665 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2666   SDOperand N0 = N->getOperand(0);
2667   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2668   MVT::ValueType VT = N->getValueType(0);
2669
2670   // fold (fp_to_uint c1fp) -> c1
2671   if (N0CFP)
2672     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2673   return SDOperand();
2674 }
2675
2676 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2677   SDOperand N0 = N->getOperand(0);
2678   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2679   MVT::ValueType VT = N->getValueType(0);
2680
2681   // fold (fp_round c1fp) -> c1fp
2682   if (N0CFP)
2683     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2684
2685   // fold (fp_round (fp_extend x)) -> x
2686   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2687     return N0.getOperand(0);
2688
2689   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2690   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2691     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2692     AddToWorkList(Tmp.Val);
2693     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2694   }
2695
2696   return SDOperand();
2697 }
2698
2699 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2700   SDOperand N0 = N->getOperand(0);
2701   MVT::ValueType VT = N->getValueType(0);
2702   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2703   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2704
2705   // fold (fp_round_inreg c1fp) -> c1fp
2706   if (N0CFP) {
2707     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2708     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2709   }
2710   return SDOperand();
2711 }
2712
2713 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2714   SDOperand N0 = N->getOperand(0);
2715   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2716   MVT::ValueType VT = N->getValueType(0);
2717
2718   // fold (fp_extend c1fp) -> c1fp
2719   if (N0CFP)
2720     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2721
2722   // fold (fpext (load x)) -> (fpext (fpround (extload x)))
2723   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2724       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2725     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2726     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2727                                        LN0->getBasePtr(), LN0->getSrcValue(),
2728                                        LN0->getSrcValueOffset(),
2729                                        N0.getValueType());
2730     CombineTo(N, ExtLoad);
2731     CombineTo(N0.Val, DAG.getNode(ISD::FP_ROUND, N0.getValueType(), ExtLoad),
2732               ExtLoad.getValue(1));
2733     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2734   }
2735
2736
2737   return SDOperand();
2738 }
2739
2740 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2741   SDOperand N0 = N->getOperand(0);
2742   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2743   MVT::ValueType VT = N->getValueType(0);
2744
2745   // fold (fneg c1) -> -c1
2746   if (N0CFP)
2747     return DAG.getNode(ISD::FNEG, VT, N0);
2748   // fold (fneg (sub x, y)) -> (sub y, x)
2749   if (N0.getOpcode() == ISD::SUB)
2750     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2751   // fold (fneg (fneg x)) -> x
2752   if (N0.getOpcode() == ISD::FNEG)
2753     return N0.getOperand(0);
2754   return SDOperand();
2755 }
2756
2757 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2758   SDOperand N0 = N->getOperand(0);
2759   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2760   MVT::ValueType VT = N->getValueType(0);
2761
2762   // fold (fabs c1) -> fabs(c1)
2763   if (N0CFP)
2764     return DAG.getNode(ISD::FABS, VT, N0);
2765   // fold (fabs (fabs x)) -> (fabs x)
2766   if (N0.getOpcode() == ISD::FABS)
2767     return N->getOperand(0);
2768   // fold (fabs (fneg x)) -> (fabs x)
2769   // fold (fabs (fcopysign x, y)) -> (fabs x)
2770   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2771     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2772
2773   return SDOperand();
2774 }
2775
2776 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2777   SDOperand Chain = N->getOperand(0);
2778   SDOperand N1 = N->getOperand(1);
2779   SDOperand N2 = N->getOperand(2);
2780   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2781
2782   // never taken branch, fold to chain
2783   if (N1C && N1C->isNullValue())
2784     return Chain;
2785   // unconditional branch
2786   if (N1C && N1C->getValue() == 1)
2787     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2788   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2789   // on the target.
2790   if (N1.getOpcode() == ISD::SETCC &&
2791       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2792     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2793                        N1.getOperand(0), N1.getOperand(1), N2);
2794   }
2795   return SDOperand();
2796 }
2797
2798 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2799 //
2800 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2801   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
2802   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
2803
2804   // Use SimplifySetCC  to simplify SETCC's.
2805   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
2806   if (Simp.Val) AddToWorkList(Simp.Val);
2807
2808   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
2809
2810   // fold br_cc true, dest -> br dest (unconditional branch)
2811   if (SCCC && SCCC->getValue())
2812     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
2813                        N->getOperand(4));
2814   // fold br_cc false, dest -> unconditional fall through
2815   if (SCCC && SCCC->isNullValue())
2816     return N->getOperand(0);
2817
2818   // fold to a simpler setcc
2819   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
2820     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
2821                        Simp.getOperand(2), Simp.getOperand(0),
2822                        Simp.getOperand(1), N->getOperand(4));
2823   return SDOperand();
2824 }
2825
2826 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
2827   LoadSDNode *LD  = cast<LoadSDNode>(N);
2828   SDOperand Chain = LD->getChain();
2829   SDOperand Ptr   = LD->getBasePtr();
2830
2831   // If there are no uses of the loaded value, change uses of the chain value
2832   // into uses of the chain input (i.e. delete the dead load).
2833   if (N->hasNUsesOfValue(0, 0))
2834     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2835
2836   // If this load is directly stored, replace the load value with the stored
2837   // value.
2838   // TODO: Handle store large -> read small portion.
2839   // TODO: Handle TRUNCSTORE/LOADEXT
2840   if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
2841     if (ISD::isNON_TRUNCStore(Chain.Val)) {
2842       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
2843       if (PrevST->getBasePtr() == Ptr &&
2844           PrevST->getValue().getValueType() == N->getValueType(0))
2845       return CombineTo(N, Chain.getOperand(1), Chain);
2846     }
2847   }
2848
2849   if (CombinerAA) {
2850     // Walk up chain skipping non-aliasing memory nodes.
2851     SDOperand BetterChain = FindBetterChain(N, Chain);
2852
2853     // If there is a better chain.
2854     if (Chain != BetterChain) {
2855       SDOperand ReplLoad;
2856
2857       // Replace the chain to void dependency.
2858       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
2859         ReplLoad = DAG.getLoad(N->getValueType(0), BetterChain, Ptr,
2860                               LD->getSrcValue(), LD->getSrcValueOffset());
2861       } else {
2862         ReplLoad = DAG.getExtLoad(LD->getExtensionType(),
2863                                   LD->getValueType(0),
2864                                   BetterChain, Ptr, LD->getSrcValue(),
2865                                   LD->getSrcValueOffset(),
2866                                   LD->getLoadedVT());
2867       }
2868
2869       // Create token factor to keep old chain connected.
2870       SDOperand Token = DAG.getNode(ISD::TokenFactor, MVT::Other,
2871                                     Chain, ReplLoad.getValue(1));
2872
2873       // Replace uses with load result and token factor. Don't add users
2874       // to work list.
2875       return CombineTo(N, ReplLoad.getValue(0), Token, false);
2876     }
2877   }
2878
2879   // Try transforming N to an indexed load.
2880   if (CombineToPreIndexedLoadStore(N))
2881     return SDOperand(N, 0);
2882
2883   return SDOperand();
2884 }
2885
2886 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
2887   StoreSDNode *ST  = cast<StoreSDNode>(N);
2888   SDOperand Chain = ST->getChain();
2889   SDOperand Value = ST->getValue();
2890   SDOperand Ptr   = ST->getBasePtr();
2891
2892   // If this is a store of a bit convert, store the input value.
2893   // FIXME: This needs to know that the resultant store does not need a
2894   // higher alignment than the original.
2895   if (0 && Value.getOpcode() == ISD::BIT_CONVERT) {
2896     return DAG.getStore(Chain, Value.getOperand(0), Ptr, ST->getSrcValue(),
2897                         ST->getSrcValueOffset());
2898   }
2899
2900   if (CombinerAA) {
2901     // Walk up chain skipping non-aliasing memory nodes.
2902     SDOperand BetterChain = FindBetterChain(N, Chain);
2903
2904     // If there is a better chain.
2905     if (Chain != BetterChain) {
2906       // Replace the chain to avoid dependency.
2907       SDOperand ReplStore;
2908       if (ST->isTruncatingStore()) {
2909         ReplStore = DAG.getTruncStore(BetterChain, Value, Ptr,
2910           ST->getSrcValue(),ST->getSrcValueOffset(), ST->getStoredVT());
2911       } else {
2912         ReplStore = DAG.getStore(BetterChain, Value, Ptr,
2913           ST->getSrcValue(), ST->getSrcValueOffset());
2914       }
2915
2916       // Create token to keep both nodes around.
2917       SDOperand Token =
2918         DAG.getNode(ISD::TokenFactor, MVT::Other, Chain, ReplStore);
2919
2920       // Don't add users to work list.
2921       return CombineTo(N, Token, false);
2922     }
2923   }
2924
2925   // Try transforming N to an indexed store.
2926   if (CombineToPreIndexedLoadStore(N))
2927     return SDOperand(N, 0);
2928
2929   return SDOperand();
2930 }
2931
2932 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
2933   SDOperand InVec = N->getOperand(0);
2934   SDOperand InVal = N->getOperand(1);
2935   SDOperand EltNo = N->getOperand(2);
2936
2937   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
2938   // vector with the inserted element.
2939   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2940     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2941     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2942     if (Elt < Ops.size())
2943       Ops[Elt] = InVal;
2944     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(),
2945                        &Ops[0], Ops.size());
2946   }
2947
2948   return SDOperand();
2949 }
2950
2951 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
2952   SDOperand InVec = N->getOperand(0);
2953   SDOperand InVal = N->getOperand(1);
2954   SDOperand EltNo = N->getOperand(2);
2955   SDOperand NumElts = N->getOperand(3);
2956   SDOperand EltType = N->getOperand(4);
2957
2958   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
2959   // vector with the inserted element.
2960   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2961     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2962     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2963     if (Elt < Ops.size()-2)
2964       Ops[Elt] = InVal;
2965     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(),
2966                        &Ops[0], Ops.size());
2967   }
2968
2969   return SDOperand();
2970 }
2971
2972 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
2973   unsigned NumInScalars = N->getNumOperands()-2;
2974   SDOperand NumElts = N->getOperand(NumInScalars);
2975   SDOperand EltType = N->getOperand(NumInScalars+1);
2976
2977   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
2978   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
2979   // two distinct vectors, turn this into a shuffle node.
2980   SDOperand VecIn1, VecIn2;
2981   for (unsigned i = 0; i != NumInScalars; ++i) {
2982     // Ignore undef inputs.
2983     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
2984
2985     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
2986     // constant index, bail out.
2987     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
2988         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
2989       VecIn1 = VecIn2 = SDOperand(0, 0);
2990       break;
2991     }
2992
2993     // If the input vector type disagrees with the result of the vbuild_vector,
2994     // we can't make a shuffle.
2995     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
2996     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
2997         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
2998       VecIn1 = VecIn2 = SDOperand(0, 0);
2999       break;
3000     }
3001
3002     // Otherwise, remember this.  We allow up to two distinct input vectors.
3003     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
3004       continue;
3005
3006     if (VecIn1.Val == 0) {
3007       VecIn1 = ExtractedFromVec;
3008     } else if (VecIn2.Val == 0) {
3009       VecIn2 = ExtractedFromVec;
3010     } else {
3011       // Too many inputs.
3012       VecIn1 = VecIn2 = SDOperand(0, 0);
3013       break;
3014     }
3015   }
3016
3017   // If everything is good, we can make a shuffle operation.
3018   if (VecIn1.Val) {
3019     SmallVector<SDOperand, 8> BuildVecIndices;
3020     for (unsigned i = 0; i != NumInScalars; ++i) {
3021       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
3022         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, MVT::i32));
3023         continue;
3024       }
3025
3026       SDOperand Extract = N->getOperand(i);
3027
3028       // If extracting from the first vector, just use the index directly.
3029       if (Extract.getOperand(0) == VecIn1) {
3030         BuildVecIndices.push_back(Extract.getOperand(1));
3031         continue;
3032       }
3033
3034       // Otherwise, use InIdx + VecSize
3035       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
3036       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars, MVT::i32));
3037     }
3038
3039     // Add count and size info.
3040     BuildVecIndices.push_back(NumElts);
3041     BuildVecIndices.push_back(DAG.getValueType(MVT::i32));
3042
3043     // Return the new VVECTOR_SHUFFLE node.
3044     SDOperand Ops[5];
3045     Ops[0] = VecIn1;
3046     if (VecIn2.Val) {
3047       Ops[1] = VecIn2;
3048     } else {
3049        // Use an undef vbuild_vector as input for the second operand.
3050       std::vector<SDOperand> UnOps(NumInScalars,
3051                                    DAG.getNode(ISD::UNDEF,
3052                                            cast<VTSDNode>(EltType)->getVT()));
3053       UnOps.push_back(NumElts);
3054       UnOps.push_back(EltType);
3055       Ops[1] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3056                            &UnOps[0], UnOps.size());
3057       AddToWorkList(Ops[1].Val);
3058     }
3059     Ops[2] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3060                          &BuildVecIndices[0], BuildVecIndices.size());
3061     Ops[3] = NumElts;
3062     Ops[4] = EltType;
3063     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops, 5);
3064   }
3065
3066   return SDOperand();
3067 }
3068
3069 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
3070   SDOperand ShufMask = N->getOperand(2);
3071   unsigned NumElts = ShufMask.getNumOperands();
3072
3073   // If the shuffle mask is an identity operation on the LHS, return the LHS.
3074   bool isIdentity = true;
3075   for (unsigned i = 0; i != NumElts; ++i) {
3076     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3077         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
3078       isIdentity = false;
3079       break;
3080     }
3081   }
3082   if (isIdentity) return N->getOperand(0);
3083
3084   // If the shuffle mask is an identity operation on the RHS, return the RHS.
3085   isIdentity = true;
3086   for (unsigned i = 0; i != NumElts; ++i) {
3087     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3088         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
3089       isIdentity = false;
3090       break;
3091     }
3092   }
3093   if (isIdentity) return N->getOperand(1);
3094
3095   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
3096   // needed at all.
3097   bool isUnary = true;
3098   bool isSplat = true;
3099   int VecNum = -1;
3100   unsigned BaseIdx = 0;
3101   for (unsigned i = 0; i != NumElts; ++i)
3102     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
3103       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
3104       int V = (Idx < NumElts) ? 0 : 1;
3105       if (VecNum == -1) {
3106         VecNum = V;
3107         BaseIdx = Idx;
3108       } else {
3109         if (BaseIdx != Idx)
3110           isSplat = false;
3111         if (VecNum != V) {
3112           isUnary = false;
3113           break;
3114         }
3115       }
3116     }
3117
3118   SDOperand N0 = N->getOperand(0);
3119   SDOperand N1 = N->getOperand(1);
3120   // Normalize unary shuffle so the RHS is undef.
3121   if (isUnary && VecNum == 1)
3122     std::swap(N0, N1);
3123
3124   // If it is a splat, check if the argument vector is a build_vector with
3125   // all scalar elements the same.
3126   if (isSplat) {
3127     SDNode *V = N0.Val;
3128     if (V->getOpcode() == ISD::BIT_CONVERT)
3129       V = V->getOperand(0).Val;
3130     if (V->getOpcode() == ISD::BUILD_VECTOR) {
3131       unsigned NumElems = V->getNumOperands()-2;
3132       if (NumElems > BaseIdx) {
3133         SDOperand Base;
3134         bool AllSame = true;
3135         for (unsigned i = 0; i != NumElems; ++i) {
3136           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3137             Base = V->getOperand(i);
3138             break;
3139           }
3140         }
3141         // Splat of <u, u, u, u>, return <u, u, u, u>
3142         if (!Base.Val)
3143           return N0;
3144         for (unsigned i = 0; i != NumElems; ++i) {
3145           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3146               V->getOperand(i) != Base) {
3147             AllSame = false;
3148             break;
3149           }
3150         }
3151         // Splat of <x, x, x, x>, return <x, x, x, x>
3152         if (AllSame)
3153           return N0;
3154       }
3155     }
3156   }
3157
3158   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3159   // into an undef.
3160   if (isUnary || N0 == N1) {
3161     if (N0.getOpcode() == ISD::UNDEF)
3162       return DAG.getNode(ISD::UNDEF, N->getValueType(0));
3163     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3164     // first operand.
3165     SmallVector<SDOperand, 8> MappedOps;
3166     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
3167       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3168           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3169         MappedOps.push_back(ShufMask.getOperand(i));
3170       } else {
3171         unsigned NewIdx =
3172            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3173         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3174       }
3175     }
3176     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
3177                            &MappedOps[0], MappedOps.size());
3178     AddToWorkList(ShufMask.Val);
3179     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
3180                        N0,
3181                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
3182                        ShufMask);
3183   }
3184
3185   return SDOperand();
3186 }
3187
3188 SDOperand DAGCombiner::visitVVECTOR_SHUFFLE(SDNode *N) {
3189   SDOperand ShufMask = N->getOperand(2);
3190   unsigned NumElts = ShufMask.getNumOperands()-2;
3191
3192   // If the shuffle mask is an identity operation on the LHS, return the LHS.
3193   bool isIdentity = true;
3194   for (unsigned i = 0; i != NumElts; ++i) {
3195     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3196         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
3197       isIdentity = false;
3198       break;
3199     }
3200   }
3201   if (isIdentity) return N->getOperand(0);
3202
3203   // If the shuffle mask is an identity operation on the RHS, return the RHS.
3204   isIdentity = true;
3205   for (unsigned i = 0; i != NumElts; ++i) {
3206     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3207         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
3208       isIdentity = false;
3209       break;
3210     }
3211   }
3212   if (isIdentity) return N->getOperand(1);
3213
3214   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
3215   // needed at all.
3216   bool isUnary = true;
3217   bool isSplat = true;
3218   int VecNum = -1;
3219   unsigned BaseIdx = 0;
3220   for (unsigned i = 0; i != NumElts; ++i)
3221     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
3222       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
3223       int V = (Idx < NumElts) ? 0 : 1;
3224       if (VecNum == -1) {
3225         VecNum = V;
3226         BaseIdx = Idx;
3227       } else {
3228         if (BaseIdx != Idx)
3229           isSplat = false;
3230         if (VecNum != V) {
3231           isUnary = false;
3232           break;
3233         }
3234       }
3235     }
3236
3237   SDOperand N0 = N->getOperand(0);
3238   SDOperand N1 = N->getOperand(1);
3239   // Normalize unary shuffle so the RHS is undef.
3240   if (isUnary && VecNum == 1)
3241     std::swap(N0, N1);
3242
3243   // If it is a splat, check if the argument vector is a build_vector with
3244   // all scalar elements the same.
3245   if (isSplat) {
3246     SDNode *V = N0.Val;
3247
3248     // If this is a vbit convert that changes the element type of the vector but
3249     // not the number of vector elements, look through it.  Be careful not to
3250     // look though conversions that change things like v4f32 to v2f64.
3251     if (V->getOpcode() == ISD::VBIT_CONVERT) {
3252       SDOperand ConvInput = V->getOperand(0);
3253       if (ConvInput.getValueType() == MVT::Vector &&
3254           NumElts ==
3255           ConvInput.getConstantOperandVal(ConvInput.getNumOperands()-2))
3256         V = ConvInput.Val;
3257     }
3258
3259     if (V->getOpcode() == ISD::VBUILD_VECTOR) {
3260       unsigned NumElems = V->getNumOperands()-2;
3261       if (NumElems > BaseIdx) {
3262         SDOperand Base;
3263         bool AllSame = true;
3264         for (unsigned i = 0; i != NumElems; ++i) {
3265           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3266             Base = V->getOperand(i);
3267             break;
3268           }
3269         }
3270         // Splat of <u, u, u, u>, return <u, u, u, u>
3271         if (!Base.Val)
3272           return N0;
3273         for (unsigned i = 0; i != NumElems; ++i) {
3274           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3275               V->getOperand(i) != Base) {
3276             AllSame = false;
3277             break;
3278           }
3279         }
3280         // Splat of <x, x, x, x>, return <x, x, x, x>
3281         if (AllSame)
3282           return N0;
3283       }
3284     }
3285   }
3286
3287   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3288   // into an undef.
3289   if (isUnary || N0 == N1) {
3290     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3291     // first operand.
3292     SmallVector<SDOperand, 8> MappedOps;
3293     for (unsigned i = 0; i != NumElts; ++i) {
3294       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3295           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3296         MappedOps.push_back(ShufMask.getOperand(i));
3297       } else {
3298         unsigned NewIdx =
3299           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3300         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3301       }
3302     }
3303     // Add the type/#elts values.
3304     MappedOps.push_back(ShufMask.getOperand(NumElts));
3305     MappedOps.push_back(ShufMask.getOperand(NumElts+1));
3306
3307     ShufMask = DAG.getNode(ISD::VBUILD_VECTOR, ShufMask.getValueType(),
3308                            &MappedOps[0], MappedOps.size());
3309     AddToWorkList(ShufMask.Val);
3310
3311     // Build the undef vector.
3312     SDOperand UDVal = DAG.getNode(ISD::UNDEF, MappedOps[0].getValueType());
3313     for (unsigned i = 0; i != NumElts; ++i)
3314       MappedOps[i] = UDVal;
3315     MappedOps[NumElts  ] = *(N0.Val->op_end()-2);
3316     MappedOps[NumElts+1] = *(N0.Val->op_end()-1);
3317     UDVal = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3318                         &MappedOps[0], MappedOps.size());
3319
3320     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3321                        N0, UDVal, ShufMask,
3322                        MappedOps[NumElts], MappedOps[NumElts+1]);
3323   }
3324
3325   return SDOperand();
3326 }
3327
3328 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
3329 /// a VAND to a vector_shuffle with the destination vector and a zero vector.
3330 /// e.g. VAND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
3331 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
3332 SDOperand DAGCombiner::XformToShuffleWithZero(SDNode *N) {
3333   SDOperand LHS = N->getOperand(0);
3334   SDOperand RHS = N->getOperand(1);
3335   if (N->getOpcode() == ISD::VAND) {
3336     SDOperand DstVecSize = *(LHS.Val->op_end()-2);
3337     SDOperand DstVecEVT  = *(LHS.Val->op_end()-1);
3338     if (RHS.getOpcode() == ISD::VBIT_CONVERT)
3339       RHS = RHS.getOperand(0);
3340     if (RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3341       std::vector<SDOperand> IdxOps;
3342       unsigned NumOps = RHS.getNumOperands();
3343       unsigned NumElts = NumOps-2;
3344       MVT::ValueType EVT = cast<VTSDNode>(RHS.getOperand(NumOps-1))->getVT();
3345       for (unsigned i = 0; i != NumElts; ++i) {
3346         SDOperand Elt = RHS.getOperand(i);
3347         if (!isa<ConstantSDNode>(Elt))
3348           return SDOperand();
3349         else if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
3350           IdxOps.push_back(DAG.getConstant(i, EVT));
3351         else if (cast<ConstantSDNode>(Elt)->isNullValue())
3352           IdxOps.push_back(DAG.getConstant(NumElts, EVT));
3353         else
3354           return SDOperand();
3355       }
3356
3357       // Let's see if the target supports this vector_shuffle.
3358       if (!TLI.isVectorClearMaskLegal(IdxOps, EVT, DAG))
3359         return SDOperand();
3360
3361       // Return the new VVECTOR_SHUFFLE node.
3362       SDOperand NumEltsNode = DAG.getConstant(NumElts, MVT::i32);
3363       SDOperand EVTNode = DAG.getValueType(EVT);
3364       std::vector<SDOperand> Ops;
3365       LHS = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, LHS, NumEltsNode,
3366                         EVTNode);
3367       Ops.push_back(LHS);
3368       AddToWorkList(LHS.Val);
3369       std::vector<SDOperand> ZeroOps(NumElts, DAG.getConstant(0, EVT));
3370       ZeroOps.push_back(NumEltsNode);
3371       ZeroOps.push_back(EVTNode);
3372       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3373                                 &ZeroOps[0], ZeroOps.size()));
3374       IdxOps.push_back(NumEltsNode);
3375       IdxOps.push_back(EVTNode);
3376       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3377                                 &IdxOps[0], IdxOps.size()));
3378       Ops.push_back(NumEltsNode);
3379       Ops.push_back(EVTNode);
3380       SDOperand Result = DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3381                                      &Ops[0], Ops.size());
3382       if (NumEltsNode != DstVecSize || EVTNode != DstVecEVT) {
3383         Result = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, Result,
3384                              DstVecSize, DstVecEVT);
3385       }
3386       return Result;
3387     }
3388   }
3389   return SDOperand();
3390 }
3391
3392 /// visitVBinOp - Visit a binary vector operation, like VADD.  IntOp indicates
3393 /// the scalar operation of the vop if it is operating on an integer vector
3394 /// (e.g. ADD) and FPOp indicates the FP version (e.g. FADD).
3395 SDOperand DAGCombiner::visitVBinOp(SDNode *N, ISD::NodeType IntOp,
3396                                    ISD::NodeType FPOp) {
3397   MVT::ValueType EltType = cast<VTSDNode>(*(N->op_end()-1))->getVT();
3398   ISD::NodeType ScalarOp = MVT::isInteger(EltType) ? IntOp : FPOp;
3399   SDOperand LHS = N->getOperand(0);
3400   SDOperand RHS = N->getOperand(1);
3401   SDOperand Shuffle = XformToShuffleWithZero(N);
3402   if (Shuffle.Val) return Shuffle;
3403
3404   // If the LHS and RHS are VBUILD_VECTOR nodes, see if we can constant fold
3405   // this operation.
3406   if (LHS.getOpcode() == ISD::VBUILD_VECTOR &&
3407       RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3408     SmallVector<SDOperand, 8> Ops;
3409     for (unsigned i = 0, e = LHS.getNumOperands()-2; i != e; ++i) {
3410       SDOperand LHSOp = LHS.getOperand(i);
3411       SDOperand RHSOp = RHS.getOperand(i);
3412       // If these two elements can't be folded, bail out.
3413       if ((LHSOp.getOpcode() != ISD::UNDEF &&
3414            LHSOp.getOpcode() != ISD::Constant &&
3415            LHSOp.getOpcode() != ISD::ConstantFP) ||
3416           (RHSOp.getOpcode() != ISD::UNDEF &&
3417            RHSOp.getOpcode() != ISD::Constant &&
3418            RHSOp.getOpcode() != ISD::ConstantFP))
3419         break;
3420       // Can't fold divide by zero.
3421       if (N->getOpcode() == ISD::VSDIV || N->getOpcode() == ISD::VUDIV) {
3422         if ((RHSOp.getOpcode() == ISD::Constant &&
3423              cast<ConstantSDNode>(RHSOp.Val)->isNullValue()) ||
3424             (RHSOp.getOpcode() == ISD::ConstantFP &&
3425              !cast<ConstantFPSDNode>(RHSOp.Val)->getValue()))
3426           break;
3427       }
3428       Ops.push_back(DAG.getNode(ScalarOp, EltType, LHSOp, RHSOp));
3429       AddToWorkList(Ops.back().Val);
3430       assert((Ops.back().getOpcode() == ISD::UNDEF ||
3431               Ops.back().getOpcode() == ISD::Constant ||
3432               Ops.back().getOpcode() == ISD::ConstantFP) &&
3433              "Scalar binop didn't fold!");
3434     }
3435
3436     if (Ops.size() == LHS.getNumOperands()-2) {
3437       Ops.push_back(*(LHS.Val->op_end()-2));
3438       Ops.push_back(*(LHS.Val->op_end()-1));
3439       return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
3440     }
3441   }
3442
3443   return SDOperand();
3444 }
3445
3446 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
3447   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
3448
3449   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
3450                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
3451   // If we got a simplified select_cc node back from SimplifySelectCC, then
3452   // break it down into a new SETCC node, and a new SELECT node, and then return
3453   // the SELECT node, since we were called with a SELECT node.
3454   if (SCC.Val) {
3455     // Check to see if we got a select_cc back (to turn into setcc/select).
3456     // Otherwise, just return whatever node we got back, like fabs.
3457     if (SCC.getOpcode() == ISD::SELECT_CC) {
3458       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
3459                                     SCC.getOperand(0), SCC.getOperand(1),
3460                                     SCC.getOperand(4));
3461       AddToWorkList(SETCC.Val);
3462       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
3463                          SCC.getOperand(3), SETCC);
3464     }
3465     return SCC;
3466   }
3467   return SDOperand();
3468 }
3469
3470 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
3471 /// are the two values being selected between, see if we can simplify the
3472 /// select.  Callers of this should assume that TheSelect is deleted if this
3473 /// returns true.  As such, they should return the appropriate thing (e.g. the
3474 /// node) back to the top-level of the DAG combiner loop to avoid it being
3475 /// looked at.
3476 ///
3477 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
3478                                     SDOperand RHS) {
3479
3480   // If this is a select from two identical things, try to pull the operation
3481   // through the select.
3482   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
3483     // If this is a load and the token chain is identical, replace the select
3484     // of two loads with a load through a select of the address to load from.
3485     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
3486     // constants have been dropped into the constant pool.
3487     if (LHS.getOpcode() == ISD::LOAD &&
3488         // Token chains must be identical.
3489         LHS.getOperand(0) == RHS.getOperand(0)) {
3490       LoadSDNode *LLD = cast<LoadSDNode>(LHS);
3491       LoadSDNode *RLD = cast<LoadSDNode>(RHS);
3492
3493       // If this is an EXTLOAD, the VT's must match.
3494       if (LLD->getLoadedVT() == RLD->getLoadedVT()) {
3495         // FIXME: this conflates two src values, discarding one.  This is not
3496         // the right thing to do, but nothing uses srcvalues now.  When they do,
3497         // turn SrcValue into a list of locations.
3498         SDOperand Addr;
3499         if (TheSelect->getOpcode() == ISD::SELECT)
3500           Addr = DAG.getNode(ISD::SELECT, LLD->getBasePtr().getValueType(),
3501                              TheSelect->getOperand(0), LLD->getBasePtr(),
3502                              RLD->getBasePtr());
3503         else
3504           Addr = DAG.getNode(ISD::SELECT_CC, LLD->getBasePtr().getValueType(),
3505                              TheSelect->getOperand(0),
3506                              TheSelect->getOperand(1),
3507                              LLD->getBasePtr(), RLD->getBasePtr(),
3508                              TheSelect->getOperand(4));
3509
3510         SDOperand Load;
3511         if (LLD->getExtensionType() == ISD::NON_EXTLOAD)
3512           Load = DAG.getLoad(TheSelect->getValueType(0), LLD->getChain(),
3513                              Addr,LLD->getSrcValue(), LLD->getSrcValueOffset());
3514         else {
3515           Load = DAG.getExtLoad(LLD->getExtensionType(),
3516                                 TheSelect->getValueType(0),
3517                                 LLD->getChain(), Addr, LLD->getSrcValue(),
3518                                 LLD->getSrcValueOffset(),
3519                                 LLD->getLoadedVT());
3520         }
3521         // Users of the select now use the result of the load.
3522         CombineTo(TheSelect, Load);
3523
3524         // Users of the old loads now use the new load's chain.  We know the
3525         // old-load value is dead now.
3526         CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
3527         CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
3528         return true;
3529       }
3530     }
3531   }
3532
3533   return false;
3534 }
3535
3536 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
3537                                         SDOperand N2, SDOperand N3,
3538                                         ISD::CondCode CC) {
3539
3540   MVT::ValueType VT = N2.getValueType();
3541   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
3542   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
3543   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
3544
3545   // Determine if the condition we're dealing with is constant
3546   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
3547   if (SCC.Val) AddToWorkList(SCC.Val);
3548   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
3549
3550   // fold select_cc true, x, y -> x
3551   if (SCCC && SCCC->getValue())
3552     return N2;
3553   // fold select_cc false, x, y -> y
3554   if (SCCC && SCCC->getValue() == 0)
3555     return N3;
3556
3557   // Check to see if we can simplify the select into an fabs node
3558   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
3559     // Allow either -0.0 or 0.0
3560     if (CFP->getValue() == 0.0) {
3561       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
3562       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
3563           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
3564           N2 == N3.getOperand(0))
3565         return DAG.getNode(ISD::FABS, VT, N0);
3566
3567       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
3568       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
3569           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
3570           N2.getOperand(0) == N3)
3571         return DAG.getNode(ISD::FABS, VT, N3);
3572     }
3573   }
3574
3575   // Check to see if we can perform the "gzip trick", transforming
3576   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
3577   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
3578       MVT::isInteger(N0.getValueType()) &&
3579       MVT::isInteger(N2.getValueType()) &&
3580       (N1C->isNullValue() ||                    // (a < 0) ? b : 0
3581        (N1C->getValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
3582     MVT::ValueType XType = N0.getValueType();
3583     MVT::ValueType AType = N2.getValueType();
3584     if (XType >= AType) {
3585       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
3586       // single-bit constant.
3587       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
3588         unsigned ShCtV = Log2_64(N2C->getValue());
3589         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
3590         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
3591         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
3592         AddToWorkList(Shift.Val);
3593         if (XType > AType) {
3594           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3595           AddToWorkList(Shift.Val);
3596         }
3597         return DAG.getNode(ISD::AND, AType, Shift, N2);
3598       }
3599       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3600                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3601                                                     TLI.getShiftAmountTy()));
3602       AddToWorkList(Shift.Val);
3603       if (XType > AType) {
3604         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3605         AddToWorkList(Shift.Val);
3606       }
3607       return DAG.getNode(ISD::AND, AType, Shift, N2);
3608     }
3609   }
3610
3611   // fold select C, 16, 0 -> shl C, 4
3612   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
3613       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
3614     // Get a SetCC of the condition
3615     // FIXME: Should probably make sure that setcc is legal if we ever have a
3616     // target where it isn't.
3617     SDOperand Temp, SCC;
3618     // cast from setcc result type to select result type
3619     if (AfterLegalize) {
3620       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3621       Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
3622     } else {
3623       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
3624       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
3625     }
3626     AddToWorkList(SCC.Val);
3627     AddToWorkList(Temp.Val);
3628     // shl setcc result by log2 n2c
3629     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
3630                        DAG.getConstant(Log2_64(N2C->getValue()),
3631                                        TLI.getShiftAmountTy()));
3632   }
3633
3634   // Check to see if this is the equivalent of setcc
3635   // FIXME: Turn all of these into setcc if setcc if setcc is legal
3636   // otherwise, go ahead with the folds.
3637   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
3638     MVT::ValueType XType = N0.getValueType();
3639     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
3640       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3641       if (Res.getValueType() != VT)
3642         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
3643       return Res;
3644     }
3645
3646     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
3647     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
3648         TLI.isOperationLegal(ISD::CTLZ, XType)) {
3649       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
3650       return DAG.getNode(ISD::SRL, XType, Ctlz,
3651                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
3652                                          TLI.getShiftAmountTy()));
3653     }
3654     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
3655     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
3656       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
3657                                     N0);
3658       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
3659                                     DAG.getConstant(~0ULL, XType));
3660       return DAG.getNode(ISD::SRL, XType,
3661                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
3662                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
3663                                          TLI.getShiftAmountTy()));
3664     }
3665     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
3666     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
3667       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
3668                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
3669                                                    TLI.getShiftAmountTy()));
3670       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
3671     }
3672   }
3673
3674   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
3675   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
3676   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
3677       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1)) {
3678     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0))) {
3679       MVT::ValueType XType = N0.getValueType();
3680       if (SubC->isNullValue() && MVT::isInteger(XType)) {
3681         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3682                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3683                                                     TLI.getShiftAmountTy()));
3684         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
3685         AddToWorkList(Shift.Val);
3686         AddToWorkList(Add.Val);
3687         return DAG.getNode(ISD::XOR, XType, Add, Shift);
3688       }
3689     }
3690   }
3691
3692   return SDOperand();
3693 }
3694
3695 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
3696                                      SDOperand N1, ISD::CondCode Cond,
3697                                      bool foldBooleans) {
3698   // These setcc operations always fold.
3699   switch (Cond) {
3700   default: break;
3701   case ISD::SETFALSE:
3702   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
3703   case ISD::SETTRUE:
3704   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
3705   }
3706
3707   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
3708     uint64_t C1 = N1C->getValue();
3709     if (isa<ConstantSDNode>(N0.Val)) {
3710       return DAG.FoldSetCC(VT, N0, N1, Cond);
3711     } else {
3712       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
3713       // equality comparison, then we're just comparing whether X itself is
3714       // zero.
3715       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
3716           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
3717           N0.getOperand(1).getOpcode() == ISD::Constant) {
3718         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
3719         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3720             ShAmt == Log2_32(MVT::getSizeInBits(N0.getValueType()))) {
3721           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
3722             // (srl (ctlz x), 5) == 0  -> X != 0
3723             // (srl (ctlz x), 5) != 1  -> X != 0
3724             Cond = ISD::SETNE;
3725           } else {
3726             // (srl (ctlz x), 5) != 0  -> X == 0
3727             // (srl (ctlz x), 5) == 1  -> X == 0
3728             Cond = ISD::SETEQ;
3729           }
3730           SDOperand Zero = DAG.getConstant(0, N0.getValueType());
3731           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
3732                               Zero, Cond);
3733         }
3734       }
3735
3736       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
3737       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
3738         unsigned InSize = MVT::getSizeInBits(N0.getOperand(0).getValueType());
3739
3740         // If the comparison constant has bits in the upper part, the
3741         // zero-extended value could never match.
3742         if (C1 & (~0ULL << InSize)) {
3743           unsigned VSize = MVT::getSizeInBits(N0.getValueType());
3744           switch (Cond) {
3745           case ISD::SETUGT:
3746           case ISD::SETUGE:
3747           case ISD::SETEQ: return DAG.getConstant(0, VT);
3748           case ISD::SETULT:
3749           case ISD::SETULE:
3750           case ISD::SETNE: return DAG.getConstant(1, VT);
3751           case ISD::SETGT:
3752           case ISD::SETGE:
3753             // True if the sign bit of C1 is set.
3754             return DAG.getConstant((C1 & (1ULL << VSize)) != 0, VT);
3755           case ISD::SETLT:
3756           case ISD::SETLE:
3757             // True if the sign bit of C1 isn't set.
3758             return DAG.getConstant((C1 & (1ULL << VSize)) == 0, VT);
3759           default:
3760             break;
3761           }
3762         }
3763
3764         // Otherwise, we can perform the comparison with the low bits.
3765         switch (Cond) {
3766         case ISD::SETEQ:
3767         case ISD::SETNE:
3768         case ISD::SETUGT:
3769         case ISD::SETUGE:
3770         case ISD::SETULT:
3771         case ISD::SETULE:
3772           return DAG.getSetCC(VT, N0.getOperand(0),
3773                           DAG.getConstant(C1, N0.getOperand(0).getValueType()),
3774                           Cond);
3775         default:
3776           break;   // todo, be more careful with signed comparisons
3777         }
3778       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
3779                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3780         MVT::ValueType ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
3781         unsigned ExtSrcTyBits = MVT::getSizeInBits(ExtSrcTy);
3782         MVT::ValueType ExtDstTy = N0.getValueType();
3783         unsigned ExtDstTyBits = MVT::getSizeInBits(ExtDstTy);
3784
3785         // If the extended part has any inconsistent bits, it cannot ever
3786         // compare equal.  In other words, they have to be all ones or all
3787         // zeros.
3788         uint64_t ExtBits =
3789           (~0ULL >> (64-ExtSrcTyBits)) & (~0ULL << (ExtDstTyBits-1));
3790         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
3791           return DAG.getConstant(Cond == ISD::SETNE, VT);
3792
3793         SDOperand ZextOp;
3794         MVT::ValueType Op0Ty = N0.getOperand(0).getValueType();
3795         if (Op0Ty == ExtSrcTy) {
3796           ZextOp = N0.getOperand(0);
3797         } else {
3798           int64_t Imm = ~0ULL >> (64-ExtSrcTyBits);
3799           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
3800                                DAG.getConstant(Imm, Op0Ty));
3801         }
3802         AddToWorkList(ZextOp.Val);
3803         // Otherwise, make this a use of a zext.
3804         return DAG.getSetCC(VT, ZextOp,
3805                             DAG.getConstant(C1 & (~0ULL>>(64-ExtSrcTyBits)),
3806                                             ExtDstTy),
3807                             Cond);
3808       } else if ((N1C->getValue() == 0 || N1C->getValue() == 1) &&
3809                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3810
3811         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
3812         if (N0.getOpcode() == ISD::SETCC) {
3813           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getValue() != 1);
3814           if (TrueWhenTrue)
3815             return N0;
3816
3817           // Invert the condition.
3818           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
3819           CC = ISD::getSetCCInverse(CC,
3820                                MVT::isInteger(N0.getOperand(0).getValueType()));
3821           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
3822         }
3823
3824         if ((N0.getOpcode() == ISD::XOR ||
3825              (N0.getOpcode() == ISD::AND &&
3826               N0.getOperand(0).getOpcode() == ISD::XOR &&
3827               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
3828             isa<ConstantSDNode>(N0.getOperand(1)) &&
3829             cast<ConstantSDNode>(N0.getOperand(1))->getValue() == 1) {
3830           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
3831           // can only do this if the top bits are known zero.
3832           if (TLI.MaskedValueIsZero(N0,
3833                                     MVT::getIntVTBitMask(N0.getValueType())-1)){
3834             // Okay, get the un-inverted input value.
3835             SDOperand Val;
3836             if (N0.getOpcode() == ISD::XOR)
3837               Val = N0.getOperand(0);
3838             else {
3839               assert(N0.getOpcode() == ISD::AND &&
3840                      N0.getOperand(0).getOpcode() == ISD::XOR);
3841               // ((X^1)&1)^1 -> X & 1
3842               Val = DAG.getNode(ISD::AND, N0.getValueType(),
3843                                 N0.getOperand(0).getOperand(0),
3844                                 N0.getOperand(1));
3845             }
3846             return DAG.getSetCC(VT, Val, N1,
3847                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3848           }
3849         }
3850       }
3851
3852       uint64_t MinVal, MaxVal;
3853       unsigned OperandBitSize = MVT::getSizeInBits(N1C->getValueType(0));
3854       if (ISD::isSignedIntSetCC(Cond)) {
3855         MinVal = 1ULL << (OperandBitSize-1);
3856         if (OperandBitSize != 1)   // Avoid X >> 64, which is undefined.
3857           MaxVal = ~0ULL >> (65-OperandBitSize);
3858         else
3859           MaxVal = 0;
3860       } else {
3861         MinVal = 0;
3862         MaxVal = ~0ULL >> (64-OperandBitSize);
3863       }
3864
3865       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
3866       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
3867         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
3868         --C1;                                          // X >= C0 --> X > (C0-1)
3869         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3870                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
3871       }
3872
3873       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
3874         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
3875         ++C1;                                          // X <= C0 --> X < (C0+1)
3876         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3877                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
3878       }
3879
3880       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
3881         return DAG.getConstant(0, VT);      // X < MIN --> false
3882
3883       // Canonicalize setgt X, Min --> setne X, Min
3884       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
3885         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3886       // Canonicalize setlt X, Max --> setne X, Max
3887       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
3888         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3889
3890       // If we have setult X, 1, turn it into seteq X, 0
3891       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
3892         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
3893                         ISD::SETEQ);
3894       // If we have setugt X, Max-1, turn it into seteq X, Max
3895       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
3896         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
3897                         ISD::SETEQ);
3898
3899       // If we have "setcc X, C0", check to see if we can shrink the immediate
3900       // by changing cc.
3901
3902       // SETUGT X, SINTMAX  -> SETLT X, 0
3903       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
3904           C1 == (~0ULL >> (65-OperandBitSize)))
3905         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
3906                             ISD::SETLT);
3907
3908       // FIXME: Implement the rest of these.
3909
3910       // Fold bit comparisons when we can.
3911       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3912           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
3913         if (ConstantSDNode *AndRHS =
3914                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3915           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
3916             // Perform the xform if the AND RHS is a single bit.
3917             if (isPowerOf2_64(AndRHS->getValue())) {
3918               return DAG.getNode(ISD::SRL, VT, N0,
3919                              DAG.getConstant(Log2_64(AndRHS->getValue()),
3920                                                    TLI.getShiftAmountTy()));
3921             }
3922           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
3923             // (X & 8) == 8  -->  (X & 8) >> 3
3924             // Perform the xform if C1 is a single bit.
3925             if (isPowerOf2_64(C1)) {
3926               return DAG.getNode(ISD::SRL, VT, N0,
3927                           DAG.getConstant(Log2_64(C1),TLI.getShiftAmountTy()));
3928             }
3929           }
3930         }
3931     }
3932   } else if (isa<ConstantSDNode>(N0.Val)) {
3933       // Ensure that the constant occurs on the RHS.
3934     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3935   }
3936
3937   if (isa<ConstantFPSDNode>(N0.Val)) {
3938     // Constant fold or commute setcc.
3939     SDOperand O = DAG.FoldSetCC(VT, N0, N1, Cond);
3940     if (O.Val) return O;
3941   }
3942
3943   if (N0 == N1) {
3944     // We can always fold X == X for integer setcc's.
3945     if (MVT::isInteger(N0.getValueType()))
3946       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3947     unsigned UOF = ISD::getUnorderedFlavor(Cond);
3948     if (UOF == 2)   // FP operators that are undefined on NaNs.
3949       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3950     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
3951       return DAG.getConstant(UOF, VT);
3952     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
3953     // if it is not already.
3954     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
3955     if (NewCond != Cond)
3956       return DAG.getSetCC(VT, N0, N1, NewCond);
3957   }
3958
3959   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3960       MVT::isInteger(N0.getValueType())) {
3961     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
3962         N0.getOpcode() == ISD::XOR) {
3963       // Simplify (X+Y) == (X+Z) -->  Y == Z
3964       if (N0.getOpcode() == N1.getOpcode()) {
3965         if (N0.getOperand(0) == N1.getOperand(0))
3966           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
3967         if (N0.getOperand(1) == N1.getOperand(1))
3968           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
3969         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
3970           // If X op Y == Y op X, try other combinations.
3971           if (N0.getOperand(0) == N1.getOperand(1))
3972             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
3973           if (N0.getOperand(1) == N1.getOperand(0))
3974             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
3975         }
3976       }
3977
3978       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
3979         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3980           // Turn (X+C1) == C2 --> X == C2-C1
3981           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
3982             return DAG.getSetCC(VT, N0.getOperand(0),
3983                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
3984                                 N0.getValueType()), Cond);
3985           }
3986
3987           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
3988           if (N0.getOpcode() == ISD::XOR)
3989             // If we know that all of the inverted bits are zero, don't bother
3990             // performing the inversion.
3991             if (TLI.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getValue()))
3992               return DAG.getSetCC(VT, N0.getOperand(0),
3993                               DAG.getConstant(LHSR->getValue()^RHSC->getValue(),
3994                                               N0.getValueType()), Cond);
3995         }
3996
3997         // Turn (C1-X) == C2 --> X == C1-C2
3998         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
3999           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
4000             return DAG.getSetCC(VT, N0.getOperand(1),
4001                              DAG.getConstant(SUBC->getValue()-RHSC->getValue(),
4002                                              N0.getValueType()), Cond);
4003           }
4004         }
4005       }
4006
4007       // Simplify (X+Z) == X -->  Z == 0
4008       if (N0.getOperand(0) == N1)
4009         return DAG.getSetCC(VT, N0.getOperand(1),
4010                         DAG.getConstant(0, N0.getValueType()), Cond);
4011       if (N0.getOperand(1) == N1) {
4012         if (DAG.isCommutativeBinOp(N0.getOpcode()))
4013           return DAG.getSetCC(VT, N0.getOperand(0),
4014                           DAG.getConstant(0, N0.getValueType()), Cond);
4015         else {
4016           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
4017           // (Z-X) == X  --> Z == X<<1
4018           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
4019                                      N1,
4020                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
4021           AddToWorkList(SH.Val);
4022           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
4023         }
4024       }
4025     }
4026
4027     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
4028         N1.getOpcode() == ISD::XOR) {
4029       // Simplify  X == (X+Z) -->  Z == 0
4030       if (N1.getOperand(0) == N0) {
4031         return DAG.getSetCC(VT, N1.getOperand(1),
4032                         DAG.getConstant(0, N1.getValueType()), Cond);
4033       } else if (N1.getOperand(1) == N0) {
4034         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
4035           return DAG.getSetCC(VT, N1.getOperand(0),
4036                           DAG.getConstant(0, N1.getValueType()), Cond);
4037         } else {
4038           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
4039           // X == (Z-X)  --> X<<1 == Z
4040           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
4041                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
4042           AddToWorkList(SH.Val);
4043           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
4044         }
4045       }
4046     }
4047   }
4048
4049   // Fold away ALL boolean setcc's.
4050   SDOperand Temp;
4051   if (N0.getValueType() == MVT::i1 && foldBooleans) {
4052     switch (Cond) {
4053     default: assert(0 && "Unknown integer setcc!");
4054     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
4055       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
4056       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
4057       AddToWorkList(Temp.Val);
4058       break;
4059     case ISD::SETNE:  // X != Y   -->  (X^Y)
4060       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
4061       break;
4062     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
4063     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
4064       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
4065       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
4066       AddToWorkList(Temp.Val);
4067       break;
4068     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
4069     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
4070       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
4071       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
4072       AddToWorkList(Temp.Val);
4073       break;
4074     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
4075     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
4076       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
4077       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
4078       AddToWorkList(Temp.Val);
4079       break;
4080     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
4081     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
4082       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
4083       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
4084       break;
4085     }
4086     if (VT != MVT::i1) {
4087       AddToWorkList(N0.Val);
4088       // FIXME: If running after legalize, we probably can't do this.
4089       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
4090     }
4091     return N0;
4092   }
4093
4094   // Could not fold it.
4095   return SDOperand();
4096 }
4097
4098 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
4099 /// return a DAG expression to select that will generate the same value by
4100 /// multiplying by a magic number.  See:
4101 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
4102 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
4103   std::vector<SDNode*> Built;
4104   SDOperand S = TLI.BuildSDIV(N, DAG, &Built);
4105
4106   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
4107        ii != ee; ++ii)
4108     AddToWorkList(*ii);
4109   return S;
4110 }
4111
4112 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
4113 /// return a DAG expression to select that will generate the same value by
4114 /// multiplying by a magic number.  See:
4115 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
4116 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
4117   std::vector<SDNode*> Built;
4118   SDOperand S = TLI.BuildUDIV(N, DAG, &Built);
4119
4120   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
4121        ii != ee; ++ii)
4122     AddToWorkList(*ii);
4123   return S;
4124 }
4125
4126 /// FindBaseOffset - Return true if base is known not to alias with anything
4127 /// but itself.  Provides base object and offset as results.
4128 static bool FindBaseOffset(SDOperand Ptr, SDOperand &Base, int64_t &Offset) {
4129   // Assume it is a primitive operation.
4130   Base = Ptr; Offset = 0;
4131
4132   // If it's an adding a simple constant then integrate the offset.
4133   if (Base.getOpcode() == ISD::ADD) {
4134     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
4135       Base = Base.getOperand(0);
4136       Offset += C->getValue();
4137     }
4138   }
4139
4140   // If it's any of the following then it can't alias with anything but itself.
4141   return isa<FrameIndexSDNode>(Base) ||
4142          isa<ConstantPoolSDNode>(Base) ||
4143          isa<GlobalAddressSDNode>(Base);
4144 }
4145
4146 /// isAlias - Return true if there is any possibility that the two addresses
4147 /// overlap.
4148 bool DAGCombiner::isAlias(SDOperand Ptr1, int64_t Size1,
4149                           const Value *SrcValue1, int SrcValueOffset1,
4150                           SDOperand Ptr2, int64_t Size2,
4151                           const Value *SrcValue2, int SrcValueOffset2)
4152 {
4153   // If they are the same then they must be aliases.
4154   if (Ptr1 == Ptr2) return true;
4155
4156   // Gather base node and offset information.
4157   SDOperand Base1, Base2;
4158   int64_t Offset1, Offset2;
4159   bool KnownBase1 = FindBaseOffset(Ptr1, Base1, Offset1);
4160   bool KnownBase2 = FindBaseOffset(Ptr2, Base2, Offset2);
4161
4162   // If they have a same base address then...
4163   if (Base1 == Base2) {
4164     // Check to see if the addresses overlap.
4165     return!((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
4166   }
4167
4168   // If we know both bases then they can't alias.
4169   if (KnownBase1 && KnownBase2) return false;
4170
4171   if (CombinerGlobalAA) {
4172     // Use alias analysis information.
4173     int Overlap1 = Size1 + SrcValueOffset1 + Offset1;
4174     int Overlap2 = Size2 + SrcValueOffset2 + Offset2;
4175     AliasAnalysis::AliasResult AAResult =
4176                              AA.alias(SrcValue1, Overlap1, SrcValue2, Overlap2);
4177     if (AAResult == AliasAnalysis::NoAlias)
4178       return false;
4179   }
4180
4181   // Otherwise we have to assume they alias.
4182   return true;
4183 }
4184
4185 /// FindAliasInfo - Extracts the relevant alias information from the memory
4186 /// node.  Returns true if the operand was a load.
4187 bool DAGCombiner::FindAliasInfo(SDNode *N,
4188                         SDOperand &Ptr, int64_t &Size,
4189                         const Value *&SrcValue, int &SrcValueOffset) {
4190   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4191     Ptr = LD->getBasePtr();
4192     Size = MVT::getSizeInBits(LD->getLoadedVT()) >> 3;
4193     SrcValue = LD->getSrcValue();
4194     SrcValueOffset = LD->getSrcValueOffset();
4195     return true;
4196   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4197     Ptr = ST->getBasePtr();
4198     Size = MVT::getSizeInBits(ST->getStoredVT()) >> 3;
4199     SrcValue = ST->getSrcValue();
4200     SrcValueOffset = ST->getSrcValueOffset();
4201   } else {
4202     assert(0 && "FindAliasInfo expected a memory operand");
4203   }
4204
4205   return false;
4206 }
4207
4208 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
4209 /// looking for aliasing nodes and adding them to the Aliases vector.
4210 void DAGCombiner::GatherAllAliases(SDNode *N, SDOperand OriginalChain,
4211                                    SmallVector<SDOperand, 8> &Aliases) {
4212   SmallVector<SDOperand, 8> Chains;     // List of chains to visit.
4213   std::set<SDNode *> Visited;           // Visited node set.
4214
4215   // Get alias information for node.
4216   SDOperand Ptr;
4217   int64_t Size;
4218   const Value *SrcValue;
4219   int SrcValueOffset;
4220   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset);
4221
4222   // Starting off.
4223   Chains.push_back(OriginalChain);
4224
4225   // Look at each chain and determine if it is an alias.  If so, add it to the
4226   // aliases list.  If not, then continue up the chain looking for the next
4227   // candidate.
4228   while (!Chains.empty()) {
4229     SDOperand Chain = Chains.back();
4230     Chains.pop_back();
4231
4232      // Don't bother if we've been before.
4233     if (Visited.find(Chain.Val) != Visited.end()) continue;
4234     Visited.insert(Chain.Val);
4235
4236     switch (Chain.getOpcode()) {
4237     case ISD::EntryToken:
4238       // Entry token is ideal chain operand, but handled in FindBetterChain.
4239       break;
4240
4241     case ISD::LOAD:
4242     case ISD::STORE: {
4243       // Get alias information for Chain.
4244       SDOperand OpPtr;
4245       int64_t OpSize;
4246       const Value *OpSrcValue;
4247       int OpSrcValueOffset;
4248       bool IsOpLoad = FindAliasInfo(Chain.Val, OpPtr, OpSize,
4249                                     OpSrcValue, OpSrcValueOffset);
4250
4251       // If chain is alias then stop here.
4252       if (!(IsLoad && IsOpLoad) &&
4253           isAlias(Ptr, Size, SrcValue, SrcValueOffset,
4254                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset)) {
4255         Aliases.push_back(Chain);
4256       } else {
4257         // Look further up the chain.
4258         Chains.push_back(Chain.getOperand(0));
4259         // Clean up old chain.
4260         AddToWorkList(Chain.Val);
4261       }
4262       break;
4263     }
4264
4265     case ISD::TokenFactor:
4266       // We have to check each of the operands of the token factor, so we queue
4267       // then up.  Adding the  operands to the queue (stack) in reverse order
4268       // maintains the original order and increases the likelihood that getNode
4269       // will find a matching token factor (CSE.)
4270       for (unsigned n = Chain.getNumOperands(); n;)
4271         Chains.push_back(Chain.getOperand(--n));
4272       // Eliminate the token factor if we can.
4273       AddToWorkList(Chain.Val);
4274       break;
4275
4276     default:
4277       // For all other instructions we will just have to take what we can get.
4278       Aliases.push_back(Chain);
4279       break;
4280     }
4281   }
4282 }
4283
4284 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
4285 /// for a better chain (aliasing node.)
4286 SDOperand DAGCombiner::FindBetterChain(SDNode *N, SDOperand OldChain) {
4287   SmallVector<SDOperand, 8> Aliases;  // Ops for replacing token factor.
4288
4289   // Accumulate all the aliases to this node.
4290   GatherAllAliases(N, OldChain, Aliases);
4291
4292   if (Aliases.size() == 0) {
4293     // If no operands then chain to entry token.
4294     return DAG.getEntryNode();
4295   } else if (Aliases.size() == 1) {
4296     // If a single operand then chain to it.  We don't need to revisit it.
4297     return Aliases[0];
4298   }
4299
4300   // Construct a custom tailored token factor.
4301   SDOperand NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other,
4302                                    &Aliases[0], Aliases.size());
4303
4304   // Make sure the old chain gets cleaned up.
4305   if (NewChain != OldChain) AddToWorkList(OldChain.Val);
4306
4307   return NewChain;
4308 }
4309
4310 // SelectionDAG::Combine - This is the entry point for the file.
4311 //
4312 void SelectionDAG::Combine(bool RunningAfterLegalize, AliasAnalysis &AA) {
4313   /// run - This is the main entry point to this class.
4314   ///
4315   DAGCombiner(*this, AA).Run(RunningAfterLegalize);
4316 }