lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/PseudoSourceValue.h"
  26 #include "llvm/Analysis/AliasAnalysis.h"
  27 #include "llvm/Target/TargetData.h"
  28 #include "llvm/Target/TargetFrameInfo.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/SmallPtrSet.h"
  33 #include "llvm/ADT/Statistic.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include <algorithm>
  40 using namespace llvm;
  41
  42 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  43 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  44 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  45 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  46
  47 namespace {
  48   static cl::opt<bool>
  49     CombinerAA("combiner-alias-analysis", cl::Hidden,
  50                cl::desc("Turn on alias analysis during testing"));
  51
  52   static cl::opt<bool>
  53     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  54                cl::desc("Include global information in alias analysis"));
  55
  56 //------------------------------ DAGCombiner ---------------------------------//
  57
  58   class DAGCombiner {
  59     SelectionDAG &DAG;
  60     const TargetLowering &TLI;
  61     CombineLevel Level;
  62     CodeGenOpt::Level OptLevel;
  63     bool LegalOperations;
  64     bool LegalTypes;
  65
  66     // Worklist of all of the nodes that need to be simplified.
  67     std::vector<SDNode*> WorkList;
  68
  69     // AA - Used for DAG load/store alias analysis.
  70     AliasAnalysis &AA;
  71
  72     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  73     /// the instruction to the work lists because they might get more simplified
  74     /// now.
  75     ///
  76     void AddUsersToWorkList(SDNode *N) {
  77       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  78            UI != UE; ++UI)
  79         AddToWorkList(*UI);
  80     }
  81
  82     /// visit - call the node-specific routine that knows how to fold each
  83     /// particular type of node.
  84     SDValue visit(SDNode *N);
  85
  86   public:
  87     /// AddToWorkList - Add to the work list making sure it's instance is at the
  88     /// the back (next to be processed.)
  89     void AddToWorkList(SDNode *N) {
  90       removeFromWorkList(N);
  91       WorkList.push_back(N);
  92     }
  93
  94     /// removeFromWorkList - remove all instances of N from the worklist.
  95     ///
  96     void removeFromWorkList(SDNode *N) {
  97       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  98                      WorkList.end());
  99     }
 100
 101     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 102                       bool AddTo = true);
 103
 104     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 105       return CombineTo(N, &Res, 1, AddTo);
 106     }
 107
 108     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 109                       bool AddTo = true) {
 110       SDValue To[] = { Res0, Res1 };
 111       return CombineTo(N, To, 2, AddTo);
 112     }
 113
 114     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 115
 116   private:
 117
 118     /// SimplifyDemandedBits - Check the specified integer node value to see if
 119     /// it can be simplified or if things it uses can be simplified by bit
 120     /// propagation.  If so, return true.
 121     bool SimplifyDemandedBits(SDValue Op) {
 122       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 123       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 124       return SimplifyDemandedBits(Op, Demanded);
 125     }
 126
 127     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 128
 129     bool CombineToPreIndexedLoadStore(SDNode *N);
 130     bool CombineToPostIndexedLoadStore(SDNode *N);
 131
 132     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 133     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 134     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 135     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 136     SDValue PromoteIntBinOp(SDValue Op);
 137     SDValue PromoteIntShiftOp(SDValue Op);
 138     SDValue PromoteExtend(SDValue Op);
 139     bool PromoteLoad(SDValue Op);
 140
 141     /// combine - call the node-specific routine that knows how to fold each
 142     /// particular type of node. If that doesn't do anything, try the
 143     /// target-specific DAG combines.
 144     SDValue combine(SDNode *N);
 145
 146     // Visitation implementation - Implement dag node combining for different
 147     // node types.  The semantics are as follows:
 148     // Return Value:
 149     //   SDValue.getNode() == 0 - No change was made
 150     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 151     //   otherwise              - N should be replaced by the returned Operand.
 152     //
 153     SDValue visitTokenFactor(SDNode *N);
 154     SDValue visitMERGE_VALUES(SDNode *N);
 155     SDValue visitADD(SDNode *N);
 156     SDValue visitSUB(SDNode *N);
 157     SDValue visitADDC(SDNode *N);
 158     SDValue visitADDE(SDNode *N);
 159     SDValue visitMUL(SDNode *N);
 160     SDValue visitSDIV(SDNode *N);
 161     SDValue visitUDIV(SDNode *N);
 162     SDValue visitSREM(SDNode *N);
 163     SDValue visitUREM(SDNode *N);
 164     SDValue visitMULHU(SDNode *N);
 165     SDValue visitMULHS(SDNode *N);
 166     SDValue visitSMUL_LOHI(SDNode *N);
 167     SDValue visitUMUL_LOHI(SDNode *N);
 168     SDValue visitSDIVREM(SDNode *N);
 169     SDValue visitUDIVREM(SDNode *N);
 170     SDValue visitAND(SDNode *N);
 171     SDValue visitOR(SDNode *N);
 172     SDValue visitXOR(SDNode *N);
 173     SDValue SimplifyVBinOp(SDNode *N);
 174     SDValue visitSHL(SDNode *N);
 175     SDValue visitSRA(SDNode *N);
 176     SDValue visitSRL(SDNode *N);
 177     SDValue visitCTLZ(SDNode *N);
 178     SDValue visitCTTZ(SDNode *N);
 179     SDValue visitCTPOP(SDNode *N);
 180     SDValue visitSELECT(SDNode *N);
 181     SDValue visitSELECT_CC(SDNode *N);
 182     SDValue visitSETCC(SDNode *N);
 183     SDValue visitSIGN_EXTEND(SDNode *N);
 184     SDValue visitZERO_EXTEND(SDNode *N);
 185     SDValue visitANY_EXTEND(SDNode *N);
 186     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 187     SDValue visitTRUNCATE(SDNode *N);
 188     SDValue visitBITCAST(SDNode *N);
 189     SDValue visitBUILD_PAIR(SDNode *N);
 190     SDValue visitFADD(SDNode *N);
 191     SDValue visitFSUB(SDNode *N);
 192     SDValue visitFMUL(SDNode *N);
 193     SDValue visitFDIV(SDNode *N);
 194     SDValue visitFREM(SDNode *N);
 195     SDValue visitFCOPYSIGN(SDNode *N);
 196     SDValue visitSINT_TO_FP(SDNode *N);
 197     SDValue visitUINT_TO_FP(SDNode *N);
 198     SDValue visitFP_TO_SINT(SDNode *N);
 199     SDValue visitFP_TO_UINT(SDNode *N);
 200     SDValue visitFP_ROUND(SDNode *N);
 201     SDValue visitFP_ROUND_INREG(SDNode *N);
 202     SDValue visitFP_EXTEND(SDNode *N);
 203     SDValue visitFNEG(SDNode *N);
 204     SDValue visitFABS(SDNode *N);
 205     SDValue visitBRCOND(SDNode *N);
 206     SDValue visitBR_CC(SDNode *N);
 207     SDValue visitLOAD(SDNode *N);
 208     SDValue visitSTORE(SDNode *N);
 209     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 210     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 211     SDValue visitBUILD_VECTOR(SDNode *N);
 212     SDValue visitCONCAT_VECTORS(SDNode *N);
 213     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 214     SDValue visitMEMBARRIER(SDNode *N);
 215
 216     SDValue XformToShuffleWithZero(SDNode *N);
 217     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 218
 219     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 220
 221     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 222     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 223     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 224     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 225                              SDValue N3, ISD::CondCode CC,
 226                              bool NotExtCompare = false);
 227     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 228                           DebugLoc DL, bool foldBooleans = true);
 229     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 230                                          unsigned HiOp);
 231     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 232     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 233     SDValue BuildSDIV(SDNode *N);
 234     SDValue BuildUDIV(SDNode *N);
 235     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 236     SDValue ReduceLoadWidth(SDNode *N);
 237     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 238
 239     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 240
 241     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 242     /// looking for aliasing nodes and adding them to the Aliases vector.
 243     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 244                           SmallVector<SDValue, 8> &Aliases);
 245
 246     /// isAlias - Return true if there is any possibility that the two addresses
 247     /// overlap.
 248     bool isAlias(SDValue Ptr1, int64_t Size1,
 249                  const Value *SrcValue1, int SrcValueOffset1,
 250                  unsigned SrcValueAlign1,
 251                  const MDNode *TBAAInfo1,
 252                  SDValue Ptr2, int64_t Size2,
 253                  const Value *SrcValue2, int SrcValueOffset2,
 254                  unsigned SrcValueAlign2,
 255                  const MDNode *TBAAInfo2) const;
 256
 257     /// FindAliasInfo - Extracts the relevant alias information from the memory
 258     /// node.  Returns true if the operand was a load.
 259     bool FindAliasInfo(SDNode *N,
 260                        SDValue &Ptr, int64_t &Size,
 261                        const Value *&SrcValue, int &SrcValueOffset,
 262                        unsigned &SrcValueAlignment,
 263                        const MDNode *&TBAAInfo) const;
 264
 265     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 266     /// looking for a better chain (aliasing node.)
 267     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 268
 269   public:
 270     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 271       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(Unrestricted),
 272         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 273
 274     /// Run - runs the dag combiner on all nodes in the work list
 275     void Run(CombineLevel AtLevel);
 276
 277     SelectionDAG &getDAG() const { return DAG; }
 278
 279     /// getShiftAmountTy - Returns a type large enough to hold any valid
 280     /// shift amount - before type legalization these can be huge.
 281     EVT getShiftAmountTy() {
 282       return LegalTypes ? TLI.getShiftAmountTy() : TLI.getPointerTy();
 283     }
 284
 285     /// isTypeLegal - This method returns true if we are running before type
 286     /// legalization or if the specified VT is legal.
 287     bool isTypeLegal(const EVT &VT) {
 288       if (!LegalTypes) return true;
 289       return TLI.isTypeLegal(VT);
 290     }
 291   };
 292 }
 293
 294
 295 namespace {
 296 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 297 /// nodes from the worklist.
 298 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 299   DAGCombiner &DC;
 300 public:
 301   explicit WorkListRemover(DAGCombiner &dc) : DC(dc) {}
 302
 303   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 304     DC.removeFromWorkList(N);
 305   }
 306
 307   virtual void NodeUpdated(SDNode *N) {
 308     // Ignore updates.
 309   }
 310 };
 311 }
 312
 313 //===----------------------------------------------------------------------===//
 314 //  TargetLowering::DAGCombinerInfo implementation
 315 //===----------------------------------------------------------------------===//
 316
 317 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 318   ((DAGCombiner*)DC)->AddToWorkList(N);
 319 }
 320
 321 SDValue TargetLowering::DAGCombinerInfo::
 322 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 323   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 324 }
 325
 326 SDValue TargetLowering::DAGCombinerInfo::
 327 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 328   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 329 }
 330
 331
 332 SDValue TargetLowering::DAGCombinerInfo::
 333 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 334   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 335 }
 336
 337 void TargetLowering::DAGCombinerInfo::
 338 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 339   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 340 }
 341
 342 //===----------------------------------------------------------------------===//
 343 // Helper Functions
 344 //===----------------------------------------------------------------------===//
 345
 346 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 347 /// specified expression for the same cost as the expression itself, or 2 if we
 348 /// can compute the negated form more cheaply than the expression itself.
 349 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 350                                unsigned Depth = 0) {
 351   // No compile time optimizations on this type.
 352   if (Op.getValueType() == MVT::ppcf128)
 353     return 0;
 354
 355   // fneg is removable even if it has multiple uses.
 356   if (Op.getOpcode() == ISD::FNEG) return 2;
 357
 358   // Don't allow anything with multiple uses.
 359   if (!Op.hasOneUse()) return 0;
 360
 361   // Don't recurse exponentially.
 362   if (Depth > 6) return 0;
 363
 364   switch (Op.getOpcode()) {
 365   default: return false;
 366   case ISD::ConstantFP:
 367     // Don't invert constant FP values after legalize.  The negated constant
 368     // isn't necessarily legal.
 369     return LegalOperations ? 0 : 1;
 370   case ISD::FADD:
 371     // FIXME: determine better conditions for this xform.
 372     if (!UnsafeFPMath) return 0;
 373
 374     // fold (fsub (fadd A, B)) -> (fsub (fneg A), B)
 375     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, Depth+1))
 376       return V;
 377     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 378     return isNegatibleForFree(Op.getOperand(1), LegalOperations, Depth+1);
 379   case ISD::FSUB:
 380     // We can't turn -(A-B) into B-A when we honor signed zeros.
 381     if (!UnsafeFPMath) return 0;
 382
 383     // fold (fneg (fsub A, B)) -> (fsub B, A)
 384     return 1;
 385
 386   case ISD::FMUL:
 387   case ISD::FDIV:
 388     if (HonorSignDependentRoundingFPMath()) return 0;
 389
 390     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 391     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, Depth+1))
 392       return V;
 393
 394     return isNegatibleForFree(Op.getOperand(1), LegalOperations, Depth+1);
 395
 396   case ISD::FP_EXTEND:
 397   case ISD::FP_ROUND:
 398   case ISD::FSIN:
 399     return isNegatibleForFree(Op.getOperand(0), LegalOperations, Depth+1);
 400   }
 401 }
 402
 403 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 404 /// returns the newly negated expression.
 405 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 406                                     bool LegalOperations, unsigned Depth = 0) {
 407   // fneg is removable even if it has multiple uses.
 408   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 409
 410   // Don't allow anything with multiple uses.
 411   assert(Op.hasOneUse() && "Unknown reuse!");
 412
 413   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 414   switch (Op.getOpcode()) {
 415   default: llvm_unreachable("Unknown code");
 416   case ISD::ConstantFP: {
 417     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 418     V.changeSign();
 419     return DAG.getConstantFP(V, Op.getValueType());
 420   }
 421   case ISD::FADD:
 422     // FIXME: determine better conditions for this xform.
 423     assert(UnsafeFPMath);
 424
 425     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 426     if (isNegatibleForFree(Op.getOperand(0), LegalOperations, Depth+1))
 427       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 428                          GetNegatedExpression(Op.getOperand(0), DAG,
 429                                               LegalOperations, Depth+1),
 430                          Op.getOperand(1));
 431     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 432     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 433                        GetNegatedExpression(Op.getOperand(1), DAG,
 434                                             LegalOperations, Depth+1),
 435                        Op.getOperand(0));
 436   case ISD::FSUB:
 437     // We can't turn -(A-B) into B-A when we honor signed zeros.
 438     assert(UnsafeFPMath);
 439
 440     // fold (fneg (fsub 0, B)) -> B
 441     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 442       if (N0CFP->getValueAPF().isZero())
 443         return Op.getOperand(1);
 444
 445     // fold (fneg (fsub A, B)) -> (fsub B, A)
 446     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 447                        Op.getOperand(1), Op.getOperand(0));
 448
 449   case ISD::FMUL:
 450   case ISD::FDIV:
 451     assert(!HonorSignDependentRoundingFPMath());
 452
 453     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 454     if (isNegatibleForFree(Op.getOperand(0), LegalOperations, Depth+1))
 455       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 456                          GetNegatedExpression(Op.getOperand(0), DAG,
 457                                               LegalOperations, Depth+1),
 458                          Op.getOperand(1));
 459
 460     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 461     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 462                        Op.getOperand(0),
 463                        GetNegatedExpression(Op.getOperand(1), DAG,
 464                                             LegalOperations, Depth+1));
 465
 466   case ISD::FP_EXTEND:
 467   case ISD::FSIN:
 468     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 469                        GetNegatedExpression(Op.getOperand(0), DAG,
 470                                             LegalOperations, Depth+1));
 471   case ISD::FP_ROUND:
 472       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 473                          GetNegatedExpression(Op.getOperand(0), DAG,
 474                                               LegalOperations, Depth+1),
 475                          Op.getOperand(1));
 476   }
 477 }
 478
 479
 480 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 481 // that selects between the values 1 and 0, making it equivalent to a setcc.
 482 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 483 // nodes based on the type of node we are checking.  This simplifies life a
 484 // bit for the callers.
 485 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 486                               SDValue &CC) {
 487   if (N.getOpcode() == ISD::SETCC) {
 488     LHS = N.getOperand(0);
 489     RHS = N.getOperand(1);
 490     CC  = N.getOperand(2);
 491     return true;
 492   }
 493   if (N.getOpcode() == ISD::SELECT_CC &&
 494       N.getOperand(2).getOpcode() == ISD::Constant &&
 495       N.getOperand(3).getOpcode() == ISD::Constant &&
 496       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 497       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 498     LHS = N.getOperand(0);
 499     RHS = N.getOperand(1);
 500     CC  = N.getOperand(4);
 501     return true;
 502   }
 503   return false;
 504 }
 505
 506 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 507 // one use.  If this is true, it allows the users to invert the operation for
 508 // free when it is profitable to do so.
 509 static bool isOneUseSetCC(SDValue N) {
 510   SDValue N0, N1, N2;
 511   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 512     return true;
 513   return false;
 514 }
 515
 516 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 517                                     SDValue N0, SDValue N1) {
 518   EVT VT = N0.getValueType();
 519   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 520     if (isa<ConstantSDNode>(N1)) {
 521       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 522       SDValue OpNode =
 523         DAG.FoldConstantArithmetic(Opc, VT,
 524                                    cast<ConstantSDNode>(N0.getOperand(1)),
 525                                    cast<ConstantSDNode>(N1));
 526       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 527     } else if (N0.hasOneUse()) {
 528       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 529       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 530                                    N0.getOperand(0), N1);
 531       AddToWorkList(OpNode.getNode());
 532       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 533     }
 534   }
 535
 536   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 537     if (isa<ConstantSDNode>(N0)) {
 538       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 539       SDValue OpNode =
 540         DAG.FoldConstantArithmetic(Opc, VT,
 541                                    cast<ConstantSDNode>(N1.getOperand(1)),
 542                                    cast<ConstantSDNode>(N0));
 543       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 544     } else if (N1.hasOneUse()) {
 545       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 546       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 547                                    N1.getOperand(0), N0);
 548       AddToWorkList(OpNode.getNode());
 549       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 550     }
 551   }
 552
 553   return SDValue();
 554 }
 555
 556 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 557                                bool AddTo) {
 558   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 559   ++NodesCombined;
 560   DEBUG(dbgs() << "\nReplacing.1 ";
 561         N->dump(&DAG);
 562         dbgs() << "\nWith: ";
 563         To[0].getNode()->dump(&DAG);
 564         dbgs() << " and " << NumTo-1 << " other values\n";
 565         for (unsigned i = 0, e = NumTo; i != e; ++i)
 566           assert((!To[i].getNode() ||
 567                   N->getValueType(i) == To[i].getValueType()) &&
 568                  "Cannot combine value to value of different type!"));
 569   WorkListRemover DeadNodes(*this);
 570   DAG.ReplaceAllUsesWith(N, To, &DeadNodes);
 571
 572   if (AddTo) {
 573     // Push the new nodes and any users onto the worklist
 574     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 575       if (To[i].getNode()) {
 576         AddToWorkList(To[i].getNode());
 577         AddUsersToWorkList(To[i].getNode());
 578       }
 579     }
 580   }
 581
 582   // Finally, if the node is now dead, remove it from the graph.  The node
 583   // may not be dead if the replacement process recursively simplified to
 584   // something else needing this node.
 585   if (N->use_empty()) {
 586     // Nodes can be reintroduced into the worklist.  Make sure we do not
 587     // process a node that has been replaced.
 588     removeFromWorkList(N);
 589
 590     // Finally, since the node is now dead, remove it from the graph.
 591     DAG.DeleteNode(N);
 592   }
 593   return SDValue(N, 0);
 594 }
 595
 596 void DAGCombiner::
 597 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 598   // Replace all uses.  If any nodes become isomorphic to other nodes and
 599   // are deleted, make sure to remove them from our worklist.
 600   WorkListRemover DeadNodes(*this);
 601   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, &DeadNodes);
 602
 603   // Push the new node and any (possibly new) users onto the worklist.
 604   AddToWorkList(TLO.New.getNode());
 605   AddUsersToWorkList(TLO.New.getNode());
 606
 607   // Finally, if the node is now dead, remove it from the graph.  The node
 608   // may not be dead if the replacement process recursively simplified to
 609   // something else needing this node.
 610   if (TLO.Old.getNode()->use_empty()) {
 611     removeFromWorkList(TLO.Old.getNode());
 612
 613     // If the operands of this node are only used by the node, they will now
 614     // be dead.  Make sure to visit them first to delete dead nodes early.
 615     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 616       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 617         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 618
 619     DAG.DeleteNode(TLO.Old.getNode());
 620   }
 621 }
 622
 623 /// SimplifyDemandedBits - Check the specified integer node value to see if
 624 /// it can be simplified or if things it uses can be simplified by bit
 625 /// propagation.  If so, return true.
 626 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 627   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 628   APInt KnownZero, KnownOne;
 629   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 630     return false;
 631
 632   // Revisit the node.
 633   AddToWorkList(Op.getNode());
 634
 635   // Replace the old value with the new one.
 636   ++NodesCombined;
 637   DEBUG(dbgs() << "\nReplacing.2 ";
 638         TLO.Old.getNode()->dump(&DAG);
 639         dbgs() << "\nWith: ";
 640         TLO.New.getNode()->dump(&DAG);
 641         dbgs() << '\n');
 642
 643   CommitTargetLoweringOpt(TLO);
 644   return true;
 645 }
 646
 647 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 648   DebugLoc dl = Load->getDebugLoc();
 649   EVT VT = Load->getValueType(0);
 650   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 651
 652   DEBUG(dbgs() << "\nReplacing.9 ";
 653         Load->dump(&DAG);
 654         dbgs() << "\nWith: ";
 655         Trunc.getNode()->dump(&DAG);
 656         dbgs() << '\n');
 657   WorkListRemover DeadNodes(*this);
 658   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc, &DeadNodes);
 659   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1),
 660                                 &DeadNodes);
 661   removeFromWorkList(Load);
 662   DAG.DeleteNode(Load);
 663   AddToWorkList(Trunc.getNode());
 664 }
 665
 666 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 667   Replace = false;
 668   DebugLoc dl = Op.getDebugLoc();
 669   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 670     EVT MemVT = LD->getMemoryVT();
 671     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 672       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 673                                                   : ISD::EXTLOAD)
 674       : LD->getExtensionType();
 675     Replace = true;
 676     return DAG.getExtLoad(ExtType, PVT, dl,
 677                           LD->getChain(), LD->getBasePtr(),
 678                           LD->getPointerInfo(),
 679                           MemVT, LD->isVolatile(),
 680                           LD->isNonTemporal(), LD->getAlignment());
 681   }
 682
 683   unsigned Opc = Op.getOpcode();
 684   switch (Opc) {
 685   default: break;
 686   case ISD::AssertSext:
 687     return DAG.getNode(ISD::AssertSext, dl, PVT,
 688                        SExtPromoteOperand(Op.getOperand(0), PVT),
 689                        Op.getOperand(1));
 690   case ISD::AssertZext:
 691     return DAG.getNode(ISD::AssertZext, dl, PVT,
 692                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 693                        Op.getOperand(1));
 694   case ISD::Constant: {
 695     unsigned ExtOpc =
 696       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 697     return DAG.getNode(ExtOpc, dl, PVT, Op);
 698   }
 699   }
 700
 701   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 702     return SDValue();
 703   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 704 }
 705
 706 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 707   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 708     return SDValue();
 709   EVT OldVT = Op.getValueType();
 710   DebugLoc dl = Op.getDebugLoc();
 711   bool Replace = false;
 712   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 713   if (NewOp.getNode() == 0)
 714     return SDValue();
 715   AddToWorkList(NewOp.getNode());
 716
 717   if (Replace)
 718     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 719   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 720                      DAG.getValueType(OldVT));
 721 }
 722
 723 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 724   EVT OldVT = Op.getValueType();
 725   DebugLoc dl = Op.getDebugLoc();
 726   bool Replace = false;
 727   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 728   if (NewOp.getNode() == 0)
 729     return SDValue();
 730   AddToWorkList(NewOp.getNode());
 731
 732   if (Replace)
 733     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 734   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 735 }
 736
 737 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 738 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 739 /// promote i16 operations to i32 since i16 instructions are longer.
 740 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 741   if (!LegalOperations)
 742     return SDValue();
 743
 744   EVT VT = Op.getValueType();
 745   if (VT.isVector() || !VT.isInteger())
 746     return SDValue();
 747
 748   // If operation type is 'undesirable', e.g. i16 on x86, consider
 749   // promoting it.
 750   unsigned Opc = Op.getOpcode();
 751   if (TLI.isTypeDesirableForOp(Opc, VT))
 752     return SDValue();
 753
 754   EVT PVT = VT;
 755   // Consult target whether it is a good idea to promote this operation and
 756   // what's the right type to promote it to.
 757   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 758     assert(PVT != VT && "Don't know what type to promote to!");
 759
 760     bool Replace0 = false;
 761     SDValue N0 = Op.getOperand(0);
 762     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 763     if (NN0.getNode() == 0)
 764       return SDValue();
 765
 766     bool Replace1 = false;
 767     SDValue N1 = Op.getOperand(1);
 768     SDValue NN1;
 769     if (N0 == N1)
 770       NN1 = NN0;
 771     else {
 772       NN1 = PromoteOperand(N1, PVT, Replace1);
 773       if (NN1.getNode() == 0)
 774         return SDValue();
 775     }
 776
 777     AddToWorkList(NN0.getNode());
 778     if (NN1.getNode())
 779       AddToWorkList(NN1.getNode());
 780
 781     if (Replace0)
 782       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 783     if (Replace1)
 784       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 785
 786     DEBUG(dbgs() << "\nPromoting ";
 787           Op.getNode()->dump(&DAG));
 788     DebugLoc dl = Op.getDebugLoc();
 789     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 790                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 791   }
 792   return SDValue();
 793 }
 794
 795 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 796 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 797 /// promote i16 operations to i32 since i16 instructions are longer.
 798 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 799   if (!LegalOperations)
 800     return SDValue();
 801
 802   EVT VT = Op.getValueType();
 803   if (VT.isVector() || !VT.isInteger())
 804     return SDValue();
 805
 806   // If operation type is 'undesirable', e.g. i16 on x86, consider
 807   // promoting it.
 808   unsigned Opc = Op.getOpcode();
 809   if (TLI.isTypeDesirableForOp(Opc, VT))
 810     return SDValue();
 811
 812   EVT PVT = VT;
 813   // Consult target whether it is a good idea to promote this operation and
 814   // what's the right type to promote it to.
 815   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 816     assert(PVT != VT && "Don't know what type to promote to!");
 817
 818     bool Replace = false;
 819     SDValue N0 = Op.getOperand(0);
 820     if (Opc == ISD::SRA)
 821       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 822     else if (Opc == ISD::SRL)
 823       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 824     else
 825       N0 = PromoteOperand(N0, PVT, Replace);
 826     if (N0.getNode() == 0)
 827       return SDValue();
 828
 829     AddToWorkList(N0.getNode());
 830     if (Replace)
 831       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 832
 833     DEBUG(dbgs() << "\nPromoting ";
 834           Op.getNode()->dump(&DAG));
 835     DebugLoc dl = Op.getDebugLoc();
 836     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 837                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 838   }
 839   return SDValue();
 840 }
 841
 842 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 843   if (!LegalOperations)
 844     return SDValue();
 845
 846   EVT VT = Op.getValueType();
 847   if (VT.isVector() || !VT.isInteger())
 848     return SDValue();
 849
 850   // If operation type is 'undesirable', e.g. i16 on x86, consider
 851   // promoting it.
 852   unsigned Opc = Op.getOpcode();
 853   if (TLI.isTypeDesirableForOp(Opc, VT))
 854     return SDValue();
 855
 856   EVT PVT = VT;
 857   // Consult target whether it is a good idea to promote this operation and
 858   // what's the right type to promote it to.
 859   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 860     assert(PVT != VT && "Don't know what type to promote to!");
 861     // fold (aext (aext x)) -> (aext x)
 862     // fold (aext (zext x)) -> (zext x)
 863     // fold (aext (sext x)) -> (sext x)
 864     DEBUG(dbgs() << "\nPromoting ";
 865           Op.getNode()->dump(&DAG));
 866     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 867   }
 868   return SDValue();
 869 }
 870
 871 bool DAGCombiner::PromoteLoad(SDValue Op) {
 872   if (!LegalOperations)
 873     return false;
 874
 875   EVT VT = Op.getValueType();
 876   if (VT.isVector() || !VT.isInteger())
 877     return false;
 878
 879   // If operation type is 'undesirable', e.g. i16 on x86, consider
 880   // promoting it.
 881   unsigned Opc = Op.getOpcode();
 882   if (TLI.isTypeDesirableForOp(Opc, VT))
 883     return false;
 884
 885   EVT PVT = VT;
 886   // Consult target whether it is a good idea to promote this operation and
 887   // what's the right type to promote it to.
 888   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 889     assert(PVT != VT && "Don't know what type to promote to!");
 890
 891     DebugLoc dl = Op.getDebugLoc();
 892     SDNode *N = Op.getNode();
 893     LoadSDNode *LD = cast<LoadSDNode>(N);
 894     EVT MemVT = LD->getMemoryVT();
 895     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 896       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 897                                                   : ISD::EXTLOAD)
 898       : LD->getExtensionType();
 899     SDValue NewLD = DAG.getExtLoad(ExtType, PVT, dl,
 900                                    LD->getChain(), LD->getBasePtr(),
 901                                    LD->getPointerInfo(),
 902                                    MemVT, LD->isVolatile(),
 903                                    LD->isNonTemporal(), LD->getAlignment());
 904     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 905
 906     DEBUG(dbgs() << "\nPromoting ";
 907           N->dump(&DAG);
 908           dbgs() << "\nTo: ";
 909           Result.getNode()->dump(&DAG);
 910           dbgs() << '\n');
 911     WorkListRemover DeadNodes(*this);
 912     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result, &DeadNodes);
 913     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1), &DeadNodes);
 914     removeFromWorkList(N);
 915     DAG.DeleteNode(N);
 916     AddToWorkList(Result.getNode());
 917     return true;
 918   }
 919   return false;
 920 }
 921
 922
 923 //===----------------------------------------------------------------------===//
 924 //  Main DAG Combiner implementation
 925 //===----------------------------------------------------------------------===//
 926
 927 void DAGCombiner::Run(CombineLevel AtLevel) {
 928   // set the instance variables, so that the various visit routines may use it.
 929   Level = AtLevel;
 930   LegalOperations = Level >= NoIllegalOperations;
 931   LegalTypes = Level >= NoIllegalTypes;
 932
 933   // Add all the dag nodes to the worklist.
 934   WorkList.reserve(DAG.allnodes_size());
 935   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 936        E = DAG.allnodes_end(); I != E; ++I)
 937     WorkList.push_back(I);
 938
 939   // Create a dummy node (which is not added to allnodes), that adds a reference
 940   // to the root node, preventing it from being deleted, and tracking any
 941   // changes of the root.
 942   HandleSDNode Dummy(DAG.getRoot());
 943
 944   // The root of the dag may dangle to deleted nodes until the dag combiner is
 945   // done.  Set it to null to avoid confusion.
 946   DAG.setRoot(SDValue());
 947
 948   // while the worklist isn't empty, inspect the node on the end of it and
 949   // try and combine it.
 950   while (!WorkList.empty()) {
 951     SDNode *N = WorkList.back();
 952     WorkList.pop_back();
 953
 954     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 955     // N is deleted from the DAG, since they too may now be dead or may have a
 956     // reduced number of uses, allowing other xforms.
 957     if (N->use_empty() && N != &Dummy) {
 958       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 959         AddToWorkList(N->getOperand(i).getNode());
 960
 961       DAG.DeleteNode(N);
 962       continue;
 963     }
 964
 965     SDValue RV = combine(N);
 966
 967     if (RV.getNode() == 0)
 968       continue;
 969
 970     ++NodesCombined;
 971
 972     // If we get back the same node we passed in, rather than a new node or
 973     // zero, we know that the node must have defined multiple values and
 974     // CombineTo was used.  Since CombineTo takes care of the worklist
 975     // mechanics for us, we have no work to do in this case.
 976     if (RV.getNode() == N)
 977       continue;
 978
 979     assert(N->getOpcode() != ISD::DELETED_NODE &&
 980            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
 981            "Node was deleted but visit returned new node!");
 982
 983     DEBUG(dbgs() << "\nReplacing.3 ";
 984           N->dump(&DAG);
 985           dbgs() << "\nWith: ";
 986           RV.getNode()->dump(&DAG);
 987           dbgs() << '\n');
 988     WorkListRemover DeadNodes(*this);
 989     if (N->getNumValues() == RV.getNode()->getNumValues())
 990       DAG.ReplaceAllUsesWith(N, RV.getNode(), &DeadNodes);
 991     else {
 992       assert(N->getValueType(0) == RV.getValueType() &&
 993              N->getNumValues() == 1 && "Type mismatch");
 994       SDValue OpV = RV;
 995       DAG.ReplaceAllUsesWith(N, &OpV, &DeadNodes);
 996     }
 997
 998     // Push the new node and any users onto the worklist
 999     AddToWorkList(RV.getNode());
1000     AddUsersToWorkList(RV.getNode());
1001
1002     // Add any uses of the old node to the worklist in case this node is the
1003     // last one that uses them.  They may become dead after this node is
1004     // deleted.
1005     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1006       AddToWorkList(N->getOperand(i).getNode());
1007
1008     // Finally, if the node is now dead, remove it from the graph.  The node
1009     // may not be dead if the replacement process recursively simplified to
1010     // something else needing this node.
1011     if (N->use_empty()) {
1012       // Nodes can be reintroduced into the worklist.  Make sure we do not
1013       // process a node that has been replaced.
1014       removeFromWorkList(N);
1015
1016       // Finally, since the node is now dead, remove it from the graph.
1017       DAG.DeleteNode(N);
1018     }
1019   }
1020
1021   // If the root changed (e.g. it was a dead load, update the root).
1022   DAG.setRoot(Dummy.getValue());
1023 }
1024
1025 SDValue DAGCombiner::visit(SDNode *N) {
1026   switch (N->getOpcode()) {
1027   default: break;
1028   case ISD::TokenFactor:        return visitTokenFactor(N);
1029   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1030   case ISD::ADD:                return visitADD(N);
1031   case ISD::SUB:                return visitSUB(N);
1032   case ISD::ADDC:               return visitADDC(N);
1033   case ISD::ADDE:               return visitADDE(N);
1034   case ISD::MUL:                return visitMUL(N);
1035   case ISD::SDIV:               return visitSDIV(N);
1036   case ISD::UDIV:               return visitUDIV(N);
1037   case ISD::SREM:               return visitSREM(N);
1038   case ISD::UREM:               return visitUREM(N);
1039   case ISD::MULHU:              return visitMULHU(N);
1040   case ISD::MULHS:              return visitMULHS(N);
1041   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1042   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1043   case ISD::SDIVREM:            return visitSDIVREM(N);
1044   case ISD::UDIVREM:            return visitUDIVREM(N);
1045   case ISD::AND:                return visitAND(N);
1046   case ISD::OR:                 return visitOR(N);
1047   case ISD::XOR:                return visitXOR(N);
1048   case ISD::SHL:                return visitSHL(N);
1049   case ISD::SRA:                return visitSRA(N);
1050   case ISD::SRL:                return visitSRL(N);
1051   case ISD::CTLZ:               return visitCTLZ(N);
1052   case ISD::CTTZ:               return visitCTTZ(N);
1053   case ISD::CTPOP:              return visitCTPOP(N);
1054   case ISD::SELECT:             return visitSELECT(N);
1055   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1056   case ISD::SETCC:              return visitSETCC(N);
1057   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1058   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1059   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1060   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1061   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1062   case ISD::BITCAST:            return visitBITCAST(N);
1063   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1064   case ISD::FADD:               return visitFADD(N);
1065   case ISD::FSUB:               return visitFSUB(N);
1066   case ISD::FMUL:               return visitFMUL(N);
1067   case ISD::FDIV:               return visitFDIV(N);
1068   case ISD::FREM:               return visitFREM(N);
1069   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1070   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1071   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1072   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1073   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1074   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1075   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1076   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1077   case ISD::FNEG:               return visitFNEG(N);
1078   case ISD::FABS:               return visitFABS(N);
1079   case ISD::BRCOND:             return visitBRCOND(N);
1080   case ISD::BR_CC:              return visitBR_CC(N);
1081   case ISD::LOAD:               return visitLOAD(N);
1082   case ISD::STORE:              return visitSTORE(N);
1083   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1084   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1085   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1086   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1087   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1088   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1089   }
1090   return SDValue();
1091 }
1092
1093 SDValue DAGCombiner::combine(SDNode *N) {
1094   SDValue RV = visit(N);
1095
1096   // If nothing happened, try a target-specific DAG combine.
1097   if (RV.getNode() == 0) {
1098     assert(N->getOpcode() != ISD::DELETED_NODE &&
1099            "Node was deleted but visit returned NULL!");
1100
1101     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1102         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1103
1104       // Expose the DAG combiner to the target combiner impls.
1105       TargetLowering::DAGCombinerInfo
1106         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1107
1108       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1109     }
1110   }
1111
1112   // If nothing happened still, try promoting the operation.
1113   if (RV.getNode() == 0) {
1114     switch (N->getOpcode()) {
1115     default: break;
1116     case ISD::ADD:
1117     case ISD::SUB:
1118     case ISD::MUL:
1119     case ISD::AND:
1120     case ISD::OR:
1121     case ISD::XOR:
1122       RV = PromoteIntBinOp(SDValue(N, 0));
1123       break;
1124     case ISD::SHL:
1125     case ISD::SRA:
1126     case ISD::SRL:
1127       RV = PromoteIntShiftOp(SDValue(N, 0));
1128       break;
1129     case ISD::SIGN_EXTEND:
1130     case ISD::ZERO_EXTEND:
1131     case ISD::ANY_EXTEND:
1132       RV = PromoteExtend(SDValue(N, 0));
1133       break;
1134     case ISD::LOAD:
1135       if (PromoteLoad(SDValue(N, 0)))
1136         RV = SDValue(N, 0);
1137       break;
1138     }
1139   }
1140
1141   // If N is a commutative binary node, try commuting it to enable more
1142   // sdisel CSE.
1143   if (RV.getNode() == 0 &&
1144       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1145       N->getNumValues() == 1) {
1146     SDValue N0 = N->getOperand(0);
1147     SDValue N1 = N->getOperand(1);
1148
1149     // Constant operands are canonicalized to RHS.
1150     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1151       SDValue Ops[] = { N1, N0 };
1152       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1153                                             Ops, 2);
1154       if (CSENode)
1155         return SDValue(CSENode, 0);
1156     }
1157   }
1158
1159   return RV;
1160 }
1161
1162 /// getInputChainForNode - Given a node, return its input chain if it has one,
1163 /// otherwise return a null sd operand.
1164 static SDValue getInputChainForNode(SDNode *N) {
1165   if (unsigned NumOps = N->getNumOperands()) {
1166     if (N->getOperand(0).getValueType() == MVT::Other)
1167       return N->getOperand(0);
1168     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1169       return N->getOperand(NumOps-1);
1170     for (unsigned i = 1; i < NumOps-1; ++i)
1171       if (N->getOperand(i).getValueType() == MVT::Other)
1172         return N->getOperand(i);
1173   }
1174   return SDValue();
1175 }
1176
1177 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1178   // If N has two operands, where one has an input chain equal to the other,
1179   // the 'other' chain is redundant.
1180   if (N->getNumOperands() == 2) {
1181     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1182       return N->getOperand(0);
1183     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1184       return N->getOperand(1);
1185   }
1186
1187   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1188   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1189   SmallPtrSet<SDNode*, 16> SeenOps;
1190   bool Changed = false;             // If we should replace this token factor.
1191
1192   // Start out with this token factor.
1193   TFs.push_back(N);
1194
1195   // Iterate through token factors.  The TFs grows when new token factors are
1196   // encountered.
1197   for (unsigned i = 0; i < TFs.size(); ++i) {
1198     SDNode *TF = TFs[i];
1199
1200     // Check each of the operands.
1201     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1202       SDValue Op = TF->getOperand(i);
1203
1204       switch (Op.getOpcode()) {
1205       case ISD::EntryToken:
1206         // Entry tokens don't need to be added to the list. They are
1207         // rededundant.
1208         Changed = true;
1209         break;
1210
1211       case ISD::TokenFactor:
1212         if (Op.hasOneUse() &&
1213             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1214           // Queue up for processing.
1215           TFs.push_back(Op.getNode());
1216           // Clean up in case the token factor is removed.
1217           AddToWorkList(Op.getNode());
1218           Changed = true;
1219           break;
1220         }
1221         // Fall thru
1222
1223       default:
1224         // Only add if it isn't already in the list.
1225         if (SeenOps.insert(Op.getNode()))
1226           Ops.push_back(Op);
1227         else
1228           Changed = true;
1229         break;
1230       }
1231     }
1232   }
1233
1234   SDValue Result;
1235
1236   // If we've change things around then replace token factor.
1237   if (Changed) {
1238     if (Ops.empty()) {
1239       // The entry token is the only possible outcome.
1240       Result = DAG.getEntryNode();
1241     } else {
1242       // New and improved token factor.
1243       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1244                            MVT::Other, &Ops[0], Ops.size());
1245     }
1246
1247     // Don't add users to work list.
1248     return CombineTo(N, Result, false);
1249   }
1250
1251   return Result;
1252 }
1253
1254 /// MERGE_VALUES can always be eliminated.
1255 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1256   WorkListRemover DeadNodes(*this);
1257   // Replacing results may cause a different MERGE_VALUES to suddenly
1258   // be CSE'd with N, and carry its uses with it. Iterate until no
1259   // uses remain, to ensure that the node can be safely deleted.
1260   do {
1261     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1262       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i),
1263                                     &DeadNodes);
1264   } while (!N->use_empty());
1265   removeFromWorkList(N);
1266   DAG.DeleteNode(N);
1267   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1268 }
1269
1270 static
1271 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1272                               SelectionDAG &DAG) {
1273   EVT VT = N0.getValueType();
1274   SDValue N00 = N0.getOperand(0);
1275   SDValue N01 = N0.getOperand(1);
1276   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1277
1278   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1279       isa<ConstantSDNode>(N00.getOperand(1))) {
1280     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1281     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1282                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1283                                  N00.getOperand(0), N01),
1284                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1285                                  N00.getOperand(1), N01));
1286     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1287   }
1288
1289   return SDValue();
1290 }
1291
1292 SDValue DAGCombiner::visitADD(SDNode *N) {
1293   SDValue N0 = N->getOperand(0);
1294   SDValue N1 = N->getOperand(1);
1295   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1296   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1297   EVT VT = N0.getValueType();
1298
1299   // fold vector ops
1300   if (VT.isVector()) {
1301     SDValue FoldedVOp = SimplifyVBinOp(N);
1302     if (FoldedVOp.getNode()) return FoldedVOp;
1303   }
1304
1305   // fold (add x, undef) -> undef
1306   if (N0.getOpcode() == ISD::UNDEF)
1307     return N0;
1308   if (N1.getOpcode() == ISD::UNDEF)
1309     return N1;
1310   // fold (add c1, c2) -> c1+c2
1311   if (N0C && N1C)
1312     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1313   // canonicalize constant to RHS
1314   if (N0C && !N1C)
1315     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1316   // fold (add x, 0) -> x
1317   if (N1C && N1C->isNullValue())
1318     return N0;
1319   // fold (add Sym, c) -> Sym+c
1320   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1321     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1322         GA->getOpcode() == ISD::GlobalAddress)
1323       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1324                                   GA->getOffset() +
1325                                     (uint64_t)N1C->getSExtValue());
1326   // fold ((c1-A)+c2) -> (c1+c2)-A
1327   if (N1C && N0.getOpcode() == ISD::SUB)
1328     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1329       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1330                          DAG.getConstant(N1C->getAPIntValue()+
1331                                          N0C->getAPIntValue(), VT),
1332                          N0.getOperand(1));
1333   // reassociate add
1334   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1335   if (RADD.getNode() != 0)
1336     return RADD;
1337   // fold ((0-A) + B) -> B-A
1338   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1339       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1340     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1341   // fold (A + (0-B)) -> A-B
1342   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1343       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1344     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1345   // fold (A+(B-A)) -> B
1346   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1347     return N1.getOperand(0);
1348   // fold ((B-A)+A) -> B
1349   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1350     return N0.getOperand(0);
1351   // fold (A+(B-(A+C))) to (B-C)
1352   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1353       N0 == N1.getOperand(1).getOperand(0))
1354     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1355                        N1.getOperand(1).getOperand(1));
1356   // fold (A+(B-(C+A))) to (B-C)
1357   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1358       N0 == N1.getOperand(1).getOperand(1))
1359     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1360                        N1.getOperand(1).getOperand(0));
1361   // fold (A+((B-A)+or-C)) to (B+or-C)
1362   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1363       N1.getOperand(0).getOpcode() == ISD::SUB &&
1364       N0 == N1.getOperand(0).getOperand(1))
1365     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1366                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1367
1368   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1369   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1370     SDValue N00 = N0.getOperand(0);
1371     SDValue N01 = N0.getOperand(1);
1372     SDValue N10 = N1.getOperand(0);
1373     SDValue N11 = N1.getOperand(1);
1374
1375     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1376       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1377                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1378                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1379   }
1380
1381   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1382     return SDValue(N, 0);
1383
1384   // fold (a+b) -> (a|b) iff a and b share no bits.
1385   if (VT.isInteger() && !VT.isVector()) {
1386     APInt LHSZero, LHSOne;
1387     APInt RHSZero, RHSOne;
1388     APInt Mask = APInt::getAllOnesValue(VT.getScalarType().getSizeInBits());
1389     DAG.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
1390
1391     if (LHSZero.getBoolValue()) {
1392       DAG.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
1393
1394       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1395       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1396       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
1397           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
1398         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1399     }
1400   }
1401
1402   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1403   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1404     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1405     if (Result.getNode()) return Result;
1406   }
1407   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1408     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1409     if (Result.getNode()) return Result;
1410   }
1411
1412   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1413   if (N1.getOpcode() == ISD::SHL &&
1414       N1.getOperand(0).getOpcode() == ISD::SUB)
1415     if (ConstantSDNode *C =
1416           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1417       if (C->getAPIntValue() == 0)
1418         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1419                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1420                                        N1.getOperand(0).getOperand(1),
1421                                        N1.getOperand(1)));
1422   if (N0.getOpcode() == ISD::SHL &&
1423       N0.getOperand(0).getOpcode() == ISD::SUB)
1424     if (ConstantSDNode *C =
1425           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1426       if (C->getAPIntValue() == 0)
1427         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1428                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1429                                        N0.getOperand(0).getOperand(1),
1430                                        N0.getOperand(1)));
1431
1432   if (N1.getOpcode() == ISD::AND) {
1433     SDValue AndOp0 = N1.getOperand(0);
1434     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1435     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1436     unsigned DestBits = VT.getScalarType().getSizeInBits();
1437
1438     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1439     // and similar xforms where the inner op is either ~0 or 0.
1440     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1441       DebugLoc DL = N->getDebugLoc();
1442       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1443     }
1444   }
1445
1446   // add (sext i1), X -> sub X, (zext i1)
1447   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1448       N0.getOperand(0).getValueType() == MVT::i1 &&
1449       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1450     DebugLoc DL = N->getDebugLoc();
1451     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1452     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1453   }
1454
1455   return SDValue();
1456 }
1457
1458 SDValue DAGCombiner::visitADDC(SDNode *N) {
1459   SDValue N0 = N->getOperand(0);
1460   SDValue N1 = N->getOperand(1);
1461   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1462   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1463   EVT VT = N0.getValueType();
1464
1465   // If the flag result is dead, turn this into an ADD.
1466   if (N->hasNUsesOfValue(0, 1))
1467     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0),
1468                      DAG.getNode(ISD::CARRY_FALSE,
1469                                  N->getDebugLoc(), MVT::Glue));
1470
1471   // canonicalize constant to RHS.
1472   if (N0C && !N1C)
1473     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1474
1475   // fold (addc x, 0) -> x + no carry out
1476   if (N1C && N1C->isNullValue())
1477     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1478                                         N->getDebugLoc(), MVT::Glue));
1479
1480   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1481   APInt LHSZero, LHSOne;
1482   APInt RHSZero, RHSOne;
1483   APInt Mask = APInt::getAllOnesValue(VT.getScalarType().getSizeInBits());
1484   DAG.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
1485
1486   if (LHSZero.getBoolValue()) {
1487     DAG.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
1488
1489     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1490     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1491     if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
1492         (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
1493       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1494                        DAG.getNode(ISD::CARRY_FALSE,
1495                                    N->getDebugLoc(), MVT::Glue));
1496   }
1497
1498   return SDValue();
1499 }
1500
1501 SDValue DAGCombiner::visitADDE(SDNode *N) {
1502   SDValue N0 = N->getOperand(0);
1503   SDValue N1 = N->getOperand(1);
1504   SDValue CarryIn = N->getOperand(2);
1505   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1506   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1507
1508   // canonicalize constant to RHS
1509   if (N0C && !N1C)
1510     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1511                        N1, N0, CarryIn);
1512
1513   // fold (adde x, y, false) -> (addc x, y)
1514   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1515     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1516
1517   return SDValue();
1518 }
1519
1520 SDValue DAGCombiner::visitSUB(SDNode *N) {
1521   SDValue N0 = N->getOperand(0);
1522   SDValue N1 = N->getOperand(1);
1523   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1524   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1525   EVT VT = N0.getValueType();
1526
1527   // fold vector ops
1528   if (VT.isVector()) {
1529     SDValue FoldedVOp = SimplifyVBinOp(N);
1530     if (FoldedVOp.getNode()) return FoldedVOp;
1531   }
1532
1533   // fold (sub x, x) -> 0
1534   if (N0 == N1)
1535     return DAG.getConstant(0, N->getValueType(0));
1536   // fold (sub c1, c2) -> c1-c2
1537   if (N0C && N1C)
1538     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1539   // fold (sub x, c) -> (add x, -c)
1540   if (N1C)
1541     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1542                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1543   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1544   if (N0C && N0C->isAllOnesValue())
1545     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1546   // fold (A+B)-A -> B
1547   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1548     return N0.getOperand(1);
1549   // fold (A+B)-B -> A
1550   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1551     return N0.getOperand(0);
1552   // fold ((A+(B+or-C))-B) -> A+or-C
1553   if (N0.getOpcode() == ISD::ADD &&
1554       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1555        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1556       N0.getOperand(1).getOperand(0) == N1)
1557     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1558                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1559   // fold ((A+(C+B))-B) -> A+C
1560   if (N0.getOpcode() == ISD::ADD &&
1561       N0.getOperand(1).getOpcode() == ISD::ADD &&
1562       N0.getOperand(1).getOperand(1) == N1)
1563     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1564                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1565   // fold ((A-(B-C))-C) -> A-B
1566   if (N0.getOpcode() == ISD::SUB &&
1567       N0.getOperand(1).getOpcode() == ISD::SUB &&
1568       N0.getOperand(1).getOperand(1) == N1)
1569     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1570                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1571
1572   // If either operand of a sub is undef, the result is undef
1573   if (N0.getOpcode() == ISD::UNDEF)
1574     return N0;
1575   if (N1.getOpcode() == ISD::UNDEF)
1576     return N1;
1577
1578   // If the relocation model supports it, consider symbol offsets.
1579   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1580     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1581       // fold (sub Sym, c) -> Sym-c
1582       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1583         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1584                                     GA->getOffset() -
1585                                       (uint64_t)N1C->getSExtValue());
1586       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1587       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1588         if (GA->getGlobal() == GB->getGlobal())
1589           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1590                                  VT);
1591     }
1592
1593   return SDValue();
1594 }
1595
1596 SDValue DAGCombiner::visitMUL(SDNode *N) {
1597   SDValue N0 = N->getOperand(0);
1598   SDValue N1 = N->getOperand(1);
1599   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1600   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1601   EVT VT = N0.getValueType();
1602
1603   // fold vector ops
1604   if (VT.isVector()) {
1605     SDValue FoldedVOp = SimplifyVBinOp(N);
1606     if (FoldedVOp.getNode()) return FoldedVOp;
1607   }
1608
1609   // fold (mul x, undef) -> 0
1610   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1611     return DAG.getConstant(0, VT);
1612   // fold (mul c1, c2) -> c1*c2
1613   if (N0C && N1C)
1614     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1615   // canonicalize constant to RHS
1616   if (N0C && !N1C)
1617     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1618   // fold (mul x, 0) -> 0
1619   if (N1C && N1C->isNullValue())
1620     return N1;
1621   // fold (mul x, -1) -> 0-x
1622   if (N1C && N1C->isAllOnesValue())
1623     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1624                        DAG.getConstant(0, VT), N0);
1625   // fold (mul x, (1 << c)) -> x << c
1626   if (N1C && N1C->getAPIntValue().isPowerOf2())
1627     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1628                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1629                                        getShiftAmountTy()));
1630   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1631   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1632     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1633     // FIXME: If the input is something that is easily negated (e.g. a
1634     // single-use add), we should put the negate there.
1635     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1636                        DAG.getConstant(0, VT),
1637                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1638                             DAG.getConstant(Log2Val, getShiftAmountTy())));
1639   }
1640   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1641   if (N1C && N0.getOpcode() == ISD::SHL &&
1642       isa<ConstantSDNode>(N0.getOperand(1))) {
1643     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1644                              N1, N0.getOperand(1));
1645     AddToWorkList(C3.getNode());
1646     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1647                        N0.getOperand(0), C3);
1648   }
1649
1650   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1651   // use.
1652   {
1653     SDValue Sh(0,0), Y(0,0);
1654     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1655     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1656         N0.getNode()->hasOneUse()) {
1657       Sh = N0; Y = N1;
1658     } else if (N1.getOpcode() == ISD::SHL &&
1659                isa<ConstantSDNode>(N1.getOperand(1)) &&
1660                N1.getNode()->hasOneUse()) {
1661       Sh = N1; Y = N0;
1662     }
1663
1664     if (Sh.getNode()) {
1665       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1666                                 Sh.getOperand(0), Y);
1667       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1668                          Mul, Sh.getOperand(1));
1669     }
1670   }
1671
1672   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1673   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1674       isa<ConstantSDNode>(N0.getOperand(1)))
1675     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1676                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1677                                    N0.getOperand(0), N1),
1678                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1679                                    N0.getOperand(1), N1));
1680
1681   // reassociate mul
1682   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1683   if (RMUL.getNode() != 0)
1684     return RMUL;
1685
1686   return SDValue();
1687 }
1688
1689 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1690   SDValue N0 = N->getOperand(0);
1691   SDValue N1 = N->getOperand(1);
1692   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1693   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1694   EVT VT = N->getValueType(0);
1695
1696   // fold vector ops
1697   if (VT.isVector()) {
1698     SDValue FoldedVOp = SimplifyVBinOp(N);
1699     if (FoldedVOp.getNode()) return FoldedVOp;
1700   }
1701
1702   // fold (sdiv c1, c2) -> c1/c2
1703   if (N0C && N1C && !N1C->isNullValue())
1704     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1705   // fold (sdiv X, 1) -> X
1706   if (N1C && N1C->getSExtValue() == 1LL)
1707     return N0;
1708   // fold (sdiv X, -1) -> 0-X
1709   if (N1C && N1C->isAllOnesValue())
1710     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1711                        DAG.getConstant(0, VT), N0);
1712   // If we know the sign bits of both operands are zero, strength reduce to a
1713   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1714   if (!VT.isVector()) {
1715     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1716       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1717                          N0, N1);
1718   }
1719   // fold (sdiv X, pow2) -> simple ops after legalize
1720   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap() &&
1721       (isPowerOf2_64(N1C->getSExtValue()) ||
1722        isPowerOf2_64(-N1C->getSExtValue()))) {
1723     // If dividing by powers of two is cheap, then don't perform the following
1724     // fold.
1725     if (TLI.isPow2DivCheap())
1726       return SDValue();
1727
1728     int64_t pow2 = N1C->getSExtValue();
1729     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
1730     unsigned lg2 = Log2_64(abs2);
1731
1732     // Splat the sign bit into the register
1733     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1734                               DAG.getConstant(VT.getSizeInBits()-1,
1735                                               getShiftAmountTy()));
1736     AddToWorkList(SGN.getNode());
1737
1738     // Add (N0 < 0) ? abs2 - 1 : 0;
1739     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1740                               DAG.getConstant(VT.getSizeInBits() - lg2,
1741                                               getShiftAmountTy()));
1742     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1743     AddToWorkList(SRL.getNode());
1744     AddToWorkList(ADD.getNode());    // Divide by pow2
1745     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1746                               DAG.getConstant(lg2, getShiftAmountTy()));
1747
1748     // If we're dividing by a positive value, we're done.  Otherwise, we must
1749     // negate the result.
1750     if (pow2 > 0)
1751       return SRA;
1752
1753     AddToWorkList(SRA.getNode());
1754     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1755                        DAG.getConstant(0, VT), SRA);
1756   }
1757
1758   // if integer divide is expensive and we satisfy the requirements, emit an
1759   // alternate sequence.
1760   if (N1C && (N1C->getSExtValue() < -1 || N1C->getSExtValue() > 1) &&
1761       !TLI.isIntDivCheap()) {
1762     SDValue Op = BuildSDIV(N);
1763     if (Op.getNode()) return Op;
1764   }
1765
1766   // undef / X -> 0
1767   if (N0.getOpcode() == ISD::UNDEF)
1768     return DAG.getConstant(0, VT);
1769   // X / undef -> undef
1770   if (N1.getOpcode() == ISD::UNDEF)
1771     return N1;
1772
1773   return SDValue();
1774 }
1775
1776 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1777   SDValue N0 = N->getOperand(0);
1778   SDValue N1 = N->getOperand(1);
1779   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1780   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1781   EVT VT = N->getValueType(0);
1782
1783   // fold vector ops
1784   if (VT.isVector()) {
1785     SDValue FoldedVOp = SimplifyVBinOp(N);
1786     if (FoldedVOp.getNode()) return FoldedVOp;
1787   }
1788
1789   // fold (udiv c1, c2) -> c1/c2
1790   if (N0C && N1C && !N1C->isNullValue())
1791     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1792   // fold (udiv x, (1 << c)) -> x >>u c
1793   if (N1C && N1C->getAPIntValue().isPowerOf2())
1794     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1795                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1796                                        getShiftAmountTy()));
1797   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1798   if (N1.getOpcode() == ISD::SHL) {
1799     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1800       if (SHC->getAPIntValue().isPowerOf2()) {
1801         EVT ADDVT = N1.getOperand(1).getValueType();
1802         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1803                                   N1.getOperand(1),
1804                                   DAG.getConstant(SHC->getAPIntValue()
1805                                                                   .logBase2(),
1806                                                   ADDVT));
1807         AddToWorkList(Add.getNode());
1808         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1809       }
1810     }
1811   }
1812   // fold (udiv x, c) -> alternate
1813   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1814     SDValue Op = BuildUDIV(N);
1815     if (Op.getNode()) return Op;
1816   }
1817
1818   // undef / X -> 0
1819   if (N0.getOpcode() == ISD::UNDEF)
1820     return DAG.getConstant(0, VT);
1821   // X / undef -> undef
1822   if (N1.getOpcode() == ISD::UNDEF)
1823     return N1;
1824
1825   return SDValue();
1826 }
1827
1828 SDValue DAGCombiner::visitSREM(SDNode *N) {
1829   SDValue N0 = N->getOperand(0);
1830   SDValue N1 = N->getOperand(1);
1831   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1832   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1833   EVT VT = N->getValueType(0);
1834
1835   // fold (srem c1, c2) -> c1%c2
1836   if (N0C && N1C && !N1C->isNullValue())
1837     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1838   // If we know the sign bits of both operands are zero, strength reduce to a
1839   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1840   if (!VT.isVector()) {
1841     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1842       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
1843   }
1844
1845   // If X/C can be simplified by the division-by-constant logic, lower
1846   // X%C to the equivalent of X-X/C*C.
1847   if (N1C && !N1C->isNullValue()) {
1848     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
1849     AddToWorkList(Div.getNode());
1850     SDValue OptimizedDiv = combine(Div.getNode());
1851     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
1852       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1853                                 OptimizedDiv, N1);
1854       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
1855       AddToWorkList(Mul.getNode());
1856       return Sub;
1857     }
1858   }
1859
1860   // undef % X -> 0
1861   if (N0.getOpcode() == ISD::UNDEF)
1862     return DAG.getConstant(0, VT);
1863   // X % undef -> undef
1864   if (N1.getOpcode() == ISD::UNDEF)
1865     return N1;
1866
1867   return SDValue();
1868 }
1869
1870 SDValue DAGCombiner::visitUREM(SDNode *N) {
1871   SDValue N0 = N->getOperand(0);
1872   SDValue N1 = N->getOperand(1);
1873   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1874   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1875   EVT VT = N->getValueType(0);
1876
1877   // fold (urem c1, c2) -> c1%c2
1878   if (N0C && N1C && !N1C->isNullValue())
1879     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
1880   // fold (urem x, pow2) -> (and x, pow2-1)
1881   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
1882     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
1883                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
1884   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
1885   if (N1.getOpcode() == ISD::SHL) {
1886     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1887       if (SHC->getAPIntValue().isPowerOf2()) {
1888         SDValue Add =
1889           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
1890                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
1891                                  VT));
1892         AddToWorkList(Add.getNode());
1893         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
1894       }
1895     }
1896   }
1897
1898   // If X/C can be simplified by the division-by-constant logic, lower
1899   // X%C to the equivalent of X-X/C*C.
1900   if (N1C && !N1C->isNullValue()) {
1901     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
1902     AddToWorkList(Div.getNode());
1903     SDValue OptimizedDiv = combine(Div.getNode());
1904     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
1905       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1906                                 OptimizedDiv, N1);
1907       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
1908       AddToWorkList(Mul.getNode());
1909       return Sub;
1910     }
1911   }
1912
1913   // undef % X -> 0
1914   if (N0.getOpcode() == ISD::UNDEF)
1915     return DAG.getConstant(0, VT);
1916   // X % undef -> undef
1917   if (N1.getOpcode() == ISD::UNDEF)
1918     return N1;
1919
1920   return SDValue();
1921 }
1922
1923 SDValue DAGCombiner::visitMULHS(SDNode *N) {
1924   SDValue N0 = N->getOperand(0);
1925   SDValue N1 = N->getOperand(1);
1926   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1927   EVT VT = N->getValueType(0);
1928   DebugLoc DL = N->getDebugLoc();
1929
1930   // fold (mulhs x, 0) -> 0
1931   if (N1C && N1C->isNullValue())
1932     return N1;
1933   // fold (mulhs x, 1) -> (sra x, size(x)-1)
1934   if (N1C && N1C->getAPIntValue() == 1)
1935     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
1936                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
1937                                        getShiftAmountTy()));
1938   // fold (mulhs x, undef) -> 0
1939   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1940     return DAG.getConstant(0, VT);
1941
1942   // If the type twice as wide is legal, transform the mulhs to a wider multiply
1943   // plus a shift.
1944   if (VT.isSimple() && !VT.isVector()) {
1945     MVT Simple = VT.getSimpleVT();
1946     unsigned SimpleSize = Simple.getSizeInBits();
1947     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
1948     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
1949       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
1950       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
1951       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
1952       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
1953                        DAG.getConstant(SimpleSize, getShiftAmountTy()));
1954       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
1955     }
1956   }
1957
1958   return SDValue();
1959 }
1960
1961 SDValue DAGCombiner::visitMULHU(SDNode *N) {
1962   SDValue N0 = N->getOperand(0);
1963   SDValue N1 = N->getOperand(1);
1964   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1965   EVT VT = N->getValueType(0);
1966   DebugLoc DL = N->getDebugLoc();
1967
1968   // fold (mulhu x, 0) -> 0
1969   if (N1C && N1C->isNullValue())
1970     return N1;
1971   // fold (mulhu x, 1) -> 0
1972   if (N1C && N1C->getAPIntValue() == 1)
1973     return DAG.getConstant(0, N0.getValueType());
1974   // fold (mulhu x, undef) -> 0
1975   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1976     return DAG.getConstant(0, VT);
1977
1978   // If the type twice as wide is legal, transform the mulhu to a wider multiply
1979   // plus a shift.
1980   if (VT.isSimple() && !VT.isVector()) {
1981     MVT Simple = VT.getSimpleVT();
1982     unsigned SimpleSize = Simple.getSizeInBits();
1983     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
1984     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
1985       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
1986       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
1987       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
1988       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
1989                        DAG.getConstant(SimpleSize, getShiftAmountTy()));
1990       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
1991     }
1992   }
1993
1994   return SDValue();
1995 }
1996
1997 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
1998 /// compute two values. LoOp and HiOp give the opcodes for the two computations
1999 /// that are being performed. Return true if a simplification was made.
2000 ///
2001 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2002                                                 unsigned HiOp) {
2003   // If the high half is not needed, just compute the low half.
2004   bool HiExists = N->hasAnyUseOfValue(1);
2005   if (!HiExists &&
2006       (!LegalOperations ||
2007        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2008     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2009                               N->op_begin(), N->getNumOperands());
2010     return CombineTo(N, Res, Res);
2011   }
2012
2013   // If the low half is not needed, just compute the high half.
2014   bool LoExists = N->hasAnyUseOfValue(0);
2015   if (!LoExists &&
2016       (!LegalOperations ||
2017        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2018     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2019                               N->op_begin(), N->getNumOperands());
2020     return CombineTo(N, Res, Res);
2021   }
2022
2023   // If both halves are used, return as it is.
2024   if (LoExists && HiExists)
2025     return SDValue();
2026
2027   // If the two computed results can be simplified separately, separate them.
2028   if (LoExists) {
2029     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2030                              N->op_begin(), N->getNumOperands());
2031     AddToWorkList(Lo.getNode());
2032     SDValue LoOpt = combine(Lo.getNode());
2033     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2034         (!LegalOperations ||
2035          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2036       return CombineTo(N, LoOpt, LoOpt);
2037   }
2038
2039   if (HiExists) {
2040     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2041                              N->op_begin(), N->getNumOperands());
2042     AddToWorkList(Hi.getNode());
2043     SDValue HiOpt = combine(Hi.getNode());
2044     if (HiOpt.getNode() && HiOpt != Hi &&
2045         (!LegalOperations ||
2046          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2047       return CombineTo(N, HiOpt, HiOpt);
2048   }
2049
2050   return SDValue();
2051 }
2052
2053 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2054   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2055   if (Res.getNode()) return Res;
2056
2057   EVT VT = N->getValueType(0);
2058   DebugLoc DL = N->getDebugLoc();
2059
2060   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2061   // plus a shift.
2062   if (VT.isSimple() && !VT.isVector()) {
2063     MVT Simple = VT.getSimpleVT();
2064     unsigned SimpleSize = Simple.getSizeInBits();
2065     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2066     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2067       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2068       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2069       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2070       // Compute the high part as N1.
2071       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2072                        DAG.getConstant(SimpleSize, getShiftAmountTy()));
2073       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2074       // Compute the low part as N0.
2075       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2076       return CombineTo(N, Lo, Hi);
2077     }
2078   }
2079
2080   return SDValue();
2081 }
2082
2083 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2084   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2085   if (Res.getNode()) return Res;
2086
2087   EVT VT = N->getValueType(0);
2088   DebugLoc DL = N->getDebugLoc();
2089
2090   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2091   // plus a shift.
2092   if (VT.isSimple() && !VT.isVector()) {
2093     MVT Simple = VT.getSimpleVT();
2094     unsigned SimpleSize = Simple.getSizeInBits();
2095     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2096     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2097       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2098       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2099       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2100       // Compute the high part as N1.
2101       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2102                        DAG.getConstant(SimpleSize, getShiftAmountTy()));
2103       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2104       // Compute the low part as N0.
2105       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2106       return CombineTo(N, Lo, Hi);
2107     }
2108   }
2109
2110   return SDValue();
2111 }
2112
2113 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2114   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2115   if (Res.getNode()) return Res;
2116
2117   return SDValue();
2118 }
2119
2120 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2121   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2122   if (Res.getNode()) return Res;
2123
2124   return SDValue();
2125 }
2126
2127 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2128 /// two operands of the same opcode, try to simplify it.
2129 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2130   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2131   EVT VT = N0.getValueType();
2132   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2133
2134   // Bail early if none of these transforms apply.
2135   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2136
2137   // For each of OP in AND/OR/XOR:
2138   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2139   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2140   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2141   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2142   //
2143   // do not sink logical op inside of a vector extend, since it may combine
2144   // into a vsetcc.
2145   EVT Op0VT = N0.getOperand(0).getValueType();
2146   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2147        N0.getOpcode() == ISD::SIGN_EXTEND ||
2148        // Avoid infinite looping with PromoteIntBinOp.
2149        (N0.getOpcode() == ISD::ANY_EXTEND &&
2150         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2151        (N0.getOpcode() == ISD::TRUNCATE &&
2152         (!TLI.isZExtFree(VT, Op0VT) ||
2153          !TLI.isTruncateFree(Op0VT, VT)) &&
2154         TLI.isTypeLegal(Op0VT))) &&
2155       !VT.isVector() &&
2156       Op0VT == N1.getOperand(0).getValueType() &&
2157       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2158     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2159                                  N0.getOperand(0).getValueType(),
2160                                  N0.getOperand(0), N1.getOperand(0));
2161     AddToWorkList(ORNode.getNode());
2162     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2163   }
2164
2165   // For each of OP in SHL/SRL/SRA/AND...
2166   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2167   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2168   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2169   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2170        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2171       N0.getOperand(1) == N1.getOperand(1)) {
2172     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2173                                  N0.getOperand(0).getValueType(),
2174                                  N0.getOperand(0), N1.getOperand(0));
2175     AddToWorkList(ORNode.getNode());
2176     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2177                        ORNode, N0.getOperand(1));
2178   }
2179
2180   return SDValue();
2181 }
2182
2183 SDValue DAGCombiner::visitAND(SDNode *N) {
2184   SDValue N0 = N->getOperand(0);
2185   SDValue N1 = N->getOperand(1);
2186   SDValue LL, LR, RL, RR, CC0, CC1;
2187   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2188   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2189   EVT VT = N1.getValueType();
2190   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2191
2192   // fold vector ops
2193   if (VT.isVector()) {
2194     SDValue FoldedVOp = SimplifyVBinOp(N);
2195     if (FoldedVOp.getNode()) return FoldedVOp;
2196   }
2197
2198   // fold (and x, undef) -> 0
2199   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2200     return DAG.getConstant(0, VT);
2201   // fold (and c1, c2) -> c1&c2
2202   if (N0C && N1C)
2203     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2204   // canonicalize constant to RHS
2205   if (N0C && !N1C)
2206     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2207   // fold (and x, -1) -> x
2208   if (N1C && N1C->isAllOnesValue())
2209     return N0;
2210   // if (and x, c) is known to be zero, return 0
2211   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2212                                    APInt::getAllOnesValue(BitWidth)))
2213     return DAG.getConstant(0, VT);
2214   // reassociate and
2215   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2216   if (RAND.getNode() != 0)
2217     return RAND;
2218   // fold (and (or x, C), D) -> D if (C & D) == D
2219   if (N1C && N0.getOpcode() == ISD::OR)
2220     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2221       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2222         return N1;
2223   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2224   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2225     SDValue N0Op0 = N0.getOperand(0);
2226     APInt Mask = ~N1C->getAPIntValue();
2227     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2228     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2229       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2230                                  N0.getValueType(), N0Op0);
2231
2232       // Replace uses of the AND with uses of the Zero extend node.
2233       CombineTo(N, Zext);
2234
2235       // We actually want to replace all uses of the any_extend with the
2236       // zero_extend, to avoid duplicating things.  This will later cause this
2237       // AND to be folded.
2238       CombineTo(N0.getNode(), Zext);
2239       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2240     }
2241   }
2242   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2243   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2244     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2245     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2246
2247     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2248         LL.getValueType().isInteger()) {
2249       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2250       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2251         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2252                                      LR.getValueType(), LL, RL);
2253         AddToWorkList(ORNode.getNode());
2254         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2255       }
2256       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2257       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2258         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2259                                       LR.getValueType(), LL, RL);
2260         AddToWorkList(ANDNode.getNode());
2261         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2262       }
2263       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2264       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2265         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2266                                      LR.getValueType(), LL, RL);
2267         AddToWorkList(ORNode.getNode());
2268         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2269       }
2270     }
2271     // canonicalize equivalent to ll == rl
2272     if (LL == RR && LR == RL) {
2273       Op1 = ISD::getSetCCSwappedOperands(Op1);
2274       std::swap(RL, RR);
2275     }
2276     if (LL == RL && LR == RR) {
2277       bool isInteger = LL.getValueType().isInteger();
2278       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2279       if (Result != ISD::SETCC_INVALID &&
2280           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2281         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2282                             LL, LR, Result);
2283     }
2284   }
2285
2286   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2287   if (N0.getOpcode() == N1.getOpcode()) {
2288     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2289     if (Tmp.getNode()) return Tmp;
2290   }
2291
2292   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2293   // fold (and (sra)) -> (and (srl)) when possible.
2294   if (!VT.isVector() &&
2295       SimplifyDemandedBits(SDValue(N, 0)))
2296     return SDValue(N, 0);
2297
2298   // fold (zext_inreg (extload x)) -> (zextload x)
2299   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2300     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2301     EVT MemVT = LN0->getMemoryVT();
2302     // If we zero all the possible extended bits, then we can turn this into
2303     // a zextload if we are running before legalize or the operation is legal.
2304     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2305     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2306                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2307         ((!LegalOperations && !LN0->isVolatile()) ||
2308          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2309       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getDebugLoc(),
2310                                        LN0->getChain(), LN0->getBasePtr(),
2311                                        LN0->getPointerInfo(), MemVT,
2312                                        LN0->isVolatile(), LN0->isNonTemporal(),
2313                                        LN0->getAlignment());
2314       AddToWorkList(N);
2315       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2316       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2317     }
2318   }
2319   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2320   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2321       N0.hasOneUse()) {
2322     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2323     EVT MemVT = LN0->getMemoryVT();
2324     // If we zero all the possible extended bits, then we can turn this into
2325     // a zextload if we are running before legalize or the operation is legal.
2326     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2327     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2328                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2329         ((!LegalOperations && !LN0->isVolatile()) ||
2330          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2331       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getDebugLoc(),
2332                                        LN0->getChain(),
2333                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2334                                        MemVT,
2335                                        LN0->isVolatile(), LN0->isNonTemporal(),
2336                                        LN0->getAlignment());
2337       AddToWorkList(N);
2338       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2339       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2340     }
2341   }
2342
2343   // fold (and (load x), 255) -> (zextload x, i8)
2344   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2345   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2346   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2347               (N0.getOpcode() == ISD::ANY_EXTEND &&
2348                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2349     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2350     LoadSDNode *LN0 = HasAnyExt
2351       ? cast<LoadSDNode>(N0.getOperand(0))
2352       : cast<LoadSDNode>(N0);
2353     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2354         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2355       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2356       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2357         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2358         EVT LoadedVT = LN0->getMemoryVT();
2359
2360         if (ExtVT == LoadedVT &&
2361             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2362           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2363
2364           SDValue NewLoad =
2365             DAG.getExtLoad(ISD::ZEXTLOAD, LoadResultTy, LN0->getDebugLoc(),
2366                            LN0->getChain(), LN0->getBasePtr(),
2367                            LN0->getPointerInfo(),
2368                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2369                            LN0->getAlignment());
2370           AddToWorkList(N);
2371           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2372           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2373         }
2374
2375         // Do not change the width of a volatile load.
2376         // Do not generate loads of non-round integer types since these can
2377         // be expensive (and would be wrong if the type is not byte sized).
2378         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2379             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2380           EVT PtrType = LN0->getOperand(1).getValueType();
2381
2382           unsigned Alignment = LN0->getAlignment();
2383           SDValue NewPtr = LN0->getBasePtr();
2384
2385           // For big endian targets, we need to add an offset to the pointer
2386           // to load the correct bytes.  For little endian systems, we merely
2387           // need to read fewer bytes from the same pointer.
2388           if (TLI.isBigEndian()) {
2389             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2390             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2391             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2392             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2393                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2394             Alignment = MinAlign(Alignment, PtrOff);
2395           }
2396
2397           AddToWorkList(NewPtr.getNode());
2398
2399           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2400           SDValue Load =
2401             DAG.getExtLoad(ISD::ZEXTLOAD, LoadResultTy, LN0->getDebugLoc(),
2402                            LN0->getChain(), NewPtr,
2403                            LN0->getPointerInfo(),
2404                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2405                            Alignment);
2406           AddToWorkList(N);
2407           CombineTo(LN0, Load, Load.getValue(1));
2408           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2409         }
2410       }
2411     }
2412   }
2413
2414   return SDValue();
2415 }
2416
2417 SDValue DAGCombiner::visitOR(SDNode *N) {
2418   SDValue N0 = N->getOperand(0);
2419   SDValue N1 = N->getOperand(1);
2420   SDValue LL, LR, RL, RR, CC0, CC1;
2421   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2422   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2423   EVT VT = N1.getValueType();
2424
2425   // fold vector ops
2426   if (VT.isVector()) {
2427     SDValue FoldedVOp = SimplifyVBinOp(N);
2428     if (FoldedVOp.getNode()) return FoldedVOp;
2429   }
2430
2431   // fold (or x, undef) -> -1
2432   if (!LegalOperations &&
2433       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
2434     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
2435     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
2436   }
2437   // fold (or c1, c2) -> c1|c2
2438   if (N0C && N1C)
2439     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
2440   // canonicalize constant to RHS
2441   if (N0C && !N1C)
2442     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
2443   // fold (or x, 0) -> x
2444   if (N1C && N1C->isNullValue())
2445     return N0;
2446   // fold (or x, -1) -> -1
2447   if (N1C && N1C->isAllOnesValue())
2448     return N1;
2449   // fold (or x, c) -> c iff (x & ~c) == 0
2450   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
2451     return N1;
2452   // reassociate or
2453   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
2454   if (ROR.getNode() != 0)
2455     return ROR;
2456   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
2457   // iff (c1 & c2) == 0.
2458   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
2459              isa<ConstantSDNode>(N0.getOperand(1))) {
2460     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
2461     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
2462       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
2463                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
2464                                      N0.getOperand(0), N1),
2465                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
2466   }
2467   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
2468   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2469     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2470     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2471
2472     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2473         LL.getValueType().isInteger()) {
2474       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
2475       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
2476       if (cast<ConstantSDNode>(LR)->isNullValue() &&
2477           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
2478         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
2479                                      LR.getValueType(), LL, RL);
2480         AddToWorkList(ORNode.getNode());
2481         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2482       }
2483       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
2484       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
2485       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2486           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
2487         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
2488                                       LR.getValueType(), LL, RL);
2489         AddToWorkList(ANDNode.getNode());
2490         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2491       }
2492     }
2493     // canonicalize equivalent to ll == rl
2494     if (LL == RR && LR == RL) {
2495       Op1 = ISD::getSetCCSwappedOperands(Op1);
2496       std::swap(RL, RR);
2497     }
2498     if (LL == RL && LR == RR) {
2499       bool isInteger = LL.getValueType().isInteger();
2500       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
2501       if (Result != ISD::SETCC_INVALID &&
2502           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2503         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2504                             LL, LR, Result);
2505     }
2506   }
2507
2508   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
2509   if (N0.getOpcode() == N1.getOpcode()) {
2510     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2511     if (Tmp.getNode()) return Tmp;
2512   }
2513
2514   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
2515   if (N0.getOpcode() == ISD::AND &&
2516       N1.getOpcode() == ISD::AND &&
2517       N0.getOperand(1).getOpcode() == ISD::Constant &&
2518       N1.getOperand(1).getOpcode() == ISD::Constant &&
2519       // Don't increase # computations.
2520       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
2521     // We can only do this xform if we know that bits from X that are set in C2
2522     // but not in C1 are already zero.  Likewise for Y.
2523     const APInt &LHSMask =
2524       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
2525     const APInt &RHSMask =
2526       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
2527
2528     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
2529         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
2530       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
2531                               N0.getOperand(0), N1.getOperand(0));
2532       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
2533                          DAG.getConstant(LHSMask | RHSMask, VT));
2534     }
2535   }
2536
2537   // See if this is some rotate idiom.
2538   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
2539     return SDValue(Rot, 0);
2540
2541   // Simplify the operands using demanded-bits information.
2542   if (!VT.isVector() &&
2543       SimplifyDemandedBits(SDValue(N, 0)))
2544     return SDValue(N, 0);
2545
2546   return SDValue();
2547 }
2548
2549 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
2550 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
2551   if (Op.getOpcode() == ISD::AND) {
2552     if (isa<ConstantSDNode>(Op.getOperand(1))) {
2553       Mask = Op.getOperand(1);
2554       Op = Op.getOperand(0);
2555     } else {
2556       return false;
2557     }
2558   }
2559
2560   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
2561     Shift = Op;
2562     return true;
2563   }
2564
2565   return false;
2566 }
2567
2568 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
2569 // idioms for rotate, and if the target supports rotation instructions, generate
2570 // a rot[lr].
2571 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
2572   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
2573   EVT VT = LHS.getValueType();
2574   if (!TLI.isTypeLegal(VT)) return 0;
2575
2576   // The target must have at least one rotate flavor.
2577   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
2578   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
2579   if (!HasROTL && !HasROTR) return 0;
2580
2581   // Match "(X shl/srl V1) & V2" where V2 may not be present.
2582   SDValue LHSShift;   // The shift.
2583   SDValue LHSMask;    // AND value if any.
2584   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
2585     return 0; // Not part of a rotate.
2586
2587   SDValue RHSShift;   // The shift.
2588   SDValue RHSMask;    // AND value if any.
2589   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
2590     return 0; // Not part of a rotate.
2591
2592   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
2593     return 0;   // Not shifting the same value.
2594
2595   if (LHSShift.getOpcode() == RHSShift.getOpcode())
2596     return 0;   // Shifts must disagree.
2597
2598   // Canonicalize shl to left side in a shl/srl pair.
2599   if (RHSShift.getOpcode() == ISD::SHL) {
2600     std::swap(LHS, RHS);
2601     std::swap(LHSShift, RHSShift);
2602     std::swap(LHSMask , RHSMask );
2603   }
2604
2605   unsigned OpSizeInBits = VT.getSizeInBits();
2606   SDValue LHSShiftArg = LHSShift.getOperand(0);
2607   SDValue LHSShiftAmt = LHSShift.getOperand(1);
2608   SDValue RHSShiftAmt = RHSShift.getOperand(1);
2609
2610   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
2611   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
2612   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
2613       RHSShiftAmt.getOpcode() == ISD::Constant) {
2614     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
2615     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
2616     if ((LShVal + RShVal) != OpSizeInBits)
2617       return 0;
2618
2619     SDValue Rot;
2620     if (HasROTL)
2621       Rot = DAG.getNode(ISD::ROTL, DL, VT, LHSShiftArg, LHSShiftAmt);
2622     else
2623       Rot = DAG.getNode(ISD::ROTR, DL, VT, LHSShiftArg, RHSShiftAmt);
2624
2625     // If there is an AND of either shifted operand, apply it to the result.
2626     if (LHSMask.getNode() || RHSMask.getNode()) {
2627       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
2628
2629       if (LHSMask.getNode()) {
2630         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
2631         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
2632       }
2633       if (RHSMask.getNode()) {
2634         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
2635         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
2636       }
2637
2638       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
2639     }
2640
2641     return Rot.getNode();
2642   }
2643
2644   // If there is a mask here, and we have a variable shift, we can't be sure
2645   // that we're masking out the right stuff.
2646   if (LHSMask.getNode() || RHSMask.getNode())
2647     return 0;
2648
2649   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
2650   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
2651   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
2652       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
2653     if (ConstantSDNode *SUBC =
2654           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
2655       if (SUBC->getAPIntValue() == OpSizeInBits) {
2656         if (HasROTL)
2657           return DAG.getNode(ISD::ROTL, DL, VT,
2658                              LHSShiftArg, LHSShiftAmt).getNode();
2659         else
2660           return DAG.getNode(ISD::ROTR, DL, VT,
2661                              LHSShiftArg, RHSShiftAmt).getNode();
2662       }
2663     }
2664   }
2665
2666   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
2667   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
2668   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
2669       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
2670     if (ConstantSDNode *SUBC =
2671           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
2672       if (SUBC->getAPIntValue() == OpSizeInBits) {
2673         if (HasROTR)
2674           return DAG.getNode(ISD::ROTR, DL, VT,
2675                              LHSShiftArg, RHSShiftAmt).getNode();
2676         else
2677           return DAG.getNode(ISD::ROTL, DL, VT,
2678                              LHSShiftArg, LHSShiftAmt).getNode();
2679       }
2680     }
2681   }
2682
2683   // Look for sign/zext/any-extended or truncate cases:
2684   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
2685        || LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
2686        || LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
2687        || LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
2688       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
2689        || RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
2690        || RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
2691        || RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
2692     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
2693     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
2694     if (RExtOp0.getOpcode() == ISD::SUB &&
2695         RExtOp0.getOperand(1) == LExtOp0) {
2696       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
2697       //   (rotl x, y)
2698       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
2699       //   (rotr x, (sub 32, y))
2700       if (ConstantSDNode *SUBC =
2701             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
2702         if (SUBC->getAPIntValue() == OpSizeInBits) {
2703           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
2704                              LHSShiftArg,
2705                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
2706         }
2707       }
2708     } else if (LExtOp0.getOpcode() == ISD::SUB &&
2709                RExtOp0 == LExtOp0.getOperand(1)) {
2710       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
2711       //   (rotr x, y)
2712       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
2713       //   (rotl x, (sub 32, y))
2714       if (ConstantSDNode *SUBC =
2715             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
2716         if (SUBC->getAPIntValue() == OpSizeInBits) {
2717           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
2718                              LHSShiftArg,
2719                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
2720         }
2721       }
2722     }
2723   }
2724
2725   return 0;
2726 }
2727
2728 SDValue DAGCombiner::visitXOR(SDNode *N) {
2729   SDValue N0 = N->getOperand(0);
2730   SDValue N1 = N->getOperand(1);
2731   SDValue LHS, RHS, CC;
2732   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2733   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2734   EVT VT = N0.getValueType();
2735
2736   // fold vector ops
2737   if (VT.isVector()) {
2738     SDValue FoldedVOp = SimplifyVBinOp(N);
2739     if (FoldedVOp.getNode()) return FoldedVOp;
2740   }
2741
2742   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
2743   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
2744     return DAG.getConstant(0, VT);
2745   // fold (xor x, undef) -> undef
2746   if (N0.getOpcode() == ISD::UNDEF)
2747     return N0;
2748   if (N1.getOpcode() == ISD::UNDEF)
2749     return N1;
2750   // fold (xor c1, c2) -> c1^c2
2751   if (N0C && N1C)
2752     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
2753   // canonicalize constant to RHS
2754   if (N0C && !N1C)
2755     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
2756   // fold (xor x, 0) -> x
2757   if (N1C && N1C->isNullValue())
2758     return N0;
2759   // reassociate xor
2760   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
2761   if (RXOR.getNode() != 0)
2762     return RXOR;
2763
2764   // fold !(x cc y) -> (x !cc y)
2765   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
2766     bool isInt = LHS.getValueType().isInteger();
2767     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
2768                                                isInt);
2769
2770     if (!LegalOperations || TLI.isCondCodeLegal(NotCC, LHS.getValueType())) {
2771       switch (N0.getOpcode()) {
2772       default:
2773         llvm_unreachable("Unhandled SetCC Equivalent!");
2774       case ISD::SETCC:
2775         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
2776       case ISD::SELECT_CC:
2777         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
2778                                N0.getOperand(3), NotCC);
2779       }
2780     }
2781   }
2782
2783   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
2784   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
2785       N0.getNode()->hasOneUse() &&
2786       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
2787     SDValue V = N0.getOperand(0);
2788     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
2789                     DAG.getConstant(1, V.getValueType()));
2790     AddToWorkList(V.getNode());
2791     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
2792   }
2793
2794   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
2795   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
2796       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
2797     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
2798     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
2799       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
2800       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
2801       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
2802       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
2803       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
2804     }
2805   }
2806   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
2807   if (N1C && N1C->isAllOnesValue() &&
2808       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
2809     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
2810     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
2811       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
2812       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
2813       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
2814       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
2815       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
2816     }
2817   }
2818   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
2819   if (N1C && N0.getOpcode() == ISD::XOR) {
2820     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
2821     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2822     if (N00C)
2823       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
2824                          DAG.getConstant(N1C->getAPIntValue() ^
2825                                          N00C->getAPIntValue(), VT));
2826     if (N01C)
2827       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
2828                          DAG.getConstant(N1C->getAPIntValue() ^
2829                                          N01C->getAPIntValue(), VT));
2830   }
2831   // fold (xor x, x) -> 0
2832   if (N0 == N1) {
2833     if (!VT.isVector()) {
2834       return DAG.getConstant(0, VT);
2835     } else if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)){
2836       // Produce a vector of zeros.
2837       SDValue El = DAG.getConstant(0, VT.getVectorElementType());
2838       std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
2839       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
2840                          &Ops[0], Ops.size());
2841     }
2842   }
2843
2844   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
2845   if (N0.getOpcode() == N1.getOpcode()) {
2846     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2847     if (Tmp.getNode()) return Tmp;
2848   }
2849
2850   // Simplify the expression using non-local knowledge.
2851   if (!VT.isVector() &&
2852       SimplifyDemandedBits(SDValue(N, 0)))
2853     return SDValue(N, 0);
2854
2855   return SDValue();
2856 }
2857
2858 /// visitShiftByConstant - Handle transforms common to the three shifts, when
2859 /// the shift amount is a constant.
2860 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
2861   SDNode *LHS = N->getOperand(0).getNode();
2862   if (!LHS->hasOneUse()) return SDValue();
2863
2864   // We want to pull some binops through shifts, so that we have (and (shift))
2865   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
2866   // thing happens with address calculations, so it's important to canonicalize
2867   // it.
2868   bool HighBitSet = false;  // Can we transform this if the high bit is set?
2869
2870   switch (LHS->getOpcode()) {
2871   default: return SDValue();
2872   case ISD::OR:
2873   case ISD::XOR:
2874     HighBitSet = false; // We can only transform sra if the high bit is clear.
2875     break;
2876   case ISD::AND:
2877     HighBitSet = true;  // We can only transform sra if the high bit is set.
2878     break;
2879   case ISD::ADD:
2880     if (N->getOpcode() != ISD::SHL)
2881       return SDValue(); // only shl(add) not sr[al](add).
2882     HighBitSet = false; // We can only transform sra if the high bit is clear.
2883     break;
2884   }
2885
2886   // We require the RHS of the binop to be a constant as well.
2887   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
2888   if (!BinOpCst) return SDValue();
2889
2890   // FIXME: disable this unless the input to the binop is a shift by a constant.
2891   // If it is not a shift, it pessimizes some common cases like:
2892   //
2893   //    void foo(int *X, int i) { X[i & 1235] = 1; }
2894   //    int bar(int *X, int i) { return X[i & 255]; }
2895   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
2896   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
2897        BinOpLHSVal->getOpcode() != ISD::SRA &&
2898        BinOpLHSVal->getOpcode() != ISD::SRL) ||
2899       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
2900     return SDValue();
2901
2902   EVT VT = N->getValueType(0);
2903
2904   // If this is a signed shift right, and the high bit is modified by the
2905   // logical operation, do not perform the transformation. The highBitSet
2906   // boolean indicates the value of the high bit of the constant which would
2907   // cause it to be modified for this operation.
2908   if (N->getOpcode() == ISD::SRA) {
2909     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
2910     if (BinOpRHSSignSet != HighBitSet)
2911       return SDValue();
2912   }
2913
2914   // Fold the constants, shifting the binop RHS by the shift amount.
2915   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
2916                                N->getValueType(0),
2917                                LHS->getOperand(1), N->getOperand(1));
2918
2919   // Create the new shift.
2920   SDValue NewShift = DAG.getNode(N->getOpcode(),
2921                                  LHS->getOperand(0).getDebugLoc(),
2922                                  VT, LHS->getOperand(0), N->getOperand(1));
2923
2924   // Create the new binop.
2925   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
2926 }
2927
2928 SDValue DAGCombiner::visitSHL(SDNode *N) {
2929   SDValue N0 = N->getOperand(0);
2930   SDValue N1 = N->getOperand(1);
2931   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2932   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2933   EVT VT = N0.getValueType();
2934   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
2935
2936   // fold (shl c1, c2) -> c1<<c2
2937   if (N0C && N1C)
2938     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
2939   // fold (shl 0, x) -> 0
2940   if (N0C && N0C->isNullValue())
2941     return N0;
2942   // fold (shl x, c >= size(x)) -> undef
2943   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
2944     return DAG.getUNDEF(VT);
2945   // fold (shl x, 0) -> x
2946   if (N1C && N1C->isNullValue())
2947     return N0;
2948   // if (shl x, c) is known to be zero, return 0
2949   if (DAG.MaskedValueIsZero(SDValue(N, 0),
2950                             APInt::getAllOnesValue(OpSizeInBits)))
2951     return DAG.getConstant(0, VT);
2952   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
2953   if (N1.getOpcode() == ISD::TRUNCATE &&
2954       N1.getOperand(0).getOpcode() == ISD::AND &&
2955       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
2956     SDValue N101 = N1.getOperand(0).getOperand(1);
2957     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
2958       EVT TruncVT = N1.getValueType();
2959       SDValue N100 = N1.getOperand(0).getOperand(0);
2960       APInt TruncC = N101C->getAPIntValue();
2961       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
2962       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
2963                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
2964                                      DAG.getNode(ISD::TRUNCATE,
2965                                                  N->getDebugLoc(),
2966                                                  TruncVT, N100),
2967                                      DAG.getConstant(TruncC, TruncVT)));
2968     }
2969   }
2970
2971   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
2972     return SDValue(N, 0);
2973
2974   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
2975   if (N1C && N0.getOpcode() == ISD::SHL &&
2976       N0.getOperand(1).getOpcode() == ISD::Constant) {
2977     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
2978     uint64_t c2 = N1C->getZExtValue();
2979     if (c1 + c2 >= OpSizeInBits)
2980       return DAG.getConstant(0, VT);
2981     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
2982                        DAG.getConstant(c1 + c2, N1.getValueType()));
2983   }
2984
2985   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
2986   // For this to be valid, the second form must not preserve any of the bits
2987   // that are shifted out by the inner shift in the first form.  This means
2988   // the outer shift size must be >= the number of bits added by the ext.
2989   // As a corollary, we don't care what kind of ext it is.
2990   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
2991               N0.getOpcode() == ISD::ANY_EXTEND ||
2992               N0.getOpcode() == ISD::SIGN_EXTEND) &&
2993       N0.getOperand(0).getOpcode() == ISD::SHL &&
2994       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
2995     uint64_t c1 =
2996       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
2997     uint64_t c2 = N1C->getZExtValue();
2998     EVT InnerShiftVT = N0.getOperand(0).getValueType();
2999     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3000     if (c2 >= OpSizeInBits - InnerShiftSize) {
3001       if (c1 + c2 >= OpSizeInBits)
3002         return DAG.getConstant(0, VT);
3003       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3004                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3005                                      N0.getOperand(0)->getOperand(0)),
3006                          DAG.getConstant(c1 + c2, N1.getValueType()));
3007     }
3008   }
3009
3010   // fold (shl (srl x, c1), c2) -> (shl (and x, (shl -1, c1)), (sub c2, c1)) or
3011   //                               (srl (and x, (shl -1, c1)), (sub c1, c2))
3012   if (N1C && N0.getOpcode() == ISD::SRL &&
3013       N0.getOperand(1).getOpcode() == ISD::Constant) {
3014     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3015     if (c1 < VT.getSizeInBits()) {
3016       uint64_t c2 = N1C->getZExtValue();
3017       SDValue HiBitsMask =
3018         DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3019                                               VT.getSizeInBits() - c1),
3020                         VT);
3021       SDValue Mask = DAG.getNode(ISD::AND, N0.getDebugLoc(), VT,
3022                                  N0.getOperand(0),
3023                                  HiBitsMask);
3024       if (c2 > c1)
3025         return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, Mask,
3026                            DAG.getConstant(c2-c1, N1.getValueType()));
3027       else
3028         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Mask,
3029                            DAG.getConstant(c1-c2, N1.getValueType()));
3030     }
3031   }
3032   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3033   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3034     SDValue HiBitsMask =
3035       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3036                                             VT.getSizeInBits() -
3037                                               N1C->getZExtValue()),
3038                       VT);
3039     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3040                        HiBitsMask);
3041   }
3042
3043   if (N1C) {
3044     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3045     if (NewSHL.getNode())
3046       return NewSHL;
3047   }
3048
3049   return SDValue();
3050 }
3051
3052 SDValue DAGCombiner::visitSRA(SDNode *N) {
3053   SDValue N0 = N->getOperand(0);
3054   SDValue N1 = N->getOperand(1);
3055   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3056   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3057   EVT VT = N0.getValueType();
3058   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3059
3060   // fold (sra c1, c2) -> (sra c1, c2)
3061   if (N0C && N1C)
3062     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3063   // fold (sra 0, x) -> 0
3064   if (N0C && N0C->isNullValue())
3065     return N0;
3066   // fold (sra -1, x) -> -1
3067   if (N0C && N0C->isAllOnesValue())
3068     return N0;
3069   // fold (sra x, (setge c, size(x))) -> undef
3070   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3071     return DAG.getUNDEF(VT);
3072   // fold (sra x, 0) -> x
3073   if (N1C && N1C->isNullValue())
3074     return N0;
3075   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3076   // sext_inreg.
3077   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3078     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3079     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3080     if (VT.isVector())
3081       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3082                                ExtVT, VT.getVectorNumElements());
3083     if ((!LegalOperations ||
3084          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3085       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3086                          N0.getOperand(0), DAG.getValueType(ExtVT));
3087   }
3088
3089   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3090   if (N1C && N0.getOpcode() == ISD::SRA) {
3091     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3092       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3093       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3094       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3095                          DAG.getConstant(Sum, N1C->getValueType(0)));
3096     }
3097   }
3098
3099   // fold (sra (shl X, m), (sub result_size, n))
3100   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3101   // result_size - n != m.
3102   // If truncate is free for the target sext(shl) is likely to result in better
3103   // code.
3104   if (N0.getOpcode() == ISD::SHL) {
3105     // Get the two constanst of the shifts, CN0 = m, CN = n.
3106     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3107     if (N01C && N1C) {
3108       // Determine what the truncate's result bitsize and type would be.
3109       EVT TruncVT =
3110         EVT::getIntegerVT(*DAG.getContext(),
3111                           OpSizeInBits - N1C->getZExtValue());
3112       // Determine the residual right-shift amount.
3113       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3114
3115       // If the shift is not a no-op (in which case this should be just a sign
3116       // extend already), the truncated to type is legal, sign_extend is legal
3117       // on that type, and the truncate to that type is both legal and free,
3118       // perform the transform.
3119       if ((ShiftAmt > 0) &&
3120           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3121           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3122           TLI.isTruncateFree(VT, TruncVT)) {
3123
3124           SDValue Amt = DAG.getConstant(ShiftAmt, getShiftAmountTy());
3125           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3126                                       N0.getOperand(0), Amt);
3127           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3128                                       Shift);
3129           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3130                              N->getValueType(0), Trunc);
3131       }
3132     }
3133   }
3134
3135   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3136   if (N1.getOpcode() == ISD::TRUNCATE &&
3137       N1.getOperand(0).getOpcode() == ISD::AND &&
3138       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3139     SDValue N101 = N1.getOperand(0).getOperand(1);
3140     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3141       EVT TruncVT = N1.getValueType();
3142       SDValue N100 = N1.getOperand(0).getOperand(0);
3143       APInt TruncC = N101C->getAPIntValue();
3144       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3145       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3146                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3147                                      TruncVT,
3148                                      DAG.getNode(ISD::TRUNCATE,
3149                                                  N->getDebugLoc(),
3150                                                  TruncVT, N100),
3151                                      DAG.getConstant(TruncC, TruncVT)));
3152     }
3153   }
3154
3155   // Simplify, based on bits shifted out of the LHS.
3156   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3157     return SDValue(N, 0);
3158
3159
3160   // If the sign bit is known to be zero, switch this to a SRL.
3161   if (DAG.SignBitIsZero(N0))
3162     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3163
3164   if (N1C) {
3165     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3166     if (NewSRA.getNode())
3167       return NewSRA;
3168   }
3169
3170   return SDValue();
3171 }
3172
3173 SDValue DAGCombiner::visitSRL(SDNode *N) {
3174   SDValue N0 = N->getOperand(0);
3175   SDValue N1 = N->getOperand(1);
3176   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3177   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3178   EVT VT = N0.getValueType();
3179   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3180
3181   // fold (srl c1, c2) -> c1 >>u c2
3182   if (N0C && N1C)
3183     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3184   // fold (srl 0, x) -> 0
3185   if (N0C && N0C->isNullValue())
3186     return N0;
3187   // fold (srl x, c >= size(x)) -> undef
3188   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3189     return DAG.getUNDEF(VT);
3190   // fold (srl x, 0) -> x
3191   if (N1C && N1C->isNullValue())
3192     return N0;
3193   // if (srl x, c) is known to be zero, return 0
3194   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3195                                    APInt::getAllOnesValue(OpSizeInBits)))
3196     return DAG.getConstant(0, VT);
3197
3198   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3199   if (N1C && N0.getOpcode() == ISD::SRL &&
3200       N0.getOperand(1).getOpcode() == ISD::Constant) {
3201     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3202     uint64_t c2 = N1C->getZExtValue();
3203     if (c1 + c2 >= OpSizeInBits)
3204       return DAG.getConstant(0, VT);
3205     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3206                        DAG.getConstant(c1 + c2, N1.getValueType()));
3207   }
3208
3209   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3210   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3211       N0.getOperand(0).getOpcode() == ISD::SRL &&
3212       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3213     uint64_t c1 =
3214       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3215     uint64_t c2 = N1C->getZExtValue();
3216     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3217     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3218     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3219     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3220     if (c1 + OpSizeInBits == InnerShiftSize) {
3221       if (c1 + c2 >= InnerShiftSize)
3222         return DAG.getConstant(0, VT);
3223       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3224                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3225                                      N0.getOperand(0)->getOperand(0),
3226                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3227     }
3228   }
3229
3230   // fold (srl (shl x, c), c) -> (and x, cst2)
3231   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3232       N0.getValueSizeInBits() <= 64) {
3233     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3234     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3235                        DAG.getConstant(~0ULL >> ShAmt, VT));
3236   }
3237
3238
3239   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3240   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3241     // Shifting in all undef bits?
3242     EVT SmallVT = N0.getOperand(0).getValueType();
3243     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3244       return DAG.getUNDEF(VT);
3245
3246     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3247       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3248                                        N0.getOperand(0), N1);
3249       AddToWorkList(SmallShift.getNode());
3250       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3251     }
3252   }
3253
3254   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3255   // bit, which is unmodified by sra.
3256   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3257     if (N0.getOpcode() == ISD::SRA)
3258       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3259   }
3260
3261   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3262   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3263       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3264     APInt KnownZero, KnownOne;
3265     APInt Mask = APInt::getAllOnesValue(VT.getScalarType().getSizeInBits());
3266     DAG.ComputeMaskedBits(N0.getOperand(0), Mask, KnownZero, KnownOne);
3267
3268     // If any of the input bits are KnownOne, then the input couldn't be all
3269     // zeros, thus the result of the srl will always be zero.
3270     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3271
3272     // If all of the bits input the to ctlz node are known to be zero, then
3273     // the result of the ctlz is "32" and the result of the shift is one.
3274     APInt UnknownBits = ~KnownZero & Mask;
3275     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3276
3277     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3278     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3279       // Okay, we know that only that the single bit specified by UnknownBits
3280       // could be set on input to the CTLZ node. If this bit is set, the SRL
3281       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3282       // to an SRL/XOR pair, which is likely to simplify more.
3283       unsigned ShAmt = UnknownBits.countTrailingZeros();
3284       SDValue Op = N0.getOperand(0);
3285
3286       if (ShAmt) {
3287         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3288                          DAG.getConstant(ShAmt, getShiftAmountTy()));
3289         AddToWorkList(Op.getNode());
3290       }
3291
3292       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3293                          Op, DAG.getConstant(1, VT));
3294     }
3295   }
3296
3297   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3298   if (N1.getOpcode() == ISD::TRUNCATE &&
3299       N1.getOperand(0).getOpcode() == ISD::AND &&
3300       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3301     SDValue N101 = N1.getOperand(0).getOperand(1);
3302     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3303       EVT TruncVT = N1.getValueType();
3304       SDValue N100 = N1.getOperand(0).getOperand(0);
3305       APInt TruncC = N101C->getAPIntValue();
3306       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3307       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3308                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3309                                      TruncVT,
3310                                      DAG.getNode(ISD::TRUNCATE,
3311                                                  N->getDebugLoc(),
3312                                                  TruncVT, N100),
3313                                      DAG.getConstant(TruncC, TruncVT)));
3314     }
3315   }
3316
3317   // fold operands of srl based on knowledge that the low bits are not
3318   // demanded.
3319   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3320     return SDValue(N, 0);
3321
3322   if (N1C) {
3323     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3324     if (NewSRL.getNode())
3325       return NewSRL;
3326   }
3327
3328   // Attempt to convert a srl of a load into a narrower zero-extending load.
3329   SDValue NarrowLoad = ReduceLoadWidth(N);
3330   if (NarrowLoad.getNode())
3331     return NarrowLoad;
3332
3333   // Here is a common situation. We want to optimize:
3334   //
3335   //   %a = ...
3336   //   %b = and i32 %a, 2
3337   //   %c = srl i32 %b, 1
3338   //   brcond i32 %c ...
3339   //
3340   // into
3341   //
3342   //   %a = ...
3343   //   %b = and %a, 2
3344   //   %c = setcc eq %b, 0
3345   //   brcond %c ...
3346   //
3347   // However when after the source operand of SRL is optimized into AND, the SRL
3348   // itself may not be optimized further. Look for it and add the BRCOND into
3349   // the worklist.
3350   if (N->hasOneUse()) {
3351     SDNode *Use = *N->use_begin();
3352     if (Use->getOpcode() == ISD::BRCOND)
3353       AddToWorkList(Use);
3354     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
3355       // Also look pass the truncate.
3356       Use = *Use->use_begin();
3357       if (Use->getOpcode() == ISD::BRCOND)
3358         AddToWorkList(Use);
3359     }
3360   }
3361
3362   return SDValue();
3363 }
3364
3365 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
3366   SDValue N0 = N->getOperand(0);
3367   EVT VT = N->getValueType(0);
3368
3369   // fold (ctlz c1) -> c2
3370   if (isa<ConstantSDNode>(N0))
3371     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
3372   return SDValue();
3373 }
3374
3375 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
3376   SDValue N0 = N->getOperand(0);
3377   EVT VT = N->getValueType(0);
3378
3379   // fold (cttz c1) -> c2
3380   if (isa<ConstantSDNode>(N0))
3381     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
3382   return SDValue();
3383 }
3384
3385 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
3386   SDValue N0 = N->getOperand(0);
3387   EVT VT = N->getValueType(0);
3388
3389   // fold (ctpop c1) -> c2
3390   if (isa<ConstantSDNode>(N0))
3391     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
3392   return SDValue();
3393 }
3394
3395 SDValue DAGCombiner::visitSELECT(SDNode *N) {
3396   SDValue N0 = N->getOperand(0);
3397   SDValue N1 = N->getOperand(1);
3398   SDValue N2 = N->getOperand(2);
3399   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3400   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3401   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
3402   EVT VT = N->getValueType(0);
3403   EVT VT0 = N0.getValueType();
3404
3405   // fold (select C, X, X) -> X
3406   if (N1 == N2)
3407     return N1;
3408   // fold (select true, X, Y) -> X
3409   if (N0C && !N0C->isNullValue())
3410     return N1;
3411   // fold (select false, X, Y) -> Y
3412   if (N0C && N0C->isNullValue())
3413     return N2;
3414   // fold (select C, 1, X) -> (or C, X)
3415   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
3416     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
3417   // fold (select C, 0, 1) -> (xor C, 1)
3418   if (VT.isInteger() &&
3419       (VT0 == MVT::i1 ||
3420        (VT0.isInteger() &&
3421         TLI.getBooleanContents() == TargetLowering::ZeroOrOneBooleanContent)) &&
3422       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
3423     SDValue XORNode;
3424     if (VT == VT0)
3425       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
3426                          N0, DAG.getConstant(1, VT0));
3427     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
3428                           N0, DAG.getConstant(1, VT0));
3429     AddToWorkList(XORNode.getNode());
3430     if (VT.bitsGT(VT0))
3431       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
3432     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
3433   }
3434   // fold (select C, 0, X) -> (and (not C), X)
3435   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
3436     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
3437     AddToWorkList(NOTNode.getNode());
3438     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
3439   }
3440   // fold (select C, X, 1) -> (or (not C), X)
3441   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
3442     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
3443     AddToWorkList(NOTNode.getNode());
3444     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
3445   }
3446   // fold (select C, X, 0) -> (and C, X)
3447   if (VT == MVT::i1 && N2C && N2C->isNullValue())
3448     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
3449   // fold (select X, X, Y) -> (or X, Y)
3450   // fold (select X, 1, Y) -> (or X, Y)
3451   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
3452     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
3453   // fold (select X, Y, X) -> (and X, Y)
3454   // fold (select X, Y, 0) -> (and X, Y)
3455   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
3456     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
3457
3458   // If we can fold this based on the true/false value, do so.
3459   if (SimplifySelectOps(N, N1, N2))
3460     return SDValue(N, 0);  // Don't revisit N.
3461
3462   // fold selects based on a setcc into other things, such as min/max/abs
3463   if (N0.getOpcode() == ISD::SETCC) {
3464     // FIXME:
3465     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
3466     // having to say they don't support SELECT_CC on every type the DAG knows
3467     // about, since there is no way to mark an opcode illegal at all value types
3468     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
3469         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
3470       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
3471                          N0.getOperand(0), N0.getOperand(1),
3472                          N1, N2, N0.getOperand(2));
3473     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
3474   }
3475
3476   return SDValue();
3477 }
3478
3479 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
3480   SDValue N0 = N->getOperand(0);
3481   SDValue N1 = N->getOperand(1);
3482   SDValue N2 = N->getOperand(2);
3483   SDValue N3 = N->getOperand(3);
3484   SDValue N4 = N->getOperand(4);
3485   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
3486
3487   // fold select_cc lhs, rhs, x, x, cc -> x
3488   if (N2 == N3)
3489     return N2;
3490
3491   // Determine if the condition we're dealing with is constant
3492   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
3493                               N0, N1, CC, N->getDebugLoc(), false);
3494   if (SCC.getNode()) AddToWorkList(SCC.getNode());
3495
3496   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
3497     if (!SCCC->isNullValue())
3498       return N2;    // cond always true -> true val
3499     else
3500       return N3;    // cond always false -> false val
3501   }
3502
3503   // Fold to a simpler select_cc
3504   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
3505     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
3506                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
3507                        SCC.getOperand(2));
3508
3509   // If we can fold this based on the true/false value, do so.
3510   if (SimplifySelectOps(N, N2, N3))
3511     return SDValue(N, 0);  // Don't revisit N.
3512
3513   // fold select_cc into other things, such as min/max/abs
3514   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
3515 }
3516
3517 SDValue DAGCombiner::visitSETCC(SDNode *N) {
3518   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
3519                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
3520                        N->getDebugLoc());
3521 }
3522
3523 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
3524 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
3525 // transformation. Returns true if extension are possible and the above
3526 // mentioned transformation is profitable.
3527 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
3528                                     unsigned ExtOpc,
3529                                     SmallVector<SDNode*, 4> &ExtendNodes,
3530                                     const TargetLowering &TLI) {
3531   bool HasCopyToRegUses = false;
3532   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
3533   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
3534                             UE = N0.getNode()->use_end();
3535        UI != UE; ++UI) {
3536     SDNode *User = *UI;
3537     if (User == N)
3538       continue;
3539     if (UI.getUse().getResNo() != N0.getResNo())
3540       continue;
3541     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
3542     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
3543       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
3544       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
3545         // Sign bits will be lost after a zext.
3546         return false;
3547       bool Add = false;
3548       for (unsigned i = 0; i != 2; ++i) {
3549         SDValue UseOp = User->getOperand(i);
3550         if (UseOp == N0)
3551           continue;
3552         if (!isa<ConstantSDNode>(UseOp))
3553           return false;
3554         Add = true;
3555       }
3556       if (Add)
3557         ExtendNodes.push_back(User);
3558       continue;
3559     }
3560     // If truncates aren't free and there are users we can't
3561     // extend, it isn't worthwhile.
3562     if (!isTruncFree)
3563       return false;
3564     // Remember if this value is live-out.
3565     if (User->getOpcode() == ISD::CopyToReg)
3566       HasCopyToRegUses = true;
3567   }
3568
3569   if (HasCopyToRegUses) {
3570     bool BothLiveOut = false;
3571     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
3572          UI != UE; ++UI) {
3573       SDUse &Use = UI.getUse();
3574       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
3575         BothLiveOut = true;
3576         break;
3577       }
3578     }
3579     if (BothLiveOut)
3580       // Both unextended and extended values are live out. There had better be
3581       // a good reason for the transformation.
3582       return ExtendNodes.size();
3583   }
3584   return true;
3585 }
3586
3587 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
3588   SDValue N0 = N->getOperand(0);
3589   EVT VT = N->getValueType(0);
3590
3591   // fold (sext c1) -> c1
3592   if (isa<ConstantSDNode>(N0))
3593     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
3594
3595   // fold (sext (sext x)) -> (sext x)
3596   // fold (sext (aext x)) -> (sext x)
3597   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
3598     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
3599                        N0.getOperand(0));
3600
3601   if (N0.getOpcode() == ISD::TRUNCATE) {
3602     // fold (sext (truncate (load x))) -> (sext (smaller load x))
3603     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
3604     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
3605     if (NarrowLoad.getNode()) {
3606       SDNode* oye = N0.getNode()->getOperand(0).getNode();
3607       if (NarrowLoad.getNode() != N0.getNode()) {
3608         CombineTo(N0.getNode(), NarrowLoad);
3609         // CombineTo deleted the truncate, if needed, but not what's under it.
3610         AddToWorkList(oye);
3611       }
3612       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3613     }
3614
3615     // See if the value being truncated is already sign extended.  If so, just
3616     // eliminate the trunc/sext pair.
3617     SDValue Op = N0.getOperand(0);
3618     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
3619     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
3620     unsigned DestBits = VT.getScalarType().getSizeInBits();
3621     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
3622
3623     if (OpBits == DestBits) {
3624       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
3625       // bits, it is already ready.
3626       if (NumSignBits > DestBits-MidBits)
3627         return Op;
3628     } else if (OpBits < DestBits) {
3629       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
3630       // bits, just sext from i32.
3631       if (NumSignBits > OpBits-MidBits)
3632         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
3633     } else {
3634       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
3635       // bits, just truncate to i32.
3636       if (NumSignBits > OpBits-MidBits)
3637         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
3638     }
3639
3640     // fold (sext (truncate x)) -> (sextinreg x).
3641     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
3642                                                  N0.getValueType())) {
3643       if (OpBits < DestBits)
3644         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
3645       else if (OpBits > DestBits)
3646         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
3647       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
3648                          DAG.getValueType(N0.getValueType()));
3649     }
3650   }
3651
3652   // fold (sext (load x)) -> (sext (truncate (sextload x)))
3653   if (ISD::isNON_EXTLoad(N0.getNode()) &&
3654       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
3655        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
3656     bool DoXform = true;
3657     SmallVector<SDNode*, 4> SetCCs;
3658     if (!N0.hasOneUse())
3659       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
3660     if (DoXform) {
3661       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3662       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N->getDebugLoc(),
3663                                        LN0->getChain(),
3664                                        LN0->getBasePtr(), LN0->getPointerInfo(),
3665                                        N0.getValueType(),
3666                                        LN0->isVolatile(), LN0->isNonTemporal(),
3667                                        LN0->getAlignment());
3668       CombineTo(N, ExtLoad);
3669       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
3670                                   N0.getValueType(), ExtLoad);
3671       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
3672
3673       // Extend SetCC uses if necessary.
3674       for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
3675         SDNode *SetCC = SetCCs[i];
3676         SmallVector<SDValue, 4> Ops;
3677
3678         for (unsigned j = 0; j != 2; ++j) {
3679           SDValue SOp = SetCC->getOperand(j);
3680           if (SOp == Trunc)
3681             Ops.push_back(ExtLoad);
3682           else
3683             Ops.push_back(DAG.getNode(ISD::SIGN_EXTEND,
3684                                       N->getDebugLoc(), VT, SOp));
3685         }
3686
3687         Ops.push_back(SetCC->getOperand(2));
3688         CombineTo(SetCC, DAG.getNode(ISD::SETCC, N->getDebugLoc(),
3689                                      SetCC->getValueType(0),
3690                                      &Ops[0], Ops.size()));
3691       }
3692
3693       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3694     }
3695   }
3696
3697   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
3698   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
3699   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
3700       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
3701     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3702     EVT MemVT = LN0->getMemoryVT();
3703     if ((!LegalOperations && !LN0->isVolatile()) ||
3704         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
3705       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N->getDebugLoc(),
3706                                        LN0->getChain(),
3707                                        LN0->getBasePtr(), LN0->getPointerInfo(),
3708                                        MemVT,
3709                                        LN0->isVolatile(), LN0->isNonTemporal(),
3710                                        LN0->getAlignment());
3711       CombineTo(N, ExtLoad);
3712       CombineTo(N0.getNode(),
3713                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
3714                             N0.getValueType(), ExtLoad),
3715                 ExtLoad.getValue(1));
3716       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3717     }
3718   }
3719
3720   if (N0.getOpcode() == ISD::SETCC) {
3721     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
3722     // Only do this before legalize for now.
3723     if (VT.isVector() && !LegalOperations) {
3724       EVT N0VT = N0.getOperand(0).getValueType();
3725         // We know that the # elements of the results is the same as the
3726         // # elements of the compare (and the # elements of the compare result
3727         // for that matter).  Check to see that they are the same size.  If so,
3728         // we know that the element size of the sext'd result matches the
3729         // element size of the compare operands.
3730       if (VT.getSizeInBits() == N0VT.getSizeInBits())
3731         return DAG.getVSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
3732                              N0.getOperand(1),
3733                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
3734       // If the desired elements are smaller or larger than the source
3735       // elements we can use a matching integer vector type and then
3736       // truncate/sign extend
3737       else {
3738         EVT MatchingElementType =
3739           EVT::getIntegerVT(*DAG.getContext(),
3740                             N0VT.getScalarType().getSizeInBits());
3741         EVT MatchingVectorType =
3742           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
3743                            N0VT.getVectorNumElements());
3744         SDValue VsetCC =
3745           DAG.getVSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
3746                         N0.getOperand(1),
3747                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
3748         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
3749       }
3750     }
3751
3752     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
3753     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
3754     SDValue NegOne =
3755       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
3756     SDValue SCC =
3757       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
3758                        NegOne, DAG.getConstant(0, VT),
3759                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
3760     if (SCC.getNode()) return SCC;
3761     if (!LegalOperations ||
3762         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
3763       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
3764                          DAG.getSetCC(N->getDebugLoc(),
3765                                       TLI.getSetCCResultType(VT),
3766                                       N0.getOperand(0), N0.getOperand(1),
3767                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
3768                          NegOne, DAG.getConstant(0, VT));
3769   }
3770
3771   // fold (sext x) -> (zext x) if the sign bit is known zero.
3772   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
3773       DAG.SignBitIsZero(N0))
3774     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
3775
3776   return SDValue();
3777 }
3778
3779 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
3780   SDValue N0 = N->getOperand(0);
3781   EVT VT = N->getValueType(0);
3782
3783   // fold (zext c1) -> c1
3784   if (isa<ConstantSDNode>(N0))
3785     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
3786   // fold (zext (zext x)) -> (zext x)
3787   // fold (zext (aext x)) -> (zext x)
3788   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
3789     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
3790                        N0.getOperand(0));
3791
3792   // fold (zext (truncate (load x))) -> (zext (smaller load x))
3793   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
3794   if (N0.getOpcode() == ISD::TRUNCATE) {
3795     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
3796     if (NarrowLoad.getNode()) {
3797       SDNode* oye = N0.getNode()->getOperand(0).getNode();
3798       if (NarrowLoad.getNode() != N0.getNode()) {
3799         CombineTo(N0.getNode(), NarrowLoad);
3800         // CombineTo deleted the truncate, if needed, but not what's under it.
3801         AddToWorkList(oye);
3802       }
3803       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, NarrowLoad);
3804     }
3805   }
3806
3807   // fold (zext (truncate x)) -> (and x, mask)
3808   if (N0.getOpcode() == ISD::TRUNCATE &&
3809       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
3810
3811     // fold (zext (truncate (load x))) -> (zext (smaller load x))
3812     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
3813     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
3814     if (NarrowLoad.getNode()) {
3815       SDNode* oye = N0.getNode()->getOperand(0).getNode();
3816       if (NarrowLoad.getNode() != N0.getNode()) {
3817         CombineTo(N0.getNode(), NarrowLoad);
3818         // CombineTo deleted the truncate, if needed, but not what's under it.
3819         AddToWorkList(oye);
3820       }
3821       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3822     }
3823
3824     SDValue Op = N0.getOperand(0);
3825     if (Op.getValueType().bitsLT(VT)) {
3826       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
3827     } else if (Op.getValueType().bitsGT(VT)) {
3828       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
3829     }
3830     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
3831                                   N0.getValueType().getScalarType());
3832   }
3833
3834   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
3835   // if either of the casts is not free.
3836   if (N0.getOpcode() == ISD::AND &&
3837       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
3838       N0.getOperand(1).getOpcode() == ISD::Constant &&
3839       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
3840                            N0.getValueType()) ||
3841        !TLI.isZExtFree(N0.getValueType(), VT))) {
3842     SDValue X = N0.getOperand(0).getOperand(0);
3843     if (X.getValueType().bitsLT(VT)) {
3844       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
3845     } else if (X.getValueType().bitsGT(VT)) {
3846       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
3847     }
3848     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3849     Mask = Mask.zext(VT.getSizeInBits());
3850     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3851                        X, DAG.getConstant(Mask, VT));
3852   }
3853
3854   // fold (zext (load x)) -> (zext (truncate (zextload x)))
3855   if (ISD::isNON_EXTLoad(N0.getNode()) &&
3856       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
3857        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
3858     bool DoXform = true;
3859     SmallVector<SDNode*, 4> SetCCs;
3860     if (!N0.hasOneUse())
3861       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
3862     if (DoXform) {
3863       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3864       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N->getDebugLoc(),
3865                                        LN0->getChain(),
3866                                        LN0->getBasePtr(), LN0->getPointerInfo(),
3867                                        N0.getValueType(),
3868                                        LN0->isVolatile(), LN0->isNonTemporal(),
3869                                        LN0->getAlignment());
3870       CombineTo(N, ExtLoad);
3871       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
3872                                   N0.getValueType(), ExtLoad);
3873       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
3874
3875       // Extend SetCC uses if necessary.
3876       for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
3877         SDNode *SetCC = SetCCs[i];
3878         SmallVector<SDValue, 4> Ops;
3879
3880         for (unsigned j = 0; j != 2; ++j) {
3881           SDValue SOp = SetCC->getOperand(j);
3882           if (SOp == Trunc)
3883             Ops.push_back(ExtLoad);
3884           else
3885             Ops.push_back(DAG.getNode(ISD::ZERO_EXTEND,
3886                                       N->getDebugLoc(), VT, SOp));
3887         }
3888
3889         Ops.push_back(SetCC->getOperand(2));
3890         CombineTo(SetCC, DAG.getNode(ISD::SETCC, N->getDebugLoc(),
3891                                      SetCC->getValueType(0),
3892                                      &Ops[0], Ops.size()));
3893       }
3894
3895       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3896     }
3897   }
3898
3899   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
3900   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
3901   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
3902       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
3903     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3904     EVT MemVT = LN0->getMemoryVT();
3905     if ((!LegalOperations && !LN0->isVolatile()) ||
3906         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
3907       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N->getDebugLoc(),
3908                                        LN0->getChain(),
3909                                        LN0->getBasePtr(), LN0->getPointerInfo(),
3910                                        MemVT,
3911                                        LN0->isVolatile(), LN0->isNonTemporal(),
3912                                        LN0->getAlignment());
3913       CombineTo(N, ExtLoad);
3914       CombineTo(N0.getNode(),
3915                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
3916                             ExtLoad),
3917                 ExtLoad.getValue(1));
3918       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3919     }
3920   }
3921
3922   if (N0.getOpcode() == ISD::SETCC) {
3923     if (!LegalOperations && VT.isVector()) {
3924       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
3925       // Only do this before legalize for now.
3926       EVT N0VT = N0.getOperand(0).getValueType();
3927       EVT EltVT = VT.getVectorElementType();
3928       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
3929                                     DAG.getConstant(1, EltVT));
3930       if (VT.getSizeInBits() == N0VT.getSizeInBits()) {
3931         // We know that the # elements of the results is the same as the
3932         // # elements of the compare (and the # elements of the compare result
3933         // for that matter).  Check to see that they are the same size.  If so,
3934         // we know that the element size of the sext'd result matches the
3935         // element size of the compare operands.
3936         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3937                            DAG.getVSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
3938                                          N0.getOperand(1),
3939                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
3940                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
3941                                        &OneOps[0], OneOps.size()));
3942       } else {
3943         // If the desired elements are smaller or larger than the source
3944         // elements we can use a matching integer vector type and then
3945         // truncate/sign extend
3946         EVT MatchingElementType =
3947           EVT::getIntegerVT(*DAG.getContext(),
3948                             N0VT.getScalarType().getSizeInBits());
3949         EVT MatchingVectorType =
3950           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
3951                            N0VT.getVectorNumElements());
3952         SDValue VsetCC =
3953           DAG.getVSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
3954                         N0.getOperand(1),
3955                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
3956         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3957                            DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
3958                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
3959                                        &OneOps[0], OneOps.size()));
3960       }
3961     }
3962
3963     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
3964     SDValue SCC =
3965       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
3966                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
3967                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
3968     if (SCC.getNode()) return SCC;
3969   }
3970
3971   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
3972   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
3973       isa<ConstantSDNode>(N0.getOperand(1)) &&
3974       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
3975       N0.hasOneUse()) {
3976     if (N0.getOpcode() == ISD::SHL) {
3977       // If the original shl may be shifting out bits, do not perform this
3978       // transformation.
3979       unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3980       unsigned KnownZeroBits = N0.getOperand(0).getValueType().getSizeInBits() -
3981         N0.getOperand(0).getOperand(0).getValueType().getSizeInBits();
3982       if (ShAmt > KnownZeroBits)
3983         return SDValue();
3984     }
3985     DebugLoc dl = N->getDebugLoc();
3986     return DAG.getNode(N0.getOpcode(), dl, VT,
3987                        DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0.getOperand(0)),
3988                        DAG.getNode(ISD::ZERO_EXTEND, dl,
3989                                    N0.getOperand(1).getValueType(),
3990                                    N0.getOperand(1)));
3991   }
3992
3993   return SDValue();
3994 }
3995
3996 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
3997   SDValue N0 = N->getOperand(0);
3998   EVT VT = N->getValueType(0);
3999
4000   // fold (aext c1) -> c1
4001   if (isa<ConstantSDNode>(N0))
4002     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4003   // fold (aext (aext x)) -> (aext x)
4004   // fold (aext (zext x)) -> (zext x)
4005   // fold (aext (sext x)) -> (sext x)
4006   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4007       N0.getOpcode() == ISD::ZERO_EXTEND ||
4008       N0.getOpcode() == ISD::SIGN_EXTEND)
4009     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4010
4011   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4012   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4013   if (N0.getOpcode() == ISD::TRUNCATE) {
4014     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4015     if (NarrowLoad.getNode()) {
4016       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4017       if (NarrowLoad.getNode() != N0.getNode()) {
4018         CombineTo(N0.getNode(), NarrowLoad);
4019         // CombineTo deleted the truncate, if needed, but not what's under it.
4020         AddToWorkList(oye);
4021       }
4022       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, NarrowLoad);
4023     }
4024   }
4025
4026   // fold (aext (truncate x))
4027   if (N0.getOpcode() == ISD::TRUNCATE) {
4028     SDValue TruncOp = N0.getOperand(0);
4029     if (TruncOp.getValueType() == VT)
4030       return TruncOp; // x iff x size == zext size.
4031     if (TruncOp.getValueType().bitsGT(VT))
4032       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4033     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4034   }
4035
4036   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4037   // if the trunc is not free.
4038   if (N0.getOpcode() == ISD::AND &&
4039       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4040       N0.getOperand(1).getOpcode() == ISD::Constant &&
4041       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4042                           N0.getValueType())) {
4043     SDValue X = N0.getOperand(0).getOperand(0);
4044     if (X.getValueType().bitsLT(VT)) {
4045       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4046     } else if (X.getValueType().bitsGT(VT)) {
4047       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4048     }
4049     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4050     Mask = Mask.zext(VT.getSizeInBits());
4051     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4052                        X, DAG.getConstant(Mask, VT));
4053   }
4054
4055   // fold (aext (load x)) -> (aext (truncate (extload x)))
4056   if (ISD::isNON_EXTLoad(N0.getNode()) &&
4057       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4058        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4059     bool DoXform = true;
4060     SmallVector<SDNode*, 4> SetCCs;
4061     if (!N0.hasOneUse())
4062       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4063     if (DoXform) {
4064       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4065       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, N->getDebugLoc(),
4066                                        LN0->getChain(),
4067                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4068                                        N0.getValueType(),
4069                                        LN0->isVolatile(), LN0->isNonTemporal(),
4070                                        LN0->getAlignment());
4071       CombineTo(N, ExtLoad);
4072       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4073                                   N0.getValueType(), ExtLoad);
4074       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4075
4076       // Extend SetCC uses if necessary.
4077       for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4078         SDNode *SetCC = SetCCs[i];
4079         SmallVector<SDValue, 4> Ops;
4080
4081         for (unsigned j = 0; j != 2; ++j) {
4082           SDValue SOp = SetCC->getOperand(j);
4083           if (SOp == Trunc)
4084             Ops.push_back(ExtLoad);
4085           else
4086             Ops.push_back(DAG.getNode(ISD::ANY_EXTEND,
4087                                       N->getDebugLoc(), VT, SOp));
4088         }
4089
4090         Ops.push_back(SetCC->getOperand(2));
4091         CombineTo(SetCC, DAG.getNode(ISD::SETCC, N->getDebugLoc(),
4092                                      SetCC->getValueType(0),
4093                                      &Ops[0], Ops.size()));
4094       }
4095
4096       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4097     }
4098   }
4099
4100   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4101   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4102   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4103   if (N0.getOpcode() == ISD::LOAD &&
4104       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4105       N0.hasOneUse()) {
4106     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4107     EVT MemVT = LN0->getMemoryVT();
4108     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), VT,
4109                                      N->getDebugLoc(),
4110                                      LN0->getChain(), LN0->getBasePtr(),
4111                                      LN0->getPointerInfo(), MemVT,
4112                                      LN0->isVolatile(), LN0->isNonTemporal(),
4113                                      LN0->getAlignment());
4114     CombineTo(N, ExtLoad);
4115     CombineTo(N0.getNode(),
4116               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4117                           N0.getValueType(), ExtLoad),
4118               ExtLoad.getValue(1));
4119     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4120   }
4121
4122   if (N0.getOpcode() == ISD::SETCC) {
4123     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4124     // Only do this before legalize for now.
4125     if (VT.isVector() && !LegalOperations) {
4126       EVT N0VT = N0.getOperand(0).getValueType();
4127         // We know that the # elements of the results is the same as the
4128         // # elements of the compare (and the # elements of the compare result
4129         // for that matter).  Check to see that they are the same size.  If so,
4130         // we know that the element size of the sext'd result matches the
4131         // element size of the compare operands.
4132       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4133         return DAG.getVSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4134                              N0.getOperand(1),
4135                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4136       // If the desired elements are smaller or larger than the source
4137       // elements we can use a matching integer vector type and then
4138       // truncate/sign extend
4139       else {
4140         EVT MatchingElementType =
4141           EVT::getIntegerVT(*DAG.getContext(),
4142                             N0VT.getScalarType().getSizeInBits());
4143         EVT MatchingVectorType =
4144           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4145                            N0VT.getVectorNumElements());
4146         SDValue VsetCC =
4147           DAG.getVSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4148                         N0.getOperand(1),
4149                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4150         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4151       }
4152     }
4153
4154     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4155     SDValue SCC =
4156       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4157                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4158                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4159     if (SCC.getNode())
4160       return SCC;
4161   }
4162
4163   return SDValue();
4164 }
4165
4166 /// GetDemandedBits - See if the specified operand can be simplified with the
4167 /// knowledge that only the bits specified by Mask are used.  If so, return the
4168 /// simpler operand, otherwise return a null SDValue.
4169 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4170   switch (V.getOpcode()) {
4171   default: break;
4172   case ISD::OR:
4173   case ISD::XOR:
4174     // If the LHS or RHS don't contribute bits to the or, drop them.
4175     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4176       return V.getOperand(1);
4177     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4178       return V.getOperand(0);
4179     break;
4180   case ISD::SRL:
4181     // Only look at single-use SRLs.
4182     if (!V.getNode()->hasOneUse())
4183       break;
4184     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
4185       // See if we can recursively simplify the LHS.
4186       unsigned Amt = RHSC->getZExtValue();
4187
4188       // Watch out for shift count overflow though.
4189       if (Amt >= Mask.getBitWidth()) break;
4190       APInt NewMask = Mask << Amt;
4191       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
4192       if (SimplifyLHS.getNode())
4193         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
4194                            SimplifyLHS, V.getOperand(1));
4195     }
4196   }
4197   return SDValue();
4198 }
4199
4200 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
4201 /// bits and then truncated to a narrower type and where N is a multiple
4202 /// of number of bits of the narrower type, transform it to a narrower load
4203 /// from address + N / num of bits of new type. If the result is to be
4204 /// extended, also fold the extension to form a extending load.
4205 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
4206   unsigned Opc = N->getOpcode();
4207
4208   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
4209   SDValue N0 = N->getOperand(0);
4210   EVT VT = N->getValueType(0);
4211   EVT ExtVT = VT;
4212
4213   // This transformation isn't valid for vector loads.
4214   if (VT.isVector())
4215     return SDValue();
4216
4217   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
4218   // extended to VT.
4219   if (Opc == ISD::SIGN_EXTEND_INREG) {
4220     ExtType = ISD::SEXTLOAD;
4221     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
4222     if (LegalOperations && !TLI.isLoadExtLegal(ISD::SEXTLOAD, ExtVT))
4223       return SDValue();
4224   } else if (Opc == ISD::SRL) {
4225     // Another special-case: SRL is basically zero-extending a narrower value.
4226     ExtType = ISD::ZEXTLOAD;
4227     N0 = SDValue(N, 0);
4228     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4229     if (!N01) return SDValue();
4230     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
4231                               VT.getSizeInBits() - N01->getZExtValue());
4232   }
4233
4234   unsigned EVTBits = ExtVT.getSizeInBits();
4235
4236   // Do not generate loads of non-round integer types since these can
4237   // be expensive (and would be wrong if the type is not byte sized).
4238   if (!ExtVT.isRound())
4239     return SDValue();
4240
4241   unsigned ShAmt = 0;
4242   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4243     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4244       ShAmt = N01->getZExtValue();
4245       // Is the shift amount a multiple of size of VT?
4246       if ((ShAmt & (EVTBits-1)) == 0) {
4247         N0 = N0.getOperand(0);
4248         // Is the load width a multiple of size of VT?
4249         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
4250           return SDValue();
4251       }
4252
4253       // At this point, we must have a load or else we can't do the transform.
4254       if (!isa<LoadSDNode>(N0)) return SDValue();
4255
4256       // If the shift amount is larger than the input type then we're not
4257       // accessing any of the loaded bytes.  If the load was a zextload/extload
4258       // then the result of the shift+trunc is zero/undef (handled elsewhere).
4259       // If the load was a sextload then the result is a splat of the sign bit
4260       // of the extended byte.  This is not worth optimizing for.
4261       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
4262         return SDValue();
4263     }
4264   }
4265
4266   // If the load is shifted left (and the result isn't shifted back right),
4267   // we can fold the truncate through the shift.
4268   unsigned ShLeftAmt = 0;
4269   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
4270       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
4271     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4272       ShLeftAmt = N01->getZExtValue();
4273       N0 = N0.getOperand(0);
4274     }
4275   }
4276
4277   // If we haven't found a load, we can't narrow it.  Don't transform one with
4278   // multiple uses, this would require adding a new load.
4279   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
4280       // Don't change the width of a volatile load.
4281       cast<LoadSDNode>(N0)->isVolatile())
4282     return SDValue();
4283
4284   // Verify that we are actually reducing a load width here.
4285   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
4286     return SDValue();
4287
4288   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4289   EVT PtrType = N0.getOperand(1).getValueType();
4290
4291   // For big endian targets, we need to adjust the offset to the pointer to
4292   // load the correct bytes.
4293   if (TLI.isBigEndian()) {
4294     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
4295     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
4296     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
4297   }
4298
4299   uint64_t PtrOff = ShAmt / 8;
4300   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
4301   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
4302                                PtrType, LN0->getBasePtr(),
4303                                DAG.getConstant(PtrOff, PtrType));
4304   AddToWorkList(NewPtr.getNode());
4305
4306   SDValue Load;
4307   if (ExtType == ISD::NON_EXTLOAD)
4308     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
4309                         LN0->getPointerInfo().getWithOffset(PtrOff),
4310                         LN0->isVolatile(), LN0->isNonTemporal(), NewAlign);
4311   else
4312     Load = DAG.getExtLoad(ExtType, VT, N0.getDebugLoc(), LN0->getChain(),NewPtr,
4313                           LN0->getPointerInfo().getWithOffset(PtrOff),
4314                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
4315                           NewAlign);
4316
4317   // Replace the old load's chain with the new load's chain.
4318   WorkListRemover DeadNodes(*this);
4319   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1),
4320                                 &DeadNodes);
4321
4322   // Shift the result left, if we've swallowed a left shift.
4323   SDValue Result = Load;
4324   if (ShLeftAmt != 0) {
4325     EVT ShImmTy = getShiftAmountTy();
4326     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
4327       ShImmTy = VT;
4328     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
4329                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
4330   }
4331
4332   // Return the new loaded value.
4333   return Result;
4334 }
4335
4336 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
4337   SDValue N0 = N->getOperand(0);
4338   SDValue N1 = N->getOperand(1);
4339   EVT VT = N->getValueType(0);
4340   EVT EVT = cast<VTSDNode>(N1)->getVT();
4341   unsigned VTBits = VT.getScalarType().getSizeInBits();
4342   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
4343
4344   // fold (sext_in_reg c1) -> c1
4345   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
4346     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
4347
4348   // If the input is already sign extended, just drop the extension.
4349   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
4350     return N0;
4351
4352   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
4353   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
4354       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
4355     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
4356                        N0.getOperand(0), N1);
4357   }
4358
4359   // fold (sext_in_reg (sext x)) -> (sext x)
4360   // fold (sext_in_reg (aext x)) -> (sext x)
4361   // if x is small enough.
4362   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
4363     SDValue N00 = N0.getOperand(0);
4364     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
4365         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
4366       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
4367   }
4368
4369   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
4370   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
4371     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
4372
4373   // fold operands of sext_in_reg based on knowledge that the top bits are not
4374   // demanded.
4375   if (SimplifyDemandedBits(SDValue(N, 0)))
4376     return SDValue(N, 0);
4377
4378   // fold (sext_in_reg (load x)) -> (smaller sextload x)
4379   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
4380   SDValue NarrowLoad = ReduceLoadWidth(N);
4381   if (NarrowLoad.getNode())
4382     return NarrowLoad;
4383
4384   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
4385   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
4386   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
4387   if (N0.getOpcode() == ISD::SRL) {
4388     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
4389       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
4390         // We can turn this into an SRA iff the input to the SRL is already sign
4391         // extended enough.
4392         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
4393         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
4394           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
4395                              N0.getOperand(0), N0.getOperand(1));
4396       }
4397   }
4398
4399   // fold (sext_inreg (extload x)) -> (sextload x)
4400   if (ISD::isEXTLoad(N0.getNode()) &&
4401       ISD::isUNINDEXEDLoad(N0.getNode()) &&
4402       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
4403       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4404        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
4405     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4406     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N->getDebugLoc(),
4407                                      LN0->getChain(),
4408                                      LN0->getBasePtr(), LN0->getPointerInfo(),
4409                                      EVT,
4410                                      LN0->isVolatile(), LN0->isNonTemporal(),
4411                                      LN0->getAlignment());
4412     CombineTo(N, ExtLoad);
4413     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
4414     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4415   }
4416   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
4417   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4418       N0.hasOneUse() &&
4419       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
4420       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4421        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
4422     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4423     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N->getDebugLoc(),
4424                                      LN0->getChain(),
4425                                      LN0->getBasePtr(), LN0->getPointerInfo(),
4426                                      EVT,
4427                                      LN0->isVolatile(), LN0->isNonTemporal(),
4428                                      LN0->getAlignment());
4429     CombineTo(N, ExtLoad);
4430     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
4431     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4432   }
4433   return SDValue();
4434 }
4435
4436 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
4437   SDValue N0 = N->getOperand(0);
4438   EVT VT = N->getValueType(0);
4439
4440   // noop truncate
4441   if (N0.getValueType() == N->getValueType(0))
4442     return N0;
4443   // fold (truncate c1) -> c1
4444   if (isa<ConstantSDNode>(N0))
4445     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
4446   // fold (truncate (truncate x)) -> (truncate x)
4447   if (N0.getOpcode() == ISD::TRUNCATE)
4448     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
4449   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
4450   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
4451       N0.getOpcode() == ISD::SIGN_EXTEND ||
4452       N0.getOpcode() == ISD::ANY_EXTEND) {
4453     if (N0.getOperand(0).getValueType().bitsLT(VT))
4454       // if the source is smaller than the dest, we still need an extend
4455       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4456                          N0.getOperand(0));
4457     else if (N0.getOperand(0).getValueType().bitsGT(VT))
4458       // if the source is larger than the dest, than we just need the truncate
4459       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
4460     else
4461       // if the source and dest are the same type, we can drop both the extend
4462       // and the truncate.
4463       return N0.getOperand(0);
4464   }
4465
4466   // See if we can simplify the input to this truncate through knowledge that
4467   // only the low bits are being used.  For example "trunc (or (shl x, 8), y)"
4468   // -> trunc y
4469   SDValue Shorter =
4470     GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
4471                                              VT.getSizeInBits()));
4472   if (Shorter.getNode())
4473     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
4474
4475   // fold (truncate (load x)) -> (smaller load x)
4476   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
4477   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
4478     SDValue Reduced = ReduceLoadWidth(N);
4479     if (Reduced.getNode())
4480       return Reduced;
4481   }
4482
4483   // Simplify the operands using demanded-bits information.
4484   if (!VT.isVector() &&
4485       SimplifyDemandedBits(SDValue(N, 0)))
4486     return SDValue(N, 0);
4487
4488   return SDValue();
4489 }
4490
4491 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
4492   SDValue Elt = N->getOperand(i);
4493   if (Elt.getOpcode() != ISD::MERGE_VALUES)
4494     return Elt.getNode();
4495   return Elt.getOperand(Elt.getResNo()).getNode();
4496 }
4497
4498 /// CombineConsecutiveLoads - build_pair (load, load) -> load
4499 /// if load locations are consecutive.
4500 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
4501   assert(N->getOpcode() == ISD::BUILD_PAIR);
4502
4503   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
4504   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
4505   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
4506       LD1->getPointerInfo().getAddrSpace() !=
4507          LD2->getPointerInfo().getAddrSpace())
4508     return SDValue();
4509   EVT LD1VT = LD1->getValueType(0);
4510
4511   if (ISD::isNON_EXTLoad(LD2) &&
4512       LD2->hasOneUse() &&
4513       // If both are volatile this would reduce the number of volatile loads.
4514       // If one is volatile it might be ok, but play conservative and bail out.
4515       !LD1->isVolatile() &&
4516       !LD2->isVolatile() &&
4517       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
4518     unsigned Align = LD1->getAlignment();
4519     unsigned NewAlign = TLI.getTargetData()->
4520       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
4521
4522     if (NewAlign <= Align &&
4523         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
4524       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
4525                          LD1->getBasePtr(), LD1->getPointerInfo(),
4526                          false, false, Align);
4527   }
4528
4529   return SDValue();
4530 }
4531
4532 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
4533   SDValue N0 = N->getOperand(0);
4534   EVT VT = N->getValueType(0);
4535
4536   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
4537   // Only do this before legalize, since afterward the target may be depending
4538   // on the bitconvert.
4539   // First check to see if this is all constant.
4540   if (!LegalTypes &&
4541       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
4542       VT.isVector()) {
4543     bool isSimple = true;
4544     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
4545       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
4546           N0.getOperand(i).getOpcode() != ISD::Constant &&
4547           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
4548         isSimple = false;
4549         break;
4550       }
4551
4552     EVT DestEltVT = N->getValueType(0).getVectorElementType();
4553     assert(!DestEltVT.isVector() &&
4554            "Element type of vector ValueType must not be vector!");
4555     if (isSimple)
4556       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
4557   }
4558
4559   // If the input is a constant, let getNode fold it.
4560   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
4561     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
4562     if (Res.getNode() != N) {
4563       if (!LegalOperations ||
4564           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
4565         return Res;
4566
4567       // Folding it resulted in an illegal node, and it's too late to
4568       // do that. Clean up the old node and forego the transformation.
4569       // Ideally this won't happen very often, because instcombine
4570       // and the earlier dagcombine runs (where illegal nodes are
4571       // permitted) should have folded most of them already.
4572       DAG.DeleteNode(Res.getNode());
4573     }
4574   }
4575
4576   // (conv (conv x, t1), t2) -> (conv x, t2)
4577   if (N0.getOpcode() == ISD::BITCAST)
4578     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
4579                        N0.getOperand(0));
4580
4581   // fold (conv (load x)) -> (load (conv*)x)
4582   // If the resultant load doesn't need a higher alignment than the original!
4583   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
4584       // Do not change the width of a volatile load.
4585       !cast<LoadSDNode>(N0)->isVolatile() &&
4586       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
4587     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4588     unsigned Align = TLI.getTargetData()->
4589       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
4590     unsigned OrigAlign = LN0->getAlignment();
4591
4592     if (Align <= OrigAlign) {
4593       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
4594                                  LN0->getBasePtr(), LN0->getPointerInfo(),
4595                                  LN0->isVolatile(), LN0->isNonTemporal(),
4596                                  OrigAlign);
4597       AddToWorkList(N);
4598       CombineTo(N0.getNode(),
4599                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
4600                             N0.getValueType(), Load),
4601                 Load.getValue(1));
4602       return Load;
4603     }
4604   }
4605
4606   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
4607   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
4608   // This often reduces constant pool loads.
4609   if ((N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FABS) &&
4610       N0.getNode()->hasOneUse() && VT.isInteger() && !VT.isVector()) {
4611     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
4612                                   N0.getOperand(0));
4613     AddToWorkList(NewConv.getNode());
4614
4615     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
4616     if (N0.getOpcode() == ISD::FNEG)
4617       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
4618                          NewConv, DAG.getConstant(SignBit, VT));
4619     assert(N0.getOpcode() == ISD::FABS);
4620     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4621                        NewConv, DAG.getConstant(~SignBit, VT));
4622   }
4623
4624   // fold (bitconvert (fcopysign cst, x)) ->
4625   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
4626   // Note that we don't handle (copysign x, cst) because this can always be
4627   // folded to an fneg or fabs.
4628   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
4629       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
4630       VT.isInteger() && !VT.isVector()) {
4631     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
4632     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
4633     if (isTypeLegal(IntXVT)) {
4634       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
4635                               IntXVT, N0.getOperand(1));
4636       AddToWorkList(X.getNode());
4637
4638       // If X has a different width than the result/lhs, sext it or truncate it.
4639       unsigned VTWidth = VT.getSizeInBits();
4640       if (OrigXWidth < VTWidth) {
4641         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
4642         AddToWorkList(X.getNode());
4643       } else if (OrigXWidth > VTWidth) {
4644         // To get the sign bit in the right place, we have to shift it right
4645         // before truncating.
4646         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
4647                         X.getValueType(), X,
4648                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
4649         AddToWorkList(X.getNode());
4650         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4651         AddToWorkList(X.getNode());
4652       }
4653
4654       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
4655       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
4656                       X, DAG.getConstant(SignBit, VT));
4657       AddToWorkList(X.getNode());
4658
4659       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
4660                                 VT, N0.getOperand(0));
4661       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
4662                         Cst, DAG.getConstant(~SignBit, VT));
4663       AddToWorkList(Cst.getNode());
4664
4665       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
4666     }
4667   }
4668
4669   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
4670   if (N0.getOpcode() == ISD::BUILD_PAIR) {
4671     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
4672     if (CombineLD.getNode())
4673       return CombineLD;
4674   }
4675
4676   return SDValue();
4677 }
4678
4679 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
4680   EVT VT = N->getValueType(0);
4681   return CombineConsecutiveLoads(N, VT);
4682 }
4683
4684 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
4685 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
4686 /// destination element value type.
4687 SDValue DAGCombiner::
4688 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
4689   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
4690
4691   // If this is already the right type, we're done.
4692   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
4693
4694   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
4695   unsigned DstBitSize = DstEltVT.getSizeInBits();
4696
4697   // If this is a conversion of N elements of one type to N elements of another
4698   // type, convert each element.  This handles FP<->INT cases.
4699   if (SrcBitSize == DstBitSize) {
4700     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
4701                               BV->getValueType(0).getVectorNumElements());
4702
4703     // Due to the FP element handling below calling this routine recursively,
4704     // we can end up with a scalar-to-vector node here.
4705     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
4706       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
4707                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
4708                                      DstEltVT, BV->getOperand(0)));
4709
4710     SmallVector<SDValue, 8> Ops;
4711     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
4712       SDValue Op = BV->getOperand(i);
4713       // If the vector element type is not legal, the BUILD_VECTOR operands
4714       // are promoted and implicitly truncated.  Make that explicit here.
4715       if (Op.getValueType() != SrcEltVT)
4716         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
4717       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
4718                                 DstEltVT, Op));
4719       AddToWorkList(Ops.back().getNode());
4720     }
4721     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
4722                        &Ops[0], Ops.size());
4723   }
4724
4725   // Otherwise, we're growing or shrinking the elements.  To avoid having to
4726   // handle annoying details of growing/shrinking FP values, we convert them to
4727   // int first.
4728   if (SrcEltVT.isFloatingPoint()) {
4729     // Convert the input float vector to a int vector where the elements are the
4730     // same sizes.
4731     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
4732     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
4733     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
4734     SrcEltVT = IntVT;
4735   }
4736
4737   // Now we know the input is an integer vector.  If the output is a FP type,
4738   // convert to integer first, then to FP of the right size.
4739   if (DstEltVT.isFloatingPoint()) {
4740     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
4741     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
4742     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
4743
4744     // Next, convert to FP elements of the same size.
4745     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
4746   }
4747
4748   // Okay, we know the src/dst types are both integers of differing types.
4749   // Handling growing first.
4750   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
4751   if (SrcBitSize < DstBitSize) {
4752     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
4753
4754     SmallVector<SDValue, 8> Ops;
4755     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
4756          i += NumInputsPerOutput) {
4757       bool isLE = TLI.isLittleEndian();
4758       APInt NewBits = APInt(DstBitSize, 0);
4759       bool EltIsUndef = true;
4760       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
4761         // Shift the previously computed bits over.
4762         NewBits <<= SrcBitSize;
4763         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
4764         if (Op.getOpcode() == ISD::UNDEF) continue;
4765         EltIsUndef = false;
4766
4767         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
4768                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
4769       }
4770
4771       if (EltIsUndef)
4772         Ops.push_back(DAG.getUNDEF(DstEltVT));
4773       else
4774         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
4775     }
4776
4777     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
4778     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
4779                        &Ops[0], Ops.size());
4780   }
4781
4782   // Finally, this must be the case where we are shrinking elements: each input
4783   // turns into multiple outputs.
4784   bool isS2V = ISD::isScalarToVector(BV);
4785   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
4786   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
4787                             NumOutputsPerInput*BV->getNumOperands());
4788   SmallVector<SDValue, 8> Ops;
4789
4790   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
4791     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
4792       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
4793         Ops.push_back(DAG.getUNDEF(DstEltVT));
4794       continue;
4795     }
4796
4797     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
4798                   getAPIntValue().zextOrTrunc(SrcBitSize);
4799
4800     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
4801       APInt ThisVal = OpVal.trunc(DstBitSize);
4802       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
4803       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
4804         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
4805         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
4806                            Ops[0]);
4807       OpVal = OpVal.lshr(DstBitSize);
4808     }
4809
4810     // For big endian targets, swap the order of the pieces of each element.
4811     if (TLI.isBigEndian())
4812       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
4813   }
4814
4815   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
4816                      &Ops[0], Ops.size());
4817 }
4818
4819 SDValue DAGCombiner::visitFADD(SDNode *N) {
4820   SDValue N0 = N->getOperand(0);
4821   SDValue N1 = N->getOperand(1);
4822   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
4823   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
4824   EVT VT = N->getValueType(0);
4825
4826   // fold vector ops
4827   if (VT.isVector()) {
4828     SDValue FoldedVOp = SimplifyVBinOp(N);
4829     if (FoldedVOp.getNode()) return FoldedVOp;
4830   }
4831
4832   // fold (fadd c1, c2) -> (fadd c1, c2)
4833   if (N0CFP && N1CFP && VT != MVT::ppcf128)
4834     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
4835   // canonicalize constant to RHS
4836   if (N0CFP && !N1CFP)
4837     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
4838   // fold (fadd A, 0) -> A
4839   if (UnsafeFPMath && N1CFP && N1CFP->getValueAPF().isZero())
4840     return N0;
4841   // fold (fadd A, (fneg B)) -> (fsub A, B)
4842   if (isNegatibleForFree(N1, LegalOperations) == 2)
4843     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
4844                        GetNegatedExpression(N1, DAG, LegalOperations));
4845   // fold (fadd (fneg A), B) -> (fsub B, A)
4846   if (isNegatibleForFree(N0, LegalOperations) == 2)
4847     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
4848                        GetNegatedExpression(N0, DAG, LegalOperations));
4849
4850   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
4851   if (UnsafeFPMath && N1CFP && N0.getOpcode() == ISD::FADD &&
4852       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
4853     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
4854                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
4855                                    N0.getOperand(1), N1));
4856
4857   return SDValue();
4858 }
4859
4860 SDValue DAGCombiner::visitFSUB(SDNode *N) {
4861   SDValue N0 = N->getOperand(0);
4862   SDValue N1 = N->getOperand(1);
4863   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
4864   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
4865   EVT VT = N->getValueType(0);
4866
4867   // fold vector ops
4868   if (VT.isVector()) {
4869     SDValue FoldedVOp = SimplifyVBinOp(N);
4870     if (FoldedVOp.getNode()) return FoldedVOp;
4871   }
4872
4873   // fold (fsub c1, c2) -> c1-c2
4874   if (N0CFP && N1CFP && VT != MVT::ppcf128)
4875     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
4876   // fold (fsub A, 0) -> A
4877   if (UnsafeFPMath && N1CFP && N1CFP->getValueAPF().isZero())
4878     return N0;
4879   // fold (fsub 0, B) -> -B
4880   if (UnsafeFPMath && N0CFP && N0CFP->getValueAPF().isZero()) {
4881     if (isNegatibleForFree(N1, LegalOperations))
4882       return GetNegatedExpression(N1, DAG, LegalOperations);
4883     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
4884       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N1);
4885   }
4886   // fold (fsub A, (fneg B)) -> (fadd A, B)
4887   if (isNegatibleForFree(N1, LegalOperations))
4888     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0,
4889                        GetNegatedExpression(N1, DAG, LegalOperations));
4890
4891   return SDValue();
4892 }
4893
4894 SDValue DAGCombiner::visitFMUL(SDNode *N) {
4895   SDValue N0 = N->getOperand(0);
4896   SDValue N1 = N->getOperand(1);
4897   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
4898   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
4899   EVT VT = N->getValueType(0);
4900
4901   // fold vector ops
4902   if (VT.isVector()) {
4903     SDValue FoldedVOp = SimplifyVBinOp(N);
4904     if (FoldedVOp.getNode()) return FoldedVOp;
4905   }
4906
4907   // fold (fmul c1, c2) -> c1*c2
4908   if (N0CFP && N1CFP && VT != MVT::ppcf128)
4909     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
4910   // canonicalize constant to RHS
4911   if (N0CFP && !N1CFP)
4912     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
4913   // fold (fmul A, 0) -> 0
4914   if (UnsafeFPMath && N1CFP && N1CFP->getValueAPF().isZero())
4915     return N1;
4916   // fold (fmul A, 0) -> 0, vector edition.
4917   if (UnsafeFPMath && ISD::isBuildVectorAllZeros(N1.getNode()))
4918     return N1;
4919   // fold (fmul X, 2.0) -> (fadd X, X)
4920   if (N1CFP && N1CFP->isExactlyValue(+2.0))
4921     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
4922   // fold (fmul X, -1.0) -> (fneg X)
4923   if (N1CFP && N1CFP->isExactlyValue(-1.0))
4924     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
4925       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
4926
4927   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
4928   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations)) {
4929     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations)) {
4930       // Both can be negated for free, check to see if at least one is cheaper
4931       // negated.
4932       if (LHSNeg == 2 || RHSNeg == 2)
4933         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
4934                            GetNegatedExpression(N0, DAG, LegalOperations),
4935                            GetNegatedExpression(N1, DAG, LegalOperations));
4936     }
4937   }
4938
4939   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
4940   if (UnsafeFPMath && N1CFP && N0.getOpcode() == ISD::FMUL &&
4941       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
4942     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
4943                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
4944                                    N0.getOperand(1), N1));
4945
4946   return SDValue();
4947 }
4948
4949 SDValue DAGCombiner::visitFDIV(SDNode *N) {
4950   SDValue N0 = N->getOperand(0);
4951   SDValue N1 = N->getOperand(1);
4952   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
4953   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
4954   EVT VT = N->getValueType(0);
4955
4956   // fold vector ops
4957   if (VT.isVector()) {
4958     SDValue FoldedVOp = SimplifyVBinOp(N);
4959     if (FoldedVOp.getNode()) return FoldedVOp;
4960   }
4961
4962   // fold (fdiv c1, c2) -> c1/c2
4963   if (N0CFP && N1CFP && VT != MVT::ppcf128)
4964     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
4965
4966
4967   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
4968   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations)) {
4969     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations)) {
4970       // Both can be negated for free, check to see if at least one is cheaper
4971       // negated.
4972       if (LHSNeg == 2 || RHSNeg == 2)
4973         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
4974                            GetNegatedExpression(N0, DAG, LegalOperations),
4975                            GetNegatedExpression(N1, DAG, LegalOperations));
4976     }
4977   }
4978
4979   return SDValue();
4980 }
4981
4982 SDValue DAGCombiner::visitFREM(SDNode *N) {
4983   SDValue N0 = N->getOperand(0);
4984   SDValue N1 = N->getOperand(1);
4985   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
4986   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
4987   EVT VT = N->getValueType(0);
4988
4989   // fold (frem c1, c2) -> fmod(c1,c2)
4990   if (N0CFP && N1CFP && VT != MVT::ppcf128)
4991     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
4992
4993   return SDValue();
4994 }
4995
4996 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
4997   SDValue N0 = N->getOperand(0);
4998   SDValue N1 = N->getOperand(1);
4999   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5000   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5001   EVT VT = N->getValueType(0);
5002
5003   if (N0CFP && N1CFP && VT != MVT::ppcf128)  // Constant fold
5004     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
5005
5006   if (N1CFP) {
5007     const APFloat& V = N1CFP->getValueAPF();
5008     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
5009     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
5010     if (!V.isNegative()) {
5011       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
5012         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5013     } else {
5014       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5015         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
5016                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
5017     }
5018   }
5019
5020   // copysign(fabs(x), y) -> copysign(x, y)
5021   // copysign(fneg(x), y) -> copysign(x, y)
5022   // copysign(copysign(x,z), y) -> copysign(x, y)
5023   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
5024       N0.getOpcode() == ISD::FCOPYSIGN)
5025     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5026                        N0.getOperand(0), N1);
5027
5028   // copysign(x, abs(y)) -> abs(x)
5029   if (N1.getOpcode() == ISD::FABS)
5030     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5031
5032   // copysign(x, copysign(y,z)) -> copysign(x, z)
5033   if (N1.getOpcode() == ISD::FCOPYSIGN)
5034     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5035                        N0, N1.getOperand(1));
5036
5037   // copysign(x, fp_extend(y)) -> copysign(x, y)
5038   // copysign(x, fp_round(y)) -> copysign(x, y)
5039   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
5040     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5041                        N0, N1.getOperand(0));
5042
5043   return SDValue();
5044 }
5045
5046 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
5047   SDValue N0 = N->getOperand(0);
5048   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5049   EVT VT = N->getValueType(0);
5050   EVT OpVT = N0.getValueType();
5051
5052   // fold (sint_to_fp c1) -> c1fp
5053   if (N0C && OpVT != MVT::ppcf128)
5054     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5055
5056   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
5057   // but UINT_TO_FP is legal on this target, try to convert.
5058   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
5059       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
5060     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
5061     if (DAG.SignBitIsZero(N0))
5062       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5063   }
5064
5065   return SDValue();
5066 }
5067
5068 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
5069   SDValue N0 = N->getOperand(0);
5070   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5071   EVT VT = N->getValueType(0);
5072   EVT OpVT = N0.getValueType();
5073
5074   // fold (uint_to_fp c1) -> c1fp
5075   if (N0C && OpVT != MVT::ppcf128)
5076     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5077
5078   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
5079   // but SINT_TO_FP is legal on this target, try to convert.
5080   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
5081       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
5082     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
5083     if (DAG.SignBitIsZero(N0))
5084       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5085   }
5086
5087   return SDValue();
5088 }
5089
5090 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
5091   SDValue N0 = N->getOperand(0);
5092   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5093   EVT VT = N->getValueType(0);
5094
5095   // fold (fp_to_sint c1fp) -> c1
5096   if (N0CFP)
5097     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
5098
5099   return SDValue();
5100 }
5101
5102 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
5103   SDValue N0 = N->getOperand(0);
5104   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5105   EVT VT = N->getValueType(0);
5106
5107   // fold (fp_to_uint c1fp) -> c1
5108   if (N0CFP && VT != MVT::ppcf128)
5109     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
5110
5111   return SDValue();
5112 }
5113
5114 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
5115   SDValue N0 = N->getOperand(0);
5116   SDValue N1 = N->getOperand(1);
5117   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5118   EVT VT = N->getValueType(0);
5119
5120   // fold (fp_round c1fp) -> c1fp
5121   if (N0CFP && N0.getValueType() != MVT::ppcf128)
5122     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
5123
5124   // fold (fp_round (fp_extend x)) -> x
5125   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
5126     return N0.getOperand(0);
5127
5128   // fold (fp_round (fp_round x)) -> (fp_round x)
5129   if (N0.getOpcode() == ISD::FP_ROUND) {
5130     // This is a value preserving truncation if both round's are.
5131     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
5132                    N0.getNode()->getConstantOperandVal(1) == 1;
5133     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
5134                        DAG.getIntPtrConstant(IsTrunc));
5135   }
5136
5137   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
5138   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
5139     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
5140                               N0.getOperand(0), N1);
5141     AddToWorkList(Tmp.getNode());
5142     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5143                        Tmp, N0.getOperand(1));
5144   }
5145
5146   return SDValue();
5147 }
5148
5149 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
5150   SDValue N0 = N->getOperand(0);
5151   EVT VT = N->getValueType(0);
5152   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5153   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5154
5155   // fold (fp_round_inreg c1fp) -> c1fp
5156   if (N0CFP && isTypeLegal(EVT)) {
5157     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
5158     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
5159   }
5160
5161   return SDValue();
5162 }
5163
5164 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
5165   SDValue N0 = N->getOperand(0);
5166   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5167   EVT VT = N->getValueType(0);
5168
5169   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
5170   if (N->hasOneUse() &&
5171       N->use_begin()->getOpcode() == ISD::FP_ROUND)
5172     return SDValue();
5173
5174   // fold (fp_extend c1fp) -> c1fp
5175   if (N0CFP && VT != MVT::ppcf128)
5176     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
5177
5178   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
5179   // value of X.
5180   if (N0.getOpcode() == ISD::FP_ROUND
5181       && N0.getNode()->getConstantOperandVal(1) == 1) {
5182     SDValue In = N0.getOperand(0);
5183     if (In.getValueType() == VT) return In;
5184     if (VT.bitsLT(In.getValueType()))
5185       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
5186                          In, N0.getOperand(1));
5187     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
5188   }
5189
5190   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
5191   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
5192       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5193        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5194     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5195     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, N->getDebugLoc(),
5196                                      LN0->getChain(),
5197                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5198                                      N0.getValueType(),
5199                                      LN0->isVolatile(), LN0->isNonTemporal(),
5200                                      LN0->getAlignment());
5201     CombineTo(N, ExtLoad);
5202     CombineTo(N0.getNode(),
5203               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
5204                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
5205               ExtLoad.getValue(1));
5206     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5207   }
5208
5209   return SDValue();
5210 }
5211
5212 SDValue DAGCombiner::visitFNEG(SDNode *N) {
5213   SDValue N0 = N->getOperand(0);
5214   EVT VT = N->getValueType(0);
5215
5216   if (isNegatibleForFree(N0, LegalOperations))
5217     return GetNegatedExpression(N0, DAG, LegalOperations);
5218
5219   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
5220   // constant pool values.
5221   if (N0.getOpcode() == ISD::BITCAST &&
5222       !VT.isVector() &&
5223       N0.getNode()->hasOneUse() &&
5224       N0.getOperand(0).getValueType().isInteger()) {
5225     SDValue Int = N0.getOperand(0);
5226     EVT IntVT = Int.getValueType();
5227     if (IntVT.isInteger() && !IntVT.isVector()) {
5228       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
5229               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
5230       AddToWorkList(Int.getNode());
5231       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5232                          VT, Int);
5233     }
5234   }
5235
5236   return SDValue();
5237 }
5238
5239 SDValue DAGCombiner::visitFABS(SDNode *N) {
5240   SDValue N0 = N->getOperand(0);
5241   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5242   EVT VT = N->getValueType(0);
5243
5244   // fold (fabs c1) -> fabs(c1)
5245   if (N0CFP && VT != MVT::ppcf128)
5246     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5247   // fold (fabs (fabs x)) -> (fabs x)
5248   if (N0.getOpcode() == ISD::FABS)
5249     return N->getOperand(0);
5250   // fold (fabs (fneg x)) -> (fabs x)
5251   // fold (fabs (fcopysign x, y)) -> (fabs x)
5252   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
5253     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
5254
5255   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
5256   // constant pool values.
5257   if (N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
5258       N0.getOperand(0).getValueType().isInteger() &&
5259       !N0.getOperand(0).getValueType().isVector()) {
5260     SDValue Int = N0.getOperand(0);
5261     EVT IntVT = Int.getValueType();
5262     if (IntVT.isInteger() && !IntVT.isVector()) {
5263       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
5264              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
5265       AddToWorkList(Int.getNode());
5266       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5267                          N->getValueType(0), Int);
5268     }
5269   }
5270
5271   return SDValue();
5272 }
5273
5274 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
5275   SDValue Chain = N->getOperand(0);
5276   SDValue N1 = N->getOperand(1);
5277   SDValue N2 = N->getOperand(2);
5278
5279   // If N is a constant we could fold this into a fallthrough or unconditional
5280   // branch. However that doesn't happen very often in normal code, because
5281   // Instcombine/SimplifyCFG should have handled the available opportunities.
5282   // If we did this folding here, it would be necessary to update the
5283   // MachineBasicBlock CFG, which is awkward.
5284
5285   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
5286   // on the target.
5287   if (N1.getOpcode() == ISD::SETCC &&
5288       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
5289     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
5290                        Chain, N1.getOperand(2),
5291                        N1.getOperand(0), N1.getOperand(1), N2);
5292   }
5293
5294   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
5295       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
5296        (N1.getOperand(0).hasOneUse() &&
5297         N1.getOperand(0).getOpcode() == ISD::SRL))) {
5298     SDNode *Trunc = 0;
5299     if (N1.getOpcode() == ISD::TRUNCATE) {
5300       // Look pass the truncate.
5301       Trunc = N1.getNode();
5302       N1 = N1.getOperand(0);
5303     }
5304
5305     // Match this pattern so that we can generate simpler code:
5306     //
5307     //   %a = ...
5308     //   %b = and i32 %a, 2
5309     //   %c = srl i32 %b, 1
5310     //   brcond i32 %c ...
5311     //
5312     // into
5313     //
5314     //   %a = ...
5315     //   %b = and i32 %a, 2
5316     //   %c = setcc eq %b, 0
5317     //   brcond %c ...
5318     //
5319     // This applies only when the AND constant value has one bit set and the
5320     // SRL constant is equal to the log2 of the AND constant. The back-end is
5321     // smart enough to convert the result into a TEST/JMP sequence.
5322     SDValue Op0 = N1.getOperand(0);
5323     SDValue Op1 = N1.getOperand(1);
5324
5325     if (Op0.getOpcode() == ISD::AND &&
5326         Op1.getOpcode() == ISD::Constant) {
5327       SDValue AndOp1 = Op0.getOperand(1);
5328
5329       if (AndOp1.getOpcode() == ISD::Constant) {
5330         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
5331
5332         if (AndConst.isPowerOf2() &&
5333             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
5334           SDValue SetCC =
5335             DAG.getSetCC(N->getDebugLoc(),
5336                          TLI.getSetCCResultType(Op0.getValueType()),
5337                          Op0, DAG.getConstant(0, Op0.getValueType()),
5338                          ISD::SETNE);
5339
5340           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
5341                                           MVT::Other, Chain, SetCC, N2);
5342           // Don't add the new BRCond into the worklist or else SimplifySelectCC
5343           // will convert it back to (X & C1) >> C2.
5344           CombineTo(N, NewBRCond, false);
5345           // Truncate is dead.
5346           if (Trunc) {
5347             removeFromWorkList(Trunc);
5348             DAG.DeleteNode(Trunc);
5349           }
5350           // Replace the uses of SRL with SETCC
5351           WorkListRemover DeadNodes(*this);
5352           DAG.ReplaceAllUsesOfValueWith(N1, SetCC, &DeadNodes);
5353           removeFromWorkList(N1.getNode());
5354           DAG.DeleteNode(N1.getNode());
5355           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5356         }
5357       }
5358     }
5359
5360     if (Trunc)
5361       // Restore N1 if the above transformation doesn't match.
5362       N1 = N->getOperand(1);
5363   }
5364
5365   // Transform br(xor(x, y)) -> br(x != y)
5366   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
5367   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
5368     SDNode *TheXor = N1.getNode();
5369     SDValue Op0 = TheXor->getOperand(0);
5370     SDValue Op1 = TheXor->getOperand(1);
5371     if (Op0.getOpcode() == Op1.getOpcode()) {
5372       // Avoid missing important xor optimizations.
5373       SDValue Tmp = visitXOR(TheXor);
5374       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
5375         DEBUG(dbgs() << "\nReplacing.8 ";
5376               TheXor->dump(&DAG);
5377               dbgs() << "\nWith: ";
5378               Tmp.getNode()->dump(&DAG);
5379               dbgs() << '\n');
5380         WorkListRemover DeadNodes(*this);
5381         DAG.ReplaceAllUsesOfValueWith(N1, Tmp, &DeadNodes);
5382         removeFromWorkList(TheXor);
5383         DAG.DeleteNode(TheXor);
5384         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
5385                            MVT::Other, Chain, Tmp, N2);
5386       }
5387     }
5388
5389     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
5390       bool Equal = false;
5391       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
5392         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
5393             Op0.getOpcode() == ISD::XOR) {
5394           TheXor = Op0.getNode();
5395           Equal = true;
5396         }
5397
5398       EVT SetCCVT = N1.getValueType();
5399       if (LegalTypes)
5400         SetCCVT = TLI.getSetCCResultType(SetCCVT);
5401       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
5402                                    SetCCVT,
5403                                    Op0, Op1,
5404                                    Equal ? ISD::SETEQ : ISD::SETNE);
5405       // Replace the uses of XOR with SETCC
5406       WorkListRemover DeadNodes(*this);
5407       DAG.ReplaceAllUsesOfValueWith(N1, SetCC, &DeadNodes);
5408       removeFromWorkList(N1.getNode());
5409       DAG.DeleteNode(N1.getNode());
5410       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
5411                          MVT::Other, Chain, SetCC, N2);
5412     }
5413   }
5414
5415   return SDValue();
5416 }
5417
5418 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
5419 //
5420 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
5421   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
5422   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
5423
5424   // If N is a constant we could fold this into a fallthrough or unconditional
5425   // branch. However that doesn't happen very often in normal code, because
5426   // Instcombine/SimplifyCFG should have handled the available opportunities.
5427   // If we did this folding here, it would be necessary to update the
5428   // MachineBasicBlock CFG, which is awkward.
5429
5430   // Use SimplifySetCC to simplify SETCC's.
5431   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
5432                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
5433                                false);
5434   if (Simp.getNode()) AddToWorkList(Simp.getNode());
5435
5436   // fold to a simpler setcc
5437   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
5438     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
5439                        N->getOperand(0), Simp.getOperand(2),
5440                        Simp.getOperand(0), Simp.getOperand(1),
5441                        N->getOperand(4));
5442
5443   return SDValue();
5444 }
5445
5446 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
5447 /// pre-indexed load / store when the base pointer is an add or subtract
5448 /// and it has other uses besides the load / store. After the
5449 /// transformation, the new indexed load / store has effectively folded
5450 /// the add / subtract in and all of its other uses are redirected to the
5451 /// new load / store.
5452 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
5453   if (!LegalOperations)
5454     return false;
5455
5456   bool isLoad = true;
5457   SDValue Ptr;
5458   EVT VT;
5459   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
5460     if (LD->isIndexed())
5461       return false;
5462     VT = LD->getMemoryVT();
5463     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
5464         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
5465       return false;
5466     Ptr = LD->getBasePtr();
5467   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
5468     if (ST->isIndexed())
5469       return false;
5470     VT = ST->getMemoryVT();
5471     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
5472         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
5473       return false;
5474     Ptr = ST->getBasePtr();
5475     isLoad = false;
5476   } else {
5477     return false;
5478   }
5479
5480   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
5481   // out.  There is no reason to make this a preinc/predec.
5482   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
5483       Ptr.getNode()->hasOneUse())
5484     return false;
5485
5486   // Ask the target to do addressing mode selection.
5487   SDValue BasePtr;
5488   SDValue Offset;
5489   ISD::MemIndexedMode AM = ISD::UNINDEXED;
5490   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
5491     return false;
5492   // Don't create a indexed load / store with zero offset.
5493   if (isa<ConstantSDNode>(Offset) &&
5494       cast<ConstantSDNode>(Offset)->isNullValue())
5495     return false;
5496
5497   // Try turning it into a pre-indexed load / store except when:
5498   // 1) The new base ptr is a frame index.
5499   // 2) If N is a store and the new base ptr is either the same as or is a
5500   //    predecessor of the value being stored.
5501   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
5502   //    that would create a cycle.
5503   // 4) All uses are load / store ops that use it as old base ptr.
5504
5505   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
5506   // (plus the implicit offset) to a register to preinc anyway.
5507   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
5508     return false;
5509
5510   // Check #2.
5511   if (!isLoad) {
5512     SDValue Val = cast<StoreSDNode>(N)->getValue();
5513     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
5514       return false;
5515   }
5516
5517   // Now check for #3 and #4.
5518   bool RealUse = false;
5519   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
5520          E = Ptr.getNode()->use_end(); I != E; ++I) {
5521     SDNode *Use = *I;
5522     if (Use == N)
5523       continue;
5524     if (Use->isPredecessorOf(N))
5525       return false;
5526
5527     if (!((Use->getOpcode() == ISD::LOAD &&
5528            cast<LoadSDNode>(Use)->getBasePtr() == Ptr) ||
5529           (Use->getOpcode() == ISD::STORE &&
5530            cast<StoreSDNode>(Use)->getBasePtr() == Ptr)))
5531       RealUse = true;
5532   }
5533
5534   if (!RealUse)
5535     return false;
5536
5537   SDValue Result;
5538   if (isLoad)
5539     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
5540                                 BasePtr, Offset, AM);
5541   else
5542     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
5543                                  BasePtr, Offset, AM);
5544   ++PreIndexedNodes;
5545   ++NodesCombined;
5546   DEBUG(dbgs() << "\nReplacing.4 ";
5547         N->dump(&DAG);
5548         dbgs() << "\nWith: ";
5549         Result.getNode()->dump(&DAG);
5550         dbgs() << '\n');
5551   WorkListRemover DeadNodes(*this);
5552   if (isLoad) {
5553     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0),
5554                                   &DeadNodes);
5555     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2),
5556                                   &DeadNodes);
5557   } else {
5558     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1),
5559                                   &DeadNodes);
5560   }
5561
5562   // Finally, since the node is now dead, remove it from the graph.
5563   DAG.DeleteNode(N);
5564
5565   // Replace the uses of Ptr with uses of the updated base value.
5566   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0),
5567                                 &DeadNodes);
5568   removeFromWorkList(Ptr.getNode());
5569   DAG.DeleteNode(Ptr.getNode());
5570
5571   return true;
5572 }
5573
5574 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
5575 /// add / sub of the base pointer node into a post-indexed load / store.
5576 /// The transformation folded the add / subtract into the new indexed
5577 /// load / store effectively and all of its uses are redirected to the
5578 /// new load / store.
5579 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
5580   if (!LegalOperations)
5581     return false;
5582
5583   bool isLoad = true;
5584   SDValue Ptr;
5585   EVT VT;
5586   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
5587     if (LD->isIndexed())
5588       return false;
5589     VT = LD->getMemoryVT();
5590     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
5591         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
5592       return false;
5593     Ptr = LD->getBasePtr();
5594   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
5595     if (ST->isIndexed())
5596       return false;
5597     VT = ST->getMemoryVT();
5598     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
5599         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
5600       return false;
5601     Ptr = ST->getBasePtr();
5602     isLoad = false;
5603   } else {
5604     return false;
5605   }
5606
5607   if (Ptr.getNode()->hasOneUse())
5608     return false;
5609
5610   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
5611          E = Ptr.getNode()->use_end(); I != E; ++I) {
5612     SDNode *Op = *I;
5613     if (Op == N ||
5614         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
5615       continue;
5616
5617     SDValue BasePtr;
5618     SDValue Offset;
5619     ISD::MemIndexedMode AM = ISD::UNINDEXED;
5620     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
5621       // Don't create a indexed load / store with zero offset.
5622       if (isa<ConstantSDNode>(Offset) &&
5623           cast<ConstantSDNode>(Offset)->isNullValue())
5624         continue;
5625
5626       // Try turning it into a post-indexed load / store except when
5627       // 1) All uses are load / store ops that use it as base ptr.
5628       // 2) Op must be independent of N, i.e. Op is neither a predecessor
5629       //    nor a successor of N. Otherwise, if Op is folded that would
5630       //    create a cycle.
5631
5632       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
5633         continue;
5634
5635       // Check for #1.
5636       bool TryNext = false;
5637       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
5638              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
5639         SDNode *Use = *II;
5640         if (Use == Ptr.getNode())
5641           continue;
5642
5643         // If all the uses are load / store addresses, then don't do the
5644         // transformation.
5645         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
5646           bool RealUse = false;
5647           for (SDNode::use_iterator III = Use->use_begin(),
5648                  EEE = Use->use_end(); III != EEE; ++III) {
5649             SDNode *UseUse = *III;
5650             if (!((UseUse->getOpcode() == ISD::LOAD &&
5651                    cast<LoadSDNode>(UseUse)->getBasePtr().getNode() == Use) ||
5652                   (UseUse->getOpcode() == ISD::STORE &&
5653                    cast<StoreSDNode>(UseUse)->getBasePtr().getNode() == Use)))
5654               RealUse = true;
5655           }
5656
5657           if (!RealUse) {
5658             TryNext = true;
5659             break;
5660           }
5661         }
5662       }
5663
5664       if (TryNext)
5665         continue;
5666
5667       // Check for #2
5668       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
5669         SDValue Result = isLoad
5670           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
5671                                BasePtr, Offset, AM)
5672           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
5673                                 BasePtr, Offset, AM);
5674         ++PostIndexedNodes;
5675         ++NodesCombined;
5676         DEBUG(dbgs() << "\nReplacing.5 ";
5677               N->dump(&DAG);
5678               dbgs() << "\nWith: ";
5679               Result.getNode()->dump(&DAG);
5680               dbgs() << '\n');
5681         WorkListRemover DeadNodes(*this);
5682         if (isLoad) {
5683           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0),
5684                                         &DeadNodes);
5685           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2),
5686                                         &DeadNodes);
5687         } else {
5688           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1),
5689                                         &DeadNodes);
5690         }
5691
5692         // Finally, since the node is now dead, remove it from the graph.
5693         DAG.DeleteNode(N);
5694
5695         // Replace the uses of Use with uses of the updated base value.
5696         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
5697                                       Result.getValue(isLoad ? 1 : 0),
5698                                       &DeadNodes);
5699         removeFromWorkList(Op);
5700         DAG.DeleteNode(Op);
5701         return true;
5702       }
5703     }
5704   }
5705
5706   return false;
5707 }
5708
5709 SDValue DAGCombiner::visitLOAD(SDNode *N) {
5710   LoadSDNode *LD  = cast<LoadSDNode>(N);
5711   SDValue Chain = LD->getChain();
5712   SDValue Ptr   = LD->getBasePtr();
5713
5714   // If load is not volatile and there are no uses of the loaded value (and
5715   // the updated indexed value in case of indexed loads), change uses of the
5716   // chain value into uses of the chain input (i.e. delete the dead load).
5717   if (!LD->isVolatile()) {
5718     if (N->getValueType(1) == MVT::Other) {
5719       // Unindexed loads.
5720       if (N->hasNUsesOfValue(0, 0)) {
5721         // It's not safe to use the two value CombineTo variant here. e.g.
5722         // v1, chain2 = load chain1, loc
5723         // v2, chain3 = load chain2, loc
5724         // v3         = add v2, c
5725         // Now we replace use of chain2 with chain1.  This makes the second load
5726         // isomorphic to the one we are deleting, and thus makes this load live.
5727         DEBUG(dbgs() << "\nReplacing.6 ";
5728               N->dump(&DAG);
5729               dbgs() << "\nWith chain: ";
5730               Chain.getNode()->dump(&DAG);
5731               dbgs() << "\n");
5732         WorkListRemover DeadNodes(*this);
5733         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain, &DeadNodes);
5734
5735         if (N->use_empty()) {
5736           removeFromWorkList(N);
5737           DAG.DeleteNode(N);
5738         }
5739
5740         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5741       }
5742     } else {
5743       // Indexed loads.
5744       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
5745       if (N->hasNUsesOfValue(0, 0) && N->hasNUsesOfValue(0, 1)) {
5746         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
5747         DEBUG(dbgs() << "\nReplacing.7 ";
5748               N->dump(&DAG);
5749               dbgs() << "\nWith: ";
5750               Undef.getNode()->dump(&DAG);
5751               dbgs() << " and 2 other values\n");
5752         WorkListRemover DeadNodes(*this);
5753         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef, &DeadNodes);
5754         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
5755                                       DAG.getUNDEF(N->getValueType(1)),
5756                                       &DeadNodes);
5757         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain, &DeadNodes);
5758         removeFromWorkList(N);
5759         DAG.DeleteNode(N);
5760         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5761       }
5762     }
5763   }
5764
5765   // If this load is directly stored, replace the load value with the stored
5766   // value.
5767   // TODO: Handle store large -> read small portion.
5768   // TODO: Handle TRUNCSTORE/LOADEXT
5769   if (LD->getExtensionType() == ISD::NON_EXTLOAD &&
5770       !LD->isVolatile()) {
5771     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
5772       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
5773       if (PrevST->getBasePtr() == Ptr &&
5774           PrevST->getValue().getValueType() == N->getValueType(0))
5775       return CombineTo(N, Chain.getOperand(1), Chain);
5776     }
5777   }
5778
5779   // Try to infer better alignment information than the load already has.
5780   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
5781     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
5782       if (Align > LD->getAlignment())
5783         return DAG.getExtLoad(LD->getExtensionType(), LD->getValueType(0),
5784                               N->getDebugLoc(),
5785                               Chain, Ptr, LD->getPointerInfo(),
5786                               LD->getMemoryVT(),
5787                               LD->isVolatile(), LD->isNonTemporal(), Align);
5788     }
5789   }
5790
5791   if (CombinerAA) {
5792     // Walk up chain skipping non-aliasing memory nodes.
5793     SDValue BetterChain = FindBetterChain(N, Chain);
5794
5795     // If there is a better chain.
5796     if (Chain != BetterChain) {
5797       SDValue ReplLoad;
5798
5799       // Replace the chain to void dependency.
5800       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
5801         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
5802                                BetterChain, Ptr, LD->getPointerInfo(),
5803                                LD->isVolatile(), LD->isNonTemporal(),
5804                                LD->getAlignment());
5805       } else {
5806         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getValueType(0),
5807                                   LD->getDebugLoc(),
5808                                   BetterChain, Ptr, LD->getPointerInfo(),
5809                                   LD->getMemoryVT(),
5810                                   LD->isVolatile(),
5811                                   LD->isNonTemporal(),
5812                                   LD->getAlignment());
5813       }
5814
5815       // Create token factor to keep old chain connected.
5816       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
5817                                   MVT::Other, Chain, ReplLoad.getValue(1));
5818
5819       // Make sure the new and old chains are cleaned up.
5820       AddToWorkList(Token.getNode());
5821
5822       // Replace uses with load result and token factor. Don't add users
5823       // to work list.
5824       return CombineTo(N, ReplLoad.getValue(0), Token, false);
5825     }
5826   }
5827
5828   // Try transforming N to an indexed load.
5829   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
5830     return SDValue(N, 0);
5831
5832   return SDValue();
5833 }
5834
5835 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
5836 /// load is having specific bytes cleared out.  If so, return the byte size
5837 /// being masked out and the shift amount.
5838 static std::pair<unsigned, unsigned>
5839 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
5840   std::pair<unsigned, unsigned> Result(0, 0);
5841
5842   // Check for the structure we're looking for.
5843   if (V->getOpcode() != ISD::AND ||
5844       !isa<ConstantSDNode>(V->getOperand(1)) ||
5845       !ISD::isNormalLoad(V->getOperand(0).getNode()))
5846     return Result;
5847
5848   // Check the chain and pointer.
5849   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
5850   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
5851
5852   // The store should be chained directly to the load or be an operand of a
5853   // tokenfactor.
5854   if (LD == Chain.getNode())
5855     ; // ok.
5856   else if (Chain->getOpcode() != ISD::TokenFactor)
5857     return Result; // Fail.
5858   else {
5859     bool isOk = false;
5860     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
5861       if (Chain->getOperand(i).getNode() == LD) {
5862         isOk = true;
5863         break;
5864       }
5865     if (!isOk) return Result;
5866   }
5867
5868   // This only handles simple types.
5869   if (V.getValueType() != MVT::i16 &&
5870       V.getValueType() != MVT::i32 &&
5871       V.getValueType() != MVT::i64)
5872     return Result;
5873
5874   // Check the constant mask.  Invert it so that the bits being masked out are
5875   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
5876   // follow the sign bit for uniformity.
5877   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
5878   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
5879   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
5880   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
5881   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
5882   if (NotMaskLZ == 64) return Result;  // All zero mask.
5883
5884   // See if we have a continuous run of bits.  If so, we have 0*1+0*
5885   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
5886     return Result;
5887
5888   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
5889   if (V.getValueType() != MVT::i64 && NotMaskLZ)
5890     NotMaskLZ -= 64-V.getValueSizeInBits();
5891
5892   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
5893   switch (MaskedBytes) {
5894   case 1:
5895   case 2:
5896   case 4: break;
5897   default: return Result; // All one mask, or 5-byte mask.
5898   }
5899
5900   // Verify that the first bit starts at a multiple of mask so that the access
5901   // is aligned the same as the access width.
5902   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
5903
5904   Result.first = MaskedBytes;
5905   Result.second = NotMaskTZ/8;
5906   return Result;
5907 }
5908
5909
5910 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
5911 /// provides a value as specified by MaskInfo.  If so, replace the specified
5912 /// store with a narrower store of truncated IVal.
5913 static SDNode *
5914 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
5915                                 SDValue IVal, StoreSDNode *St,
5916                                 DAGCombiner *DC) {
5917   unsigned NumBytes = MaskInfo.first;
5918   unsigned ByteShift = MaskInfo.second;
5919   SelectionDAG &DAG = DC->getDAG();
5920
5921   // Check to see if IVal is all zeros in the part being masked in by the 'or'
5922   // that uses this.  If not, this is not a replacement.
5923   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
5924                                   ByteShift*8, (ByteShift+NumBytes)*8);
5925   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
5926
5927   // Check that it is legal on the target to do this.  It is legal if the new
5928   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
5929   // legalization.
5930   MVT VT = MVT::getIntegerVT(NumBytes*8);
5931   if (!DC->isTypeLegal(VT))
5932     return 0;
5933
5934   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
5935   // shifted by ByteShift and truncated down to NumBytes.
5936   if (ByteShift)
5937     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
5938                        DAG.getConstant(ByteShift*8, DC->getShiftAmountTy()));
5939
5940   // Figure out the offset for the store and the alignment of the access.
5941   unsigned StOffset;
5942   unsigned NewAlign = St->getAlignment();
5943
5944   if (DAG.getTargetLoweringInfo().isLittleEndian())
5945     StOffset = ByteShift;
5946   else
5947     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
5948
5949   SDValue Ptr = St->getBasePtr();
5950   if (StOffset) {
5951     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
5952                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
5953     NewAlign = MinAlign(NewAlign, StOffset);
5954   }
5955
5956   // Truncate down to the new size.
5957   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
5958
5959   ++OpsNarrowed;
5960   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
5961                       St->getPointerInfo().getWithOffset(StOffset),
5962                       false, false, NewAlign).getNode();
5963 }
5964
5965
5966 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
5967 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
5968 /// of the loaded bits, try narrowing the load and store if it would end up
5969 /// being a win for performance or code size.
5970 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
5971   StoreSDNode *ST  = cast<StoreSDNode>(N);
5972   if (ST->isVolatile())
5973     return SDValue();
5974
5975   SDValue Chain = ST->getChain();
5976   SDValue Value = ST->getValue();
5977   SDValue Ptr   = ST->getBasePtr();
5978   EVT VT = Value.getValueType();
5979
5980   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
5981     return SDValue();
5982
5983   unsigned Opc = Value.getOpcode();
5984
5985   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
5986   // is a byte mask indicating a consecutive number of bytes, check to see if
5987   // Y is known to provide just those bytes.  If so, we try to replace the
5988   // load + replace + store sequence with a single (narrower) store, which makes
5989   // the load dead.
5990   if (Opc == ISD::OR) {
5991     std::pair<unsigned, unsigned> MaskedLoad;
5992     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
5993     if (MaskedLoad.first)
5994       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
5995                                                   Value.getOperand(1), ST,this))
5996         return SDValue(NewST, 0);
5997
5998     // Or is commutative, so try swapping X and Y.
5999     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
6000     if (MaskedLoad.first)
6001       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
6002                                                   Value.getOperand(0), ST,this))
6003         return SDValue(NewST, 0);
6004   }
6005
6006   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
6007       Value.getOperand(1).getOpcode() != ISD::Constant)
6008     return SDValue();
6009
6010   SDValue N0 = Value.getOperand(0);
6011   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6012       Chain == SDValue(N0.getNode(), 1)) {
6013     LoadSDNode *LD = cast<LoadSDNode>(N0);
6014     if (LD->getBasePtr() != Ptr ||
6015         LD->getPointerInfo().getAddrSpace() !=
6016         ST->getPointerInfo().getAddrSpace())
6017       return SDValue();
6018
6019     // Find the type to narrow it the load / op / store to.
6020     SDValue N1 = Value.getOperand(1);
6021     unsigned BitWidth = N1.getValueSizeInBits();
6022     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
6023     if (Opc == ISD::AND)
6024       Imm ^= APInt::getAllOnesValue(BitWidth);
6025     if (Imm == 0 || Imm.isAllOnesValue())
6026       return SDValue();
6027     unsigned ShAmt = Imm.countTrailingZeros();
6028     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
6029     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
6030     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6031     while (NewBW < BitWidth &&
6032            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
6033              TLI.isNarrowingProfitable(VT, NewVT))) {
6034       NewBW = NextPowerOf2(NewBW);
6035       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6036     }
6037     if (NewBW >= BitWidth)
6038       return SDValue();
6039
6040     // If the lsb changed does not start at the type bitwidth boundary,
6041     // start at the previous one.
6042     if (ShAmt % NewBW)
6043       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
6044     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt, ShAmt + NewBW);
6045     if ((Imm & Mask) == Imm) {
6046       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
6047       if (Opc == ISD::AND)
6048         NewImm ^= APInt::getAllOnesValue(NewBW);
6049       uint64_t PtrOff = ShAmt / 8;
6050       // For big endian targets, we need to adjust the offset to the pointer to
6051       // load the correct bytes.
6052       if (TLI.isBigEndian())
6053         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
6054
6055       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
6056       const Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
6057       if (NewAlign < TLI.getTargetData()->getABITypeAlignment(NewVTTy))
6058         return SDValue();
6059
6060       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
6061                                    Ptr.getValueType(), Ptr,
6062                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
6063       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
6064                                   LD->getChain(), NewPtr,
6065                                   LD->getPointerInfo().getWithOffset(PtrOff),
6066                                   LD->isVolatile(), LD->isNonTemporal(),
6067                                   NewAlign);
6068       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
6069                                    DAG.getConstant(NewImm, NewVT));
6070       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
6071                                    NewVal, NewPtr,
6072                                    ST->getPointerInfo().getWithOffset(PtrOff),
6073                                    false, false, NewAlign);
6074
6075       AddToWorkList(NewPtr.getNode());
6076       AddToWorkList(NewLD.getNode());
6077       AddToWorkList(NewVal.getNode());
6078       WorkListRemover DeadNodes(*this);
6079       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1),
6080                                     &DeadNodes);
6081       ++OpsNarrowed;
6082       return NewST;
6083     }
6084   }
6085
6086   return SDValue();
6087 }
6088
6089 SDValue DAGCombiner::visitSTORE(SDNode *N) {
6090   StoreSDNode *ST  = cast<StoreSDNode>(N);
6091   SDValue Chain = ST->getChain();
6092   SDValue Value = ST->getValue();
6093   SDValue Ptr   = ST->getBasePtr();
6094
6095   // If this is a store of a bit convert, store the input value if the
6096   // resultant store does not need a higher alignment than the original.
6097   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
6098       ST->isUnindexed()) {
6099     unsigned OrigAlign = ST->getAlignment();
6100     EVT SVT = Value.getOperand(0).getValueType();
6101     unsigned Align = TLI.getTargetData()->
6102       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
6103     if (Align <= OrigAlign &&
6104         ((!LegalOperations && !ST->isVolatile()) ||
6105          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
6106       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
6107                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
6108                           ST->isNonTemporal(), OrigAlign);
6109   }
6110
6111   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
6112   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
6113     // NOTE: If the original store is volatile, this transform must not increase
6114     // the number of stores.  For example, on x86-32 an f64 can be stored in one
6115     // processor operation but an i64 (which is not legal) requires two.  So the
6116     // transform should not be done in this case.
6117     if (Value.getOpcode() != ISD::TargetConstantFP) {
6118       SDValue Tmp;
6119       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
6120       default: llvm_unreachable("Unknown FP type");
6121       case MVT::f80:    // We don't do this for these yet.
6122       case MVT::f128:
6123       case MVT::ppcf128:
6124         break;
6125       case MVT::f32:
6126         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
6127             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
6128           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
6129                               bitcastToAPInt().getZExtValue(), MVT::i32);
6130           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
6131                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
6132                               ST->isNonTemporal(), ST->getAlignment());
6133         }
6134         break;
6135       case MVT::f64:
6136         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
6137              !ST->isVolatile()) ||
6138             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
6139           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
6140                                 getZExtValue(), MVT::i64);
6141           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
6142                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
6143                               ST->isNonTemporal(), ST->getAlignment());
6144         } else if (!ST->isVolatile() &&
6145                    TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
6146           // Many FP stores are not made apparent until after legalize, e.g. for
6147           // argument passing.  Since this is so common, custom legalize the
6148           // 64-bit integer store into two 32-bit stores.
6149           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
6150           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
6151           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
6152           if (TLI.isBigEndian()) std::swap(Lo, Hi);
6153
6154           unsigned Alignment = ST->getAlignment();
6155           bool isVolatile = ST->isVolatile();
6156           bool isNonTemporal = ST->isNonTemporal();
6157
6158           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
6159                                      Ptr, ST->getPointerInfo(),
6160                                      isVolatile, isNonTemporal,
6161                                      ST->getAlignment());
6162           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
6163                             DAG.getConstant(4, Ptr.getValueType()));
6164           Alignment = MinAlign(Alignment, 4U);
6165           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
6166                                      Ptr, ST->getPointerInfo().getWithOffset(4),
6167                                      isVolatile, isNonTemporal,
6168                                      Alignment);
6169           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
6170                              St0, St1);
6171         }
6172
6173         break;
6174       }
6175     }
6176   }
6177
6178   // Try to infer better alignment information than the store already has.
6179   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
6180     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
6181       if (Align > ST->getAlignment())
6182         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
6183                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
6184                                  ST->isVolatile(), ST->isNonTemporal(), Align);
6185     }
6186   }
6187
6188   if (CombinerAA) {
6189     // Walk up chain skipping non-aliasing memory nodes.
6190     SDValue BetterChain = FindBetterChain(N, Chain);
6191
6192     // If there is a better chain.
6193     if (Chain != BetterChain) {
6194       SDValue ReplStore;
6195
6196       // Replace the chain to avoid dependency.
6197       if (ST->isTruncatingStore()) {
6198         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
6199                                       ST->getPointerInfo(),
6200                                       ST->getMemoryVT(), ST->isVolatile(),
6201                                       ST->isNonTemporal(), ST->getAlignment());
6202       } else {
6203         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
6204                                  ST->getPointerInfo(),
6205                                  ST->isVolatile(), ST->isNonTemporal(),
6206                                  ST->getAlignment());
6207       }
6208
6209       // Create token to keep both nodes around.
6210       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
6211                                   MVT::Other, Chain, ReplStore);
6212
6213       // Make sure the new and old chains are cleaned up.
6214       AddToWorkList(Token.getNode());
6215
6216       // Don't add users to work list.
6217       return CombineTo(N, Token, false);
6218     }
6219   }
6220
6221   // Try transforming N to an indexed store.
6222   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
6223     return SDValue(N, 0);
6224
6225   // FIXME: is there such a thing as a truncating indexed store?
6226   if (ST->isTruncatingStore() && ST->isUnindexed() &&
6227       Value.getValueType().isInteger()) {
6228     // See if we can simplify the input to this truncstore with knowledge that
6229     // only the low bits are being used.  For example:
6230     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
6231     SDValue Shorter =
6232       GetDemandedBits(Value,
6233                       APInt::getLowBitsSet(Value.getValueSizeInBits(),
6234                                            ST->getMemoryVT().getSizeInBits()));
6235     AddToWorkList(Value.getNode());
6236     if (Shorter.getNode())
6237       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
6238                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
6239                                ST->isVolatile(), ST->isNonTemporal(),
6240                                ST->getAlignment());
6241
6242     // Otherwise, see if we can simplify the operation with
6243     // SimplifyDemandedBits, which only works if the value has a single use.
6244     if (SimplifyDemandedBits(Value,
6245                         APInt::getLowBitsSet(
6246                           Value.getValueType().getScalarType().getSizeInBits(),
6247                           ST->getMemoryVT().getScalarType().getSizeInBits())))
6248       return SDValue(N, 0);
6249   }
6250
6251   // If this is a load followed by a store to the same location, then the store
6252   // is dead/noop.
6253   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
6254     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
6255         ST->isUnindexed() && !ST->isVolatile() &&
6256         // There can't be any side effects between the load and store, such as
6257         // a call or store.
6258         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
6259       // The store is dead, remove it.
6260       return Chain;
6261     }
6262   }
6263
6264   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
6265   // truncating store.  We can do this even if this is already a truncstore.
6266   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
6267       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
6268       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
6269                             ST->getMemoryVT())) {
6270     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
6271                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
6272                              ST->isVolatile(), ST->isNonTemporal(),
6273                              ST->getAlignment());
6274   }
6275
6276   return ReduceLoadOpStoreWidth(N);
6277 }
6278
6279 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
6280   SDValue InVec = N->getOperand(0);
6281   SDValue InVal = N->getOperand(1);
6282   SDValue EltNo = N->getOperand(2);
6283
6284   // If the inserted element is an UNDEF, just use the input vector.
6285   if (InVal.getOpcode() == ISD::UNDEF)
6286     return InVec;
6287
6288   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
6289   // vector with the inserted element.
6290   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
6291     unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6292     SmallVector<SDValue, 8> Ops(InVec.getNode()->op_begin(),
6293                                 InVec.getNode()->op_end());
6294     if (Elt < Ops.size())
6295       Ops[Elt] = InVal;
6296     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
6297                        InVec.getValueType(), &Ops[0], Ops.size());
6298   }
6299   // If the invec is an UNDEF and if EltNo is a constant, create a new
6300   // BUILD_VECTOR with undef elements and the inserted element.
6301   if (!LegalOperations && InVec.getOpcode() == ISD::UNDEF &&
6302       isa<ConstantSDNode>(EltNo)) {
6303     EVT VT = InVec.getValueType();
6304     EVT EltVT = VT.getVectorElementType();
6305     unsigned NElts = VT.getVectorNumElements();
6306     SmallVector<SDValue, 8> Ops(NElts, DAG.getUNDEF(EltVT));
6307
6308     unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6309     if (Elt < Ops.size())
6310       Ops[Elt] = InVal;
6311     return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
6312                        InVec.getValueType(), &Ops[0], Ops.size());
6313   }
6314   return SDValue();
6315 }
6316
6317 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
6318   // (vextract (scalar_to_vector val, 0) -> val
6319   SDValue InVec = N->getOperand(0);
6320
6321  if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
6322    // Check if the result type doesn't match the inserted element type. A
6323    // SCALAR_TO_VECTOR may truncate the inserted element and the
6324    // EXTRACT_VECTOR_ELT may widen the extracted vector.
6325    SDValue InOp = InVec.getOperand(0);
6326    EVT NVT = N->getValueType(0);
6327    if (InOp.getValueType() != NVT) {
6328      assert(InOp.getValueType().isInteger() && NVT.isInteger());
6329      return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
6330    }
6331    return InOp;
6332  }
6333
6334   // Perform only after legalization to ensure build_vector / vector_shuffle
6335   // optimizations have already been done.
6336   if (!LegalOperations) return SDValue();
6337
6338   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
6339   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
6340   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
6341   SDValue EltNo = N->getOperand(1);
6342
6343   if (isa<ConstantSDNode>(EltNo)) {
6344     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6345     bool NewLoad = false;
6346     bool BCNumEltsChanged = false;
6347     EVT VT = InVec.getValueType();
6348     EVT ExtVT = VT.getVectorElementType();
6349     EVT LVT = ExtVT;
6350
6351     if (InVec.getOpcode() == ISD::BITCAST) {
6352       EVT BCVT = InVec.getOperand(0).getValueType();
6353       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
6354         return SDValue();
6355       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
6356         BCNumEltsChanged = true;
6357       InVec = InVec.getOperand(0);
6358       ExtVT = BCVT.getVectorElementType();
6359       NewLoad = true;
6360     }
6361
6362     LoadSDNode *LN0 = NULL;
6363     const ShuffleVectorSDNode *SVN = NULL;
6364     if (ISD::isNormalLoad(InVec.getNode())) {
6365       LN0 = cast<LoadSDNode>(InVec);
6366     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
6367                InVec.getOperand(0).getValueType() == ExtVT &&
6368                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
6369       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
6370     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
6371       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
6372       // =>
6373       // (load $addr+1*size)
6374
6375       // If the bit convert changed the number of elements, it is unsafe
6376       // to examine the mask.
6377       if (BCNumEltsChanged)
6378         return SDValue();
6379
6380       // Select the input vector, guarding against out of range extract vector.
6381       unsigned NumElems = VT.getVectorNumElements();
6382       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
6383       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
6384
6385       if (InVec.getOpcode() == ISD::BITCAST)
6386         InVec = InVec.getOperand(0);
6387       if (ISD::isNormalLoad(InVec.getNode())) {
6388         LN0 = cast<LoadSDNode>(InVec);
6389         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
6390       }
6391     }
6392
6393     if (!LN0 || !LN0->hasOneUse() || LN0->isVolatile())
6394       return SDValue();
6395
6396     // If Idx was -1 above, Elt is going to be -1, so just return undef.
6397     if (Elt == -1)
6398       return DAG.getUNDEF(LN0->getBasePtr().getValueType());
6399
6400     unsigned Align = LN0->getAlignment();
6401     if (NewLoad) {
6402       // Check the resultant load doesn't need a higher alignment than the
6403       // original load.
6404       unsigned NewAlign =
6405         TLI.getTargetData()
6406             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
6407
6408       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
6409         return SDValue();
6410
6411       Align = NewAlign;
6412     }
6413
6414     SDValue NewPtr = LN0->getBasePtr();
6415     unsigned PtrOff = 0;
6416
6417     if (Elt) {
6418       PtrOff = LVT.getSizeInBits() * Elt / 8;
6419       EVT PtrType = NewPtr.getValueType();
6420       if (TLI.isBigEndian())
6421         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
6422       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
6423                            DAG.getConstant(PtrOff, PtrType));
6424     }
6425
6426     return DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
6427                        LN0->getPointerInfo().getWithOffset(PtrOff),
6428                        LN0->isVolatile(), LN0->isNonTemporal(), Align);
6429   }
6430
6431   return SDValue();
6432 }
6433
6434 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
6435   unsigned NumInScalars = N->getNumOperands();
6436   EVT VT = N->getValueType(0);
6437
6438   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
6439   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
6440   // at most two distinct vectors, turn this into a shuffle node.
6441   SDValue VecIn1, VecIn2;
6442   for (unsigned i = 0; i != NumInScalars; ++i) {
6443     // Ignore undef inputs.
6444     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
6445
6446     // If this input is something other than a EXTRACT_VECTOR_ELT with a
6447     // constant index, bail out.
6448     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
6449         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
6450       VecIn1 = VecIn2 = SDValue(0, 0);
6451       break;
6452     }
6453
6454     // If the input vector type disagrees with the result of the build_vector,
6455     // we can't make a shuffle.
6456     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
6457     if (ExtractedFromVec.getValueType() != VT) {
6458       VecIn1 = VecIn2 = SDValue(0, 0);
6459       break;
6460     }
6461
6462     // Otherwise, remember this.  We allow up to two distinct input vectors.
6463     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
6464       continue;
6465
6466     if (VecIn1.getNode() == 0) {
6467       VecIn1 = ExtractedFromVec;
6468     } else if (VecIn2.getNode() == 0) {
6469       VecIn2 = ExtractedFromVec;
6470     } else {
6471       // Too many inputs.
6472       VecIn1 = VecIn2 = SDValue(0, 0);
6473       break;
6474     }
6475   }
6476
6477   // If everything is good, we can make a shuffle operation.
6478   if (VecIn1.getNode()) {
6479     SmallVector<int, 8> Mask;
6480     for (unsigned i = 0; i != NumInScalars; ++i) {
6481       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
6482         Mask.push_back(-1);
6483         continue;
6484       }
6485
6486       // If extracting from the first vector, just use the index directly.
6487       SDValue Extract = N->getOperand(i);
6488       SDValue ExtVal = Extract.getOperand(1);
6489       if (Extract.getOperand(0) == VecIn1) {
6490         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
6491         if (ExtIndex > VT.getVectorNumElements())
6492           return SDValue();
6493
6494         Mask.push_back(ExtIndex);
6495         continue;
6496       }
6497
6498       // Otherwise, use InIdx + VecSize
6499       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
6500       Mask.push_back(Idx+NumInScalars);
6501     }
6502
6503     // Add count and size info.
6504     if (!isTypeLegal(VT))
6505       return SDValue();
6506
6507     // Return the new VECTOR_SHUFFLE node.
6508     SDValue Ops[2];
6509     Ops[0] = VecIn1;
6510     Ops[1] = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
6511     return DAG.getVectorShuffle(VT, N->getDebugLoc(), Ops[0], Ops[1], &Mask[0]);
6512   }
6513
6514   return SDValue();
6515 }
6516
6517 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
6518   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
6519   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
6520   // inputs come from at most two distinct vectors, turn this into a shuffle
6521   // node.
6522
6523   // If we only have one input vector, we don't need to do any concatenation.
6524   if (N->getNumOperands() == 1)
6525     return N->getOperand(0);
6526
6527   return SDValue();
6528 }
6529
6530 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
6531   EVT VT = N->getValueType(0);
6532   unsigned NumElts = VT.getVectorNumElements();
6533
6534   SDValue N0 = N->getOperand(0);
6535
6536   assert(N0.getValueType().getVectorNumElements() == NumElts &&
6537         "Vector shuffle must be normalized in DAG");
6538
6539   // FIXME: implement canonicalizations from DAG.getVectorShuffle()
6540
6541   // If it is a splat, check if the argument vector is another splat or a
6542   // build_vector with all scalar elements the same.
6543   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
6544   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
6545     SDNode *V = N0.getNode();
6546
6547     // If this is a bit convert that changes the element type of the vector but
6548     // not the number of vector elements, look through it.  Be careful not to
6549     // look though conversions that change things like v4f32 to v2f64.
6550     if (V->getOpcode() == ISD::BITCAST) {
6551       SDValue ConvInput = V->getOperand(0);
6552       if (ConvInput.getValueType().isVector() &&
6553           ConvInput.getValueType().getVectorNumElements() == NumElts)
6554         V = ConvInput.getNode();
6555     }
6556
6557     if (V->getOpcode() == ISD::BUILD_VECTOR) {
6558       assert(V->getNumOperands() == NumElts &&
6559              "BUILD_VECTOR has wrong number of operands");
6560       SDValue Base;
6561       bool AllSame = true;
6562       for (unsigned i = 0; i != NumElts; ++i) {
6563         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
6564           Base = V->getOperand(i);
6565           break;
6566         }
6567       }
6568       // Splat of <u, u, u, u>, return <u, u, u, u>
6569       if (!Base.getNode())
6570         return N0;
6571       for (unsigned i = 0; i != NumElts; ++i) {
6572         if (V->getOperand(i) != Base) {
6573           AllSame = false;
6574           break;
6575         }
6576       }
6577       // Splat of <x, x, x, x>, return <x, x, x, x>
6578       if (AllSame)
6579         return N0;
6580     }
6581   }
6582   return SDValue();
6583 }
6584
6585 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
6586   if (!TLI.getShouldFoldAtomicFences())
6587     return SDValue();
6588
6589   SDValue atomic = N->getOperand(0);
6590   switch (atomic.getOpcode()) {
6591     case ISD::ATOMIC_CMP_SWAP:
6592     case ISD::ATOMIC_SWAP:
6593     case ISD::ATOMIC_LOAD_ADD:
6594     case ISD::ATOMIC_LOAD_SUB:
6595     case ISD::ATOMIC_LOAD_AND:
6596     case ISD::ATOMIC_LOAD_OR:
6597     case ISD::ATOMIC_LOAD_XOR:
6598     case ISD::ATOMIC_LOAD_NAND:
6599     case ISD::ATOMIC_LOAD_MIN:
6600     case ISD::ATOMIC_LOAD_MAX:
6601     case ISD::ATOMIC_LOAD_UMIN:
6602     case ISD::ATOMIC_LOAD_UMAX:
6603       break;
6604     default:
6605       return SDValue();
6606   }
6607
6608   SDValue fence = atomic.getOperand(0);
6609   if (fence.getOpcode() != ISD::MEMBARRIER)
6610     return SDValue();
6611
6612   switch (atomic.getOpcode()) {
6613     case ISD::ATOMIC_CMP_SWAP:
6614       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
6615                                     fence.getOperand(0),
6616                                     atomic.getOperand(1), atomic.getOperand(2),
6617                                     atomic.getOperand(3)), atomic.getResNo());
6618     case ISD::ATOMIC_SWAP:
6619     case ISD::ATOMIC_LOAD_ADD:
6620     case ISD::ATOMIC_LOAD_SUB:
6621     case ISD::ATOMIC_LOAD_AND:
6622     case ISD::ATOMIC_LOAD_OR:
6623     case ISD::ATOMIC_LOAD_XOR:
6624     case ISD::ATOMIC_LOAD_NAND:
6625     case ISD::ATOMIC_LOAD_MIN:
6626     case ISD::ATOMIC_LOAD_MAX:
6627     case ISD::ATOMIC_LOAD_UMIN:
6628     case ISD::ATOMIC_LOAD_UMAX:
6629       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
6630                                     fence.getOperand(0),
6631                                     atomic.getOperand(1), atomic.getOperand(2)),
6632                      atomic.getResNo());
6633     default:
6634       return SDValue();
6635   }
6636 }
6637
6638 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
6639 /// an AND to a vector_shuffle with the destination vector and a zero vector.
6640 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
6641 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
6642 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
6643   EVT VT = N->getValueType(0);
6644   DebugLoc dl = N->getDebugLoc();
6645   SDValue LHS = N->getOperand(0);
6646   SDValue RHS = N->getOperand(1);
6647   if (N->getOpcode() == ISD::AND) {
6648     if (RHS.getOpcode() == ISD::BITCAST)
6649       RHS = RHS.getOperand(0);
6650     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
6651       SmallVector<int, 8> Indices;
6652       unsigned NumElts = RHS.getNumOperands();
6653       for (unsigned i = 0; i != NumElts; ++i) {
6654         SDValue Elt = RHS.getOperand(i);
6655         if (!isa<ConstantSDNode>(Elt))
6656           return SDValue();
6657         else if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
6658           Indices.push_back(i);
6659         else if (cast<ConstantSDNode>(Elt)->isNullValue())
6660           Indices.push_back(NumElts);
6661         else
6662           return SDValue();
6663       }
6664
6665       // Let's see if the target supports this vector_shuffle.
6666       EVT RVT = RHS.getValueType();
6667       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
6668         return SDValue();
6669
6670       // Return the new VECTOR_SHUFFLE node.
6671       EVT EltVT = RVT.getVectorElementType();
6672       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
6673                                      DAG.getConstant(0, EltVT));
6674       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
6675                                  RVT, &ZeroOps[0], ZeroOps.size());
6676       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
6677       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
6678       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
6679     }
6680   }
6681
6682   return SDValue();
6683 }
6684
6685 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
6686 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
6687   // After legalize, the target may be depending on adds and other
6688   // binary ops to provide legal ways to construct constants or other
6689   // things. Simplifying them may result in a loss of legality.
6690   if (LegalOperations) return SDValue();
6691
6692   assert(N->getValueType(0).isVector() &&
6693          "SimplifyVBinOp only works on vectors!");
6694
6695   SDValue LHS = N->getOperand(0);
6696   SDValue RHS = N->getOperand(1);
6697   SDValue Shuffle = XformToShuffleWithZero(N);
6698   if (Shuffle.getNode()) return Shuffle;
6699
6700   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
6701   // this operation.
6702   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
6703       RHS.getOpcode() == ISD::BUILD_VECTOR) {
6704     SmallVector<SDValue, 8> Ops;
6705     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
6706       SDValue LHSOp = LHS.getOperand(i);
6707       SDValue RHSOp = RHS.getOperand(i);
6708       // If these two elements can't be folded, bail out.
6709       if ((LHSOp.getOpcode() != ISD::UNDEF &&
6710            LHSOp.getOpcode() != ISD::Constant &&
6711            LHSOp.getOpcode() != ISD::ConstantFP) ||
6712           (RHSOp.getOpcode() != ISD::UNDEF &&
6713            RHSOp.getOpcode() != ISD::Constant &&
6714            RHSOp.getOpcode() != ISD::ConstantFP))
6715         break;
6716
6717       // Can't fold divide by zero.
6718       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
6719           N->getOpcode() == ISD::FDIV) {
6720         if ((RHSOp.getOpcode() == ISD::Constant &&
6721              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
6722             (RHSOp.getOpcode() == ISD::ConstantFP &&
6723              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
6724           break;
6725       }
6726
6727       EVT VT = LHSOp.getValueType();
6728       assert(RHSOp.getValueType() == VT &&
6729              "SimplifyVBinOp with different BUILD_VECTOR element types");
6730       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
6731                                    LHSOp, RHSOp);
6732       if (FoldOp.getOpcode() != ISD::UNDEF &&
6733           FoldOp.getOpcode() != ISD::Constant &&
6734           FoldOp.getOpcode() != ISD::ConstantFP)
6735         break;
6736       Ops.push_back(FoldOp);
6737       AddToWorkList(FoldOp.getNode());
6738     }
6739
6740     if (Ops.size() == LHS.getNumOperands())
6741       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
6742                          LHS.getValueType(), &Ops[0], Ops.size());
6743   }
6744
6745   return SDValue();
6746 }
6747
6748 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
6749                                     SDValue N1, SDValue N2){
6750   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
6751
6752   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
6753                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
6754
6755   // If we got a simplified select_cc node back from SimplifySelectCC, then
6756   // break it down into a new SETCC node, and a new SELECT node, and then return
6757   // the SELECT node, since we were called with a SELECT node.
6758   if (SCC.getNode()) {
6759     // Check to see if we got a select_cc back (to turn into setcc/select).
6760     // Otherwise, just return whatever node we got back, like fabs.
6761     if (SCC.getOpcode() == ISD::SELECT_CC) {
6762       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
6763                                   N0.getValueType(),
6764                                   SCC.getOperand(0), SCC.getOperand(1),
6765                                   SCC.getOperand(4));
6766       AddToWorkList(SETCC.getNode());
6767       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
6768                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
6769     }
6770
6771     return SCC;
6772   }
6773   return SDValue();
6774 }
6775
6776 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
6777 /// are the two values being selected between, see if we can simplify the
6778 /// select.  Callers of this should assume that TheSelect is deleted if this
6779 /// returns true.  As such, they should return the appropriate thing (e.g. the
6780 /// node) back to the top-level of the DAG combiner loop to avoid it being
6781 /// looked at.
6782 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
6783                                     SDValue RHS) {
6784
6785   // If this is a select from two identical things, try to pull the operation
6786   // through the select.
6787   if (LHS.getOpcode() != RHS.getOpcode() ||
6788       !LHS.hasOneUse() || !RHS.hasOneUse())
6789     return false;
6790
6791   // If this is a load and the token chain is identical, replace the select
6792   // of two loads with a load through a select of the address to load from.
6793   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
6794   // constants have been dropped into the constant pool.
6795   if (LHS.getOpcode() == ISD::LOAD) {
6796     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
6797     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
6798
6799     // Token chains must be identical.
6800     if (LHS.getOperand(0) != RHS.getOperand(0) ||
6801         // Do not let this transformation reduce the number of volatile loads.
6802         LLD->isVolatile() || RLD->isVolatile() ||
6803         // If this is an EXTLOAD, the VT's must match.
6804         LLD->getMemoryVT() != RLD->getMemoryVT() ||
6805         // If this is an EXTLOAD, the kind of extension must match.
6806         (LLD->getExtensionType() != RLD->getExtensionType() &&
6807          // The only exception is if one of the extensions is anyext.
6808          LLD->getExtensionType() != ISD::EXTLOAD &&
6809          RLD->getExtensionType() != ISD::EXTLOAD) ||
6810         // FIXME: this discards src value information.  This is
6811         // over-conservative. It would be beneficial to be able to remember
6812         // both potential memory locations.  Since we are discarding
6813         // src value info, don't do the transformation if the memory
6814         // locations are not in the default address space.
6815         LLD->getPointerInfo().getAddrSpace() != 0 ||
6816         RLD->getPointerInfo().getAddrSpace() != 0)
6817       return false;
6818
6819     // Check that the select condition doesn't reach either load.  If so,
6820     // folding this will induce a cycle into the DAG.  If not, this is safe to
6821     // xform, so create a select of the addresses.
6822     SDValue Addr;
6823     if (TheSelect->getOpcode() == ISD::SELECT) {
6824       SDNode *CondNode = TheSelect->getOperand(0).getNode();
6825       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
6826           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
6827         return false;
6828       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
6829                          LLD->getBasePtr().getValueType(),
6830                          TheSelect->getOperand(0), LLD->getBasePtr(),
6831                          RLD->getBasePtr());
6832     } else {  // Otherwise SELECT_CC
6833       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
6834       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
6835
6836       if ((LLD->hasAnyUseOfValue(1) &&
6837            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
6838           (LLD->hasAnyUseOfValue(1) &&
6839            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))))
6840         return false;
6841
6842       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
6843                          LLD->getBasePtr().getValueType(),
6844                          TheSelect->getOperand(0),
6845                          TheSelect->getOperand(1),
6846                          LLD->getBasePtr(), RLD->getBasePtr(),
6847                          TheSelect->getOperand(4));
6848     }
6849
6850     SDValue Load;
6851     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
6852       Load = DAG.getLoad(TheSelect->getValueType(0),
6853                          TheSelect->getDebugLoc(),
6854                          // FIXME: Discards pointer info.
6855                          LLD->getChain(), Addr, MachinePointerInfo(),
6856                          LLD->isVolatile(), LLD->isNonTemporal(),
6857                          LLD->getAlignment());
6858     } else {
6859       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
6860                             RLD->getExtensionType() : LLD->getExtensionType(),
6861                             TheSelect->getValueType(0),
6862                             TheSelect->getDebugLoc(),
6863                             // FIXME: Discards pointer info.
6864                             LLD->getChain(), Addr, MachinePointerInfo(),
6865                             LLD->getMemoryVT(), LLD->isVolatile(),
6866                             LLD->isNonTemporal(), LLD->getAlignment());
6867     }
6868
6869     // Users of the select now use the result of the load.
6870     CombineTo(TheSelect, Load);
6871
6872     // Users of the old loads now use the new load's chain.  We know the
6873     // old-load value is dead now.
6874     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
6875     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
6876     return true;
6877   }
6878
6879   return false;
6880 }
6881
6882 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
6883 /// where 'cond' is the comparison specified by CC.
6884 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
6885                                       SDValue N2, SDValue N3,
6886                                       ISD::CondCode CC, bool NotExtCompare) {
6887   // (x ? y : y) -> y.
6888   if (N2 == N3) return N2;
6889
6890   EVT VT = N2.getValueType();
6891   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
6892   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
6893   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
6894
6895   // Determine if the condition we're dealing with is constant
6896   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
6897                               N0, N1, CC, DL, false);
6898   if (SCC.getNode()) AddToWorkList(SCC.getNode());
6899   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
6900
6901   // fold select_cc true, x, y -> x
6902   if (SCCC && !SCCC->isNullValue())
6903     return N2;
6904   // fold select_cc false, x, y -> y
6905   if (SCCC && SCCC->isNullValue())
6906     return N3;
6907
6908   // Check to see if we can simplify the select into an fabs node
6909   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
6910     // Allow either -0.0 or 0.0
6911     if (CFP->getValueAPF().isZero()) {
6912       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
6913       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
6914           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
6915           N2 == N3.getOperand(0))
6916         return DAG.getNode(ISD::FABS, DL, VT, N0);
6917
6918       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
6919       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
6920           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
6921           N2.getOperand(0) == N3)
6922         return DAG.getNode(ISD::FABS, DL, VT, N3);
6923     }
6924   }
6925
6926   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
6927   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
6928   // in it.  This is a win when the constant is not otherwise available because
6929   // it replaces two constant pool loads with one.  We only do this if the FP
6930   // type is known to be legal, because if it isn't, then we are before legalize
6931   // types an we want the other legalization to happen first (e.g. to avoid
6932   // messing with soft float) and if the ConstantFP is not legal, because if
6933   // it is legal, we may not need to store the FP constant in a constant pool.
6934   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
6935     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
6936       if (TLI.isTypeLegal(N2.getValueType()) &&
6937           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
6938            TargetLowering::Legal) &&
6939           // If both constants have multiple uses, then we won't need to do an
6940           // extra load, they are likely around in registers for other users.
6941           (TV->hasOneUse() || FV->hasOneUse())) {
6942         Constant *Elts[] = {
6943           const_cast<ConstantFP*>(FV->getConstantFPValue()),
6944           const_cast<ConstantFP*>(TV->getConstantFPValue())
6945         };
6946         const Type *FPTy = Elts[0]->getType();
6947         const TargetData &TD = *TLI.getTargetData();
6948
6949         // Create a ConstantArray of the two constants.
6950         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts, 2);
6951         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
6952                                             TD.getPrefTypeAlignment(FPTy));
6953         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
6954
6955         // Get the offsets to the 0 and 1 element of the array so that we can
6956         // select between them.
6957         SDValue Zero = DAG.getIntPtrConstant(0);
6958         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
6959         SDValue One = DAG.getIntPtrConstant(EltSize);
6960
6961         SDValue Cond = DAG.getSetCC(DL,
6962                                     TLI.getSetCCResultType(N0.getValueType()),
6963                                     N0, N1, CC);
6964         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
6965                                         Cond, One, Zero);
6966         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
6967                             CstOffset);
6968         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
6969                            MachinePointerInfo::getConstantPool(), false,
6970                            false, Alignment);
6971
6972       }
6973     }
6974
6975   // Check to see if we can perform the "gzip trick", transforming
6976   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
6977   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
6978       N0.getValueType().isInteger() &&
6979       N2.getValueType().isInteger() &&
6980       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
6981        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
6982     EVT XType = N0.getValueType();
6983     EVT AType = N2.getValueType();
6984     if (XType.bitsGE(AType)) {
6985       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
6986       // single-bit constant.
6987       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
6988         unsigned ShCtV = N2C->getAPIntValue().logBase2();
6989         ShCtV = XType.getSizeInBits()-ShCtV-1;
6990         SDValue ShCt = DAG.getConstant(ShCtV, getShiftAmountTy());
6991         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
6992                                     XType, N0, ShCt);
6993         AddToWorkList(Shift.getNode());
6994
6995         if (XType.bitsGT(AType)) {
6996           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
6997           AddToWorkList(Shift.getNode());
6998         }
6999
7000         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
7001       }
7002
7003       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
7004                                   XType, N0,
7005                                   DAG.getConstant(XType.getSizeInBits()-1,
7006                                                   getShiftAmountTy()));
7007       AddToWorkList(Shift.getNode());
7008
7009       if (XType.bitsGT(AType)) {
7010         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
7011         AddToWorkList(Shift.getNode());
7012       }
7013
7014       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
7015     }
7016   }
7017
7018   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
7019   // where y is has a single bit set.
7020   // A plaintext description would be, we can turn the SELECT_CC into an AND
7021   // when the condition can be materialized as an all-ones register.  Any
7022   // single bit-test can be materialized as an all-ones register with
7023   // shift-left and shift-right-arith.
7024   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
7025       N0->getValueType(0) == VT &&
7026       N1C && N1C->isNullValue() &&
7027       N2C && N2C->isNullValue()) {
7028     SDValue AndLHS = N0->getOperand(0);
7029     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
7030     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
7031       // Shift the tested bit over the sign bit.
7032       APInt AndMask = ConstAndRHS->getAPIntValue();
7033       SDValue ShlAmt =
7034         DAG.getConstant(AndMask.countLeadingZeros(), getShiftAmountTy());
7035       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
7036
7037       // Now arithmetic right shift it all the way over, so the result is either
7038       // all-ones, or zero.
7039       SDValue ShrAmt =
7040         DAG.getConstant(AndMask.getBitWidth()-1, getShiftAmountTy());
7041       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
7042
7043       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
7044     }
7045   }
7046
7047   // fold select C, 16, 0 -> shl C, 4
7048   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
7049       TLI.getBooleanContents() == TargetLowering::ZeroOrOneBooleanContent) {
7050
7051     // If the caller doesn't want us to simplify this into a zext of a compare,
7052     // don't do it.
7053     if (NotExtCompare && N2C->getAPIntValue() == 1)
7054       return SDValue();
7055
7056     // Get a SetCC of the condition
7057     // FIXME: Should probably make sure that setcc is legal if we ever have a
7058     // target where it isn't.
7059     SDValue Temp, SCC;
7060     // cast from setcc result type to select result type
7061     if (LegalTypes) {
7062       SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
7063                           N0, N1, CC);
7064       if (N2.getValueType().bitsLT(SCC.getValueType()))
7065         Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(), N2.getValueType());
7066       else
7067         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
7068                            N2.getValueType(), SCC);
7069     } else {
7070       SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
7071       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
7072                          N2.getValueType(), SCC);
7073     }
7074
7075     AddToWorkList(SCC.getNode());
7076     AddToWorkList(Temp.getNode());
7077
7078     if (N2C->getAPIntValue() == 1)
7079       return Temp;
7080
7081     // shl setcc result by log2 n2c
7082     return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
7083                        DAG.getConstant(N2C->getAPIntValue().logBase2(),
7084                                        getShiftAmountTy()));
7085   }
7086
7087   // Check to see if this is the equivalent of setcc
7088   // FIXME: Turn all of these into setcc if setcc if setcc is legal
7089   // otherwise, go ahead with the folds.
7090   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
7091     EVT XType = N0.getValueType();
7092     if (!LegalOperations ||
7093         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
7094       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
7095       if (Res.getValueType() != VT)
7096         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
7097       return Res;
7098     }
7099
7100     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
7101     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
7102         (!LegalOperations ||
7103          TLI.isOperationLegal(ISD::CTLZ, XType))) {
7104       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
7105       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
7106                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
7107                                          getShiftAmountTy()));
7108     }
7109     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
7110     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
7111       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
7112                                   XType, DAG.getConstant(0, XType), N0);
7113       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
7114       return DAG.getNode(ISD::SRL, DL, XType,
7115                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
7116                          DAG.getConstant(XType.getSizeInBits()-1,
7117                                          getShiftAmountTy()));
7118     }
7119     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
7120     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
7121       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
7122                                  DAG.getConstant(XType.getSizeInBits()-1,
7123                                                  getShiftAmountTy()));
7124       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
7125     }
7126   }
7127
7128   // Check to see if this is an integer abs.
7129   // select_cc setg[te] X,  0,  X, -X ->
7130   // select_cc setgt    X, -1,  X, -X ->
7131   // select_cc setl[te] X,  0, -X,  X ->
7132   // select_cc setlt    X,  1, -X,  X ->
7133   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
7134   if (N1C) {
7135     ConstantSDNode *SubC = NULL;
7136     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
7137          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
7138         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
7139       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
7140     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
7141               (N1C->isOne() && CC == ISD::SETLT)) &&
7142              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
7143       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
7144
7145     EVT XType = N0.getValueType();
7146     if (SubC && SubC->isNullValue() && XType.isInteger()) {
7147       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
7148                                   N0,
7149                                   DAG.getConstant(XType.getSizeInBits()-1,
7150                                                   getShiftAmountTy()));
7151       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
7152                                 XType, N0, Shift);
7153       AddToWorkList(Shift.getNode());
7154       AddToWorkList(Add.getNode());
7155       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
7156     }
7157   }
7158
7159   return SDValue();
7160 }
7161
7162 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
7163 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
7164                                    SDValue N1, ISD::CondCode Cond,
7165                                    DebugLoc DL, bool foldBooleans) {
7166   TargetLowering::DAGCombinerInfo
7167     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
7168   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
7169 }
7170
7171 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
7172 /// return a DAG expression to select that will generate the same value by
7173 /// multiplying by a magic number.  See:
7174 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
7175 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
7176   std::vector<SDNode*> Built;
7177   SDValue S = TLI.BuildSDIV(N, DAG, &Built);
7178
7179   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
7180        ii != ee; ++ii)
7181     AddToWorkList(*ii);
7182   return S;
7183 }
7184
7185 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
7186 /// return a DAG expression to select that will generate the same value by
7187 /// multiplying by a magic number.  See:
7188 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
7189 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
7190   std::vector<SDNode*> Built;
7191   SDValue S = TLI.BuildUDIV(N, DAG, &Built);
7192
7193   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
7194        ii != ee; ++ii)
7195     AddToWorkList(*ii);
7196   return S;
7197 }
7198
7199 /// FindBaseOffset - Return true if base is a frame index, which is known not
7200 // to alias with anything but itself.  Provides base object and offset as
7201 // results.
7202 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
7203                            const GlobalValue *&GV, void *&CV) {
7204   // Assume it is a primitive operation.
7205   Base = Ptr; Offset = 0; GV = 0; CV = 0;
7206
7207   // If it's an adding a simple constant then integrate the offset.
7208   if (Base.getOpcode() == ISD::ADD) {
7209     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
7210       Base = Base.getOperand(0);
7211       Offset += C->getZExtValue();
7212     }
7213   }
7214
7215   // Return the underlying GlobalValue, and update the Offset.  Return false
7216   // for GlobalAddressSDNode since the same GlobalAddress may be represented
7217   // by multiple nodes with different offsets.
7218   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
7219     GV = G->getGlobal();
7220     Offset += G->getOffset();
7221     return false;
7222   }
7223
7224   // Return the underlying Constant value, and update the Offset.  Return false
7225   // for ConstantSDNodes since the same constant pool entry may be represented
7226   // by multiple nodes with different offsets.
7227   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
7228     CV = C->isMachineConstantPoolEntry() ? (void *)C->getMachineCPVal()
7229                                          : (void *)C->getConstVal();
7230     Offset += C->getOffset();
7231     return false;
7232   }
7233   // If it's any of the following then it can't alias with anything but itself.
7234   return isa<FrameIndexSDNode>(Base);
7235 }
7236
7237 /// isAlias - Return true if there is any possibility that the two addresses
7238 /// overlap.
7239 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
7240                           const Value *SrcValue1, int SrcValueOffset1,
7241                           unsigned SrcValueAlign1,
7242                           const MDNode *TBAAInfo1,
7243                           SDValue Ptr2, int64_t Size2,
7244                           const Value *SrcValue2, int SrcValueOffset2,
7245                           unsigned SrcValueAlign2,
7246                           const MDNode *TBAAInfo2) const {
7247   // If they are the same then they must be aliases.
7248   if (Ptr1 == Ptr2) return true;
7249
7250   // Gather base node and offset information.
7251   SDValue Base1, Base2;
7252   int64_t Offset1, Offset2;
7253   const GlobalValue *GV1, *GV2;
7254   void *CV1, *CV2;
7255   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
7256   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
7257
7258   // If they have a same base address then check to see if they overlap.
7259   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
7260     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
7261
7262   // It is possible for different frame indices to alias each other, mostly
7263   // when tail call optimization reuses return address slots for arguments.
7264   // To catch this case, look up the actual index of frame indices to compute
7265   // the real alias relationship.
7266   if (isFrameIndex1 && isFrameIndex2) {
7267     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7268     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
7269     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
7270     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
7271   }
7272
7273   // Otherwise, if we know what the bases are, and they aren't identical, then
7274   // we know they cannot alias.
7275   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
7276     return false;
7277
7278   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
7279   // compared to the size and offset of the access, we may be able to prove they
7280   // do not alias.  This check is conservative for now to catch cases created by
7281   // splitting vector types.
7282   if ((SrcValueAlign1 == SrcValueAlign2) &&
7283       (SrcValueOffset1 != SrcValueOffset2) &&
7284       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
7285     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
7286     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
7287
7288     // There is no overlap between these relatively aligned accesses of similar
7289     // size, return no alias.
7290     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
7291       return false;
7292   }
7293
7294   if (CombinerGlobalAA) {
7295     // Use alias analysis information.
7296     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
7297     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
7298     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
7299     AliasAnalysis::AliasResult AAResult =
7300       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
7301                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
7302     if (AAResult == AliasAnalysis::NoAlias)
7303       return false;
7304   }
7305
7306   // Otherwise we have to assume they alias.
7307   return true;
7308 }
7309
7310 /// FindAliasInfo - Extracts the relevant alias information from the memory
7311 /// node.  Returns true if the operand was a load.
7312 bool DAGCombiner::FindAliasInfo(SDNode *N,
7313                         SDValue &Ptr, int64_t &Size,
7314                         const Value *&SrcValue,
7315                         int &SrcValueOffset,
7316                         unsigned &SrcValueAlign,
7317                         const MDNode *&TBAAInfo) const {
7318   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
7319     Ptr = LD->getBasePtr();
7320     Size = LD->getMemoryVT().getSizeInBits() >> 3;
7321     SrcValue = LD->getSrcValue();
7322     SrcValueOffset = LD->getSrcValueOffset();
7323     SrcValueAlign = LD->getOriginalAlignment();
7324     TBAAInfo = LD->getTBAAInfo();
7325     return true;
7326   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
7327     Ptr = ST->getBasePtr();
7328     Size = ST->getMemoryVT().getSizeInBits() >> 3;
7329     SrcValue = ST->getSrcValue();
7330     SrcValueOffset = ST->getSrcValueOffset();
7331     SrcValueAlign = ST->getOriginalAlignment();
7332     TBAAInfo = ST->getTBAAInfo();
7333   } else {
7334     llvm_unreachable("FindAliasInfo expected a memory operand");
7335   }
7336
7337   return false;
7338 }
7339
7340 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
7341 /// looking for aliasing nodes and adding them to the Aliases vector.
7342 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
7343                                    SmallVector<SDValue, 8> &Aliases) {
7344   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
7345   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
7346
7347   // Get alias information for node.
7348   SDValue Ptr;
7349   int64_t Size;
7350   const Value *SrcValue;
7351   int SrcValueOffset;
7352   unsigned SrcValueAlign;
7353   const MDNode *SrcTBAAInfo;
7354   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
7355                               SrcValueAlign, SrcTBAAInfo);
7356
7357   // Starting off.
7358   Chains.push_back(OriginalChain);
7359   unsigned Depth = 0;
7360
7361   // Look at each chain and determine if it is an alias.  If so, add it to the
7362   // aliases list.  If not, then continue up the chain looking for the next
7363   // candidate.
7364   while (!Chains.empty()) {
7365     SDValue Chain = Chains.back();
7366     Chains.pop_back();
7367
7368     // For TokenFactor nodes, look at each operand and only continue up the
7369     // chain until we find two aliases.  If we've seen two aliases, assume we'll
7370     // find more and revert to original chain since the xform is unlikely to be
7371     // profitable.
7372     //
7373     // FIXME: The depth check could be made to return the last non-aliasing
7374     // chain we found before we hit a tokenfactor rather than the original
7375     // chain.
7376     if (Depth > 6 || Aliases.size() == 2) {
7377       Aliases.clear();
7378       Aliases.push_back(OriginalChain);
7379       break;
7380     }
7381
7382     // Don't bother if we've been before.
7383     if (!Visited.insert(Chain.getNode()))
7384       continue;
7385
7386     switch (Chain.getOpcode()) {
7387     case ISD::EntryToken:
7388       // Entry token is ideal chain operand, but handled in FindBetterChain.
7389       break;
7390
7391     case ISD::LOAD:
7392     case ISD::STORE: {
7393       // Get alias information for Chain.
7394       SDValue OpPtr;
7395       int64_t OpSize;
7396       const Value *OpSrcValue;
7397       int OpSrcValueOffset;
7398       unsigned OpSrcValueAlign;
7399       const MDNode *OpSrcTBAAInfo;
7400       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
7401                                     OpSrcValue, OpSrcValueOffset,
7402                                     OpSrcValueAlign,
7403                                     OpSrcTBAAInfo);
7404
7405       // If chain is alias then stop here.
7406       if (!(IsLoad && IsOpLoad) &&
7407           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
7408                   SrcTBAAInfo,
7409                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
7410                   OpSrcValueAlign, OpSrcTBAAInfo)) {
7411         Aliases.push_back(Chain);
7412       } else {
7413         // Look further up the chain.
7414         Chains.push_back(Chain.getOperand(0));
7415         ++Depth;
7416       }
7417       break;
7418     }
7419
7420     case ISD::TokenFactor:
7421       // We have to check each of the operands of the token factor for "small"
7422       // token factors, so we queue them up.  Adding the operands to the queue
7423       // (stack) in reverse order maintains the original order and increases the
7424       // likelihood that getNode will find a matching token factor (CSE.)
7425       if (Chain.getNumOperands() > 16) {
7426         Aliases.push_back(Chain);
7427         break;
7428       }
7429       for (unsigned n = Chain.getNumOperands(); n;)
7430         Chains.push_back(Chain.getOperand(--n));
7431       ++Depth;
7432       break;
7433
7434     default:
7435       // For all other instructions we will just have to take what we can get.
7436       Aliases.push_back(Chain);
7437       break;
7438     }
7439   }
7440 }
7441
7442 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
7443 /// for a better chain (aliasing node.)
7444 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
7445   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
7446
7447   // Accumulate all the aliases to this node.
7448   GatherAllAliases(N, OldChain, Aliases);
7449
7450   if (Aliases.size() == 0) {
7451     // If no operands then chain to entry token.
7452     return DAG.getEntryNode();
7453   } else if (Aliases.size() == 1) {
7454     // If a single operand then chain to it.  We don't need to revisit it.
7455     return Aliases[0];
7456   }
7457
7458   // Construct a custom tailored token factor.
7459   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
7460                      &Aliases[0], Aliases.size());
7461 }
7462
7463 // SelectionDAG::Combine - This is the entry point for the file.
7464 //
7465 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
7466                            CodeGenOpt::Level OptLevel) {
7467   /// run - This is the main entry point to this class.
7468   ///
7469   DAGCombiner(*this, AA, OptLevel).Run(Level);
7470 }