lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/Analysis/AliasAnalysis.h"
  26 #include "llvm/Target/TargetData.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Target/TargetMachine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/ADT/SmallPtrSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include <algorithm>
  38 using namespace llvm;
  39
  40 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  41 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  42 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  43 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  44 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  45
  46 namespace {
  47   static cl::opt<bool>
  48     CombinerAA("combiner-alias-analysis", cl::Hidden,
  49                cl::desc("Turn on alias analysis during testing"));
  50
  51   static cl::opt<bool>
  52     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  53                cl::desc("Include global information in alias analysis"));
  54
  55 //------------------------------ DAGCombiner ---------------------------------//
  56
  57   class DAGCombiner {
  58     SelectionDAG &DAG;
  59     const TargetLowering &TLI;
  60     CombineLevel Level;
  61     CodeGenOpt::Level OptLevel;
  62     bool LegalOperations;
  63     bool LegalTypes;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     //
  67     // This has the semantics that when adding to the worklist,
  68     // the item added must be next to be processed. It should
  69     // also only appear once. The naive approach to this takes
  70     // linear time.
  71     //
  72     // To reduce the insert/remove time to logarithmic, we use
  73     // a set and a vector to maintain our worklist.
  74     //
  75     // The set contains the items on the worklist, but does not
  76     // maintain the order they should be visited.
  77     //
  78     // The vector maintains the order nodes should be visited, but may
  79     // contain duplicate or removed nodes. When choosing a node to
  80     // visit, we pop off the order stack until we find an item that is
  81     // also in the contents set. All operations are O(log N).
  82     SmallPtrSet<SDNode*, 64> WorkListContents;
  83     SmallVector<SDNode*, 64> WorkListOrder;
  84
  85     // AA - Used for DAG load/store alias analysis.
  86     AliasAnalysis &AA;
  87
  88     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  89     /// the instruction to the work lists because they might get more simplified
  90     /// now.
  91     ///
  92     void AddUsersToWorkList(SDNode *N) {
  93       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  94            UI != UE; ++UI)
  95         AddToWorkList(*UI);
  96     }
  97
  98     /// visit - call the node-specific routine that knows how to fold each
  99     /// particular type of node.
 100     SDValue visit(SDNode *N);
 101
 102   public:
 103     /// AddToWorkList - Add to the work list making sure its instance is at the
 104     /// back (next to be processed.)
 105     void AddToWorkList(SDNode *N) {
 106       WorkListContents.insert(N);
 107       WorkListOrder.push_back(N);
 108     }
 109
 110     /// removeFromWorkList - remove all instances of N from the worklist.
 111     ///
 112     void removeFromWorkList(SDNode *N) {
 113       WorkListContents.erase(N);
 114     }
 115
 116     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 117                       bool AddTo = true);
 118
 119     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 120       return CombineTo(N, &Res, 1, AddTo);
 121     }
 122
 123     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 124                       bool AddTo = true) {
 125       SDValue To[] = { Res0, Res1 };
 126       return CombineTo(N, To, 2, AddTo);
 127     }
 128
 129     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 130
 131   private:
 132
 133     /// SimplifyDemandedBits - Check the specified integer node value to see if
 134     /// it can be simplified or if things it uses can be simplified by bit
 135     /// propagation.  If so, return true.
 136     bool SimplifyDemandedBits(SDValue Op) {
 137       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 138       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 139       return SimplifyDemandedBits(Op, Demanded);
 140     }
 141
 142     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 143
 144     bool CombineToPreIndexedLoadStore(SDNode *N);
 145     bool CombineToPostIndexedLoadStore(SDNode *N);
 146
 147     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 148     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 149     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 150     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue PromoteIntBinOp(SDValue Op);
 152     SDValue PromoteIntShiftOp(SDValue Op);
 153     SDValue PromoteExtend(SDValue Op);
 154     bool PromoteLoad(SDValue Op);
 155
 156     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 157                          SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
 158                          ISD::NodeType ExtType);
 159
 160     /// combine - call the node-specific routine that knows how to fold each
 161     /// particular type of node. If that doesn't do anything, try the
 162     /// target-specific DAG combines.
 163     SDValue combine(SDNode *N);
 164
 165     // Visitation implementation - Implement dag node combining for different
 166     // node types.  The semantics are as follows:
 167     // Return Value:
 168     //   SDValue.getNode() == 0 - No change was made
 169     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 170     //   otherwise              - N should be replaced by the returned Operand.
 171     //
 172     SDValue visitTokenFactor(SDNode *N);
 173     SDValue visitMERGE_VALUES(SDNode *N);
 174     SDValue visitADD(SDNode *N);
 175     SDValue visitSUB(SDNode *N);
 176     SDValue visitADDC(SDNode *N);
 177     SDValue visitSUBC(SDNode *N);
 178     SDValue visitADDE(SDNode *N);
 179     SDValue visitSUBE(SDNode *N);
 180     SDValue visitMUL(SDNode *N);
 181     SDValue visitSDIV(SDNode *N);
 182     SDValue visitUDIV(SDNode *N);
 183     SDValue visitSREM(SDNode *N);
 184     SDValue visitUREM(SDNode *N);
 185     SDValue visitMULHU(SDNode *N);
 186     SDValue visitMULHS(SDNode *N);
 187     SDValue visitSMUL_LOHI(SDNode *N);
 188     SDValue visitUMUL_LOHI(SDNode *N);
 189     SDValue visitSMULO(SDNode *N);
 190     SDValue visitUMULO(SDNode *N);
 191     SDValue visitSDIVREM(SDNode *N);
 192     SDValue visitUDIVREM(SDNode *N);
 193     SDValue visitAND(SDNode *N);
 194     SDValue visitOR(SDNode *N);
 195     SDValue visitXOR(SDNode *N);
 196     SDValue SimplifyVBinOp(SDNode *N);
 197     SDValue visitSHL(SDNode *N);
 198     SDValue visitSRA(SDNode *N);
 199     SDValue visitSRL(SDNode *N);
 200     SDValue visitCTLZ(SDNode *N);
 201     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 202     SDValue visitCTTZ(SDNode *N);
 203     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 204     SDValue visitCTPOP(SDNode *N);
 205     SDValue visitSELECT(SDNode *N);
 206     SDValue visitSELECT_CC(SDNode *N);
 207     SDValue visitSETCC(SDNode *N);
 208     SDValue visitSIGN_EXTEND(SDNode *N);
 209     SDValue visitZERO_EXTEND(SDNode *N);
 210     SDValue visitANY_EXTEND(SDNode *N);
 211     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 212     SDValue visitTRUNCATE(SDNode *N);
 213     SDValue visitBITCAST(SDNode *N);
 214     SDValue visitBUILD_PAIR(SDNode *N);
 215     SDValue visitFADD(SDNode *N);
 216     SDValue visitFSUB(SDNode *N);
 217     SDValue visitFMUL(SDNode *N);
 218     SDValue visitFMA(SDNode *N);
 219     SDValue visitFDIV(SDNode *N);
 220     SDValue visitFREM(SDNode *N);
 221     SDValue visitFCOPYSIGN(SDNode *N);
 222     SDValue visitSINT_TO_FP(SDNode *N);
 223     SDValue visitUINT_TO_FP(SDNode *N);
 224     SDValue visitFP_TO_SINT(SDNode *N);
 225     SDValue visitFP_TO_UINT(SDNode *N);
 226     SDValue visitFP_ROUND(SDNode *N);
 227     SDValue visitFP_ROUND_INREG(SDNode *N);
 228     SDValue visitFP_EXTEND(SDNode *N);
 229     SDValue visitFNEG(SDNode *N);
 230     SDValue visitFABS(SDNode *N);
 231     SDValue visitBRCOND(SDNode *N);
 232     SDValue visitBR_CC(SDNode *N);
 233     SDValue visitLOAD(SDNode *N);
 234     SDValue visitSTORE(SDNode *N);
 235     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 236     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 237     SDValue visitBUILD_VECTOR(SDNode *N);
 238     SDValue visitCONCAT_VECTORS(SDNode *N);
 239     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 240     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 241     SDValue visitMEMBARRIER(SDNode *N);
 242
 243     SDValue XformToShuffleWithZero(SDNode *N);
 244     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 245
 246     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 247
 248     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 249     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 250     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 251     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 252                              SDValue N3, ISD::CondCode CC,
 253                              bool NotExtCompare = false);
 254     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 255                           DebugLoc DL, bool foldBooleans = true);
 256     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 257                                          unsigned HiOp);
 258     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 259     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 260     SDValue BuildSDIV(SDNode *N);
 261     SDValue BuildUDIV(SDNode *N);
 262     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 263                                bool DemandHighBits = true);
 264     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 265     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 266     SDValue ReduceLoadWidth(SDNode *N);
 267     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 268     SDValue TransformFPLoadStorePair(SDNode *N);
 269
 270     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 271
 272     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 273     /// looking for aliasing nodes and adding them to the Aliases vector.
 274     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 275                           SmallVector<SDValue, 8> &Aliases);
 276
 277     /// isAlias - Return true if there is any possibility that the two addresses
 278     /// overlap.
 279     bool isAlias(SDValue Ptr1, int64_t Size1,
 280                  const Value *SrcValue1, int SrcValueOffset1,
 281                  unsigned SrcValueAlign1,
 282                  const MDNode *TBAAInfo1,
 283                  SDValue Ptr2, int64_t Size2,
 284                  const Value *SrcValue2, int SrcValueOffset2,
 285                  unsigned SrcValueAlign2,
 286                  const MDNode *TBAAInfo2) const;
 287
 288     /// FindAliasInfo - Extracts the relevant alias information from the memory
 289     /// node.  Returns true if the operand was a load.
 290     bool FindAliasInfo(SDNode *N,
 291                        SDValue &Ptr, int64_t &Size,
 292                        const Value *&SrcValue, int &SrcValueOffset,
 293                        unsigned &SrcValueAlignment,
 294                        const MDNode *&TBAAInfo) const;
 295
 296     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 297     /// looking for a better chain (aliasing node.)
 298     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 299
 300   public:
 301     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 302       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 303         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 304
 305     /// Run - runs the dag combiner on all nodes in the work list
 306     void Run(CombineLevel AtLevel);
 307
 308     SelectionDAG &getDAG() const { return DAG; }
 309
 310     /// getShiftAmountTy - Returns a type large enough to hold any valid
 311     /// shift amount - before type legalization these can be huge.
 312     EVT getShiftAmountTy(EVT LHSTy) {
 313       return LegalTypes ? TLI.getShiftAmountTy(LHSTy) : TLI.getPointerTy();
 314     }
 315
 316     /// isTypeLegal - This method returns true if we are running before type
 317     /// legalization or if the specified VT is legal.
 318     bool isTypeLegal(const EVT &VT) {
 319       if (!LegalTypes) return true;
 320       return TLI.isTypeLegal(VT);
 321     }
 322   };
 323 }
 324
 325
 326 namespace {
 327 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 328 /// nodes from the worklist.
 329 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 330   DAGCombiner &DC;
 331 public:
 332   explicit WorkListRemover(DAGCombiner &dc)
 333     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 334
 335   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 336     DC.removeFromWorkList(N);
 337   }
 338 };
 339 }
 340
 341 //===----------------------------------------------------------------------===//
 342 //  TargetLowering::DAGCombinerInfo implementation
 343 //===----------------------------------------------------------------------===//
 344
 345 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 346   ((DAGCombiner*)DC)->AddToWorkList(N);
 347 }
 348
 349 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 350   ((DAGCombiner*)DC)->removeFromWorkList(N);
 351 }
 352
 353 SDValue TargetLowering::DAGCombinerInfo::
 354 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 355   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 356 }
 357
 358 SDValue TargetLowering::DAGCombinerInfo::
 359 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 360   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 361 }
 362
 363
 364 SDValue TargetLowering::DAGCombinerInfo::
 365 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 366   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 367 }
 368
 369 void TargetLowering::DAGCombinerInfo::
 370 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 371   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 372 }
 373
 374 //===----------------------------------------------------------------------===//
 375 // Helper Functions
 376 //===----------------------------------------------------------------------===//
 377
 378 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 379 /// specified expression for the same cost as the expression itself, or 2 if we
 380 /// can compute the negated form more cheaply than the expression itself.
 381 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 382                                const TargetLowering &TLI,
 383                                const TargetOptions *Options,
 384                                unsigned Depth = 0) {
 385   // No compile time optimizations on this type.
 386   if (Op.getValueType() == MVT::ppcf128)
 387     return 0;
 388
 389   // fneg is removable even if it has multiple uses.
 390   if (Op.getOpcode() == ISD::FNEG) return 2;
 391
 392   // Don't allow anything with multiple uses.
 393   if (!Op.hasOneUse()) return 0;
 394
 395   // Don't recurse exponentially.
 396   if (Depth > 6) return 0;
 397
 398   switch (Op.getOpcode()) {
 399   default: return false;
 400   case ISD::ConstantFP:
 401     // Don't invert constant FP values after legalize.  The negated constant
 402     // isn't necessarily legal.
 403     return LegalOperations ? 0 : 1;
 404   case ISD::FADD:
 405     // FIXME: determine better conditions for this xform.
 406     if (!Options->UnsafeFPMath) return 0;
 407
 408     // After operation legalization, it might not be legal to create new FSUBs.
 409     if (LegalOperations &&
 410         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 411       return 0;
 412
 413     // fold (fsub (fadd A, B)) -> (fsub (fneg A), B)
 414     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 415                                     Options, Depth + 1))
 416       return V;
 417     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 418     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 419                               Depth + 1);
 420   case ISD::FSUB:
 421     // We can't turn -(A-B) into B-A when we honor signed zeros.
 422     if (!Options->UnsafeFPMath) return 0;
 423
 424     // fold (fneg (fsub A, B)) -> (fsub B, A)
 425     return 1;
 426
 427   case ISD::FMUL:
 428   case ISD::FDIV:
 429     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 430
 431     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 432     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 433                                     Options, Depth + 1))
 434       return V;
 435
 436     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 437                               Depth + 1);
 438
 439   case ISD::FP_EXTEND:
 440   case ISD::FP_ROUND:
 441   case ISD::FSIN:
 442     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 443                               Depth + 1);
 444   }
 445 }
 446
 447 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 448 /// returns the newly negated expression.
 449 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 450                                     bool LegalOperations, unsigned Depth = 0) {
 451   // fneg is removable even if it has multiple uses.
 452   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 453
 454   // Don't allow anything with multiple uses.
 455   assert(Op.hasOneUse() && "Unknown reuse!");
 456
 457   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 458   switch (Op.getOpcode()) {
 459   default: llvm_unreachable("Unknown code");
 460   case ISD::ConstantFP: {
 461     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 462     V.changeSign();
 463     return DAG.getConstantFP(V, Op.getValueType());
 464   }
 465   case ISD::FADD:
 466     // FIXME: determine better conditions for this xform.
 467     assert(DAG.getTarget().Options.UnsafeFPMath);
 468
 469     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 470     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 471                            DAG.getTargetLoweringInfo(),
 472                            &DAG.getTarget().Options, Depth+1))
 473       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 474                          GetNegatedExpression(Op.getOperand(0), DAG,
 475                                               LegalOperations, Depth+1),
 476                          Op.getOperand(1));
 477     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 478     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 479                        GetNegatedExpression(Op.getOperand(1), DAG,
 480                                             LegalOperations, Depth+1),
 481                        Op.getOperand(0));
 482   case ISD::FSUB:
 483     // We can't turn -(A-B) into B-A when we honor signed zeros.
 484     assert(DAG.getTarget().Options.UnsafeFPMath);
 485
 486     // fold (fneg (fsub 0, B)) -> B
 487     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 488       if (N0CFP->getValueAPF().isZero())
 489         return Op.getOperand(1);
 490
 491     // fold (fneg (fsub A, B)) -> (fsub B, A)
 492     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 493                        Op.getOperand(1), Op.getOperand(0));
 494
 495   case ISD::FMUL:
 496   case ISD::FDIV:
 497     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 498
 499     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 500     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 501                            DAG.getTargetLoweringInfo(),
 502                            &DAG.getTarget().Options, Depth+1))
 503       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 504                          GetNegatedExpression(Op.getOperand(0), DAG,
 505                                               LegalOperations, Depth+1),
 506                          Op.getOperand(1));
 507
 508     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 509     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 510                        Op.getOperand(0),
 511                        GetNegatedExpression(Op.getOperand(1), DAG,
 512                                             LegalOperations, Depth+1));
 513
 514   case ISD::FP_EXTEND:
 515   case ISD::FSIN:
 516     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 517                        GetNegatedExpression(Op.getOperand(0), DAG,
 518                                             LegalOperations, Depth+1));
 519   case ISD::FP_ROUND:
 520       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 521                          GetNegatedExpression(Op.getOperand(0), DAG,
 522                                               LegalOperations, Depth+1),
 523                          Op.getOperand(1));
 524   }
 525 }
 526
 527
 528 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 529 // that selects between the values 1 and 0, making it equivalent to a setcc.
 530 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 531 // nodes based on the type of node we are checking.  This simplifies life a
 532 // bit for the callers.
 533 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 534                               SDValue &CC) {
 535   if (N.getOpcode() == ISD::SETCC) {
 536     LHS = N.getOperand(0);
 537     RHS = N.getOperand(1);
 538     CC  = N.getOperand(2);
 539     return true;
 540   }
 541   if (N.getOpcode() == ISD::SELECT_CC &&
 542       N.getOperand(2).getOpcode() == ISD::Constant &&
 543       N.getOperand(3).getOpcode() == ISD::Constant &&
 544       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 545       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 546     LHS = N.getOperand(0);
 547     RHS = N.getOperand(1);
 548     CC  = N.getOperand(4);
 549     return true;
 550   }
 551   return false;
 552 }
 553
 554 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 555 // one use.  If this is true, it allows the users to invert the operation for
 556 // free when it is profitable to do so.
 557 static bool isOneUseSetCC(SDValue N) {
 558   SDValue N0, N1, N2;
 559   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 560     return true;
 561   return false;
 562 }
 563
 564 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 565                                     SDValue N0, SDValue N1) {
 566   EVT VT = N0.getValueType();
 567   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 568     if (isa<ConstantSDNode>(N1)) {
 569       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 570       SDValue OpNode =
 571         DAG.FoldConstantArithmetic(Opc, VT,
 572                                    cast<ConstantSDNode>(N0.getOperand(1)),
 573                                    cast<ConstantSDNode>(N1));
 574       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 575     }
 576     if (N0.hasOneUse()) {
 577       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 578       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 579                                    N0.getOperand(0), N1);
 580       AddToWorkList(OpNode.getNode());
 581       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 582     }
 583   }
 584
 585   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 586     if (isa<ConstantSDNode>(N0)) {
 587       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 588       SDValue OpNode =
 589         DAG.FoldConstantArithmetic(Opc, VT,
 590                                    cast<ConstantSDNode>(N1.getOperand(1)),
 591                                    cast<ConstantSDNode>(N0));
 592       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 593     }
 594     if (N1.hasOneUse()) {
 595       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 596       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 597                                    N1.getOperand(0), N0);
 598       AddToWorkList(OpNode.getNode());
 599       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 600     }
 601   }
 602
 603   return SDValue();
 604 }
 605
 606 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 607                                bool AddTo) {
 608   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 609   ++NodesCombined;
 610   DEBUG(dbgs() << "\nReplacing.1 ";
 611         N->dump(&DAG);
 612         dbgs() << "\nWith: ";
 613         To[0].getNode()->dump(&DAG);
 614         dbgs() << " and " << NumTo-1 << " other values\n";
 615         for (unsigned i = 0, e = NumTo; i != e; ++i)
 616           assert((!To[i].getNode() ||
 617                   N->getValueType(i) == To[i].getValueType()) &&
 618                  "Cannot combine value to value of different type!"));
 619   WorkListRemover DeadNodes(*this);
 620   DAG.ReplaceAllUsesWith(N, To);
 621   if (AddTo) {
 622     // Push the new nodes and any users onto the worklist
 623     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 624       if (To[i].getNode()) {
 625         AddToWorkList(To[i].getNode());
 626         AddUsersToWorkList(To[i].getNode());
 627       }
 628     }
 629   }
 630
 631   // Finally, if the node is now dead, remove it from the graph.  The node
 632   // may not be dead if the replacement process recursively simplified to
 633   // something else needing this node.
 634   if (N->use_empty()) {
 635     // Nodes can be reintroduced into the worklist.  Make sure we do not
 636     // process a node that has been replaced.
 637     removeFromWorkList(N);
 638
 639     // Finally, since the node is now dead, remove it from the graph.
 640     DAG.DeleteNode(N);
 641   }
 642   return SDValue(N, 0);
 643 }
 644
 645 void DAGCombiner::
 646 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 647   // Replace all uses.  If any nodes become isomorphic to other nodes and
 648   // are deleted, make sure to remove them from our worklist.
 649   WorkListRemover DeadNodes(*this);
 650   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 651
 652   // Push the new node and any (possibly new) users onto the worklist.
 653   AddToWorkList(TLO.New.getNode());
 654   AddUsersToWorkList(TLO.New.getNode());
 655
 656   // Finally, if the node is now dead, remove it from the graph.  The node
 657   // may not be dead if the replacement process recursively simplified to
 658   // something else needing this node.
 659   if (TLO.Old.getNode()->use_empty()) {
 660     removeFromWorkList(TLO.Old.getNode());
 661
 662     // If the operands of this node are only used by the node, they will now
 663     // be dead.  Make sure to visit them first to delete dead nodes early.
 664     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 665       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 666         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 667
 668     DAG.DeleteNode(TLO.Old.getNode());
 669   }
 670 }
 671
 672 /// SimplifyDemandedBits - Check the specified integer node value to see if
 673 /// it can be simplified or if things it uses can be simplified by bit
 674 /// propagation.  If so, return true.
 675 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 676   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 677   APInt KnownZero, KnownOne;
 678   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 679     return false;
 680
 681   // Revisit the node.
 682   AddToWorkList(Op.getNode());
 683
 684   // Replace the old value with the new one.
 685   ++NodesCombined;
 686   DEBUG(dbgs() << "\nReplacing.2 ";
 687         TLO.Old.getNode()->dump(&DAG);
 688         dbgs() << "\nWith: ";
 689         TLO.New.getNode()->dump(&DAG);
 690         dbgs() << '\n');
 691
 692   CommitTargetLoweringOpt(TLO);
 693   return true;
 694 }
 695
 696 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 697   DebugLoc dl = Load->getDebugLoc();
 698   EVT VT = Load->getValueType(0);
 699   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 700
 701   DEBUG(dbgs() << "\nReplacing.9 ";
 702         Load->dump(&DAG);
 703         dbgs() << "\nWith: ";
 704         Trunc.getNode()->dump(&DAG);
 705         dbgs() << '\n');
 706   WorkListRemover DeadNodes(*this);
 707   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 708   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 709   removeFromWorkList(Load);
 710   DAG.DeleteNode(Load);
 711   AddToWorkList(Trunc.getNode());
 712 }
 713
 714 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 715   Replace = false;
 716   DebugLoc dl = Op.getDebugLoc();
 717   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 718     EVT MemVT = LD->getMemoryVT();
 719     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 720       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 721                                                   : ISD::EXTLOAD)
 722       : LD->getExtensionType();
 723     Replace = true;
 724     return DAG.getExtLoad(ExtType, dl, PVT,
 725                           LD->getChain(), LD->getBasePtr(),
 726                           LD->getPointerInfo(),
 727                           MemVT, LD->isVolatile(),
 728                           LD->isNonTemporal(), LD->getAlignment());
 729   }
 730
 731   unsigned Opc = Op.getOpcode();
 732   switch (Opc) {
 733   default: break;
 734   case ISD::AssertSext:
 735     return DAG.getNode(ISD::AssertSext, dl, PVT,
 736                        SExtPromoteOperand(Op.getOperand(0), PVT),
 737                        Op.getOperand(1));
 738   case ISD::AssertZext:
 739     return DAG.getNode(ISD::AssertZext, dl, PVT,
 740                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 741                        Op.getOperand(1));
 742   case ISD::Constant: {
 743     unsigned ExtOpc =
 744       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 745     return DAG.getNode(ExtOpc, dl, PVT, Op);
 746   }
 747   }
 748
 749   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 750     return SDValue();
 751   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 752 }
 753
 754 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 755   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 756     return SDValue();
 757   EVT OldVT = Op.getValueType();
 758   DebugLoc dl = Op.getDebugLoc();
 759   bool Replace = false;
 760   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 761   if (NewOp.getNode() == 0)
 762     return SDValue();
 763   AddToWorkList(NewOp.getNode());
 764
 765   if (Replace)
 766     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 767   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 768                      DAG.getValueType(OldVT));
 769 }
 770
 771 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 772   EVT OldVT = Op.getValueType();
 773   DebugLoc dl = Op.getDebugLoc();
 774   bool Replace = false;
 775   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 776   if (NewOp.getNode() == 0)
 777     return SDValue();
 778   AddToWorkList(NewOp.getNode());
 779
 780   if (Replace)
 781     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 782   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 783 }
 784
 785 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 786 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 787 /// promote i16 operations to i32 since i16 instructions are longer.
 788 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 789   if (!LegalOperations)
 790     return SDValue();
 791
 792   EVT VT = Op.getValueType();
 793   if (VT.isVector() || !VT.isInteger())
 794     return SDValue();
 795
 796   // If operation type is 'undesirable', e.g. i16 on x86, consider
 797   // promoting it.
 798   unsigned Opc = Op.getOpcode();
 799   if (TLI.isTypeDesirableForOp(Opc, VT))
 800     return SDValue();
 801
 802   EVT PVT = VT;
 803   // Consult target whether it is a good idea to promote this operation and
 804   // what's the right type to promote it to.
 805   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 806     assert(PVT != VT && "Don't know what type to promote to!");
 807
 808     bool Replace0 = false;
 809     SDValue N0 = Op.getOperand(0);
 810     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 811     if (NN0.getNode() == 0)
 812       return SDValue();
 813
 814     bool Replace1 = false;
 815     SDValue N1 = Op.getOperand(1);
 816     SDValue NN1;
 817     if (N0 == N1)
 818       NN1 = NN0;
 819     else {
 820       NN1 = PromoteOperand(N1, PVT, Replace1);
 821       if (NN1.getNode() == 0)
 822         return SDValue();
 823     }
 824
 825     AddToWorkList(NN0.getNode());
 826     if (NN1.getNode())
 827       AddToWorkList(NN1.getNode());
 828
 829     if (Replace0)
 830       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 831     if (Replace1)
 832       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 833
 834     DEBUG(dbgs() << "\nPromoting ";
 835           Op.getNode()->dump(&DAG));
 836     DebugLoc dl = Op.getDebugLoc();
 837     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 838                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 839   }
 840   return SDValue();
 841 }
 842
 843 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 844 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 845 /// promote i16 operations to i32 since i16 instructions are longer.
 846 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 847   if (!LegalOperations)
 848     return SDValue();
 849
 850   EVT VT = Op.getValueType();
 851   if (VT.isVector() || !VT.isInteger())
 852     return SDValue();
 853
 854   // If operation type is 'undesirable', e.g. i16 on x86, consider
 855   // promoting it.
 856   unsigned Opc = Op.getOpcode();
 857   if (TLI.isTypeDesirableForOp(Opc, VT))
 858     return SDValue();
 859
 860   EVT PVT = VT;
 861   // Consult target whether it is a good idea to promote this operation and
 862   // what's the right type to promote it to.
 863   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 864     assert(PVT != VT && "Don't know what type to promote to!");
 865
 866     bool Replace = false;
 867     SDValue N0 = Op.getOperand(0);
 868     if (Opc == ISD::SRA)
 869       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 870     else if (Opc == ISD::SRL)
 871       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 872     else
 873       N0 = PromoteOperand(N0, PVT, Replace);
 874     if (N0.getNode() == 0)
 875       return SDValue();
 876
 877     AddToWorkList(N0.getNode());
 878     if (Replace)
 879       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 880
 881     DEBUG(dbgs() << "\nPromoting ";
 882           Op.getNode()->dump(&DAG));
 883     DebugLoc dl = Op.getDebugLoc();
 884     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 885                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 886   }
 887   return SDValue();
 888 }
 889
 890 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 891   if (!LegalOperations)
 892     return SDValue();
 893
 894   EVT VT = Op.getValueType();
 895   if (VT.isVector() || !VT.isInteger())
 896     return SDValue();
 897
 898   // If operation type is 'undesirable', e.g. i16 on x86, consider
 899   // promoting it.
 900   unsigned Opc = Op.getOpcode();
 901   if (TLI.isTypeDesirableForOp(Opc, VT))
 902     return SDValue();
 903
 904   EVT PVT = VT;
 905   // Consult target whether it is a good idea to promote this operation and
 906   // what's the right type to promote it to.
 907   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 908     assert(PVT != VT && "Don't know what type to promote to!");
 909     // fold (aext (aext x)) -> (aext x)
 910     // fold (aext (zext x)) -> (zext x)
 911     // fold (aext (sext x)) -> (sext x)
 912     DEBUG(dbgs() << "\nPromoting ";
 913           Op.getNode()->dump(&DAG));
 914     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 915   }
 916   return SDValue();
 917 }
 918
 919 bool DAGCombiner::PromoteLoad(SDValue Op) {
 920   if (!LegalOperations)
 921     return false;
 922
 923   EVT VT = Op.getValueType();
 924   if (VT.isVector() || !VT.isInteger())
 925     return false;
 926
 927   // If operation type is 'undesirable', e.g. i16 on x86, consider
 928   // promoting it.
 929   unsigned Opc = Op.getOpcode();
 930   if (TLI.isTypeDesirableForOp(Opc, VT))
 931     return false;
 932
 933   EVT PVT = VT;
 934   // Consult target whether it is a good idea to promote this operation and
 935   // what's the right type to promote it to.
 936   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 937     assert(PVT != VT && "Don't know what type to promote to!");
 938
 939     DebugLoc dl = Op.getDebugLoc();
 940     SDNode *N = Op.getNode();
 941     LoadSDNode *LD = cast<LoadSDNode>(N);
 942     EVT MemVT = LD->getMemoryVT();
 943     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 944       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 945                                                   : ISD::EXTLOAD)
 946       : LD->getExtensionType();
 947     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 948                                    LD->getChain(), LD->getBasePtr(),
 949                                    LD->getPointerInfo(),
 950                                    MemVT, LD->isVolatile(),
 951                                    LD->isNonTemporal(), LD->getAlignment());
 952     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 953
 954     DEBUG(dbgs() << "\nPromoting ";
 955           N->dump(&DAG);
 956           dbgs() << "\nTo: ";
 957           Result.getNode()->dump(&DAG);
 958           dbgs() << '\n');
 959     WorkListRemover DeadNodes(*this);
 960     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 961     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
 962     removeFromWorkList(N);
 963     DAG.DeleteNode(N);
 964     AddToWorkList(Result.getNode());
 965     return true;
 966   }
 967   return false;
 968 }
 969
 970
 971 //===----------------------------------------------------------------------===//
 972 //  Main DAG Combiner implementation
 973 //===----------------------------------------------------------------------===//
 974
 975 void DAGCombiner::Run(CombineLevel AtLevel) {
 976   // set the instance variables, so that the various visit routines may use it.
 977   Level = AtLevel;
 978   LegalOperations = Level >= AfterLegalizeVectorOps;
 979   LegalTypes = Level >= AfterLegalizeTypes;
 980
 981   // Add all the dag nodes to the worklist.
 982   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 983        E = DAG.allnodes_end(); I != E; ++I)
 984     AddToWorkList(I);
 985
 986   // Create a dummy node (which is not added to allnodes), that adds a reference
 987   // to the root node, preventing it from being deleted, and tracking any
 988   // changes of the root.
 989   HandleSDNode Dummy(DAG.getRoot());
 990
 991   // The root of the dag may dangle to deleted nodes until the dag combiner is
 992   // done.  Set it to null to avoid confusion.
 993   DAG.setRoot(SDValue());
 994
 995   // while the worklist isn't empty, find a node and
 996   // try and combine it.
 997   while (!WorkListContents.empty()) {
 998     SDNode *N;
 999     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1000     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1001     // worklist *should* contain, and check the node we want to visit is should
1002     // actually be visited.
1003     do {
1004       N = WorkListOrder.pop_back_val();
1005     } while (!WorkListContents.erase(N));
1006
1007     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1008     // N is deleted from the DAG, since they too may now be dead or may have a
1009     // reduced number of uses, allowing other xforms.
1010     if (N->use_empty() && N != &Dummy) {
1011       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1012         AddToWorkList(N->getOperand(i).getNode());
1013
1014       DAG.DeleteNode(N);
1015       continue;
1016     }
1017
1018     SDValue RV = combine(N);
1019
1020     if (RV.getNode() == 0)
1021       continue;
1022
1023     ++NodesCombined;
1024
1025     // If we get back the same node we passed in, rather than a new node or
1026     // zero, we know that the node must have defined multiple values and
1027     // CombineTo was used.  Since CombineTo takes care of the worklist
1028     // mechanics for us, we have no work to do in this case.
1029     if (RV.getNode() == N)
1030       continue;
1031
1032     assert(N->getOpcode() != ISD::DELETED_NODE &&
1033            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1034            "Node was deleted but visit returned new node!");
1035
1036     DEBUG(dbgs() << "\nReplacing.3 ";
1037           N->dump(&DAG);
1038           dbgs() << "\nWith: ";
1039           RV.getNode()->dump(&DAG);
1040           dbgs() << '\n');
1041
1042     // Transfer debug value.
1043     DAG.TransferDbgValues(SDValue(N, 0), RV);
1044     WorkListRemover DeadNodes(*this);
1045     if (N->getNumValues() == RV.getNode()->getNumValues())
1046       DAG.ReplaceAllUsesWith(N, RV.getNode());
1047     else {
1048       assert(N->getValueType(0) == RV.getValueType() &&
1049              N->getNumValues() == 1 && "Type mismatch");
1050       SDValue OpV = RV;
1051       DAG.ReplaceAllUsesWith(N, &OpV);
1052     }
1053
1054     // Push the new node and any users onto the worklist
1055     AddToWorkList(RV.getNode());
1056     AddUsersToWorkList(RV.getNode());
1057
1058     // Add any uses of the old node to the worklist in case this node is the
1059     // last one that uses them.  They may become dead after this node is
1060     // deleted.
1061     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1062       AddToWorkList(N->getOperand(i).getNode());
1063
1064     // Finally, if the node is now dead, remove it from the graph.  The node
1065     // may not be dead if the replacement process recursively simplified to
1066     // something else needing this node.
1067     if (N->use_empty()) {
1068       // Nodes can be reintroduced into the worklist.  Make sure we do not
1069       // process a node that has been replaced.
1070       removeFromWorkList(N);
1071
1072       // Finally, since the node is now dead, remove it from the graph.
1073       DAG.DeleteNode(N);
1074     }
1075   }
1076
1077   // If the root changed (e.g. it was a dead load, update the root).
1078   DAG.setRoot(Dummy.getValue());
1079   DAG.RemoveDeadNodes();
1080 }
1081
1082 SDValue DAGCombiner::visit(SDNode *N) {
1083   switch (N->getOpcode()) {
1084   default: break;
1085   case ISD::TokenFactor:        return visitTokenFactor(N);
1086   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1087   case ISD::ADD:                return visitADD(N);
1088   case ISD::SUB:                return visitSUB(N);
1089   case ISD::ADDC:               return visitADDC(N);
1090   case ISD::SUBC:               return visitSUBC(N);
1091   case ISD::ADDE:               return visitADDE(N);
1092   case ISD::SUBE:               return visitSUBE(N);
1093   case ISD::MUL:                return visitMUL(N);
1094   case ISD::SDIV:               return visitSDIV(N);
1095   case ISD::UDIV:               return visitUDIV(N);
1096   case ISD::SREM:               return visitSREM(N);
1097   case ISD::UREM:               return visitUREM(N);
1098   case ISD::MULHU:              return visitMULHU(N);
1099   case ISD::MULHS:              return visitMULHS(N);
1100   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1101   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1102   case ISD::SMULO:              return visitSMULO(N);
1103   case ISD::UMULO:              return visitUMULO(N);
1104   case ISD::SDIVREM:            return visitSDIVREM(N);
1105   case ISD::UDIVREM:            return visitUDIVREM(N);
1106   case ISD::AND:                return visitAND(N);
1107   case ISD::OR:                 return visitOR(N);
1108   case ISD::XOR:                return visitXOR(N);
1109   case ISD::SHL:                return visitSHL(N);
1110   case ISD::SRA:                return visitSRA(N);
1111   case ISD::SRL:                return visitSRL(N);
1112   case ISD::CTLZ:               return visitCTLZ(N);
1113   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1114   case ISD::CTTZ:               return visitCTTZ(N);
1115   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1116   case ISD::CTPOP:              return visitCTPOP(N);
1117   case ISD::SELECT:             return visitSELECT(N);
1118   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1119   case ISD::SETCC:              return visitSETCC(N);
1120   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1121   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1122   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1123   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1124   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1125   case ISD::BITCAST:            return visitBITCAST(N);
1126   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1127   case ISD::FADD:               return visitFADD(N);
1128   case ISD::FSUB:               return visitFSUB(N);
1129   case ISD::FMUL:               return visitFMUL(N);
1130   case ISD::FMA:                return visitFMA(N);
1131   case ISD::FDIV:               return visitFDIV(N);
1132   case ISD::FREM:               return visitFREM(N);
1133   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1134   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1135   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1136   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1137   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1138   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1139   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1140   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1141   case ISD::FNEG:               return visitFNEG(N);
1142   case ISD::FABS:               return visitFABS(N);
1143   case ISD::BRCOND:             return visitBRCOND(N);
1144   case ISD::BR_CC:              return visitBR_CC(N);
1145   case ISD::LOAD:               return visitLOAD(N);
1146   case ISD::STORE:              return visitSTORE(N);
1147   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1148   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1149   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1150   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1151   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1152   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1153   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1154   }
1155   return SDValue();
1156 }
1157
1158 SDValue DAGCombiner::combine(SDNode *N) {
1159   SDValue RV = visit(N);
1160
1161   // If nothing happened, try a target-specific DAG combine.
1162   if (RV.getNode() == 0) {
1163     assert(N->getOpcode() != ISD::DELETED_NODE &&
1164            "Node was deleted but visit returned NULL!");
1165
1166     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1167         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1168
1169       // Expose the DAG combiner to the target combiner impls.
1170       TargetLowering::DAGCombinerInfo
1171         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1172
1173       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1174     }
1175   }
1176
1177   // If nothing happened still, try promoting the operation.
1178   if (RV.getNode() == 0) {
1179     switch (N->getOpcode()) {
1180     default: break;
1181     case ISD::ADD:
1182     case ISD::SUB:
1183     case ISD::MUL:
1184     case ISD::AND:
1185     case ISD::OR:
1186     case ISD::XOR:
1187       RV = PromoteIntBinOp(SDValue(N, 0));
1188       break;
1189     case ISD::SHL:
1190     case ISD::SRA:
1191     case ISD::SRL:
1192       RV = PromoteIntShiftOp(SDValue(N, 0));
1193       break;
1194     case ISD::SIGN_EXTEND:
1195     case ISD::ZERO_EXTEND:
1196     case ISD::ANY_EXTEND:
1197       RV = PromoteExtend(SDValue(N, 0));
1198       break;
1199     case ISD::LOAD:
1200       if (PromoteLoad(SDValue(N, 0)))
1201         RV = SDValue(N, 0);
1202       break;
1203     }
1204   }
1205
1206   // If N is a commutative binary node, try commuting it to enable more
1207   // sdisel CSE.
1208   if (RV.getNode() == 0 &&
1209       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1210       N->getNumValues() == 1) {
1211     SDValue N0 = N->getOperand(0);
1212     SDValue N1 = N->getOperand(1);
1213
1214     // Constant operands are canonicalized to RHS.
1215     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1216       SDValue Ops[] = { N1, N0 };
1217       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1218                                             Ops, 2);
1219       if (CSENode)
1220         return SDValue(CSENode, 0);
1221     }
1222   }
1223
1224   return RV;
1225 }
1226
1227 /// getInputChainForNode - Given a node, return its input chain if it has one,
1228 /// otherwise return a null sd operand.
1229 static SDValue getInputChainForNode(SDNode *N) {
1230   if (unsigned NumOps = N->getNumOperands()) {
1231     if (N->getOperand(0).getValueType() == MVT::Other)
1232       return N->getOperand(0);
1233     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1234       return N->getOperand(NumOps-1);
1235     for (unsigned i = 1; i < NumOps-1; ++i)
1236       if (N->getOperand(i).getValueType() == MVT::Other)
1237         return N->getOperand(i);
1238   }
1239   return SDValue();
1240 }
1241
1242 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1243   // If N has two operands, where one has an input chain equal to the other,
1244   // the 'other' chain is redundant.
1245   if (N->getNumOperands() == 2) {
1246     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1247       return N->getOperand(0);
1248     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1249       return N->getOperand(1);
1250   }
1251
1252   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1253   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1254   SmallPtrSet<SDNode*, 16> SeenOps;
1255   bool Changed = false;             // If we should replace this token factor.
1256
1257   // Start out with this token factor.
1258   TFs.push_back(N);
1259
1260   // Iterate through token factors.  The TFs grows when new token factors are
1261   // encountered.
1262   for (unsigned i = 0; i < TFs.size(); ++i) {
1263     SDNode *TF = TFs[i];
1264
1265     // Check each of the operands.
1266     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1267       SDValue Op = TF->getOperand(i);
1268
1269       switch (Op.getOpcode()) {
1270       case ISD::EntryToken:
1271         // Entry tokens don't need to be added to the list. They are
1272         // rededundant.
1273         Changed = true;
1274         break;
1275
1276       case ISD::TokenFactor:
1277         if (Op.hasOneUse() &&
1278             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1279           // Queue up for processing.
1280           TFs.push_back(Op.getNode());
1281           // Clean up in case the token factor is removed.
1282           AddToWorkList(Op.getNode());
1283           Changed = true;
1284           break;
1285         }
1286         // Fall thru
1287
1288       default:
1289         // Only add if it isn't already in the list.
1290         if (SeenOps.insert(Op.getNode()))
1291           Ops.push_back(Op);
1292         else
1293           Changed = true;
1294         break;
1295       }
1296     }
1297   }
1298
1299   SDValue Result;
1300
1301   // If we've change things around then replace token factor.
1302   if (Changed) {
1303     if (Ops.empty()) {
1304       // The entry token is the only possible outcome.
1305       Result = DAG.getEntryNode();
1306     } else {
1307       // New and improved token factor.
1308       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1309                            MVT::Other, &Ops[0], Ops.size());
1310     }
1311
1312     // Don't add users to work list.
1313     return CombineTo(N, Result, false);
1314   }
1315
1316   return Result;
1317 }
1318
1319 /// MERGE_VALUES can always be eliminated.
1320 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1321   WorkListRemover DeadNodes(*this);
1322   // Replacing results may cause a different MERGE_VALUES to suddenly
1323   // be CSE'd with N, and carry its uses with it. Iterate until no
1324   // uses remain, to ensure that the node can be safely deleted.
1325   do {
1326     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1327       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1328   } while (!N->use_empty());
1329   removeFromWorkList(N);
1330   DAG.DeleteNode(N);
1331   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1332 }
1333
1334 static
1335 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1336                               SelectionDAG &DAG) {
1337   EVT VT = N0.getValueType();
1338   SDValue N00 = N0.getOperand(0);
1339   SDValue N01 = N0.getOperand(1);
1340   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1341
1342   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1343       isa<ConstantSDNode>(N00.getOperand(1))) {
1344     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1345     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1346                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1347                                  N00.getOperand(0), N01),
1348                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1349                                  N00.getOperand(1), N01));
1350     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1351   }
1352
1353   return SDValue();
1354 }
1355
1356 SDValue DAGCombiner::visitADD(SDNode *N) {
1357   SDValue N0 = N->getOperand(0);
1358   SDValue N1 = N->getOperand(1);
1359   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1360   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1361   EVT VT = N0.getValueType();
1362
1363   // fold vector ops
1364   if (VT.isVector()) {
1365     SDValue FoldedVOp = SimplifyVBinOp(N);
1366     if (FoldedVOp.getNode()) return FoldedVOp;
1367   }
1368
1369   // fold (add x, undef) -> undef
1370   if (N0.getOpcode() == ISD::UNDEF)
1371     return N0;
1372   if (N1.getOpcode() == ISD::UNDEF)
1373     return N1;
1374   // fold (add c1, c2) -> c1+c2
1375   if (N0C && N1C)
1376     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1377   // canonicalize constant to RHS
1378   if (N0C && !N1C)
1379     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1380   // fold (add x, 0) -> x
1381   if (N1C && N1C->isNullValue())
1382     return N0;
1383   // fold (add Sym, c) -> Sym+c
1384   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1385     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1386         GA->getOpcode() == ISD::GlobalAddress)
1387       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1388                                   GA->getOffset() +
1389                                     (uint64_t)N1C->getSExtValue());
1390   // fold ((c1-A)+c2) -> (c1+c2)-A
1391   if (N1C && N0.getOpcode() == ISD::SUB)
1392     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1393       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1394                          DAG.getConstant(N1C->getAPIntValue()+
1395                                          N0C->getAPIntValue(), VT),
1396                          N0.getOperand(1));
1397   // reassociate add
1398   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1399   if (RADD.getNode() != 0)
1400     return RADD;
1401   // fold ((0-A) + B) -> B-A
1402   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1403       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1404     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1405   // fold (A + (0-B)) -> A-B
1406   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1407       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1408     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1409   // fold (A+(B-A)) -> B
1410   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1411     return N1.getOperand(0);
1412   // fold ((B-A)+A) -> B
1413   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1414     return N0.getOperand(0);
1415   // fold (A+(B-(A+C))) to (B-C)
1416   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1417       N0 == N1.getOperand(1).getOperand(0))
1418     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1419                        N1.getOperand(1).getOperand(1));
1420   // fold (A+(B-(C+A))) to (B-C)
1421   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1422       N0 == N1.getOperand(1).getOperand(1))
1423     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1424                        N1.getOperand(1).getOperand(0));
1425   // fold (A+((B-A)+or-C)) to (B+or-C)
1426   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1427       N1.getOperand(0).getOpcode() == ISD::SUB &&
1428       N0 == N1.getOperand(0).getOperand(1))
1429     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1430                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1431
1432   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1433   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1434     SDValue N00 = N0.getOperand(0);
1435     SDValue N01 = N0.getOperand(1);
1436     SDValue N10 = N1.getOperand(0);
1437     SDValue N11 = N1.getOperand(1);
1438
1439     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1440       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1441                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1442                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1443   }
1444
1445   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1446     return SDValue(N, 0);
1447
1448   // fold (a+b) -> (a|b) iff a and b share no bits.
1449   if (VT.isInteger() && !VT.isVector()) {
1450     APInt LHSZero, LHSOne;
1451     APInt RHSZero, RHSOne;
1452     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1453
1454     if (LHSZero.getBoolValue()) {
1455       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1456
1457       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1458       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1459       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1460         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1461     }
1462   }
1463
1464   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1465   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1466     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1467     if (Result.getNode()) return Result;
1468   }
1469   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1470     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1471     if (Result.getNode()) return Result;
1472   }
1473
1474   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1475   if (N1.getOpcode() == ISD::SHL &&
1476       N1.getOperand(0).getOpcode() == ISD::SUB)
1477     if (ConstantSDNode *C =
1478           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1479       if (C->getAPIntValue() == 0)
1480         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1481                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1482                                        N1.getOperand(0).getOperand(1),
1483                                        N1.getOperand(1)));
1484   if (N0.getOpcode() == ISD::SHL &&
1485       N0.getOperand(0).getOpcode() == ISD::SUB)
1486     if (ConstantSDNode *C =
1487           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1488       if (C->getAPIntValue() == 0)
1489         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1490                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1491                                        N0.getOperand(0).getOperand(1),
1492                                        N0.getOperand(1)));
1493
1494   if (N1.getOpcode() == ISD::AND) {
1495     SDValue AndOp0 = N1.getOperand(0);
1496     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1497     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1498     unsigned DestBits = VT.getScalarType().getSizeInBits();
1499
1500     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1501     // and similar xforms where the inner op is either ~0 or 0.
1502     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1503       DebugLoc DL = N->getDebugLoc();
1504       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1505     }
1506   }
1507
1508   // add (sext i1), X -> sub X, (zext i1)
1509   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1510       N0.getOperand(0).getValueType() == MVT::i1 &&
1511       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1512     DebugLoc DL = N->getDebugLoc();
1513     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1514     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1515   }
1516
1517   return SDValue();
1518 }
1519
1520 SDValue DAGCombiner::visitADDC(SDNode *N) {
1521   SDValue N0 = N->getOperand(0);
1522   SDValue N1 = N->getOperand(1);
1523   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1524   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1525   EVT VT = N0.getValueType();
1526
1527   // If the flag result is dead, turn this into an ADD.
1528   if (!N->hasAnyUseOfValue(1))
1529     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, N1),
1530                      DAG.getNode(ISD::CARRY_FALSE,
1531                                  N->getDebugLoc(), MVT::Glue));
1532
1533   // canonicalize constant to RHS.
1534   if (N0C && !N1C)
1535     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1536
1537   // fold (addc x, 0) -> x + no carry out
1538   if (N1C && N1C->isNullValue())
1539     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1540                                         N->getDebugLoc(), MVT::Glue));
1541
1542   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1543   APInt LHSZero, LHSOne;
1544   APInt RHSZero, RHSOne;
1545   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1546
1547   if (LHSZero.getBoolValue()) {
1548     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1549
1550     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1551     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1552     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1553       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1554                        DAG.getNode(ISD::CARRY_FALSE,
1555                                    N->getDebugLoc(), MVT::Glue));
1556   }
1557
1558   return SDValue();
1559 }
1560
1561 SDValue DAGCombiner::visitADDE(SDNode *N) {
1562   SDValue N0 = N->getOperand(0);
1563   SDValue N1 = N->getOperand(1);
1564   SDValue CarryIn = N->getOperand(2);
1565   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1566   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1567
1568   // canonicalize constant to RHS
1569   if (N0C && !N1C)
1570     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1571                        N1, N0, CarryIn);
1572
1573   // fold (adde x, y, false) -> (addc x, y)
1574   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1575     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N0, N1);
1576
1577   return SDValue();
1578 }
1579
1580 // Since it may not be valid to emit a fold to zero for vector initializers
1581 // check if we can before folding.
1582 static SDValue tryFoldToZero(DebugLoc DL, const TargetLowering &TLI, EVT VT,
1583                              SelectionDAG &DAG, bool LegalOperations) {
1584   if (!VT.isVector()) {
1585     return DAG.getConstant(0, VT);
1586   }
1587   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1588     // Produce a vector of zeros.
1589     SDValue El = DAG.getConstant(0, VT.getVectorElementType());
1590     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1591     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1592       &Ops[0], Ops.size());
1593   }
1594   return SDValue();
1595 }
1596
1597 SDValue DAGCombiner::visitSUB(SDNode *N) {
1598   SDValue N0 = N->getOperand(0);
1599   SDValue N1 = N->getOperand(1);
1600   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1601   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1602   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1603     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1604   EVT VT = N0.getValueType();
1605
1606   // fold vector ops
1607   if (VT.isVector()) {
1608     SDValue FoldedVOp = SimplifyVBinOp(N);
1609     if (FoldedVOp.getNode()) return FoldedVOp;
1610   }
1611
1612   // fold (sub x, x) -> 0
1613   // FIXME: Refactor this and xor and other similar operations together.
1614   if (N0 == N1)
1615     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
1616   // fold (sub c1, c2) -> c1-c2
1617   if (N0C && N1C)
1618     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1619   // fold (sub x, c) -> (add x, -c)
1620   if (N1C)
1621     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1622                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1623   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1624   if (N0C && N0C->isAllOnesValue())
1625     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1626   // fold A-(A-B) -> B
1627   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1628     return N1.getOperand(1);
1629   // fold (A+B)-A -> B
1630   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1631     return N0.getOperand(1);
1632   // fold (A+B)-B -> A
1633   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1634     return N0.getOperand(0);
1635   // fold C2-(A+C1) -> (C2-C1)-A
1636   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1637     SDValue NewC = DAG.getConstant((N0C->getAPIntValue() - N1C1->getAPIntValue()), VT);
1638     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, NewC,
1639                        N1.getOperand(0));
1640   }
1641   // fold ((A+(B+or-C))-B) -> A+or-C
1642   if (N0.getOpcode() == ISD::ADD &&
1643       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1644        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1645       N0.getOperand(1).getOperand(0) == N1)
1646     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1647                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1648   // fold ((A+(C+B))-B) -> A+C
1649   if (N0.getOpcode() == ISD::ADD &&
1650       N0.getOperand(1).getOpcode() == ISD::ADD &&
1651       N0.getOperand(1).getOperand(1) == N1)
1652     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1653                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1654   // fold ((A-(B-C))-C) -> A-B
1655   if (N0.getOpcode() == ISD::SUB &&
1656       N0.getOperand(1).getOpcode() == ISD::SUB &&
1657       N0.getOperand(1).getOperand(1) == N1)
1658     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1659                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1660
1661   // If either operand of a sub is undef, the result is undef
1662   if (N0.getOpcode() == ISD::UNDEF)
1663     return N0;
1664   if (N1.getOpcode() == ISD::UNDEF)
1665     return N1;
1666
1667   // If the relocation model supports it, consider symbol offsets.
1668   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1669     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1670       // fold (sub Sym, c) -> Sym-c
1671       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1672         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1673                                     GA->getOffset() -
1674                                       (uint64_t)N1C->getSExtValue());
1675       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1676       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1677         if (GA->getGlobal() == GB->getGlobal())
1678           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1679                                  VT);
1680     }
1681
1682   return SDValue();
1683 }
1684
1685 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1686   SDValue N0 = N->getOperand(0);
1687   SDValue N1 = N->getOperand(1);
1688   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1689   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1690   EVT VT = N0.getValueType();
1691
1692   // If the flag result is dead, turn this into an SUB.
1693   if (!N->hasAnyUseOfValue(1))
1694     return CombineTo(N, DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1),
1695                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1696                                  MVT::Glue));
1697
1698   // fold (subc x, x) -> 0 + no borrow
1699   if (N0 == N1)
1700     return CombineTo(N, DAG.getConstant(0, VT),
1701                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1702                                  MVT::Glue));
1703
1704   // fold (subc x, 0) -> x + no borrow
1705   if (N1C && N1C->isNullValue())
1706     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1707                                         MVT::Glue));
1708
1709   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1710   if (N0C && N0C->isAllOnesValue())
1711     return CombineTo(N, DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0),
1712                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1713                                  MVT::Glue));
1714
1715   return SDValue();
1716 }
1717
1718 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1719   SDValue N0 = N->getOperand(0);
1720   SDValue N1 = N->getOperand(1);
1721   SDValue CarryIn = N->getOperand(2);
1722
1723   // fold (sube x, y, false) -> (subc x, y)
1724   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1725     return DAG.getNode(ISD::SUBC, N->getDebugLoc(), N->getVTList(), N0, N1);
1726
1727   return SDValue();
1728 }
1729
1730 SDValue DAGCombiner::visitMUL(SDNode *N) {
1731   SDValue N0 = N->getOperand(0);
1732   SDValue N1 = N->getOperand(1);
1733   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1734   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1735   EVT VT = N0.getValueType();
1736
1737   // fold vector ops
1738   if (VT.isVector()) {
1739     SDValue FoldedVOp = SimplifyVBinOp(N);
1740     if (FoldedVOp.getNode()) return FoldedVOp;
1741   }
1742
1743   // fold (mul x, undef) -> 0
1744   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1745     return DAG.getConstant(0, VT);
1746   // fold (mul c1, c2) -> c1*c2
1747   if (N0C && N1C)
1748     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1749   // canonicalize constant to RHS
1750   if (N0C && !N1C)
1751     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1752   // fold (mul x, 0) -> 0
1753   if (N1C && N1C->isNullValue())
1754     return N1;
1755   // fold (mul x, -1) -> 0-x
1756   if (N1C && N1C->isAllOnesValue())
1757     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1758                        DAG.getConstant(0, VT), N0);
1759   // fold (mul x, (1 << c)) -> x << c
1760   if (N1C && N1C->getAPIntValue().isPowerOf2())
1761     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1762                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1763                                        getShiftAmountTy(N0.getValueType())));
1764   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1765   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1766     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1767     // FIXME: If the input is something that is easily negated (e.g. a
1768     // single-use add), we should put the negate there.
1769     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1770                        DAG.getConstant(0, VT),
1771                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1772                             DAG.getConstant(Log2Val,
1773                                       getShiftAmountTy(N0.getValueType()))));
1774   }
1775   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1776   if (N1C && N0.getOpcode() == ISD::SHL &&
1777       isa<ConstantSDNode>(N0.getOperand(1))) {
1778     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1779                              N1, N0.getOperand(1));
1780     AddToWorkList(C3.getNode());
1781     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1782                        N0.getOperand(0), C3);
1783   }
1784
1785   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1786   // use.
1787   {
1788     SDValue Sh(0,0), Y(0,0);
1789     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1790     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1791         N0.getNode()->hasOneUse()) {
1792       Sh = N0; Y = N1;
1793     } else if (N1.getOpcode() == ISD::SHL &&
1794                isa<ConstantSDNode>(N1.getOperand(1)) &&
1795                N1.getNode()->hasOneUse()) {
1796       Sh = N1; Y = N0;
1797     }
1798
1799     if (Sh.getNode()) {
1800       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1801                                 Sh.getOperand(0), Y);
1802       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1803                          Mul, Sh.getOperand(1));
1804     }
1805   }
1806
1807   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1808   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1809       isa<ConstantSDNode>(N0.getOperand(1)))
1810     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1811                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1812                                    N0.getOperand(0), N1),
1813                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1814                                    N0.getOperand(1), N1));
1815
1816   // reassociate mul
1817   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1818   if (RMUL.getNode() != 0)
1819     return RMUL;
1820
1821   return SDValue();
1822 }
1823
1824 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1825   SDValue N0 = N->getOperand(0);
1826   SDValue N1 = N->getOperand(1);
1827   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1828   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1829   EVT VT = N->getValueType(0);
1830
1831   // fold vector ops
1832   if (VT.isVector()) {
1833     SDValue FoldedVOp = SimplifyVBinOp(N);
1834     if (FoldedVOp.getNode()) return FoldedVOp;
1835   }
1836
1837   // fold (sdiv c1, c2) -> c1/c2
1838   if (N0C && N1C && !N1C->isNullValue())
1839     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1840   // fold (sdiv X, 1) -> X
1841   if (N1C && N1C->getAPIntValue() == 1LL)
1842     return N0;
1843   // fold (sdiv X, -1) -> 0-X
1844   if (N1C && N1C->isAllOnesValue())
1845     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1846                        DAG.getConstant(0, VT), N0);
1847   // If we know the sign bits of both operands are zero, strength reduce to a
1848   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1849   if (!VT.isVector()) {
1850     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1851       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1852                          N0, N1);
1853   }
1854   // fold (sdiv X, pow2) -> simple ops after legalize
1855   if (N1C && !N1C->isNullValue() &&
1856       (N1C->getAPIntValue().isPowerOf2() ||
1857        (-N1C->getAPIntValue()).isPowerOf2())) {
1858     // If dividing by powers of two is cheap, then don't perform the following
1859     // fold.
1860     if (TLI.isPow2DivCheap())
1861       return SDValue();
1862
1863     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1864
1865     // Splat the sign bit into the register
1866     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1867                               DAG.getConstant(VT.getSizeInBits()-1,
1868                                        getShiftAmountTy(N0.getValueType())));
1869     AddToWorkList(SGN.getNode());
1870
1871     // Add (N0 < 0) ? abs2 - 1 : 0;
1872     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1873                               DAG.getConstant(VT.getSizeInBits() - lg2,
1874                                        getShiftAmountTy(SGN.getValueType())));
1875     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1876     AddToWorkList(SRL.getNode());
1877     AddToWorkList(ADD.getNode());    // Divide by pow2
1878     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1879                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1880
1881     // If we're dividing by a positive value, we're done.  Otherwise, we must
1882     // negate the result.
1883     if (N1C->getAPIntValue().isNonNegative())
1884       return SRA;
1885
1886     AddToWorkList(SRA.getNode());
1887     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1888                        DAG.getConstant(0, VT), SRA);
1889   }
1890
1891   // if integer divide is expensive and we satisfy the requirements, emit an
1892   // alternate sequence.
1893   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1894     SDValue Op = BuildSDIV(N);
1895     if (Op.getNode()) return Op;
1896   }
1897
1898   // undef / X -> 0
1899   if (N0.getOpcode() == ISD::UNDEF)
1900     return DAG.getConstant(0, VT);
1901   // X / undef -> undef
1902   if (N1.getOpcode() == ISD::UNDEF)
1903     return N1;
1904
1905   return SDValue();
1906 }
1907
1908 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1909   SDValue N0 = N->getOperand(0);
1910   SDValue N1 = N->getOperand(1);
1911   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1912   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1913   EVT VT = N->getValueType(0);
1914
1915   // fold vector ops
1916   if (VT.isVector()) {
1917     SDValue FoldedVOp = SimplifyVBinOp(N);
1918     if (FoldedVOp.getNode()) return FoldedVOp;
1919   }
1920
1921   // fold (udiv c1, c2) -> c1/c2
1922   if (N0C && N1C && !N1C->isNullValue())
1923     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1924   // fold (udiv x, (1 << c)) -> x >>u c
1925   if (N1C && N1C->getAPIntValue().isPowerOf2())
1926     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1927                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1928                                        getShiftAmountTy(N0.getValueType())));
1929   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1930   if (N1.getOpcode() == ISD::SHL) {
1931     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1932       if (SHC->getAPIntValue().isPowerOf2()) {
1933         EVT ADDVT = N1.getOperand(1).getValueType();
1934         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1935                                   N1.getOperand(1),
1936                                   DAG.getConstant(SHC->getAPIntValue()
1937                                                                   .logBase2(),
1938                                                   ADDVT));
1939         AddToWorkList(Add.getNode());
1940         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1941       }
1942     }
1943   }
1944   // fold (udiv x, c) -> alternate
1945   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1946     SDValue Op = BuildUDIV(N);
1947     if (Op.getNode()) return Op;
1948   }
1949
1950   // undef / X -> 0
1951   if (N0.getOpcode() == ISD::UNDEF)
1952     return DAG.getConstant(0, VT);
1953   // X / undef -> undef
1954   if (N1.getOpcode() == ISD::UNDEF)
1955     return N1;
1956
1957   return SDValue();
1958 }
1959
1960 SDValue DAGCombiner::visitSREM(SDNode *N) {
1961   SDValue N0 = N->getOperand(0);
1962   SDValue N1 = N->getOperand(1);
1963   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1964   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1965   EVT VT = N->getValueType(0);
1966
1967   // fold (srem c1, c2) -> c1%c2
1968   if (N0C && N1C && !N1C->isNullValue())
1969     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1970   // If we know the sign bits of both operands are zero, strength reduce to a
1971   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1972   if (!VT.isVector()) {
1973     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1974       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
1975   }
1976
1977   // If X/C can be simplified by the division-by-constant logic, lower
1978   // X%C to the equivalent of X-X/C*C.
1979   if (N1C && !N1C->isNullValue()) {
1980     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
1981     AddToWorkList(Div.getNode());
1982     SDValue OptimizedDiv = combine(Div.getNode());
1983     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
1984       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1985                                 OptimizedDiv, N1);
1986       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
1987       AddToWorkList(Mul.getNode());
1988       return Sub;
1989     }
1990   }
1991
1992   // undef % X -> 0
1993   if (N0.getOpcode() == ISD::UNDEF)
1994     return DAG.getConstant(0, VT);
1995   // X % undef -> undef
1996   if (N1.getOpcode() == ISD::UNDEF)
1997     return N1;
1998
1999   return SDValue();
2000 }
2001
2002 SDValue DAGCombiner::visitUREM(SDNode *N) {
2003   SDValue N0 = N->getOperand(0);
2004   SDValue N1 = N->getOperand(1);
2005   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2006   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2007   EVT VT = N->getValueType(0);
2008
2009   // fold (urem c1, c2) -> c1%c2
2010   if (N0C && N1C && !N1C->isNullValue())
2011     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2012   // fold (urem x, pow2) -> (and x, pow2-1)
2013   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2014     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
2015                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2016   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2017   if (N1.getOpcode() == ISD::SHL) {
2018     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2019       if (SHC->getAPIntValue().isPowerOf2()) {
2020         SDValue Add =
2021           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
2022                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2023                                  VT));
2024         AddToWorkList(Add.getNode());
2025         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
2026       }
2027     }
2028   }
2029
2030   // If X/C can be simplified by the division-by-constant logic, lower
2031   // X%C to the equivalent of X-X/C*C.
2032   if (N1C && !N1C->isNullValue()) {
2033     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
2034     AddToWorkList(Div.getNode());
2035     SDValue OptimizedDiv = combine(Div.getNode());
2036     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2037       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2038                                 OptimizedDiv, N1);
2039       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2040       AddToWorkList(Mul.getNode());
2041       return Sub;
2042     }
2043   }
2044
2045   // undef % X -> 0
2046   if (N0.getOpcode() == ISD::UNDEF)
2047     return DAG.getConstant(0, VT);
2048   // X % undef -> undef
2049   if (N1.getOpcode() == ISD::UNDEF)
2050     return N1;
2051
2052   return SDValue();
2053 }
2054
2055 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2056   SDValue N0 = N->getOperand(0);
2057   SDValue N1 = N->getOperand(1);
2058   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2059   EVT VT = N->getValueType(0);
2060   DebugLoc DL = N->getDebugLoc();
2061
2062   // fold (mulhs x, 0) -> 0
2063   if (N1C && N1C->isNullValue())
2064     return N1;
2065   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2066   if (N1C && N1C->getAPIntValue() == 1)
2067     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
2068                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2069                                        getShiftAmountTy(N0.getValueType())));
2070   // fold (mulhs x, undef) -> 0
2071   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2072     return DAG.getConstant(0, VT);
2073
2074   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2075   // plus a shift.
2076   if (VT.isSimple() && !VT.isVector()) {
2077     MVT Simple = VT.getSimpleVT();
2078     unsigned SimpleSize = Simple.getSizeInBits();
2079     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2080     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2081       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2082       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2083       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2084       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2085             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2086       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2087     }
2088   }
2089
2090   return SDValue();
2091 }
2092
2093 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2094   SDValue N0 = N->getOperand(0);
2095   SDValue N1 = N->getOperand(1);
2096   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2097   EVT VT = N->getValueType(0);
2098   DebugLoc DL = N->getDebugLoc();
2099
2100   // fold (mulhu x, 0) -> 0
2101   if (N1C && N1C->isNullValue())
2102     return N1;
2103   // fold (mulhu x, 1) -> 0
2104   if (N1C && N1C->getAPIntValue() == 1)
2105     return DAG.getConstant(0, N0.getValueType());
2106   // fold (mulhu x, undef) -> 0
2107   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2108     return DAG.getConstant(0, VT);
2109
2110   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2111   // plus a shift.
2112   if (VT.isSimple() && !VT.isVector()) {
2113     MVT Simple = VT.getSimpleVT();
2114     unsigned SimpleSize = Simple.getSizeInBits();
2115     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2116     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2117       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2118       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2119       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2120       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2121             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2122       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2123     }
2124   }
2125
2126   return SDValue();
2127 }
2128
2129 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2130 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2131 /// that are being performed. Return true if a simplification was made.
2132 ///
2133 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2134                                                 unsigned HiOp) {
2135   // If the high half is not needed, just compute the low half.
2136   bool HiExists = N->hasAnyUseOfValue(1);
2137   if (!HiExists &&
2138       (!LegalOperations ||
2139        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2140     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2141                               N->op_begin(), N->getNumOperands());
2142     return CombineTo(N, Res, Res);
2143   }
2144
2145   // If the low half is not needed, just compute the high half.
2146   bool LoExists = N->hasAnyUseOfValue(0);
2147   if (!LoExists &&
2148       (!LegalOperations ||
2149        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2150     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2151                               N->op_begin(), N->getNumOperands());
2152     return CombineTo(N, Res, Res);
2153   }
2154
2155   // If both halves are used, return as it is.
2156   if (LoExists && HiExists)
2157     return SDValue();
2158
2159   // If the two computed results can be simplified separately, separate them.
2160   if (LoExists) {
2161     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2162                              N->op_begin(), N->getNumOperands());
2163     AddToWorkList(Lo.getNode());
2164     SDValue LoOpt = combine(Lo.getNode());
2165     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2166         (!LegalOperations ||
2167          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2168       return CombineTo(N, LoOpt, LoOpt);
2169   }
2170
2171   if (HiExists) {
2172     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2173                              N->op_begin(), N->getNumOperands());
2174     AddToWorkList(Hi.getNode());
2175     SDValue HiOpt = combine(Hi.getNode());
2176     if (HiOpt.getNode() && HiOpt != Hi &&
2177         (!LegalOperations ||
2178          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2179       return CombineTo(N, HiOpt, HiOpt);
2180   }
2181
2182   return SDValue();
2183 }
2184
2185 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2186   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2187   if (Res.getNode()) return Res;
2188
2189   EVT VT = N->getValueType(0);
2190   DebugLoc DL = N->getDebugLoc();
2191
2192   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2193   // plus a shift.
2194   if (VT.isSimple() && !VT.isVector()) {
2195     MVT Simple = VT.getSimpleVT();
2196     unsigned SimpleSize = Simple.getSizeInBits();
2197     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2198     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2199       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2200       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2201       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2202       // Compute the high part as N1.
2203       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2204             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2205       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2206       // Compute the low part as N0.
2207       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2208       return CombineTo(N, Lo, Hi);
2209     }
2210   }
2211
2212   return SDValue();
2213 }
2214
2215 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2216   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2217   if (Res.getNode()) return Res;
2218
2219   EVT VT = N->getValueType(0);
2220   DebugLoc DL = N->getDebugLoc();
2221
2222   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2223   // plus a shift.
2224   if (VT.isSimple() && !VT.isVector()) {
2225     MVT Simple = VT.getSimpleVT();
2226     unsigned SimpleSize = Simple.getSizeInBits();
2227     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2228     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2229       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2230       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2231       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2232       // Compute the high part as N1.
2233       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2234             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2235       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2236       // Compute the low part as N0.
2237       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2238       return CombineTo(N, Lo, Hi);
2239     }
2240   }
2241
2242   return SDValue();
2243 }
2244
2245 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2246   // (smulo x, 2) -> (saddo x, x)
2247   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2248     if (C2->getAPIntValue() == 2)
2249       return DAG.getNode(ISD::SADDO, N->getDebugLoc(), N->getVTList(),
2250                          N->getOperand(0), N->getOperand(0));
2251
2252   return SDValue();
2253 }
2254
2255 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2256   // (umulo x, 2) -> (uaddo x, x)
2257   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2258     if (C2->getAPIntValue() == 2)
2259       return DAG.getNode(ISD::UADDO, N->getDebugLoc(), N->getVTList(),
2260                          N->getOperand(0), N->getOperand(0));
2261
2262   return SDValue();
2263 }
2264
2265 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2266   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2267   if (Res.getNode()) return Res;
2268
2269   return SDValue();
2270 }
2271
2272 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2273   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2274   if (Res.getNode()) return Res;
2275
2276   return SDValue();
2277 }
2278
2279 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2280 /// two operands of the same opcode, try to simplify it.
2281 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2282   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2283   EVT VT = N0.getValueType();
2284   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2285
2286   // Bail early if none of these transforms apply.
2287   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2288
2289   // For each of OP in AND/OR/XOR:
2290   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2291   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2292   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2293   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2294   //
2295   // do not sink logical op inside of a vector extend, since it may combine
2296   // into a vsetcc.
2297   EVT Op0VT = N0.getOperand(0).getValueType();
2298   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2299        N0.getOpcode() == ISD::SIGN_EXTEND ||
2300        // Avoid infinite looping with PromoteIntBinOp.
2301        (N0.getOpcode() == ISD::ANY_EXTEND &&
2302         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2303        (N0.getOpcode() == ISD::TRUNCATE &&
2304         (!TLI.isZExtFree(VT, Op0VT) ||
2305          !TLI.isTruncateFree(Op0VT, VT)) &&
2306         TLI.isTypeLegal(Op0VT))) &&
2307       !VT.isVector() &&
2308       Op0VT == N1.getOperand(0).getValueType() &&
2309       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2310     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2311                                  N0.getOperand(0).getValueType(),
2312                                  N0.getOperand(0), N1.getOperand(0));
2313     AddToWorkList(ORNode.getNode());
2314     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2315   }
2316
2317   // For each of OP in SHL/SRL/SRA/AND...
2318   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2319   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2320   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2321   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2322        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2323       N0.getOperand(1) == N1.getOperand(1)) {
2324     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2325                                  N0.getOperand(0).getValueType(),
2326                                  N0.getOperand(0), N1.getOperand(0));
2327     AddToWorkList(ORNode.getNode());
2328     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2329                        ORNode, N0.getOperand(1));
2330   }
2331
2332   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2333   // Only perform this optimization after type legalization and before
2334   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2335   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2336   // we don't want to undo this promotion.
2337   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2338   // on scalars.
2339   if ((N0.getOpcode() == ISD::BITCAST || N0.getOpcode() == ISD::SCALAR_TO_VECTOR)
2340       && Level == AfterLegalizeVectorOps) {
2341     SDValue In0 = N0.getOperand(0);
2342     SDValue In1 = N1.getOperand(0);
2343     EVT In0Ty = In0.getValueType();
2344     EVT In1Ty = In1.getValueType();
2345     // If both incoming values are integers, and the original types are the same.
2346     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2347       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), In0Ty, In0, In1);
2348       SDValue BC = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, Op);
2349       AddToWorkList(Op.getNode());
2350       return BC;
2351     }
2352   }
2353
2354   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2355   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2356   // If both shuffles use the same mask, and both shuffle within a single
2357   // vector, then it is worthwhile to move the swizzle after the operation.
2358   // The type-legalizer generates this pattern when loading illegal
2359   // vector types from memory. In many cases this allows additional shuffle
2360   // optimizations.
2361   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2362       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2363       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2364     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2365     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2366
2367     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2368            "Inputs to shuffles are not the same type");
2369
2370     unsigned NumElts = VT.getVectorNumElements();
2371
2372     // Check that both shuffles use the same mask. The masks are known to be of
2373     // the same length because the result vector type is the same.
2374     bool SameMask = true;
2375     for (unsigned i = 0; i != NumElts; ++i) {
2376       int Idx0 = SVN0->getMaskElt(i);
2377       int Idx1 = SVN1->getMaskElt(i);
2378       if (Idx0 != Idx1) {
2379         SameMask = false;
2380         break;
2381       }
2382     }
2383
2384     if (SameMask) {
2385       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
2386                                N0.getOperand(0), N1.getOperand(0));
2387       AddToWorkList(Op.getNode());
2388       return DAG.getVectorShuffle(VT, N->getDebugLoc(), Op,
2389                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2390     }
2391   }
2392
2393   return SDValue();
2394 }
2395
2396 SDValue DAGCombiner::visitAND(SDNode *N) {
2397   SDValue N0 = N->getOperand(0);
2398   SDValue N1 = N->getOperand(1);
2399   SDValue LL, LR, RL, RR, CC0, CC1;
2400   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2401   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2402   EVT VT = N1.getValueType();
2403   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2404
2405   // fold vector ops
2406   if (VT.isVector()) {
2407     SDValue FoldedVOp = SimplifyVBinOp(N);
2408     if (FoldedVOp.getNode()) return FoldedVOp;
2409   }
2410
2411   // fold (and x, undef) -> 0
2412   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2413     return DAG.getConstant(0, VT);
2414   // fold (and c1, c2) -> c1&c2
2415   if (N0C && N1C)
2416     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2417   // canonicalize constant to RHS
2418   if (N0C && !N1C)
2419     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2420   // fold (and x, -1) -> x
2421   if (N1C && N1C->isAllOnesValue())
2422     return N0;
2423   // if (and x, c) is known to be zero, return 0
2424   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2425                                    APInt::getAllOnesValue(BitWidth)))
2426     return DAG.getConstant(0, VT);
2427   // reassociate and
2428   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2429   if (RAND.getNode() != 0)
2430     return RAND;
2431   // fold (and (or x, C), D) -> D if (C & D) == D
2432   if (N1C && N0.getOpcode() == ISD::OR)
2433     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2434       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2435         return N1;
2436   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2437   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2438     SDValue N0Op0 = N0.getOperand(0);
2439     APInt Mask = ~N1C->getAPIntValue();
2440     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2441     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2442       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2443                                  N0.getValueType(), N0Op0);
2444
2445       // Replace uses of the AND with uses of the Zero extend node.
2446       CombineTo(N, Zext);
2447
2448       // We actually want to replace all uses of the any_extend with the
2449       // zero_extend, to avoid duplicating things.  This will later cause this
2450       // AND to be folded.
2451       CombineTo(N0.getNode(), Zext);
2452       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2453     }
2454   }
2455   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2456   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2457   // already be zero by virtue of the width of the base type of the load.
2458   //
2459   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2460   // more cases.
2461   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2462        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2463       N0.getOpcode() == ISD::LOAD) {
2464     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2465                                          N0 : N0.getOperand(0) );
2466
2467     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2468     // This can be a pure constant or a vector splat, in which case we treat the
2469     // vector as a scalar and use the splat value.
2470     APInt Constant = APInt::getNullValue(1);
2471     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2472       Constant = C->getAPIntValue();
2473     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2474       APInt SplatValue, SplatUndef;
2475       unsigned SplatBitSize;
2476       bool HasAnyUndefs;
2477       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2478                                              SplatBitSize, HasAnyUndefs);
2479       if (IsSplat) {
2480         // Undef bits can contribute to a possible optimisation if set, so
2481         // set them.
2482         SplatValue |= SplatUndef;
2483
2484         // The splat value may be something like "0x00FFFFFF", which means 0 for
2485         // the first vector value and FF for the rest, repeating. We need a mask
2486         // that will apply equally to all members of the vector, so AND all the
2487         // lanes of the constant together.
2488         EVT VT = Vector->getValueType(0);
2489         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2490         Constant = APInt::getAllOnesValue(BitWidth);
2491         for (unsigned i = 0, n = VT.getVectorNumElements(); i < n; ++i)
2492           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2493       }
2494     }
2495
2496     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2497     // actually legal and isn't going to get expanded, else this is a false
2498     // optimisation.
2499     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2500                                                     Load->getMemoryVT());
2501
2502     // Resize the constant to the same size as the original memory access before
2503     // extension. If it is still the AllOnesValue then this AND is completely
2504     // unneeded.
2505     Constant =
2506       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2507
2508     bool B;
2509     switch (Load->getExtensionType()) {
2510     default: B = false; break;
2511     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2512     case ISD::ZEXTLOAD:
2513     case ISD::NON_EXTLOAD: B = true; break;
2514     }
2515
2516     if (B && Constant.isAllOnesValue()) {
2517       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2518       // preserve semantics once we get rid of the AND.
2519       SDValue NewLoad(Load, 0);
2520       if (Load->getExtensionType() == ISD::EXTLOAD) {
2521         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2522                               Load->getValueType(0), Load->getDebugLoc(),
2523                               Load->getChain(), Load->getBasePtr(),
2524                               Load->getOffset(), Load->getMemoryVT(),
2525                               Load->getMemOperand());
2526         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2527         if (Load->getNumValues() == 3) {
2528           // PRE/POST_INC loads have 3 values.
2529           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2530                            NewLoad.getValue(2) };
2531           CombineTo(Load, To, 3, true);
2532         } else {
2533           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2534         }
2535       }
2536
2537       // Fold the AND away, taking care not to fold to the old load node if we
2538       // replaced it.
2539       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2540
2541       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2542     }
2543   }
2544   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2545   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2546     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2547     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2548
2549     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2550         LL.getValueType().isInteger()) {
2551       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2552       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2553         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2554                                      LR.getValueType(), LL, RL);
2555         AddToWorkList(ORNode.getNode());
2556         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2557       }
2558       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2559       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2560         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2561                                       LR.getValueType(), LL, RL);
2562         AddToWorkList(ANDNode.getNode());
2563         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2564       }
2565       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2566       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2567         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2568                                      LR.getValueType(), LL, RL);
2569         AddToWorkList(ORNode.getNode());
2570         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2571       }
2572     }
2573     // canonicalize equivalent to ll == rl
2574     if (LL == RR && LR == RL) {
2575       Op1 = ISD::getSetCCSwappedOperands(Op1);
2576       std::swap(RL, RR);
2577     }
2578     if (LL == RL && LR == RR) {
2579       bool isInteger = LL.getValueType().isInteger();
2580       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2581       if (Result != ISD::SETCC_INVALID &&
2582           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2583         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2584                             LL, LR, Result);
2585     }
2586   }
2587
2588   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2589   if (N0.getOpcode() == N1.getOpcode()) {
2590     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2591     if (Tmp.getNode()) return Tmp;
2592   }
2593
2594   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2595   // fold (and (sra)) -> (and (srl)) when possible.
2596   if (!VT.isVector() &&
2597       SimplifyDemandedBits(SDValue(N, 0)))
2598     return SDValue(N, 0);
2599
2600   // fold (zext_inreg (extload x)) -> (zextload x)
2601   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2602     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2603     EVT MemVT = LN0->getMemoryVT();
2604     // If we zero all the possible extended bits, then we can turn this into
2605     // a zextload if we are running before legalize or the operation is legal.
2606     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2607     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2608                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2609         ((!LegalOperations && !LN0->isVolatile()) ||
2610          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2611       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2612                                        LN0->getChain(), LN0->getBasePtr(),
2613                                        LN0->getPointerInfo(), MemVT,
2614                                        LN0->isVolatile(), LN0->isNonTemporal(),
2615                                        LN0->getAlignment());
2616       AddToWorkList(N);
2617       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2618       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2619     }
2620   }
2621   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2622   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2623       N0.hasOneUse()) {
2624     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2625     EVT MemVT = LN0->getMemoryVT();
2626     // If we zero all the possible extended bits, then we can turn this into
2627     // a zextload if we are running before legalize or the operation is legal.
2628     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2629     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2630                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2631         ((!LegalOperations && !LN0->isVolatile()) ||
2632          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2633       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2634                                        LN0->getChain(),
2635                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2636                                        MemVT,
2637                                        LN0->isVolatile(), LN0->isNonTemporal(),
2638                                        LN0->getAlignment());
2639       AddToWorkList(N);
2640       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2641       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2642     }
2643   }
2644
2645   // fold (and (load x), 255) -> (zextload x, i8)
2646   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2647   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2648   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2649               (N0.getOpcode() == ISD::ANY_EXTEND &&
2650                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2651     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2652     LoadSDNode *LN0 = HasAnyExt
2653       ? cast<LoadSDNode>(N0.getOperand(0))
2654       : cast<LoadSDNode>(N0);
2655     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2656         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2657       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2658       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2659         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2660         EVT LoadedVT = LN0->getMemoryVT();
2661
2662         if (ExtVT == LoadedVT &&
2663             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2664           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2665
2666           SDValue NewLoad =
2667             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2668                            LN0->getChain(), LN0->getBasePtr(),
2669                            LN0->getPointerInfo(),
2670                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2671                            LN0->getAlignment());
2672           AddToWorkList(N);
2673           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2674           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2675         }
2676
2677         // Do not change the width of a volatile load.
2678         // Do not generate loads of non-round integer types since these can
2679         // be expensive (and would be wrong if the type is not byte sized).
2680         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2681             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2682           EVT PtrType = LN0->getOperand(1).getValueType();
2683
2684           unsigned Alignment = LN0->getAlignment();
2685           SDValue NewPtr = LN0->getBasePtr();
2686
2687           // For big endian targets, we need to add an offset to the pointer
2688           // to load the correct bytes.  For little endian systems, we merely
2689           // need to read fewer bytes from the same pointer.
2690           if (TLI.isBigEndian()) {
2691             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2692             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2693             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2694             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2695                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2696             Alignment = MinAlign(Alignment, PtrOff);
2697           }
2698
2699           AddToWorkList(NewPtr.getNode());
2700
2701           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2702           SDValue Load =
2703             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2704                            LN0->getChain(), NewPtr,
2705                            LN0->getPointerInfo(),
2706                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2707                            Alignment);
2708           AddToWorkList(N);
2709           CombineTo(LN0, Load, Load.getValue(1));
2710           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2711         }
2712       }
2713     }
2714   }
2715
2716   return SDValue();
2717 }
2718
2719 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2720 ///
2721 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2722                                         bool DemandHighBits) {
2723   if (!LegalOperations)
2724     return SDValue();
2725
2726   EVT VT = N->getValueType(0);
2727   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2728     return SDValue();
2729   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2730     return SDValue();
2731
2732   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2733   bool LookPassAnd0 = false;
2734   bool LookPassAnd1 = false;
2735   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2736       std::swap(N0, N1);
2737   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2738       std::swap(N0, N1);
2739   if (N0.getOpcode() == ISD::AND) {
2740     if (!N0.getNode()->hasOneUse())
2741       return SDValue();
2742     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2743     if (!N01C || N01C->getZExtValue() != 0xFF00)
2744       return SDValue();
2745     N0 = N0.getOperand(0);
2746     LookPassAnd0 = true;
2747   }
2748
2749   if (N1.getOpcode() == ISD::AND) {
2750     if (!N1.getNode()->hasOneUse())
2751       return SDValue();
2752     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2753     if (!N11C || N11C->getZExtValue() != 0xFF)
2754       return SDValue();
2755     N1 = N1.getOperand(0);
2756     LookPassAnd1 = true;
2757   }
2758
2759   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2760     std::swap(N0, N1);
2761   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2762     return SDValue();
2763   if (!N0.getNode()->hasOneUse() ||
2764       !N1.getNode()->hasOneUse())
2765     return SDValue();
2766
2767   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2768   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2769   if (!N01C || !N11C)
2770     return SDValue();
2771   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2772     return SDValue();
2773
2774   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2775   SDValue N00 = N0->getOperand(0);
2776   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2777     if (!N00.getNode()->hasOneUse())
2778       return SDValue();
2779     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2780     if (!N001C || N001C->getZExtValue() != 0xFF)
2781       return SDValue();
2782     N00 = N00.getOperand(0);
2783     LookPassAnd0 = true;
2784   }
2785
2786   SDValue N10 = N1->getOperand(0);
2787   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2788     if (!N10.getNode()->hasOneUse())
2789       return SDValue();
2790     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2791     if (!N101C || N101C->getZExtValue() != 0xFF00)
2792       return SDValue();
2793     N10 = N10.getOperand(0);
2794     LookPassAnd1 = true;
2795   }
2796
2797   if (N00 != N10)
2798     return SDValue();
2799
2800   // Make sure everything beyond the low halfword is zero since the SRL 16
2801   // will clear the top bits.
2802   unsigned OpSizeInBits = VT.getSizeInBits();
2803   if (DemandHighBits && OpSizeInBits > 16 &&
2804       (!LookPassAnd0 || !LookPassAnd1) &&
2805       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2806     return SDValue();
2807
2808   SDValue Res = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT, N00);
2809   if (OpSizeInBits > 16)
2810     Res = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Res,
2811                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2812   return Res;
2813 }
2814
2815 /// isBSwapHWordElement - Return true if the specified node is an element
2816 /// that makes up a 32-bit packed halfword byteswap. i.e.
2817 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2818 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2819   if (!N.getNode()->hasOneUse())
2820     return false;
2821
2822   unsigned Opc = N.getOpcode();
2823   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2824     return false;
2825
2826   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2827   if (!N1C)
2828     return false;
2829
2830   unsigned Num;
2831   switch (N1C->getZExtValue()) {
2832   default:
2833     return false;
2834   case 0xFF:       Num = 0; break;
2835   case 0xFF00:     Num = 1; break;
2836   case 0xFF0000:   Num = 2; break;
2837   case 0xFF000000: Num = 3; break;
2838   }
2839
2840   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2841   SDValue N0 = N.getOperand(0);
2842   if (Opc == ISD::AND) {
2843     if (Num == 0 || Num == 2) {
2844       // (x >> 8) & 0xff
2845       // (x >> 8) & 0xff0000
2846       if (N0.getOpcode() != ISD::SRL)
2847         return false;
2848       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2849       if (!C || C->getZExtValue() != 8)
2850         return false;
2851     } else {
2852       // (x << 8) & 0xff00
2853       // (x << 8) & 0xff000000
2854       if (N0.getOpcode() != ISD::SHL)
2855         return false;
2856       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2857       if (!C || C->getZExtValue() != 8)
2858         return false;
2859     }
2860   } else if (Opc == ISD::SHL) {
2861     // (x & 0xff) << 8
2862     // (x & 0xff0000) << 8
2863     if (Num != 0 && Num != 2)
2864       return false;
2865     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2866     if (!C || C->getZExtValue() != 8)
2867       return false;
2868   } else { // Opc == ISD::SRL
2869     // (x & 0xff00) >> 8
2870     // (x & 0xff000000) >> 8
2871     if (Num != 1 && Num != 3)
2872       return false;
2873     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2874     if (!C || C->getZExtValue() != 8)
2875       return false;
2876   }
2877
2878   if (Parts[Num])
2879     return false;
2880
2881   Parts[Num] = N0.getOperand(0).getNode();
2882   return true;
2883 }
2884
2885 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
2886 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2887 /// => (rotl (bswap x), 16)
2888 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
2889   if (!LegalOperations)
2890     return SDValue();
2891
2892   EVT VT = N->getValueType(0);
2893   if (VT != MVT::i32)
2894     return SDValue();
2895   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2896     return SDValue();
2897
2898   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
2899   // Look for either
2900   // (or (or (and), (and)), (or (and), (and)))
2901   // (or (or (or (and), (and)), (and)), (and))
2902   if (N0.getOpcode() != ISD::OR)
2903     return SDValue();
2904   SDValue N00 = N0.getOperand(0);
2905   SDValue N01 = N0.getOperand(1);
2906
2907   if (N1.getOpcode() == ISD::OR) {
2908     // (or (or (and), (and)), (or (and), (and)))
2909     SDValue N000 = N00.getOperand(0);
2910     if (!isBSwapHWordElement(N000, Parts))
2911       return SDValue();
2912
2913     SDValue N001 = N00.getOperand(1);
2914     if (!isBSwapHWordElement(N001, Parts))
2915       return SDValue();
2916     SDValue N010 = N01.getOperand(0);
2917     if (!isBSwapHWordElement(N010, Parts))
2918       return SDValue();
2919     SDValue N011 = N01.getOperand(1);
2920     if (!isBSwapHWordElement(N011, Parts))
2921       return SDValue();
2922   } else {
2923     // (or (or (or (and), (and)), (and)), (and))
2924     if (!isBSwapHWordElement(N1, Parts))
2925       return SDValue();
2926     if (!isBSwapHWordElement(N01, Parts))
2927       return SDValue();
2928     if (N00.getOpcode() != ISD::OR)
2929       return SDValue();
2930     SDValue N000 = N00.getOperand(0);
2931     if (!isBSwapHWordElement(N000, Parts))
2932       return SDValue();
2933     SDValue N001 = N00.getOperand(1);
2934     if (!isBSwapHWordElement(N001, Parts))
2935       return SDValue();
2936   }
2937
2938   // Make sure the parts are all coming from the same node.
2939   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
2940     return SDValue();
2941
2942   SDValue BSwap = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT,
2943                               SDValue(Parts[0],0));
2944
2945   // Result of the bswap should be rotated by 16. If it's not legal, than
2946   // do  (x << 16) | (x >> 16).
2947   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
2948   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
2949     return DAG.getNode(ISD::ROTL, N->getDebugLoc(), VT, BSwap, ShAmt);
2950   else if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
2951     return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, BSwap, ShAmt);
2952   return DAG.getNode(ISD::OR, N->getDebugLoc(), VT,
2953                      DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, BSwap, ShAmt),
2954                      DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, BSwap, ShAmt));
2955 }
2956
2957 SDValue DAGCombiner::visitOR(SDNode *N) {
2958   SDValue N0 = N->getOperand(0);
2959   SDValue N1 = N->getOperand(1);
2960   SDValue LL, LR, RL, RR, CC0, CC1;
2961   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2962   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2963   EVT VT = N1.getValueType();
2964
2965   // fold vector ops
2966   if (VT.isVector()) {
2967     SDValue FoldedVOp = SimplifyVBinOp(N);
2968     if (FoldedVOp.getNode()) return FoldedVOp;
2969   }
2970
2971   // fold (or x, undef) -> -1
2972   if (!LegalOperations &&
2973       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
2974     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
2975     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
2976   }
2977   // fold (or c1, c2) -> c1|c2
2978   if (N0C && N1C)
2979     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
2980   // canonicalize constant to RHS
2981   if (N0C && !N1C)
2982     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
2983   // fold (or x, 0) -> x
2984   if (N1C && N1C->isNullValue())
2985     return N0;
2986   // fold (or x, -1) -> -1
2987   if (N1C && N1C->isAllOnesValue())
2988     return N1;
2989   // fold (or x, c) -> c iff (x & ~c) == 0
2990   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
2991     return N1;
2992
2993   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
2994   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
2995   if (BSwap.getNode() != 0)
2996     return BSwap;
2997   BSwap = MatchBSwapHWordLow(N, N0, N1);
2998   if (BSwap.getNode() != 0)
2999     return BSwap;
3000
3001   // reassociate or
3002   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
3003   if (ROR.getNode() != 0)
3004     return ROR;
3005   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3006   // iff (c1 & c2) == 0.
3007   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3008              isa<ConstantSDNode>(N0.getOperand(1))) {
3009     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3010     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3011       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3012                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3013                                      N0.getOperand(0), N1),
3014                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3015   }
3016   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3017   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3018     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3019     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3020
3021     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3022         LL.getValueType().isInteger()) {
3023       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3024       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3025       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3026           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3027         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
3028                                      LR.getValueType(), LL, RL);
3029         AddToWorkList(ORNode.getNode());
3030         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
3031       }
3032       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3033       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3034       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3035           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3036         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
3037                                       LR.getValueType(), LL, RL);
3038         AddToWorkList(ANDNode.getNode());
3039         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
3040       }
3041     }
3042     // canonicalize equivalent to ll == rl
3043     if (LL == RR && LR == RL) {
3044       Op1 = ISD::getSetCCSwappedOperands(Op1);
3045       std::swap(RL, RR);
3046     }
3047     if (LL == RL && LR == RR) {
3048       bool isInteger = LL.getValueType().isInteger();
3049       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3050       if (Result != ISD::SETCC_INVALID &&
3051           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
3052         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
3053                             LL, LR, Result);
3054     }
3055   }
3056
3057   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3058   if (N0.getOpcode() == N1.getOpcode()) {
3059     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3060     if (Tmp.getNode()) return Tmp;
3061   }
3062
3063   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3064   if (N0.getOpcode() == ISD::AND &&
3065       N1.getOpcode() == ISD::AND &&
3066       N0.getOperand(1).getOpcode() == ISD::Constant &&
3067       N1.getOperand(1).getOpcode() == ISD::Constant &&
3068       // Don't increase # computations.
3069       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3070     // We can only do this xform if we know that bits from X that are set in C2
3071     // but not in C1 are already zero.  Likewise for Y.
3072     const APInt &LHSMask =
3073       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3074     const APInt &RHSMask =
3075       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3076
3077     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3078         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3079       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3080                               N0.getOperand(0), N1.getOperand(0));
3081       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
3082                          DAG.getConstant(LHSMask | RHSMask, VT));
3083     }
3084   }
3085
3086   // See if this is some rotate idiom.
3087   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
3088     return SDValue(Rot, 0);
3089
3090   // Simplify the operands using demanded-bits information.
3091   if (!VT.isVector() &&
3092       SimplifyDemandedBits(SDValue(N, 0)))
3093     return SDValue(N, 0);
3094
3095   return SDValue();
3096 }
3097
3098 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3099 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3100   if (Op.getOpcode() == ISD::AND) {
3101     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3102       Mask = Op.getOperand(1);
3103       Op = Op.getOperand(0);
3104     } else {
3105       return false;
3106     }
3107   }
3108
3109   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3110     Shift = Op;
3111     return true;
3112   }
3113
3114   return false;
3115 }
3116
3117 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3118 // idioms for rotate, and if the target supports rotation instructions, generate
3119 // a rot[lr].
3120 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
3121   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3122   EVT VT = LHS.getValueType();
3123   if (!TLI.isTypeLegal(VT)) return 0;
3124
3125   // The target must have at least one rotate flavor.
3126   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3127   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3128   if (!HasROTL && !HasROTR) return 0;
3129
3130   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3131   SDValue LHSShift;   // The shift.
3132   SDValue LHSMask;    // AND value if any.
3133   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3134     return 0; // Not part of a rotate.
3135
3136   SDValue RHSShift;   // The shift.
3137   SDValue RHSMask;    // AND value if any.
3138   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3139     return 0; // Not part of a rotate.
3140
3141   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3142     return 0;   // Not shifting the same value.
3143
3144   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3145     return 0;   // Shifts must disagree.
3146
3147   // Canonicalize shl to left side in a shl/srl pair.
3148   if (RHSShift.getOpcode() == ISD::SHL) {
3149     std::swap(LHS, RHS);
3150     std::swap(LHSShift, RHSShift);
3151     std::swap(LHSMask , RHSMask );
3152   }
3153
3154   unsigned OpSizeInBits = VT.getSizeInBits();
3155   SDValue LHSShiftArg = LHSShift.getOperand(0);
3156   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3157   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3158
3159   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3160   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3161   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3162       RHSShiftAmt.getOpcode() == ISD::Constant) {
3163     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3164     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3165     if ((LShVal + RShVal) != OpSizeInBits)
3166       return 0;
3167
3168     SDValue Rot;
3169     if (HasROTL)
3170       Rot = DAG.getNode(ISD::ROTL, DL, VT, LHSShiftArg, LHSShiftAmt);
3171     else
3172       Rot = DAG.getNode(ISD::ROTR, DL, VT, LHSShiftArg, RHSShiftAmt);
3173
3174     // If there is an AND of either shifted operand, apply it to the result.
3175     if (LHSMask.getNode() || RHSMask.getNode()) {
3176       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3177
3178       if (LHSMask.getNode()) {
3179         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3180         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3181       }
3182       if (RHSMask.getNode()) {
3183         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3184         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3185       }
3186
3187       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3188     }
3189
3190     return Rot.getNode();
3191   }
3192
3193   // If there is a mask here, and we have a variable shift, we can't be sure
3194   // that we're masking out the right stuff.
3195   if (LHSMask.getNode() || RHSMask.getNode())
3196     return 0;
3197
3198   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3199   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3200   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3201       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3202     if (ConstantSDNode *SUBC =
3203           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3204       if (SUBC->getAPIntValue() == OpSizeInBits) {
3205         if (HasROTL)
3206           return DAG.getNode(ISD::ROTL, DL, VT,
3207                              LHSShiftArg, LHSShiftAmt).getNode();
3208         else
3209           return DAG.getNode(ISD::ROTR, DL, VT,
3210                              LHSShiftArg, RHSShiftAmt).getNode();
3211       }
3212     }
3213   }
3214
3215   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3216   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3217   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3218       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
3219     if (ConstantSDNode *SUBC =
3220           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
3221       if (SUBC->getAPIntValue() == OpSizeInBits) {
3222         if (HasROTR)
3223           return DAG.getNode(ISD::ROTR, DL, VT,
3224                              LHSShiftArg, RHSShiftAmt).getNode();
3225         else
3226           return DAG.getNode(ISD::ROTL, DL, VT,
3227                              LHSShiftArg, LHSShiftAmt).getNode();
3228       }
3229     }
3230   }
3231
3232   // Look for sign/zext/any-extended or truncate cases:
3233   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3234        || LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3235        || LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3236        || LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3237       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3238        || RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3239        || RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3240        || RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3241     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3242     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3243     if (RExtOp0.getOpcode() == ISD::SUB &&
3244         RExtOp0.getOperand(1) == LExtOp0) {
3245       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3246       //   (rotl x, y)
3247       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3248       //   (rotr x, (sub 32, y))
3249       if (ConstantSDNode *SUBC =
3250             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3251         if (SUBC->getAPIntValue() == OpSizeInBits) {
3252           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3253                              LHSShiftArg,
3254                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3255         }
3256       }
3257     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3258                RExtOp0 == LExtOp0.getOperand(1)) {
3259       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3260       //   (rotr x, y)
3261       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3262       //   (rotl x, (sub 32, y))
3263       if (ConstantSDNode *SUBC =
3264             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3265         if (SUBC->getAPIntValue() == OpSizeInBits) {
3266           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3267                              LHSShiftArg,
3268                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3269         }
3270       }
3271     }
3272   }
3273
3274   return 0;
3275 }
3276
3277 SDValue DAGCombiner::visitXOR(SDNode *N) {
3278   SDValue N0 = N->getOperand(0);
3279   SDValue N1 = N->getOperand(1);
3280   SDValue LHS, RHS, CC;
3281   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3282   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3283   EVT VT = N0.getValueType();
3284
3285   // fold vector ops
3286   if (VT.isVector()) {
3287     SDValue FoldedVOp = SimplifyVBinOp(N);
3288     if (FoldedVOp.getNode()) return FoldedVOp;
3289   }
3290
3291   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3292   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3293     return DAG.getConstant(0, VT);
3294   // fold (xor x, undef) -> undef
3295   if (N0.getOpcode() == ISD::UNDEF)
3296     return N0;
3297   if (N1.getOpcode() == ISD::UNDEF)
3298     return N1;
3299   // fold (xor c1, c2) -> c1^c2
3300   if (N0C && N1C)
3301     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3302   // canonicalize constant to RHS
3303   if (N0C && !N1C)
3304     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
3305   // fold (xor x, 0) -> x
3306   if (N1C && N1C->isNullValue())
3307     return N0;
3308   // reassociate xor
3309   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
3310   if (RXOR.getNode() != 0)
3311     return RXOR;
3312
3313   // fold !(x cc y) -> (x !cc y)
3314   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3315     bool isInt = LHS.getValueType().isInteger();
3316     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3317                                                isInt);
3318
3319     if (!LegalOperations || TLI.isCondCodeLegal(NotCC, LHS.getValueType())) {
3320       switch (N0.getOpcode()) {
3321       default:
3322         llvm_unreachable("Unhandled SetCC Equivalent!");
3323       case ISD::SETCC:
3324         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
3325       case ISD::SELECT_CC:
3326         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
3327                                N0.getOperand(3), NotCC);
3328       }
3329     }
3330   }
3331
3332   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3333   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3334       N0.getNode()->hasOneUse() &&
3335       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3336     SDValue V = N0.getOperand(0);
3337     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
3338                     DAG.getConstant(1, V.getValueType()));
3339     AddToWorkList(V.getNode());
3340     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
3341   }
3342
3343   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3344   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3345       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3346     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3347     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3348       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3349       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3350       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3351       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3352       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3353     }
3354   }
3355   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3356   if (N1C && N1C->isAllOnesValue() &&
3357       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3358     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3359     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3360       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3361       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3362       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3363       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3364       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3365     }
3366   }
3367   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3368   if (N1C && N0.getOpcode() == ISD::XOR) {
3369     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3370     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3371     if (N00C)
3372       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
3373                          DAG.getConstant(N1C->getAPIntValue() ^
3374                                          N00C->getAPIntValue(), VT));
3375     if (N01C)
3376       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
3377                          DAG.getConstant(N1C->getAPIntValue() ^
3378                                          N01C->getAPIntValue(), VT));
3379   }
3380   // fold (xor x, x) -> 0
3381   if (N0 == N1)
3382     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
3383
3384   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3385   if (N0.getOpcode() == N1.getOpcode()) {
3386     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3387     if (Tmp.getNode()) return Tmp;
3388   }
3389
3390   // Simplify the expression using non-local knowledge.
3391   if (!VT.isVector() &&
3392       SimplifyDemandedBits(SDValue(N, 0)))
3393     return SDValue(N, 0);
3394
3395   return SDValue();
3396 }
3397
3398 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3399 /// the shift amount is a constant.
3400 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3401   SDNode *LHS = N->getOperand(0).getNode();
3402   if (!LHS->hasOneUse()) return SDValue();
3403
3404   // We want to pull some binops through shifts, so that we have (and (shift))
3405   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3406   // thing happens with address calculations, so it's important to canonicalize
3407   // it.
3408   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3409
3410   switch (LHS->getOpcode()) {
3411   default: return SDValue();
3412   case ISD::OR:
3413   case ISD::XOR:
3414     HighBitSet = false; // We can only transform sra if the high bit is clear.
3415     break;
3416   case ISD::AND:
3417     HighBitSet = true;  // We can only transform sra if the high bit is set.
3418     break;
3419   case ISD::ADD:
3420     if (N->getOpcode() != ISD::SHL)
3421       return SDValue(); // only shl(add) not sr[al](add).
3422     HighBitSet = false; // We can only transform sra if the high bit is clear.
3423     break;
3424   }
3425
3426   // We require the RHS of the binop to be a constant as well.
3427   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3428   if (!BinOpCst) return SDValue();
3429
3430   // FIXME: disable this unless the input to the binop is a shift by a constant.
3431   // If it is not a shift, it pessimizes some common cases like:
3432   //
3433   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3434   //    int bar(int *X, int i) { return X[i & 255]; }
3435   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3436   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3437        BinOpLHSVal->getOpcode() != ISD::SRA &&
3438        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3439       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3440     return SDValue();
3441
3442   EVT VT = N->getValueType(0);
3443
3444   // If this is a signed shift right, and the high bit is modified by the
3445   // logical operation, do not perform the transformation. The highBitSet
3446   // boolean indicates the value of the high bit of the constant which would
3447   // cause it to be modified for this operation.
3448   if (N->getOpcode() == ISD::SRA) {
3449     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3450     if (BinOpRHSSignSet != HighBitSet)
3451       return SDValue();
3452   }
3453
3454   // Fold the constants, shifting the binop RHS by the shift amount.
3455   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
3456                                N->getValueType(0),
3457                                LHS->getOperand(1), N->getOperand(1));
3458
3459   // Create the new shift.
3460   SDValue NewShift = DAG.getNode(N->getOpcode(),
3461                                  LHS->getOperand(0).getDebugLoc(),
3462                                  VT, LHS->getOperand(0), N->getOperand(1));
3463
3464   // Create the new binop.
3465   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
3466 }
3467
3468 SDValue DAGCombiner::visitSHL(SDNode *N) {
3469   SDValue N0 = N->getOperand(0);
3470   SDValue N1 = N->getOperand(1);
3471   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3472   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3473   EVT VT = N0.getValueType();
3474   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3475
3476   // fold (shl c1, c2) -> c1<<c2
3477   if (N0C && N1C)
3478     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3479   // fold (shl 0, x) -> 0
3480   if (N0C && N0C->isNullValue())
3481     return N0;
3482   // fold (shl x, c >= size(x)) -> undef
3483   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3484     return DAG.getUNDEF(VT);
3485   // fold (shl x, 0) -> x
3486   if (N1C && N1C->isNullValue())
3487     return N0;
3488   // fold (shl undef, x) -> 0
3489   if (N0.getOpcode() == ISD::UNDEF)
3490     return DAG.getConstant(0, VT);
3491   // if (shl x, c) is known to be zero, return 0
3492   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3493                             APInt::getAllOnesValue(OpSizeInBits)))
3494     return DAG.getConstant(0, VT);
3495   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3496   if (N1.getOpcode() == ISD::TRUNCATE &&
3497       N1.getOperand(0).getOpcode() == ISD::AND &&
3498       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3499     SDValue N101 = N1.getOperand(0).getOperand(1);
3500     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3501       EVT TruncVT = N1.getValueType();
3502       SDValue N100 = N1.getOperand(0).getOperand(0);
3503       APInt TruncC = N101C->getAPIntValue();
3504       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3505       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
3506                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
3507                                      DAG.getNode(ISD::TRUNCATE,
3508                                                  N->getDebugLoc(),
3509                                                  TruncVT, N100),
3510                                      DAG.getConstant(TruncC, TruncVT)));
3511     }
3512   }
3513
3514   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3515     return SDValue(N, 0);
3516
3517   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3518   if (N1C && N0.getOpcode() == ISD::SHL &&
3519       N0.getOperand(1).getOpcode() == ISD::Constant) {
3520     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3521     uint64_t c2 = N1C->getZExtValue();
3522     if (c1 + c2 >= OpSizeInBits)
3523       return DAG.getConstant(0, VT);
3524     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3525                        DAG.getConstant(c1 + c2, N1.getValueType()));
3526   }
3527
3528   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3529   // For this to be valid, the second form must not preserve any of the bits
3530   // that are shifted out by the inner shift in the first form.  This means
3531   // the outer shift size must be >= the number of bits added by the ext.
3532   // As a corollary, we don't care what kind of ext it is.
3533   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3534               N0.getOpcode() == ISD::ANY_EXTEND ||
3535               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3536       N0.getOperand(0).getOpcode() == ISD::SHL &&
3537       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3538     uint64_t c1 =
3539       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3540     uint64_t c2 = N1C->getZExtValue();
3541     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3542     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3543     if (c2 >= OpSizeInBits - InnerShiftSize) {
3544       if (c1 + c2 >= OpSizeInBits)
3545         return DAG.getConstant(0, VT);
3546       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3547                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3548                                      N0.getOperand(0)->getOperand(0)),
3549                          DAG.getConstant(c1 + c2, N1.getValueType()));
3550     }
3551   }
3552
3553   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3554   //                               (and (srl x, (sub c1, c2), MASK)
3555   // Only fold this if the inner shift has no other uses -- if it does, folding
3556   // this will increase the total number of instructions.
3557   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3558       N0.getOperand(1).getOpcode() == ISD::Constant) {
3559     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3560     if (c1 < VT.getSizeInBits()) {
3561       uint64_t c2 = N1C->getZExtValue();
3562       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3563                                          VT.getSizeInBits() - c1);
3564       SDValue Shift;
3565       if (c2 > c1) {
3566         Mask = Mask.shl(c2-c1);
3567         Shift = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3568                             DAG.getConstant(c2-c1, N1.getValueType()));
3569       } else {
3570         Mask = Mask.lshr(c1-c2);
3571         Shift = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3572                             DAG.getConstant(c1-c2, N1.getValueType()));
3573       }
3574       return DAG.getNode(ISD::AND, N0.getDebugLoc(), VT, Shift,
3575                          DAG.getConstant(Mask, VT));
3576     }
3577   }
3578   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3579   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3580     SDValue HiBitsMask =
3581       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3582                                             VT.getSizeInBits() -
3583                                               N1C->getZExtValue()),
3584                       VT);
3585     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3586                        HiBitsMask);
3587   }
3588
3589   if (N1C) {
3590     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3591     if (NewSHL.getNode())
3592       return NewSHL;
3593   }
3594
3595   return SDValue();
3596 }
3597
3598 SDValue DAGCombiner::visitSRA(SDNode *N) {
3599   SDValue N0 = N->getOperand(0);
3600   SDValue N1 = N->getOperand(1);
3601   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3602   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3603   EVT VT = N0.getValueType();
3604   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3605
3606   // fold (sra c1, c2) -> (sra c1, c2)
3607   if (N0C && N1C)
3608     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3609   // fold (sra 0, x) -> 0
3610   if (N0C && N0C->isNullValue())
3611     return N0;
3612   // fold (sra -1, x) -> -1
3613   if (N0C && N0C->isAllOnesValue())
3614     return N0;
3615   // fold (sra x, (setge c, size(x))) -> undef
3616   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3617     return DAG.getUNDEF(VT);
3618   // fold (sra x, 0) -> x
3619   if (N1C && N1C->isNullValue())
3620     return N0;
3621   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3622   // sext_inreg.
3623   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3624     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3625     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3626     if (VT.isVector())
3627       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3628                                ExtVT, VT.getVectorNumElements());
3629     if ((!LegalOperations ||
3630          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3631       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3632                          N0.getOperand(0), DAG.getValueType(ExtVT));
3633   }
3634
3635   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3636   if (N1C && N0.getOpcode() == ISD::SRA) {
3637     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3638       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3639       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3640       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3641                          DAG.getConstant(Sum, N1C->getValueType(0)));
3642     }
3643   }
3644
3645   // fold (sra (shl X, m), (sub result_size, n))
3646   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3647   // result_size - n != m.
3648   // If truncate is free for the target sext(shl) is likely to result in better
3649   // code.
3650   if (N0.getOpcode() == ISD::SHL) {
3651     // Get the two constanst of the shifts, CN0 = m, CN = n.
3652     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3653     if (N01C && N1C) {
3654       // Determine what the truncate's result bitsize and type would be.
3655       EVT TruncVT =
3656         EVT::getIntegerVT(*DAG.getContext(),
3657                           OpSizeInBits - N1C->getZExtValue());
3658       // Determine the residual right-shift amount.
3659       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3660
3661       // If the shift is not a no-op (in which case this should be just a sign
3662       // extend already), the truncated to type is legal, sign_extend is legal
3663       // on that type, and the truncate to that type is both legal and free,
3664       // perform the transform.
3665       if ((ShiftAmt > 0) &&
3666           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3667           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3668           TLI.isTruncateFree(VT, TruncVT)) {
3669
3670           SDValue Amt = DAG.getConstant(ShiftAmt,
3671               getShiftAmountTy(N0.getOperand(0).getValueType()));
3672           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3673                                       N0.getOperand(0), Amt);
3674           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3675                                       Shift);
3676           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3677                              N->getValueType(0), Trunc);
3678       }
3679     }
3680   }
3681
3682   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3683   if (N1.getOpcode() == ISD::TRUNCATE &&
3684       N1.getOperand(0).getOpcode() == ISD::AND &&
3685       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3686     SDValue N101 = N1.getOperand(0).getOperand(1);
3687     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3688       EVT TruncVT = N1.getValueType();
3689       SDValue N100 = N1.getOperand(0).getOperand(0);
3690       APInt TruncC = N101C->getAPIntValue();
3691       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3692       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3693                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3694                                      TruncVT,
3695                                      DAG.getNode(ISD::TRUNCATE,
3696                                                  N->getDebugLoc(),
3697                                                  TruncVT, N100),
3698                                      DAG.getConstant(TruncC, TruncVT)));
3699     }
3700   }
3701
3702   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3703   //      if c1 is equal to the number of bits the trunc removes
3704   if (N0.getOpcode() == ISD::TRUNCATE &&
3705       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3706        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3707       N0.getOperand(0).hasOneUse() &&
3708       N0.getOperand(0).getOperand(1).hasOneUse() &&
3709       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3710     EVT LargeVT = N0.getOperand(0).getValueType();
3711     ConstantSDNode *LargeShiftAmt =
3712       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3713
3714     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3715         LargeShiftAmt->getZExtValue()) {
3716       SDValue Amt =
3717         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3718               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3719       SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), LargeVT,
3720                                 N0.getOperand(0).getOperand(0), Amt);
3721       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, SRA);
3722     }
3723   }
3724
3725   // Simplify, based on bits shifted out of the LHS.
3726   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3727     return SDValue(N, 0);
3728
3729
3730   // If the sign bit is known to be zero, switch this to a SRL.
3731   if (DAG.SignBitIsZero(N0))
3732     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3733
3734   if (N1C) {
3735     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3736     if (NewSRA.getNode())
3737       return NewSRA;
3738   }
3739
3740   return SDValue();
3741 }
3742
3743 SDValue DAGCombiner::visitSRL(SDNode *N) {
3744   SDValue N0 = N->getOperand(0);
3745   SDValue N1 = N->getOperand(1);
3746   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3747   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3748   EVT VT = N0.getValueType();
3749   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3750
3751   // fold (srl c1, c2) -> c1 >>u c2
3752   if (N0C && N1C)
3753     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3754   // fold (srl 0, x) -> 0
3755   if (N0C && N0C->isNullValue())
3756     return N0;
3757   // fold (srl x, c >= size(x)) -> undef
3758   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3759     return DAG.getUNDEF(VT);
3760   // fold (srl x, 0) -> x
3761   if (N1C && N1C->isNullValue())
3762     return N0;
3763   // if (srl x, c) is known to be zero, return 0
3764   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3765                                    APInt::getAllOnesValue(OpSizeInBits)))
3766     return DAG.getConstant(0, VT);
3767
3768   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3769   if (N1C && N0.getOpcode() == ISD::SRL &&
3770       N0.getOperand(1).getOpcode() == ISD::Constant) {
3771     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3772     uint64_t c2 = N1C->getZExtValue();
3773     if (c1 + c2 >= OpSizeInBits)
3774       return DAG.getConstant(0, VT);
3775     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3776                        DAG.getConstant(c1 + c2, N1.getValueType()));
3777   }
3778
3779   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3780   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3781       N0.getOperand(0).getOpcode() == ISD::SRL &&
3782       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3783     uint64_t c1 =
3784       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3785     uint64_t c2 = N1C->getZExtValue();
3786     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3787     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3788     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3789     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3790     if (c1 + OpSizeInBits == InnerShiftSize) {
3791       if (c1 + c2 >= InnerShiftSize)
3792         return DAG.getConstant(0, VT);
3793       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3794                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3795                                      N0.getOperand(0)->getOperand(0),
3796                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3797     }
3798   }
3799
3800   // fold (srl (shl x, c), c) -> (and x, cst2)
3801   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3802       N0.getValueSizeInBits() <= 64) {
3803     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3804     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3805                        DAG.getConstant(~0ULL >> ShAmt, VT));
3806   }
3807
3808
3809   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3810   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3811     // Shifting in all undef bits?
3812     EVT SmallVT = N0.getOperand(0).getValueType();
3813     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3814       return DAG.getUNDEF(VT);
3815
3816     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3817       uint64_t ShiftAmt = N1C->getZExtValue();
3818       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3819                                        N0.getOperand(0),
3820                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3821       AddToWorkList(SmallShift.getNode());
3822       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3823     }
3824   }
3825
3826   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3827   // bit, which is unmodified by sra.
3828   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3829     if (N0.getOpcode() == ISD::SRA)
3830       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3831   }
3832
3833   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3834   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3835       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3836     APInt KnownZero, KnownOne;
3837     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3838
3839     // If any of the input bits are KnownOne, then the input couldn't be all
3840     // zeros, thus the result of the srl will always be zero.
3841     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3842
3843     // If all of the bits input the to ctlz node are known to be zero, then
3844     // the result of the ctlz is "32" and the result of the shift is one.
3845     APInt UnknownBits = ~KnownZero;
3846     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3847
3848     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3849     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3850       // Okay, we know that only that the single bit specified by UnknownBits
3851       // could be set on input to the CTLZ node. If this bit is set, the SRL
3852       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3853       // to an SRL/XOR pair, which is likely to simplify more.
3854       unsigned ShAmt = UnknownBits.countTrailingZeros();
3855       SDValue Op = N0.getOperand(0);
3856
3857       if (ShAmt) {
3858         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3859                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
3860         AddToWorkList(Op.getNode());
3861       }
3862
3863       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3864                          Op, DAG.getConstant(1, VT));
3865     }
3866   }
3867
3868   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3869   if (N1.getOpcode() == ISD::TRUNCATE &&
3870       N1.getOperand(0).getOpcode() == ISD::AND &&
3871       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3872     SDValue N101 = N1.getOperand(0).getOperand(1);
3873     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3874       EVT TruncVT = N1.getValueType();
3875       SDValue N100 = N1.getOperand(0).getOperand(0);
3876       APInt TruncC = N101C->getAPIntValue();
3877       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3878       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3879                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3880                                      TruncVT,
3881                                      DAG.getNode(ISD::TRUNCATE,
3882                                                  N->getDebugLoc(),
3883                                                  TruncVT, N100),
3884                                      DAG.getConstant(TruncC, TruncVT)));
3885     }
3886   }
3887
3888   // fold operands of srl based on knowledge that the low bits are not
3889   // demanded.
3890   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3891     return SDValue(N, 0);
3892
3893   if (N1C) {
3894     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3895     if (NewSRL.getNode())
3896       return NewSRL;
3897   }
3898
3899   // Attempt to convert a srl of a load into a narrower zero-extending load.
3900   SDValue NarrowLoad = ReduceLoadWidth(N);
3901   if (NarrowLoad.getNode())
3902     return NarrowLoad;
3903
3904   // Here is a common situation. We want to optimize:
3905   //
3906   //   %a = ...
3907   //   %b = and i32 %a, 2
3908   //   %c = srl i32 %b, 1
3909   //   brcond i32 %c ...
3910   //
3911   // into
3912   //
3913   //   %a = ...
3914   //   %b = and %a, 2
3915   //   %c = setcc eq %b, 0
3916   //   brcond %c ...
3917   //
3918   // However when after the source operand of SRL is optimized into AND, the SRL
3919   // itself may not be optimized further. Look for it and add the BRCOND into
3920   // the worklist.
3921   if (N->hasOneUse()) {
3922     SDNode *Use = *N->use_begin();
3923     if (Use->getOpcode() == ISD::BRCOND)
3924       AddToWorkList(Use);
3925     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
3926       // Also look pass the truncate.
3927       Use = *Use->use_begin();
3928       if (Use->getOpcode() == ISD::BRCOND)
3929         AddToWorkList(Use);
3930     }
3931   }
3932
3933   return SDValue();
3934 }
3935
3936 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
3937   SDValue N0 = N->getOperand(0);
3938   EVT VT = N->getValueType(0);
3939
3940   // fold (ctlz c1) -> c2
3941   if (isa<ConstantSDNode>(N0))
3942     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
3943   return SDValue();
3944 }
3945
3946 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
3947   SDValue N0 = N->getOperand(0);
3948   EVT VT = N->getValueType(0);
3949
3950   // fold (ctlz_zero_undef c1) -> c2
3951   if (isa<ConstantSDNode>(N0))
3952     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
3953   return SDValue();
3954 }
3955
3956 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
3957   SDValue N0 = N->getOperand(0);
3958   EVT VT = N->getValueType(0);
3959
3960   // fold (cttz c1) -> c2
3961   if (isa<ConstantSDNode>(N0))
3962     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
3963   return SDValue();
3964 }
3965
3966 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
3967   SDValue N0 = N->getOperand(0);
3968   EVT VT = N->getValueType(0);
3969
3970   // fold (cttz_zero_undef c1) -> c2
3971   if (isa<ConstantSDNode>(N0))
3972     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
3973   return SDValue();
3974 }
3975
3976 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
3977   SDValue N0 = N->getOperand(0);
3978   EVT VT = N->getValueType(0);
3979
3980   // fold (ctpop c1) -> c2
3981   if (isa<ConstantSDNode>(N0))
3982     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
3983   return SDValue();
3984 }
3985
3986 SDValue DAGCombiner::visitSELECT(SDNode *N) {
3987   SDValue N0 = N->getOperand(0);
3988   SDValue N1 = N->getOperand(1);
3989   SDValue N2 = N->getOperand(2);
3990   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3991   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3992   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
3993   EVT VT = N->getValueType(0);
3994   EVT VT0 = N0.getValueType();
3995
3996   // fold (select C, X, X) -> X
3997   if (N1 == N2)
3998     return N1;
3999   // fold (select true, X, Y) -> X
4000   if (N0C && !N0C->isNullValue())
4001     return N1;
4002   // fold (select false, X, Y) -> Y
4003   if (N0C && N0C->isNullValue())
4004     return N2;
4005   // fold (select C, 1, X) -> (or C, X)
4006   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4007     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4008   // fold (select C, 0, 1) -> (xor C, 1)
4009   if (VT.isInteger() &&
4010       (VT0 == MVT::i1 ||
4011        (VT0.isInteger() &&
4012         TLI.getBooleanContents(false) == TargetLowering::ZeroOrOneBooleanContent)) &&
4013       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4014     SDValue XORNode;
4015     if (VT == VT0)
4016       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
4017                          N0, DAG.getConstant(1, VT0));
4018     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
4019                           N0, DAG.getConstant(1, VT0));
4020     AddToWorkList(XORNode.getNode());
4021     if (VT.bitsGT(VT0))
4022       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
4023     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
4024   }
4025   // fold (select C, 0, X) -> (and (not C), X)
4026   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4027     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4028     AddToWorkList(NOTNode.getNode());
4029     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
4030   }
4031   // fold (select C, X, 1) -> (or (not C), X)
4032   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4033     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4034     AddToWorkList(NOTNode.getNode());
4035     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
4036   }
4037   // fold (select C, X, 0) -> (and C, X)
4038   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4039     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4040   // fold (select X, X, Y) -> (or X, Y)
4041   // fold (select X, 1, Y) -> (or X, Y)
4042   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4043     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4044   // fold (select X, Y, X) -> (and X, Y)
4045   // fold (select X, Y, 0) -> (and X, Y)
4046   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4047     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4048
4049   // If we can fold this based on the true/false value, do so.
4050   if (SimplifySelectOps(N, N1, N2))
4051     return SDValue(N, 0);  // Don't revisit N.
4052
4053   // fold selects based on a setcc into other things, such as min/max/abs
4054   if (N0.getOpcode() == ISD::SETCC) {
4055     // FIXME:
4056     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4057     // having to say they don't support SELECT_CC on every type the DAG knows
4058     // about, since there is no way to mark an opcode illegal at all value types
4059     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4060         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4061       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
4062                          N0.getOperand(0), N0.getOperand(1),
4063                          N1, N2, N0.getOperand(2));
4064     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
4065   }
4066
4067   return SDValue();
4068 }
4069
4070 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4071   SDValue N0 = N->getOperand(0);
4072   SDValue N1 = N->getOperand(1);
4073   SDValue N2 = N->getOperand(2);
4074   SDValue N3 = N->getOperand(3);
4075   SDValue N4 = N->getOperand(4);
4076   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4077
4078   // fold select_cc lhs, rhs, x, x, cc -> x
4079   if (N2 == N3)
4080     return N2;
4081
4082   // Determine if the condition we're dealing with is constant
4083   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
4084                               N0, N1, CC, N->getDebugLoc(), false);
4085   if (SCC.getNode()) AddToWorkList(SCC.getNode());
4086
4087   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
4088     if (!SCCC->isNullValue())
4089       return N2;    // cond always true -> true val
4090     else
4091       return N3;    // cond always false -> false val
4092   }
4093
4094   // Fold to a simpler select_cc
4095   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
4096     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
4097                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4098                        SCC.getOperand(2));
4099
4100   // If we can fold this based on the true/false value, do so.
4101   if (SimplifySelectOps(N, N2, N3))
4102     return SDValue(N, 0);  // Don't revisit N.
4103
4104   // fold select_cc into other things, such as min/max/abs
4105   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
4106 }
4107
4108 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4109   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4110                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4111                        N->getDebugLoc());
4112 }
4113
4114 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4115 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4116 // transformation. Returns true if extension are possible and the above
4117 // mentioned transformation is profitable.
4118 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4119                                     unsigned ExtOpc,
4120                                     SmallVector<SDNode*, 4> &ExtendNodes,
4121                                     const TargetLowering &TLI) {
4122   bool HasCopyToRegUses = false;
4123   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4124   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4125                             UE = N0.getNode()->use_end();
4126        UI != UE; ++UI) {
4127     SDNode *User = *UI;
4128     if (User == N)
4129       continue;
4130     if (UI.getUse().getResNo() != N0.getResNo())
4131       continue;
4132     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4133     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4134       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4135       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4136         // Sign bits will be lost after a zext.
4137         return false;
4138       bool Add = false;
4139       for (unsigned i = 0; i != 2; ++i) {
4140         SDValue UseOp = User->getOperand(i);
4141         if (UseOp == N0)
4142           continue;
4143         if (!isa<ConstantSDNode>(UseOp))
4144           return false;
4145         Add = true;
4146       }
4147       if (Add)
4148         ExtendNodes.push_back(User);
4149       continue;
4150     }
4151     // If truncates aren't free and there are users we can't
4152     // extend, it isn't worthwhile.
4153     if (!isTruncFree)
4154       return false;
4155     // Remember if this value is live-out.
4156     if (User->getOpcode() == ISD::CopyToReg)
4157       HasCopyToRegUses = true;
4158   }
4159
4160   if (HasCopyToRegUses) {
4161     bool BothLiveOut = false;
4162     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4163          UI != UE; ++UI) {
4164       SDUse &Use = UI.getUse();
4165       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4166         BothLiveOut = true;
4167         break;
4168       }
4169     }
4170     if (BothLiveOut)
4171       // Both unextended and extended values are live out. There had better be
4172       // a good reason for the transformation.
4173       return ExtendNodes.size();
4174   }
4175   return true;
4176 }
4177
4178 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4179                                   SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
4180                                   ISD::NodeType ExtType) {
4181   // Extend SetCC uses if necessary.
4182   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4183     SDNode *SetCC = SetCCs[i];
4184     SmallVector<SDValue, 4> Ops;
4185
4186     for (unsigned j = 0; j != 2; ++j) {
4187       SDValue SOp = SetCC->getOperand(j);
4188       if (SOp == Trunc)
4189         Ops.push_back(ExtLoad);
4190       else
4191         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4192     }
4193
4194     Ops.push_back(SetCC->getOperand(2));
4195     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4196                                  &Ops[0], Ops.size()));
4197   }
4198 }
4199
4200 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4201   SDValue N0 = N->getOperand(0);
4202   EVT VT = N->getValueType(0);
4203
4204   // fold (sext c1) -> c1
4205   if (isa<ConstantSDNode>(N0))
4206     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
4207
4208   // fold (sext (sext x)) -> (sext x)
4209   // fold (sext (aext x)) -> (sext x)
4210   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4211     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
4212                        N0.getOperand(0));
4213
4214   if (N0.getOpcode() == ISD::TRUNCATE) {
4215     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4216     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4217     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4218     if (NarrowLoad.getNode()) {
4219       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4220       if (NarrowLoad.getNode() != N0.getNode()) {
4221         CombineTo(N0.getNode(), NarrowLoad);
4222         // CombineTo deleted the truncate, if needed, but not what's under it.
4223         AddToWorkList(oye);
4224       }
4225       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4226     }
4227
4228     // See if the value being truncated is already sign extended.  If so, just
4229     // eliminate the trunc/sext pair.
4230     SDValue Op = N0.getOperand(0);
4231     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4232     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4233     unsigned DestBits = VT.getScalarType().getSizeInBits();
4234     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4235
4236     if (OpBits == DestBits) {
4237       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4238       // bits, it is already ready.
4239       if (NumSignBits > DestBits-MidBits)
4240         return Op;
4241     } else if (OpBits < DestBits) {
4242       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4243       // bits, just sext from i32.
4244       if (NumSignBits > OpBits-MidBits)
4245         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
4246     } else {
4247       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4248       // bits, just truncate to i32.
4249       if (NumSignBits > OpBits-MidBits)
4250         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4251     }
4252
4253     // fold (sext (truncate x)) -> (sextinreg x).
4254     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4255                                                  N0.getValueType())) {
4256       if (OpBits < DestBits)
4257         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
4258       else if (OpBits > DestBits)
4259         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
4260       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
4261                          DAG.getValueType(N0.getValueType()));
4262     }
4263   }
4264
4265   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4266   // None of the supported targets knows how to perform load and sign extend
4267   // on vectors in one instruction.  We only perform this transformation on
4268   // scalars.
4269   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4270       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4271        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4272     bool DoXform = true;
4273     SmallVector<SDNode*, 4> SetCCs;
4274     if (!N0.hasOneUse())
4275       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4276     if (DoXform) {
4277       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4278       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4279                                        LN0->getChain(),
4280                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4281                                        N0.getValueType(),
4282                                        LN0->isVolatile(), LN0->isNonTemporal(),
4283                                        LN0->getAlignment());
4284       CombineTo(N, ExtLoad);
4285       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4286                                   N0.getValueType(), ExtLoad);
4287       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4288       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4289                       ISD::SIGN_EXTEND);
4290       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4291     }
4292   }
4293
4294   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4295   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4296   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4297       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4298     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4299     EVT MemVT = LN0->getMemoryVT();
4300     if ((!LegalOperations && !LN0->isVolatile()) ||
4301         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4302       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4303                                        LN0->getChain(),
4304                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4305                                        MemVT,
4306                                        LN0->isVolatile(), LN0->isNonTemporal(),
4307                                        LN0->getAlignment());
4308       CombineTo(N, ExtLoad);
4309       CombineTo(N0.getNode(),
4310                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4311                             N0.getValueType(), ExtLoad),
4312                 ExtLoad.getValue(1));
4313       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4314     }
4315   }
4316
4317   // fold (sext (and/or/xor (load x), cst)) ->
4318   //      (and/or/xor (sextload x), (sext cst))
4319   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4320        N0.getOpcode() == ISD::XOR) &&
4321       isa<LoadSDNode>(N0.getOperand(0)) &&
4322       N0.getOperand(1).getOpcode() == ISD::Constant &&
4323       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4324       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4325     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4326     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4327       bool DoXform = true;
4328       SmallVector<SDNode*, 4> SetCCs;
4329       if (!N0.hasOneUse())
4330         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4331                                           SetCCs, TLI);
4332       if (DoXform) {
4333         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, LN0->getDebugLoc(), VT,
4334                                          LN0->getChain(), LN0->getBasePtr(),
4335                                          LN0->getPointerInfo(),
4336                                          LN0->getMemoryVT(),
4337                                          LN0->isVolatile(),
4338                                          LN0->isNonTemporal(),
4339                                          LN0->getAlignment());
4340         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4341         Mask = Mask.sext(VT.getSizeInBits());
4342         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4343                                   ExtLoad, DAG.getConstant(Mask, VT));
4344         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4345                                     N0.getOperand(0).getDebugLoc(),
4346                                     N0.getOperand(0).getValueType(), ExtLoad);
4347         CombineTo(N, And);
4348         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4349         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4350                         ISD::SIGN_EXTEND);
4351         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4352       }
4353     }
4354   }
4355
4356   if (N0.getOpcode() == ISD::SETCC) {
4357     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4358     // Only do this before legalize for now.
4359     if (VT.isVector() && !LegalOperations) {
4360       EVT N0VT = N0.getOperand(0).getValueType();
4361       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4362       // of the same size as the compared operands. Only optimize sext(setcc())
4363       // if this is the case.
4364       EVT SVT = TLI.getSetCCResultType(N0VT);
4365
4366       // We know that the # elements of the results is the same as the
4367       // # elements of the compare (and the # elements of the compare result
4368       // for that matter).  Check to see that they are the same size.  If so,
4369       // we know that the element size of the sext'd result matches the
4370       // element size of the compare operands.
4371       if (VT.getSizeInBits() == SVT.getSizeInBits())
4372         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4373                              N0.getOperand(1),
4374                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4375       // If the desired elements are smaller or larger than the source
4376       // elements we can use a matching integer vector type and then
4377       // truncate/sign extend
4378       else {
4379         EVT MatchingElementType =
4380           EVT::getIntegerVT(*DAG.getContext(),
4381                             N0VT.getScalarType().getSizeInBits());
4382         EVT MatchingVectorType =
4383           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4384                            N0VT.getVectorNumElements());
4385
4386         if (SVT == MatchingVectorType) {
4387           SDValue VsetCC = DAG.getSetCC(N->getDebugLoc(), MatchingVectorType,
4388                                  N0.getOperand(0), N0.getOperand(1),
4389                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
4390           return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4391         }
4392       }
4393     }
4394
4395     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4396     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4397     SDValue NegOne =
4398       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4399     SDValue SCC =
4400       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4401                        NegOne, DAG.getConstant(0, VT),
4402                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4403     if (SCC.getNode()) return SCC;
4404     if (!LegalOperations ||
4405         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
4406       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4407                          DAG.getSetCC(N->getDebugLoc(),
4408                                       TLI.getSetCCResultType(VT),
4409                                       N0.getOperand(0), N0.getOperand(1),
4410                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4411                          NegOne, DAG.getConstant(0, VT));
4412   }
4413
4414   // fold (sext x) -> (zext x) if the sign bit is known zero.
4415   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4416       DAG.SignBitIsZero(N0))
4417     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4418
4419   return SDValue();
4420 }
4421
4422 // isTruncateOf - If N is a truncate of some other value, return true, record
4423 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4424 // This function computes KnownZero to avoid a duplicated call to
4425 // ComputeMaskedBits in the caller.
4426 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4427                          APInt &KnownZero) {
4428   APInt KnownOne;
4429   if (N->getOpcode() == ISD::TRUNCATE) {
4430     Op = N->getOperand(0);
4431     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4432     return true;
4433   }
4434
4435   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4436       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4437     return false;
4438
4439   SDValue Op0 = N->getOperand(0);
4440   SDValue Op1 = N->getOperand(1);
4441   assert(Op0.getValueType() == Op1.getValueType());
4442
4443   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4444   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4445   if (COp0 && COp0->isNullValue())
4446     Op = Op1;
4447   else if (COp1 && COp1->isNullValue())
4448     Op = Op0;
4449   else
4450     return false;
4451
4452   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4453
4454   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4455     return false;
4456
4457   return true;
4458 }
4459
4460 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4461   SDValue N0 = N->getOperand(0);
4462   EVT VT = N->getValueType(0);
4463
4464   // fold (zext c1) -> c1
4465   if (isa<ConstantSDNode>(N0))
4466     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4467   // fold (zext (zext x)) -> (zext x)
4468   // fold (zext (aext x)) -> (zext x)
4469   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4470     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
4471                        N0.getOperand(0));
4472
4473   // fold (zext (truncate x)) -> (zext x) or
4474   //      (zext (truncate x)) -> (truncate x)
4475   // This is valid when the truncated bits of x are already zero.
4476   // FIXME: We should extend this to work for vectors too.
4477   SDValue Op;
4478   APInt KnownZero;
4479   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4480     APInt TruncatedBits =
4481       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4482       APInt(Op.getValueSizeInBits(), 0) :
4483       APInt::getBitsSet(Op.getValueSizeInBits(),
4484                         N0.getValueSizeInBits(),
4485                         std::min(Op.getValueSizeInBits(),
4486                                  VT.getSizeInBits()));
4487     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4488       if (VT.bitsGT(Op.getValueType()))
4489         return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, Op);
4490       if (VT.bitsLT(Op.getValueType()))
4491         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4492
4493       return Op;
4494     }
4495   }
4496
4497   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4498   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4499   if (N0.getOpcode() == ISD::TRUNCATE) {
4500     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4501     if (NarrowLoad.getNode()) {
4502       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4503       if (NarrowLoad.getNode() != N0.getNode()) {
4504         CombineTo(N0.getNode(), NarrowLoad);
4505         // CombineTo deleted the truncate, if needed, but not what's under it.
4506         AddToWorkList(oye);
4507       }
4508       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4509     }
4510   }
4511
4512   // fold (zext (truncate x)) -> (and x, mask)
4513   if (N0.getOpcode() == ISD::TRUNCATE &&
4514       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4515
4516     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4517     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4518     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4519     if (NarrowLoad.getNode()) {
4520       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4521       if (NarrowLoad.getNode() != N0.getNode()) {
4522         CombineTo(N0.getNode(), NarrowLoad);
4523         // CombineTo deleted the truncate, if needed, but not what's under it.
4524         AddToWorkList(oye);
4525       }
4526       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4527     }
4528
4529     SDValue Op = N0.getOperand(0);
4530     if (Op.getValueType().bitsLT(VT)) {
4531       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
4532       AddToWorkList(Op.getNode());
4533     } else if (Op.getValueType().bitsGT(VT)) {
4534       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4535       AddToWorkList(Op.getNode());
4536     }
4537     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
4538                                   N0.getValueType().getScalarType());
4539   }
4540
4541   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4542   // if either of the casts is not free.
4543   if (N0.getOpcode() == ISD::AND &&
4544       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4545       N0.getOperand(1).getOpcode() == ISD::Constant &&
4546       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4547                            N0.getValueType()) ||
4548        !TLI.isZExtFree(N0.getValueType(), VT))) {
4549     SDValue X = N0.getOperand(0).getOperand(0);
4550     if (X.getValueType().bitsLT(VT)) {
4551       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
4552     } else if (X.getValueType().bitsGT(VT)) {
4553       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4554     }
4555     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4556     Mask = Mask.zext(VT.getSizeInBits());
4557     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4558                        X, DAG.getConstant(Mask, VT));
4559   }
4560
4561   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4562   // None of the supported targets knows how to perform load and vector_zext
4563   // on vectors in one instruction.  We only perform this transformation on
4564   // scalars.
4565   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4566       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4567        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4568     bool DoXform = true;
4569     SmallVector<SDNode*, 4> SetCCs;
4570     if (!N0.hasOneUse())
4571       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4572     if (DoXform) {
4573       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4574       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4575                                        LN0->getChain(),
4576                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4577                                        N0.getValueType(),
4578                                        LN0->isVolatile(), LN0->isNonTemporal(),
4579                                        LN0->getAlignment());
4580       CombineTo(N, ExtLoad);
4581       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4582                                   N0.getValueType(), ExtLoad);
4583       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4584
4585       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4586                       ISD::ZERO_EXTEND);
4587       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4588     }
4589   }
4590
4591   // fold (zext (and/or/xor (load x), cst)) ->
4592   //      (and/or/xor (zextload x), (zext cst))
4593   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4594        N0.getOpcode() == ISD::XOR) &&
4595       isa<LoadSDNode>(N0.getOperand(0)) &&
4596       N0.getOperand(1).getOpcode() == ISD::Constant &&
4597       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4598       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4599     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4600     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4601       bool DoXform = true;
4602       SmallVector<SDNode*, 4> SetCCs;
4603       if (!N0.hasOneUse())
4604         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4605                                           SetCCs, TLI);
4606       if (DoXform) {
4607         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), VT,
4608                                          LN0->getChain(), LN0->getBasePtr(),
4609                                          LN0->getPointerInfo(),
4610                                          LN0->getMemoryVT(),
4611                                          LN0->isVolatile(),
4612                                          LN0->isNonTemporal(),
4613                                          LN0->getAlignment());
4614         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4615         Mask = Mask.zext(VT.getSizeInBits());
4616         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4617                                   ExtLoad, DAG.getConstant(Mask, VT));
4618         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4619                                     N0.getOperand(0).getDebugLoc(),
4620                                     N0.getOperand(0).getValueType(), ExtLoad);
4621         CombineTo(N, And);
4622         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4623         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4624                         ISD::ZERO_EXTEND);
4625         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4626       }
4627     }
4628   }
4629
4630   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4631   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4632   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4633       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4634     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4635     EVT MemVT = LN0->getMemoryVT();
4636     if ((!LegalOperations && !LN0->isVolatile()) ||
4637         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4638       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4639                                        LN0->getChain(),
4640                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4641                                        MemVT,
4642                                        LN0->isVolatile(), LN0->isNonTemporal(),
4643                                        LN0->getAlignment());
4644       CombineTo(N, ExtLoad);
4645       CombineTo(N0.getNode(),
4646                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
4647                             ExtLoad),
4648                 ExtLoad.getValue(1));
4649       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4650     }
4651   }
4652
4653   if (N0.getOpcode() == ISD::SETCC) {
4654     if (!LegalOperations && VT.isVector()) {
4655       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4656       // Only do this before legalize for now.
4657       EVT N0VT = N0.getOperand(0).getValueType();
4658       EVT EltVT = VT.getVectorElementType();
4659       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4660                                     DAG.getConstant(1, EltVT));
4661       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4662         // We know that the # elements of the results is the same as the
4663         // # elements of the compare (and the # elements of the compare result
4664         // for that matter).  Check to see that they are the same size.  If so,
4665         // we know that the element size of the sext'd result matches the
4666         // element size of the compare operands.
4667         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4668                            DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4669                                          N0.getOperand(1),
4670                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4671                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4672                                        &OneOps[0], OneOps.size()));
4673
4674       // If the desired elements are smaller or larger than the source
4675       // elements we can use a matching integer vector type and then
4676       // truncate/sign extend
4677       EVT MatchingElementType =
4678         EVT::getIntegerVT(*DAG.getContext(),
4679                           N0VT.getScalarType().getSizeInBits());
4680       EVT MatchingVectorType =
4681         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4682                          N0VT.getVectorNumElements());
4683       SDValue VsetCC =
4684         DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4685                       N0.getOperand(1),
4686                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4687       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4688                          DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
4689                          DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4690                                      &OneOps[0], OneOps.size()));
4691     }
4692
4693     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4694     SDValue SCC =
4695       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4696                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4697                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4698     if (SCC.getNode()) return SCC;
4699   }
4700
4701   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4702   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4703       isa<ConstantSDNode>(N0.getOperand(1)) &&
4704       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4705       N0.hasOneUse()) {
4706     SDValue ShAmt = N0.getOperand(1);
4707     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4708     if (N0.getOpcode() == ISD::SHL) {
4709       SDValue InnerZExt = N0.getOperand(0);
4710       // If the original shl may be shifting out bits, do not perform this
4711       // transformation.
4712       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4713         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4714       if (ShAmtVal > KnownZeroBits)
4715         return SDValue();
4716     }
4717
4718     DebugLoc DL = N->getDebugLoc();
4719
4720     // Ensure that the shift amount is wide enough for the shifted value.
4721     if (VT.getSizeInBits() >= 256)
4722       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4723
4724     return DAG.getNode(N0.getOpcode(), DL, VT,
4725                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4726                        ShAmt);
4727   }
4728
4729   return SDValue();
4730 }
4731
4732 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4733   SDValue N0 = N->getOperand(0);
4734   EVT VT = N->getValueType(0);
4735
4736   // fold (aext c1) -> c1
4737   if (isa<ConstantSDNode>(N0))
4738     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4739   // fold (aext (aext x)) -> (aext x)
4740   // fold (aext (zext x)) -> (zext x)
4741   // fold (aext (sext x)) -> (sext x)
4742   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4743       N0.getOpcode() == ISD::ZERO_EXTEND ||
4744       N0.getOpcode() == ISD::SIGN_EXTEND)
4745     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4746
4747   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4748   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4749   if (N0.getOpcode() == ISD::TRUNCATE) {
4750     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4751     if (NarrowLoad.getNode()) {
4752       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4753       if (NarrowLoad.getNode() != N0.getNode()) {
4754         CombineTo(N0.getNode(), NarrowLoad);
4755         // CombineTo deleted the truncate, if needed, but not what's under it.
4756         AddToWorkList(oye);
4757       }
4758       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4759     }
4760   }
4761
4762   // fold (aext (truncate x))
4763   if (N0.getOpcode() == ISD::TRUNCATE) {
4764     SDValue TruncOp = N0.getOperand(0);
4765     if (TruncOp.getValueType() == VT)
4766       return TruncOp; // x iff x size == zext size.
4767     if (TruncOp.getValueType().bitsGT(VT))
4768       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4769     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4770   }
4771
4772   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4773   // if the trunc is not free.
4774   if (N0.getOpcode() == ISD::AND &&
4775       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4776       N0.getOperand(1).getOpcode() == ISD::Constant &&
4777       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4778                           N0.getValueType())) {
4779     SDValue X = N0.getOperand(0).getOperand(0);
4780     if (X.getValueType().bitsLT(VT)) {
4781       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4782     } else if (X.getValueType().bitsGT(VT)) {
4783       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4784     }
4785     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4786     Mask = Mask.zext(VT.getSizeInBits());
4787     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4788                        X, DAG.getConstant(Mask, VT));
4789   }
4790
4791   // fold (aext (load x)) -> (aext (truncate (extload x)))
4792   // None of the supported targets knows how to perform load and any_ext
4793   // on vectors in one instruction.  We only perform this transformation on
4794   // scalars.
4795   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4796       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4797        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4798     bool DoXform = true;
4799     SmallVector<SDNode*, 4> SetCCs;
4800     if (!N0.hasOneUse())
4801       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4802     if (DoXform) {
4803       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4804       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
4805                                        LN0->getChain(),
4806                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4807                                        N0.getValueType(),
4808                                        LN0->isVolatile(), LN0->isNonTemporal(),
4809                                        LN0->getAlignment());
4810       CombineTo(N, ExtLoad);
4811       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4812                                   N0.getValueType(), ExtLoad);
4813       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4814       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4815                       ISD::ANY_EXTEND);
4816       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4817     }
4818   }
4819
4820   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4821   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4822   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4823   if (N0.getOpcode() == ISD::LOAD &&
4824       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4825       N0.hasOneUse()) {
4826     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4827     EVT MemVT = LN0->getMemoryVT();
4828     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), N->getDebugLoc(),
4829                                      VT, LN0->getChain(), LN0->getBasePtr(),
4830                                      LN0->getPointerInfo(), MemVT,
4831                                      LN0->isVolatile(), LN0->isNonTemporal(),
4832                                      LN0->getAlignment());
4833     CombineTo(N, ExtLoad);
4834     CombineTo(N0.getNode(),
4835               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4836                           N0.getValueType(), ExtLoad),
4837               ExtLoad.getValue(1));
4838     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4839   }
4840
4841   if (N0.getOpcode() == ISD::SETCC) {
4842     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4843     // Only do this before legalize for now.
4844     if (VT.isVector() && !LegalOperations) {
4845       EVT N0VT = N0.getOperand(0).getValueType();
4846         // We know that the # elements of the results is the same as the
4847         // # elements of the compare (and the # elements of the compare result
4848         // for that matter).  Check to see that they are the same size.  If so,
4849         // we know that the element size of the sext'd result matches the
4850         // element size of the compare operands.
4851       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4852         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4853                              N0.getOperand(1),
4854                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4855       // If the desired elements are smaller or larger than the source
4856       // elements we can use a matching integer vector type and then
4857       // truncate/sign extend
4858       else {
4859         EVT MatchingElementType =
4860           EVT::getIntegerVT(*DAG.getContext(),
4861                             N0VT.getScalarType().getSizeInBits());
4862         EVT MatchingVectorType =
4863           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4864                            N0VT.getVectorNumElements());
4865         SDValue VsetCC =
4866           DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4867                         N0.getOperand(1),
4868                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4869         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4870       }
4871     }
4872
4873     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4874     SDValue SCC =
4875       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4876                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4877                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4878     if (SCC.getNode())
4879       return SCC;
4880   }
4881
4882   return SDValue();
4883 }
4884
4885 /// GetDemandedBits - See if the specified operand can be simplified with the
4886 /// knowledge that only the bits specified by Mask are used.  If so, return the
4887 /// simpler operand, otherwise return a null SDValue.
4888 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4889   switch (V.getOpcode()) {
4890   default: break;
4891   case ISD::Constant: {
4892     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
4893     assert(CV != 0 && "Const value should be ConstSDNode.");
4894     const APInt &CVal = CV->getAPIntValue();
4895     APInt NewVal = CVal & Mask;
4896     if (NewVal != CVal) {
4897       return DAG.getConstant(NewVal, V.getValueType());
4898     }
4899     break;
4900   }
4901   case ISD::OR:
4902   case ISD::XOR:
4903     // If the LHS or RHS don't contribute bits to the or, drop them.
4904     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4905       return V.getOperand(1);
4906     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4907       return V.getOperand(0);
4908     break;
4909   case ISD::SRL:
4910     // Only look at single-use SRLs.
4911     if (!V.getNode()->hasOneUse())
4912       break;
4913     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
4914       // See if we can recursively simplify the LHS.
4915       unsigned Amt = RHSC->getZExtValue();
4916
4917       // Watch out for shift count overflow though.
4918       if (Amt >= Mask.getBitWidth()) break;
4919       APInt NewMask = Mask << Amt;
4920       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
4921       if (SimplifyLHS.getNode())
4922         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
4923                            SimplifyLHS, V.getOperand(1));
4924     }
4925   }
4926   return SDValue();
4927 }
4928
4929 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
4930 /// bits and then truncated to a narrower type and where N is a multiple
4931 /// of number of bits of the narrower type, transform it to a narrower load
4932 /// from address + N / num of bits of new type. If the result is to be
4933 /// extended, also fold the extension to form a extending load.
4934 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
4935   unsigned Opc = N->getOpcode();
4936
4937   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
4938   SDValue N0 = N->getOperand(0);
4939   EVT VT = N->getValueType(0);
4940   EVT ExtVT = VT;
4941
4942   // This transformation isn't valid for vector loads.
4943   if (VT.isVector())
4944     return SDValue();
4945
4946   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
4947   // extended to VT.
4948   if (Opc == ISD::SIGN_EXTEND_INREG) {
4949     ExtType = ISD::SEXTLOAD;
4950     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
4951   } else if (Opc == ISD::SRL) {
4952     // Another special-case: SRL is basically zero-extending a narrower value.
4953     ExtType = ISD::ZEXTLOAD;
4954     N0 = SDValue(N, 0);
4955     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4956     if (!N01) return SDValue();
4957     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
4958                               VT.getSizeInBits() - N01->getZExtValue());
4959   }
4960   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
4961     return SDValue();
4962
4963   unsigned EVTBits = ExtVT.getSizeInBits();
4964
4965   // Do not generate loads of non-round integer types since these can
4966   // be expensive (and would be wrong if the type is not byte sized).
4967   if (!ExtVT.isRound())
4968     return SDValue();
4969
4970   unsigned ShAmt = 0;
4971   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4972     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4973       ShAmt = N01->getZExtValue();
4974       // Is the shift amount a multiple of size of VT?
4975       if ((ShAmt & (EVTBits-1)) == 0) {
4976         N0 = N0.getOperand(0);
4977         // Is the load width a multiple of size of VT?
4978         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
4979           return SDValue();
4980       }
4981
4982       // At this point, we must have a load or else we can't do the transform.
4983       if (!isa<LoadSDNode>(N0)) return SDValue();
4984
4985       // If the shift amount is larger than the input type then we're not
4986       // accessing any of the loaded bytes.  If the load was a zextload/extload
4987       // then the result of the shift+trunc is zero/undef (handled elsewhere).
4988       // If the load was a sextload then the result is a splat of the sign bit
4989       // of the extended byte.  This is not worth optimizing for.
4990       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
4991         return SDValue();
4992     }
4993   }
4994
4995   // If the load is shifted left (and the result isn't shifted back right),
4996   // we can fold the truncate through the shift.
4997   unsigned ShLeftAmt = 0;
4998   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
4999       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5000     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5001       ShLeftAmt = N01->getZExtValue();
5002       N0 = N0.getOperand(0);
5003     }
5004   }
5005
5006   // If we haven't found a load, we can't narrow it.  Don't transform one with
5007   // multiple uses, this would require adding a new load.
5008   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
5009       // Don't change the width of a volatile load.
5010       cast<LoadSDNode>(N0)->isVolatile())
5011     return SDValue();
5012
5013   // Verify that we are actually reducing a load width here.
5014   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
5015     return SDValue();
5016
5017   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5018   EVT PtrType = N0.getOperand(1).getValueType();
5019
5020   // For big endian targets, we need to adjust the offset to the pointer to
5021   // load the correct bytes.
5022   if (TLI.isBigEndian()) {
5023     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5024     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5025     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5026   }
5027
5028   uint64_t PtrOff = ShAmt / 8;
5029   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5030   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
5031                                PtrType, LN0->getBasePtr(),
5032                                DAG.getConstant(PtrOff, PtrType));
5033   AddToWorkList(NewPtr.getNode());
5034
5035   SDValue Load;
5036   if (ExtType == ISD::NON_EXTLOAD)
5037     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
5038                         LN0->getPointerInfo().getWithOffset(PtrOff),
5039                         LN0->isVolatile(), LN0->isNonTemporal(),
5040                         LN0->isInvariant(), NewAlign);
5041   else
5042     Load = DAG.getExtLoad(ExtType, N0.getDebugLoc(), VT, LN0->getChain(),NewPtr,
5043                           LN0->getPointerInfo().getWithOffset(PtrOff),
5044                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5045                           NewAlign);
5046
5047   // Replace the old load's chain with the new load's chain.
5048   WorkListRemover DeadNodes(*this);
5049   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5050
5051   // Shift the result left, if we've swallowed a left shift.
5052   SDValue Result = Load;
5053   if (ShLeftAmt != 0) {
5054     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5055     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5056       ShImmTy = VT;
5057     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
5058                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5059   }
5060
5061   // Return the new loaded value.
5062   return Result;
5063 }
5064
5065 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5066   SDValue N0 = N->getOperand(0);
5067   SDValue N1 = N->getOperand(1);
5068   EVT VT = N->getValueType(0);
5069   EVT EVT = cast<VTSDNode>(N1)->getVT();
5070   unsigned VTBits = VT.getScalarType().getSizeInBits();
5071   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5072
5073   // fold (sext_in_reg c1) -> c1
5074   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5075     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
5076
5077   // If the input is already sign extended, just drop the extension.
5078   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5079     return N0;
5080
5081   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5082   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5083       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
5084     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5085                        N0.getOperand(0), N1);
5086   }
5087
5088   // fold (sext_in_reg (sext x)) -> (sext x)
5089   // fold (sext_in_reg (aext x)) -> (sext x)
5090   // if x is small enough.
5091   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5092     SDValue N00 = N0.getOperand(0);
5093     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5094         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5095       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
5096   }
5097
5098   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5099   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5100     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
5101
5102   // fold operands of sext_in_reg based on knowledge that the top bits are not
5103   // demanded.
5104   if (SimplifyDemandedBits(SDValue(N, 0)))
5105     return SDValue(N, 0);
5106
5107   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5108   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5109   SDValue NarrowLoad = ReduceLoadWidth(N);
5110   if (NarrowLoad.getNode())
5111     return NarrowLoad;
5112
5113   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5114   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5115   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5116   if (N0.getOpcode() == ISD::SRL) {
5117     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5118       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5119         // We can turn this into an SRA iff the input to the SRL is already sign
5120         // extended enough.
5121         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5122         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5123           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
5124                              N0.getOperand(0), N0.getOperand(1));
5125       }
5126   }
5127
5128   // fold (sext_inreg (extload x)) -> (sextload x)
5129   if (ISD::isEXTLoad(N0.getNode()) &&
5130       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5131       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5132       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5133        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5134     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5135     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5136                                      LN0->getChain(),
5137                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5138                                      EVT,
5139                                      LN0->isVolatile(), LN0->isNonTemporal(),
5140                                      LN0->getAlignment());
5141     CombineTo(N, ExtLoad);
5142     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5143     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5144   }
5145   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5146   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5147       N0.hasOneUse() &&
5148       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5149       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5150        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5151     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5152     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5153                                      LN0->getChain(),
5154                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5155                                      EVT,
5156                                      LN0->isVolatile(), LN0->isNonTemporal(),
5157                                      LN0->getAlignment());
5158     CombineTo(N, ExtLoad);
5159     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5160     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5161   }
5162
5163   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5164   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5165     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5166                                        N0.getOperand(1), false);
5167     if (BSwap.getNode() != 0)
5168       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5169                          BSwap, N1);
5170   }
5171
5172   return SDValue();
5173 }
5174
5175 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5176   SDValue N0 = N->getOperand(0);
5177   EVT VT = N->getValueType(0);
5178   bool isLE = TLI.isLittleEndian();
5179
5180   // noop truncate
5181   if (N0.getValueType() == N->getValueType(0))
5182     return N0;
5183   // fold (truncate c1) -> c1
5184   if (isa<ConstantSDNode>(N0))
5185     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
5186   // fold (truncate (truncate x)) -> (truncate x)
5187   if (N0.getOpcode() == ISD::TRUNCATE)
5188     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5189   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5190   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5191       N0.getOpcode() == ISD::SIGN_EXTEND ||
5192       N0.getOpcode() == ISD::ANY_EXTEND) {
5193     if (N0.getOperand(0).getValueType().bitsLT(VT))
5194       // if the source is smaller than the dest, we still need an extend
5195       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
5196                          N0.getOperand(0));
5197     else if (N0.getOperand(0).getValueType().bitsGT(VT))
5198       // if the source is larger than the dest, than we just need the truncate
5199       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5200     else
5201       // if the source and dest are the same type, we can drop both the extend
5202       // and the truncate.
5203       return N0.getOperand(0);
5204   }
5205
5206   // Fold extract-and-trunc into a narrow extract. For example:
5207   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5208   //   i32 y = TRUNCATE(i64 x)
5209   //        -- becomes --
5210   //   v16i8 b = BITCAST (v2i64 val)
5211   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5212   //
5213   // Note: We only run this optimization after type legalization (which often
5214   // creates this pattern) and before operation legalization after which
5215   // we need to be more careful about the vector instructions that we generate.
5216   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5217       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5218
5219     EVT VecTy = N0.getOperand(0).getValueType();
5220     EVT ExTy = N0.getValueType();
5221     EVT TrTy = N->getValueType(0);
5222
5223     unsigned NumElem = VecTy.getVectorNumElements();
5224     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5225
5226     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5227     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5228
5229     SDValue EltNo = N0->getOperand(1);
5230     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5231       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5232       EVT IndexTy = N0->getOperand(1).getValueType();
5233       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5234
5235       SDValue V = DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5236                               NVT, N0.getOperand(0));
5237
5238       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5239                          N->getDebugLoc(), TrTy, V,
5240                          DAG.getConstant(Index, IndexTy));
5241     }
5242   }
5243
5244   // See if we can simplify the input to this truncate through knowledge that
5245   // only the low bits are being used.
5246   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5247   // Currently we only perform this optimization on scalars because vectors
5248   // may have different active low bits.
5249   if (!VT.isVector()) {
5250     SDValue Shorter =
5251       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5252                                                VT.getSizeInBits()));
5253     if (Shorter.getNode())
5254       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
5255   }
5256   // fold (truncate (load x)) -> (smaller load x)
5257   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5258   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5259     SDValue Reduced = ReduceLoadWidth(N);
5260     if (Reduced.getNode())
5261       return Reduced;
5262   }
5263
5264   // Simplify the operands using demanded-bits information.
5265   if (!VT.isVector() &&
5266       SimplifyDemandedBits(SDValue(N, 0)))
5267     return SDValue(N, 0);
5268
5269   return SDValue();
5270 }
5271
5272 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5273   SDValue Elt = N->getOperand(i);
5274   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5275     return Elt.getNode();
5276   return Elt.getOperand(Elt.getResNo()).getNode();
5277 }
5278
5279 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5280 /// if load locations are consecutive.
5281 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5282   assert(N->getOpcode() == ISD::BUILD_PAIR);
5283
5284   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5285   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5286   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5287       LD1->getPointerInfo().getAddrSpace() !=
5288          LD2->getPointerInfo().getAddrSpace())
5289     return SDValue();
5290   EVT LD1VT = LD1->getValueType(0);
5291
5292   if (ISD::isNON_EXTLoad(LD2) &&
5293       LD2->hasOneUse() &&
5294       // If both are volatile this would reduce the number of volatile loads.
5295       // If one is volatile it might be ok, but play conservative and bail out.
5296       !LD1->isVolatile() &&
5297       !LD2->isVolatile() &&
5298       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5299     unsigned Align = LD1->getAlignment();
5300     unsigned NewAlign = TLI.getTargetData()->
5301       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5302
5303     if (NewAlign <= Align &&
5304         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5305       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
5306                          LD1->getBasePtr(), LD1->getPointerInfo(),
5307                          false, false, false, Align);
5308   }
5309
5310   return SDValue();
5311 }
5312
5313 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5314   SDValue N0 = N->getOperand(0);
5315   EVT VT = N->getValueType(0);
5316
5317   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5318   // Only do this before legalize, since afterward the target may be depending
5319   // on the bitconvert.
5320   // First check to see if this is all constant.
5321   if (!LegalTypes &&
5322       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5323       VT.isVector()) {
5324     bool isSimple = true;
5325     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5326       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5327           N0.getOperand(i).getOpcode() != ISD::Constant &&
5328           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5329         isSimple = false;
5330         break;
5331       }
5332
5333     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5334     assert(!DestEltVT.isVector() &&
5335            "Element type of vector ValueType must not be vector!");
5336     if (isSimple)
5337       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5338   }
5339
5340   // If the input is a constant, let getNode fold it.
5341   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5342     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
5343     if (Res.getNode() != N) {
5344       if (!LegalOperations ||
5345           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5346         return Res;
5347
5348       // Folding it resulted in an illegal node, and it's too late to
5349       // do that. Clean up the old node and forego the transformation.
5350       // Ideally this won't happen very often, because instcombine
5351       // and the earlier dagcombine runs (where illegal nodes are
5352       // permitted) should have folded most of them already.
5353       DAG.DeleteNode(Res.getNode());
5354     }
5355   }
5356
5357   // (conv (conv x, t1), t2) -> (conv x, t2)
5358   if (N0.getOpcode() == ISD::BITCAST)
5359     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
5360                        N0.getOperand(0));
5361
5362   // fold (conv (load x)) -> (load (conv*)x)
5363   // If the resultant load doesn't need a higher alignment than the original!
5364   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5365       // Do not change the width of a volatile load.
5366       !cast<LoadSDNode>(N0)->isVolatile() &&
5367       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5368     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5369     unsigned Align = TLI.getTargetData()->
5370       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5371     unsigned OrigAlign = LN0->getAlignment();
5372
5373     if (Align <= OrigAlign) {
5374       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
5375                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5376                                  LN0->isVolatile(), LN0->isNonTemporal(),
5377                                  LN0->isInvariant(), OrigAlign);
5378       AddToWorkList(N);
5379       CombineTo(N0.getNode(),
5380                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5381                             N0.getValueType(), Load),
5382                 Load.getValue(1));
5383       return Load;
5384     }
5385   }
5386
5387   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5388   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5389   // This often reduces constant pool loads.
5390   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5391        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5392       N0.getNode()->hasOneUse() && VT.isInteger() && !VT.isVector()) {
5393     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
5394                                   N0.getOperand(0));
5395     AddToWorkList(NewConv.getNode());
5396
5397     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5398     if (N0.getOpcode() == ISD::FNEG)
5399       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
5400                          NewConv, DAG.getConstant(SignBit, VT));
5401     assert(N0.getOpcode() == ISD::FABS);
5402     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
5403                        NewConv, DAG.getConstant(~SignBit, VT));
5404   }
5405
5406   // fold (bitconvert (fcopysign cst, x)) ->
5407   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5408   // Note that we don't handle (copysign x, cst) because this can always be
5409   // folded to an fneg or fabs.
5410   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5411       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5412       VT.isInteger() && !VT.isVector()) {
5413     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5414     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5415     if (isTypeLegal(IntXVT)) {
5416       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5417                               IntXVT, N0.getOperand(1));
5418       AddToWorkList(X.getNode());
5419
5420       // If X has a different width than the result/lhs, sext it or truncate it.
5421       unsigned VTWidth = VT.getSizeInBits();
5422       if (OrigXWidth < VTWidth) {
5423         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
5424         AddToWorkList(X.getNode());
5425       } else if (OrigXWidth > VTWidth) {
5426         // To get the sign bit in the right place, we have to shift it right
5427         // before truncating.
5428         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
5429                         X.getValueType(), X,
5430                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5431         AddToWorkList(X.getNode());
5432         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
5433         AddToWorkList(X.getNode());
5434       }
5435
5436       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5437       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
5438                       X, DAG.getConstant(SignBit, VT));
5439       AddToWorkList(X.getNode());
5440
5441       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5442                                 VT, N0.getOperand(0));
5443       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
5444                         Cst, DAG.getConstant(~SignBit, VT));
5445       AddToWorkList(Cst.getNode());
5446
5447       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
5448     }
5449   }
5450
5451   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5452   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5453     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5454     if (CombineLD.getNode())
5455       return CombineLD;
5456   }
5457
5458   return SDValue();
5459 }
5460
5461 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5462   EVT VT = N->getValueType(0);
5463   return CombineConsecutiveLoads(N, VT);
5464 }
5465
5466 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5467 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5468 /// destination element value type.
5469 SDValue DAGCombiner::
5470 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5471   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5472
5473   // If this is already the right type, we're done.
5474   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5475
5476   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5477   unsigned DstBitSize = DstEltVT.getSizeInBits();
5478
5479   // If this is a conversion of N elements of one type to N elements of another
5480   // type, convert each element.  This handles FP<->INT cases.
5481   if (SrcBitSize == DstBitSize) {
5482     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5483                               BV->getValueType(0).getVectorNumElements());
5484
5485     // Due to the FP element handling below calling this routine recursively,
5486     // we can end up with a scalar-to-vector node here.
5487     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5488       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5489                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5490                                      DstEltVT, BV->getOperand(0)));
5491
5492     SmallVector<SDValue, 8> Ops;
5493     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5494       SDValue Op = BV->getOperand(i);
5495       // If the vector element type is not legal, the BUILD_VECTOR operands
5496       // are promoted and implicitly truncated.  Make that explicit here.
5497       if (Op.getValueType() != SrcEltVT)
5498         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
5499       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5500                                 DstEltVT, Op));
5501       AddToWorkList(Ops.back().getNode());
5502     }
5503     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5504                        &Ops[0], Ops.size());
5505   }
5506
5507   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5508   // handle annoying details of growing/shrinking FP values, we convert them to
5509   // int first.
5510   if (SrcEltVT.isFloatingPoint()) {
5511     // Convert the input float vector to a int vector where the elements are the
5512     // same sizes.
5513     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5514     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5515     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5516     SrcEltVT = IntVT;
5517   }
5518
5519   // Now we know the input is an integer vector.  If the output is a FP type,
5520   // convert to integer first, then to FP of the right size.
5521   if (DstEltVT.isFloatingPoint()) {
5522     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5523     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5524     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5525
5526     // Next, convert to FP elements of the same size.
5527     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5528   }
5529
5530   // Okay, we know the src/dst types are both integers of differing types.
5531   // Handling growing first.
5532   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5533   if (SrcBitSize < DstBitSize) {
5534     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5535
5536     SmallVector<SDValue, 8> Ops;
5537     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5538          i += NumInputsPerOutput) {
5539       bool isLE = TLI.isLittleEndian();
5540       APInt NewBits = APInt(DstBitSize, 0);
5541       bool EltIsUndef = true;
5542       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5543         // Shift the previously computed bits over.
5544         NewBits <<= SrcBitSize;
5545         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5546         if (Op.getOpcode() == ISD::UNDEF) continue;
5547         EltIsUndef = false;
5548
5549         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5550                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5551       }
5552
5553       if (EltIsUndef)
5554         Ops.push_back(DAG.getUNDEF(DstEltVT));
5555       else
5556         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5557     }
5558
5559     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5560     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5561                        &Ops[0], Ops.size());
5562   }
5563
5564   // Finally, this must be the case where we are shrinking elements: each input
5565   // turns into multiple outputs.
5566   bool isS2V = ISD::isScalarToVector(BV);
5567   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5568   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5569                             NumOutputsPerInput*BV->getNumOperands());
5570   SmallVector<SDValue, 8> Ops;
5571
5572   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5573     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5574       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5575         Ops.push_back(DAG.getUNDEF(DstEltVT));
5576       continue;
5577     }
5578
5579     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5580                   getAPIntValue().zextOrTrunc(SrcBitSize);
5581
5582     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5583       APInt ThisVal = OpVal.trunc(DstBitSize);
5584       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5585       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5586         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5587         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5588                            Ops[0]);
5589       OpVal = OpVal.lshr(DstBitSize);
5590     }
5591
5592     // For big endian targets, swap the order of the pieces of each element.
5593     if (TLI.isBigEndian())
5594       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5595   }
5596
5597   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5598                      &Ops[0], Ops.size());
5599 }
5600
5601 SDValue DAGCombiner::visitFADD(SDNode *N) {
5602   SDValue N0 = N->getOperand(0);
5603   SDValue N1 = N->getOperand(1);
5604   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5605   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5606   EVT VT = N->getValueType(0);
5607
5608   // fold vector ops
5609   if (VT.isVector()) {
5610     SDValue FoldedVOp = SimplifyVBinOp(N);
5611     if (FoldedVOp.getNode()) return FoldedVOp;
5612   }
5613
5614   // fold (fadd c1, c2) -> c1 + c2
5615   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5616     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
5617   // canonicalize constant to RHS
5618   if (N0CFP && !N1CFP)
5619     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
5620   // fold (fadd A, 0) -> A
5621   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5622       N1CFP->getValueAPF().isZero())
5623     return N0;
5624   // fold (fadd A, (fneg B)) -> (fsub A, B)
5625   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5626       isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5627     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
5628                        GetNegatedExpression(N1, DAG, LegalOperations));
5629   // fold (fadd (fneg A), B) -> (fsub B, A)
5630   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5631       isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5632     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
5633                        GetNegatedExpression(N0, DAG, LegalOperations));
5634
5635   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5636   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5637       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5638       isa<ConstantFPSDNode>(N0.getOperand(1)))
5639     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
5640                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5641                                    N0.getOperand(1), N1));
5642
5643   // FADD -> FMA combines:
5644   if ((DAG.getTarget().Options.AllowExcessFPPrecision ||
5645        DAG.getTarget().Options.UnsafeFPMath) &&
5646       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5647       TLI.isOperationLegal(ISD::FMA, VT)) {
5648
5649     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
5650     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5651       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5652                          N0.getOperand(0), N0.getOperand(1), N1);
5653     }
5654
5655     // fold (fadd x, (fmul y, z)) -> (fma x, y, z)
5656     // Note: Commutes FADD operands.
5657     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5658       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5659                          N1.getOperand(0), N1.getOperand(1), N0);
5660     }
5661   }
5662
5663   return SDValue();
5664 }
5665
5666 SDValue DAGCombiner::visitFSUB(SDNode *N) {
5667   SDValue N0 = N->getOperand(0);
5668   SDValue N1 = N->getOperand(1);
5669   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5670   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5671   EVT VT = N->getValueType(0);
5672
5673   // fold vector ops
5674   if (VT.isVector()) {
5675     SDValue FoldedVOp = SimplifyVBinOp(N);
5676     if (FoldedVOp.getNode()) return FoldedVOp;
5677   }
5678
5679   // fold (fsub c1, c2) -> c1-c2
5680   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5681     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
5682   // fold (fsub A, 0) -> A
5683   if (DAG.getTarget().Options.UnsafeFPMath &&
5684       N1CFP && N1CFP->getValueAPF().isZero())
5685     return N0;
5686   // fold (fsub 0, B) -> -B
5687   if (DAG.getTarget().Options.UnsafeFPMath &&
5688       N0CFP && N0CFP->getValueAPF().isZero()) {
5689     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5690       return GetNegatedExpression(N1, DAG, LegalOperations);
5691     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5692       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N1);
5693   }
5694   // fold (fsub A, (fneg B)) -> (fadd A, B)
5695   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5696     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0,
5697                        GetNegatedExpression(N1, DAG, LegalOperations));
5698
5699   // If 'unsafe math' is enabled, fold
5700   //    (fsub x, x) -> 0.0 &
5701   //    (fsub x, (fadd x, y)) -> (fneg y) &
5702   //    (fsub x, (fadd y, x)) -> (fneg y)
5703   if (DAG.getTarget().Options.UnsafeFPMath) {
5704     if (N0 == N1)
5705       return DAG.getConstantFP(0.0f, VT);
5706
5707     if (N1.getOpcode() == ISD::FADD) {
5708       SDValue N10 = N1->getOperand(0);
5709       SDValue N11 = N1->getOperand(1);
5710
5711       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
5712                                           &DAG.getTarget().Options))
5713         return GetNegatedExpression(N11, DAG, LegalOperations);
5714       else if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
5715                                                &DAG.getTarget().Options))
5716         return GetNegatedExpression(N10, DAG, LegalOperations);
5717     }
5718   }
5719
5720   // FSUB -> FMA combines:
5721   if ((DAG.getTarget().Options.AllowExcessFPPrecision ||
5722        DAG.getTarget().Options.UnsafeFPMath) &&
5723       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5724       TLI.isOperationLegal(ISD::FMA, VT)) {
5725
5726     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
5727     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5728       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5729                          N0.getOperand(0), N0.getOperand(1),
5730                          DAG.getNode(ISD::FNEG, N1->getDebugLoc(), VT, N1));
5731     }
5732
5733     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
5734     // Note: Commutes FSUB operands.
5735     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5736       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5737                          DAG.getNode(ISD::FNEG, N1->getDebugLoc(), VT,
5738                          N1.getOperand(0)),
5739                          N1.getOperand(1), N0);
5740     }
5741   }
5742
5743   return SDValue();
5744 }
5745
5746 SDValue DAGCombiner::visitFMUL(SDNode *N) {
5747   SDValue N0 = N->getOperand(0);
5748   SDValue N1 = N->getOperand(1);
5749   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5750   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5751   EVT VT = N->getValueType(0);
5752   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5753
5754   // fold vector ops
5755   if (VT.isVector()) {
5756     SDValue FoldedVOp = SimplifyVBinOp(N);
5757     if (FoldedVOp.getNode()) return FoldedVOp;
5758   }
5759
5760   // fold (fmul c1, c2) -> c1*c2
5761   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5762     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
5763   // canonicalize constant to RHS
5764   if (N0CFP && !N1CFP)
5765     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
5766   // fold (fmul A, 0) -> 0
5767   if (DAG.getTarget().Options.UnsafeFPMath &&
5768       N1CFP && N1CFP->getValueAPF().isZero())
5769     return N1;
5770   // fold (fmul A, 0) -> 0, vector edition.
5771   if (DAG.getTarget().Options.UnsafeFPMath &&
5772       ISD::isBuildVectorAllZeros(N1.getNode()))
5773     return N1;
5774   // fold (fmul A, 1.0) -> A
5775   if (N1CFP && N1CFP->isExactlyValue(1.0))
5776     return N0;
5777   // fold (fmul X, 2.0) -> (fadd X, X)
5778   if (N1CFP && N1CFP->isExactlyValue(+2.0))
5779     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
5780   // fold (fmul X, -1.0) -> (fneg X)
5781   if (N1CFP && N1CFP->isExactlyValue(-1.0))
5782     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5783       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
5784
5785   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
5786   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
5787                                        &DAG.getTarget().Options)) {
5788     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
5789                                          &DAG.getTarget().Options)) {
5790       // Both can be negated for free, check to see if at least one is cheaper
5791       // negated.
5792       if (LHSNeg == 2 || RHSNeg == 2)
5793         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5794                            GetNegatedExpression(N0, DAG, LegalOperations),
5795                            GetNegatedExpression(N1, DAG, LegalOperations));
5796     }
5797   }
5798
5799   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
5800   if (DAG.getTarget().Options.UnsafeFPMath &&
5801       N1CFP && N0.getOpcode() == ISD::FMUL &&
5802       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
5803     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
5804                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5805                                    N0.getOperand(1), N1));
5806
5807   return SDValue();
5808 }
5809
5810 SDValue DAGCombiner::visitFMA(SDNode *N) {
5811   SDValue N0 = N->getOperand(0);
5812   SDValue N1 = N->getOperand(1);
5813   SDValue N2 = N->getOperand(2);
5814   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5815   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5816   EVT VT = N->getValueType(0);
5817
5818   if (N0CFP && N0CFP->isExactlyValue(1.0))
5819     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N2);
5820   if (N1CFP && N1CFP->isExactlyValue(1.0))
5821     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N2);
5822
5823   // Canonicalize (fma c, x, y) -> (fma x, c, y)
5824   if (N0CFP && !N1CFP)
5825     return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT, N1, N0, N2);
5826
5827   return SDValue();
5828 }
5829
5830 SDValue DAGCombiner::visitFDIV(SDNode *N) {
5831   SDValue N0 = N->getOperand(0);
5832   SDValue N1 = N->getOperand(1);
5833   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5834   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5835   EVT VT = N->getValueType(0);
5836   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5837
5838   // fold vector ops
5839   if (VT.isVector()) {
5840     SDValue FoldedVOp = SimplifyVBinOp(N);
5841     if (FoldedVOp.getNode()) return FoldedVOp;
5842   }
5843
5844   // fold (fdiv c1, c2) -> c1/c2
5845   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5846     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
5847
5848   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
5849   if (N1CFP && VT != MVT::ppcf128 && DAG.getTarget().Options.UnsafeFPMath) {
5850     // Compute the reciprocal 1.0 / c2.
5851     APFloat N1APF = N1CFP->getValueAPF();
5852     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
5853     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
5854     // Only do the transform if the reciprocal is a legal fp immediate that
5855     // isn't too nasty (eg NaN, denormal, ...).
5856     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
5857         (!LegalOperations ||
5858          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
5859          // backend)... we should handle this gracefully after Legalize.
5860          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
5861          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
5862          TLI.isFPImmLegal(Recip, VT)))
5863       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0,
5864                          DAG.getConstantFP(Recip, VT));
5865   }
5866
5867   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
5868   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
5869                                        &DAG.getTarget().Options)) {
5870     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
5871                                          &DAG.getTarget().Options)) {
5872       // Both can be negated for free, check to see if at least one is cheaper
5873       // negated.
5874       if (LHSNeg == 2 || RHSNeg == 2)
5875         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
5876                            GetNegatedExpression(N0, DAG, LegalOperations),
5877                            GetNegatedExpression(N1, DAG, LegalOperations));
5878     }
5879   }
5880
5881   return SDValue();
5882 }
5883
5884 SDValue DAGCombiner::visitFREM(SDNode *N) {
5885   SDValue N0 = N->getOperand(0);
5886   SDValue N1 = N->getOperand(1);
5887   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5888   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5889   EVT VT = N->getValueType(0);
5890
5891   // fold (frem c1, c2) -> fmod(c1,c2)
5892   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5893     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
5894
5895   return SDValue();
5896 }
5897
5898 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
5899   SDValue N0 = N->getOperand(0);
5900   SDValue N1 = N->getOperand(1);
5901   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5902   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5903   EVT VT = N->getValueType(0);
5904
5905   if (N0CFP && N1CFP && VT != MVT::ppcf128)  // Constant fold
5906     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
5907
5908   if (N1CFP) {
5909     const APFloat& V = N1CFP->getValueAPF();
5910     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
5911     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
5912     if (!V.isNegative()) {
5913       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
5914         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5915     } else {
5916       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5917         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
5918                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
5919     }
5920   }
5921
5922   // copysign(fabs(x), y) -> copysign(x, y)
5923   // copysign(fneg(x), y) -> copysign(x, y)
5924   // copysign(copysign(x,z), y) -> copysign(x, y)
5925   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
5926       N0.getOpcode() == ISD::FCOPYSIGN)
5927     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5928                        N0.getOperand(0), N1);
5929
5930   // copysign(x, abs(y)) -> abs(x)
5931   if (N1.getOpcode() == ISD::FABS)
5932     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5933
5934   // copysign(x, copysign(y,z)) -> copysign(x, z)
5935   if (N1.getOpcode() == ISD::FCOPYSIGN)
5936     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5937                        N0, N1.getOperand(1));
5938
5939   // copysign(x, fp_extend(y)) -> copysign(x, y)
5940   // copysign(x, fp_round(y)) -> copysign(x, y)
5941   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
5942     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5943                        N0, N1.getOperand(0));
5944
5945   return SDValue();
5946 }
5947
5948 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
5949   SDValue N0 = N->getOperand(0);
5950   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5951   EVT VT = N->getValueType(0);
5952   EVT OpVT = N0.getValueType();
5953
5954   // fold (sint_to_fp c1) -> c1fp
5955   if (N0C && OpVT != MVT::ppcf128 &&
5956       // ...but only if the target supports immediate floating-point values
5957       (!LegalOperations ||
5958        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
5959     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5960
5961   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
5962   // but UINT_TO_FP is legal on this target, try to convert.
5963   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
5964       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
5965     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
5966     if (DAG.SignBitIsZero(N0))
5967       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5968   }
5969
5970   return SDValue();
5971 }
5972
5973 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
5974   SDValue N0 = N->getOperand(0);
5975   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5976   EVT VT = N->getValueType(0);
5977   EVT OpVT = N0.getValueType();
5978
5979   // fold (uint_to_fp c1) -> c1fp
5980   if (N0C && OpVT != MVT::ppcf128 &&
5981       // ...but only if the target supports immediate floating-point values
5982       (!LegalOperations ||
5983        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
5984     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5985
5986   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
5987   // but SINT_TO_FP is legal on this target, try to convert.
5988   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
5989       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
5990     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
5991     if (DAG.SignBitIsZero(N0))
5992       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5993   }
5994
5995   return SDValue();
5996 }
5997
5998 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
5999   SDValue N0 = N->getOperand(0);
6000   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6001   EVT VT = N->getValueType(0);
6002
6003   // fold (fp_to_sint c1fp) -> c1
6004   if (N0CFP)
6005     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
6006
6007   return SDValue();
6008 }
6009
6010 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6011   SDValue N0 = N->getOperand(0);
6012   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6013   EVT VT = N->getValueType(0);
6014
6015   // fold (fp_to_uint c1fp) -> c1
6016   if (N0CFP && VT != MVT::ppcf128)
6017     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
6018
6019   return SDValue();
6020 }
6021
6022 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6023   SDValue N0 = N->getOperand(0);
6024   SDValue N1 = N->getOperand(1);
6025   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6026   EVT VT = N->getValueType(0);
6027
6028   // fold (fp_round c1fp) -> c1fp
6029   if (N0CFP && N0.getValueType() != MVT::ppcf128)
6030     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
6031
6032   // fold (fp_round (fp_extend x)) -> x
6033   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6034     return N0.getOperand(0);
6035
6036   // fold (fp_round (fp_round x)) -> (fp_round x)
6037   if (N0.getOpcode() == ISD::FP_ROUND) {
6038     // This is a value preserving truncation if both round's are.
6039     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6040                    N0.getNode()->getConstantOperandVal(1) == 1;
6041     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
6042                        DAG.getIntPtrConstant(IsTrunc));
6043   }
6044
6045   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6046   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6047     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
6048                               N0.getOperand(0), N1);
6049     AddToWorkList(Tmp.getNode());
6050     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6051                        Tmp, N0.getOperand(1));
6052   }
6053
6054   return SDValue();
6055 }
6056
6057 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6058   SDValue N0 = N->getOperand(0);
6059   EVT VT = N->getValueType(0);
6060   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6061   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6062
6063   // fold (fp_round_inreg c1fp) -> c1fp
6064   if (N0CFP && isTypeLegal(EVT)) {
6065     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6066     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
6067   }
6068
6069   return SDValue();
6070 }
6071
6072 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6073   SDValue N0 = N->getOperand(0);
6074   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6075   EVT VT = N->getValueType(0);
6076
6077   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6078   if (N->hasOneUse() &&
6079       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6080     return SDValue();
6081
6082   // fold (fp_extend c1fp) -> c1fp
6083   if (N0CFP && VT != MVT::ppcf128)
6084     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
6085
6086   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6087   // value of X.
6088   if (N0.getOpcode() == ISD::FP_ROUND
6089       && N0.getNode()->getConstantOperandVal(1) == 1) {
6090     SDValue In = N0.getOperand(0);
6091     if (In.getValueType() == VT) return In;
6092     if (VT.bitsLT(In.getValueType()))
6093       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
6094                          In, N0.getOperand(1));
6095     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
6096   }
6097
6098   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6099   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6100       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6101        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6102     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6103     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
6104                                      LN0->getChain(),
6105                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6106                                      N0.getValueType(),
6107                                      LN0->isVolatile(), LN0->isNonTemporal(),
6108                                      LN0->getAlignment());
6109     CombineTo(N, ExtLoad);
6110     CombineTo(N0.getNode(),
6111               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
6112                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6113               ExtLoad.getValue(1));
6114     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6115   }
6116
6117   return SDValue();
6118 }
6119
6120 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6121   SDValue N0 = N->getOperand(0);
6122   EVT VT = N->getValueType(0);
6123
6124   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6125                          &DAG.getTarget().Options))
6126     return GetNegatedExpression(N0, DAG, LegalOperations);
6127
6128   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6129   // constant pool values.
6130   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6131       !VT.isVector() &&
6132       N0.getNode()->hasOneUse() &&
6133       N0.getOperand(0).getValueType().isInteger()) {
6134     SDValue Int = N0.getOperand(0);
6135     EVT IntVT = Int.getValueType();
6136     if (IntVT.isInteger() && !IntVT.isVector()) {
6137       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
6138               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6139       AddToWorkList(Int.getNode());
6140       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6141                          VT, Int);
6142     }
6143   }
6144
6145   return SDValue();
6146 }
6147
6148 SDValue DAGCombiner::visitFABS(SDNode *N) {
6149   SDValue N0 = N->getOperand(0);
6150   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6151   EVT VT = N->getValueType(0);
6152
6153   // fold (fabs c1) -> fabs(c1)
6154   if (N0CFP && VT != MVT::ppcf128)
6155     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6156   // fold (fabs (fabs x)) -> (fabs x)
6157   if (N0.getOpcode() == ISD::FABS)
6158     return N->getOperand(0);
6159   // fold (fabs (fneg x)) -> (fabs x)
6160   // fold (fabs (fcopysign x, y)) -> (fabs x)
6161   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6162     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
6163
6164   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6165   // constant pool values.
6166   if (!TLI.isFAbsFree(VT) &&
6167       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6168       N0.getOperand(0).getValueType().isInteger() &&
6169       !N0.getOperand(0).getValueType().isVector()) {
6170     SDValue Int = N0.getOperand(0);
6171     EVT IntVT = Int.getValueType();
6172     if (IntVT.isInteger() && !IntVT.isVector()) {
6173       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
6174              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6175       AddToWorkList(Int.getNode());
6176       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6177                          N->getValueType(0), Int);
6178     }
6179   }
6180
6181   return SDValue();
6182 }
6183
6184 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6185   SDValue Chain = N->getOperand(0);
6186   SDValue N1 = N->getOperand(1);
6187   SDValue N2 = N->getOperand(2);
6188
6189   // If N is a constant we could fold this into a fallthrough or unconditional
6190   // branch. However that doesn't happen very often in normal code, because
6191   // Instcombine/SimplifyCFG should have handled the available opportunities.
6192   // If we did this folding here, it would be necessary to update the
6193   // MachineBasicBlock CFG, which is awkward.
6194
6195   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6196   // on the target.
6197   if (N1.getOpcode() == ISD::SETCC &&
6198       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
6199     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6200                        Chain, N1.getOperand(2),
6201                        N1.getOperand(0), N1.getOperand(1), N2);
6202   }
6203
6204   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6205       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6206        (N1.getOperand(0).hasOneUse() &&
6207         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6208     SDNode *Trunc = 0;
6209     if (N1.getOpcode() == ISD::TRUNCATE) {
6210       // Look pass the truncate.
6211       Trunc = N1.getNode();
6212       N1 = N1.getOperand(0);
6213     }
6214
6215     // Match this pattern so that we can generate simpler code:
6216     //
6217     //   %a = ...
6218     //   %b = and i32 %a, 2
6219     //   %c = srl i32 %b, 1
6220     //   brcond i32 %c ...
6221     //
6222     // into
6223     //
6224     //   %a = ...
6225     //   %b = and i32 %a, 2
6226     //   %c = setcc eq %b, 0
6227     //   brcond %c ...
6228     //
6229     // This applies only when the AND constant value has one bit set and the
6230     // SRL constant is equal to the log2 of the AND constant. The back-end is
6231     // smart enough to convert the result into a TEST/JMP sequence.
6232     SDValue Op0 = N1.getOperand(0);
6233     SDValue Op1 = N1.getOperand(1);
6234
6235     if (Op0.getOpcode() == ISD::AND &&
6236         Op1.getOpcode() == ISD::Constant) {
6237       SDValue AndOp1 = Op0.getOperand(1);
6238
6239       if (AndOp1.getOpcode() == ISD::Constant) {
6240         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6241
6242         if (AndConst.isPowerOf2() &&
6243             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6244           SDValue SetCC =
6245             DAG.getSetCC(N->getDebugLoc(),
6246                          TLI.getSetCCResultType(Op0.getValueType()),
6247                          Op0, DAG.getConstant(0, Op0.getValueType()),
6248                          ISD::SETNE);
6249
6250           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6251                                           MVT::Other, Chain, SetCC, N2);
6252           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6253           // will convert it back to (X & C1) >> C2.
6254           CombineTo(N, NewBRCond, false);
6255           // Truncate is dead.
6256           if (Trunc) {
6257             removeFromWorkList(Trunc);
6258             DAG.DeleteNode(Trunc);
6259           }
6260           // Replace the uses of SRL with SETCC
6261           WorkListRemover DeadNodes(*this);
6262           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6263           removeFromWorkList(N1.getNode());
6264           DAG.DeleteNode(N1.getNode());
6265           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6266         }
6267       }
6268     }
6269
6270     if (Trunc)
6271       // Restore N1 if the above transformation doesn't match.
6272       N1 = N->getOperand(1);
6273   }
6274
6275   // Transform br(xor(x, y)) -> br(x != y)
6276   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6277   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6278     SDNode *TheXor = N1.getNode();
6279     SDValue Op0 = TheXor->getOperand(0);
6280     SDValue Op1 = TheXor->getOperand(1);
6281     if (Op0.getOpcode() == Op1.getOpcode()) {
6282       // Avoid missing important xor optimizations.
6283       SDValue Tmp = visitXOR(TheXor);
6284       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
6285         DEBUG(dbgs() << "\nReplacing.8 ";
6286               TheXor->dump(&DAG);
6287               dbgs() << "\nWith: ";
6288               Tmp.getNode()->dump(&DAG);
6289               dbgs() << '\n');
6290         WorkListRemover DeadNodes(*this);
6291         DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6292         removeFromWorkList(TheXor);
6293         DAG.DeleteNode(TheXor);
6294         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6295                            MVT::Other, Chain, Tmp, N2);
6296       }
6297     }
6298
6299     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6300       bool Equal = false;
6301       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6302         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6303             Op0.getOpcode() == ISD::XOR) {
6304           TheXor = Op0.getNode();
6305           Equal = true;
6306         }
6307
6308       EVT SetCCVT = N1.getValueType();
6309       if (LegalTypes)
6310         SetCCVT = TLI.getSetCCResultType(SetCCVT);
6311       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
6312                                    SetCCVT,
6313                                    Op0, Op1,
6314                                    Equal ? ISD::SETEQ : ISD::SETNE);
6315       // Replace the uses of XOR with SETCC
6316       WorkListRemover DeadNodes(*this);
6317       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6318       removeFromWorkList(N1.getNode());
6319       DAG.DeleteNode(N1.getNode());
6320       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6321                          MVT::Other, Chain, SetCC, N2);
6322     }
6323   }
6324
6325   return SDValue();
6326 }
6327
6328 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6329 //
6330 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6331   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6332   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6333
6334   // If N is a constant we could fold this into a fallthrough or unconditional
6335   // branch. However that doesn't happen very often in normal code, because
6336   // Instcombine/SimplifyCFG should have handled the available opportunities.
6337   // If we did this folding here, it would be necessary to update the
6338   // MachineBasicBlock CFG, which is awkward.
6339
6340   // Use SimplifySetCC to simplify SETCC's.
6341   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
6342                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
6343                                false);
6344   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6345
6346   // fold to a simpler setcc
6347   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6348     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6349                        N->getOperand(0), Simp.getOperand(2),
6350                        Simp.getOperand(0), Simp.getOperand(1),
6351                        N->getOperand(4));
6352
6353   return SDValue();
6354 }
6355
6356 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6357 /// uses N as its base pointer and that N may be folded in the load / store
6358 /// addressing mode.
6359 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6360                                     SelectionDAG &DAG,
6361                                     const TargetLowering &TLI) {
6362   EVT VT;
6363   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6364     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6365       return false;
6366     VT = Use->getValueType(0);
6367   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6368     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6369       return false;
6370     VT = ST->getValue().getValueType();
6371   } else
6372     return false;
6373
6374   TargetLowering::AddrMode AM;
6375   if (N->getOpcode() == ISD::ADD) {
6376     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6377     if (Offset)
6378       // [reg +/- imm]
6379       AM.BaseOffs = Offset->getSExtValue();
6380     else
6381       // [reg +/- reg]
6382       AM.Scale = 1;
6383   } else if (N->getOpcode() == ISD::SUB) {
6384     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6385     if (Offset)
6386       // [reg +/- imm]
6387       AM.BaseOffs = -Offset->getSExtValue();
6388     else
6389       // [reg +/- reg]
6390       AM.Scale = 1;
6391   } else
6392     return false;
6393
6394   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
6395 }
6396
6397 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
6398 /// pre-indexed load / store when the base pointer is an add or subtract
6399 /// and it has other uses besides the load / store. After the
6400 /// transformation, the new indexed load / store has effectively folded
6401 /// the add / subtract in and all of its other uses are redirected to the
6402 /// new load / store.
6403 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
6404   if (Level < AfterLegalizeDAG)
6405     return false;
6406
6407   bool isLoad = true;
6408   SDValue Ptr;
6409   EVT VT;
6410   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6411     if (LD->isIndexed())
6412       return false;
6413     VT = LD->getMemoryVT();
6414     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
6415         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
6416       return false;
6417     Ptr = LD->getBasePtr();
6418   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6419     if (ST->isIndexed())
6420       return false;
6421     VT = ST->getMemoryVT();
6422     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
6423         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
6424       return false;
6425     Ptr = ST->getBasePtr();
6426     isLoad = false;
6427   } else {
6428     return false;
6429   }
6430
6431   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
6432   // out.  There is no reason to make this a preinc/predec.
6433   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
6434       Ptr.getNode()->hasOneUse())
6435     return false;
6436
6437   // Ask the target to do addressing mode selection.
6438   SDValue BasePtr;
6439   SDValue Offset;
6440   ISD::MemIndexedMode AM = ISD::UNINDEXED;
6441   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
6442     return false;
6443   // Don't create a indexed load / store with zero offset.
6444   if (isa<ConstantSDNode>(Offset) &&
6445       cast<ConstantSDNode>(Offset)->isNullValue())
6446     return false;
6447
6448   // Try turning it into a pre-indexed load / store except when:
6449   // 1) The new base ptr is a frame index.
6450   // 2) If N is a store and the new base ptr is either the same as or is a
6451   //    predecessor of the value being stored.
6452   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
6453   //    that would create a cycle.
6454   // 4) All uses are load / store ops that use it as old base ptr.
6455
6456   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
6457   // (plus the implicit offset) to a register to preinc anyway.
6458   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6459     return false;
6460
6461   // Check #2.
6462   if (!isLoad) {
6463     SDValue Val = cast<StoreSDNode>(N)->getValue();
6464     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
6465       return false;
6466   }
6467
6468   // Now check for #3 and #4.
6469   bool RealUse = false;
6470
6471   // Caches for hasPredecessorHelper
6472   SmallPtrSet<const SDNode *, 32> Visited;
6473   SmallVector<const SDNode *, 16> Worklist;
6474
6475   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6476          E = Ptr.getNode()->use_end(); I != E; ++I) {
6477     SDNode *Use = *I;
6478     if (Use == N)
6479       continue;
6480     if (N->hasPredecessorHelper(Use, Visited, Worklist))
6481       return false;
6482
6483     // If Ptr may be folded in addressing mode of other use, then it's
6484     // not profitable to do this transformation.
6485     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
6486       RealUse = true;
6487   }
6488
6489   if (!RealUse)
6490     return false;
6491
6492   SDValue Result;
6493   if (isLoad)
6494     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6495                                 BasePtr, Offset, AM);
6496   else
6497     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6498                                  BasePtr, Offset, AM);
6499   ++PreIndexedNodes;
6500   ++NodesCombined;
6501   DEBUG(dbgs() << "\nReplacing.4 ";
6502         N->dump(&DAG);
6503         dbgs() << "\nWith: ";
6504         Result.getNode()->dump(&DAG);
6505         dbgs() << '\n');
6506   WorkListRemover DeadNodes(*this);
6507   if (isLoad) {
6508     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6509     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6510   } else {
6511     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6512   }
6513
6514   // Finally, since the node is now dead, remove it from the graph.
6515   DAG.DeleteNode(N);
6516
6517   // Replace the uses of Ptr with uses of the updated base value.
6518   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
6519   removeFromWorkList(Ptr.getNode());
6520   DAG.DeleteNode(Ptr.getNode());
6521
6522   return true;
6523 }
6524
6525 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
6526 /// add / sub of the base pointer node into a post-indexed load / store.
6527 /// The transformation folded the add / subtract into the new indexed
6528 /// load / store effectively and all of its uses are redirected to the
6529 /// new load / store.
6530 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
6531   if (Level < AfterLegalizeDAG)
6532     return false;
6533
6534   bool isLoad = true;
6535   SDValue Ptr;
6536   EVT VT;
6537   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6538     if (LD->isIndexed())
6539       return false;
6540     VT = LD->getMemoryVT();
6541     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
6542         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
6543       return false;
6544     Ptr = LD->getBasePtr();
6545   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6546     if (ST->isIndexed())
6547       return false;
6548     VT = ST->getMemoryVT();
6549     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
6550         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
6551       return false;
6552     Ptr = ST->getBasePtr();
6553     isLoad = false;
6554   } else {
6555     return false;
6556   }
6557
6558   if (Ptr.getNode()->hasOneUse())
6559     return false;
6560
6561   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6562          E = Ptr.getNode()->use_end(); I != E; ++I) {
6563     SDNode *Op = *I;
6564     if (Op == N ||
6565         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
6566       continue;
6567
6568     SDValue BasePtr;
6569     SDValue Offset;
6570     ISD::MemIndexedMode AM = ISD::UNINDEXED;
6571     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
6572       // Don't create a indexed load / store with zero offset.
6573       if (isa<ConstantSDNode>(Offset) &&
6574           cast<ConstantSDNode>(Offset)->isNullValue())
6575         continue;
6576
6577       // Try turning it into a post-indexed load / store except when
6578       // 1) All uses are load / store ops that use it as base ptr (and
6579       //    it may be folded as addressing mmode).
6580       // 2) Op must be independent of N, i.e. Op is neither a predecessor
6581       //    nor a successor of N. Otherwise, if Op is folded that would
6582       //    create a cycle.
6583
6584       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6585         continue;
6586
6587       // Check for #1.
6588       bool TryNext = false;
6589       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
6590              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
6591         SDNode *Use = *II;
6592         if (Use == Ptr.getNode())
6593           continue;
6594
6595         // If all the uses are load / store addresses, then don't do the
6596         // transformation.
6597         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
6598           bool RealUse = false;
6599           for (SDNode::use_iterator III = Use->use_begin(),
6600                  EEE = Use->use_end(); III != EEE; ++III) {
6601             SDNode *UseUse = *III;
6602             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
6603               RealUse = true;
6604           }
6605
6606           if (!RealUse) {
6607             TryNext = true;
6608             break;
6609           }
6610         }
6611       }
6612
6613       if (TryNext)
6614         continue;
6615
6616       // Check for #2
6617       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
6618         SDValue Result = isLoad
6619           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6620                                BasePtr, Offset, AM)
6621           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6622                                 BasePtr, Offset, AM);
6623         ++PostIndexedNodes;
6624         ++NodesCombined;
6625         DEBUG(dbgs() << "\nReplacing.5 ";
6626               N->dump(&DAG);
6627               dbgs() << "\nWith: ";
6628               Result.getNode()->dump(&DAG);
6629               dbgs() << '\n');
6630         WorkListRemover DeadNodes(*this);
6631         if (isLoad) {
6632           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6633           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6634         } else {
6635           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6636         }
6637
6638         // Finally, since the node is now dead, remove it from the graph.
6639         DAG.DeleteNode(N);
6640
6641         // Replace the uses of Use with uses of the updated base value.
6642         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
6643                                       Result.getValue(isLoad ? 1 : 0));
6644         removeFromWorkList(Op);
6645         DAG.DeleteNode(Op);
6646         return true;
6647       }
6648     }
6649   }
6650
6651   return false;
6652 }
6653
6654 SDValue DAGCombiner::visitLOAD(SDNode *N) {
6655   LoadSDNode *LD  = cast<LoadSDNode>(N);
6656   SDValue Chain = LD->getChain();
6657   SDValue Ptr   = LD->getBasePtr();
6658
6659   // If load is not volatile and there are no uses of the loaded value (and
6660   // the updated indexed value in case of indexed loads), change uses of the
6661   // chain value into uses of the chain input (i.e. delete the dead load).
6662   if (!LD->isVolatile()) {
6663     if (N->getValueType(1) == MVT::Other) {
6664       // Unindexed loads.
6665       if (!N->hasAnyUseOfValue(0)) {
6666         // It's not safe to use the two value CombineTo variant here. e.g.
6667         // v1, chain2 = load chain1, loc
6668         // v2, chain3 = load chain2, loc
6669         // v3         = add v2, c
6670         // Now we replace use of chain2 with chain1.  This makes the second load
6671         // isomorphic to the one we are deleting, and thus makes this load live.
6672         DEBUG(dbgs() << "\nReplacing.6 ";
6673               N->dump(&DAG);
6674               dbgs() << "\nWith chain: ";
6675               Chain.getNode()->dump(&DAG);
6676               dbgs() << "\n");
6677         WorkListRemover DeadNodes(*this);
6678         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
6679
6680         if (N->use_empty()) {
6681           removeFromWorkList(N);
6682           DAG.DeleteNode(N);
6683         }
6684
6685         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6686       }
6687     } else {
6688       // Indexed loads.
6689       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
6690       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
6691         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
6692         DEBUG(dbgs() << "\nReplacing.7 ";
6693               N->dump(&DAG);
6694               dbgs() << "\nWith: ";
6695               Undef.getNode()->dump(&DAG);
6696               dbgs() << " and 2 other values\n");
6697         WorkListRemover DeadNodes(*this);
6698         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
6699         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
6700                                       DAG.getUNDEF(N->getValueType(1)));
6701         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
6702         removeFromWorkList(N);
6703         DAG.DeleteNode(N);
6704         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6705       }
6706     }
6707   }
6708
6709   // If this load is directly stored, replace the load value with the stored
6710   // value.
6711   // TODO: Handle store large -> read small portion.
6712   // TODO: Handle TRUNCSTORE/LOADEXT
6713   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
6714     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
6715       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
6716       if (PrevST->getBasePtr() == Ptr &&
6717           PrevST->getValue().getValueType() == N->getValueType(0))
6718       return CombineTo(N, Chain.getOperand(1), Chain);
6719     }
6720   }
6721
6722   // Try to infer better alignment information than the load already has.
6723   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
6724     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
6725       if (Align > LD->getAlignment())
6726         return DAG.getExtLoad(LD->getExtensionType(), N->getDebugLoc(),
6727                               LD->getValueType(0),
6728                               Chain, Ptr, LD->getPointerInfo(),
6729                               LD->getMemoryVT(),
6730                               LD->isVolatile(), LD->isNonTemporal(), Align);
6731     }
6732   }
6733
6734   if (CombinerAA) {
6735     // Walk up chain skipping non-aliasing memory nodes.
6736     SDValue BetterChain = FindBetterChain(N, Chain);
6737
6738     // If there is a better chain.
6739     if (Chain != BetterChain) {
6740       SDValue ReplLoad;
6741
6742       // Replace the chain to void dependency.
6743       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
6744         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
6745                                BetterChain, Ptr, LD->getPointerInfo(),
6746                                LD->isVolatile(), LD->isNonTemporal(),
6747                                LD->isInvariant(), LD->getAlignment());
6748       } else {
6749         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getDebugLoc(),
6750                                   LD->getValueType(0),
6751                                   BetterChain, Ptr, LD->getPointerInfo(),
6752                                   LD->getMemoryVT(),
6753                                   LD->isVolatile(),
6754                                   LD->isNonTemporal(),
6755                                   LD->getAlignment());
6756       }
6757
6758       // Create token factor to keep old chain connected.
6759       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
6760                                   MVT::Other, Chain, ReplLoad.getValue(1));
6761
6762       // Make sure the new and old chains are cleaned up.
6763       AddToWorkList(Token.getNode());
6764
6765       // Replace uses with load result and token factor. Don't add users
6766       // to work list.
6767       return CombineTo(N, ReplLoad.getValue(0), Token, false);
6768     }
6769   }
6770
6771   // Try transforming N to an indexed load.
6772   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
6773     return SDValue(N, 0);
6774
6775   return SDValue();
6776 }
6777
6778 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
6779 /// load is having specific bytes cleared out.  If so, return the byte size
6780 /// being masked out and the shift amount.
6781 static std::pair<unsigned, unsigned>
6782 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
6783   std::pair<unsigned, unsigned> Result(0, 0);
6784
6785   // Check for the structure we're looking for.
6786   if (V->getOpcode() != ISD::AND ||
6787       !isa<ConstantSDNode>(V->getOperand(1)) ||
6788       !ISD::isNormalLoad(V->getOperand(0).getNode()))
6789     return Result;
6790
6791   // Check the chain and pointer.
6792   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
6793   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
6794
6795   // The store should be chained directly to the load or be an operand of a
6796   // tokenfactor.
6797   if (LD == Chain.getNode())
6798     ; // ok.
6799   else if (Chain->getOpcode() != ISD::TokenFactor)
6800     return Result; // Fail.
6801   else {
6802     bool isOk = false;
6803     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
6804       if (Chain->getOperand(i).getNode() == LD) {
6805         isOk = true;
6806         break;
6807       }
6808     if (!isOk) return Result;
6809   }
6810
6811   // This only handles simple types.
6812   if (V.getValueType() != MVT::i16 &&
6813       V.getValueType() != MVT::i32 &&
6814       V.getValueType() != MVT::i64)
6815     return Result;
6816
6817   // Check the constant mask.  Invert it so that the bits being masked out are
6818   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
6819   // follow the sign bit for uniformity.
6820   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
6821   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
6822   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
6823   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
6824   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
6825   if (NotMaskLZ == 64) return Result;  // All zero mask.
6826
6827   // See if we have a continuous run of bits.  If so, we have 0*1+0*
6828   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
6829     return Result;
6830
6831   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
6832   if (V.getValueType() != MVT::i64 && NotMaskLZ)
6833     NotMaskLZ -= 64-V.getValueSizeInBits();
6834
6835   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
6836   switch (MaskedBytes) {
6837   case 1:
6838   case 2:
6839   case 4: break;
6840   default: return Result; // All one mask, or 5-byte mask.
6841   }
6842
6843   // Verify that the first bit starts at a multiple of mask so that the access
6844   // is aligned the same as the access width.
6845   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
6846
6847   Result.first = MaskedBytes;
6848   Result.second = NotMaskTZ/8;
6849   return Result;
6850 }
6851
6852
6853 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
6854 /// provides a value as specified by MaskInfo.  If so, replace the specified
6855 /// store with a narrower store of truncated IVal.
6856 static SDNode *
6857 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
6858                                 SDValue IVal, StoreSDNode *St,
6859                                 DAGCombiner *DC) {
6860   unsigned NumBytes = MaskInfo.first;
6861   unsigned ByteShift = MaskInfo.second;
6862   SelectionDAG &DAG = DC->getDAG();
6863
6864   // Check to see if IVal is all zeros in the part being masked in by the 'or'
6865   // that uses this.  If not, this is not a replacement.
6866   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
6867                                   ByteShift*8, (ByteShift+NumBytes)*8);
6868   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
6869
6870   // Check that it is legal on the target to do this.  It is legal if the new
6871   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
6872   // legalization.
6873   MVT VT = MVT::getIntegerVT(NumBytes*8);
6874   if (!DC->isTypeLegal(VT))
6875     return 0;
6876
6877   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
6878   // shifted by ByteShift and truncated down to NumBytes.
6879   if (ByteShift)
6880     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
6881                        DAG.getConstant(ByteShift*8,
6882                                     DC->getShiftAmountTy(IVal.getValueType())));
6883
6884   // Figure out the offset for the store and the alignment of the access.
6885   unsigned StOffset;
6886   unsigned NewAlign = St->getAlignment();
6887
6888   if (DAG.getTargetLoweringInfo().isLittleEndian())
6889     StOffset = ByteShift;
6890   else
6891     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
6892
6893   SDValue Ptr = St->getBasePtr();
6894   if (StOffset) {
6895     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
6896                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
6897     NewAlign = MinAlign(NewAlign, StOffset);
6898   }
6899
6900   // Truncate down to the new size.
6901   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
6902
6903   ++OpsNarrowed;
6904   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
6905                       St->getPointerInfo().getWithOffset(StOffset),
6906                       false, false, NewAlign).getNode();
6907 }
6908
6909
6910 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
6911 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
6912 /// of the loaded bits, try narrowing the load and store if it would end up
6913 /// being a win for performance or code size.
6914 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
6915   StoreSDNode *ST  = cast<StoreSDNode>(N);
6916   if (ST->isVolatile())
6917     return SDValue();
6918
6919   SDValue Chain = ST->getChain();
6920   SDValue Value = ST->getValue();
6921   SDValue Ptr   = ST->getBasePtr();
6922   EVT VT = Value.getValueType();
6923
6924   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
6925     return SDValue();
6926
6927   unsigned Opc = Value.getOpcode();
6928
6929   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
6930   // is a byte mask indicating a consecutive number of bytes, check to see if
6931   // Y is known to provide just those bytes.  If so, we try to replace the
6932   // load + replace + store sequence with a single (narrower) store, which makes
6933   // the load dead.
6934   if (Opc == ISD::OR) {
6935     std::pair<unsigned, unsigned> MaskedLoad;
6936     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
6937     if (MaskedLoad.first)
6938       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
6939                                                   Value.getOperand(1), ST,this))
6940         return SDValue(NewST, 0);
6941
6942     // Or is commutative, so try swapping X and Y.
6943     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
6944     if (MaskedLoad.first)
6945       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
6946                                                   Value.getOperand(0), ST,this))
6947         return SDValue(NewST, 0);
6948   }
6949
6950   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
6951       Value.getOperand(1).getOpcode() != ISD::Constant)
6952     return SDValue();
6953
6954   SDValue N0 = Value.getOperand(0);
6955   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6956       Chain == SDValue(N0.getNode(), 1)) {
6957     LoadSDNode *LD = cast<LoadSDNode>(N0);
6958     if (LD->getBasePtr() != Ptr ||
6959         LD->getPointerInfo().getAddrSpace() !=
6960         ST->getPointerInfo().getAddrSpace())
6961       return SDValue();
6962
6963     // Find the type to narrow it the load / op / store to.
6964     SDValue N1 = Value.getOperand(1);
6965     unsigned BitWidth = N1.getValueSizeInBits();
6966     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
6967     if (Opc == ISD::AND)
6968       Imm ^= APInt::getAllOnesValue(BitWidth);
6969     if (Imm == 0 || Imm.isAllOnesValue())
6970       return SDValue();
6971     unsigned ShAmt = Imm.countTrailingZeros();
6972     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
6973     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
6974     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6975     while (NewBW < BitWidth &&
6976            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
6977              TLI.isNarrowingProfitable(VT, NewVT))) {
6978       NewBW = NextPowerOf2(NewBW);
6979       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6980     }
6981     if (NewBW >= BitWidth)
6982       return SDValue();
6983
6984     // If the lsb changed does not start at the type bitwidth boundary,
6985     // start at the previous one.
6986     if (ShAmt % NewBW)
6987       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
6988     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt, ShAmt + NewBW);
6989     if ((Imm & Mask) == Imm) {
6990       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
6991       if (Opc == ISD::AND)
6992         NewImm ^= APInt::getAllOnesValue(NewBW);
6993       uint64_t PtrOff = ShAmt / 8;
6994       // For big endian targets, we need to adjust the offset to the pointer to
6995       // load the correct bytes.
6996       if (TLI.isBigEndian())
6997         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
6998
6999       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
7000       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
7001       if (NewAlign < TLI.getTargetData()->getABITypeAlignment(NewVTTy))
7002         return SDValue();
7003
7004       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
7005                                    Ptr.getValueType(), Ptr,
7006                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
7007       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
7008                                   LD->getChain(), NewPtr,
7009                                   LD->getPointerInfo().getWithOffset(PtrOff),
7010                                   LD->isVolatile(), LD->isNonTemporal(),
7011                                   LD->isInvariant(), NewAlign);
7012       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
7013                                    DAG.getConstant(NewImm, NewVT));
7014       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
7015                                    NewVal, NewPtr,
7016                                    ST->getPointerInfo().getWithOffset(PtrOff),
7017                                    false, false, NewAlign);
7018
7019       AddToWorkList(NewPtr.getNode());
7020       AddToWorkList(NewLD.getNode());
7021       AddToWorkList(NewVal.getNode());
7022       WorkListRemover DeadNodes(*this);
7023       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
7024       ++OpsNarrowed;
7025       return NewST;
7026     }
7027   }
7028
7029   return SDValue();
7030 }
7031
7032 /// TransformFPLoadStorePair - For a given floating point load / store pair,
7033 /// if the load value isn't used by any other operations, then consider
7034 /// transforming the pair to integer load / store operations if the target
7035 /// deems the transformation profitable.
7036 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
7037   StoreSDNode *ST  = cast<StoreSDNode>(N);
7038   SDValue Chain = ST->getChain();
7039   SDValue Value = ST->getValue();
7040   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
7041       Value.hasOneUse() &&
7042       Chain == SDValue(Value.getNode(), 1)) {
7043     LoadSDNode *LD = cast<LoadSDNode>(Value);
7044     EVT VT = LD->getMemoryVT();
7045     if (!VT.isFloatingPoint() ||
7046         VT != ST->getMemoryVT() ||
7047         LD->isNonTemporal() ||
7048         ST->isNonTemporal() ||
7049         LD->getPointerInfo().getAddrSpace() != 0 ||
7050         ST->getPointerInfo().getAddrSpace() != 0)
7051       return SDValue();
7052
7053     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
7054     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
7055         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
7056         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
7057         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
7058       return SDValue();
7059
7060     unsigned LDAlign = LD->getAlignment();
7061     unsigned STAlign = ST->getAlignment();
7062     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
7063     unsigned ABIAlign = TLI.getTargetData()->getABITypeAlignment(IntVTTy);
7064     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7065       return SDValue();
7066
7067     SDValue NewLD = DAG.getLoad(IntVT, Value.getDebugLoc(),
7068                                 LD->getChain(), LD->getBasePtr(),
7069                                 LD->getPointerInfo(),
7070                                 false, false, false, LDAlign);
7071
7072     SDValue NewST = DAG.getStore(NewLD.getValue(1), N->getDebugLoc(),
7073                                  NewLD, ST->getBasePtr(),
7074                                  ST->getPointerInfo(),
7075                                  false, false, STAlign);
7076
7077     AddToWorkList(NewLD.getNode());
7078     AddToWorkList(NewST.getNode());
7079     WorkListRemover DeadNodes(*this);
7080     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
7081     ++LdStFP2Int;
7082     return NewST;
7083   }
7084
7085   return SDValue();
7086 }
7087
7088 SDValue DAGCombiner::visitSTORE(SDNode *N) {
7089   StoreSDNode *ST  = cast<StoreSDNode>(N);
7090   SDValue Chain = ST->getChain();
7091   SDValue Value = ST->getValue();
7092   SDValue Ptr   = ST->getBasePtr();
7093
7094   // If this is a store of a bit convert, store the input value if the
7095   // resultant store does not need a higher alignment than the original.
7096   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
7097       ST->isUnindexed()) {
7098     unsigned OrigAlign = ST->getAlignment();
7099     EVT SVT = Value.getOperand(0).getValueType();
7100     unsigned Align = TLI.getTargetData()->
7101       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
7102     if (Align <= OrigAlign &&
7103         ((!LegalOperations && !ST->isVolatile()) ||
7104          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
7105       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7106                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
7107                           ST->isNonTemporal(), OrigAlign);
7108   }
7109
7110   // Turn 'store undef, Ptr' -> nothing.
7111   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
7112     return Chain;
7113
7114   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
7115   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
7116     // NOTE: If the original store is volatile, this transform must not increase
7117     // the number of stores.  For example, on x86-32 an f64 can be stored in one
7118     // processor operation but an i64 (which is not legal) requires two.  So the
7119     // transform should not be done in this case.
7120     if (Value.getOpcode() != ISD::TargetConstantFP) {
7121       SDValue Tmp;
7122       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
7123       default: llvm_unreachable("Unknown FP type");
7124       case MVT::f80:    // We don't do this for these yet.
7125       case MVT::f128:
7126       case MVT::ppcf128:
7127         break;
7128       case MVT::f32:
7129         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
7130             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7131           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
7132                               bitcastToAPInt().getZExtValue(), MVT::i32);
7133           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7134                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7135                               ST->isNonTemporal(), ST->getAlignment());
7136         }
7137         break;
7138       case MVT::f64:
7139         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
7140              !ST->isVolatile()) ||
7141             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
7142           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
7143                                 getZExtValue(), MVT::i64);
7144           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7145                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7146                               ST->isNonTemporal(), ST->getAlignment());
7147         }
7148
7149         if (!ST->isVolatile() &&
7150             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7151           // Many FP stores are not made apparent until after legalize, e.g. for
7152           // argument passing.  Since this is so common, custom legalize the
7153           // 64-bit integer store into two 32-bit stores.
7154           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
7155           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
7156           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
7157           if (TLI.isBigEndian()) std::swap(Lo, Hi);
7158
7159           unsigned Alignment = ST->getAlignment();
7160           bool isVolatile = ST->isVolatile();
7161           bool isNonTemporal = ST->isNonTemporal();
7162
7163           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
7164                                      Ptr, ST->getPointerInfo(),
7165                                      isVolatile, isNonTemporal,
7166                                      ST->getAlignment());
7167           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
7168                             DAG.getConstant(4, Ptr.getValueType()));
7169           Alignment = MinAlign(Alignment, 4U);
7170           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
7171                                      Ptr, ST->getPointerInfo().getWithOffset(4),
7172                                      isVolatile, isNonTemporal,
7173                                      Alignment);
7174           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
7175                              St0, St1);
7176         }
7177
7178         break;
7179       }
7180     }
7181   }
7182
7183   // Try to infer better alignment information than the store already has.
7184   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
7185     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7186       if (Align > ST->getAlignment())
7187         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
7188                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7189                                  ST->isVolatile(), ST->isNonTemporal(), Align);
7190     }
7191   }
7192
7193   // Try transforming a pair floating point load / store ops to integer
7194   // load / store ops.
7195   SDValue NewST = TransformFPLoadStorePair(N);
7196   if (NewST.getNode())
7197     return NewST;
7198
7199   if (CombinerAA) {
7200     // Walk up chain skipping non-aliasing memory nodes.
7201     SDValue BetterChain = FindBetterChain(N, Chain);
7202
7203     // If there is a better chain.
7204     if (Chain != BetterChain) {
7205       SDValue ReplStore;
7206
7207       // Replace the chain to avoid dependency.
7208       if (ST->isTruncatingStore()) {
7209         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7210                                       ST->getPointerInfo(),
7211                                       ST->getMemoryVT(), ST->isVolatile(),
7212                                       ST->isNonTemporal(), ST->getAlignment());
7213       } else {
7214         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7215                                  ST->getPointerInfo(),
7216                                  ST->isVolatile(), ST->isNonTemporal(),
7217                                  ST->getAlignment());
7218       }
7219
7220       // Create token to keep both nodes around.
7221       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7222                                   MVT::Other, Chain, ReplStore);
7223
7224       // Make sure the new and old chains are cleaned up.
7225       AddToWorkList(Token.getNode());
7226
7227       // Don't add users to work list.
7228       return CombineTo(N, Token, false);
7229     }
7230   }
7231
7232   // Try transforming N to an indexed store.
7233   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7234     return SDValue(N, 0);
7235
7236   // FIXME: is there such a thing as a truncating indexed store?
7237   if (ST->isTruncatingStore() && ST->isUnindexed() &&
7238       Value.getValueType().isInteger()) {
7239     // See if we can simplify the input to this truncstore with knowledge that
7240     // only the low bits are being used.  For example:
7241     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
7242     SDValue Shorter =
7243       GetDemandedBits(Value,
7244                       APInt::getLowBitsSet(
7245                         Value.getValueType().getScalarType().getSizeInBits(),
7246                         ST->getMemoryVT().getScalarType().getSizeInBits()));
7247     AddToWorkList(Value.getNode());
7248     if (Shorter.getNode())
7249       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
7250                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7251                                ST->isVolatile(), ST->isNonTemporal(),
7252                                ST->getAlignment());
7253
7254     // Otherwise, see if we can simplify the operation with
7255     // SimplifyDemandedBits, which only works if the value has a single use.
7256     if (SimplifyDemandedBits(Value,
7257                         APInt::getLowBitsSet(
7258                           Value.getValueType().getScalarType().getSizeInBits(),
7259                           ST->getMemoryVT().getScalarType().getSizeInBits())))
7260       return SDValue(N, 0);
7261   }
7262
7263   // If this is a load followed by a store to the same location, then the store
7264   // is dead/noop.
7265   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
7266     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
7267         ST->isUnindexed() && !ST->isVolatile() &&
7268         // There can't be any side effects between the load and store, such as
7269         // a call or store.
7270         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
7271       // The store is dead, remove it.
7272       return Chain;
7273     }
7274   }
7275
7276   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
7277   // truncating store.  We can do this even if this is already a truncstore.
7278   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
7279       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
7280       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
7281                             ST->getMemoryVT())) {
7282     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7283                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7284                              ST->isVolatile(), ST->isNonTemporal(),
7285                              ST->getAlignment());
7286   }
7287
7288   return ReduceLoadOpStoreWidth(N);
7289 }
7290
7291 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
7292   SDValue InVec = N->getOperand(0);
7293   SDValue InVal = N->getOperand(1);
7294   SDValue EltNo = N->getOperand(2);
7295   DebugLoc dl = N->getDebugLoc();
7296
7297   // If the inserted element is an UNDEF, just use the input vector.
7298   if (InVal.getOpcode() == ISD::UNDEF)
7299     return InVec;
7300
7301   EVT VT = InVec.getValueType();
7302
7303   // If we can't generate a legal BUILD_VECTOR, exit
7304   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
7305     return SDValue();
7306
7307   // Check that we know which element is being inserted
7308   if (!isa<ConstantSDNode>(EltNo))
7309     return SDValue();
7310   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7311
7312   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
7313   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
7314   // vector elements.
7315   SmallVector<SDValue, 8> Ops;
7316   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
7317     Ops.append(InVec.getNode()->op_begin(),
7318                InVec.getNode()->op_end());
7319   } else if (InVec.getOpcode() == ISD::UNDEF) {
7320     unsigned NElts = VT.getVectorNumElements();
7321     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
7322   } else {
7323     return SDValue();
7324   }
7325
7326   // Insert the element
7327   if (Elt < Ops.size()) {
7328     // All the operands of BUILD_VECTOR must have the same type;
7329     // we enforce that here.
7330     EVT OpVT = Ops[0].getValueType();
7331     if (InVal.getValueType() != OpVT)
7332       InVal = OpVT.bitsGT(InVal.getValueType()) ?
7333                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
7334                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
7335     Ops[Elt] = InVal;
7336   }
7337
7338   // Return the new vector
7339   return DAG.getNode(ISD::BUILD_VECTOR, dl,
7340                      VT, &Ops[0], Ops.size());
7341 }
7342
7343 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
7344   // (vextract (scalar_to_vector val, 0) -> val
7345   SDValue InVec = N->getOperand(0);
7346   EVT VT = InVec.getValueType();
7347   EVT NVT = N->getValueType(0);
7348
7349   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
7350     // Check if the result type doesn't match the inserted element type. A
7351     // SCALAR_TO_VECTOR may truncate the inserted element and the
7352     // EXTRACT_VECTOR_ELT may widen the extracted vector.
7353     SDValue InOp = InVec.getOperand(0);
7354     if (InOp.getValueType() != NVT) {
7355       assert(InOp.getValueType().isInteger() && NVT.isInteger());
7356       return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
7357     }
7358     return InOp;
7359   }
7360
7361   SDValue EltNo = N->getOperand(1);
7362   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
7363
7364   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
7365   // We only perform this optimization before the op legalization phase because
7366   // we may introduce new vector instructions which are not backed by TD patterns.
7367   // For example on AVX, extracting elements from a wide vector without using
7368   // extract_subvector.
7369   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
7370       && ConstEltNo && !LegalOperations) {
7371     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7372     int NumElem = VT.getVectorNumElements();
7373     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
7374     // Find the new index to extract from.
7375     int OrigElt = SVOp->getMaskElt(Elt);
7376
7377     // Extracting an undef index is undef.
7378     if (OrigElt == -1)
7379       return DAG.getUNDEF(NVT);
7380
7381     // Select the right vector half to extract from.
7382     if (OrigElt < NumElem) {
7383       InVec = InVec->getOperand(0);
7384     } else {
7385       InVec = InVec->getOperand(1);
7386       OrigElt -= NumElem;
7387     }
7388
7389     EVT IndexTy = N->getOperand(1).getValueType();
7390     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getDebugLoc(), NVT,
7391                        InVec, DAG.getConstant(OrigElt, IndexTy));
7392   }
7393
7394   // Perform only after legalization to ensure build_vector / vector_shuffle
7395   // optimizations have already been done.
7396   if (!LegalOperations) return SDValue();
7397
7398   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
7399   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
7400   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
7401
7402   if (ConstEltNo) {
7403     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7404     bool NewLoad = false;
7405     bool BCNumEltsChanged = false;
7406     EVT ExtVT = VT.getVectorElementType();
7407     EVT LVT = ExtVT;
7408
7409     // If the result of load has to be truncated, then it's not necessarily
7410     // profitable.
7411     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
7412       return SDValue();
7413
7414     if (InVec.getOpcode() == ISD::BITCAST) {
7415       // Don't duplicate a load with other uses.
7416       if (!InVec.hasOneUse())
7417         return SDValue();
7418
7419       EVT BCVT = InVec.getOperand(0).getValueType();
7420       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
7421         return SDValue();
7422       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
7423         BCNumEltsChanged = true;
7424       InVec = InVec.getOperand(0);
7425       ExtVT = BCVT.getVectorElementType();
7426       NewLoad = true;
7427     }
7428
7429     LoadSDNode *LN0 = NULL;
7430     const ShuffleVectorSDNode *SVN = NULL;
7431     if (ISD::isNormalLoad(InVec.getNode())) {
7432       LN0 = cast<LoadSDNode>(InVec);
7433     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
7434                InVec.getOperand(0).getValueType() == ExtVT &&
7435                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
7436       // Don't duplicate a load with other uses.
7437       if (!InVec.hasOneUse())
7438         return SDValue();
7439
7440       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
7441     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
7442       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
7443       // =>
7444       // (load $addr+1*size)
7445
7446       // Don't duplicate a load with other uses.
7447       if (!InVec.hasOneUse())
7448         return SDValue();
7449
7450       // If the bit convert changed the number of elements, it is unsafe
7451       // to examine the mask.
7452       if (BCNumEltsChanged)
7453         return SDValue();
7454
7455       // Select the input vector, guarding against out of range extract vector.
7456       unsigned NumElems = VT.getVectorNumElements();
7457       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
7458       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
7459
7460       if (InVec.getOpcode() == ISD::BITCAST) {
7461         // Don't duplicate a load with other uses.
7462         if (!InVec.hasOneUse())
7463           return SDValue();
7464
7465         InVec = InVec.getOperand(0);
7466       }
7467       if (ISD::isNormalLoad(InVec.getNode())) {
7468         LN0 = cast<LoadSDNode>(InVec);
7469         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
7470       }
7471     }
7472
7473     // Make sure we found a non-volatile load and the extractelement is
7474     // the only use.
7475     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
7476       return SDValue();
7477
7478     // If Idx was -1 above, Elt is going to be -1, so just return undef.
7479     if (Elt == -1)
7480       return DAG.getUNDEF(LVT);
7481
7482     unsigned Align = LN0->getAlignment();
7483     if (NewLoad) {
7484       // Check the resultant load doesn't need a higher alignment than the
7485       // original load.
7486       unsigned NewAlign =
7487         TLI.getTargetData()
7488             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
7489
7490       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
7491         return SDValue();
7492
7493       Align = NewAlign;
7494     }
7495
7496     SDValue NewPtr = LN0->getBasePtr();
7497     unsigned PtrOff = 0;
7498
7499     if (Elt) {
7500       PtrOff = LVT.getSizeInBits() * Elt / 8;
7501       EVT PtrType = NewPtr.getValueType();
7502       if (TLI.isBigEndian())
7503         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
7504       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
7505                            DAG.getConstant(PtrOff, PtrType));
7506     }
7507
7508     // The replacement we need to do here is a little tricky: we need to
7509     // replace an extractelement of a load with a load.
7510     // Use ReplaceAllUsesOfValuesWith to do the replacement.
7511     // Note that this replacement assumes that the extractvalue is the only
7512     // use of the load; that's okay because we don't want to perform this
7513     // transformation in other cases anyway.
7514     SDValue Load;
7515     SDValue Chain;
7516     if (NVT.bitsGT(LVT)) {
7517       // If the result type of vextract is wider than the load, then issue an
7518       // extending load instead.
7519       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
7520         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
7521       Load = DAG.getExtLoad(ExtType, N->getDebugLoc(), NVT, LN0->getChain(),
7522                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
7523                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
7524       Chain = Load.getValue(1);
7525     } else {
7526       Load = DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
7527                          LN0->getPointerInfo().getWithOffset(PtrOff),
7528                          LN0->isVolatile(), LN0->isNonTemporal(),
7529                          LN0->isInvariant(), Align);
7530       Chain = Load.getValue(1);
7531       if (NVT.bitsLT(LVT))
7532         Load = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Load);
7533       else
7534         Load = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), NVT, Load);
7535     }
7536     WorkListRemover DeadNodes(*this);
7537     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
7538     SDValue To[] = { Load, Chain };
7539     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
7540     // Since we're explcitly calling ReplaceAllUses, add the new node to the
7541     // worklist explicitly as well.
7542     AddToWorkList(Load.getNode());
7543     AddUsersToWorkList(Load.getNode()); // Add users too
7544     // Make sure to revisit this node to clean it up; it will usually be dead.
7545     AddToWorkList(N);
7546     return SDValue(N, 0);
7547   }
7548
7549   return SDValue();
7550 }
7551
7552 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
7553   unsigned NumInScalars = N->getNumOperands();
7554   DebugLoc dl = N->getDebugLoc();
7555   EVT VT = N->getValueType(0);
7556   // Check to see if this is a BUILD_VECTOR of a bunch of values
7557   // which come from any_extend or zero_extend nodes. If so, we can create
7558   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
7559   // optimizations. We do not handle sign-extend because we can't fill the sign
7560   // using shuffles.
7561   EVT SourceType = MVT::Other;
7562   bool AllAnyExt = true;
7563   bool AllUndef = true;
7564   for (unsigned i = 0; i != NumInScalars; ++i) {
7565     SDValue In = N->getOperand(i);
7566     // Ignore undef inputs.
7567     if (In.getOpcode() == ISD::UNDEF) continue;
7568     AllUndef = false;
7569
7570     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
7571     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
7572
7573     // Abort if the element is not an extension.
7574     if (!ZeroExt && !AnyExt) {
7575       SourceType = MVT::Other;
7576       break;
7577     }
7578
7579     // The input is a ZeroExt or AnyExt. Check the original type.
7580     EVT InTy = In.getOperand(0).getValueType();
7581
7582     // Check that all of the widened source types are the same.
7583     if (SourceType == MVT::Other)
7584       // First time.
7585       SourceType = InTy;
7586     else if (InTy != SourceType) {
7587       // Multiple income types. Abort.
7588       SourceType = MVT::Other;
7589       break;
7590     }
7591
7592     // Check if all of the extends are ANY_EXTENDs.
7593     AllAnyExt &= AnyExt;
7594   }
7595
7596   if (AllUndef)
7597     return DAG.getUNDEF(VT);
7598
7599   // In order to have valid types, all of the inputs must be extended from the
7600   // same source type and all of the inputs must be any or zero extend.
7601   // Scalar sizes must be a power of two.
7602   EVT OutScalarTy = N->getValueType(0).getScalarType();
7603   bool ValidTypes = SourceType != MVT::Other &&
7604                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
7605                  isPowerOf2_32(SourceType.getSizeInBits());
7606
7607   // We perform this optimization post type-legalization because
7608   // the type-legalizer often scalarizes integer-promoted vectors.
7609   // Performing this optimization before may create bit-casts which
7610   // will be type-legalized to complex code sequences.
7611   // We perform this optimization only before the operation legalizer because we
7612   // may introduce illegal operations.
7613   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
7614   // turn into a single shuffle instruction.
7615   if ((Level == AfterLegalizeVectorOps || Level == AfterLegalizeTypes) &&
7616       ValidTypes) {
7617     bool isLE = TLI.isLittleEndian();
7618     unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
7619     assert(ElemRatio > 1 && "Invalid element size ratio");
7620     SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
7621                                  DAG.getConstant(0, SourceType);
7622
7623     unsigned NewBVElems = ElemRatio * N->getValueType(0).getVectorNumElements();
7624     SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
7625
7626     // Populate the new build_vector
7627     for (unsigned i=0; i < N->getNumOperands(); ++i) {
7628       SDValue Cast = N->getOperand(i);
7629       assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
7630               Cast.getOpcode() == ISD::ZERO_EXTEND ||
7631               Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
7632       SDValue In;
7633       if (Cast.getOpcode() == ISD::UNDEF)
7634         In = DAG.getUNDEF(SourceType);
7635       else
7636         In = Cast->getOperand(0);
7637       unsigned Index = isLE ? (i * ElemRatio) :
7638                               (i * ElemRatio + (ElemRatio - 1));
7639
7640       assert(Index < Ops.size() && "Invalid index");
7641       Ops[Index] = In;
7642     }
7643
7644     // The type of the new BUILD_VECTOR node.
7645     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
7646     assert(VecVT.getSizeInBits() == N->getValueType(0).getSizeInBits() &&
7647            "Invalid vector size");
7648     // Check if the new vector type is legal.
7649     if (!isTypeLegal(VecVT)) return SDValue();
7650
7651     // Make the new BUILD_VECTOR.
7652     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
7653                                  VecVT, &Ops[0], Ops.size());
7654
7655     // The new BUILD_VECTOR node has the potential to be further optimized.
7656     AddToWorkList(BV.getNode());
7657     // Bitcast to the desired type.
7658     return DAG.getNode(ISD::BITCAST, dl, N->getValueType(0), BV);
7659   }
7660
7661   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
7662   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
7663   // at most two distinct vectors, turn this into a shuffle node.
7664
7665   // May only combine to shuffle after legalize if shuffle is legal.
7666   if (LegalOperations &&
7667       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
7668     return SDValue();
7669
7670   SDValue VecIn1, VecIn2;
7671   for (unsigned i = 0; i != NumInScalars; ++i) {
7672     // Ignore undef inputs.
7673     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
7674
7675     // If this input is something other than a EXTRACT_VECTOR_ELT with a
7676     // constant index, bail out.
7677     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
7678         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
7679       VecIn1 = VecIn2 = SDValue(0, 0);
7680       break;
7681     }
7682
7683     // We allow up to two distinct input vectors.
7684     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
7685     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
7686       continue;
7687
7688     if (VecIn1.getNode() == 0) {
7689       VecIn1 = ExtractedFromVec;
7690     } else if (VecIn2.getNode() == 0) {
7691       VecIn2 = ExtractedFromVec;
7692     } else {
7693       // Too many inputs.
7694       VecIn1 = VecIn2 = SDValue(0, 0);
7695       break;
7696     }
7697   }
7698
7699     // If everything is good, we can make a shuffle operation.
7700   if (VecIn1.getNode()) {
7701     SmallVector<int, 8> Mask;
7702     for (unsigned i = 0; i != NumInScalars; ++i) {
7703       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
7704         Mask.push_back(-1);
7705         continue;
7706       }
7707
7708       // If extracting from the first vector, just use the index directly.
7709       SDValue Extract = N->getOperand(i);
7710       SDValue ExtVal = Extract.getOperand(1);
7711       if (Extract.getOperand(0) == VecIn1) {
7712         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
7713         if (ExtIndex > VT.getVectorNumElements())
7714           return SDValue();
7715
7716         Mask.push_back(ExtIndex);
7717         continue;
7718       }
7719
7720       // Otherwise, use InIdx + VecSize
7721       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
7722       Mask.push_back(Idx+NumInScalars);
7723     }
7724
7725     // We can't generate a shuffle node with mismatched input and output types.
7726     // Attempt to transform a single input vector to the correct type.
7727     if ((VT != VecIn1.getValueType())) {
7728       // We don't support shuffeling between TWO values of different types.
7729       if (VecIn2.getNode() != 0)
7730         return SDValue();
7731
7732       // We only support widening of vectors which are half the size of the
7733       // output registers. For example XMM->YMM widening on X86 with AVX.
7734       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
7735         return SDValue();
7736
7737       // Widen the input vector by adding undef values.
7738       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
7739                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
7740     }
7741
7742     // If VecIn2 is unused then change it to undef.
7743     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
7744
7745     // Check that we were able to transform all incoming values to the same type.
7746     if (VecIn2.getValueType() != VecIn1.getValueType() ||
7747         VecIn1.getValueType() != VT)
7748           return SDValue();
7749
7750     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
7751     if (!isTypeLegal(VT))
7752       return SDValue();
7753
7754     // Return the new VECTOR_SHUFFLE node.
7755     SDValue Ops[2];
7756     Ops[0] = VecIn1;
7757     Ops[1] = VecIn2;
7758     return DAG.getVectorShuffle(VT, N->getDebugLoc(), Ops[0], Ops[1], &Mask[0]);
7759   }
7760
7761   return SDValue();
7762 }
7763
7764 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
7765   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
7766   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
7767   // inputs come from at most two distinct vectors, turn this into a shuffle
7768   // node.
7769
7770   // If we only have one input vector, we don't need to do any concatenation.
7771   if (N->getNumOperands() == 1)
7772     return N->getOperand(0);
7773
7774   return SDValue();
7775 }
7776
7777 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
7778   EVT NVT = N->getValueType(0);
7779   SDValue V = N->getOperand(0);
7780
7781   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
7782     // Handle only simple case where vector being inserted and vector
7783     // being extracted are of same type, and are half size of larger vectors.
7784     EVT BigVT = V->getOperand(0).getValueType();
7785     EVT SmallVT = V->getOperand(1).getValueType();
7786     if (NVT != SmallVT || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
7787       return SDValue();
7788
7789     // Only handle cases where both indexes are constants with the same type.
7790     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
7791     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
7792
7793     if (InsIdx && ExtIdx &&
7794         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
7795         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
7796       // Combine:
7797       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
7798       // Into:
7799       //    indices are equal => V1
7800       //    otherwise => (extract_subvec V1, ExtIdx)
7801       if (InsIdx->getZExtValue() == ExtIdx->getZExtValue())
7802         return V->getOperand(1);
7803       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, N->getDebugLoc(), NVT,
7804                          V->getOperand(0), N->getOperand(1));
7805     }
7806   }
7807
7808   return SDValue();
7809 }
7810
7811 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
7812   EVT VT = N->getValueType(0);
7813   unsigned NumElts = VT.getVectorNumElements();
7814
7815   SDValue N0 = N->getOperand(0);
7816   SDValue N1 = N->getOperand(1);
7817
7818   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
7819
7820   // Canonicalize shuffle undef, undef -> undef
7821   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
7822     return DAG.getUNDEF(VT);
7823
7824   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7825
7826   // Canonicalize shuffle v, v -> v, undef
7827   if (N0 == N1) {
7828     SmallVector<int, 8> NewMask;
7829     for (unsigned i = 0; i != NumElts; ++i) {
7830       int Idx = SVN->getMaskElt(i);
7831       if (Idx >= (int)NumElts) Idx -= NumElts;
7832       NewMask.push_back(Idx);
7833     }
7834     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, DAG.getUNDEF(VT),
7835                                 &NewMask[0]);
7836   }
7837
7838   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
7839   if (N0.getOpcode() == ISD::UNDEF) {
7840     SmallVector<int, 8> NewMask;
7841     for (unsigned i = 0; i != NumElts; ++i) {
7842       int Idx = SVN->getMaskElt(i);
7843       if (Idx >= 0) {
7844         if (Idx < (int)NumElts)
7845           Idx += NumElts;
7846         else
7847           Idx -= NumElts;
7848       }
7849       NewMask.push_back(Idx);
7850     }
7851     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N1, DAG.getUNDEF(VT),
7852                                 &NewMask[0]);
7853   }
7854
7855   // Remove references to rhs if it is undef
7856   if (N1.getOpcode() == ISD::UNDEF) {
7857     bool Changed = false;
7858     SmallVector<int, 8> NewMask;
7859     for (unsigned i = 0; i != NumElts; ++i) {
7860       int Idx = SVN->getMaskElt(i);
7861       if (Idx >= (int)NumElts) {
7862         Idx = -1;
7863         Changed = true;
7864       }
7865       NewMask.push_back(Idx);
7866     }
7867     if (Changed)
7868       return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, N1, &NewMask[0]);
7869   }
7870
7871   // If it is a splat, check if the argument vector is another splat or a
7872   // build_vector with all scalar elements the same.
7873   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
7874     SDNode *V = N0.getNode();
7875
7876     // If this is a bit convert that changes the element type of the vector but
7877     // not the number of vector elements, look through it.  Be careful not to
7878     // look though conversions that change things like v4f32 to v2f64.
7879     if (V->getOpcode() == ISD::BITCAST) {
7880       SDValue ConvInput = V->getOperand(0);
7881       if (ConvInput.getValueType().isVector() &&
7882           ConvInput.getValueType().getVectorNumElements() == NumElts)
7883         V = ConvInput.getNode();
7884     }
7885
7886     if (V->getOpcode() == ISD::BUILD_VECTOR) {
7887       assert(V->getNumOperands() == NumElts &&
7888              "BUILD_VECTOR has wrong number of operands");
7889       SDValue Base;
7890       bool AllSame = true;
7891       for (unsigned i = 0; i != NumElts; ++i) {
7892         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
7893           Base = V->getOperand(i);
7894           break;
7895         }
7896       }
7897       // Splat of <u, u, u, u>, return <u, u, u, u>
7898       if (!Base.getNode())
7899         return N0;
7900       for (unsigned i = 0; i != NumElts; ++i) {
7901         if (V->getOperand(i) != Base) {
7902           AllSame = false;
7903           break;
7904         }
7905       }
7906       // Splat of <x, x, x, x>, return <x, x, x, x>
7907       if (AllSame)
7908         return N0;
7909     }
7910   }
7911
7912   // If this shuffle node is simply a swizzle of another shuffle node,
7913   // and it reverses the swizzle of the previous shuffle then we can
7914   // optimize shuffle(shuffle(x, undef), undef) -> x.
7915   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
7916       N1.getOpcode() == ISD::UNDEF) {
7917
7918     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
7919
7920     // Shuffle nodes can only reverse shuffles with a single non-undef value.
7921     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
7922       return SDValue();
7923
7924     // The incoming shuffle must be of the same type as the result of the
7925     // current shuffle.
7926     assert(OtherSV->getOperand(0).getValueType() == VT &&
7927            "Shuffle types don't match");
7928
7929     for (unsigned i = 0; i != NumElts; ++i) {
7930       int Idx = SVN->getMaskElt(i);
7931       assert(Idx < (int)NumElts && "Index references undef operand");
7932       // Next, this index comes from the first value, which is the incoming
7933       // shuffle. Adopt the incoming index.
7934       if (Idx >= 0)
7935         Idx = OtherSV->getMaskElt(Idx);
7936
7937       // The combined shuffle must map each index to itself.
7938       if (Idx >= 0 && (unsigned)Idx != i)
7939         return SDValue();
7940     }
7941
7942     return OtherSV->getOperand(0);
7943   }
7944
7945   return SDValue();
7946 }
7947
7948 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
7949   if (!TLI.getShouldFoldAtomicFences())
7950     return SDValue();
7951
7952   SDValue atomic = N->getOperand(0);
7953   switch (atomic.getOpcode()) {
7954     case ISD::ATOMIC_CMP_SWAP:
7955     case ISD::ATOMIC_SWAP:
7956     case ISD::ATOMIC_LOAD_ADD:
7957     case ISD::ATOMIC_LOAD_SUB:
7958     case ISD::ATOMIC_LOAD_AND:
7959     case ISD::ATOMIC_LOAD_OR:
7960     case ISD::ATOMIC_LOAD_XOR:
7961     case ISD::ATOMIC_LOAD_NAND:
7962     case ISD::ATOMIC_LOAD_MIN:
7963     case ISD::ATOMIC_LOAD_MAX:
7964     case ISD::ATOMIC_LOAD_UMIN:
7965     case ISD::ATOMIC_LOAD_UMAX:
7966       break;
7967     default:
7968       return SDValue();
7969   }
7970
7971   SDValue fence = atomic.getOperand(0);
7972   if (fence.getOpcode() != ISD::MEMBARRIER)
7973     return SDValue();
7974
7975   switch (atomic.getOpcode()) {
7976     case ISD::ATOMIC_CMP_SWAP:
7977       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
7978                                     fence.getOperand(0),
7979                                     atomic.getOperand(1), atomic.getOperand(2),
7980                                     atomic.getOperand(3)), atomic.getResNo());
7981     case ISD::ATOMIC_SWAP:
7982     case ISD::ATOMIC_LOAD_ADD:
7983     case ISD::ATOMIC_LOAD_SUB:
7984     case ISD::ATOMIC_LOAD_AND:
7985     case ISD::ATOMIC_LOAD_OR:
7986     case ISD::ATOMIC_LOAD_XOR:
7987     case ISD::ATOMIC_LOAD_NAND:
7988     case ISD::ATOMIC_LOAD_MIN:
7989     case ISD::ATOMIC_LOAD_MAX:
7990     case ISD::ATOMIC_LOAD_UMIN:
7991     case ISD::ATOMIC_LOAD_UMAX:
7992       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
7993                                     fence.getOperand(0),
7994                                     atomic.getOperand(1), atomic.getOperand(2)),
7995                      atomic.getResNo());
7996     default:
7997       return SDValue();
7998   }
7999 }
8000
8001 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
8002 /// an AND to a vector_shuffle with the destination vector and a zero vector.
8003 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
8004 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
8005 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
8006   EVT VT = N->getValueType(0);
8007   DebugLoc dl = N->getDebugLoc();
8008   SDValue LHS = N->getOperand(0);
8009   SDValue RHS = N->getOperand(1);
8010   if (N->getOpcode() == ISD::AND) {
8011     if (RHS.getOpcode() == ISD::BITCAST)
8012       RHS = RHS.getOperand(0);
8013     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
8014       SmallVector<int, 8> Indices;
8015       unsigned NumElts = RHS.getNumOperands();
8016       for (unsigned i = 0; i != NumElts; ++i) {
8017         SDValue Elt = RHS.getOperand(i);
8018         if (!isa<ConstantSDNode>(Elt))
8019           return SDValue();
8020
8021         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
8022           Indices.push_back(i);
8023         else if (cast<ConstantSDNode>(Elt)->isNullValue())
8024           Indices.push_back(NumElts);
8025         else
8026           return SDValue();
8027       }
8028
8029       // Let's see if the target supports this vector_shuffle.
8030       EVT RVT = RHS.getValueType();
8031       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
8032         return SDValue();
8033
8034       // Return the new VECTOR_SHUFFLE node.
8035       EVT EltVT = RVT.getVectorElementType();
8036       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
8037                                      DAG.getConstant(0, EltVT));
8038       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8039                                  RVT, &ZeroOps[0], ZeroOps.size());
8040       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
8041       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
8042       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
8043     }
8044   }
8045
8046   return SDValue();
8047 }
8048
8049 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
8050 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
8051   // After legalize, the target may be depending on adds and other
8052   // binary ops to provide legal ways to construct constants or other
8053   // things. Simplifying them may result in a loss of legality.
8054   if (LegalOperations) return SDValue();
8055
8056   assert(N->getValueType(0).isVector() &&
8057          "SimplifyVBinOp only works on vectors!");
8058
8059   SDValue LHS = N->getOperand(0);
8060   SDValue RHS = N->getOperand(1);
8061   SDValue Shuffle = XformToShuffleWithZero(N);
8062   if (Shuffle.getNode()) return Shuffle;
8063
8064   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
8065   // this operation.
8066   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
8067       RHS.getOpcode() == ISD::BUILD_VECTOR) {
8068     SmallVector<SDValue, 8> Ops;
8069     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
8070       SDValue LHSOp = LHS.getOperand(i);
8071       SDValue RHSOp = RHS.getOperand(i);
8072       // If these two elements can't be folded, bail out.
8073       if ((LHSOp.getOpcode() != ISD::UNDEF &&
8074            LHSOp.getOpcode() != ISD::Constant &&
8075            LHSOp.getOpcode() != ISD::ConstantFP) ||
8076           (RHSOp.getOpcode() != ISD::UNDEF &&
8077            RHSOp.getOpcode() != ISD::Constant &&
8078            RHSOp.getOpcode() != ISD::ConstantFP))
8079         break;
8080
8081       // Can't fold divide by zero.
8082       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
8083           N->getOpcode() == ISD::FDIV) {
8084         if ((RHSOp.getOpcode() == ISD::Constant &&
8085              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
8086             (RHSOp.getOpcode() == ISD::ConstantFP &&
8087              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
8088           break;
8089       }
8090
8091       EVT VT = LHSOp.getValueType();
8092       EVT RVT = RHSOp.getValueType();
8093       if (RVT != VT) {
8094         // Integer BUILD_VECTOR operands may have types larger than the element
8095         // size (e.g., when the element type is not legal).  Prior to type
8096         // legalization, the types may not match between the two BUILD_VECTORS.
8097         // Truncate one of the operands to make them match.
8098         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
8099           RHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, RHSOp);
8100         } else {
8101           LHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), RVT, LHSOp);
8102           VT = RVT;
8103         }
8104       }
8105       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
8106                                    LHSOp, RHSOp);
8107       if (FoldOp.getOpcode() != ISD::UNDEF &&
8108           FoldOp.getOpcode() != ISD::Constant &&
8109           FoldOp.getOpcode() != ISD::ConstantFP)
8110         break;
8111       Ops.push_back(FoldOp);
8112       AddToWorkList(FoldOp.getNode());
8113     }
8114
8115     if (Ops.size() == LHS.getNumOperands())
8116       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8117                          LHS.getValueType(), &Ops[0], Ops.size());
8118   }
8119
8120   return SDValue();
8121 }
8122
8123 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
8124                                     SDValue N1, SDValue N2){
8125   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
8126
8127   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
8128                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
8129
8130   // If we got a simplified select_cc node back from SimplifySelectCC, then
8131   // break it down into a new SETCC node, and a new SELECT node, and then return
8132   // the SELECT node, since we were called with a SELECT node.
8133   if (SCC.getNode()) {
8134     // Check to see if we got a select_cc back (to turn into setcc/select).
8135     // Otherwise, just return whatever node we got back, like fabs.
8136     if (SCC.getOpcode() == ISD::SELECT_CC) {
8137       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
8138                                   N0.getValueType(),
8139                                   SCC.getOperand(0), SCC.getOperand(1),
8140                                   SCC.getOperand(4));
8141       AddToWorkList(SETCC.getNode());
8142       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
8143                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
8144     }
8145
8146     return SCC;
8147   }
8148   return SDValue();
8149 }
8150
8151 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
8152 /// are the two values being selected between, see if we can simplify the
8153 /// select.  Callers of this should assume that TheSelect is deleted if this
8154 /// returns true.  As such, they should return the appropriate thing (e.g. the
8155 /// node) back to the top-level of the DAG combiner loop to avoid it being
8156 /// looked at.
8157 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
8158                                     SDValue RHS) {
8159
8160   // Cannot simplify select with vector condition
8161   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
8162
8163   // If this is a select from two identical things, try to pull the operation
8164   // through the select.
8165   if (LHS.getOpcode() != RHS.getOpcode() ||
8166       !LHS.hasOneUse() || !RHS.hasOneUse())
8167     return false;
8168
8169   // If this is a load and the token chain is identical, replace the select
8170   // of two loads with a load through a select of the address to load from.
8171   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
8172   // constants have been dropped into the constant pool.
8173   if (LHS.getOpcode() == ISD::LOAD) {
8174     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
8175     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
8176
8177     // Token chains must be identical.
8178     if (LHS.getOperand(0) != RHS.getOperand(0) ||
8179         // Do not let this transformation reduce the number of volatile loads.
8180         LLD->isVolatile() || RLD->isVolatile() ||
8181         // If this is an EXTLOAD, the VT's must match.
8182         LLD->getMemoryVT() != RLD->getMemoryVT() ||
8183         // If this is an EXTLOAD, the kind of extension must match.
8184         (LLD->getExtensionType() != RLD->getExtensionType() &&
8185          // The only exception is if one of the extensions is anyext.
8186          LLD->getExtensionType() != ISD::EXTLOAD &&
8187          RLD->getExtensionType() != ISD::EXTLOAD) ||
8188         // FIXME: this discards src value information.  This is
8189         // over-conservative. It would be beneficial to be able to remember
8190         // both potential memory locations.  Since we are discarding
8191         // src value info, don't do the transformation if the memory
8192         // locations are not in the default address space.
8193         LLD->getPointerInfo().getAddrSpace() != 0 ||
8194         RLD->getPointerInfo().getAddrSpace() != 0)
8195       return false;
8196
8197     // Check that the select condition doesn't reach either load.  If so,
8198     // folding this will induce a cycle into the DAG.  If not, this is safe to
8199     // xform, so create a select of the addresses.
8200     SDValue Addr;
8201     if (TheSelect->getOpcode() == ISD::SELECT) {
8202       SDNode *CondNode = TheSelect->getOperand(0).getNode();
8203       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
8204           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
8205         return false;
8206       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
8207                          LLD->getBasePtr().getValueType(),
8208                          TheSelect->getOperand(0), LLD->getBasePtr(),
8209                          RLD->getBasePtr());
8210     } else {  // Otherwise SELECT_CC
8211       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
8212       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
8213
8214       if ((LLD->hasAnyUseOfValue(1) &&
8215            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
8216           (RLD->hasAnyUseOfValue(1) &&
8217            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
8218         return false;
8219
8220       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
8221                          LLD->getBasePtr().getValueType(),
8222                          TheSelect->getOperand(0),
8223                          TheSelect->getOperand(1),
8224                          LLD->getBasePtr(), RLD->getBasePtr(),
8225                          TheSelect->getOperand(4));
8226     }
8227
8228     SDValue Load;
8229     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
8230       Load = DAG.getLoad(TheSelect->getValueType(0),
8231                          TheSelect->getDebugLoc(),
8232                          // FIXME: Discards pointer info.
8233                          LLD->getChain(), Addr, MachinePointerInfo(),
8234                          LLD->isVolatile(), LLD->isNonTemporal(),
8235                          LLD->isInvariant(), LLD->getAlignment());
8236     } else {
8237       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
8238                             RLD->getExtensionType() : LLD->getExtensionType(),
8239                             TheSelect->getDebugLoc(),
8240                             TheSelect->getValueType(0),
8241                             // FIXME: Discards pointer info.
8242                             LLD->getChain(), Addr, MachinePointerInfo(),
8243                             LLD->getMemoryVT(), LLD->isVolatile(),
8244                             LLD->isNonTemporal(), LLD->getAlignment());
8245     }
8246
8247     // Users of the select now use the result of the load.
8248     CombineTo(TheSelect, Load);
8249
8250     // Users of the old loads now use the new load's chain.  We know the
8251     // old-load value is dead now.
8252     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
8253     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
8254     return true;
8255   }
8256
8257   return false;
8258 }
8259
8260 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
8261 /// where 'cond' is the comparison specified by CC.
8262 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
8263                                       SDValue N2, SDValue N3,
8264                                       ISD::CondCode CC, bool NotExtCompare) {
8265   // (x ? y : y) -> y.
8266   if (N2 == N3) return N2;
8267
8268   EVT VT = N2.getValueType();
8269   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
8270   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
8271   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
8272
8273   // Determine if the condition we're dealing with is constant
8274   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
8275                               N0, N1, CC, DL, false);
8276   if (SCC.getNode()) AddToWorkList(SCC.getNode());
8277   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
8278
8279   // fold select_cc true, x, y -> x
8280   if (SCCC && !SCCC->isNullValue())
8281     return N2;
8282   // fold select_cc false, x, y -> y
8283   if (SCCC && SCCC->isNullValue())
8284     return N3;
8285
8286   // Check to see if we can simplify the select into an fabs node
8287   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
8288     // Allow either -0.0 or 0.0
8289     if (CFP->getValueAPF().isZero()) {
8290       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
8291       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
8292           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
8293           N2 == N3.getOperand(0))
8294         return DAG.getNode(ISD::FABS, DL, VT, N0);
8295
8296       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
8297       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
8298           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
8299           N2.getOperand(0) == N3)
8300         return DAG.getNode(ISD::FABS, DL, VT, N3);
8301     }
8302   }
8303
8304   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
8305   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
8306   // in it.  This is a win when the constant is not otherwise available because
8307   // it replaces two constant pool loads with one.  We only do this if the FP
8308   // type is known to be legal, because if it isn't, then we are before legalize
8309   // types an we want the other legalization to happen first (e.g. to avoid
8310   // messing with soft float) and if the ConstantFP is not legal, because if
8311   // it is legal, we may not need to store the FP constant in a constant pool.
8312   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
8313     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
8314       if (TLI.isTypeLegal(N2.getValueType()) &&
8315           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
8316            TargetLowering::Legal) &&
8317           // If both constants have multiple uses, then we won't need to do an
8318           // extra load, they are likely around in registers for other users.
8319           (TV->hasOneUse() || FV->hasOneUse())) {
8320         Constant *Elts[] = {
8321           const_cast<ConstantFP*>(FV->getConstantFPValue()),
8322           const_cast<ConstantFP*>(TV->getConstantFPValue())
8323         };
8324         Type *FPTy = Elts[0]->getType();
8325         const TargetData &TD = *TLI.getTargetData();
8326
8327         // Create a ConstantArray of the two constants.
8328         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
8329         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
8330                                             TD.getPrefTypeAlignment(FPTy));
8331         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
8332
8333         // Get the offsets to the 0 and 1 element of the array so that we can
8334         // select between them.
8335         SDValue Zero = DAG.getIntPtrConstant(0);
8336         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
8337         SDValue One = DAG.getIntPtrConstant(EltSize);
8338
8339         SDValue Cond = DAG.getSetCC(DL,
8340                                     TLI.getSetCCResultType(N0.getValueType()),
8341                                     N0, N1, CC);
8342         AddToWorkList(Cond.getNode());
8343         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
8344                                         Cond, One, Zero);
8345         AddToWorkList(CstOffset.getNode());
8346         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
8347                             CstOffset);
8348         AddToWorkList(CPIdx.getNode());
8349         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
8350                            MachinePointerInfo::getConstantPool(), false,
8351                            false, false, Alignment);
8352
8353       }
8354     }
8355
8356   // Check to see if we can perform the "gzip trick", transforming
8357   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
8358   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
8359       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
8360        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
8361     EVT XType = N0.getValueType();
8362     EVT AType = N2.getValueType();
8363     if (XType.bitsGE(AType)) {
8364       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
8365       // single-bit constant.
8366       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
8367         unsigned ShCtV = N2C->getAPIntValue().logBase2();
8368         ShCtV = XType.getSizeInBits()-ShCtV-1;
8369         SDValue ShCt = DAG.getConstant(ShCtV,
8370                                        getShiftAmountTy(N0.getValueType()));
8371         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
8372                                     XType, N0, ShCt);
8373         AddToWorkList(Shift.getNode());
8374
8375         if (XType.bitsGT(AType)) {
8376           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8377           AddToWorkList(Shift.getNode());
8378         }
8379
8380         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8381       }
8382
8383       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
8384                                   XType, N0,
8385                                   DAG.getConstant(XType.getSizeInBits()-1,
8386                                          getShiftAmountTy(N0.getValueType())));
8387       AddToWorkList(Shift.getNode());
8388
8389       if (XType.bitsGT(AType)) {
8390         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8391         AddToWorkList(Shift.getNode());
8392       }
8393
8394       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8395     }
8396   }
8397
8398   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
8399   // where y is has a single bit set.
8400   // A plaintext description would be, we can turn the SELECT_CC into an AND
8401   // when the condition can be materialized as an all-ones register.  Any
8402   // single bit-test can be materialized as an all-ones register with
8403   // shift-left and shift-right-arith.
8404   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
8405       N0->getValueType(0) == VT &&
8406       N1C && N1C->isNullValue() &&
8407       N2C && N2C->isNullValue()) {
8408     SDValue AndLHS = N0->getOperand(0);
8409     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
8410     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
8411       // Shift the tested bit over the sign bit.
8412       APInt AndMask = ConstAndRHS->getAPIntValue();
8413       SDValue ShlAmt =
8414         DAG.getConstant(AndMask.countLeadingZeros(),
8415                         getShiftAmountTy(AndLHS.getValueType()));
8416       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
8417
8418       // Now arithmetic right shift it all the way over, so the result is either
8419       // all-ones, or zero.
8420       SDValue ShrAmt =
8421         DAG.getConstant(AndMask.getBitWidth()-1,
8422                         getShiftAmountTy(Shl.getValueType()));
8423       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
8424
8425       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
8426     }
8427   }
8428
8429   // fold select C, 16, 0 -> shl C, 4
8430   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
8431     TLI.getBooleanContents(N0.getValueType().isVector()) ==
8432       TargetLowering::ZeroOrOneBooleanContent) {
8433
8434     // If the caller doesn't want us to simplify this into a zext of a compare,
8435     // don't do it.
8436     if (NotExtCompare && N2C->getAPIntValue() == 1)
8437       return SDValue();
8438
8439     // Get a SetCC of the condition
8440     // FIXME: Should probably make sure that setcc is legal if we ever have a
8441     // target where it isn't.
8442     SDValue Temp, SCC;
8443     // cast from setcc result type to select result type
8444     if (LegalTypes) {
8445       SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
8446                           N0, N1, CC);
8447       if (N2.getValueType().bitsLT(SCC.getValueType()))
8448         Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(), N2.getValueType());
8449       else
8450         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8451                            N2.getValueType(), SCC);
8452     } else {
8453       SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
8454       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8455                          N2.getValueType(), SCC);
8456     }
8457
8458     AddToWorkList(SCC.getNode());
8459     AddToWorkList(Temp.getNode());
8460
8461     if (N2C->getAPIntValue() == 1)
8462       return Temp;
8463
8464     // shl setcc result by log2 n2c
8465     return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
8466                        DAG.getConstant(N2C->getAPIntValue().logBase2(),
8467                                        getShiftAmountTy(Temp.getValueType())));
8468   }
8469
8470   // Check to see if this is the equivalent of setcc
8471   // FIXME: Turn all of these into setcc if setcc if setcc is legal
8472   // otherwise, go ahead with the folds.
8473   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
8474     EVT XType = N0.getValueType();
8475     if (!LegalOperations ||
8476         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
8477       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
8478       if (Res.getValueType() != VT)
8479         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
8480       return Res;
8481     }
8482
8483     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
8484     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
8485         (!LegalOperations ||
8486          TLI.isOperationLegal(ISD::CTLZ, XType))) {
8487       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
8488       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
8489                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
8490                                        getShiftAmountTy(Ctlz.getValueType())));
8491     }
8492     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
8493     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
8494       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
8495                                   XType, DAG.getConstant(0, XType), N0);
8496       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
8497       return DAG.getNode(ISD::SRL, DL, XType,
8498                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
8499                          DAG.getConstant(XType.getSizeInBits()-1,
8500                                          getShiftAmountTy(XType)));
8501     }
8502     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
8503     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
8504       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
8505                                  DAG.getConstant(XType.getSizeInBits()-1,
8506                                          getShiftAmountTy(N0.getValueType())));
8507       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
8508     }
8509   }
8510
8511   // Check to see if this is an integer abs.
8512   // select_cc setg[te] X,  0,  X, -X ->
8513   // select_cc setgt    X, -1,  X, -X ->
8514   // select_cc setl[te] X,  0, -X,  X ->
8515   // select_cc setlt    X,  1, -X,  X ->
8516   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
8517   if (N1C) {
8518     ConstantSDNode *SubC = NULL;
8519     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
8520          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
8521         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
8522       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
8523     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
8524               (N1C->isOne() && CC == ISD::SETLT)) &&
8525              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
8526       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
8527
8528     EVT XType = N0.getValueType();
8529     if (SubC && SubC->isNullValue() && XType.isInteger()) {
8530       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
8531                                   N0,
8532                                   DAG.getConstant(XType.getSizeInBits()-1,
8533                                          getShiftAmountTy(N0.getValueType())));
8534       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
8535                                 XType, N0, Shift);
8536       AddToWorkList(Shift.getNode());
8537       AddToWorkList(Add.getNode());
8538       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
8539     }
8540   }
8541
8542   return SDValue();
8543 }
8544
8545 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
8546 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
8547                                    SDValue N1, ISD::CondCode Cond,
8548                                    DebugLoc DL, bool foldBooleans) {
8549   TargetLowering::DAGCombinerInfo
8550     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
8551   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
8552 }
8553
8554 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
8555 /// return a DAG expression to select that will generate the same value by
8556 /// multiplying by a magic number.  See:
8557 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8558 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
8559   std::vector<SDNode*> Built;
8560   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
8561
8562   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8563        ii != ee; ++ii)
8564     AddToWorkList(*ii);
8565   return S;
8566 }
8567
8568 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
8569 /// return a DAG expression to select that will generate the same value by
8570 /// multiplying by a magic number.  See:
8571 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8572 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
8573   std::vector<SDNode*> Built;
8574   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
8575
8576   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8577        ii != ee; ++ii)
8578     AddToWorkList(*ii);
8579   return S;
8580 }
8581
8582 /// FindBaseOffset - Return true if base is a frame index, which is known not
8583 // to alias with anything but itself.  Provides base object and offset as
8584 // results.
8585 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
8586                            const GlobalValue *&GV, void *&CV) {
8587   // Assume it is a primitive operation.
8588   Base = Ptr; Offset = 0; GV = 0; CV = 0;
8589
8590   // If it's an adding a simple constant then integrate the offset.
8591   if (Base.getOpcode() == ISD::ADD) {
8592     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
8593       Base = Base.getOperand(0);
8594       Offset += C->getZExtValue();
8595     }
8596   }
8597
8598   // Return the underlying GlobalValue, and update the Offset.  Return false
8599   // for GlobalAddressSDNode since the same GlobalAddress may be represented
8600   // by multiple nodes with different offsets.
8601   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
8602     GV = G->getGlobal();
8603     Offset += G->getOffset();
8604     return false;
8605   }
8606
8607   // Return the underlying Constant value, and update the Offset.  Return false
8608   // for ConstantSDNodes since the same constant pool entry may be represented
8609   // by multiple nodes with different offsets.
8610   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
8611     CV = C->isMachineConstantPoolEntry() ? (void *)C->getMachineCPVal()
8612                                          : (void *)C->getConstVal();
8613     Offset += C->getOffset();
8614     return false;
8615   }
8616   // If it's any of the following then it can't alias with anything but itself.
8617   return isa<FrameIndexSDNode>(Base);
8618 }
8619
8620 /// isAlias - Return true if there is any possibility that the two addresses
8621 /// overlap.
8622 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
8623                           const Value *SrcValue1, int SrcValueOffset1,
8624                           unsigned SrcValueAlign1,
8625                           const MDNode *TBAAInfo1,
8626                           SDValue Ptr2, int64_t Size2,
8627                           const Value *SrcValue2, int SrcValueOffset2,
8628                           unsigned SrcValueAlign2,
8629                           const MDNode *TBAAInfo2) const {
8630   // If they are the same then they must be aliases.
8631   if (Ptr1 == Ptr2) return true;
8632
8633   // Gather base node and offset information.
8634   SDValue Base1, Base2;
8635   int64_t Offset1, Offset2;
8636   const GlobalValue *GV1, *GV2;
8637   void *CV1, *CV2;
8638   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
8639   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
8640
8641   // If they have a same base address then check to see if they overlap.
8642   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
8643     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
8644
8645   // It is possible for different frame indices to alias each other, mostly
8646   // when tail call optimization reuses return address slots for arguments.
8647   // To catch this case, look up the actual index of frame indices to compute
8648   // the real alias relationship.
8649   if (isFrameIndex1 && isFrameIndex2) {
8650     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8651     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
8652     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
8653     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
8654   }
8655
8656   // Otherwise, if we know what the bases are, and they aren't identical, then
8657   // we know they cannot alias.
8658   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
8659     return false;
8660
8661   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
8662   // compared to the size and offset of the access, we may be able to prove they
8663   // do not alias.  This check is conservative for now to catch cases created by
8664   // splitting vector types.
8665   if ((SrcValueAlign1 == SrcValueAlign2) &&
8666       (SrcValueOffset1 != SrcValueOffset2) &&
8667       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
8668     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
8669     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
8670
8671     // There is no overlap between these relatively aligned accesses of similar
8672     // size, return no alias.
8673     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
8674       return false;
8675   }
8676
8677   if (CombinerGlobalAA) {
8678     // Use alias analysis information.
8679     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
8680     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
8681     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
8682     AliasAnalysis::AliasResult AAResult =
8683       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
8684                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
8685     if (AAResult == AliasAnalysis::NoAlias)
8686       return false;
8687   }
8688
8689   // Otherwise we have to assume they alias.
8690   return true;
8691 }
8692
8693 /// FindAliasInfo - Extracts the relevant alias information from the memory
8694 /// node.  Returns true if the operand was a load.
8695 bool DAGCombiner::FindAliasInfo(SDNode *N,
8696                                 SDValue &Ptr, int64_t &Size,
8697                                 const Value *&SrcValue,
8698                                 int &SrcValueOffset,
8699                                 unsigned &SrcValueAlign,
8700                                 const MDNode *&TBAAInfo) const {
8701   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
8702
8703   Ptr = LS->getBasePtr();
8704   Size = LS->getMemoryVT().getSizeInBits() >> 3;
8705   SrcValue = LS->getSrcValue();
8706   SrcValueOffset = LS->getSrcValueOffset();
8707   SrcValueAlign = LS->getOriginalAlignment();
8708   TBAAInfo = LS->getTBAAInfo();
8709   return isa<LoadSDNode>(LS);
8710 }
8711
8712 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
8713 /// looking for aliasing nodes and adding them to the Aliases vector.
8714 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
8715                                    SmallVector<SDValue, 8> &Aliases) {
8716   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
8717   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
8718
8719   // Get alias information for node.
8720   SDValue Ptr;
8721   int64_t Size;
8722   const Value *SrcValue;
8723   int SrcValueOffset;
8724   unsigned SrcValueAlign;
8725   const MDNode *SrcTBAAInfo;
8726   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
8727                               SrcValueAlign, SrcTBAAInfo);
8728
8729   // Starting off.
8730   Chains.push_back(OriginalChain);
8731   unsigned Depth = 0;
8732
8733   // Look at each chain and determine if it is an alias.  If so, add it to the
8734   // aliases list.  If not, then continue up the chain looking for the next
8735   // candidate.
8736   while (!Chains.empty()) {
8737     SDValue Chain = Chains.back();
8738     Chains.pop_back();
8739
8740     // For TokenFactor nodes, look at each operand and only continue up the
8741     // chain until we find two aliases.  If we've seen two aliases, assume we'll
8742     // find more and revert to original chain since the xform is unlikely to be
8743     // profitable.
8744     //
8745     // FIXME: The depth check could be made to return the last non-aliasing
8746     // chain we found before we hit a tokenfactor rather than the original
8747     // chain.
8748     if (Depth > 6 || Aliases.size() == 2) {
8749       Aliases.clear();
8750       Aliases.push_back(OriginalChain);
8751       break;
8752     }
8753
8754     // Don't bother if we've been before.
8755     if (!Visited.insert(Chain.getNode()))
8756       continue;
8757
8758     switch (Chain.getOpcode()) {
8759     case ISD::EntryToken:
8760       // Entry token is ideal chain operand, but handled in FindBetterChain.
8761       break;
8762
8763     case ISD::LOAD:
8764     case ISD::STORE: {
8765       // Get alias information for Chain.
8766       SDValue OpPtr;
8767       int64_t OpSize;
8768       const Value *OpSrcValue;
8769       int OpSrcValueOffset;
8770       unsigned OpSrcValueAlign;
8771       const MDNode *OpSrcTBAAInfo;
8772       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
8773                                     OpSrcValue, OpSrcValueOffset,
8774                                     OpSrcValueAlign,
8775                                     OpSrcTBAAInfo);
8776
8777       // If chain is alias then stop here.
8778       if (!(IsLoad && IsOpLoad) &&
8779           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
8780                   SrcTBAAInfo,
8781                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
8782                   OpSrcValueAlign, OpSrcTBAAInfo)) {
8783         Aliases.push_back(Chain);
8784       } else {
8785         // Look further up the chain.
8786         Chains.push_back(Chain.getOperand(0));
8787         ++Depth;
8788       }
8789       break;
8790     }
8791
8792     case ISD::TokenFactor:
8793       // We have to check each of the operands of the token factor for "small"
8794       // token factors, so we queue them up.  Adding the operands to the queue
8795       // (stack) in reverse order maintains the original order and increases the
8796       // likelihood that getNode will find a matching token factor (CSE.)
8797       if (Chain.getNumOperands() > 16) {
8798         Aliases.push_back(Chain);
8799         break;
8800       }
8801       for (unsigned n = Chain.getNumOperands(); n;)
8802         Chains.push_back(Chain.getOperand(--n));
8803       ++Depth;
8804       break;
8805
8806     default:
8807       // For all other instructions we will just have to take what we can get.
8808       Aliases.push_back(Chain);
8809       break;
8810     }
8811   }
8812 }
8813
8814 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
8815 /// for a better chain (aliasing node.)
8816 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
8817   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
8818
8819   // Accumulate all the aliases to this node.
8820   GatherAllAliases(N, OldChain, Aliases);
8821
8822   // If no operands then chain to entry token.
8823   if (Aliases.size() == 0)
8824     return DAG.getEntryNode();
8825
8826   // If a single operand then chain to it.  We don't need to revisit it.
8827   if (Aliases.size() == 1)
8828     return Aliases[0];
8829
8830   // Construct a custom tailored token factor.
8831   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
8832                      &Aliases[0], Aliases.size());
8833 }
8834
8835 // SelectionDAG::Combine - This is the entry point for the file.
8836 //
8837 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
8838                            CodeGenOpt::Level OptLevel) {
8839   /// run - This is the main entry point to this class.
8840   ///
8841   DAGCombiner(*this, AA, OptLevel).Run(Level);
8842 }