lib/CodeGen/RegAllocLinearScan.cpp

   1 //===-- RegAllocLinearScan.cpp - Linear Scan register allocator -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements a linear scan register allocator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "regalloc"
  15 #include "VirtRegMap.h"
  16 #include "VirtRegRewriter.h"
  17 #include "Spiller.h"
  18 #include "llvm/Function.h"
  19 #include "llvm/CodeGen/CalcSpillWeights.h"
  20 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  21 #include "llvm/CodeGen/LiveStackAnalysis.h"
  22 #include "llvm/CodeGen/MachineFunctionPass.h"
  23 #include "llvm/CodeGen/MachineInstr.h"
  24 #include "llvm/CodeGen/MachineLoopInfo.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/Passes.h"
  27 #include "llvm/CodeGen/RegAllocRegistry.h"
  28 #include "llvm/CodeGen/RegisterCoalescer.h"
  29 #include "llvm/Target/TargetRegisterInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Target/TargetInstrInfo.h"
  33 #include "llvm/ADT/EquivalenceClasses.h"
  34 #include "llvm/ADT/SmallSet.h"
  35 #include "llvm/ADT/Statistic.h"
  36 #include "llvm/ADT/STLExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Support/raw_ostream.h"
  40 #include <algorithm>
  41 #include <set>
  42 #include <queue>
  43 #include <memory>
  44 #include <cmath>
  45
  46 using namespace llvm;
  47
  48 STATISTIC(NumIters     , "Number of iterations performed");
  49 STATISTIC(NumBacktracks, "Number of times we had to backtrack");
  50 STATISTIC(NumCoalesce,   "Number of copies coalesced");
  51 STATISTIC(NumDowngrade,  "Number of registers downgraded");
  52
  53 static cl::opt<bool>
  54 NewHeuristic("new-spilling-heuristic",
  55              cl::desc("Use new spilling heuristic"),
  56              cl::init(false), cl::Hidden);
  57
  58 static cl::opt<bool>
  59 PreSplitIntervals("pre-alloc-split",
  60                   cl::desc("Pre-register allocation live interval splitting"),
  61                   cl::init(false), cl::Hidden);
  62
  63 static cl::opt<bool>
  64 TrivCoalesceEnds("trivial-coalesce-ends",
  65                   cl::desc("Attempt trivial coalescing of interval ends"),
  66                   cl::init(false), cl::Hidden);
  67
  68 static RegisterRegAlloc
  69 linearscanRegAlloc("linearscan", "linear scan register allocator",
  70                    createLinearScanRegisterAllocator);
  71
  72 namespace {
  73   // When we allocate a register, add it to a fixed-size queue of
  74   // registers to skip in subsequent allocations. This trades a small
  75   // amount of register pressure and increased spills for flexibility in
  76   // the post-pass scheduler.
  77   //
  78   // Note that in a the number of registers used for reloading spills
  79   // will be one greater than the value of this option.
  80   //
  81   // One big limitation of this is that it doesn't differentiate between
  82   // different register classes. So on x86-64, if there is xmm register
  83   // pressure, it can caused fewer GPRs to be held in the queue.
  84   static cl::opt<unsigned>
  85   NumRecentlyUsedRegs("linearscan-skip-count",
  86                       cl::desc("Number of registers for linearscan to remember to skip."),
  87                       cl::init(0),
  88                       cl::Hidden);
  89
  90   struct RALinScan : public MachineFunctionPass {
  91     static char ID;
  92     RALinScan() : MachineFunctionPass(&ID) {
  93       // Initialize the queue to record recently-used registers.
  94       if (NumRecentlyUsedRegs > 0)
  95         RecentRegs.resize(NumRecentlyUsedRegs, 0);
  96       RecentNext = RecentRegs.begin();
  97     }
  98
  99     typedef std::pair<LiveInterval*, LiveInterval::iterator> IntervalPtr;
 100     typedef SmallVector<IntervalPtr, 32> IntervalPtrs;
 101   private:
 102     /// RelatedRegClasses - This structure is built the first time a function is
 103     /// compiled, and keeps track of which register classes have registers that
 104     /// belong to multiple classes or have aliases that are in other classes.
 105     EquivalenceClasses<const TargetRegisterClass*> RelatedRegClasses;
 106     DenseMap<unsigned, const TargetRegisterClass*> OneClassForEachPhysReg;
 107
 108     // NextReloadMap - For each register in the map, it maps to the another
 109     // register which is defined by a reload from the same stack slot and
 110     // both reloads are in the same basic block.
 111     DenseMap<unsigned, unsigned> NextReloadMap;
 112
 113     // DowngradedRegs - A set of registers which are being "downgraded", i.e.
 114     // un-favored for allocation.
 115     SmallSet<unsigned, 8> DowngradedRegs;
 116
 117     // DowngradeMap - A map from virtual registers to physical registers being
 118     // downgraded for the virtual registers.
 119     DenseMap<unsigned, unsigned> DowngradeMap;
 120
 121     MachineFunction* mf_;
 122     MachineRegisterInfo* mri_;
 123     const TargetMachine* tm_;
 124     const TargetRegisterInfo* tri_;
 125     const TargetInstrInfo* tii_;
 126     BitVector allocatableRegs_;
 127     LiveIntervals* li_;
 128     LiveStacks* ls_;
 129     const MachineLoopInfo *loopInfo;
 130
 131     /// handled_ - Intervals are added to the handled_ set in the order of their
 132     /// start value.  This is uses for backtracking.
 133     std::vector<LiveInterval*> handled_;
 134
 135     /// fixed_ - Intervals that correspond to machine registers.
 136     ///
 137     IntervalPtrs fixed_;
 138
 139     /// active_ - Intervals that are currently being processed, and which have a
 140     /// live range active for the current point.
 141     IntervalPtrs active_;
 142
 143     /// inactive_ - Intervals that are currently being processed, but which have
 144     /// a hold at the current point.
 145     IntervalPtrs inactive_;
 146
 147     typedef std::priority_queue<LiveInterval*,
 148                                 SmallVector<LiveInterval*, 64>,
 149                                 greater_ptr<LiveInterval> > IntervalHeap;
 150     IntervalHeap unhandled_;
 151
 152     /// regUse_ - Tracks register usage.
 153     SmallVector<unsigned, 32> regUse_;
 154     SmallVector<unsigned, 32> regUseBackUp_;
 155
 156     /// vrm_ - Tracks register assignments.
 157     VirtRegMap* vrm_;
 158
 159     std::auto_ptr<VirtRegRewriter> rewriter_;
 160
 161     std::auto_ptr<Spiller> spiller_;
 162
 163     // The queue of recently-used registers.
 164     SmallVector<unsigned, 4> RecentRegs;
 165     SmallVector<unsigned, 4>::iterator RecentNext;
 166
 167     // Record that we just picked this register.
 168     void recordRecentlyUsed(unsigned reg) {
 169       assert(reg != 0 && "Recently used register is NOREG!");
 170       if (!RecentRegs.empty()) {
 171         *RecentNext++ = reg;
 172         if (RecentNext == RecentRegs.end())
 173           RecentNext = RecentRegs.begin();
 174       }
 175     }
 176
 177   public:
 178     virtual const char* getPassName() const {
 179       return "Linear Scan Register Allocator";
 180     }
 181
 182     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 183       AU.setPreservesCFG();
 184       AU.addRequired<LiveIntervals>();
 185       AU.addPreserved<SlotIndexes>();
 186       if (StrongPHIElim)
 187         AU.addRequiredID(StrongPHIEliminationID);
 188       // Make sure PassManager knows which analyses to make available
 189       // to coalescing and which analyses coalescing invalidates.
 190       AU.addRequiredTransitive<RegisterCoalescer>();
 191       AU.addRequired<CalculateSpillWeights>();
 192       if (PreSplitIntervals)
 193         AU.addRequiredID(PreAllocSplittingID);
 194       AU.addRequired<LiveStacks>();
 195       AU.addPreserved<LiveStacks>();
 196       AU.addRequired<MachineLoopInfo>();
 197       AU.addPreserved<MachineLoopInfo>();
 198       AU.addRequired<VirtRegMap>();
 199       AU.addPreserved<VirtRegMap>();
 200       AU.addPreservedID(MachineDominatorsID);
 201       MachineFunctionPass::getAnalysisUsage(AU);
 202     }
 203
 204     /// runOnMachineFunction - register allocate the whole function
 205     bool runOnMachineFunction(MachineFunction&);
 206
 207     // Determine if we skip this register due to its being recently used.
 208     bool isRecentlyUsed(unsigned reg) const {
 209       return std::find(RecentRegs.begin(), RecentRegs.end(), reg) !=
 210              RecentRegs.end();
 211     }
 212
 213   private:
 214     /// linearScan - the linear scan algorithm
 215     void linearScan();
 216
 217     /// initIntervalSets - initialize the interval sets.
 218     ///
 219     void initIntervalSets();
 220
 221     /// processActiveIntervals - expire old intervals and move non-overlapping
 222     /// ones to the inactive list.
 223     void processActiveIntervals(SlotIndex CurPoint);
 224
 225     /// processInactiveIntervals - expire old intervals and move overlapping
 226     /// ones to the active list.
 227     void processInactiveIntervals(SlotIndex CurPoint);
 228
 229     /// hasNextReloadInterval - Return the next liveinterval that's being
 230     /// defined by a reload from the same SS as the specified one.
 231     LiveInterval *hasNextReloadInterval(LiveInterval *cur);
 232
 233     /// DowngradeRegister - Downgrade a register for allocation.
 234     void DowngradeRegister(LiveInterval *li, unsigned Reg);
 235
 236     /// UpgradeRegister - Upgrade a register for allocation.
 237     void UpgradeRegister(unsigned Reg);
 238
 239     /// assignRegOrStackSlotAtInterval - assign a register if one
 240     /// is available, or spill.
 241     void assignRegOrStackSlotAtInterval(LiveInterval* cur);
 242
 243     void updateSpillWeights(std::vector<float> &Weights,
 244                             unsigned reg, float weight,
 245                             const TargetRegisterClass *RC);
 246
 247     /// findIntervalsToSpill - Determine the intervals to spill for the
 248     /// specified interval. It's passed the physical registers whose spill
 249     /// weight is the lowest among all the registers whose live intervals
 250     /// conflict with the interval.
 251     void findIntervalsToSpill(LiveInterval *cur,
 252                             std::vector<std::pair<unsigned,float> > &Candidates,
 253                             unsigned NumCands,
 254                             SmallVector<LiveInterval*, 8> &SpillIntervals);
 255
 256     /// attemptTrivialCoalescing - If a simple interval is defined by a copy,
 257     /// try allocate the definition the same register as the source register
 258     /// if the register is not defined during live time of the interval. This
 259     /// eliminate a copy. This is used to coalesce copies which were not
 260     /// coalesced away before allocation either due to dest and src being in
 261     /// different register classes or because the coalescer was overly
 262     /// conservative.
 263     unsigned attemptTrivialCoalescing(LiveInterval &cur, unsigned Reg);
 264
 265     ///
 266     /// Register usage / availability tracking helpers.
 267     ///
 268
 269     void initRegUses() {
 270       regUse_.resize(tri_->getNumRegs(), 0);
 271       regUseBackUp_.resize(tri_->getNumRegs(), 0);
 272     }
 273
 274     void finalizeRegUses() {
 275 #ifndef NDEBUG
 276       // Verify all the registers are "freed".
 277       bool Error = false;
 278       for (unsigned i = 0, e = tri_->getNumRegs(); i != e; ++i) {
 279         if (regUse_[i] != 0) {
 280           dbgs() << tri_->getName(i) << " is still in use!\n";
 281           Error = true;
 282         }
 283       }
 284       if (Error)
 285         llvm_unreachable(0);
 286 #endif
 287       regUse_.clear();
 288       regUseBackUp_.clear();
 289     }
 290
 291     void addRegUse(unsigned physReg) {
 292       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 293              "should be physical register!");
 294       ++regUse_[physReg];
 295       for (const unsigned* as = tri_->getAliasSet(physReg); *as; ++as)
 296         ++regUse_[*as];
 297     }
 298
 299     void delRegUse(unsigned physReg) {
 300       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 301              "should be physical register!");
 302       assert(regUse_[physReg] != 0);
 303       --regUse_[physReg];
 304       for (const unsigned* as = tri_->getAliasSet(physReg); *as; ++as) {
 305         assert(regUse_[*as] != 0);
 306         --regUse_[*as];
 307       }
 308     }
 309
 310     bool isRegAvail(unsigned physReg) const {
 311       assert(TargetRegisterInfo::isPhysicalRegister(physReg) &&
 312              "should be physical register!");
 313       return regUse_[physReg] == 0;
 314     }
 315
 316     void backUpRegUses() {
 317       regUseBackUp_ = regUse_;
 318     }
 319
 320     void restoreRegUses() {
 321       regUse_ = regUseBackUp_;
 322     }
 323
 324     ///
 325     /// Register handling helpers.
 326     ///
 327
 328     /// getFreePhysReg - return a free physical register for this virtual
 329     /// register interval if we have one, otherwise return 0.
 330     unsigned getFreePhysReg(LiveInterval* cur);
 331     unsigned getFreePhysReg(LiveInterval* cur,
 332                             const TargetRegisterClass *RC,
 333                             unsigned MaxInactiveCount,
 334                             SmallVector<unsigned, 256> &inactiveCounts,
 335                             bool SkipDGRegs);
 336
 337     void ComputeRelatedRegClasses();
 338
 339     template <typename ItTy>
 340     void printIntervals(const char* const str, ItTy i, ItTy e) const {
 341       DEBUG({
 342           if (str)
 343             dbgs() << str << " intervals:\n";
 344
 345           for (; i != e; ++i) {
 346             dbgs() << "\t" << *i->first << " -> ";
 347
 348             unsigned reg = i->first->reg;
 349             if (TargetRegisterInfo::isVirtualRegister(reg))
 350               reg = vrm_->getPhys(reg);
 351
 352             dbgs() << tri_->getName(reg) << '\n';
 353           }
 354         });
 355     }
 356   };
 357   char RALinScan::ID = 0;
 358 }
 359
 360 static RegisterPass<RALinScan>
 361 X("linearscan-regalloc", "Linear Scan Register Allocator");
 362
 363 void RALinScan::ComputeRelatedRegClasses() {
 364   // First pass, add all reg classes to the union, and determine at least one
 365   // reg class that each register is in.
 366   bool HasAliases = false;
 367   for (TargetRegisterInfo::regclass_iterator RCI = tri_->regclass_begin(),
 368        E = tri_->regclass_end(); RCI != E; ++RCI) {
 369     RelatedRegClasses.insert(*RCI);
 370     for (TargetRegisterClass::iterator I = (*RCI)->begin(), E = (*RCI)->end();
 371          I != E; ++I) {
 372       HasAliases = HasAliases || *tri_->getAliasSet(*I) != 0;
 373
 374       const TargetRegisterClass *&PRC = OneClassForEachPhysReg[*I];
 375       if (PRC) {
 376         // Already processed this register.  Just make sure we know that
 377         // multiple register classes share a register.
 378         RelatedRegClasses.unionSets(PRC, *RCI);
 379       } else {
 380         PRC = *RCI;
 381       }
 382     }
 383   }
 384
 385   // Second pass, now that we know conservatively what register classes each reg
 386   // belongs to, add info about aliases.  We don't need to do this for targets
 387   // without register aliases.
 388   if (HasAliases)
 389     for (DenseMap<unsigned, const TargetRegisterClass*>::iterator
 390          I = OneClassForEachPhysReg.begin(), E = OneClassForEachPhysReg.end();
 391          I != E; ++I)
 392       for (const unsigned *AS = tri_->getAliasSet(I->first); *AS; ++AS)
 393         RelatedRegClasses.unionSets(I->second, OneClassForEachPhysReg[*AS]);
 394 }
 395
 396 /// attemptTrivialCoalescing - If a simple interval is defined by a copy, try
 397 /// allocate the definition the same register as the source register if the
 398 /// register is not defined during live time of the interval. If the interval is
 399 /// killed by a copy, try to use the destination register. This eliminates a
 400 /// copy. This is used to coalesce copies which were not coalesced away before
 401 /// allocation either due to dest and src being in different register classes or
 402 /// because the coalescer was overly conservative.
 403 unsigned RALinScan::attemptTrivialCoalescing(LiveInterval &cur, unsigned Reg) {
 404   unsigned Preference = vrm_->getRegAllocPref(cur.reg);
 405   if ((Preference && Preference == Reg) || !cur.containsOneValue())
 406     return Reg;
 407
 408   // We cannot handle complicated live ranges. Simple linear stuff only.
 409   if (cur.ranges.size() != 1)
 410     return Reg;
 411
 412   const LiveRange &range = cur.ranges.front();
 413
 414   VNInfo *vni = range.valno;
 415   if (vni->isUnused())
 416     return Reg;
 417
 418   unsigned CandReg;
 419   {
 420     MachineInstr *CopyMI;
 421     unsigned SrcReg, DstReg, SrcSubReg, DstSubReg;
 422     if (vni->def != SlotIndex() && vni->isDefAccurate() &&
 423         (CopyMI = li_->getInstructionFromIndex(vni->def)) &&
 424         tii_->isMoveInstr(*CopyMI, SrcReg, DstReg, SrcSubReg, DstSubReg))
 425       // Defined by a copy, try to extend SrcReg forward
 426       CandReg = SrcReg;
 427     else if (TrivCoalesceEnds &&
 428              (CopyMI =
 429               li_->getInstructionFromIndex(range.end.getBaseIndex())) &&
 430              tii_->isMoveInstr(*CopyMI, SrcReg, DstReg, SrcSubReg, DstSubReg) &&
 431              cur.reg == SrcReg)
 432       // Only used by a copy, try to extend DstReg backwards
 433       CandReg = DstReg;
 434     else
 435       return Reg;
 436   }
 437
 438   if (TargetRegisterInfo::isVirtualRegister(CandReg)) {
 439     if (!vrm_->isAssignedReg(CandReg))
 440       return Reg;
 441     CandReg = vrm_->getPhys(CandReg);
 442   }
 443   if (Reg == CandReg)
 444     return Reg;
 445
 446   const TargetRegisterClass *RC = mri_->getRegClass(cur.reg);
 447   if (!RC->contains(CandReg))
 448     return Reg;
 449
 450   if (li_->conflictsWithPhysReg(cur, *vrm_, CandReg))
 451     return Reg;
 452
 453   // Try to coalesce.
 454   DEBUG(dbgs() << "Coalescing: " << cur << " -> " << tri_->getName(CandReg)
 455         << '\n');
 456   vrm_->clearVirt(cur.reg);
 457   vrm_->assignVirt2Phys(cur.reg, CandReg);
 458
 459   ++NumCoalesce;
 460   return CandReg;
 461 }
 462
 463 bool RALinScan::runOnMachineFunction(MachineFunction &fn) {
 464   mf_ = &fn;
 465   mri_ = &fn.getRegInfo();
 466   tm_ = &fn.getTarget();
 467   tri_ = tm_->getRegisterInfo();
 468   tii_ = tm_->getInstrInfo();
 469   allocatableRegs_ = tri_->getAllocatableSet(fn);
 470   li_ = &getAnalysis<LiveIntervals>();
 471   ls_ = &getAnalysis<LiveStacks>();
 472   loopInfo = &getAnalysis<MachineLoopInfo>();
 473
 474   // We don't run the coalescer here because we have no reason to
 475   // interact with it.  If the coalescer requires interaction, it
 476   // won't do anything.  If it doesn't require interaction, we assume
 477   // it was run as a separate pass.
 478
 479   // If this is the first function compiled, compute the related reg classes.
 480   if (RelatedRegClasses.empty())
 481     ComputeRelatedRegClasses();
 482
 483   // Also resize register usage trackers.
 484   initRegUses();
 485
 486   vrm_ = &getAnalysis<VirtRegMap>();
 487   if (!rewriter_.get()) rewriter_.reset(createVirtRegRewriter());
 488
 489   spiller_.reset(createSpiller(mf_, li_, loopInfo, vrm_));
 490
 491   initIntervalSets();
 492
 493   linearScan();
 494
 495   // Rewrite spill code and update the PhysRegsUsed set.
 496   rewriter_->runOnMachineFunction(*mf_, *vrm_, li_);
 497
 498   assert(unhandled_.empty() && "Unhandled live intervals remain!");
 499
 500   finalizeRegUses();
 501
 502   fixed_.clear();
 503   active_.clear();
 504   inactive_.clear();
 505   handled_.clear();
 506   NextReloadMap.clear();
 507   DowngradedRegs.clear();
 508   DowngradeMap.clear();
 509   spiller_.reset(0);
 510
 511   return true;
 512 }
 513
 514 /// initIntervalSets - initialize the interval sets.
 515 ///
 516 void RALinScan::initIntervalSets()
 517 {
 518   assert(unhandled_.empty() && fixed_.empty() &&
 519          active_.empty() && inactive_.empty() &&
 520          "interval sets should be empty on initialization");
 521
 522   handled_.reserve(li_->getNumIntervals());
 523
 524   for (LiveIntervals::iterator i = li_->begin(), e = li_->end(); i != e; ++i) {
 525     if (TargetRegisterInfo::isPhysicalRegister(i->second->reg)) {
 526       if (!i->second->empty()) {
 527         mri_->setPhysRegUsed(i->second->reg);
 528         fixed_.push_back(std::make_pair(i->second, i->second->begin()));
 529       }
 530     } else {
 531       if (i->second->empty()) {
 532         assignRegOrStackSlotAtInterval(i->second);
 533       }
 534       else
 535         unhandled_.push(i->second);
 536     }
 537   }
 538 }
 539
 540 void RALinScan::linearScan() {
 541   // linear scan algorithm
 542   DEBUG({
 543       dbgs() << "********** LINEAR SCAN **********\n"
 544              << "********** Function: "
 545              << mf_->getFunction()->getName() << '\n';
 546       printIntervals("fixed", fixed_.begin(), fixed_.end());
 547     });
 548
 549   while (!unhandled_.empty()) {
 550     // pick the interval with the earliest start point
 551     LiveInterval* cur = unhandled_.top();
 552     unhandled_.pop();
 553     ++NumIters;
 554     DEBUG(dbgs() << "\n*** CURRENT ***: " << *cur << '\n');
 555
 556     assert(!cur->empty() && "Empty interval in unhandled set.");
 557
 558     processActiveIntervals(cur->beginIndex());
 559     processInactiveIntervals(cur->beginIndex());
 560
 561     assert(TargetRegisterInfo::isVirtualRegister(cur->reg) &&
 562            "Can only allocate virtual registers!");
 563
 564     // Allocating a virtual register. try to find a free
 565     // physical register or spill an interval (possibly this one) in order to
 566     // assign it one.
 567     assignRegOrStackSlotAtInterval(cur);
 568
 569     DEBUG({
 570         printIntervals("active", active_.begin(), active_.end());
 571         printIntervals("inactive", inactive_.begin(), inactive_.end());
 572       });
 573   }
 574
 575   // Expire any remaining active intervals
 576   while (!active_.empty()) {
 577     IntervalPtr &IP = active_.back();
 578     unsigned reg = IP.first->reg;
 579     DEBUG(dbgs() << "\tinterval " << *IP.first << " expired\n");
 580     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 581            "Can only allocate virtual registers!");
 582     reg = vrm_->getPhys(reg);
 583     delRegUse(reg);
 584     active_.pop_back();
 585   }
 586
 587   // Expire any remaining inactive intervals
 588   DEBUG({
 589       for (IntervalPtrs::reverse_iterator
 590              i = inactive_.rbegin(); i != inactive_.rend(); ++i)
 591         dbgs() << "\tinterval " << *i->first << " expired\n";
 592     });
 593   inactive_.clear();
 594
 595   // Add live-ins to every BB except for entry. Also perform trivial coalescing.
 596   MachineFunction::iterator EntryMBB = mf_->begin();
 597   SmallVector<MachineBasicBlock*, 8> LiveInMBBs;
 598   for (LiveIntervals::iterator i = li_->begin(), e = li_->end(); i != e; ++i) {
 599     LiveInterval &cur = *i->second;
 600     unsigned Reg = 0;
 601     bool isPhys = TargetRegisterInfo::isPhysicalRegister(cur.reg);
 602     if (isPhys)
 603       Reg = cur.reg;
 604     else if (vrm_->isAssignedReg(cur.reg))
 605       Reg = attemptTrivialCoalescing(cur, vrm_->getPhys(cur.reg));
 606     if (!Reg)
 607       continue;
 608     // Ignore splited live intervals.
 609     if (!isPhys && vrm_->getPreSplitReg(cur.reg))
 610       continue;
 611
 612     for (LiveInterval::Ranges::const_iterator I = cur.begin(), E = cur.end();
 613          I != E; ++I) {
 614       const LiveRange &LR = *I;
 615       if (li_->findLiveInMBBs(LR.start, LR.end, LiveInMBBs)) {
 616         for (unsigned i = 0, e = LiveInMBBs.size(); i != e; ++i)
 617           if (LiveInMBBs[i] != EntryMBB) {
 618             assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
 619                    "Adding a virtual register to livein set?");
 620             LiveInMBBs[i]->addLiveIn(Reg);
 621           }
 622         LiveInMBBs.clear();
 623       }
 624     }
 625   }
 626
 627   DEBUG(dbgs() << *vrm_);
 628
 629   // Look for physical registers that end up not being allocated even though
 630   // register allocator had to spill other registers in its register class.
 631   if (ls_->getNumIntervals() == 0)
 632     return;
 633   if (!vrm_->FindUnusedRegisters(li_))
 634     return;
 635 }
 636
 637 /// processActiveIntervals - expire old intervals and move non-overlapping ones
 638 /// to the inactive list.
 639 void RALinScan::processActiveIntervals(SlotIndex CurPoint)
 640 {
 641   DEBUG(dbgs() << "\tprocessing active intervals:\n");
 642
 643   for (unsigned i = 0, e = active_.size(); i != e; ++i) {
 644     LiveInterval *Interval = active_[i].first;
 645     LiveInterval::iterator IntervalPos = active_[i].second;
 646     unsigned reg = Interval->reg;
 647
 648     IntervalPos = Interval->advanceTo(IntervalPos, CurPoint);
 649
 650     if (IntervalPos == Interval->end()) {     // Remove expired intervals.
 651       DEBUG(dbgs() << "\t\tinterval " << *Interval << " expired\n");
 652       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 653              "Can only allocate virtual registers!");
 654       reg = vrm_->getPhys(reg);
 655       delRegUse(reg);
 656
 657       // Pop off the end of the list.
 658       active_[i] = active_.back();
 659       active_.pop_back();
 660       --i; --e;
 661
 662     } else if (IntervalPos->start > CurPoint) {
 663       // Move inactive intervals to inactive list.
 664       DEBUG(dbgs() << "\t\tinterval " << *Interval << " inactive\n");
 665       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 666              "Can only allocate virtual registers!");
 667       reg = vrm_->getPhys(reg);
 668       delRegUse(reg);
 669       // add to inactive.
 670       inactive_.push_back(std::make_pair(Interval, IntervalPos));
 671
 672       // Pop off the end of the list.
 673       active_[i] = active_.back();
 674       active_.pop_back();
 675       --i; --e;
 676     } else {
 677       // Otherwise, just update the iterator position.
 678       active_[i].second = IntervalPos;
 679     }
 680   }
 681 }
 682
 683 /// processInactiveIntervals - expire old intervals and move overlapping
 684 /// ones to the active list.
 685 void RALinScan::processInactiveIntervals(SlotIndex CurPoint)
 686 {
 687   DEBUG(dbgs() << "\tprocessing inactive intervals:\n");
 688
 689   for (unsigned i = 0, e = inactive_.size(); i != e; ++i) {
 690     LiveInterval *Interval = inactive_[i].first;
 691     LiveInterval::iterator IntervalPos = inactive_[i].second;
 692     unsigned reg = Interval->reg;
 693
 694     IntervalPos = Interval->advanceTo(IntervalPos, CurPoint);
 695
 696     if (IntervalPos == Interval->end()) {       // remove expired intervals.
 697       DEBUG(dbgs() << "\t\tinterval " << *Interval << " expired\n");
 698
 699       // Pop off the end of the list.
 700       inactive_[i] = inactive_.back();
 701       inactive_.pop_back();
 702       --i; --e;
 703     } else if (IntervalPos->start <= CurPoint) {
 704       // move re-activated intervals in active list
 705       DEBUG(dbgs() << "\t\tinterval " << *Interval << " active\n");
 706       assert(TargetRegisterInfo::isVirtualRegister(reg) &&
 707              "Can only allocate virtual registers!");
 708       reg = vrm_->getPhys(reg);
 709       addRegUse(reg);
 710       // add to active
 711       active_.push_back(std::make_pair(Interval, IntervalPos));
 712
 713       // Pop off the end of the list.
 714       inactive_[i] = inactive_.back();
 715       inactive_.pop_back();
 716       --i; --e;
 717     } else {
 718       // Otherwise, just update the iterator position.
 719       inactive_[i].second = IntervalPos;
 720     }
 721   }
 722 }
 723
 724 /// updateSpillWeights - updates the spill weights of the specifed physical
 725 /// register and its weight.
 726 void RALinScan::updateSpillWeights(std::vector<float> &Weights,
 727                                    unsigned reg, float weight,
 728                                    const TargetRegisterClass *RC) {
 729   SmallSet<unsigned, 4> Processed;
 730   SmallSet<unsigned, 4> SuperAdded;
 731   SmallVector<unsigned, 4> Supers;
 732   Weights[reg] += weight;
 733   Processed.insert(reg);
 734   for (const unsigned* as = tri_->getAliasSet(reg); *as; ++as) {
 735     Weights[*as] += weight;
 736     Processed.insert(*as);
 737     if (tri_->isSubRegister(*as, reg) &&
 738         SuperAdded.insert(*as) &&
 739         RC->contains(*as)) {
 740       Supers.push_back(*as);
 741     }
 742   }
 743
 744   // If the alias is a super-register, and the super-register is in the
 745   // register class we are trying to allocate. Then add the weight to all
 746   // sub-registers of the super-register even if they are not aliases.
 747   // e.g. allocating for GR32, bh is not used, updating bl spill weight.
 748   //      bl should get the same spill weight otherwise it will be choosen
 749   //      as a spill candidate since spilling bh doesn't make ebx available.
 750   for (unsigned i = 0, e = Supers.size(); i != e; ++i) {
 751     for (const unsigned *sr = tri_->getSubRegisters(Supers[i]); *sr; ++sr)
 752       if (!Processed.count(*sr))
 753         Weights[*sr] += weight;
 754   }
 755 }
 756
 757 static
 758 RALinScan::IntervalPtrs::iterator
 759 FindIntervalInVector(RALinScan::IntervalPtrs &IP, LiveInterval *LI) {
 760   for (RALinScan::IntervalPtrs::iterator I = IP.begin(), E = IP.end();
 761        I != E; ++I)
 762     if (I->first == LI) return I;
 763   return IP.end();
 764 }
 765
 766 static void RevertVectorIteratorsTo(RALinScan::IntervalPtrs &V, SlotIndex Point){
 767   for (unsigned i = 0, e = V.size(); i != e; ++i) {
 768     RALinScan::IntervalPtr &IP = V[i];
 769     LiveInterval::iterator I = std::upper_bound(IP.first->begin(),
 770                                                 IP.second, Point);
 771     if (I != IP.first->begin()) --I;
 772     IP.second = I;
 773   }
 774 }
 775
 776 /// addStackInterval - Create a LiveInterval for stack if the specified live
 777 /// interval has been spilled.
 778 static void addStackInterval(LiveInterval *cur, LiveStacks *ls_,
 779                              LiveIntervals *li_,
 780                              MachineRegisterInfo* mri_, VirtRegMap &vrm_) {
 781   int SS = vrm_.getStackSlot(cur->reg);
 782   if (SS == VirtRegMap::NO_STACK_SLOT)
 783     return;
 784
 785   const TargetRegisterClass *RC = mri_->getRegClass(cur->reg);
 786   LiveInterval &SI = ls_->getOrCreateInterval(SS, RC);
 787
 788   VNInfo *VNI;
 789   if (SI.hasAtLeastOneValue())
 790     VNI = SI.getValNumInfo(0);
 791   else
 792     VNI = SI.getNextValue(SlotIndex(), 0, false,
 793                           ls_->getVNInfoAllocator());
 794
 795   LiveInterval &RI = li_->getInterval(cur->reg);
 796   // FIXME: This may be overly conservative.
 797   SI.MergeRangesInAsValue(RI, VNI);
 798 }
 799
 800 /// getConflictWeight - Return the number of conflicts between cur
 801 /// live interval and defs and uses of Reg weighted by loop depthes.
 802 static
 803 float getConflictWeight(LiveInterval *cur, unsigned Reg, LiveIntervals *li_,
 804                         MachineRegisterInfo *mri_,
 805                         const MachineLoopInfo *loopInfo) {
 806   float Conflicts = 0;
 807   for (MachineRegisterInfo::reg_iterator I = mri_->reg_begin(Reg),
 808          E = mri_->reg_end(); I != E; ++I) {
 809     MachineInstr *MI = &*I;
 810     if (cur->liveAt(li_->getInstructionIndex(MI))) {
 811       unsigned loopDepth = loopInfo->getLoopDepth(MI->getParent());
 812       Conflicts += powf(10.0f, (float)loopDepth);
 813     }
 814   }
 815   return Conflicts;
 816 }
 817
 818 /// findIntervalsToSpill - Determine the intervals to spill for the
 819 /// specified interval. It's passed the physical registers whose spill
 820 /// weight is the lowest among all the registers whose live intervals
 821 /// conflict with the interval.
 822 void RALinScan::findIntervalsToSpill(LiveInterval *cur,
 823                             std::vector<std::pair<unsigned,float> > &Candidates,
 824                             unsigned NumCands,
 825                             SmallVector<LiveInterval*, 8> &SpillIntervals) {
 826   // We have figured out the *best* register to spill. But there are other
 827   // registers that are pretty good as well (spill weight within 3%). Spill
 828   // the one that has fewest defs and uses that conflict with cur.
 829   float Conflicts[3] = { 0.0f, 0.0f, 0.0f };
 830   SmallVector<LiveInterval*, 8> SLIs[3];
 831
 832   DEBUG({
 833       dbgs() << "\tConsidering " << NumCands << " candidates: ";
 834       for (unsigned i = 0; i != NumCands; ++i)
 835         dbgs() << tri_->getName(Candidates[i].first) << " ";
 836       dbgs() << "\n";
 837     });
 838
 839   // Calculate the number of conflicts of each candidate.
 840   for (IntervalPtrs::iterator i = active_.begin(); i != active_.end(); ++i) {
 841     unsigned Reg = i->first->reg;
 842     unsigned PhysReg = vrm_->getPhys(Reg);
 843     if (!cur->overlapsFrom(*i->first, i->second))
 844       continue;
 845     for (unsigned j = 0; j < NumCands; ++j) {
 846       unsigned Candidate = Candidates[j].first;
 847       if (tri_->regsOverlap(PhysReg, Candidate)) {
 848         if (NumCands > 1)
 849           Conflicts[j] += getConflictWeight(cur, Reg, li_, mri_, loopInfo);
 850         SLIs[j].push_back(i->first);
 851       }
 852     }
 853   }
 854
 855   for (IntervalPtrs::iterator i = inactive_.begin(); i != inactive_.end(); ++i){
 856     unsigned Reg = i->first->reg;
 857     unsigned PhysReg = vrm_->getPhys(Reg);
 858     if (!cur->overlapsFrom(*i->first, i->second-1))
 859       continue;
 860     for (unsigned j = 0; j < NumCands; ++j) {
 861       unsigned Candidate = Candidates[j].first;
 862       if (tri_->regsOverlap(PhysReg, Candidate)) {
 863         if (NumCands > 1)
 864           Conflicts[j] += getConflictWeight(cur, Reg, li_, mri_, loopInfo);
 865         SLIs[j].push_back(i->first);
 866       }
 867     }
 868   }
 869
 870   // Which is the best candidate?
 871   unsigned BestCandidate = 0;
 872   float MinConflicts = Conflicts[0];
 873   for (unsigned i = 1; i != NumCands; ++i) {
 874     if (Conflicts[i] < MinConflicts) {
 875       BestCandidate = i;
 876       MinConflicts = Conflicts[i];
 877     }
 878   }
 879
 880   std::copy(SLIs[BestCandidate].begin(), SLIs[BestCandidate].end(),
 881             std::back_inserter(SpillIntervals));
 882 }
 883
 884 namespace {
 885   struct WeightCompare {
 886   private:
 887     const RALinScan &Allocator;
 888
 889   public:
 890     WeightCompare(const RALinScan &Alloc) : Allocator(Alloc) {}
 891
 892     typedef std::pair<unsigned, float> RegWeightPair;
 893     bool operator()(const RegWeightPair &LHS, const RegWeightPair &RHS) const {
 894       return LHS.second < RHS.second && !Allocator.isRecentlyUsed(LHS.first);
 895     }
 896   };
 897 }
 898
 899 static bool weightsAreClose(float w1, float w2) {
 900   if (!NewHeuristic)
 901     return false;
 902
 903   float diff = w1 - w2;
 904   if (diff <= 0.02f)  // Within 0.02f
 905     return true;
 906   return (diff / w2) <= 0.05f;  // Within 5%.
 907 }
 908
 909 LiveInterval *RALinScan::hasNextReloadInterval(LiveInterval *cur) {
 910   DenseMap<unsigned, unsigned>::iterator I = NextReloadMap.find(cur->reg);
 911   if (I == NextReloadMap.end())
 912     return 0;
 913   return &li_->getInterval(I->second);
 914 }
 915
 916 void RALinScan::DowngradeRegister(LiveInterval *li, unsigned Reg) {
 917   bool isNew = DowngradedRegs.insert(Reg);
 918   isNew = isNew; // Silence compiler warning.
 919   assert(isNew && "Multiple reloads holding the same register?");
 920   DowngradeMap.insert(std::make_pair(li->reg, Reg));
 921   for (const unsigned *AS = tri_->getAliasSet(Reg); *AS; ++AS) {
 922     isNew = DowngradedRegs.insert(*AS);
 923     isNew = isNew; // Silence compiler warning.
 924     assert(isNew && "Multiple reloads holding the same register?");
 925     DowngradeMap.insert(std::make_pair(li->reg, *AS));
 926   }
 927   ++NumDowngrade;
 928 }
 929
 930 void RALinScan::UpgradeRegister(unsigned Reg) {
 931   if (Reg) {
 932     DowngradedRegs.erase(Reg);
 933     for (const unsigned *AS = tri_->getAliasSet(Reg); *AS; ++AS)
 934       DowngradedRegs.erase(*AS);
 935   }
 936 }
 937
 938 namespace {
 939   struct LISorter {
 940     bool operator()(LiveInterval* A, LiveInterval* B) {
 941       return A->beginIndex() < B->beginIndex();
 942     }
 943   };
 944 }
 945
 946 /// assignRegOrStackSlotAtInterval - assign a register if one is available, or
 947 /// spill.
 948 void RALinScan::assignRegOrStackSlotAtInterval(LiveInterval* cur) {
 949   DEBUG(dbgs() << "\tallocating current interval: ");
 950
 951   // This is an implicitly defined live interval, just assign any register.
 952   const TargetRegisterClass *RC = mri_->getRegClass(cur->reg);
 953   if (cur->empty()) {
 954     unsigned physReg = vrm_->getRegAllocPref(cur->reg);
 955     if (!physReg)
 956       physReg = *RC->allocation_order_begin(*mf_);
 957     DEBUG(dbgs() <<  tri_->getName(physReg) << '\n');
 958     // Note the register is not really in use.
 959     vrm_->assignVirt2Phys(cur->reg, physReg);
 960     return;
 961   }
 962
 963   backUpRegUses();
 964
 965   std::vector<std::pair<unsigned, float> > SpillWeightsToAdd;
 966   SlotIndex StartPosition = cur->beginIndex();
 967   const TargetRegisterClass *RCLeader = RelatedRegClasses.getLeaderValue(RC);
 968
 969   // If start of this live interval is defined by a move instruction and its
 970   // source is assigned a physical register that is compatible with the target
 971   // register class, then we should try to assign it the same register.
 972   // This can happen when the move is from a larger register class to a smaller
 973   // one, e.g. X86::mov32to32_. These move instructions are not coalescable.
 974   if (!vrm_->getRegAllocPref(cur->reg) && cur->hasAtLeastOneValue()) {
 975     VNInfo *vni = cur->begin()->valno;
 976     if ((vni->def != SlotIndex()) && !vni->isUnused() &&
 977          vni->isDefAccurate()) {
 978       MachineInstr *CopyMI = li_->getInstructionFromIndex(vni->def);
 979       unsigned SrcReg, DstReg, SrcSubReg, DstSubReg;
 980       if (CopyMI &&
 981           tii_->isMoveInstr(*CopyMI, SrcReg, DstReg, SrcSubReg, DstSubReg)) {
 982         unsigned Reg = 0;
 983         if (TargetRegisterInfo::isPhysicalRegister(SrcReg))
 984           Reg = SrcReg;
 985         else if (vrm_->isAssignedReg(SrcReg))
 986           Reg = vrm_->getPhys(SrcReg);
 987         if (Reg) {
 988           if (SrcSubReg)
 989             Reg = tri_->getSubReg(Reg, SrcSubReg);
 990           if (DstSubReg)
 991             Reg = tri_->getMatchingSuperReg(Reg, DstSubReg, RC);
 992           if (Reg && allocatableRegs_[Reg] && RC->contains(Reg))
 993             mri_->setRegAllocationHint(cur->reg, 0, Reg);
 994         }
 995       }
 996     }
 997   }
 998
 999   // For every interval in inactive we overlap with, mark the
1000   // register as not free and update spill weights.
1001   for (IntervalPtrs::const_iterator i = inactive_.begin(),
1002          e = inactive_.end(); i != e; ++i) {
1003     unsigned Reg = i->first->reg;
1004     assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
1005            "Can only allocate virtual registers!");
1006     const TargetRegisterClass *RegRC = mri_->getRegClass(Reg);
1007     // If this is not in a related reg class to the register we're allocating,
1008     // don't check it.
1009     if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader &&
1010         cur->overlapsFrom(*i->first, i->second-1)) {
1011       Reg = vrm_->getPhys(Reg);
1012       addRegUse(Reg);
1013       SpillWeightsToAdd.push_back(std::make_pair(Reg, i->first->weight));
1014     }
1015   }
1016
1017   // Speculatively check to see if we can get a register right now.  If not,
1018   // we know we won't be able to by adding more constraints.  If so, we can
1019   // check to see if it is valid.  Doing an exhaustive search of the fixed_ list
1020   // is very bad (it contains all callee clobbered registers for any functions
1021   // with a call), so we want to avoid doing that if possible.
1022   unsigned physReg = getFreePhysReg(cur);
1023   unsigned BestPhysReg = physReg;
1024   if (physReg) {
1025     // We got a register.  However, if it's in the fixed_ list, we might
1026     // conflict with it.  Check to see if we conflict with it or any of its
1027     // aliases.
1028     SmallSet<unsigned, 8> RegAliases;
1029     for (const unsigned *AS = tri_->getAliasSet(physReg); *AS; ++AS)
1030       RegAliases.insert(*AS);
1031
1032     bool ConflictsWithFixed = false;
1033     for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1034       IntervalPtr &IP = fixed_[i];
1035       if (physReg == IP.first->reg || RegAliases.count(IP.first->reg)) {
1036         // Okay, this reg is on the fixed list.  Check to see if we actually
1037         // conflict.
1038         LiveInterval *I = IP.first;
1039         if (I->endIndex() > StartPosition) {
1040           LiveInterval::iterator II = I->advanceTo(IP.second, StartPosition);
1041           IP.second = II;
1042           if (II != I->begin() && II->start > StartPosition)
1043             --II;
1044           if (cur->overlapsFrom(*I, II)) {
1045             ConflictsWithFixed = true;
1046             break;
1047           }
1048         }
1049       }
1050     }
1051
1052     // Okay, the register picked by our speculative getFreePhysReg call turned
1053     // out to be in use.  Actually add all of the conflicting fixed registers to
1054     // regUse_ so we can do an accurate query.
1055     if (ConflictsWithFixed) {
1056       // For every interval in fixed we overlap with, mark the register as not
1057       // free and update spill weights.
1058       for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1059         IntervalPtr &IP = fixed_[i];
1060         LiveInterval *I = IP.first;
1061
1062         const TargetRegisterClass *RegRC = OneClassForEachPhysReg[I->reg];
1063         if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader &&
1064             I->endIndex() > StartPosition) {
1065           LiveInterval::iterator II = I->advanceTo(IP.second, StartPosition);
1066           IP.second = II;
1067           if (II != I->begin() && II->start > StartPosition)
1068             --II;
1069           if (cur->overlapsFrom(*I, II)) {
1070             unsigned reg = I->reg;
1071             addRegUse(reg);
1072             SpillWeightsToAdd.push_back(std::make_pair(reg, I->weight));
1073           }
1074         }
1075       }
1076
1077       // Using the newly updated regUse_ object, which includes conflicts in the
1078       // future, see if there are any registers available.
1079       physReg = getFreePhysReg(cur);
1080     }
1081   }
1082
1083   // Restore the physical register tracker, removing information about the
1084   // future.
1085   restoreRegUses();
1086
1087   // If we find a free register, we are done: assign this virtual to
1088   // the free physical register and add this interval to the active
1089   // list.
1090   if (physReg) {
1091     DEBUG(dbgs() <<  tri_->getName(physReg) << '\n');
1092     vrm_->assignVirt2Phys(cur->reg, physReg);
1093     addRegUse(physReg);
1094     active_.push_back(std::make_pair(cur, cur->begin()));
1095     handled_.push_back(cur);
1096
1097     // "Upgrade" the physical register since it has been allocated.
1098     UpgradeRegister(physReg);
1099     if (LiveInterval *NextReloadLI = hasNextReloadInterval(cur)) {
1100       // "Downgrade" physReg to try to keep physReg from being allocated until
1101       // the next reload from the same SS is allocated.
1102       mri_->setRegAllocationHint(NextReloadLI->reg, 0, physReg);
1103       DowngradeRegister(cur, physReg);
1104     }
1105     return;
1106   }
1107   DEBUG(dbgs() << "no free registers\n");
1108
1109   // Compile the spill weights into an array that is better for scanning.
1110   std::vector<float> SpillWeights(tri_->getNumRegs(), 0.0f);
1111   for (std::vector<std::pair<unsigned, float> >::iterator
1112        I = SpillWeightsToAdd.begin(), E = SpillWeightsToAdd.end(); I != E; ++I)
1113     updateSpillWeights(SpillWeights, I->first, I->second, RC);
1114
1115   // for each interval in active, update spill weights.
1116   for (IntervalPtrs::const_iterator i = active_.begin(), e = active_.end();
1117        i != e; ++i) {
1118     unsigned reg = i->first->reg;
1119     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
1120            "Can only allocate virtual registers!");
1121     reg = vrm_->getPhys(reg);
1122     updateSpillWeights(SpillWeights, reg, i->first->weight, RC);
1123   }
1124
1125   DEBUG(dbgs() << "\tassigning stack slot at interval "<< *cur << ":\n");
1126
1127   // Find a register to spill.
1128   float minWeight = HUGE_VALF;
1129   unsigned minReg = 0;
1130
1131   bool Found = false;
1132   std::vector<std::pair<unsigned,float> > RegsWeights;
1133   if (!minReg || SpillWeights[minReg] == HUGE_VALF)
1134     for (TargetRegisterClass::iterator i = RC->allocation_order_begin(*mf_),
1135            e = RC->allocation_order_end(*mf_); i != e; ++i) {
1136       unsigned reg = *i;
1137       float regWeight = SpillWeights[reg];
1138       // Skip recently allocated registers.
1139       if (minWeight > regWeight && !isRecentlyUsed(reg))
1140         Found = true;
1141       RegsWeights.push_back(std::make_pair(reg, regWeight));
1142     }
1143
1144   // If we didn't find a register that is spillable, try aliases?
1145   if (!Found) {
1146     for (TargetRegisterClass::iterator i = RC->allocation_order_begin(*mf_),
1147            e = RC->allocation_order_end(*mf_); i != e; ++i) {
1148       unsigned reg = *i;
1149       // No need to worry about if the alias register size < regsize of RC.
1150       // We are going to spill all registers that alias it anyway.
1151       for (const unsigned* as = tri_->getAliasSet(reg); *as; ++as)
1152         RegsWeights.push_back(std::make_pair(*as, SpillWeights[*as]));
1153     }
1154   }
1155
1156   // Sort all potential spill candidates by weight.
1157   std::sort(RegsWeights.begin(), RegsWeights.end(), WeightCompare(*this));
1158   minReg = RegsWeights[0].first;
1159   minWeight = RegsWeights[0].second;
1160   if (minWeight == HUGE_VALF) {
1161     // All registers must have inf weight. Just grab one!
1162     minReg = BestPhysReg ? BestPhysReg : *RC->allocation_order_begin(*mf_);
1163     if (cur->weight == HUGE_VALF ||
1164         li_->getApproximateInstructionCount(*cur) == 0) {
1165       // Spill a physical register around defs and uses.
1166       if (li_->spillPhysRegAroundRegDefsUses(*cur, minReg, *vrm_)) {
1167         // spillPhysRegAroundRegDefsUses may have invalidated iterator stored
1168         // in fixed_. Reset them.
1169         for (unsigned i = 0, e = fixed_.size(); i != e; ++i) {
1170           IntervalPtr &IP = fixed_[i];
1171           LiveInterval *I = IP.first;
1172           if (I->reg == minReg || tri_->isSubRegister(minReg, I->reg))
1173             IP.second = I->advanceTo(I->begin(), StartPosition);
1174         }
1175
1176         DowngradedRegs.clear();
1177         assignRegOrStackSlotAtInterval(cur);
1178       } else {
1179         assert(false && "Ran out of registers during register allocation!");
1180         llvm_report_error("Ran out of registers during register allocation!");
1181       }
1182       return;
1183     }
1184   }
1185
1186   // Find up to 3 registers to consider as spill candidates.
1187   unsigned LastCandidate = RegsWeights.size() >= 3 ? 3 : 1;
1188   while (LastCandidate > 1) {
1189     if (weightsAreClose(RegsWeights[LastCandidate-1].second, minWeight))
1190       break;
1191     --LastCandidate;
1192   }
1193
1194   DEBUG({
1195       dbgs() << "\t\tregister(s) with min weight(s): ";
1196
1197       for (unsigned i = 0; i != LastCandidate; ++i)
1198         dbgs() << tri_->getName(RegsWeights[i].first)
1199                << " (" << RegsWeights[i].second << ")\n";
1200     });
1201
1202   // If the current has the minimum weight, we need to spill it and
1203   // add any added intervals back to unhandled, and restart
1204   // linearscan.
1205   if (cur->weight != HUGE_VALF && cur->weight <= minWeight) {
1206     DEBUG(dbgs() << "\t\t\tspilling(c): " << *cur << '\n');
1207     SmallVector<LiveInterval*, 8> spillIs;
1208     std::vector<LiveInterval*> added;
1209
1210     added = spiller_->spill(cur, spillIs);
1211
1212     std::sort(added.begin(), added.end(), LISorter());
1213     addStackInterval(cur, ls_, li_, mri_, *vrm_);
1214     if (added.empty())
1215       return;  // Early exit if all spills were folded.
1216
1217     // Merge added with unhandled.  Note that we have already sorted
1218     // intervals returned by addIntervalsForSpills by their starting
1219     // point.
1220     // This also update the NextReloadMap. That is, it adds mapping from a
1221     // register defined by a reload from SS to the next reload from SS in the
1222     // same basic block.
1223     MachineBasicBlock *LastReloadMBB = 0;
1224     LiveInterval *LastReload = 0;
1225     int LastReloadSS = VirtRegMap::NO_STACK_SLOT;
1226     for (unsigned i = 0, e = added.size(); i != e; ++i) {
1227       LiveInterval *ReloadLi = added[i];
1228       if (ReloadLi->weight == HUGE_VALF &&
1229           li_->getApproximateInstructionCount(*ReloadLi) == 0) {
1230         SlotIndex ReloadIdx = ReloadLi->beginIndex();
1231         MachineBasicBlock *ReloadMBB = li_->getMBBFromIndex(ReloadIdx);
1232         int ReloadSS = vrm_->getStackSlot(ReloadLi->reg);
1233         if (LastReloadMBB == ReloadMBB && LastReloadSS == ReloadSS) {
1234           // Last reload of same SS is in the same MBB. We want to try to
1235           // allocate both reloads the same register and make sure the reg
1236           // isn't clobbered in between if at all possible.
1237           assert(LastReload->beginIndex() < ReloadIdx);
1238           NextReloadMap.insert(std::make_pair(LastReload->reg, ReloadLi->reg));
1239         }
1240         LastReloadMBB = ReloadMBB;
1241         LastReload = ReloadLi;
1242         LastReloadSS = ReloadSS;
1243       }
1244       unhandled_.push(ReloadLi);
1245     }
1246     return;
1247   }
1248
1249   ++NumBacktracks;
1250
1251   // Push the current interval back to unhandled since we are going
1252   // to re-run at least this iteration. Since we didn't modify it it
1253   // should go back right in the front of the list
1254   unhandled_.push(cur);
1255
1256   assert(TargetRegisterInfo::isPhysicalRegister(minReg) &&
1257          "did not choose a register to spill?");
1258
1259   // We spill all intervals aliasing the register with
1260   // minimum weight, rollback to the interval with the earliest
1261   // start point and let the linear scan algorithm run again
1262   SmallVector<LiveInterval*, 8> spillIs;
1263
1264   // Determine which intervals have to be spilled.
1265   findIntervalsToSpill(cur, RegsWeights, LastCandidate, spillIs);
1266
1267   // Set of spilled vregs (used later to rollback properly)
1268   SmallSet<unsigned, 8> spilled;
1269
1270   // The earliest start of a Spilled interval indicates up to where
1271   // in handled we need to roll back
1272   assert(!spillIs.empty() && "No spill intervals?");
1273   SlotIndex earliestStart = spillIs[0]->beginIndex();
1274
1275   // Spill live intervals of virtual regs mapped to the physical register we
1276   // want to clear (and its aliases).  We only spill those that overlap with the
1277   // current interval as the rest do not affect its allocation. we also keep
1278   // track of the earliest start of all spilled live intervals since this will
1279   // mark our rollback point.
1280   std::vector<LiveInterval*> added;
1281   while (!spillIs.empty()) {
1282     LiveInterval *sli = spillIs.back();
1283     spillIs.pop_back();
1284     DEBUG(dbgs() << "\t\t\tspilling(a): " << *sli << '\n');
1285     if (sli->beginIndex() < earliestStart)
1286       earliestStart = sli->beginIndex();
1287
1288     std::vector<LiveInterval*> newIs;
1289     newIs = spiller_->spill(sli, spillIs, &earliestStart);
1290     addStackInterval(sli, ls_, li_, mri_, *vrm_);
1291     std::copy(newIs.begin(), newIs.end(), std::back_inserter(added));
1292     spilled.insert(sli->reg);
1293   }
1294
1295   DEBUG(dbgs() << "\t\trolling back to: " << earliestStart << '\n');
1296
1297   // Scan handled in reverse order up to the earliest start of a
1298   // spilled live interval and undo each one, restoring the state of
1299   // unhandled.
1300   while (!handled_.empty()) {
1301     LiveInterval* i = handled_.back();
1302     // If this interval starts before t we are done.
1303     if (!i->empty() && i->beginIndex() < earliestStart)
1304       break;
1305     DEBUG(dbgs() << "\t\t\tundo changes for: " << *i << '\n');
1306     handled_.pop_back();
1307
1308     // When undoing a live interval allocation we must know if it is active or
1309     // inactive to properly update regUse_ and the VirtRegMap.
1310     IntervalPtrs::iterator it;
1311     if ((it = FindIntervalInVector(active_, i)) != active_.end()) {
1312       active_.erase(it);
1313       assert(!TargetRegisterInfo::isPhysicalRegister(i->reg));
1314       if (!spilled.count(i->reg))
1315         unhandled_.push(i);
1316       delRegUse(vrm_->getPhys(i->reg));
1317       vrm_->clearVirt(i->reg);
1318     } else if ((it = FindIntervalInVector(inactive_, i)) != inactive_.end()) {
1319       inactive_.erase(it);
1320       assert(!TargetRegisterInfo::isPhysicalRegister(i->reg));
1321       if (!spilled.count(i->reg))
1322         unhandled_.push(i);
1323       vrm_->clearVirt(i->reg);
1324     } else {
1325       assert(TargetRegisterInfo::isVirtualRegister(i->reg) &&
1326              "Can only allocate virtual registers!");
1327       vrm_->clearVirt(i->reg);
1328       unhandled_.push(i);
1329     }
1330
1331     DenseMap<unsigned, unsigned>::iterator ii = DowngradeMap.find(i->reg);
1332     if (ii == DowngradeMap.end())
1333       // It interval has a preference, it must be defined by a copy. Clear the
1334       // preference now since the source interval allocation may have been
1335       // undone as well.
1336       mri_->setRegAllocationHint(i->reg, 0, 0);
1337     else {
1338       UpgradeRegister(ii->second);
1339     }
1340   }
1341
1342   // Rewind the iterators in the active, inactive, and fixed lists back to the
1343   // point we reverted to.
1344   RevertVectorIteratorsTo(active_, earliestStart);
1345   RevertVectorIteratorsTo(inactive_, earliestStart);
1346   RevertVectorIteratorsTo(fixed_, earliestStart);
1347
1348   // Scan the rest and undo each interval that expired after t and
1349   // insert it in active (the next iteration of the algorithm will
1350   // put it in inactive if required)
1351   for (unsigned i = 0, e = handled_.size(); i != e; ++i) {
1352     LiveInterval *HI = handled_[i];
1353     if (!HI->expiredAt(earliestStart) &&
1354         HI->expiredAt(cur->beginIndex())) {
1355       DEBUG(dbgs() << "\t\t\tundo changes for: " << *HI << '\n');
1356       active_.push_back(std::make_pair(HI, HI->begin()));
1357       assert(!TargetRegisterInfo::isPhysicalRegister(HI->reg));
1358       addRegUse(vrm_->getPhys(HI->reg));
1359     }
1360   }
1361
1362   // Merge added with unhandled.
1363   // This also update the NextReloadMap. That is, it adds mapping from a
1364   // register defined by a reload from SS to the next reload from SS in the
1365   // same basic block.
1366   MachineBasicBlock *LastReloadMBB = 0;
1367   LiveInterval *LastReload = 0;
1368   int LastReloadSS = VirtRegMap::NO_STACK_SLOT;
1369   std::sort(added.begin(), added.end(), LISorter());
1370   for (unsigned i = 0, e = added.size(); i != e; ++i) {
1371     LiveInterval *ReloadLi = added[i];
1372     if (ReloadLi->weight == HUGE_VALF &&
1373         li_->getApproximateInstructionCount(*ReloadLi) == 0) {
1374       SlotIndex ReloadIdx = ReloadLi->beginIndex();
1375       MachineBasicBlock *ReloadMBB = li_->getMBBFromIndex(ReloadIdx);
1376       int ReloadSS = vrm_->getStackSlot(ReloadLi->reg);
1377       if (LastReloadMBB == ReloadMBB && LastReloadSS == ReloadSS) {
1378         // Last reload of same SS is in the same MBB. We want to try to
1379         // allocate both reloads the same register and make sure the reg
1380         // isn't clobbered in between if at all possible.
1381         assert(LastReload->beginIndex() < ReloadIdx);
1382         NextReloadMap.insert(std::make_pair(LastReload->reg, ReloadLi->reg));
1383       }
1384       LastReloadMBB = ReloadMBB;
1385       LastReload = ReloadLi;
1386       LastReloadSS = ReloadSS;
1387     }
1388     unhandled_.push(ReloadLi);
1389   }
1390 }
1391
1392 unsigned RALinScan::getFreePhysReg(LiveInterval* cur,
1393                                    const TargetRegisterClass *RC,
1394                                    unsigned MaxInactiveCount,
1395                                    SmallVector<unsigned, 256> &inactiveCounts,
1396                                    bool SkipDGRegs) {
1397   unsigned FreeReg = 0;
1398   unsigned FreeRegInactiveCount = 0;
1399
1400   std::pair<unsigned, unsigned> Hint = mri_->getRegAllocationHint(cur->reg);
1401   // Resolve second part of the hint (if possible) given the current allocation.
1402   unsigned physReg = Hint.second;
1403   if (physReg &&
1404       TargetRegisterInfo::isVirtualRegister(physReg) && vrm_->hasPhys(physReg))
1405     physReg = vrm_->getPhys(physReg);
1406
1407   TargetRegisterClass::iterator I, E;
1408   tie(I, E) = tri_->getAllocationOrder(RC, Hint.first, physReg, *mf_);
1409   assert(I != E && "No allocatable register in this register class!");
1410
1411   // Scan for the first available register.
1412   for (; I != E; ++I) {
1413     unsigned Reg = *I;
1414     // Ignore "downgraded" registers.
1415     if (SkipDGRegs && DowngradedRegs.count(Reg))
1416       continue;
1417     // Skip recently allocated registers.
1418     if (isRegAvail(Reg) && !isRecentlyUsed(Reg)) {
1419       FreeReg = Reg;
1420       if (FreeReg < inactiveCounts.size())
1421         FreeRegInactiveCount = inactiveCounts[FreeReg];
1422       else
1423         FreeRegInactiveCount = 0;
1424       break;
1425     }
1426   }
1427
1428   // If there are no free regs, or if this reg has the max inactive count,
1429   // return this register.
1430   if (FreeReg == 0 || FreeRegInactiveCount == MaxInactiveCount) {
1431     // Remember what register we picked so we can skip it next time.
1432     if (FreeReg != 0) recordRecentlyUsed(FreeReg);
1433     return FreeReg;
1434   }
1435
1436   // Continue scanning the registers, looking for the one with the highest
1437   // inactive count.  Alkis found that this reduced register pressure very
1438   // slightly on X86 (in rev 1.94 of this file), though this should probably be
1439   // reevaluated now.
1440   for (; I != E; ++I) {
1441     unsigned Reg = *I;
1442     // Ignore "downgraded" registers.
1443     if (SkipDGRegs && DowngradedRegs.count(Reg))
1444       continue;
1445     if (isRegAvail(Reg) && Reg < inactiveCounts.size() &&
1446         FreeRegInactiveCount < inactiveCounts[Reg] && !isRecentlyUsed(Reg)) {
1447       FreeReg = Reg;
1448       FreeRegInactiveCount = inactiveCounts[Reg];
1449       if (FreeRegInactiveCount == MaxInactiveCount)
1450         break;    // We found the one with the max inactive count.
1451     }
1452   }
1453
1454   // Remember what register we picked so we can skip it next time.
1455   recordRecentlyUsed(FreeReg);
1456
1457   return FreeReg;
1458 }
1459
1460 /// getFreePhysReg - return a free physical register for this virtual register
1461 /// interval if we have one, otherwise return 0.
1462 unsigned RALinScan::getFreePhysReg(LiveInterval *cur) {
1463   SmallVector<unsigned, 256> inactiveCounts;
1464   unsigned MaxInactiveCount = 0;
1465
1466   const TargetRegisterClass *RC = mri_->getRegClass(cur->reg);
1467   const TargetRegisterClass *RCLeader = RelatedRegClasses.getLeaderValue(RC);
1468
1469   for (IntervalPtrs::iterator i = inactive_.begin(), e = inactive_.end();
1470        i != e; ++i) {
1471     unsigned reg = i->first->reg;
1472     assert(TargetRegisterInfo::isVirtualRegister(reg) &&
1473            "Can only allocate virtual registers!");
1474
1475     // If this is not in a related reg class to the register we're allocating,
1476     // don't check it.
1477     const TargetRegisterClass *RegRC = mri_->getRegClass(reg);
1478     if (RelatedRegClasses.getLeaderValue(RegRC) == RCLeader) {
1479       reg = vrm_->getPhys(reg);
1480       if (inactiveCounts.size() <= reg)
1481         inactiveCounts.resize(reg+1);
1482       ++inactiveCounts[reg];
1483       MaxInactiveCount = std::max(MaxInactiveCount, inactiveCounts[reg]);
1484     }
1485   }
1486
1487   // If copy coalescer has assigned a "preferred" register, check if it's
1488   // available first.
1489   unsigned Preference = vrm_->getRegAllocPref(cur->reg);
1490   if (Preference) {
1491     DEBUG(dbgs() << "(preferred: " << tri_->getName(Preference) << ") ");
1492     if (isRegAvail(Preference) &&
1493         RC->contains(Preference))
1494       return Preference;
1495   }
1496
1497   if (!DowngradedRegs.empty()) {
1498     unsigned FreeReg = getFreePhysReg(cur, RC, MaxInactiveCount, inactiveCounts,
1499                                       true);
1500     if (FreeReg)
1501       return FreeReg;
1502   }
1503   return getFreePhysReg(cur, RC, MaxInactiveCount, inactiveCounts, false);
1504 }
1505
1506 FunctionPass* llvm::createLinearScanRegisterAllocator() {
1507   return new RALinScan();
1508 }