lib/CodeGen/RegAllocGreedy.cpp

   1 //===-- RegAllocGreedy.cpp - greedy register allocator --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RAGreedy function pass for register allocation in
  11 // optimized builds.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "AllocationOrder.h"
  17 #include "InterferenceCache.h"
  18 #include "LiveDebugVariables.h"
  19 #include "LiveRangeEdit.h"
  20 #include "RegAllocBase.h"
  21 #include "Spiller.h"
  22 #include "SpillPlacement.h"
  23 #include "SplitKit.h"
  24 #include "VirtRegMap.h"
  25 #include "RegisterCoalescer.h"
  26 #include "llvm/ADT/Statistic.h"
  27 #include "llvm/Analysis/AliasAnalysis.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/PassAnalysisSupport.h"
  30 #include "llvm/CodeGen/CalcSpillWeights.h"
  31 #include "llvm/CodeGen/EdgeBundles.h"
  32 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  33 #include "llvm/CodeGen/LiveStackAnalysis.h"
  34 #include "llvm/CodeGen/MachineDominators.h"
  35 #include "llvm/CodeGen/MachineFunctionPass.h"
  36 #include "llvm/CodeGen/MachineLoopInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/Passes.h"
  39 #include "llvm/CodeGen/RegAllocRegistry.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/Support/CommandLine.h"
  42 #include "llvm/Support/Debug.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 #include "llvm/Support/Timer.h"
  46
  47 #include <queue>
  48
  49 using namespace llvm;
  50
  51 STATISTIC(NumGlobalSplits, "Number of split global live ranges");
  52 STATISTIC(NumLocalSplits,  "Number of split local live ranges");
  53 STATISTIC(NumEvicted,      "Number of interferences evicted");
  54
  55 cl::opt<bool> CompactRegions("compact-regions");
  56
  57 static RegisterRegAlloc greedyRegAlloc("greedy", "greedy register allocator",
  58                                        createGreedyRegisterAllocator);
  59
  60 namespace {
  61 class RAGreedy : public MachineFunctionPass,
  62                  public RegAllocBase,
  63                  private LiveRangeEdit::Delegate {
  64
  65   // context
  66   MachineFunction *MF;
  67
  68   // analyses
  69   SlotIndexes *Indexes;
  70   LiveStacks *LS;
  71   MachineDominatorTree *DomTree;
  72   MachineLoopInfo *Loops;
  73   EdgeBundles *Bundles;
  74   SpillPlacement *SpillPlacer;
  75   LiveDebugVariables *DebugVars;
  76
  77   // state
  78   std::auto_ptr<Spiller> SpillerInstance;
  79   std::priority_queue<std::pair<unsigned, unsigned> > Queue;
  80   unsigned NextCascade;
  81
  82   // Live ranges pass through a number of stages as we try to allocate them.
  83   // Some of the stages may also create new live ranges:
  84   //
  85   // - Region splitting.
  86   // - Per-block splitting.
  87   // - Local splitting.
  88   // - Spilling.
  89   //
  90   // Ranges produced by one of the stages skip the previous stages when they are
  91   // dequeued. This improves performance because we can skip interference checks
  92   // that are unlikely to give any results. It also guarantees that the live
  93   // range splitting algorithm terminates, something that is otherwise hard to
  94   // ensure.
  95   enum LiveRangeStage {
  96     /// Newly created live range that has never been queued.
  97     RS_New,
  98
  99     /// Only attempt assignment and eviction. Then requeue as RS_Split.
 100     RS_Assign,
 101
 102     /// Attempt live range splitting if assignment is impossible.
 103     RS_Split,
 104
 105     /// Attempt more aggressive live range splitting that is guaranteed to make
 106     /// progress.  This is used for split products that may not be making
 107     /// progress.
 108     RS_Split2,
 109
 110     /// Live range will be spilled.  No more splitting will be attempted.
 111     RS_Spill,
 112
 113     /// There is nothing more we can do to this live range.  Abort compilation
 114     /// if it can't be assigned.
 115     RS_Done
 116   };
 117
 118   static const char *const StageName[];
 119
 120   // RegInfo - Keep additional information about each live range.
 121   struct RegInfo {
 122     LiveRangeStage Stage;
 123
 124     // Cascade - Eviction loop prevention. See canEvictInterference().
 125     unsigned Cascade;
 126
 127     RegInfo() : Stage(RS_New), Cascade(0) {}
 128   };
 129
 130   IndexedMap<RegInfo, VirtReg2IndexFunctor> ExtraRegInfo;
 131
 132   LiveRangeStage getStage(const LiveInterval &VirtReg) const {
 133     return ExtraRegInfo[VirtReg.reg].Stage;
 134   }
 135
 136   void setStage(const LiveInterval &VirtReg, LiveRangeStage Stage) {
 137     ExtraRegInfo.resize(MRI->getNumVirtRegs());
 138     ExtraRegInfo[VirtReg.reg].Stage = Stage;
 139   }
 140
 141   template<typename Iterator>
 142   void setStage(Iterator Begin, Iterator End, LiveRangeStage NewStage) {
 143     ExtraRegInfo.resize(MRI->getNumVirtRegs());
 144     for (;Begin != End; ++Begin) {
 145       unsigned Reg = (*Begin)->reg;
 146       if (ExtraRegInfo[Reg].Stage == RS_New)
 147         ExtraRegInfo[Reg].Stage = NewStage;
 148     }
 149   }
 150
 151   /// Cost of evicting interference.
 152   struct EvictionCost {
 153     unsigned BrokenHints; ///< Total number of broken hints.
 154     float MaxWeight;      ///< Maximum spill weight evicted.
 155
 156     EvictionCost(unsigned B = 0) : BrokenHints(B), MaxWeight(0) {}
 157
 158     bool operator<(const EvictionCost &O) const {
 159       if (BrokenHints != O.BrokenHints)
 160         return BrokenHints < O.BrokenHints;
 161       return MaxWeight < O.MaxWeight;
 162     }
 163   };
 164
 165   // splitting state.
 166   std::auto_ptr<SplitAnalysis> SA;
 167   std::auto_ptr<SplitEditor> SE;
 168
 169   /// Cached per-block interference maps
 170   InterferenceCache IntfCache;
 171
 172   /// All basic blocks where the current register has uses.
 173   SmallVector<SpillPlacement::BlockConstraint, 8> SplitConstraints;
 174
 175   /// Global live range splitting candidate info.
 176   struct GlobalSplitCandidate {
 177     // Register intended for assignment, or 0.
 178     unsigned PhysReg;
 179
 180     // SplitKit interval index for this candidate.
 181     unsigned IntvIdx;
 182
 183     // Interference for PhysReg.
 184     InterferenceCache::Cursor Intf;
 185
 186     // Bundles where this candidate should be live.
 187     BitVector LiveBundles;
 188     SmallVector<unsigned, 8> ActiveBlocks;
 189
 190     void reset(InterferenceCache &Cache, unsigned Reg) {
 191       PhysReg = Reg;
 192       IntvIdx = 0;
 193       Intf.setPhysReg(Cache, Reg);
 194       LiveBundles.clear();
 195       ActiveBlocks.clear();
 196     }
 197
 198     // Set B[i] = C for every live bundle where B[i] was NoCand.
 199     unsigned getBundles(SmallVectorImpl<unsigned> &B, unsigned C) {
 200       unsigned Count = 0;
 201       for (int i = LiveBundles.find_first(); i >= 0;
 202            i = LiveBundles.find_next(i))
 203         if (B[i] == NoCand) {
 204           B[i] = C;
 205           Count++;
 206         }
 207       return Count;
 208     }
 209   };
 210
 211   /// Candidate info for for each PhysReg in AllocationOrder.
 212   /// This vector never shrinks, but grows to the size of the largest register
 213   /// class.
 214   SmallVector<GlobalSplitCandidate, 32> GlobalCand;
 215
 216   enum { NoCand = ~0u };
 217
 218   /// Candidate map. Each edge bundle is assigned to a GlobalCand entry, or to
 219   /// NoCand which indicates the stack interval.
 220   SmallVector<unsigned, 32> BundleCand;
 221
 222 public:
 223   RAGreedy();
 224
 225   /// Return the pass name.
 226   virtual const char* getPassName() const {
 227     return "Greedy Register Allocator";
 228   }
 229
 230   /// RAGreedy analysis usage.
 231   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
 232   virtual void releaseMemory();
 233   virtual Spiller &spiller() { return *SpillerInstance; }
 234   virtual void enqueue(LiveInterval *LI);
 235   virtual LiveInterval *dequeue();
 236   virtual unsigned selectOrSplit(LiveInterval&,
 237                                  SmallVectorImpl<LiveInterval*>&);
 238
 239   /// Perform register allocation.
 240   virtual bool runOnMachineFunction(MachineFunction &mf);
 241
 242   static char ID;
 243
 244 private:
 245   void LRE_WillEraseInstruction(MachineInstr*);
 246   bool LRE_CanEraseVirtReg(unsigned);
 247   void LRE_WillShrinkVirtReg(unsigned);
 248   void LRE_DidCloneVirtReg(unsigned, unsigned);
 249
 250   float calcSpillCost();
 251   bool addSplitConstraints(InterferenceCache::Cursor, float&);
 252   void addThroughConstraints(InterferenceCache::Cursor, ArrayRef<unsigned>);
 253   void growRegion(GlobalSplitCandidate &Cand);
 254   float calcGlobalSplitCost(GlobalSplitCandidate&);
 255   bool calcCompactRegion(GlobalSplitCandidate&);
 256   void splitAroundRegion(LiveRangeEdit&, ArrayRef<unsigned>);
 257   void calcGapWeights(unsigned, SmallVectorImpl<float>&);
 258   bool shouldEvict(LiveInterval &A, bool, LiveInterval &B, bool);
 259   bool canEvictInterference(LiveInterval&, unsigned, bool, EvictionCost&);
 260   void evictInterference(LiveInterval&, unsigned,
 261                          SmallVectorImpl<LiveInterval*>&);
 262
 263   unsigned tryAssign(LiveInterval&, AllocationOrder&,
 264                      SmallVectorImpl<LiveInterval*>&);
 265   unsigned tryEvict(LiveInterval&, AllocationOrder&,
 266                     SmallVectorImpl<LiveInterval*>&, unsigned = ~0u);
 267   unsigned tryRegionSplit(LiveInterval&, AllocationOrder&,
 268                           SmallVectorImpl<LiveInterval*>&);
 269   unsigned tryLocalSplit(LiveInterval&, AllocationOrder&,
 270     SmallVectorImpl<LiveInterval*>&);
 271   unsigned trySplit(LiveInterval&, AllocationOrder&,
 272                     SmallVectorImpl<LiveInterval*>&);
 273 };
 274 } // end anonymous namespace
 275
 276 char RAGreedy::ID = 0;
 277
 278 #ifndef NDEBUG
 279 const char *const RAGreedy::StageName[] = {
 280     "RS_New",
 281     "RS_Assign",
 282     "RS_Split",
 283     "RS_Split2",
 284     "RS_Spill",
 285     "RS_Done"
 286 };
 287 #endif
 288
 289 // Hysteresis to use when comparing floats.
 290 // This helps stabilize decisions based on float comparisons.
 291 const float Hysteresis = 0.98f;
 292
 293
 294 FunctionPass* llvm::createGreedyRegisterAllocator() {
 295   return new RAGreedy();
 296 }
 297
 298 RAGreedy::RAGreedy(): MachineFunctionPass(ID) {
 299   initializeLiveDebugVariablesPass(*PassRegistry::getPassRegistry());
 300   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 301   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 302   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 303   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 304   initializeRegisterCoalescerPass(*PassRegistry::getPassRegistry());
 305   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 306   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 307   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 308   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 309   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 310   initializeEdgeBundlesPass(*PassRegistry::getPassRegistry());
 311   initializeSpillPlacementPass(*PassRegistry::getPassRegistry());
 312 }
 313
 314 void RAGreedy::getAnalysisUsage(AnalysisUsage &AU) const {
 315   AU.setPreservesCFG();
 316   AU.addRequired<AliasAnalysis>();
 317   AU.addPreserved<AliasAnalysis>();
 318   AU.addRequired<LiveIntervals>();
 319   AU.addRequired<SlotIndexes>();
 320   AU.addPreserved<SlotIndexes>();
 321   AU.addRequired<LiveDebugVariables>();
 322   AU.addPreserved<LiveDebugVariables>();
 323   if (StrongPHIElim)
 324     AU.addRequiredID(StrongPHIEliminationID);
 325   AU.addRequiredTransitive<RegisterCoalescer>();
 326   AU.addRequired<CalculateSpillWeights>();
 327   AU.addRequired<LiveStacks>();
 328   AU.addPreserved<LiveStacks>();
 329   AU.addRequired<MachineDominatorTree>();
 330   AU.addPreserved<MachineDominatorTree>();
 331   AU.addRequired<MachineLoopInfo>();
 332   AU.addPreserved<MachineLoopInfo>();
 333   AU.addRequired<VirtRegMap>();
 334   AU.addPreserved<VirtRegMap>();
 335   AU.addRequired<EdgeBundles>();
 336   AU.addRequired<SpillPlacement>();
 337   MachineFunctionPass::getAnalysisUsage(AU);
 338 }
 339
 340
 341 //===----------------------------------------------------------------------===//
 342 //                     LiveRangeEdit delegate methods
 343 //===----------------------------------------------------------------------===//
 344
 345 void RAGreedy::LRE_WillEraseInstruction(MachineInstr *MI) {
 346   // LRE itself will remove from SlotIndexes and parent basic block.
 347   VRM->RemoveMachineInstrFromMaps(MI);
 348 }
 349
 350 bool RAGreedy::LRE_CanEraseVirtReg(unsigned VirtReg) {
 351   if (unsigned PhysReg = VRM->getPhys(VirtReg)) {
 352     unassign(LIS->getInterval(VirtReg), PhysReg);
 353     return true;
 354   }
 355   // Unassigned virtreg is probably in the priority queue.
 356   // RegAllocBase will erase it after dequeueing.
 357   return false;
 358 }
 359
 360 void RAGreedy::LRE_WillShrinkVirtReg(unsigned VirtReg) {
 361   unsigned PhysReg = VRM->getPhys(VirtReg);
 362   if (!PhysReg)
 363     return;
 364
 365   // Register is assigned, put it back on the queue for reassignment.
 366   LiveInterval &LI = LIS->getInterval(VirtReg);
 367   unassign(LI, PhysReg);
 368   enqueue(&LI);
 369 }
 370
 371 void RAGreedy::LRE_DidCloneVirtReg(unsigned New, unsigned Old) {
 372   // LRE may clone a virtual register because dead code elimination causes it to
 373   // be split into connected components. The new components are much smaller
 374   // than the original, so they should get a new chance at being assigned.
 375   // same stage as the parent.
 376   ExtraRegInfo[Old].Stage = RS_Assign;
 377   ExtraRegInfo.grow(New);
 378   ExtraRegInfo[New] = ExtraRegInfo[Old];
 379 }
 380
 381 void RAGreedy::releaseMemory() {
 382   SpillerInstance.reset(0);
 383   ExtraRegInfo.clear();
 384   GlobalCand.clear();
 385   RegAllocBase::releaseMemory();
 386 }
 387
 388 void RAGreedy::enqueue(LiveInterval *LI) {
 389   // Prioritize live ranges by size, assigning larger ranges first.
 390   // The queue holds (size, reg) pairs.
 391   const unsigned Size = LI->getSize();
 392   const unsigned Reg = LI->reg;
 393   assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
 394          "Can only enqueue virtual registers");
 395   unsigned Prio;
 396
 397   ExtraRegInfo.grow(Reg);
 398   if (ExtraRegInfo[Reg].Stage == RS_New)
 399     ExtraRegInfo[Reg].Stage = RS_Assign;
 400
 401   if (ExtraRegInfo[Reg].Stage == RS_Split) {
 402     // Unsplit ranges that couldn't be allocated immediately are deferred until
 403     // everything else has been allocated. Long ranges are allocated last so
 404     // they are split against realistic interference.
 405     if (CompactRegions)
 406       Prio = Size;
 407     else
 408       Prio = (1u << 31) - Size;
 409   } else {
 410     // Everything else is allocated in long->short order. Long ranges that don't
 411     // fit should be spilled ASAP so they don't create interference.
 412     Prio = (1u << 31) + Size;
 413
 414     // Boost ranges that have a physical register hint.
 415     if (TargetRegisterInfo::isPhysicalRegister(VRM->getRegAllocPref(Reg)))
 416       Prio |= (1u << 30);
 417   }
 418
 419   Queue.push(std::make_pair(Prio, Reg));
 420 }
 421
 422 LiveInterval *RAGreedy::dequeue() {
 423   if (Queue.empty())
 424     return 0;
 425   LiveInterval *LI = &LIS->getInterval(Queue.top().second);
 426   Queue.pop();
 427   return LI;
 428 }
 429
 430
 431 //===----------------------------------------------------------------------===//
 432 //                            Direct Assignment
 433 //===----------------------------------------------------------------------===//
 434
 435 /// tryAssign - Try to assign VirtReg to an available register.
 436 unsigned RAGreedy::tryAssign(LiveInterval &VirtReg,
 437                              AllocationOrder &Order,
 438                              SmallVectorImpl<LiveInterval*> &NewVRegs) {
 439   Order.rewind();
 440   unsigned PhysReg;
 441   while ((PhysReg = Order.next()))
 442     if (!checkPhysRegInterference(VirtReg, PhysReg))
 443       break;
 444   if (!PhysReg || Order.isHint(PhysReg))
 445     return PhysReg;
 446
 447   // PhysReg is available, but there may be a better choice.
 448
 449   // If we missed a simple hint, try to cheaply evict interference from the
 450   // preferred register.
 451   if (unsigned Hint = MRI->getSimpleHint(VirtReg.reg))
 452     if (Order.isHint(Hint)) {
 453       DEBUG(dbgs() << "missed hint " << PrintReg(Hint, TRI) << '\n');
 454       EvictionCost MaxCost(1);
 455       if (canEvictInterference(VirtReg, Hint, true, MaxCost)) {
 456         evictInterference(VirtReg, Hint, NewVRegs);
 457         return Hint;
 458       }
 459     }
 460
 461   // Try to evict interference from a cheaper alternative.
 462   unsigned Cost = TRI->getCostPerUse(PhysReg);
 463
 464   // Most registers have 0 additional cost.
 465   if (!Cost)
 466     return PhysReg;
 467
 468   DEBUG(dbgs() << PrintReg(PhysReg, TRI) << " is available at cost " << Cost
 469                << '\n');
 470   unsigned CheapReg = tryEvict(VirtReg, Order, NewVRegs, Cost);
 471   return CheapReg ? CheapReg : PhysReg;
 472 }
 473
 474
 475 //===----------------------------------------------------------------------===//
 476 //                         Interference eviction
 477 //===----------------------------------------------------------------------===//
 478
 479 /// shouldEvict - determine if A should evict the assigned live range B. The
 480 /// eviction policy defined by this function together with the allocation order
 481 /// defined by enqueue() decides which registers ultimately end up being split
 482 /// and spilled.
 483 ///
 484 /// Cascade numbers are used to prevent infinite loops if this function is a
 485 /// cyclic relation.
 486 ///
 487 /// @param A          The live range to be assigned.
 488 /// @param IsHint     True when A is about to be assigned to its preferred
 489 ///                   register.
 490 /// @param B          The live range to be evicted.
 491 /// @param BreaksHint True when B is already assigned to its preferred register.
 492 bool RAGreedy::shouldEvict(LiveInterval &A, bool IsHint,
 493                            LiveInterval &B, bool BreaksHint) {
 494   bool CanSplit = getStage(B) < RS_Spill;
 495
 496   // Be fairly aggressive about following hints as long as the evictee can be
 497   // split.
 498   if (CanSplit && IsHint && !BreaksHint)
 499     return true;
 500
 501   return A.weight > B.weight;
 502 }
 503
 504 /// canEvictInterference - Return true if all interferences between VirtReg and
 505 /// PhysReg can be evicted.  When OnlyCheap is set, don't do anything
 506 ///
 507 /// @param VirtReg Live range that is about to be assigned.
 508 /// @param PhysReg Desired register for assignment.
 509 /// @prarm IsHint  True when PhysReg is VirtReg's preferred register.
 510 /// @param MaxCost Only look for cheaper candidates and update with new cost
 511 ///                when returning true.
 512 /// @returns True when interference can be evicted cheaper than MaxCost.
 513 bool RAGreedy::canEvictInterference(LiveInterval &VirtReg, unsigned PhysReg,
 514                                     bool IsHint, EvictionCost &MaxCost) {
 515   // Find VirtReg's cascade number. This will be unassigned if VirtReg was never
 516   // involved in an eviction before. If a cascade number was assigned, deny
 517   // evicting anything with the same or a newer cascade number. This prevents
 518   // infinite eviction loops.
 519   //
 520   // This works out so a register without a cascade number is allowed to evict
 521   // anything, and it can be evicted by anything.
 522   unsigned Cascade = ExtraRegInfo[VirtReg.reg].Cascade;
 523   if (!Cascade)
 524     Cascade = NextCascade;
 525
 526   EvictionCost Cost;
 527   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 528     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 529     // If there is 10 or more interferences, chances are one is heavier.
 530     if (Q.collectInterferingVRegs(10) >= 10)
 531       return false;
 532
 533     // Check if any interfering live range is heavier than MaxWeight.
 534     for (unsigned i = Q.interferingVRegs().size(); i; --i) {
 535       LiveInterval *Intf = Q.interferingVRegs()[i - 1];
 536       if (TargetRegisterInfo::isPhysicalRegister(Intf->reg))
 537         return false;
 538       // Never evict spill products. They cannot split or spill.
 539       if (getStage(*Intf) == RS_Done)
 540         return false;
 541       // Once a live range becomes small enough, it is urgent that we find a
 542       // register for it. This is indicated by an infinite spill weight. These
 543       // urgent live ranges get to evict almost anything.
 544       bool Urgent = !VirtReg.isSpillable() && Intf->isSpillable();
 545       // Only evict older cascades or live ranges without a cascade.
 546       unsigned IntfCascade = ExtraRegInfo[Intf->reg].Cascade;
 547       if (Cascade <= IntfCascade) {
 548         if (!Urgent)
 549           return false;
 550         // We permit breaking cascades for urgent evictions. It should be the
 551         // last resort, though, so make it really expensive.
 552         Cost.BrokenHints += 10;
 553       }
 554       // Would this break a satisfied hint?
 555       bool BreaksHint = VRM->hasPreferredPhys(Intf->reg);
 556       // Update eviction cost.
 557       Cost.BrokenHints += BreaksHint;
 558       Cost.MaxWeight = std::max(Cost.MaxWeight, Intf->weight);
 559       // Abort if this would be too expensive.
 560       if (!(Cost < MaxCost))
 561         return false;
 562       // Finally, apply the eviction policy for non-urgent evictions.
 563       if (!Urgent && !shouldEvict(VirtReg, IsHint, *Intf, BreaksHint))
 564         return false;
 565     }
 566   }
 567   MaxCost = Cost;
 568   return true;
 569 }
 570
 571 /// evictInterference - Evict any interferring registers that prevent VirtReg
 572 /// from being assigned to Physreg. This assumes that canEvictInterference
 573 /// returned true.
 574 void RAGreedy::evictInterference(LiveInterval &VirtReg, unsigned PhysReg,
 575                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
 576   // Make sure that VirtReg has a cascade number, and assign that cascade
 577   // number to every evicted register. These live ranges than then only be
 578   // evicted by a newer cascade, preventing infinite loops.
 579   unsigned Cascade = ExtraRegInfo[VirtReg.reg].Cascade;
 580   if (!Cascade)
 581     Cascade = ExtraRegInfo[VirtReg.reg].Cascade = NextCascade++;
 582
 583   DEBUG(dbgs() << "evicting " << PrintReg(PhysReg, TRI)
 584                << " interference: Cascade " << Cascade << '\n');
 585   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 586     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 587     assert(Q.seenAllInterferences() && "Didn't check all interfererences.");
 588     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 589       LiveInterval *Intf = Q.interferingVRegs()[i];
 590       unassign(*Intf, VRM->getPhys(Intf->reg));
 591       assert((ExtraRegInfo[Intf->reg].Cascade < Cascade ||
 592               VirtReg.isSpillable() < Intf->isSpillable()) &&
 593              "Cannot decrease cascade number, illegal eviction");
 594       ExtraRegInfo[Intf->reg].Cascade = Cascade;
 595       ++NumEvicted;
 596       NewVRegs.push_back(Intf);
 597     }
 598   }
 599 }
 600
 601 /// tryEvict - Try to evict all interferences for a physreg.
 602 /// @param  VirtReg Currently unassigned virtual register.
 603 /// @param  Order   Physregs to try.
 604 /// @return         Physreg to assign VirtReg, or 0.
 605 unsigned RAGreedy::tryEvict(LiveInterval &VirtReg,
 606                             AllocationOrder &Order,
 607                             SmallVectorImpl<LiveInterval*> &NewVRegs,
 608                             unsigned CostPerUseLimit) {
 609   NamedRegionTimer T("Evict", TimerGroupName, TimePassesIsEnabled);
 610
 611   // Keep track of the cheapest interference seen so far.
 612   EvictionCost BestCost(~0u);
 613   unsigned BestPhys = 0;
 614
 615   // When we are just looking for a reduced cost per use, don't break any
 616   // hints, and only evict smaller spill weights.
 617   if (CostPerUseLimit < ~0u) {
 618     BestCost.BrokenHints = 0;
 619     BestCost.MaxWeight = VirtReg.weight;
 620   }
 621
 622   Order.rewind();
 623   while (unsigned PhysReg = Order.next()) {
 624     if (TRI->getCostPerUse(PhysReg) >= CostPerUseLimit)
 625       continue;
 626     // The first use of a callee-saved register in a function has cost 1.
 627     // Don't start using a CSR when the CostPerUseLimit is low.
 628     if (CostPerUseLimit == 1)
 629      if (unsigned CSR = RegClassInfo.getLastCalleeSavedAlias(PhysReg))
 630        if (!MRI->isPhysRegUsed(CSR)) {
 631          DEBUG(dbgs() << PrintReg(PhysReg, TRI) << " would clobber CSR "
 632                       << PrintReg(CSR, TRI) << '\n');
 633          continue;
 634        }
 635
 636     if (!canEvictInterference(VirtReg, PhysReg, false, BestCost))
 637       continue;
 638
 639     // Best so far.
 640     BestPhys = PhysReg;
 641
 642     // Stop if the hint can be used.
 643     if (Order.isHint(PhysReg))
 644       break;
 645   }
 646
 647   if (!BestPhys)
 648     return 0;
 649
 650   evictInterference(VirtReg, BestPhys, NewVRegs);
 651   return BestPhys;
 652 }
 653
 654
 655 //===----------------------------------------------------------------------===//
 656 //                              Region Splitting
 657 //===----------------------------------------------------------------------===//
 658
 659 /// addSplitConstraints - Fill out the SplitConstraints vector based on the
 660 /// interference pattern in Physreg and its aliases. Add the constraints to
 661 /// SpillPlacement and return the static cost of this split in Cost, assuming
 662 /// that all preferences in SplitConstraints are met.
 663 /// Return false if there are no bundles with positive bias.
 664 bool RAGreedy::addSplitConstraints(InterferenceCache::Cursor Intf,
 665                                    float &Cost) {
 666   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 667
 668   // Reset interference dependent info.
 669   SplitConstraints.resize(UseBlocks.size());
 670   float StaticCost = 0;
 671   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 672     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 673     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 674
 675     BC.Number = BI.MBB->getNumber();
 676     Intf.moveToBlock(BC.Number);
 677     BC.Entry = BI.LiveIn ? SpillPlacement::PrefReg : SpillPlacement::DontCare;
 678     BC.Exit = BI.LiveOut ? SpillPlacement::PrefReg : SpillPlacement::DontCare;
 679     BC.ChangesValue = BI.FirstDef;
 680
 681     if (!Intf.hasInterference())
 682       continue;
 683
 684     // Number of spill code instructions to insert.
 685     unsigned Ins = 0;
 686
 687     // Interference for the live-in value.
 688     if (BI.LiveIn) {
 689       if (Intf.first() <= Indexes->getMBBStartIdx(BC.Number))
 690         BC.Entry = SpillPlacement::MustSpill, ++Ins;
 691       else if (Intf.first() < BI.FirstInstr)
 692         BC.Entry = SpillPlacement::PrefSpill, ++Ins;
 693       else if (Intf.first() < BI.LastInstr)
 694         ++Ins;
 695     }
 696
 697     // Interference for the live-out value.
 698     if (BI.LiveOut) {
 699       if (Intf.last() >= SA->getLastSplitPoint(BC.Number))
 700         BC.Exit = SpillPlacement::MustSpill, ++Ins;
 701       else if (Intf.last() > BI.LastInstr)
 702         BC.Exit = SpillPlacement::PrefSpill, ++Ins;
 703       else if (Intf.last() > BI.FirstInstr)
 704         ++Ins;
 705     }
 706
 707     // Accumulate the total frequency of inserted spill code.
 708     if (Ins)
 709       StaticCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 710   }
 711   Cost = StaticCost;
 712
 713   // Add constraints for use-blocks. Note that these are the only constraints
 714   // that may add a positive bias, it is downhill from here.
 715   SpillPlacer->addConstraints(SplitConstraints);
 716   return SpillPlacer->scanActiveBundles();
 717 }
 718
 719
 720 /// addThroughConstraints - Add constraints and links to SpillPlacer from the
 721 /// live-through blocks in Blocks.
 722 void RAGreedy::addThroughConstraints(InterferenceCache::Cursor Intf,
 723                                      ArrayRef<unsigned> Blocks) {
 724   const unsigned GroupSize = 8;
 725   SpillPlacement::BlockConstraint BCS[GroupSize];
 726   unsigned TBS[GroupSize];
 727   unsigned B = 0, T = 0;
 728
 729   for (unsigned i = 0; i != Blocks.size(); ++i) {
 730     unsigned Number = Blocks[i];
 731     Intf.moveToBlock(Number);
 732
 733     if (!Intf.hasInterference()) {
 734       assert(T < GroupSize && "Array overflow");
 735       TBS[T] = Number;
 736       if (++T == GroupSize) {
 737         SpillPlacer->addLinks(makeArrayRef(TBS, T));
 738         T = 0;
 739       }
 740       continue;
 741     }
 742
 743     assert(B < GroupSize && "Array overflow");
 744     BCS[B].Number = Number;
 745
 746     // Interference for the live-in value.
 747     if (Intf.first() <= Indexes->getMBBStartIdx(Number))
 748       BCS[B].Entry = SpillPlacement::MustSpill;
 749     else
 750       BCS[B].Entry = SpillPlacement::PrefSpill;
 751
 752     // Interference for the live-out value.
 753     if (Intf.last() >= SA->getLastSplitPoint(Number))
 754       BCS[B].Exit = SpillPlacement::MustSpill;
 755     else
 756       BCS[B].Exit = SpillPlacement::PrefSpill;
 757
 758     if (++B == GroupSize) {
 759       ArrayRef<SpillPlacement::BlockConstraint> Array(BCS, B);
 760       SpillPlacer->addConstraints(Array);
 761       B = 0;
 762     }
 763   }
 764
 765   ArrayRef<SpillPlacement::BlockConstraint> Array(BCS, B);
 766   SpillPlacer->addConstraints(Array);
 767   SpillPlacer->addLinks(makeArrayRef(TBS, T));
 768 }
 769
 770 void RAGreedy::growRegion(GlobalSplitCandidate &Cand) {
 771   // Keep track of through blocks that have not been added to SpillPlacer.
 772   BitVector Todo = SA->getThroughBlocks();
 773   SmallVectorImpl<unsigned> &ActiveBlocks = Cand.ActiveBlocks;
 774   unsigned AddedTo = 0;
 775 #ifndef NDEBUG
 776   unsigned Visited = 0;
 777 #endif
 778
 779   for (;;) {
 780     ArrayRef<unsigned> NewBundles = SpillPlacer->getRecentPositive();
 781     // Find new through blocks in the periphery of PrefRegBundles.
 782     for (int i = 0, e = NewBundles.size(); i != e; ++i) {
 783       unsigned Bundle = NewBundles[i];
 784       // Look at all blocks connected to Bundle in the full graph.
 785       ArrayRef<unsigned> Blocks = Bundles->getBlocks(Bundle);
 786       for (ArrayRef<unsigned>::iterator I = Blocks.begin(), E = Blocks.end();
 787            I != E; ++I) {
 788         unsigned Block = *I;
 789         if (!Todo.test(Block))
 790           continue;
 791         Todo.reset(Block);
 792         // This is a new through block. Add it to SpillPlacer later.
 793         ActiveBlocks.push_back(Block);
 794 #ifndef NDEBUG
 795         ++Visited;
 796 #endif
 797       }
 798     }
 799     // Any new blocks to add?
 800     if (ActiveBlocks.size() == AddedTo)
 801       break;
 802
 803     // Compute through constraints from the interference, or assume that all
 804     // through blocks prefer spilling when forming compact regions.
 805     ArrayRef<unsigned> NewBlocks = makeArrayRef(ActiveBlocks).slice(AddedTo);
 806     if (Cand.PhysReg)
 807       addThroughConstraints(Cand.Intf, NewBlocks);
 808     else
 809       SpillPlacer->addPrefSpill(NewBlocks);
 810     AddedTo = ActiveBlocks.size();
 811
 812     // Perhaps iterating can enable more bundles?
 813     SpillPlacer->iterate();
 814   }
 815   DEBUG(dbgs() << ", v=" << Visited);
 816 }
 817
 818 /// calcCompactRegion - Compute the set of edge bundles that should be live
 819 /// when splitting the current live range into compact regions.  Compact
 820 /// regions can be computed without looking at interference.  They are the
 821 /// regions formed by removing all the live-through blocks from the live range.
 822 ///
 823 /// Returns false if the current live range is already compact, or if the
 824 /// compact regions would form single block regions anyway.
 825 bool RAGreedy::calcCompactRegion(GlobalSplitCandidate &Cand) {
 826   // Without any through blocks, the live range is already compact.
 827   if (!SA->getNumThroughBlocks())
 828     return false;
 829
 830   // Compact regions don't correspond to any physreg.
 831   Cand.reset(IntfCache, 0);
 832
 833   DEBUG(dbgs() << "Compact region bundles");
 834
 835   // Use the spill placer to determine the live bundles. GrowRegion pretends
 836   // that all the through blocks have interference when PhysReg is unset.
 837   SpillPlacer->prepare(Cand.LiveBundles);
 838
 839   // The static split cost will be zero since Cand.Intf reports no interference.
 840   float Cost;
 841   if (!addSplitConstraints(Cand.Intf, Cost)) {
 842     DEBUG(dbgs() << ", none.\n");
 843     return false;
 844   }
 845
 846   growRegion(Cand);
 847   SpillPlacer->finish();
 848
 849   if (!Cand.LiveBundles.any()) {
 850     DEBUG(dbgs() << ", none.\n");
 851     return false;
 852   }
 853
 854   DEBUG({
 855     for (int i = Cand.LiveBundles.find_first(); i>=0;
 856          i = Cand.LiveBundles.find_next(i))
 857     dbgs() << " EB#" << i;
 858     dbgs() << ".\n";
 859   });
 860   return true;
 861 }
 862
 863 /// calcSpillCost - Compute how expensive it would be to split the live range in
 864 /// SA around all use blocks instead of forming bundle regions.
 865 float RAGreedy::calcSpillCost() {
 866   float Cost = 0;
 867   const LiveInterval &LI = SA->getParent();
 868   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 869   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 870     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 871     unsigned Number = BI.MBB->getNumber();
 872     // We normally only need one spill instruction - a load or a store.
 873     Cost += SpillPlacer->getBlockFrequency(Number);
 874
 875     // Unless the value is redefined in the block.
 876     if (BI.LiveIn && BI.LiveOut) {
 877       SlotIndex Start, Stop;
 878       tie(Start, Stop) = Indexes->getMBBRange(Number);
 879       LiveInterval::const_iterator I = LI.find(Start);
 880       assert(I != LI.end() && "Expected live-in value");
 881       // Is there a different live-out value? If so, we need an extra spill
 882       // instruction.
 883       if (I->end < Stop)
 884         Cost += SpillPlacer->getBlockFrequency(Number);
 885     }
 886   }
 887   return Cost;
 888 }
 889
 890 /// calcGlobalSplitCost - Return the global split cost of following the split
 891 /// pattern in LiveBundles. This cost should be added to the local cost of the
 892 /// interference pattern in SplitConstraints.
 893 ///
 894 float RAGreedy::calcGlobalSplitCost(GlobalSplitCandidate &Cand) {
 895   float GlobalCost = 0;
 896   const BitVector &LiveBundles = Cand.LiveBundles;
 897   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 898   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 899     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 900     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 901     bool RegIn  = LiveBundles[Bundles->getBundle(BC.Number, 0)];
 902     bool RegOut = LiveBundles[Bundles->getBundle(BC.Number, 1)];
 903     unsigned Ins = 0;
 904
 905     if (BI.LiveIn)
 906       Ins += RegIn != (BC.Entry == SpillPlacement::PrefReg);
 907     if (BI.LiveOut)
 908       Ins += RegOut != (BC.Exit == SpillPlacement::PrefReg);
 909     if (Ins)
 910       GlobalCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 911   }
 912
 913   for (unsigned i = 0, e = Cand.ActiveBlocks.size(); i != e; ++i) {
 914     unsigned Number = Cand.ActiveBlocks[i];
 915     bool RegIn  = LiveBundles[Bundles->getBundle(Number, 0)];
 916     bool RegOut = LiveBundles[Bundles->getBundle(Number, 1)];
 917     if (!RegIn && !RegOut)
 918       continue;
 919     if (RegIn && RegOut) {
 920       // We need double spill code if this block has interference.
 921       Cand.Intf.moveToBlock(Number);
 922       if (Cand.Intf.hasInterference())
 923         GlobalCost += 2*SpillPlacer->getBlockFrequency(Number);
 924       continue;
 925     }
 926     // live-in / stack-out or stack-in live-out.
 927     GlobalCost += SpillPlacer->getBlockFrequency(Number);
 928   }
 929   return GlobalCost;
 930 }
 931
 932 /// splitAroundRegion - Split the current live range around the regions
 933 /// determined by BundleCand and GlobalCand.
 934 ///
 935 /// Before calling this function, GlobalCand and BundleCand must be initialized
 936 /// so each bundle is assigned to a valid candidate, or NoCand for the
 937 /// stack-bound bundles.  The shared SA/SE SplitAnalysis and SplitEditor
 938 /// objects must be initialized for the current live range, and intervals
 939 /// created for the used candidates.
 940 ///
 941 /// @param LREdit    The LiveRangeEdit object handling the current split.
 942 /// @param UsedCands List of used GlobalCand entries. Every BundleCand value
 943 ///                  must appear in this list.
 944 void RAGreedy::splitAroundRegion(LiveRangeEdit &LREdit,
 945                                  ArrayRef<unsigned> UsedCands) {
 946   // These are the intervals created for new global ranges. We may create more
 947   // intervals for local ranges.
 948   const unsigned NumGlobalIntvs = LREdit.size();
 949   DEBUG(dbgs() << "splitAroundRegion with " << NumGlobalIntvs << " globals.\n");
 950   assert(NumGlobalIntvs && "No global intervals configured");
 951
 952   // First handle all the blocks with uses.
 953   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 954   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 955     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 956     unsigned Number = BI.MBB->getNumber();
 957     unsigned IntvIn = 0, IntvOut = 0;
 958     SlotIndex IntfIn, IntfOut;
 959     if (BI.LiveIn) {
 960       unsigned CandIn = BundleCand[Bundles->getBundle(Number, 0)];
 961       if (CandIn != NoCand) {
 962         GlobalSplitCandidate &Cand = GlobalCand[CandIn];
 963         IntvIn = Cand.IntvIdx;
 964         Cand.Intf.moveToBlock(Number);
 965         IntfIn = Cand.Intf.first();
 966       }
 967     }
 968     if (BI.LiveOut) {
 969       unsigned CandOut = BundleCand[Bundles->getBundle(Number, 1)];
 970       if (CandOut != NoCand) {
 971         GlobalSplitCandidate &Cand = GlobalCand[CandOut];
 972         IntvOut = Cand.IntvIdx;
 973         Cand.Intf.moveToBlock(Number);
 974         IntfOut = Cand.Intf.last();
 975       }
 976     }
 977
 978     // Create separate intervals for isolated blocks with multiple uses.
 979     if (!IntvIn && !IntvOut) {
 980       DEBUG(dbgs() << "BB#" << BI.MBB->getNumber() << " isolated.\n");
 981       if (!BI.isOneInstr())
 982         SE->splitSingleBlock(BI);
 983       continue;
 984     }
 985
 986     if (IntvIn && IntvOut)
 987       SE->splitLiveThroughBlock(Number, IntvIn, IntfIn, IntvOut, IntfOut);
 988     else if (IntvIn)
 989       SE->splitRegInBlock(BI, IntvIn, IntfIn);
 990     else
 991       SE->splitRegOutBlock(BI, IntvOut, IntfOut);
 992   }
 993
 994   // Handle live-through blocks. The relevant live-through blocks are stored in
 995   // the ActiveBlocks list with each candidate. We need to filter out
 996   // duplicates.
 997   BitVector Todo = SA->getThroughBlocks();
 998   for (unsigned c = 0; c != UsedCands.size(); ++c) {
 999     ArrayRef<unsigned> Blocks = GlobalCand[UsedCands[c]].ActiveBlocks;
1000     for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
1001       unsigned Number = Blocks[i];
1002       if (!Todo.test(Number))
1003         continue;
1004       Todo.reset(Number);
1005
1006       unsigned IntvIn = 0, IntvOut = 0;
1007       SlotIndex IntfIn, IntfOut;
1008
1009       unsigned CandIn = BundleCand[Bundles->getBundle(Number, 0)];
1010       if (CandIn != NoCand) {
1011         GlobalSplitCandidate &Cand = GlobalCand[CandIn];
1012         IntvIn = Cand.IntvIdx;
1013         Cand.Intf.moveToBlock(Number);
1014         IntfIn = Cand.Intf.first();
1015       }
1016
1017       unsigned CandOut = BundleCand[Bundles->getBundle(Number, 1)];
1018       if (CandOut != NoCand) {
1019         GlobalSplitCandidate &Cand = GlobalCand[CandOut];
1020         IntvOut = Cand.IntvIdx;
1021         Cand.Intf.moveToBlock(Number);
1022         IntfOut = Cand.Intf.last();
1023       }
1024       if (!IntvIn && !IntvOut)
1025         continue;
1026       SE->splitLiveThroughBlock(Number, IntvIn, IntfIn, IntvOut, IntfOut);
1027     }
1028   }
1029
1030   ++NumGlobalSplits;
1031
1032   SmallVector<unsigned, 8> IntvMap;
1033   SE->finish(&IntvMap);
1034   DebugVars->splitRegister(SA->getParent().reg, LREdit.regs());
1035
1036   ExtraRegInfo.resize(MRI->getNumVirtRegs());
1037   unsigned OrigBlocks = SA->getNumLiveBlocks();
1038
1039   // Sort out the new intervals created by splitting. We get four kinds:
1040   // - Remainder intervals should not be split again.
1041   // - Candidate intervals can be assigned to Cand.PhysReg.
1042   // - Block-local splits are candidates for local splitting.
1043   // - DCE leftovers should go back on the queue.
1044   for (unsigned i = 0, e = LREdit.size(); i != e; ++i) {
1045     LiveInterval &Reg = *LREdit.get(i);
1046
1047     // Ignore old intervals from DCE.
1048     if (getStage(Reg) != RS_New)
1049       continue;
1050
1051     // Remainder interval. Don't try splitting again, spill if it doesn't
1052     // allocate.
1053     if (IntvMap[i] == 0) {
1054       setStage(Reg, RS_Spill);
1055       continue;
1056     }
1057
1058     // Global intervals. Allow repeated splitting as long as the number of live
1059     // blocks is strictly decreasing.
1060     if (IntvMap[i] < NumGlobalIntvs) {
1061       if (SA->countLiveBlocks(&Reg) >= OrigBlocks) {
1062         DEBUG(dbgs() << "Main interval covers the same " << OrigBlocks
1063                      << " blocks as original.\n");
1064         // Don't allow repeated splitting as a safe guard against looping.
1065         setStage(Reg, RS_Split2);
1066       }
1067       continue;
1068     }
1069
1070     // Other intervals are treated as new. This includes local intervals created
1071     // for blocks with multiple uses, and anything created by DCE.
1072   }
1073
1074   if (VerifyEnabled)
1075     MF->verify(this, "After splitting live range around region");
1076 }
1077
1078 unsigned RAGreedy::tryRegionSplit(LiveInterval &VirtReg, AllocationOrder &Order,
1079                                   SmallVectorImpl<LiveInterval*> &NewVRegs) {
1080   unsigned NumCands = 0;
1081   unsigned BestCand = NoCand;
1082   float BestCost;
1083   SmallVector<unsigned, 8> UsedCands;
1084
1085   // Check if we can split this live range around a compact region.
1086   bool HasCompact = CompactRegions && calcCompactRegion(GlobalCand.front());
1087   if (HasCompact) {
1088     // Yes, keep GlobalCand[0] as the compact region candidate.
1089     NumCands = 1;
1090     BestCost = HUGE_VALF;
1091   } else {
1092     // No benefit from the compact region, our fallback will be per-block
1093     // splitting. Make sure we find a solution that is cheaper than spilling.
1094     BestCost = Hysteresis * calcSpillCost();
1095     DEBUG(dbgs() << "Cost of isolating all blocks = " << BestCost << '\n');
1096   }
1097
1098   Order.rewind();
1099   while (unsigned PhysReg = Order.next()) {
1100     // Discard bad candidates before we run out of interference cache cursors.
1101     // This will only affect register classes with a lot of registers (>32).
1102     if (NumCands == IntfCache.getMaxCursors()) {
1103       unsigned WorstCount = ~0u;
1104       unsigned Worst = 0;
1105       for (unsigned i = 0; i != NumCands; ++i) {
1106         if (i == BestCand || !GlobalCand[i].PhysReg)
1107           continue;
1108         unsigned Count = GlobalCand[i].LiveBundles.count();
1109         if (Count < WorstCount)
1110           Worst = i, WorstCount = Count;
1111       }
1112       --NumCands;
1113       GlobalCand[Worst] = GlobalCand[NumCands];
1114     }
1115
1116     if (GlobalCand.size() <= NumCands)
1117       GlobalCand.resize(NumCands+1);
1118     GlobalSplitCandidate &Cand = GlobalCand[NumCands];
1119     Cand.reset(IntfCache, PhysReg);
1120
1121     SpillPlacer->prepare(Cand.LiveBundles);
1122     float Cost;
1123     if (!addSplitConstraints(Cand.Intf, Cost)) {
1124       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tno positive bundles\n");
1125       continue;
1126     }
1127     DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tstatic = " << Cost);
1128     if (Cost >= BestCost) {
1129       DEBUG({
1130         if (BestCand == NoCand)
1131           dbgs() << " worse than no bundles\n";
1132         else
1133           dbgs() << " worse than "
1134                  << PrintReg(GlobalCand[BestCand].PhysReg, TRI) << '\n';
1135       });
1136       continue;
1137     }
1138     growRegion(Cand);
1139
1140     SpillPlacer->finish();
1141
1142     // No live bundles, defer to splitSingleBlocks().
1143     if (!Cand.LiveBundles.any()) {
1144       DEBUG(dbgs() << " no bundles.\n");
1145       continue;
1146     }
1147
1148     Cost += calcGlobalSplitCost(Cand);
1149     DEBUG({
1150       dbgs() << ", total = " << Cost << " with bundles";
1151       for (int i = Cand.LiveBundles.find_first(); i>=0;
1152            i = Cand.LiveBundles.find_next(i))
1153         dbgs() << " EB#" << i;
1154       dbgs() << ".\n";
1155     });
1156     if (Cost < BestCost) {
1157       BestCand = NumCands;
1158       BestCost = Hysteresis * Cost; // Prevent rounding effects.
1159     }
1160     ++NumCands;
1161   }
1162
1163   // No solutions found, fall back to single block splitting.
1164   if (!HasCompact && BestCand == NoCand)
1165     return 0;
1166
1167   // Prepare split editor.
1168   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1169   SE->reset(LREdit);
1170
1171   // Assign all edge bundles to the preferred candidate, or NoCand.
1172   BundleCand.assign(Bundles->getNumBundles(), NoCand);
1173
1174   // Assign bundles for the best candidate region.
1175   if (BestCand != NoCand) {
1176     GlobalSplitCandidate &Cand = GlobalCand[BestCand];
1177     if (unsigned B = Cand.getBundles(BundleCand, BestCand)) {
1178       UsedCands.push_back(BestCand);
1179       Cand.IntvIdx = SE->openIntv();
1180       DEBUG(dbgs() << "Split for " << PrintReg(Cand.PhysReg, TRI) << " in "
1181                    << B << " bundles, intv " << Cand.IntvIdx << ".\n");
1182     }
1183   }
1184
1185   // Assign bundles for the compact region.
1186   if (HasCompact) {
1187     GlobalSplitCandidate &Cand = GlobalCand.front();
1188     assert(!Cand.PhysReg && "Compact region has no physreg");
1189     if (unsigned B = Cand.getBundles(BundleCand, 0)) {
1190       UsedCands.push_back(0);
1191       Cand.IntvIdx = SE->openIntv();
1192       DEBUG(dbgs() << "Split for compact region in " << B << " bundles, intv "
1193                    << Cand.IntvIdx << ".\n");
1194     }
1195   }
1196
1197   splitAroundRegion(LREdit, UsedCands);
1198   return 0;
1199 }
1200
1201
1202 //===----------------------------------------------------------------------===//
1203 //                             Local Splitting
1204 //===----------------------------------------------------------------------===//
1205
1206
1207 /// calcGapWeights - Compute the maximum spill weight that needs to be evicted
1208 /// in order to use PhysReg between two entries in SA->UseSlots.
1209 ///
1210 /// GapWeight[i] represents the gap between UseSlots[i] and UseSlots[i+1].
1211 ///
1212 void RAGreedy::calcGapWeights(unsigned PhysReg,
1213                               SmallVectorImpl<float> &GapWeight) {
1214   assert(SA->getUseBlocks().size() == 1 && "Not a local interval");
1215   const SplitAnalysis::BlockInfo &BI = SA->getUseBlocks().front();
1216   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
1217   const unsigned NumGaps = Uses.size()-1;
1218
1219   // Start and end points for the interference check.
1220   SlotIndex StartIdx =
1221     BI.LiveIn ? BI.FirstInstr.getBaseIndex() : BI.FirstInstr;
1222   SlotIndex StopIdx =
1223     BI.LiveOut ? BI.LastInstr.getBoundaryIndex() : BI.LastInstr;
1224
1225   GapWeight.assign(NumGaps, 0.0f);
1226
1227   // Add interference from each overlapping register.
1228   for (const unsigned *AI = TRI->getOverlaps(PhysReg); *AI; ++AI) {
1229     if (!query(const_cast<LiveInterval&>(SA->getParent()), *AI)
1230            .checkInterference())
1231       continue;
1232
1233     // We know that VirtReg is a continuous interval from FirstInstr to
1234     // LastInstr, so we don't need InterferenceQuery.
1235     //
1236     // Interference that overlaps an instruction is counted in both gaps
1237     // surrounding the instruction. The exception is interference before
1238     // StartIdx and after StopIdx.
1239     //
1240     LiveIntervalUnion::SegmentIter IntI = PhysReg2LiveUnion[*AI].find(StartIdx);
1241     for (unsigned Gap = 0; IntI.valid() && IntI.start() < StopIdx; ++IntI) {
1242       // Skip the gaps before IntI.
1243       while (Uses[Gap+1].getBoundaryIndex() < IntI.start())
1244         if (++Gap == NumGaps)
1245           break;
1246       if (Gap == NumGaps)
1247         break;
1248
1249       // Update the gaps covered by IntI.
1250       const float weight = IntI.value()->weight;
1251       for (; Gap != NumGaps; ++Gap) {
1252         GapWeight[Gap] = std::max(GapWeight[Gap], weight);
1253         if (Uses[Gap+1].getBaseIndex() >= IntI.stop())
1254           break;
1255       }
1256       if (Gap == NumGaps)
1257         break;
1258     }
1259   }
1260 }
1261
1262 /// tryLocalSplit - Try to split VirtReg into smaller intervals inside its only
1263 /// basic block.
1264 ///
1265 unsigned RAGreedy::tryLocalSplit(LiveInterval &VirtReg, AllocationOrder &Order,
1266                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1267   assert(SA->getUseBlocks().size() == 1 && "Not a local interval");
1268   const SplitAnalysis::BlockInfo &BI = SA->getUseBlocks().front();
1269
1270   // Note that it is possible to have an interval that is live-in or live-out
1271   // while only covering a single block - A phi-def can use undef values from
1272   // predecessors, and the block could be a single-block loop.
1273   // We don't bother doing anything clever about such a case, we simply assume
1274   // that the interval is continuous from FirstInstr to LastInstr. We should
1275   // make sure that we don't do anything illegal to such an interval, though.
1276
1277   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
1278   if (Uses.size() <= 2)
1279     return 0;
1280   const unsigned NumGaps = Uses.size()-1;
1281
1282   DEBUG({
1283     dbgs() << "tryLocalSplit: ";
1284     for (unsigned i = 0, e = Uses.size(); i != e; ++i)
1285       dbgs() << ' ' << SA->UseSlots[i];
1286     dbgs() << '\n';
1287   });
1288
1289   // Since we allow local split results to be split again, there is a risk of
1290   // creating infinite loops. It is tempting to require that the new live
1291   // ranges have less instructions than the original. That would guarantee
1292   // convergence, but it is too strict. A live range with 3 instructions can be
1293   // split 2+3 (including the COPY), and we want to allow that.
1294   //
1295   // Instead we use these rules:
1296   //
1297   // 1. Allow any split for ranges with getStage() < RS_Split2. (Except for the
1298   //    noop split, of course).
1299   // 2. Require progress be made for ranges with getStage() == RS_Split2. All
1300   //    the new ranges must have fewer instructions than before the split.
1301   // 3. New ranges with the same number of instructions are marked RS_Split2,
1302   //    smaller ranges are marked RS_New.
1303   //
1304   // These rules allow a 3 -> 2+3 split once, which we need. They also prevent
1305   // excessive splitting and infinite loops.
1306   //
1307   bool ProgressRequired = getStage(VirtReg) >= RS_Split2;
1308
1309   // Best split candidate.
1310   unsigned BestBefore = NumGaps;
1311   unsigned BestAfter = 0;
1312   float BestDiff = 0;
1313
1314   const float blockFreq = SpillPlacer->getBlockFrequency(BI.MBB->getNumber());
1315   SmallVector<float, 8> GapWeight;
1316
1317   Order.rewind();
1318   while (unsigned PhysReg = Order.next()) {
1319     // Keep track of the largest spill weight that would need to be evicted in
1320     // order to make use of PhysReg between UseSlots[i] and UseSlots[i+1].
1321     calcGapWeights(PhysReg, GapWeight);
1322
1323     // Try to find the best sequence of gaps to close.
1324     // The new spill weight must be larger than any gap interference.
1325
1326     // We will split before Uses[SplitBefore] and after Uses[SplitAfter].
1327     unsigned SplitBefore = 0, SplitAfter = 1;
1328
1329     // MaxGap should always be max(GapWeight[SplitBefore..SplitAfter-1]).
1330     // It is the spill weight that needs to be evicted.
1331     float MaxGap = GapWeight[0];
1332
1333     for (;;) {
1334       // Live before/after split?
1335       const bool LiveBefore = SplitBefore != 0 || BI.LiveIn;
1336       const bool LiveAfter = SplitAfter != NumGaps || BI.LiveOut;
1337
1338       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << ' '
1339                    << Uses[SplitBefore] << '-' << Uses[SplitAfter]
1340                    << " i=" << MaxGap);
1341
1342       // Stop before the interval gets so big we wouldn't be making progress.
1343       if (!LiveBefore && !LiveAfter) {
1344         DEBUG(dbgs() << " all\n");
1345         break;
1346       }
1347       // Should the interval be extended or shrunk?
1348       bool Shrink = true;
1349
1350       // How many gaps would the new range have?
1351       unsigned NewGaps = LiveBefore + SplitAfter - SplitBefore + LiveAfter;
1352
1353       // Legally, without causing looping?
1354       bool Legal = !ProgressRequired || NewGaps < NumGaps;
1355
1356       if (Legal && MaxGap < HUGE_VALF) {
1357         // Estimate the new spill weight. Each instruction reads or writes the
1358         // register. Conservatively assume there are no read-modify-write
1359         // instructions.
1360         //
1361         // Try to guess the size of the new interval.
1362         const float EstWeight = normalizeSpillWeight(blockFreq * (NewGaps + 1),
1363                                  Uses[SplitBefore].distance(Uses[SplitAfter]) +
1364                                  (LiveBefore + LiveAfter)*SlotIndex::InstrDist);
1365         // Would this split be possible to allocate?
1366         // Never allocate all gaps, we wouldn't be making progress.
1367         DEBUG(dbgs() << " w=" << EstWeight);
1368         if (EstWeight * Hysteresis >= MaxGap) {
1369           Shrink = false;
1370           float Diff = EstWeight - MaxGap;
1371           if (Diff > BestDiff) {
1372             DEBUG(dbgs() << " (best)");
1373             BestDiff = Hysteresis * Diff;
1374             BestBefore = SplitBefore;
1375             BestAfter = SplitAfter;
1376           }
1377         }
1378       }
1379
1380       // Try to shrink.
1381       if (Shrink) {
1382         if (++SplitBefore < SplitAfter) {
1383           DEBUG(dbgs() << " shrink\n");
1384           // Recompute the max when necessary.
1385           if (GapWeight[SplitBefore - 1] >= MaxGap) {
1386             MaxGap = GapWeight[SplitBefore];
1387             for (unsigned i = SplitBefore + 1; i != SplitAfter; ++i)
1388               MaxGap = std::max(MaxGap, GapWeight[i]);
1389           }
1390           continue;
1391         }
1392         MaxGap = 0;
1393       }
1394
1395       // Try to extend the interval.
1396       if (SplitAfter >= NumGaps) {
1397         DEBUG(dbgs() << " end\n");
1398         break;
1399       }
1400
1401       DEBUG(dbgs() << " extend\n");
1402       MaxGap = std::max(MaxGap, GapWeight[SplitAfter++]);
1403     }
1404   }
1405
1406   // Didn't find any candidates?
1407   if (BestBefore == NumGaps)
1408     return 0;
1409
1410   DEBUG(dbgs() << "Best local split range: " << Uses[BestBefore]
1411                << '-' << Uses[BestAfter] << ", " << BestDiff
1412                << ", " << (BestAfter - BestBefore + 1) << " instrs\n");
1413
1414   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1415   SE->reset(LREdit);
1416
1417   SE->openIntv();
1418   SlotIndex SegStart = SE->enterIntvBefore(Uses[BestBefore]);
1419   SlotIndex SegStop  = SE->leaveIntvAfter(Uses[BestAfter]);
1420   SE->useIntv(SegStart, SegStop);
1421   SmallVector<unsigned, 8> IntvMap;
1422   SE->finish(&IntvMap);
1423   DebugVars->splitRegister(VirtReg.reg, LREdit.regs());
1424
1425   // If the new range has the same number of instructions as before, mark it as
1426   // RS_Split2 so the next split will be forced to make progress. Otherwise,
1427   // leave the new intervals as RS_New so they can compete.
1428   bool LiveBefore = BestBefore != 0 || BI.LiveIn;
1429   bool LiveAfter = BestAfter != NumGaps || BI.LiveOut;
1430   unsigned NewGaps = LiveBefore + BestAfter - BestBefore + LiveAfter;
1431   if (NewGaps >= NumGaps) {
1432     DEBUG(dbgs() << "Tagging non-progress ranges: ");
1433     assert(!ProgressRequired && "Didn't make progress when it was required.");
1434     for (unsigned i = 0, e = IntvMap.size(); i != e; ++i)
1435       if (IntvMap[i] == 1) {
1436         setStage(*LREdit.get(i), RS_Split2);
1437         DEBUG(dbgs() << PrintReg(LREdit.get(i)->reg));
1438       }
1439     DEBUG(dbgs() << '\n');
1440   }
1441   ++NumLocalSplits;
1442
1443   return 0;
1444 }
1445
1446 //===----------------------------------------------------------------------===//
1447 //                          Live Range Splitting
1448 //===----------------------------------------------------------------------===//
1449
1450 /// trySplit - Try to split VirtReg or one of its interferences, making it
1451 /// assignable.
1452 /// @return Physreg when VirtReg may be assigned and/or new NewVRegs.
1453 unsigned RAGreedy::trySplit(LiveInterval &VirtReg, AllocationOrder &Order,
1454                             SmallVectorImpl<LiveInterval*>&NewVRegs) {
1455   // Local intervals are handled separately.
1456   if (LIS->intervalIsInOneMBB(VirtReg)) {
1457     NamedRegionTimer T("Local Splitting", TimerGroupName, TimePassesIsEnabled);
1458     SA->analyze(&VirtReg);
1459     return tryLocalSplit(VirtReg, Order, NewVRegs);
1460   }
1461
1462   NamedRegionTimer T("Global Splitting", TimerGroupName, TimePassesIsEnabled);
1463
1464   // Ranges must be Split2 or less.
1465   if (getStage(VirtReg) >= RS_Spill)
1466     return 0;
1467
1468   SA->analyze(&VirtReg);
1469
1470   // FIXME: SplitAnalysis may repair broken live ranges coming from the
1471   // coalescer. That may cause the range to become allocatable which means that
1472   // tryRegionSplit won't be making progress. This check should be replaced with
1473   // an assertion when the coalescer is fixed.
1474   if (SA->didRepairRange()) {
1475     // VirtReg has changed, so all cached queries are invalid.
1476     invalidateVirtRegs();
1477     if (unsigned PhysReg = tryAssign(VirtReg, Order, NewVRegs))
1478       return PhysReg;
1479   }
1480
1481   // First try to split around a region spanning multiple blocks. RS_Split2
1482   // ranges already made dubious progress with region splitting, so they go
1483   // straight to single block splitting.
1484   if (getStage(VirtReg) < RS_Split2) {
1485     unsigned PhysReg = tryRegionSplit(VirtReg, Order, NewVRegs);
1486     if (PhysReg || !NewVRegs.empty())
1487       return PhysReg;
1488   }
1489
1490   // Then isolate blocks with multiple uses.
1491   SplitAnalysis::BlockPtrSet Blocks;
1492   if (SA->getMultiUseBlocks(Blocks)) {
1493     LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1494     SE->reset(LREdit);
1495     SE->splitSingleBlocks(Blocks);
1496     setStage(NewVRegs.begin(), NewVRegs.end(), RS_Spill);
1497     if (VerifyEnabled)
1498       MF->verify(this, "After splitting live range around basic blocks");
1499   }
1500
1501   // Don't assign any physregs.
1502   return 0;
1503 }
1504
1505
1506 //===----------------------------------------------------------------------===//
1507 //                            Main Entry Point
1508 //===----------------------------------------------------------------------===//
1509
1510 unsigned RAGreedy::selectOrSplit(LiveInterval &VirtReg,
1511                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1512   // First try assigning a free register.
1513   AllocationOrder Order(VirtReg.reg, *VRM, RegClassInfo);
1514   if (unsigned PhysReg = tryAssign(VirtReg, Order, NewVRegs))
1515     return PhysReg;
1516
1517   LiveRangeStage Stage = getStage(VirtReg);
1518   DEBUG(dbgs() << StageName[Stage]
1519                << " Cascade " << ExtraRegInfo[VirtReg.reg].Cascade << '\n');
1520
1521   // Try to evict a less worthy live range, but only for ranges from the primary
1522   // queue. The RS_Split ranges already failed to do this, and they should not
1523   // get a second chance until they have been split.
1524   if (Stage != RS_Split)
1525     if (unsigned PhysReg = tryEvict(VirtReg, Order, NewVRegs))
1526       return PhysReg;
1527
1528   assert(NewVRegs.empty() && "Cannot append to existing NewVRegs");
1529
1530   // The first time we see a live range, don't try to split or spill.
1531   // Wait until the second time, when all smaller ranges have been allocated.
1532   // This gives a better picture of the interference to split around.
1533   if (Stage < RS_Split) {
1534     setStage(VirtReg, RS_Split);
1535     DEBUG(dbgs() << "wait for second round\n");
1536     NewVRegs.push_back(&VirtReg);
1537     return 0;
1538   }
1539
1540   // If we couldn't allocate a register from spilling, there is probably some
1541   // invalid inline assembly. The base class wil report it.
1542   if (Stage >= RS_Done || !VirtReg.isSpillable())
1543     return ~0u;
1544
1545   // Try splitting VirtReg or interferences.
1546   unsigned PhysReg = trySplit(VirtReg, Order, NewVRegs);
1547   if (PhysReg || !NewVRegs.empty())
1548     return PhysReg;
1549
1550   // Finally spill VirtReg itself.
1551   NamedRegionTimer T("Spiller", TimerGroupName, TimePassesIsEnabled);
1552   LiveRangeEdit LRE(VirtReg, NewVRegs, this);
1553   spiller().spill(LRE);
1554   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Done);
1555
1556   if (VerifyEnabled)
1557     MF->verify(this, "After spilling");
1558
1559   // The live virtual register requesting allocation was spilled, so tell
1560   // the caller not to allocate anything during this round.
1561   return 0;
1562 }
1563
1564 bool RAGreedy::runOnMachineFunction(MachineFunction &mf) {
1565   DEBUG(dbgs() << "********** GREEDY REGISTER ALLOCATION **********\n"
1566                << "********** Function: "
1567                << ((Value*)mf.getFunction())->getName() << '\n');
1568
1569   MF = &mf;
1570   if (VerifyEnabled)
1571     MF->verify(this, "Before greedy register allocator");
1572
1573   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
1574   Indexes = &getAnalysis<SlotIndexes>();
1575   DomTree = &getAnalysis<MachineDominatorTree>();
1576   SpillerInstance.reset(createInlineSpiller(*this, *MF, *VRM));
1577   Loops = &getAnalysis<MachineLoopInfo>();
1578   Bundles = &getAnalysis<EdgeBundles>();
1579   SpillPlacer = &getAnalysis<SpillPlacement>();
1580   DebugVars = &getAnalysis<LiveDebugVariables>();
1581
1582   SA.reset(new SplitAnalysis(*VRM, *LIS, *Loops));
1583   SE.reset(new SplitEditor(*SA, *LIS, *VRM, *DomTree));
1584   ExtraRegInfo.clear();
1585   ExtraRegInfo.resize(MRI->getNumVirtRegs());
1586   NextCascade = 1;
1587   IntfCache.init(MF, &PhysReg2LiveUnion[0], Indexes, TRI);
1588   GlobalCand.resize(32);  // This will grow as needed.
1589
1590   allocatePhysRegs();
1591   addMBBLiveIns(MF);
1592   LIS->addKillFlags();
1593
1594   // Run rewriter
1595   {
1596     NamedRegionTimer T("Rewriter", TimerGroupName, TimePassesIsEnabled);
1597     VRM->rewrite(Indexes);
1598   }
1599
1600   // Write out new DBG_VALUE instructions.
1601   {
1602     NamedRegionTimer T("Emit Debug Info", TimerGroupName, TimePassesIsEnabled);
1603     DebugVars->emitDebugValues(VRM);
1604   }
1605
1606   // The pass output is in VirtRegMap. Release all the transient data.
1607   releaseMemory();
1608
1609   return true;
1610 }