lib/CodeGen/RegAllocGreedy.cpp

   1 //===-- RegAllocGreedy.cpp - greedy register allocator --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RAGreedy function pass for register allocation in
  11 // optimized builds.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "AllocationOrder.h"
  17 #include "InterferenceCache.h"
  18 #include "LiveDebugVariables.h"
  19 #include "LiveRangeEdit.h"
  20 #include "RegAllocBase.h"
  21 #include "Spiller.h"
  22 #include "SpillPlacement.h"
  23 #include "SplitKit.h"
  24 #include "VirtRegMap.h"
  25 #include "RegisterCoalescer.h"
  26 #include "llvm/ADT/Statistic.h"
  27 #include "llvm/Analysis/AliasAnalysis.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/PassAnalysisSupport.h"
  30 #include "llvm/CodeGen/CalcSpillWeights.h"
  31 #include "llvm/CodeGen/EdgeBundles.h"
  32 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  33 #include "llvm/CodeGen/LiveStackAnalysis.h"
  34 #include "llvm/CodeGen/MachineDominators.h"
  35 #include "llvm/CodeGen/MachineFunctionPass.h"
  36 #include "llvm/CodeGen/MachineLoopInfo.h"
  37 #include "llvm/CodeGen/MachineLoopRanges.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/Passes.h"
  40 #include "llvm/CodeGen/RegAllocRegistry.h"
  41 #include "llvm/Target/TargetOptions.h"
  42 #include "llvm/Support/Debug.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 #include "llvm/Support/Timer.h"
  46
  47 #include <queue>
  48
  49 using namespace llvm;
  50
  51 STATISTIC(NumGlobalSplits, "Number of split global live ranges");
  52 STATISTIC(NumLocalSplits,  "Number of split local live ranges");
  53 STATISTIC(NumEvicted,      "Number of interferences evicted");
  54
  55 static RegisterRegAlloc greedyRegAlloc("greedy", "greedy register allocator",
  56                                        createGreedyRegisterAllocator);
  57
  58 namespace {
  59 class RAGreedy : public MachineFunctionPass,
  60                  public RegAllocBase,
  61                  private LiveRangeEdit::Delegate {
  62
  63   // context
  64   MachineFunction *MF;
  65
  66   // analyses
  67   SlotIndexes *Indexes;
  68   LiveStacks *LS;
  69   MachineDominatorTree *DomTree;
  70   MachineLoopInfo *Loops;
  71   MachineLoopRanges *LoopRanges;
  72   EdgeBundles *Bundles;
  73   SpillPlacement *SpillPlacer;
  74   LiveDebugVariables *DebugVars;
  75
  76   // state
  77   std::auto_ptr<Spiller> SpillerInstance;
  78   std::priority_queue<std::pair<unsigned, unsigned> > Queue;
  79   unsigned NextCascade;
  80
  81   // Live ranges pass through a number of stages as we try to allocate them.
  82   // Some of the stages may also create new live ranges:
  83   //
  84   // - Region splitting.
  85   // - Per-block splitting.
  86   // - Local splitting.
  87   // - Spilling.
  88   //
  89   // Ranges produced by one of the stages skip the previous stages when they are
  90   // dequeued. This improves performance because we can skip interference checks
  91   // that are unlikely to give any results. It also guarantees that the live
  92   // range splitting algorithm terminates, something that is otherwise hard to
  93   // ensure.
  94   enum LiveRangeStage {
  95     RS_New,      ///< Never seen before.
  96     RS_First,    ///< First time in the queue.
  97     RS_Second,   ///< Second time in the queue.
  98     RS_Global,   ///< Produced by global splitting.
  99     RS_Local,    ///< Produced by local splitting.
 100     RS_Spill     ///< Produced by spilling.
 101   };
 102
 103   static const char *const StageName[];
 104
 105   // RegInfo - Keep additional information about each live range.
 106   struct RegInfo {
 107     LiveRangeStage Stage;
 108
 109     // Cascade - Eviction loop prevention. See canEvictInterference().
 110     unsigned Cascade;
 111
 112     RegInfo() : Stage(RS_New), Cascade(0) {}
 113   };
 114
 115   IndexedMap<RegInfo, VirtReg2IndexFunctor> ExtraRegInfo;
 116
 117   LiveRangeStage getStage(const LiveInterval &VirtReg) const {
 118     return ExtraRegInfo[VirtReg.reg].Stage;
 119   }
 120
 121   void setStage(const LiveInterval &VirtReg, LiveRangeStage Stage) {
 122     ExtraRegInfo.resize(MRI->getNumVirtRegs());
 123     ExtraRegInfo[VirtReg.reg].Stage = Stage;
 124   }
 125
 126   template<typename Iterator>
 127   void setStage(Iterator Begin, Iterator End, LiveRangeStage NewStage) {
 128     ExtraRegInfo.resize(MRI->getNumVirtRegs());
 129     for (;Begin != End; ++Begin) {
 130       unsigned Reg = (*Begin)->reg;
 131       if (ExtraRegInfo[Reg].Stage == RS_New)
 132         ExtraRegInfo[Reg].Stage = NewStage;
 133     }
 134   }
 135
 136   // splitting state.
 137   std::auto_ptr<SplitAnalysis> SA;
 138   std::auto_ptr<SplitEditor> SE;
 139
 140   /// Cached per-block interference maps
 141   InterferenceCache IntfCache;
 142
 143   /// All basic blocks where the current register has uses.
 144   SmallVector<SpillPlacement::BlockConstraint, 8> SplitConstraints;
 145
 146   /// Global live range splitting candidate info.
 147   struct GlobalSplitCandidate {
 148     unsigned PhysReg;
 149     BitVector LiveBundles;
 150     SmallVector<unsigned, 8> ActiveBlocks;
 151
 152     void reset(unsigned Reg) {
 153       PhysReg = Reg;
 154       LiveBundles.clear();
 155       ActiveBlocks.clear();
 156     }
 157   };
 158
 159   /// Candidate info for for each PhysReg in AllocationOrder.
 160   /// This vector never shrinks, but grows to the size of the largest register
 161   /// class.
 162   SmallVector<GlobalSplitCandidate, 32> GlobalCand;
 163
 164 public:
 165   RAGreedy();
 166
 167   /// Return the pass name.
 168   virtual const char* getPassName() const {
 169     return "Greedy Register Allocator";
 170   }
 171
 172   /// RAGreedy analysis usage.
 173   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
 174   virtual void releaseMemory();
 175   virtual Spiller &spiller() { return *SpillerInstance; }
 176   virtual void enqueue(LiveInterval *LI);
 177   virtual LiveInterval *dequeue();
 178   virtual unsigned selectOrSplit(LiveInterval&,
 179                                  SmallVectorImpl<LiveInterval*>&);
 180
 181   /// Perform register allocation.
 182   virtual bool runOnMachineFunction(MachineFunction &mf);
 183
 184   static char ID;
 185
 186 private:
 187   void LRE_WillEraseInstruction(MachineInstr*);
 188   bool LRE_CanEraseVirtReg(unsigned);
 189   void LRE_WillShrinkVirtReg(unsigned);
 190   void LRE_DidCloneVirtReg(unsigned, unsigned);
 191
 192   float calcSpillCost();
 193   bool addSplitConstraints(InterferenceCache::Cursor, float&);
 194   void addThroughConstraints(InterferenceCache::Cursor, ArrayRef<unsigned>);
 195   void growRegion(GlobalSplitCandidate &Cand, InterferenceCache::Cursor);
 196   float calcGlobalSplitCost(GlobalSplitCandidate&, InterferenceCache::Cursor);
 197   void splitAroundRegion(LiveInterval&, GlobalSplitCandidate&,
 198                          SmallVectorImpl<LiveInterval*>&);
 199   void calcGapWeights(unsigned, SmallVectorImpl<float>&);
 200   bool canEvict(LiveInterval &A, LiveInterval &B);
 201   bool canEvictInterference(LiveInterval&, unsigned, float&);
 202
 203   unsigned tryAssign(LiveInterval&, AllocationOrder&,
 204                      SmallVectorImpl<LiveInterval*>&);
 205   unsigned tryEvict(LiveInterval&, AllocationOrder&,
 206                     SmallVectorImpl<LiveInterval*>&, unsigned = ~0u);
 207   unsigned tryRegionSplit(LiveInterval&, AllocationOrder&,
 208                           SmallVectorImpl<LiveInterval*>&);
 209   unsigned tryLocalSplit(LiveInterval&, AllocationOrder&,
 210     SmallVectorImpl<LiveInterval*>&);
 211   unsigned trySplit(LiveInterval&, AllocationOrder&,
 212                     SmallVectorImpl<LiveInterval*>&);
 213 };
 214 } // end anonymous namespace
 215
 216 char RAGreedy::ID = 0;
 217
 218 #ifndef NDEBUG
 219 const char *const RAGreedy::StageName[] = {
 220   "RS_New",
 221   "RS_First",
 222   "RS_Second",
 223   "RS_Global",
 224   "RS_Local",
 225   "RS_Spill"
 226 };
 227 #endif
 228
 229 // Hysteresis to use when comparing floats.
 230 // This helps stabilize decisions based on float comparisons.
 231 const float Hysteresis = 0.98f;
 232
 233
 234 FunctionPass* llvm::createGreedyRegisterAllocator() {
 235   return new RAGreedy();
 236 }
 237
 238 RAGreedy::RAGreedy(): MachineFunctionPass(ID) {
 239   initializeLiveDebugVariablesPass(*PassRegistry::getPassRegistry());
 240   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 241   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 242   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 243   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 244   initializeRegisterCoalescerPass(*PassRegistry::getPassRegistry());
 245   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 246   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 247   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 248   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 249   initializeMachineLoopRangesPass(*PassRegistry::getPassRegistry());
 250   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 251   initializeEdgeBundlesPass(*PassRegistry::getPassRegistry());
 252   initializeSpillPlacementPass(*PassRegistry::getPassRegistry());
 253 }
 254
 255 void RAGreedy::getAnalysisUsage(AnalysisUsage &AU) const {
 256   AU.setPreservesCFG();
 257   AU.addRequired<AliasAnalysis>();
 258   AU.addPreserved<AliasAnalysis>();
 259   AU.addRequired<LiveIntervals>();
 260   AU.addRequired<SlotIndexes>();
 261   AU.addPreserved<SlotIndexes>();
 262   AU.addRequired<LiveDebugVariables>();
 263   AU.addPreserved<LiveDebugVariables>();
 264   if (StrongPHIElim)
 265     AU.addRequiredID(StrongPHIEliminationID);
 266   AU.addRequiredTransitive<RegisterCoalescer>();
 267   AU.addRequired<CalculateSpillWeights>();
 268   AU.addRequired<LiveStacks>();
 269   AU.addPreserved<LiveStacks>();
 270   AU.addRequired<MachineDominatorTree>();
 271   AU.addPreserved<MachineDominatorTree>();
 272   AU.addRequired<MachineLoopInfo>();
 273   AU.addPreserved<MachineLoopInfo>();
 274   AU.addRequired<MachineLoopRanges>();
 275   AU.addPreserved<MachineLoopRanges>();
 276   AU.addRequired<VirtRegMap>();
 277   AU.addPreserved<VirtRegMap>();
 278   AU.addRequired<EdgeBundles>();
 279   AU.addRequired<SpillPlacement>();
 280   MachineFunctionPass::getAnalysisUsage(AU);
 281 }
 282
 283
 284 //===----------------------------------------------------------------------===//
 285 //                     LiveRangeEdit delegate methods
 286 //===----------------------------------------------------------------------===//
 287
 288 void RAGreedy::LRE_WillEraseInstruction(MachineInstr *MI) {
 289   // LRE itself will remove from SlotIndexes and parent basic block.
 290   VRM->RemoveMachineInstrFromMaps(MI);
 291 }
 292
 293 bool RAGreedy::LRE_CanEraseVirtReg(unsigned VirtReg) {
 294   if (unsigned PhysReg = VRM->getPhys(VirtReg)) {
 295     unassign(LIS->getInterval(VirtReg), PhysReg);
 296     return true;
 297   }
 298   // Unassigned virtreg is probably in the priority queue.
 299   // RegAllocBase will erase it after dequeueing.
 300   return false;
 301 }
 302
 303 void RAGreedy::LRE_WillShrinkVirtReg(unsigned VirtReg) {
 304   unsigned PhysReg = VRM->getPhys(VirtReg);
 305   if (!PhysReg)
 306     return;
 307
 308   // Register is assigned, put it back on the queue for reassignment.
 309   LiveInterval &LI = LIS->getInterval(VirtReg);
 310   unassign(LI, PhysReg);
 311   enqueue(&LI);
 312 }
 313
 314 void RAGreedy::LRE_DidCloneVirtReg(unsigned New, unsigned Old) {
 315   // LRE may clone a virtual register because dead code elimination causes it to
 316   // be split into connected components. Ensure that the new register gets the
 317   // same stage as the parent.
 318   ExtraRegInfo.grow(New);
 319   ExtraRegInfo[New] = ExtraRegInfo[Old];
 320 }
 321
 322 void RAGreedy::releaseMemory() {
 323   SpillerInstance.reset(0);
 324   ExtraRegInfo.clear();
 325   GlobalCand.clear();
 326   RegAllocBase::releaseMemory();
 327 }
 328
 329 void RAGreedy::enqueue(LiveInterval *LI) {
 330   // Prioritize live ranges by size, assigning larger ranges first.
 331   // The queue holds (size, reg) pairs.
 332   const unsigned Size = LI->getSize();
 333   const unsigned Reg = LI->reg;
 334   assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
 335          "Can only enqueue virtual registers");
 336   unsigned Prio;
 337
 338   ExtraRegInfo.grow(Reg);
 339   if (ExtraRegInfo[Reg].Stage == RS_New)
 340     ExtraRegInfo[Reg].Stage = RS_First;
 341
 342   if (ExtraRegInfo[Reg].Stage == RS_Second)
 343     // Unsplit ranges that couldn't be allocated immediately are deferred until
 344     // everything else has been allocated. Long ranges are allocated last so
 345     // they are split against realistic interference.
 346     Prio = (1u << 31) - Size;
 347   else {
 348     // Everything else is allocated in long->short order. Long ranges that don't
 349     // fit should be spilled ASAP so they don't create interference.
 350     Prio = (1u << 31) + Size;
 351
 352     // Boost ranges that have a physical register hint.
 353     if (TargetRegisterInfo::isPhysicalRegister(VRM->getRegAllocPref(Reg)))
 354       Prio |= (1u << 30);
 355   }
 356
 357   Queue.push(std::make_pair(Prio, Reg));
 358 }
 359
 360 LiveInterval *RAGreedy::dequeue() {
 361   if (Queue.empty())
 362     return 0;
 363   LiveInterval *LI = &LIS->getInterval(Queue.top().second);
 364   Queue.pop();
 365   return LI;
 366 }
 367
 368
 369 //===----------------------------------------------------------------------===//
 370 //                            Direct Assignment
 371 //===----------------------------------------------------------------------===//
 372
 373 /// tryAssign - Try to assign VirtReg to an available register.
 374 unsigned RAGreedy::tryAssign(LiveInterval &VirtReg,
 375                              AllocationOrder &Order,
 376                              SmallVectorImpl<LiveInterval*> &NewVRegs) {
 377   Order.rewind();
 378   unsigned PhysReg;
 379   while ((PhysReg = Order.next()))
 380     if (!checkPhysRegInterference(VirtReg, PhysReg))
 381       break;
 382   if (!PhysReg || Order.isHint(PhysReg))
 383     return PhysReg;
 384
 385   // PhysReg is available. Try to evict interference from a cheaper alternative.
 386   unsigned Cost = TRI->getCostPerUse(PhysReg);
 387
 388   // Most registers have 0 additional cost.
 389   if (!Cost)
 390     return PhysReg;
 391
 392   DEBUG(dbgs() << PrintReg(PhysReg, TRI) << " is available at cost " << Cost
 393                << '\n');
 394   unsigned CheapReg = tryEvict(VirtReg, Order, NewVRegs, Cost);
 395   return CheapReg ? CheapReg : PhysReg;
 396 }
 397
 398
 399 //===----------------------------------------------------------------------===//
 400 //                         Interference eviction
 401 //===----------------------------------------------------------------------===//
 402
 403 /// canEvict - determine if A can evict the assigned live range B. The eviction
 404 /// policy defined by this function together with the allocation order defined
 405 /// by enqueue() decides which registers ultimately end up being split and
 406 /// spilled.
 407 ///
 408 /// Cascade numbers are used to prevent infinite loops if this function is a
 409 /// cyclic relation.
 410 bool RAGreedy::canEvict(LiveInterval &A, LiveInterval &B) {
 411   return A.weight > B.weight;
 412 }
 413
 414 /// canEvict - Return true if all interferences between VirtReg and PhysReg can
 415 /// be evicted.
 416 /// Return false if any interference is heavier than MaxWeight.
 417 /// On return, set MaxWeight to the maximal spill weight of an interference.
 418 bool RAGreedy::canEvictInterference(LiveInterval &VirtReg, unsigned PhysReg,
 419                                     float &MaxWeight) {
 420   // Find VirtReg's cascade number. This will be unassigned if VirtReg was never
 421   // involved in an eviction before. If a cascade number was assigned, deny
 422   // evicting anything with the same or a newer cascade number. This prevents
 423   // infinite eviction loops.
 424   //
 425   // This works out so a register without a cascade number is allowed to evict
 426   // anything, and it can be evicted by anything.
 427   unsigned Cascade = ExtraRegInfo[VirtReg.reg].Cascade;
 428   if (!Cascade)
 429     Cascade = NextCascade;
 430
 431   float Weight = 0;
 432   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 433     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 434     // If there is 10 or more interferences, chances are one is heavier.
 435     if (Q.collectInterferingVRegs(10, MaxWeight) >= 10)
 436       return false;
 437
 438     // Check if any interfering live range is heavier than MaxWeight.
 439     for (unsigned i = Q.interferingVRegs().size(); i; --i) {
 440       LiveInterval *Intf = Q.interferingVRegs()[i - 1];
 441       if (TargetRegisterInfo::isPhysicalRegister(Intf->reg))
 442         return false;
 443       if (Cascade <= ExtraRegInfo[Intf->reg].Cascade)
 444         return false;
 445       if (Intf->weight >= MaxWeight)
 446         return false;
 447       if (!canEvict(VirtReg, *Intf))
 448         return false;
 449       Weight = std::max(Weight, Intf->weight);
 450     }
 451   }
 452   MaxWeight = Weight;
 453   return true;
 454 }
 455
 456 /// tryEvict - Try to evict all interferences for a physreg.
 457 /// @param  VirtReg Currently unassigned virtual register.
 458 /// @param  Order   Physregs to try.
 459 /// @return         Physreg to assign VirtReg, or 0.
 460 unsigned RAGreedy::tryEvict(LiveInterval &VirtReg,
 461                             AllocationOrder &Order,
 462                             SmallVectorImpl<LiveInterval*> &NewVRegs,
 463                             unsigned CostPerUseLimit) {
 464   NamedRegionTimer T("Evict", TimerGroupName, TimePassesIsEnabled);
 465
 466   // Keep track of the lightest single interference seen so far.
 467   float BestWeight = HUGE_VALF;
 468   unsigned BestPhys = 0;
 469
 470   Order.rewind();
 471   while (unsigned PhysReg = Order.next()) {
 472     if (TRI->getCostPerUse(PhysReg) >= CostPerUseLimit)
 473       continue;
 474     // The first use of a register in a function has cost 1.
 475     if (CostPerUseLimit == 1 && !MRI->isPhysRegUsed(PhysReg))
 476       continue;
 477
 478     float Weight = BestWeight;
 479     if (!canEvictInterference(VirtReg, PhysReg, Weight))
 480       continue;
 481
 482     // This is an eviction candidate.
 483     DEBUG(dbgs() << PrintReg(PhysReg, TRI) << " interference = "
 484                  << Weight << '\n');
 485     if (BestPhys && Weight >= BestWeight)
 486       continue;
 487
 488     // Best so far.
 489     BestPhys = PhysReg;
 490     BestWeight = Weight;
 491     // Stop if the hint can be used.
 492     if (Order.isHint(PhysReg))
 493       break;
 494   }
 495
 496   if (!BestPhys)
 497     return 0;
 498
 499   // We will evict interference. Make sure that VirtReg has a cascade number,
 500   // and assign that cascade number to every evicted register. These live
 501   // ranges than then only be evicted by a newer cascade, preventing infinite
 502   // loops.
 503   unsigned Cascade = ExtraRegInfo[VirtReg.reg].Cascade;
 504   if (!Cascade)
 505     Cascade = ExtraRegInfo[VirtReg.reg].Cascade = NextCascade++;
 506
 507   DEBUG(dbgs() << "evicting " << PrintReg(BestPhys, TRI)
 508                << " interference: Cascade " << Cascade << '\n');
 509   for (const unsigned *AliasI = TRI->getOverlaps(BestPhys); *AliasI; ++AliasI) {
 510     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 511     assert(Q.seenAllInterferences() && "Didn't check all interfererences.");
 512     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 513       LiveInterval *Intf = Q.interferingVRegs()[i];
 514       unassign(*Intf, VRM->getPhys(Intf->reg));
 515       assert(ExtraRegInfo[Intf->reg].Cascade < Cascade &&
 516              "Cannot decrease cascade number, illegal eviction");
 517       ExtraRegInfo[Intf->reg].Cascade = Cascade;
 518       ++NumEvicted;
 519       NewVRegs.push_back(Intf);
 520     }
 521   }
 522   return BestPhys;
 523 }
 524
 525
 526 //===----------------------------------------------------------------------===//
 527 //                              Region Splitting
 528 //===----------------------------------------------------------------------===//
 529
 530 /// addSplitConstraints - Fill out the SplitConstraints vector based on the
 531 /// interference pattern in Physreg and its aliases. Add the constraints to
 532 /// SpillPlacement and return the static cost of this split in Cost, assuming
 533 /// that all preferences in SplitConstraints are met.
 534 /// Return false if there are no bundles with positive bias.
 535 bool RAGreedy::addSplitConstraints(InterferenceCache::Cursor Intf,
 536                                    float &Cost) {
 537   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 538
 539   // Reset interference dependent info.
 540   SplitConstraints.resize(UseBlocks.size());
 541   float StaticCost = 0;
 542   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 543     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 544     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 545
 546     BC.Number = BI.MBB->getNumber();
 547     Intf.moveToBlock(BC.Number);
 548     BC.Entry = BI.LiveIn ? SpillPlacement::PrefReg : SpillPlacement::DontCare;
 549     BC.Exit = BI.LiveOut ? SpillPlacement::PrefReg : SpillPlacement::DontCare;
 550
 551     if (!Intf.hasInterference())
 552       continue;
 553
 554     // Number of spill code instructions to insert.
 555     unsigned Ins = 0;
 556
 557     // Interference for the live-in value.
 558     if (BI.LiveIn) {
 559       if (Intf.first() <= Indexes->getMBBStartIdx(BC.Number))
 560         BC.Entry = SpillPlacement::MustSpill, ++Ins;
 561       else if (Intf.first() < BI.FirstUse)
 562         BC.Entry = SpillPlacement::PrefSpill, ++Ins;
 563       else if (Intf.first() < BI.LastUse)
 564         ++Ins;
 565     }
 566
 567     // Interference for the live-out value.
 568     if (BI.LiveOut) {
 569       if (Intf.last() >= SA->getLastSplitPoint(BC.Number))
 570         BC.Exit = SpillPlacement::MustSpill, ++Ins;
 571       else if (Intf.last() > BI.LastUse)
 572         BC.Exit = SpillPlacement::PrefSpill, ++Ins;
 573       else if (Intf.last() > BI.FirstUse)
 574         ++Ins;
 575     }
 576
 577     // Accumulate the total frequency of inserted spill code.
 578     if (Ins)
 579       StaticCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 580   }
 581   Cost = StaticCost;
 582
 583   // Add constraints for use-blocks. Note that these are the only constraints
 584   // that may add a positive bias, it is downhill from here.
 585   SpillPlacer->addConstraints(SplitConstraints);
 586   return SpillPlacer->scanActiveBundles();
 587 }
 588
 589
 590 /// addThroughConstraints - Add constraints and links to SpillPlacer from the
 591 /// live-through blocks in Blocks.
 592 void RAGreedy::addThroughConstraints(InterferenceCache::Cursor Intf,
 593                                      ArrayRef<unsigned> Blocks) {
 594   const unsigned GroupSize = 8;
 595   SpillPlacement::BlockConstraint BCS[GroupSize];
 596   unsigned TBS[GroupSize];
 597   unsigned B = 0, T = 0;
 598
 599   for (unsigned i = 0; i != Blocks.size(); ++i) {
 600     unsigned Number = Blocks[i];
 601     Intf.moveToBlock(Number);
 602
 603     if (!Intf.hasInterference()) {
 604       assert(T < GroupSize && "Array overflow");
 605       TBS[T] = Number;
 606       if (++T == GroupSize) {
 607         SpillPlacer->addLinks(ArrayRef<unsigned>(TBS, T));
 608         T = 0;
 609       }
 610       continue;
 611     }
 612
 613     assert(B < GroupSize && "Array overflow");
 614     BCS[B].Number = Number;
 615
 616     // Interference for the live-in value.
 617     if (Intf.first() <= Indexes->getMBBStartIdx(Number))
 618       BCS[B].Entry = SpillPlacement::MustSpill;
 619     else
 620       BCS[B].Entry = SpillPlacement::PrefSpill;
 621
 622     // Interference for the live-out value.
 623     if (Intf.last() >= SA->getLastSplitPoint(Number))
 624       BCS[B].Exit = SpillPlacement::MustSpill;
 625     else
 626       BCS[B].Exit = SpillPlacement::PrefSpill;
 627
 628     if (++B == GroupSize) {
 629       ArrayRef<SpillPlacement::BlockConstraint> Array(BCS, B);
 630       SpillPlacer->addConstraints(Array);
 631       B = 0;
 632     }
 633   }
 634
 635   ArrayRef<SpillPlacement::BlockConstraint> Array(BCS, B);
 636   SpillPlacer->addConstraints(Array);
 637   SpillPlacer->addLinks(ArrayRef<unsigned>(TBS, T));
 638 }
 639
 640 void RAGreedy::growRegion(GlobalSplitCandidate &Cand,
 641                           InterferenceCache::Cursor Intf) {
 642   // Keep track of through blocks that have not been added to SpillPlacer.
 643   BitVector Todo = SA->getThroughBlocks();
 644   SmallVectorImpl<unsigned> &ActiveBlocks = Cand.ActiveBlocks;
 645   unsigned AddedTo = 0;
 646 #ifndef NDEBUG
 647   unsigned Visited = 0;
 648 #endif
 649
 650   for (;;) {
 651     ArrayRef<unsigned> NewBundles = SpillPlacer->getRecentPositive();
 652     if (NewBundles.empty())
 653       break;
 654     // Find new through blocks in the periphery of PrefRegBundles.
 655     for (int i = 0, e = NewBundles.size(); i != e; ++i) {
 656       unsigned Bundle = NewBundles[i];
 657       // Look at all blocks connected to Bundle in the full graph.
 658       ArrayRef<unsigned> Blocks = Bundles->getBlocks(Bundle);
 659       for (ArrayRef<unsigned>::iterator I = Blocks.begin(), E = Blocks.end();
 660            I != E; ++I) {
 661         unsigned Block = *I;
 662         if (!Todo.test(Block))
 663           continue;
 664         Todo.reset(Block);
 665         // This is a new through block. Add it to SpillPlacer later.
 666         ActiveBlocks.push_back(Block);
 667 #ifndef NDEBUG
 668         ++Visited;
 669 #endif
 670       }
 671     }
 672     // Any new blocks to add?
 673     if (ActiveBlocks.size() > AddedTo) {
 674       ArrayRef<unsigned> Add(&ActiveBlocks[AddedTo],
 675                              ActiveBlocks.size() - AddedTo);
 676       addThroughConstraints(Intf, Add);
 677       AddedTo = ActiveBlocks.size();
 678     }
 679     // Perhaps iterating can enable more bundles?
 680     SpillPlacer->iterate();
 681   }
 682   DEBUG(dbgs() << ", v=" << Visited);
 683 }
 684
 685 /// calcSpillCost - Compute how expensive it would be to split the live range in
 686 /// SA around all use blocks instead of forming bundle regions.
 687 float RAGreedy::calcSpillCost() {
 688   float Cost = 0;
 689   const LiveInterval &LI = SA->getParent();
 690   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 691   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 692     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 693     unsigned Number = BI.MBB->getNumber();
 694     // We normally only need one spill instruction - a load or a store.
 695     Cost += SpillPlacer->getBlockFrequency(Number);
 696
 697     // Unless the value is redefined in the block.
 698     if (BI.LiveIn && BI.LiveOut) {
 699       SlotIndex Start, Stop;
 700       tie(Start, Stop) = Indexes->getMBBRange(Number);
 701       LiveInterval::const_iterator I = LI.find(Start);
 702       assert(I != LI.end() && "Expected live-in value");
 703       // Is there a different live-out value? If so, we need an extra spill
 704       // instruction.
 705       if (I->end < Stop)
 706         Cost += SpillPlacer->getBlockFrequency(Number);
 707     }
 708   }
 709   return Cost;
 710 }
 711
 712 /// calcGlobalSplitCost - Return the global split cost of following the split
 713 /// pattern in LiveBundles. This cost should be added to the local cost of the
 714 /// interference pattern in SplitConstraints.
 715 ///
 716 float RAGreedy::calcGlobalSplitCost(GlobalSplitCandidate &Cand,
 717                                     InterferenceCache::Cursor Intf) {
 718   float GlobalCost = 0;
 719   const BitVector &LiveBundles = Cand.LiveBundles;
 720   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 721   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 722     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 723     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 724     bool RegIn  = LiveBundles[Bundles->getBundle(BC.Number, 0)];
 725     bool RegOut = LiveBundles[Bundles->getBundle(BC.Number, 1)];
 726     unsigned Ins = 0;
 727
 728     if (BI.LiveIn)
 729       Ins += RegIn != (BC.Entry == SpillPlacement::PrefReg);
 730     if (BI.LiveOut)
 731       Ins += RegOut != (BC.Exit == SpillPlacement::PrefReg);
 732     if (Ins)
 733       GlobalCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 734   }
 735
 736   for (unsigned i = 0, e = Cand.ActiveBlocks.size(); i != e; ++i) {
 737     unsigned Number = Cand.ActiveBlocks[i];
 738     bool RegIn  = LiveBundles[Bundles->getBundle(Number, 0)];
 739     bool RegOut = LiveBundles[Bundles->getBundle(Number, 1)];
 740     if (!RegIn && !RegOut)
 741       continue;
 742     if (RegIn && RegOut) {
 743       // We need double spill code if this block has interference.
 744       Intf.moveToBlock(Number);
 745       if (Intf.hasInterference())
 746         GlobalCost += 2*SpillPlacer->getBlockFrequency(Number);
 747       continue;
 748     }
 749     // live-in / stack-out or stack-in live-out.
 750     GlobalCost += SpillPlacer->getBlockFrequency(Number);
 751   }
 752   return GlobalCost;
 753 }
 754
 755 /// splitAroundRegion - Split VirtReg around the region determined by
 756 /// LiveBundles. Make an effort to avoid interference from PhysReg.
 757 ///
 758 /// The 'register' interval is going to contain as many uses as possible while
 759 /// avoiding interference. The 'stack' interval is the complement constructed by
 760 /// SplitEditor. It will contain the rest.
 761 ///
 762 void RAGreedy::splitAroundRegion(LiveInterval &VirtReg,
 763                                  GlobalSplitCandidate &Cand,
 764                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
 765   const BitVector &LiveBundles = Cand.LiveBundles;
 766
 767   DEBUG({
 768     dbgs() << "Splitting around region for " << PrintReg(Cand.PhysReg, TRI)
 769            << " with bundles";
 770     for (int i = LiveBundles.find_first(); i>=0; i = LiveBundles.find_next(i))
 771       dbgs() << " EB#" << i;
 772     dbgs() << ".\n";
 773   });
 774
 775   InterferenceCache::Cursor Intf(IntfCache, Cand.PhysReg);
 776   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
 777   SE->reset(LREdit);
 778
 779   // Create the main cross-block interval.
 780   const unsigned MainIntv = SE->openIntv();
 781
 782   // First handle all the blocks with uses.
 783   ArrayRef<SplitAnalysis::BlockInfo> UseBlocks = SA->getUseBlocks();
 784   for (unsigned i = 0; i != UseBlocks.size(); ++i) {
 785     const SplitAnalysis::BlockInfo &BI = UseBlocks[i];
 786     bool RegIn  = BI.LiveIn &&
 787                   LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 0)];
 788     bool RegOut = BI.LiveOut &&
 789                   LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 1)];
 790
 791     // Create separate intervals for isolated blocks with multiple uses.
 792     //
 793     //     |---o---o---|    Enter and leave on the stack.
 794     //     ____-----____    Create local interval for uses.
 795     //
 796     //     |   o---o---|    Defined in block, leave on stack.
 797     //         -----____    Create local interval for uses.
 798     //
 799     //     |---o---x   |    Enter on stack, killed in block.
 800     //     ____-----        Create local interval for uses.
 801     //
 802     if (!RegIn && !RegOut) {
 803       DEBUG(dbgs() << "BB#" << BI.MBB->getNumber() << " isolated.\n");
 804       if (!BI.isOneInstr()) {
 805         SE->splitSingleBlock(BI);
 806         SE->selectIntv(MainIntv);
 807       }
 808       continue;
 809     }
 810
 811     SlotIndex Start, Stop;
 812     tie(Start, Stop) = Indexes->getMBBRange(BI.MBB);
 813     Intf.moveToBlock(BI.MBB->getNumber());
 814     DEBUG(dbgs() << "EB#" << Bundles->getBundle(BI.MBB->getNumber(), 0)
 815                  << (RegIn ? " => " : " -- ")
 816                  << "BB#" << BI.MBB->getNumber()
 817                  << (RegOut ? " => " : " -- ")
 818                  << " EB#" << Bundles->getBundle(BI.MBB->getNumber(), 1)
 819                  << " [" << Start << ';'
 820                  << SA->getLastSplitPoint(BI.MBB->getNumber()) << '-' << Stop
 821                  << ") uses [" << BI.FirstUse << ';' << BI.LastUse
 822                  << ") intf [" << Intf.first() << ';' << Intf.last() << ')');
 823
 824     // The interference interval should either be invalid or overlap MBB.
 825     assert((!Intf.hasInterference() || Intf.first() < Stop)
 826            && "Bad interference");
 827     assert((!Intf.hasInterference() || Intf.last() > Start)
 828            && "Bad interference");
 829
 830     // We are now ready to decide where to split in the current block.  There
 831     // are many variables guiding the decision:
 832     //
 833     // - RegIn / RegOut: The global splitting algorithm's decisions for our
 834     //   ingoing and outgoing bundles.
 835     //
 836     // - BI.BlockIn / BI.BlockOut: Is the live range live-in and/or live-out
 837     //   from this block.
 838     //
 839     // - Intf.hasInterference(): Is there interference in this block.
 840     //
 841     // - Intf.first() / Inft.last(): The range of interference.
 842     //
 843     // The live range should be split such that MainIntv is live-in when RegIn
 844     // is set, and live-out when RegOut is set.  MainIntv should never overlap
 845     // the interference, and the stack interval should never have more than one
 846     // use per block.
 847
 848     // No splits can be inserted after LastSplitPoint, overlap instead.
 849     SlotIndex LastSplitPoint = Stop;
 850     if (BI.LiveOut)
 851       LastSplitPoint = SA->getLastSplitPoint(BI.MBB->getNumber());
 852
 853     // At this point, we know that either RegIn or RegOut is set. We dealt with
 854     // the all-stack case above.
 855
 856     // Blocks without interference are relatively easy.
 857     if (!Intf.hasInterference()) {
 858       DEBUG(dbgs() << ", no interference.\n");
 859       SE->selectIntv(MainIntv);
 860       // The easiest case has MainIntv live through.
 861       //
 862       //     |---o---o---|    Live-in, live-out.
 863       //     =============    Use MainIntv everywhere.
 864       //
 865       SlotIndex From = Start, To = Stop;
 866
 867       // Block entry. Reload before the first use if MainIntv is not live-in.
 868       //
 869       //     |---o--    Enter on stack.
 870       //     ____===    Reload before first use.
 871       //
 872       //     |   o--    Defined in block.
 873       //         ===    Use MainIntv from def.
 874       //
 875       if (!RegIn)
 876         From = SE->enterIntvBefore(BI.FirstUse);
 877
 878       // Block exit. Handle cases where MainIntv is not live-out.
 879       if (!BI.LiveOut)
 880         //
 881         //     --x   |    Killed in block.
 882         //     ===        Use MainIntv up to kill.
 883         //
 884         To = SE->leaveIntvAfter(BI.LastUse);
 885       else if (!RegOut) {
 886         //
 887         //     --o---|    Live-out on stack.
 888         //     ===____    Use MainIntv up to last use, switch to stack.
 889         //
 890         //     -----o|    Live-out on stack, last use after last split point.
 891         //     ======     Extend MainIntv to last use, overlapping.
 892         //       \____    Copy to stack interval before last split point.
 893         //
 894         if (BI.LastUse < LastSplitPoint)
 895           To = SE->leaveIntvAfter(BI.LastUse);
 896         else {
 897           // The last use is after the last split point, it is probably an
 898           // indirect branch.
 899           To = SE->leaveIntvBefore(LastSplitPoint);
 900           // Run a double interval from the split to the last use.  This makes
 901           // it possible to spill the complement without affecting the indirect
 902           // branch.
 903           SE->overlapIntv(To, BI.LastUse);
 904         }
 905       }
 906
 907       // Paint in MainIntv liveness for this block.
 908       SE->useIntv(From, To);
 909       continue;
 910     }
 911
 912     // We are now looking at a block with interference, and we know that either
 913     // RegIn or RegOut is set.
 914     assert(Intf.hasInterference() && (RegIn || RegOut) && "Bad invariant");
 915
 916     // If the live range is not live through the block, it is possible that the
 917     // interference doesn't even overlap.  Deal with those cases first.  Since
 918     // no copy instructions are required, we can tolerate interference starting
 919     // or ending at the same instruction that kills or defines our live range.
 920
 921     // Live-in, killed before interference.
 922     //
 923     //               ~~~    Interference after kill.
 924     //     |---o---x   |    Killed in block.
 925     //     =========        Use MainIntv everywhere.
 926     //
 927     if (RegIn && !BI.LiveOut && BI.LastUse <= Intf.first()) {
 928       DEBUG(dbgs() << ", live-in, killed before interference.\n");
 929       SE->selectIntv(MainIntv);
 930       SlotIndex To = SE->leaveIntvAfter(BI.LastUse);
 931       SE->useIntv(Start, To);
 932       continue;
 933     }
 934
 935     // Live-out, defined after interference.
 936     //
 937     //     ~~~              Interference before def.
 938     //     |   o---o---|    Defined in block.
 939     //         =========    Use MainIntv everywhere.
 940     //
 941     if (RegOut && !BI.LiveIn && BI.FirstUse >= Intf.last()) {
 942       DEBUG(dbgs() << ", live-out, defined after interference.\n");
 943       SE->selectIntv(MainIntv);
 944       SlotIndex From = SE->enterIntvBefore(BI.FirstUse);
 945       SE->useIntv(From, Stop);
 946       continue;
 947     }
 948
 949     // The interference is now known to overlap the live range, but it may
 950     // still be easy to avoid if all the interference is on one side of the
 951     // uses, and we enter or leave on the stack.
 952
 953     // Live-out on stack, interference after last use.
 954     //
 955     //               ~~~    Interference after last use.
 956     //     |---o---o---|    Live-out on stack.
 957     //     =========____    Leave MainIntv after last use.
 958     //
 959     //                 ~    Interference after last use.
 960     //     |---o---o--o|    Live-out on stack, late last use.
 961     //     =========____    Copy to stack after LSP, overlap MainIntv.
 962     //
 963     if (!RegOut && Intf.first() > BI.LastUse.getBoundaryIndex()) {
 964       assert(RegIn && "Stack-in, stack-out should already be handled");
 965       if (BI.LastUse < LastSplitPoint) {
 966         DEBUG(dbgs() << ", live-in, stack-out, interference after last use.\n");
 967         SE->selectIntv(MainIntv);
 968         SlotIndex To = SE->leaveIntvAfter(BI.LastUse);
 969         assert(To <= Intf.first() && "Expected to avoid interference");
 970         SE->useIntv(Start, To);
 971       } else {
 972         DEBUG(dbgs() << ", live-in, stack-out, avoid last split point\n");
 973         SE->selectIntv(MainIntv);
 974         SlotIndex To = SE->leaveIntvBefore(LastSplitPoint);
 975         assert(To <= Intf.first() && "Expected to avoid interference");
 976         SE->overlapIntv(To, BI.LastUse);
 977         SE->useIntv(Start, To);
 978       }
 979       continue;
 980     }
 981
 982     // Live-in on stack, interference before first use.
 983     //
 984     //     ~~~              Interference before first use.
 985     //     |---o---o---|    Live-in on stack.
 986     //     ____=========    Enter MainIntv before first use.
 987     //
 988     if (!RegIn && Intf.last() < BI.FirstUse.getBaseIndex()) {
 989       assert(RegOut && "Stack-in, stack-out should already be handled");
 990       DEBUG(dbgs() << ", stack-in, interference before first use.\n");
 991       SE->selectIntv(MainIntv);
 992       SlotIndex From = SE->enterIntvBefore(BI.FirstUse);
 993       assert(From >= Intf.last() && "Expected to avoid interference");
 994       SE->useIntv(From, Stop);
 995       continue;
 996     }
 997
 998     // The interference is overlapping somewhere we wanted to use MainIntv. That
 999     // means we need to create a local interval that can be allocated a
1000     // different register.
1001     DEBUG(dbgs() << ", creating local interval.\n");
1002     unsigned LocalIntv = SE->openIntv();
1003
1004     // We may be creating copies directly between MainIntv and LocalIntv,
1005     // bypassing the stack interval. When we do that, we should never use the
1006     // leaveIntv* methods as they define values in the stack interval. By
1007     // starting from the end of the block and working our way backwards, we can
1008     // get by with only enterIntv* methods.
1009     //
1010     // When selecting split points, we generally try to maximize the stack
1011     // interval as long at it contains no uses, maximize the main interval as
1012     // long as it doesn't overlap interference, and minimize the local interval
1013     // that we don't know how to allocate yet.
1014
1015     // Handle the block exit, set Pos to the first handled slot.
1016     SlotIndex Pos = BI.LastUse;
1017     if (RegOut) {
1018       assert(Intf.last() < LastSplitPoint && "Cannot be live-out in register");
1019       // Create a snippet of MainIntv that is live-out.
1020       //
1021       //     ~~~        Interference overlapping uses.
1022       //     --o---|    Live-out in MainIntv.
1023       //     ----===    Switch from LocalIntv to MainIntv after interference.
1024       //
1025       SE->selectIntv(MainIntv);
1026       Pos = SE->enterIntvAfter(Intf.last());
1027       assert(Pos >= Intf.last() && "Expected to avoid interference");
1028       SE->useIntv(Pos, Stop);
1029       SE->selectIntv(LocalIntv);
1030     } else if (BI.LiveOut) {
1031       if (BI.LastUse < LastSplitPoint) {
1032         // Live-out on the stack.
1033         //
1034         //     ~~~        Interference overlapping uses.
1035         //     --o---|    Live-out on stack.
1036         //     ---____    Switch from LocalIntv to stack after last use.
1037         //
1038         Pos = SE->leaveIntvAfter(BI.LastUse);
1039       } else {
1040         // Live-out on the stack, last use after last split point.
1041         //
1042         //     ~~~        Interference overlapping uses.
1043         //     --o--o|    Live-out on stack, late use.
1044         //     ------     Copy to stack before LSP, overlap LocalIntv.
1045         //         \__
1046         //
1047         Pos = SE->leaveIntvBefore(LastSplitPoint);
1048         // We need to overlap LocalIntv so it can reach LastUse.
1049         SE->overlapIntv(Pos, BI.LastUse);
1050       }
1051     }
1052
1053     // When not live-out, leave Pos at LastUse. We have handled everything from
1054     // Pos to Stop. Find the starting point for LocalIntv.
1055     assert(SE->currentIntv() == LocalIntv && "Expecting local interval");
1056
1057     if (RegIn) {
1058       assert(Start < Intf.first() && "Cannot be live-in with interference");
1059       // Live-in in MainIntv, only use LocalIntv for interference.
1060       //
1061       //         ~~~    Interference overlapping uses.
1062       //     |---o--    Live-in in MainIntv.
1063       //     ====---    Switch to LocalIntv before interference.
1064       //
1065       SlotIndex Switch = SE->enterIntvBefore(Intf.first());
1066       assert(Switch <= Intf.first() && "Expected to avoid interference");
1067       SE->useIntv(Switch, Pos);
1068       SE->selectIntv(MainIntv);
1069       SE->useIntv(Start, Switch);
1070     } else {
1071       // Live-in on stack, enter LocalIntv before first use.
1072       //
1073       //         ~~~    Interference overlapping uses.
1074       //     |---o--    Live-in in MainIntv.
1075       //     ____---    Reload to LocalIntv before interference.
1076       //
1077       // Defined in block.
1078       //
1079       //         ~~~    Interference overlapping uses.
1080       //     |   o--    Defined in block.
1081       //         ---    Begin LocalIntv at first use.
1082       //
1083       SlotIndex Switch = SE->enterIntvBefore(BI.FirstUse);
1084       SE->useIntv(Switch, Pos);
1085     }
1086   }
1087
1088   // Handle live-through blocks.
1089   SE->selectIntv(MainIntv);
1090   for (unsigned i = 0, e = Cand.ActiveBlocks.size(); i != e; ++i) {
1091     unsigned Number = Cand.ActiveBlocks[i];
1092     bool RegIn  = LiveBundles[Bundles->getBundle(Number, 0)];
1093     bool RegOut = LiveBundles[Bundles->getBundle(Number, 1)];
1094     DEBUG(dbgs() << "Live through BB#" << Number << '\n');
1095     if (RegIn && RegOut) {
1096       Intf.moveToBlock(Number);
1097       if (!Intf.hasInterference()) {
1098         SE->useIntv(Indexes->getMBBStartIdx(Number),
1099                     Indexes->getMBBEndIdx(Number));
1100         continue;
1101       }
1102     }
1103     MachineBasicBlock *MBB = MF->getBlockNumbered(Number);
1104     if (RegIn)
1105       SE->leaveIntvAtTop(*MBB);
1106     if (RegOut)
1107       SE->enterIntvAtEnd(*MBB);
1108   }
1109
1110   ++NumGlobalSplits;
1111
1112   SmallVector<unsigned, 8> IntvMap;
1113   SE->finish(&IntvMap);
1114   DebugVars->splitRegister(VirtReg.reg, LREdit.regs());
1115
1116   ExtraRegInfo.resize(MRI->getNumVirtRegs());
1117   unsigned OrigBlocks = SA->getNumLiveBlocks();
1118
1119   // Sort out the new intervals created by splitting. We get four kinds:
1120   // - Remainder intervals should not be split again.
1121   // - Candidate intervals can be assigned to Cand.PhysReg.
1122   // - Block-local splits are candidates for local splitting.
1123   // - DCE leftovers should go back on the queue.
1124   for (unsigned i = 0, e = LREdit.size(); i != e; ++i) {
1125     LiveInterval &Reg = *LREdit.get(i);
1126
1127     // Ignore old intervals from DCE.
1128     if (getStage(Reg) != RS_New)
1129       continue;
1130
1131     // Remainder interval. Don't try splitting again, spill if it doesn't
1132     // allocate.
1133     if (IntvMap[i] == 0) {
1134       setStage(Reg, RS_Global);
1135       continue;
1136     }
1137
1138     // Main interval. Allow repeated splitting as long as the number of live
1139     // blocks is strictly decreasing.
1140     if (IntvMap[i] == MainIntv) {
1141       if (SA->countLiveBlocks(&Reg) >= OrigBlocks) {
1142         DEBUG(dbgs() << "Main interval covers the same " << OrigBlocks
1143                      << " blocks as original.\n");
1144         // Don't allow repeated splitting as a safe guard against looping.
1145         setStage(Reg, RS_Global);
1146       }
1147       continue;
1148     }
1149
1150     // Other intervals are treated as new. This includes local intervals created
1151     // for blocks with multiple uses, and anything created by DCE.
1152   }
1153
1154   if (VerifyEnabled)
1155     MF->verify(this, "After splitting live range around region");
1156 }
1157
1158 unsigned RAGreedy::tryRegionSplit(LiveInterval &VirtReg, AllocationOrder &Order,
1159                                   SmallVectorImpl<LiveInterval*> &NewVRegs) {
1160   float BestCost = Hysteresis * calcSpillCost();
1161   DEBUG(dbgs() << "Cost of isolating all blocks = " << BestCost << '\n');
1162   const unsigned NoCand = ~0u;
1163   unsigned BestCand = NoCand;
1164
1165   Order.rewind();
1166   for (unsigned Cand = 0; unsigned PhysReg = Order.next(); ++Cand) {
1167     if (GlobalCand.size() <= Cand)
1168       GlobalCand.resize(Cand+1);
1169     GlobalCand[Cand].reset(PhysReg);
1170
1171     SpillPlacer->prepare(GlobalCand[Cand].LiveBundles);
1172     float Cost;
1173     InterferenceCache::Cursor Intf(IntfCache, PhysReg);
1174     if (!addSplitConstraints(Intf, Cost)) {
1175       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tno positive bundles\n");
1176       continue;
1177     }
1178     DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tstatic = " << Cost);
1179     if (Cost >= BestCost) {
1180       DEBUG({
1181         if (BestCand == NoCand)
1182           dbgs() << " worse than no bundles\n";
1183         else
1184           dbgs() << " worse than "
1185                  << PrintReg(GlobalCand[BestCand].PhysReg, TRI) << '\n';
1186       });
1187       continue;
1188     }
1189     growRegion(GlobalCand[Cand], Intf);
1190
1191     SpillPlacer->finish();
1192
1193     // No live bundles, defer to splitSingleBlocks().
1194     if (!GlobalCand[Cand].LiveBundles.any()) {
1195       DEBUG(dbgs() << " no bundles.\n");
1196       continue;
1197     }
1198
1199     Cost += calcGlobalSplitCost(GlobalCand[Cand], Intf);
1200     DEBUG({
1201       dbgs() << ", total = " << Cost << " with bundles";
1202       for (int i = GlobalCand[Cand].LiveBundles.find_first(); i>=0;
1203            i = GlobalCand[Cand].LiveBundles.find_next(i))
1204         dbgs() << " EB#" << i;
1205       dbgs() << ".\n";
1206     });
1207     if (Cost < BestCost) {
1208       BestCand = Cand;
1209       BestCost = Hysteresis * Cost; // Prevent rounding effects.
1210     }
1211   }
1212
1213   if (BestCand == NoCand)
1214     return 0;
1215
1216   splitAroundRegion(VirtReg, GlobalCand[BestCand], NewVRegs);
1217   return 0;
1218 }
1219
1220
1221 //===----------------------------------------------------------------------===//
1222 //                             Local Splitting
1223 //===----------------------------------------------------------------------===//
1224
1225
1226 /// calcGapWeights - Compute the maximum spill weight that needs to be evicted
1227 /// in order to use PhysReg between two entries in SA->UseSlots.
1228 ///
1229 /// GapWeight[i] represents the gap between UseSlots[i] and UseSlots[i+1].
1230 ///
1231 void RAGreedy::calcGapWeights(unsigned PhysReg,
1232                               SmallVectorImpl<float> &GapWeight) {
1233   assert(SA->getUseBlocks().size() == 1 && "Not a local interval");
1234   const SplitAnalysis::BlockInfo &BI = SA->getUseBlocks().front();
1235   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
1236   const unsigned NumGaps = Uses.size()-1;
1237
1238   // Start and end points for the interference check.
1239   SlotIndex StartIdx = BI.LiveIn ? BI.FirstUse.getBaseIndex() : BI.FirstUse;
1240   SlotIndex StopIdx = BI.LiveOut ? BI.LastUse.getBoundaryIndex() : BI.LastUse;
1241
1242   GapWeight.assign(NumGaps, 0.0f);
1243
1244   // Add interference from each overlapping register.
1245   for (const unsigned *AI = TRI->getOverlaps(PhysReg); *AI; ++AI) {
1246     if (!query(const_cast<LiveInterval&>(SA->getParent()), *AI)
1247            .checkInterference())
1248       continue;
1249
1250     // We know that VirtReg is a continuous interval from FirstUse to LastUse,
1251     // so we don't need InterferenceQuery.
1252     //
1253     // Interference that overlaps an instruction is counted in both gaps
1254     // surrounding the instruction. The exception is interference before
1255     // StartIdx and after StopIdx.
1256     //
1257     LiveIntervalUnion::SegmentIter IntI = PhysReg2LiveUnion[*AI].find(StartIdx);
1258     for (unsigned Gap = 0; IntI.valid() && IntI.start() < StopIdx; ++IntI) {
1259       // Skip the gaps before IntI.
1260       while (Uses[Gap+1].getBoundaryIndex() < IntI.start())
1261         if (++Gap == NumGaps)
1262           break;
1263       if (Gap == NumGaps)
1264         break;
1265
1266       // Update the gaps covered by IntI.
1267       const float weight = IntI.value()->weight;
1268       for (; Gap != NumGaps; ++Gap) {
1269         GapWeight[Gap] = std::max(GapWeight[Gap], weight);
1270         if (Uses[Gap+1].getBaseIndex() >= IntI.stop())
1271           break;
1272       }
1273       if (Gap == NumGaps)
1274         break;
1275     }
1276   }
1277 }
1278
1279 /// tryLocalSplit - Try to split VirtReg into smaller intervals inside its only
1280 /// basic block.
1281 ///
1282 unsigned RAGreedy::tryLocalSplit(LiveInterval &VirtReg, AllocationOrder &Order,
1283                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1284   assert(SA->getUseBlocks().size() == 1 && "Not a local interval");
1285   const SplitAnalysis::BlockInfo &BI = SA->getUseBlocks().front();
1286
1287   // Note that it is possible to have an interval that is live-in or live-out
1288   // while only covering a single block - A phi-def can use undef values from
1289   // predecessors, and the block could be a single-block loop.
1290   // We don't bother doing anything clever about such a case, we simply assume
1291   // that the interval is continuous from FirstUse to LastUse. We should make
1292   // sure that we don't do anything illegal to such an interval, though.
1293
1294   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
1295   if (Uses.size() <= 2)
1296     return 0;
1297   const unsigned NumGaps = Uses.size()-1;
1298
1299   DEBUG({
1300     dbgs() << "tryLocalSplit: ";
1301     for (unsigned i = 0, e = Uses.size(); i != e; ++i)
1302       dbgs() << ' ' << SA->UseSlots[i];
1303     dbgs() << '\n';
1304   });
1305
1306   // Since we allow local split results to be split again, there is a risk of
1307   // creating infinite loops. It is tempting to require that the new live
1308   // ranges have less instructions than the original. That would guarantee
1309   // convergence, but it is too strict. A live range with 3 instructions can be
1310   // split 2+3 (including the COPY), and we want to allow that.
1311   //
1312   // Instead we use these rules:
1313   //
1314   // 1. Allow any split for ranges with getStage() < RS_Local. (Except for the
1315   //    noop split, of course).
1316   // 2. Require progress be made for ranges with getStage() >= RS_Local. All
1317   //    the new ranges must have fewer instructions than before the split.
1318   // 3. New ranges with the same number of instructions are marked RS_Local,
1319   //    smaller ranges are marked RS_New.
1320   //
1321   // These rules allow a 3 -> 2+3 split once, which we need. They also prevent
1322   // excessive splitting and infinite loops.
1323   //
1324   bool ProgressRequired = getStage(VirtReg) >= RS_Local;
1325
1326   // Best split candidate.
1327   unsigned BestBefore = NumGaps;
1328   unsigned BestAfter = 0;
1329   float BestDiff = 0;
1330
1331   const float blockFreq = SpillPlacer->getBlockFrequency(BI.MBB->getNumber());
1332   SmallVector<float, 8> GapWeight;
1333
1334   Order.rewind();
1335   while (unsigned PhysReg = Order.next()) {
1336     // Keep track of the largest spill weight that would need to be evicted in
1337     // order to make use of PhysReg between UseSlots[i] and UseSlots[i+1].
1338     calcGapWeights(PhysReg, GapWeight);
1339
1340     // Try to find the best sequence of gaps to close.
1341     // The new spill weight must be larger than any gap interference.
1342
1343     // We will split before Uses[SplitBefore] and after Uses[SplitAfter].
1344     unsigned SplitBefore = 0, SplitAfter = 1;
1345
1346     // MaxGap should always be max(GapWeight[SplitBefore..SplitAfter-1]).
1347     // It is the spill weight that needs to be evicted.
1348     float MaxGap = GapWeight[0];
1349
1350     for (;;) {
1351       // Live before/after split?
1352       const bool LiveBefore = SplitBefore != 0 || BI.LiveIn;
1353       const bool LiveAfter = SplitAfter != NumGaps || BI.LiveOut;
1354
1355       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << ' '
1356                    << Uses[SplitBefore] << '-' << Uses[SplitAfter]
1357                    << " i=" << MaxGap);
1358
1359       // Stop before the interval gets so big we wouldn't be making progress.
1360       if (!LiveBefore && !LiveAfter) {
1361         DEBUG(dbgs() << " all\n");
1362         break;
1363       }
1364       // Should the interval be extended or shrunk?
1365       bool Shrink = true;
1366
1367       // How many gaps would the new range have?
1368       unsigned NewGaps = LiveBefore + SplitAfter - SplitBefore + LiveAfter;
1369
1370       // Legally, without causing looping?
1371       bool Legal = !ProgressRequired || NewGaps < NumGaps;
1372
1373       if (Legal && MaxGap < HUGE_VALF) {
1374         // Estimate the new spill weight. Each instruction reads or writes the
1375         // register. Conservatively assume there are no read-modify-write
1376         // instructions.
1377         //
1378         // Try to guess the size of the new interval.
1379         const float EstWeight = normalizeSpillWeight(blockFreq * (NewGaps + 1),
1380                                  Uses[SplitBefore].distance(Uses[SplitAfter]) +
1381                                  (LiveBefore + LiveAfter)*SlotIndex::InstrDist);
1382         // Would this split be possible to allocate?
1383         // Never allocate all gaps, we wouldn't be making progress.
1384         DEBUG(dbgs() << " w=" << EstWeight);
1385         if (EstWeight * Hysteresis >= MaxGap) {
1386           Shrink = false;
1387           float Diff = EstWeight - MaxGap;
1388           if (Diff > BestDiff) {
1389             DEBUG(dbgs() << " (best)");
1390             BestDiff = Hysteresis * Diff;
1391             BestBefore = SplitBefore;
1392             BestAfter = SplitAfter;
1393           }
1394         }
1395       }
1396
1397       // Try to shrink.
1398       if (Shrink) {
1399         if (++SplitBefore < SplitAfter) {
1400           DEBUG(dbgs() << " shrink\n");
1401           // Recompute the max when necessary.
1402           if (GapWeight[SplitBefore - 1] >= MaxGap) {
1403             MaxGap = GapWeight[SplitBefore];
1404             for (unsigned i = SplitBefore + 1; i != SplitAfter; ++i)
1405               MaxGap = std::max(MaxGap, GapWeight[i]);
1406           }
1407           continue;
1408         }
1409         MaxGap = 0;
1410       }
1411
1412       // Try to extend the interval.
1413       if (SplitAfter >= NumGaps) {
1414         DEBUG(dbgs() << " end\n");
1415         break;
1416       }
1417
1418       DEBUG(dbgs() << " extend\n");
1419       MaxGap = std::max(MaxGap, GapWeight[SplitAfter++]);
1420     }
1421   }
1422
1423   // Didn't find any candidates?
1424   if (BestBefore == NumGaps)
1425     return 0;
1426
1427   DEBUG(dbgs() << "Best local split range: " << Uses[BestBefore]
1428                << '-' << Uses[BestAfter] << ", " << BestDiff
1429                << ", " << (BestAfter - BestBefore + 1) << " instrs\n");
1430
1431   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1432   SE->reset(LREdit);
1433
1434   SE->openIntv();
1435   SlotIndex SegStart = SE->enterIntvBefore(Uses[BestBefore]);
1436   SlotIndex SegStop  = SE->leaveIntvAfter(Uses[BestAfter]);
1437   SE->useIntv(SegStart, SegStop);
1438   SmallVector<unsigned, 8> IntvMap;
1439   SE->finish(&IntvMap);
1440   DebugVars->splitRegister(VirtReg.reg, LREdit.regs());
1441
1442   // If the new range has the same number of instructions as before, mark it as
1443   // RS_Local so the next split will be forced to make progress. Otherwise,
1444   // leave the new intervals as RS_New so they can compete.
1445   bool LiveBefore = BestBefore != 0 || BI.LiveIn;
1446   bool LiveAfter = BestAfter != NumGaps || BI.LiveOut;
1447   unsigned NewGaps = LiveBefore + BestAfter - BestBefore + LiveAfter;
1448   if (NewGaps >= NumGaps) {
1449     DEBUG(dbgs() << "Tagging non-progress ranges: ");
1450     assert(!ProgressRequired && "Didn't make progress when it was required.");
1451     for (unsigned i = 0, e = IntvMap.size(); i != e; ++i)
1452       if (IntvMap[i] == 1) {
1453         setStage(*LREdit.get(i), RS_Local);
1454         DEBUG(dbgs() << PrintReg(LREdit.get(i)->reg));
1455       }
1456     DEBUG(dbgs() << '\n');
1457   }
1458   ++NumLocalSplits;
1459
1460   return 0;
1461 }
1462
1463 //===----------------------------------------------------------------------===//
1464 //                          Live Range Splitting
1465 //===----------------------------------------------------------------------===//
1466
1467 /// trySplit - Try to split VirtReg or one of its interferences, making it
1468 /// assignable.
1469 /// @return Physreg when VirtReg may be assigned and/or new NewVRegs.
1470 unsigned RAGreedy::trySplit(LiveInterval &VirtReg, AllocationOrder &Order,
1471                             SmallVectorImpl<LiveInterval*>&NewVRegs) {
1472   // Local intervals are handled separately.
1473   if (LIS->intervalIsInOneMBB(VirtReg)) {
1474     NamedRegionTimer T("Local Splitting", TimerGroupName, TimePassesIsEnabled);
1475     SA->analyze(&VirtReg);
1476     return tryLocalSplit(VirtReg, Order, NewVRegs);
1477   }
1478
1479   NamedRegionTimer T("Global Splitting", TimerGroupName, TimePassesIsEnabled);
1480
1481   // Don't iterate global splitting.
1482   // Move straight to spilling if this range was produced by a global split.
1483   if (getStage(VirtReg) >= RS_Global)
1484     return 0;
1485
1486   SA->analyze(&VirtReg);
1487
1488   // FIXME: SplitAnalysis may repair broken live ranges coming from the
1489   // coalescer. That may cause the range to become allocatable which means that
1490   // tryRegionSplit won't be making progress. This check should be replaced with
1491   // an assertion when the coalescer is fixed.
1492   if (SA->didRepairRange()) {
1493     // VirtReg has changed, so all cached queries are invalid.
1494     invalidateVirtRegs();
1495     if (unsigned PhysReg = tryAssign(VirtReg, Order, NewVRegs))
1496       return PhysReg;
1497   }
1498
1499   // First try to split around a region spanning multiple blocks.
1500   unsigned PhysReg = tryRegionSplit(VirtReg, Order, NewVRegs);
1501   if (PhysReg || !NewVRegs.empty())
1502     return PhysReg;
1503
1504   // Then isolate blocks with multiple uses.
1505   SplitAnalysis::BlockPtrSet Blocks;
1506   if (SA->getMultiUseBlocks(Blocks)) {
1507     LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1508     SE->reset(LREdit);
1509     SE->splitSingleBlocks(Blocks);
1510     setStage(NewVRegs.begin(), NewVRegs.end(), RS_Global);
1511     if (VerifyEnabled)
1512       MF->verify(this, "After splitting live range around basic blocks");
1513   }
1514
1515   // Don't assign any physregs.
1516   return 0;
1517 }
1518
1519
1520 //===----------------------------------------------------------------------===//
1521 //                            Main Entry Point
1522 //===----------------------------------------------------------------------===//
1523
1524 unsigned RAGreedy::selectOrSplit(LiveInterval &VirtReg,
1525                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1526   // First try assigning a free register.
1527   AllocationOrder Order(VirtReg.reg, *VRM, RegClassInfo);
1528   if (unsigned PhysReg = tryAssign(VirtReg, Order, NewVRegs))
1529     return PhysReg;
1530
1531   LiveRangeStage Stage = getStage(VirtReg);
1532   DEBUG(dbgs() << StageName[Stage]
1533                << " Cascade " << ExtraRegInfo[VirtReg.reg].Cascade << '\n');
1534
1535   // Try to evict a less worthy live range, but only for ranges from the primary
1536   // queue. The RS_Second ranges already failed to do this, and they should not
1537   // get a second chance until they have been split.
1538   if (Stage != RS_Second)
1539     if (unsigned PhysReg = tryEvict(VirtReg, Order, NewVRegs))
1540       return PhysReg;
1541
1542   assert(NewVRegs.empty() && "Cannot append to existing NewVRegs");
1543
1544   // The first time we see a live range, don't try to split or spill.
1545   // Wait until the second time, when all smaller ranges have been allocated.
1546   // This gives a better picture of the interference to split around.
1547   if (Stage == RS_First) {
1548     setStage(VirtReg, RS_Second);
1549     DEBUG(dbgs() << "wait for second round\n");
1550     NewVRegs.push_back(&VirtReg);
1551     return 0;
1552   }
1553
1554   // If we couldn't allocate a register from spilling, there is probably some
1555   // invalid inline assembly. The base class wil report it.
1556   if (Stage >= RS_Spill)
1557     return ~0u;
1558
1559   // Try splitting VirtReg or interferences.
1560   unsigned PhysReg = trySplit(VirtReg, Order, NewVRegs);
1561   if (PhysReg || !NewVRegs.empty())
1562     return PhysReg;
1563
1564   // Finally spill VirtReg itself.
1565   NamedRegionTimer T("Spiller", TimerGroupName, TimePassesIsEnabled);
1566   LiveRangeEdit LRE(VirtReg, NewVRegs, this);
1567   spiller().spill(LRE);
1568   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Spill);
1569
1570   if (VerifyEnabled)
1571     MF->verify(this, "After spilling");
1572
1573   // The live virtual register requesting allocation was spilled, so tell
1574   // the caller not to allocate anything during this round.
1575   return 0;
1576 }
1577
1578 bool RAGreedy::runOnMachineFunction(MachineFunction &mf) {
1579   DEBUG(dbgs() << "********** GREEDY REGISTER ALLOCATION **********\n"
1580                << "********** Function: "
1581                << ((Value*)mf.getFunction())->getName() << '\n');
1582
1583   MF = &mf;
1584   if (VerifyEnabled)
1585     MF->verify(this, "Before greedy register allocator");
1586
1587   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
1588   Indexes = &getAnalysis<SlotIndexes>();
1589   DomTree = &getAnalysis<MachineDominatorTree>();
1590   SpillerInstance.reset(createInlineSpiller(*this, *MF, *VRM));
1591   Loops = &getAnalysis<MachineLoopInfo>();
1592   LoopRanges = &getAnalysis<MachineLoopRanges>();
1593   Bundles = &getAnalysis<EdgeBundles>();
1594   SpillPlacer = &getAnalysis<SpillPlacement>();
1595   DebugVars = &getAnalysis<LiveDebugVariables>();
1596
1597   SA.reset(new SplitAnalysis(*VRM, *LIS, *Loops));
1598   SE.reset(new SplitEditor(*SA, *LIS, *VRM, *DomTree));
1599   ExtraRegInfo.clear();
1600   ExtraRegInfo.resize(MRI->getNumVirtRegs());
1601   NextCascade = 1;
1602   IntfCache.init(MF, &PhysReg2LiveUnion[0], Indexes, TRI);
1603
1604   allocatePhysRegs();
1605   addMBBLiveIns(MF);
1606   LIS->addKillFlags();
1607
1608   // Run rewriter
1609   {
1610     NamedRegionTimer T("Rewriter", TimerGroupName, TimePassesIsEnabled);
1611     VRM->rewrite(Indexes);
1612   }
1613
1614   // Write out new DBG_VALUE instructions.
1615   DebugVars->emitDebugValues(VRM);
1616
1617   // The pass output is in VirtRegMap. Release all the transient data.
1618   releaseMemory();
1619
1620   return true;
1621 }