lib/CodeGen/Passes.cpp

   1 //===-- Passes.cpp - Target independent code generation passes ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/Passes.h"
  16 #include "llvm/Analysis/Passes.h"
  17 #include "llvm/CodeGen/GCStrategy.h"
  18 #include "llvm/CodeGen/MachineFunctionPass.h"
  19 #include "llvm/CodeGen/RegAllocRegistry.h"
  20 #include "llvm/IR/IRPrintingPasses.h"
  21 #include "llvm/IR/Verifier.h"
  22 #include "llvm/MC/MCAsmInfo.h"
  23 #include "llvm/PassManager.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Target/TargetSubtargetInfo.h"
  29 #include "llvm/Transforms/Scalar.h"
  30 #include "llvm/Transforms/Utils/SymbolRewriter.h"
  31
  32 using namespace llvm;
  33
  34 static cl::opt<bool> DisablePostRA("disable-post-ra", cl::Hidden,
  35     cl::desc("Disable Post Regalloc"));
  36 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  37     cl::desc("Disable branch folding"));
  38 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  39     cl::desc("Disable tail duplication"));
  40 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  41     cl::desc("Disable pre-register allocation tail duplication"));
  42 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  43     cl::Hidden, cl::desc("Disable probability-driven block placement"));
  44 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  45     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  46 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  47     cl::desc("Disable Stack Slot Coloring"));
  48 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  49     cl::desc("Disable Machine Dead Code Elimination"));
  50 static cl::opt<bool> DisableEarlyIfConversion("disable-early-ifcvt", cl::Hidden,
  51     cl::desc("Disable Early If-conversion"));
  52 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  53     cl::desc("Disable Machine LICM"));
  54 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  55     cl::desc("Disable Machine Common Subexpression Elimination"));
  56 static cl::opt<cl::boolOrDefault>
  57 OptimizeRegAlloc("optimize-regalloc", cl::Hidden,
  58     cl::desc("Enable optimized register allocation compilation path."));
  59 static cl::opt<cl::boolOrDefault>
  60 EnableMachineSched("enable-misched",
  61     cl::desc("Enable the machine instruction scheduling pass."));
  62 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  63     cl::Hidden,
  64     cl::desc("Disable Machine LICM"));
  65 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  66     cl::desc("Disable Machine Sinking"));
  67 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  68     cl::desc("Disable Loop Strength Reduction Pass"));
  69 static cl::opt<bool> DisableConstantHoisting("disable-constant-hoisting",
  70     cl::Hidden, cl::desc("Disable ConstantHoisting"));
  71 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  72     cl::desc("Disable Codegen Prepare"));
  73 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  74     cl::desc("Disable Copy Propagation pass"));
  75 static cl::opt<bool> DisablePartialLibcallInlining("disable-partial-libcall-inlining",
  76     cl::Hidden, cl::desc("Disable Partial Libcall Inlining"));
  77 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  78     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  79 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  80     cl::desc("Print LLVM IR input to isel pass"));
  81 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  82     cl::desc("Dump garbage collector data"));
  83 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
  84     cl::desc("Verify generated machine code"),
  85     cl::init(getenv("LLVM_VERIFY_MACHINEINSTRS")!=nullptr));
  86 static cl::opt<std::string>
  87 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
  88                    cl::desc("Print machine instrs"),
  89                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
  90
  91 // Temporary option to allow experimenting with MachineScheduler as a post-RA
  92 // scheduler. Targets can "properly" enable this with
  93 // substitutePass(&PostRASchedulerID, &PostMachineSchedulerID); Ideally it
  94 // wouldn't be part of the standard pass pipeline, and the target would just add
  95 // a PostRA scheduling pass wherever it wants.
  96 static cl::opt<bool> MISchedPostRA("misched-postra", cl::Hidden,
  97   cl::desc("Run MachineScheduler post regalloc (independent of preRA sched)"));
  98
  99 // Experimental option to run live interval analysis early.
 100 static cl::opt<bool> EarlyLiveIntervals("early-live-intervals", cl::Hidden,
 101     cl::desc("Run live interval analysis earlier in the pipeline"));
 102
 103 static cl::opt<bool> UseCFLAA("use-cfl-aa-in-codegen",
 104   cl::init(false), cl::Hidden,
 105   cl::desc("Enable the new, experimental CFL alias analysis in CodeGen"));
 106
 107 /// Allow standard passes to be disabled by command line options. This supports
 108 /// simple binary flags that either suppress the pass or do nothing.
 109 /// i.e. -disable-mypass=false has no effect.
 110 /// These should be converted to boolOrDefault in order to use applyOverride.
 111 static IdentifyingPassPtr applyDisable(IdentifyingPassPtr PassID,
 112                                        bool Override) {
 113   if (Override)
 114     return IdentifyingPassPtr();
 115   return PassID;
 116 }
 117
 118 /// Allow Pass selection to be overriden by command line options. This supports
 119 /// flags with ternary conditions. TargetID is passed through by default. The
 120 /// pass is suppressed when the option is false. When the option is true, the
 121 /// StandardID is selected if the target provides no default.
 122 static IdentifyingPassPtr applyOverride(IdentifyingPassPtr TargetID,
 123                                         cl::boolOrDefault Override,
 124                                         AnalysisID StandardID) {
 125   switch (Override) {
 126   case cl::BOU_UNSET:
 127     return TargetID;
 128   case cl::BOU_TRUE:
 129     if (TargetID.isValid())
 130       return TargetID;
 131     if (StandardID == nullptr)
 132       report_fatal_error("Target cannot enable pass");
 133     return StandardID;
 134   case cl::BOU_FALSE:
 135     return IdentifyingPassPtr();
 136   }
 137   llvm_unreachable("Invalid command line option state");
 138 }
 139
 140 /// Allow standard passes to be disabled by the command line, regardless of who
 141 /// is adding the pass.
 142 ///
 143 /// StandardID is the pass identified in the standard pass pipeline and provided
 144 /// to addPass(). It may be a target-specific ID in the case that the target
 145 /// directly adds its own pass, but in that case we harmlessly fall through.
 146 ///
 147 /// TargetID is the pass that the target has configured to override StandardID.
 148 ///
 149 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 150 /// pass to run. This allows multiple options to control a single pass depending
 151 /// on where in the pipeline that pass is added.
 152 static IdentifyingPassPtr overridePass(AnalysisID StandardID,
 153                                        IdentifyingPassPtr TargetID) {
 154   if (StandardID == &PostRASchedulerID)
 155     return applyDisable(TargetID, DisablePostRA);
 156
 157   if (StandardID == &BranchFolderPassID)
 158     return applyDisable(TargetID, DisableBranchFold);
 159
 160   if (StandardID == &TailDuplicateID)
 161     return applyDisable(TargetID, DisableTailDuplicate);
 162
 163   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 164     return applyDisable(TargetID, DisableEarlyTailDup);
 165
 166   if (StandardID == &MachineBlockPlacementID)
 167     return applyDisable(TargetID, DisableBlockPlacement);
 168
 169   if (StandardID == &StackSlotColoringID)
 170     return applyDisable(TargetID, DisableSSC);
 171
 172   if (StandardID == &DeadMachineInstructionElimID)
 173     return applyDisable(TargetID, DisableMachineDCE);
 174
 175   if (StandardID == &EarlyIfConverterID)
 176     return applyDisable(TargetID, DisableEarlyIfConversion);
 177
 178   if (StandardID == &MachineLICMID)
 179     return applyDisable(TargetID, DisableMachineLICM);
 180
 181   if (StandardID == &MachineCSEID)
 182     return applyDisable(TargetID, DisableMachineCSE);
 183
 184   if (StandardID == &MachineSchedulerID)
 185     return applyOverride(TargetID, EnableMachineSched, StandardID);
 186
 187   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 188     return applyDisable(TargetID, DisablePostRAMachineLICM);
 189
 190   if (StandardID == &MachineSinkingID)
 191     return applyDisable(TargetID, DisableMachineSink);
 192
 193   if (StandardID == &MachineCopyPropagationID)
 194     return applyDisable(TargetID, DisableCopyProp);
 195
 196   return TargetID;
 197 }
 198
 199 //===---------------------------------------------------------------------===//
 200 /// TargetPassConfig
 201 //===---------------------------------------------------------------------===//
 202
 203 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 204                 "Target Pass Configuration", false, false)
 205 char TargetPassConfig::ID = 0;
 206
 207 // Pseudo Pass IDs.
 208 char TargetPassConfig::EarlyTailDuplicateID = 0;
 209 char TargetPassConfig::PostRAMachineLICMID = 0;
 210
 211 namespace llvm {
 212 class PassConfigImpl {
 213 public:
 214   // List of passes explicitly substituted by this target. Normally this is
 215   // empty, but it is a convenient way to suppress or replace specific passes
 216   // that are part of a standard pass pipeline without overridding the entire
 217   // pipeline. This mechanism allows target options to inherit a standard pass's
 218   // user interface. For example, a target may disable a standard pass by
 219   // default by substituting a pass ID of zero, and the user may still enable
 220   // that standard pass with an explicit command line option.
 221   DenseMap<AnalysisID,IdentifyingPassPtr> TargetPasses;
 222
 223   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 224   /// is inserted after each instance of the first one.
 225   SmallVector<std::pair<AnalysisID, IdentifyingPassPtr>, 4> InsertedPasses;
 226 };
 227 } // namespace llvm
 228
 229 // Out of line virtual method.
 230 TargetPassConfig::~TargetPassConfig() {
 231   delete Impl;
 232 }
 233
 234 // Out of line constructor provides default values for pass options and
 235 // registers all common codegen passes.
 236 TargetPassConfig::TargetPassConfig(TargetMachine *tm, PassManagerBase &pm)
 237   : ImmutablePass(ID), PM(&pm), StartAfter(nullptr), StopAfter(nullptr),
 238     Started(true), Stopped(false), AddingMachinePasses(false), TM(tm),
 239     Impl(nullptr), Initialized(false), DisableVerify(false),
 240     EnableTailMerge(true) {
 241
 242   Impl = new PassConfigImpl();
 243
 244   // Register all target independent codegen passes to activate their PassIDs,
 245   // including this pass itself.
 246   initializeCodeGen(*PassRegistry::getPassRegistry());
 247
 248   // Substitute Pseudo Pass IDs for real ones.
 249   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 250   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 251
 252   // Temporarily disable experimental passes.
 253   const TargetSubtargetInfo &ST = TM->getSubtarget<TargetSubtargetInfo>();
 254   if (!ST.useMachineScheduler())
 255     disablePass(&MachineSchedulerID);
 256 }
 257
 258 /// Insert InsertedPassID pass after TargetPassID.
 259 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 260                                   IdentifyingPassPtr InsertedPassID) {
 261   assert(((!InsertedPassID.isInstance() &&
 262            TargetPassID != InsertedPassID.getID()) ||
 263           (InsertedPassID.isInstance() &&
 264            TargetPassID != InsertedPassID.getInstance()->getPassID())) &&
 265          "Insert a pass after itself!");
 266   std::pair<AnalysisID, IdentifyingPassPtr> P(TargetPassID, InsertedPassID);
 267   Impl->InsertedPasses.push_back(P);
 268 }
 269
 270 /// createPassConfig - Create a pass configuration object to be used by
 271 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 272 ///
 273 /// Targets may override this to extend TargetPassConfig.
 274 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 275   return new TargetPassConfig(this, PM);
 276 }
 277
 278 TargetPassConfig::TargetPassConfig()
 279   : ImmutablePass(ID), PM(nullptr) {
 280   llvm_unreachable("TargetPassConfig should not be constructed on-the-fly");
 281 }
 282
 283 // Helper to verify the analysis is really immutable.
 284 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 285   assert(!Initialized && "PassConfig is immutable");
 286   Opt = Val;
 287 }
 288
 289 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 290                                       IdentifyingPassPtr TargetID) {
 291   Impl->TargetPasses[StandardID] = TargetID;
 292 }
 293
 294 IdentifyingPassPtr TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 295   DenseMap<AnalysisID, IdentifyingPassPtr>::const_iterator
 296     I = Impl->TargetPasses.find(ID);
 297   if (I == Impl->TargetPasses.end())
 298     return ID;
 299   return I->second;
 300 }
 301
 302 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 303 /// Started/Stopped flags indicate either that the compilation should start at
 304 /// a later pass or that it should stop after an earlier pass, then do not add
 305 /// the pass.  Finally, compare the current pass against the StartAfter
 306 /// and StopAfter options and change the Started/Stopped flags accordingly.
 307 void TargetPassConfig::addPass(Pass *P, bool verifyAfter, bool printAfter) {
 308   assert(!Initialized && "PassConfig is immutable");
 309
 310   // Cache the Pass ID here in case the pass manager finds this pass is
 311   // redundant with ones already scheduled / available, and deletes it.
 312   // Fundamentally, once we add the pass to the manager, we no longer own it
 313   // and shouldn't reference it.
 314   AnalysisID PassID = P->getPassID();
 315
 316   if (Started && !Stopped) {
 317     PM->add(P);
 318     if (AddingMachinePasses) {
 319       std::string Banner = std::string("After ")+std::string(P->getPassName());
 320       if (printAfter)
 321         addPrintPass(Banner);
 322       if (verifyAfter)
 323         addVerifyPass(Banner);
 324     }
 325   } else {
 326     delete P;
 327   }
 328   if (StopAfter == PassID)
 329     Stopped = true;
 330   if (StartAfter == PassID)
 331     Started = true;
 332   if (Stopped && !Started)
 333     report_fatal_error("Cannot stop compilation after pass that is not run");
 334 }
 335
 336 /// Add a CodeGen pass at this point in the pipeline after checking for target
 337 /// and command line overrides.
 338 ///
 339 /// addPass cannot return a pointer to the pass instance because is internal the
 340 /// PassManager and the instance we create here may already be freed.
 341 AnalysisID TargetPassConfig::addPass(AnalysisID PassID, bool verifyAfter,
 342                                      bool printAfter) {
 343   IdentifyingPassPtr TargetID = getPassSubstitution(PassID);
 344   IdentifyingPassPtr FinalPtr = overridePass(PassID, TargetID);
 345   if (!FinalPtr.isValid())
 346     return nullptr;
 347
 348   Pass *P;
 349   if (FinalPtr.isInstance())
 350     P = FinalPtr.getInstance();
 351   else {
 352     P = Pass::createPass(FinalPtr.getID());
 353     if (!P)
 354       llvm_unreachable("Pass ID not registered");
 355   }
 356   AnalysisID FinalID = P->getPassID();
 357   addPass(P, verifyAfter, printAfter); // Ends the lifetime of P.
 358
 359   // Add the passes after the pass P if there is any.
 360   for (SmallVectorImpl<std::pair<AnalysisID, IdentifyingPassPtr> >::iterator
 361          I = Impl->InsertedPasses.begin(), E = Impl->InsertedPasses.end();
 362        I != E; ++I) {
 363     if ((*I).first == PassID) {
 364       assert((*I).second.isValid() && "Illegal Pass ID!");
 365       Pass *NP;
 366       if ((*I).second.isInstance())
 367         NP = (*I).second.getInstance();
 368       else {
 369         NP = Pass::createPass((*I).second.getID());
 370         assert(NP && "Pass ID not registered");
 371       }
 372       addPass(NP, false, false);
 373     }
 374   }
 375   return FinalID;
 376 }
 377
 378 void TargetPassConfig::printAndVerify(const std::string &Banner) {
 379   addPrintPass(Banner);
 380   addVerifyPass(Banner);
 381 }
 382
 383 void TargetPassConfig::addPrintPass(const std::string &Banner) {
 384   if (TM->shouldPrintMachineCode())
 385     PM->add(createMachineFunctionPrinterPass(dbgs(), Banner));
 386 }
 387
 388 void TargetPassConfig::addVerifyPass(const std::string &Banner) {
 389   if (VerifyMachineCode)
 390     PM->add(createMachineVerifierPass(Banner));
 391 }
 392
 393 /// Add common target configurable passes that perform LLVM IR to IR transforms
 394 /// following machine independent optimization.
 395 void TargetPassConfig::addIRPasses() {
 396   // Basic AliasAnalysis support.
 397   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 398   // BasicAliasAnalysis wins if they disagree. This is intended to help
 399   // support "obvious" type-punning idioms.
 400   if (UseCFLAA)
 401     addPass(createCFLAliasAnalysisPass());
 402   addPass(createTypeBasedAliasAnalysisPass());
 403   addPass(createScopedNoAliasAAPass());
 404   addPass(createBasicAliasAnalysisPass());
 405
 406   // Before running any passes, run the verifier to determine if the input
 407   // coming from the front-end and/or optimizer is valid.
 408   if (!DisableVerify) {
 409     addPass(createVerifierPass());
 410     addPass(createDebugInfoVerifierPass());
 411   }
 412
 413   // Run loop strength reduction before anything else.
 414   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 415     addPass(createLoopStrengthReducePass());
 416     if (PrintLSR)
 417       addPass(createPrintFunctionPass(dbgs(), "\n\n*** Code after LSR ***\n"));
 418   }
 419
 420   addPass(createGCLoweringPass());
 421
 422   // Make sure that no unreachable blocks are instruction selected.
 423   addPass(createUnreachableBlockEliminationPass());
 424
 425   // Prepare expensive constants for SelectionDAG.
 426   if (getOptLevel() != CodeGenOpt::None && !DisableConstantHoisting)
 427     addPass(createConstantHoistingPass());
 428
 429   if (getOptLevel() != CodeGenOpt::None && !DisablePartialLibcallInlining)
 430     addPass(createPartiallyInlineLibCallsPass());
 431 }
 432
 433 /// Turn exception handling constructs into something the code generators can
 434 /// handle.
 435 void TargetPassConfig::addPassesToHandleExceptions() {
 436   switch (TM->getMCAsmInfo()->getExceptionHandlingType()) {
 437   case ExceptionHandling::SjLj:
 438     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 439     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 440     // catch info can get misplaced when a selector ends up more than one block
 441     // removed from the parent invoke(s). This could happen when a landing
 442     // pad is shared by multiple invokes and is also a target of a normal
 443     // edge from elsewhere.
 444     addPass(createSjLjEHPreparePass(TM));
 445     // FALLTHROUGH
 446   case ExceptionHandling::DwarfCFI:
 447   case ExceptionHandling::ARM:
 448   case ExceptionHandling::ItaniumWinEH:
 449     addPass(createDwarfEHPass(TM));
 450     break;
 451   case ExceptionHandling::None:
 452     addPass(createLowerInvokePass());
 453
 454     // The lower invoke pass may create unreachable code. Remove it.
 455     addPass(createUnreachableBlockEliminationPass());
 456     break;
 457   }
 458 }
 459
 460 /// Add pass to prepare the LLVM IR for code generation. This should be done
 461 /// before exception handling preparation passes.
 462 void TargetPassConfig::addCodeGenPrepare() {
 463   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 464     addPass(createCodeGenPreparePass(TM));
 465   addPass(createRewriteSymbolsPass());
 466 }
 467
 468 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 469 /// instruction selection.
 470 void TargetPassConfig::addISelPrepare() {
 471   addPreISel();
 472
 473   // Need to verify DebugInfo *before* creating the stack protector analysis.
 474   // It's a function pass, and verifying between it and its users causes a
 475   // crash.
 476   if (!DisableVerify)
 477     addPass(createDebugInfoVerifierPass());
 478
 479   addPass(createStackProtectorPass(TM));
 480
 481   if (PrintISelInput)
 482     addPass(createPrintFunctionPass(
 483         dbgs(), "\n\n*** Final LLVM Code input to ISel ***\n"));
 484
 485   // All passes which modify the LLVM IR are now complete; run the verifier
 486   // to ensure that the IR is valid.
 487   if (!DisableVerify)
 488     addPass(createVerifierPass());
 489 }
 490
 491 /// Add the complete set of target-independent postISel code generator passes.
 492 ///
 493 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 494 /// with nontrivial configuration or multiple passes are broken out below in
 495 /// add%Stage routines.
 496 ///
 497 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 498 /// addPre/Post methods with empty header implementations allow injecting
 499 /// target-specific fixups just before or after major stages. Additionally,
 500 /// targets have the flexibility to change pass order within a stage by
 501 /// overriding default implementation of add%Stage routines below. Each
 502 /// technique has maintainability tradeoffs because alternate pass orders are
 503 /// not well supported. addPre/Post works better if the target pass is easily
 504 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 505 /// the target should override the stage instead.
 506 ///
 507 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 508 /// before/after any target-independent pass. But it's currently overkill.
 509 void TargetPassConfig::addMachinePasses() {
 510   AddingMachinePasses = true;
 511
 512   // Insert a machine instr printer pass after the specified pass.
 513   // If -print-machineinstrs specified, print machineinstrs after all passes.
 514   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 515     TM->Options.PrintMachineCode = true;
 516   else if (!StringRef(PrintMachineInstrs.getValue())
 517            .equals("option-unspecified")) {
 518     const PassRegistry *PR = PassRegistry::getPassRegistry();
 519     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 520     const PassInfo *IPI = PR->getPassInfo(StringRef("print-machineinstrs"));
 521     assert (TPI && IPI && "Pass ID not registered!");
 522     const char *TID = (const char *)(TPI->getTypeInfo());
 523     const char *IID = (const char *)(IPI->getTypeInfo());
 524     insertPass(TID, IID);
 525   }
 526
 527   // Print the instruction selected machine code...
 528   printAndVerify("After Instruction Selection");
 529
 530   // Expand pseudo-instructions emitted by ISel.
 531   addPass(&ExpandISelPseudosID);
 532
 533   // Add passes that optimize machine instructions in SSA form.
 534   if (getOptLevel() != CodeGenOpt::None) {
 535     addMachineSSAOptimization();
 536   } else {
 537     // If the target requests it, assign local variables to stack slots relative
 538     // to one another and simplify frame index references where possible.
 539     addPass(&LocalStackSlotAllocationID, false);
 540   }
 541
 542   // Run pre-ra passes.
 543   addPreRegAlloc();
 544
 545   // Run register allocation and passes that are tightly coupled with it,
 546   // including phi elimination and scheduling.
 547   if (getOptimizeRegAlloc())
 548     addOptimizedRegAlloc(createRegAllocPass(true));
 549   else
 550     addFastRegAlloc(createRegAllocPass(false));
 551
 552   // Run post-ra passes.
 553   addPostRegAlloc();
 554
 555   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 556   addPass(&PrologEpilogCodeInserterID);
 557
 558   /// Add passes that optimize machine instructions after register allocation.
 559   if (getOptLevel() != CodeGenOpt::None)
 560     addMachineLateOptimization();
 561
 562   // Expand pseudo instructions before second scheduling pass.
 563   addPass(&ExpandPostRAPseudosID);
 564
 565   // Run pre-sched2 passes.
 566   addPreSched2();
 567
 568   // Second pass scheduler.
 569   if (getOptLevel() != CodeGenOpt::None) {
 570     if (MISchedPostRA)
 571       addPass(&PostMachineSchedulerID);
 572     else
 573       addPass(&PostRASchedulerID);
 574   }
 575
 576   // GC
 577   if (addGCPasses()) {
 578     if (PrintGCInfo)
 579       addPass(createGCInfoPrinter(dbgs()), false, false);
 580   }
 581
 582   // Basic block placement.
 583   if (getOptLevel() != CodeGenOpt::None)
 584     addBlockPlacement();
 585
 586   addPreEmitPass();
 587
 588   addPass(&StackMapLivenessID, false);
 589
 590   AddingMachinePasses = false;
 591 }
 592
 593 /// Add passes that optimize machine instructions in SSA form.
 594 void TargetPassConfig::addMachineSSAOptimization() {
 595   // Pre-ra tail duplication.
 596   addPass(&EarlyTailDuplicateID);
 597
 598   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 599   // instructions dead.
 600   addPass(&OptimizePHIsID, false);
 601
 602   // This pass merges large allocas. StackSlotColoring is a different pass
 603   // which merges spill slots.
 604   addPass(&StackColoringID, false);
 605
 606   // If the target requests it, assign local variables to stack slots relative
 607   // to one another and simplify frame index references where possible.
 608   addPass(&LocalStackSlotAllocationID, false);
 609
 610   // With optimization, dead code should already be eliminated. However
 611   // there is one known exception: lowered code for arguments that are only
 612   // used by tail calls, where the tail calls reuse the incoming stack
 613   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 614   addPass(&DeadMachineInstructionElimID);
 615
 616   // Allow targets to insert passes that improve instruction level parallelism,
 617   // like if-conversion. Such passes will typically need dominator trees and
 618   // loop info, just like LICM and CSE below.
 619   addILPOpts();
 620
 621   addPass(&MachineLICMID, false);
 622   addPass(&MachineCSEID, false);
 623   addPass(&MachineSinkingID);
 624
 625   addPass(&PeepholeOptimizerID, false);
 626   // Clean-up the dead code that may have been generated by peephole
 627   // rewriting.
 628   addPass(&DeadMachineInstructionElimID);
 629 }
 630
 631 //===---------------------------------------------------------------------===//
 632 /// Register Allocation Pass Configuration
 633 //===---------------------------------------------------------------------===//
 634
 635 bool TargetPassConfig::getOptimizeRegAlloc() const {
 636   switch (OptimizeRegAlloc) {
 637   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 638   case cl::BOU_TRUE:  return true;
 639   case cl::BOU_FALSE: return false;
 640   }
 641   llvm_unreachable("Invalid optimize-regalloc state");
 642 }
 643
 644 /// RegisterRegAlloc's global Registry tracks allocator registration.
 645 MachinePassRegistry RegisterRegAlloc::Registry;
 646
 647 /// A dummy default pass factory indicates whether the register allocator is
 648 /// overridden on the command line.
 649 static FunctionPass *useDefaultRegisterAllocator() { return nullptr; }
 650 static RegisterRegAlloc
 651 defaultRegAlloc("default",
 652                 "pick register allocator based on -O option",
 653                 useDefaultRegisterAllocator);
 654
 655 /// -regalloc=... command line option.
 656 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 657                RegisterPassParser<RegisterRegAlloc> >
 658 RegAlloc("regalloc",
 659          cl::init(&useDefaultRegisterAllocator),
 660          cl::desc("Register allocator to use"));
 661
 662
 663 /// Instantiate the default register allocator pass for this target for either
 664 /// the optimized or unoptimized allocation path. This will be added to the pass
 665 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 666 /// in the optimized case.
 667 ///
 668 /// A target that uses the standard regalloc pass order for fast or optimized
 669 /// allocation may still override this for per-target regalloc
 670 /// selection. But -regalloc=... always takes precedence.
 671 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 672   if (Optimized)
 673     return createGreedyRegisterAllocator();
 674   else
 675     return createFastRegisterAllocator();
 676 }
 677
 678 /// Find and instantiate the register allocation pass requested by this target
 679 /// at the current optimization level.  Different register allocators are
 680 /// defined as separate passes because they may require different analysis.
 681 ///
 682 /// This helper ensures that the regalloc= option is always available,
 683 /// even for targets that override the default allocator.
 684 ///
 685 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 686 /// this can be folded into addPass.
 687 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 688   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 689
 690   // Initialize the global default.
 691   if (!Ctor) {
 692     Ctor = RegAlloc;
 693     RegisterRegAlloc::setDefault(RegAlloc);
 694   }
 695   if (Ctor != useDefaultRegisterAllocator)
 696     return Ctor();
 697
 698   // With no -regalloc= override, ask the target for a regalloc pass.
 699   return createTargetRegisterAllocator(Optimized);
 700 }
 701
 702 /// Return true if the default global register allocator is in use and
 703 /// has not be overriden on the command line with '-regalloc=...'
 704 bool TargetPassConfig::usingDefaultRegAlloc() const {
 705   return RegAlloc.getNumOccurrences() == 0;
 706 }
 707
 708 /// Add the minimum set of target-independent passes that are required for
 709 /// register allocation. No coalescing or scheduling.
 710 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 711   addPass(&PHIEliminationID, false);
 712   addPass(&TwoAddressInstructionPassID, false);
 713
 714   addPass(RegAllocPass);
 715 }
 716
 717 /// Add standard target-independent passes that are tightly coupled with
 718 /// optimized register allocation, including coalescing, machine instruction
 719 /// scheduling, and register allocation itself.
 720 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 721   addPass(&ProcessImplicitDefsID, false);
 722
 723   // LiveVariables currently requires pure SSA form.
 724   //
 725   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 726   // LiveVariables can be removed completely, and LiveIntervals can be directly
 727   // computed. (We still either need to regenerate kill flags after regalloc, or
 728   // preferably fix the scavenger to not depend on them).
 729   addPass(&LiveVariablesID, false);
 730
 731   // Edge splitting is smarter with machine loop info.
 732   addPass(&MachineLoopInfoID, false);
 733   addPass(&PHIEliminationID, false);
 734
 735   // Eventually, we want to run LiveIntervals before PHI elimination.
 736   if (EarlyLiveIntervals)
 737     addPass(&LiveIntervalsID, false);
 738
 739   addPass(&TwoAddressInstructionPassID, false);
 740   addPass(&RegisterCoalescerID);
 741
 742   // PreRA instruction scheduling.
 743   addPass(&MachineSchedulerID);
 744
 745   // Add the selected register allocation pass.
 746   addPass(RegAllocPass);
 747
 748   // Allow targets to change the register assignments before rewriting.
 749   addPreRewrite();
 750
 751   // Finally rewrite virtual registers.
 752   addPass(&VirtRegRewriterID);
 753
 754   // Perform stack slot coloring and post-ra machine LICM.
 755   //
 756   // FIXME: Re-enable coloring with register when it's capable of adding
 757   // kill markers.
 758   addPass(&StackSlotColoringID);
 759
 760   // Run post-ra machine LICM to hoist reloads / remats.
 761   //
 762   // FIXME: can this move into MachineLateOptimization?
 763   addPass(&PostRAMachineLICMID);
 764 }
 765
 766 //===---------------------------------------------------------------------===//
 767 /// Post RegAlloc Pass Configuration
 768 //===---------------------------------------------------------------------===//
 769
 770 /// Add passes that optimize machine instructions after register allocation.
 771 void TargetPassConfig::addMachineLateOptimization() {
 772   // Branch folding must be run after regalloc and prolog/epilog insertion.
 773   addPass(&BranchFolderPassID);
 774
 775   // Tail duplication.
 776   // Note that duplicating tail just increases code size and degrades
 777   // performance for targets that require Structured Control Flow.
 778   // In addition it can also make CFG irreducible. Thus we disable it.
 779   if (!TM->requiresStructuredCFG())
 780     addPass(&TailDuplicateID);
 781
 782   // Copy propagation.
 783   addPass(&MachineCopyPropagationID);
 784 }
 785
 786 /// Add standard GC passes.
 787 bool TargetPassConfig::addGCPasses() {
 788   addPass(&GCMachineCodeAnalysisID, false);
 789   return true;
 790 }
 791
 792 /// Add standard basic block placement passes.
 793 void TargetPassConfig::addBlockPlacement() {
 794   if (addPass(&MachineBlockPlacementID, false)) {
 795     // Run a separate pass to collect block placement statistics.
 796     if (EnableBlockPlacementStats)
 797       addPass(&MachineBlockPlacementStatsID);
 798   }
 799 }