lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/Function.h"
  27 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/LiveStackAnalysis.h"
  30 #include "llvm/CodeGen/MachineFunctionPass.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineMemOperand.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/Passes.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/ADT/DenseSet.h"
  39 #include "llvm/ADT/SetOperations.h"
  40 #include "llvm/ADT/SmallVector.h"
  41 #include "llvm/Support/Debug.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/raw_ostream.h"
  44 using namespace llvm;
  45
  46 namespace {
  47   struct MachineVerifier {
  48
  49     MachineVerifier(Pass *pass) :
  50       PASS(pass),
  51       OutFileName(getenv("LLVM_VERIFY_MACHINEINSTRS"))
  52       {}
  53
  54     bool runOnMachineFunction(MachineFunction &MF);
  55
  56     Pass *const PASS;
  57     const char *const OutFileName;
  58     raw_ostream *OS;
  59     const MachineFunction *MF;
  60     const TargetMachine *TM;
  61     const TargetRegisterInfo *TRI;
  62     const MachineRegisterInfo *MRI;
  63
  64     unsigned foundErrors;
  65
  66     typedef SmallVector<unsigned, 16> RegVector;
  67     typedef DenseSet<unsigned> RegSet;
  68     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  69
  70     BitVector regsReserved;
  71     RegSet regsLive;
  72     RegVector regsDefined, regsDead, regsKilled;
  73     RegSet regsLiveInButUnused;
  74
  75     // Add Reg and any sub-registers to RV
  76     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  77       RV.push_back(Reg);
  78       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  79         for (const unsigned *R = TRI->getSubRegisters(Reg); *R; R++)
  80           RV.push_back(*R);
  81     }
  82
  83     struct BBInfo {
  84       // Is this MBB reachable from the MF entry point?
  85       bool reachable;
  86
  87       // Vregs that must be live in because they are used without being
  88       // defined. Map value is the user.
  89       RegMap vregsLiveIn;
  90
  91       // Regs killed in MBB. They may be defined again, and will then be in both
  92       // regsKilled and regsLiveOut.
  93       RegSet regsKilled;
  94
  95       // Regs defined in MBB and live out. Note that vregs passing through may
  96       // be live out without being mentioned here.
  97       RegSet regsLiveOut;
  98
  99       // Vregs that pass through MBB untouched. This set is disjoint from
 100       // regsKilled and regsLiveOut.
 101       RegSet vregsPassed;
 102
 103       // Vregs that must pass through MBB because they are needed by a successor
 104       // block. This set is disjoint from regsLiveOut.
 105       RegSet vregsRequired;
 106
 107       BBInfo() : reachable(false) {}
 108
 109       // Add register to vregsPassed if it belongs there. Return true if
 110       // anything changed.
 111       bool addPassed(unsigned Reg) {
 112         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 113           return false;
 114         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 115           return false;
 116         return vregsPassed.insert(Reg).second;
 117       }
 118
 119       // Same for a full set.
 120       bool addPassed(const RegSet &RS) {
 121         bool changed = false;
 122         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 123           if (addPassed(*I))
 124             changed = true;
 125         return changed;
 126       }
 127
 128       // Add register to vregsRequired if it belongs there. Return true if
 129       // anything changed.
 130       bool addRequired(unsigned Reg) {
 131         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 132           return false;
 133         if (regsLiveOut.count(Reg))
 134           return false;
 135         return vregsRequired.insert(Reg).second;
 136       }
 137
 138       // Same for a full set.
 139       bool addRequired(const RegSet &RS) {
 140         bool changed = false;
 141         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 142           if (addRequired(*I))
 143             changed = true;
 144         return changed;
 145       }
 146
 147       // Same for a full map.
 148       bool addRequired(const RegMap &RM) {
 149         bool changed = false;
 150         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 151           if (addRequired(I->first))
 152             changed = true;
 153         return changed;
 154       }
 155
 156       // Live-out registers are either in regsLiveOut or vregsPassed.
 157       bool isLiveOut(unsigned Reg) const {
 158         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 159       }
 160     };
 161
 162     // Extra register info per MBB.
 163     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 164
 165     bool isReserved(unsigned Reg) {
 166       return Reg < regsReserved.size() && regsReserved.test(Reg);
 167     }
 168
 169     // Analysis information if available
 170     LiveVariables *LiveVars;
 171     LiveIntervals *LiveInts;
 172     LiveStacks *LiveStks;
 173     SlotIndexes *Indexes;
 174
 175     void visitMachineFunctionBefore();
 176     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 177     void visitMachineInstrBefore(const MachineInstr *MI);
 178     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 179     void visitMachineInstrAfter(const MachineInstr *MI);
 180     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 181     void visitMachineFunctionAfter();
 182
 183     void report(const char *msg, const MachineFunction *MF);
 184     void report(const char *msg, const MachineBasicBlock *MBB);
 185     void report(const char *msg, const MachineInstr *MI);
 186     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 187
 188     void markReachable(const MachineBasicBlock *MBB);
 189     void calcRegsPassed();
 190     void checkPHIOps(const MachineBasicBlock *MBB);
 191
 192     void calcRegsRequired();
 193     void verifyLiveVariables();
 194     void verifyLiveIntervals();
 195   };
 196
 197   struct MachineVerifierPass : public MachineFunctionPass {
 198     static char ID; // Pass ID, replacement for typeid
 199
 200     MachineVerifierPass()
 201       : MachineFunctionPass(ID) {
 202         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 203       }
 204
 205     void getAnalysisUsage(AnalysisUsage &AU) const {
 206       AU.setPreservesAll();
 207       MachineFunctionPass::getAnalysisUsage(AU);
 208     }
 209
 210     bool runOnMachineFunction(MachineFunction &MF) {
 211       MF.verify(this);
 212       return false;
 213     }
 214   };
 215
 216 }
 217
 218 char MachineVerifierPass::ID = 0;
 219 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 220                 "Verify generated machine code", false, false)
 221
 222 FunctionPass *llvm::createMachineVerifierPass() {
 223   return new MachineVerifierPass();
 224 }
 225
 226 void MachineFunction::verify(Pass *p) const {
 227   MachineVerifier(p).runOnMachineFunction(const_cast<MachineFunction&>(*this));
 228 }
 229
 230 bool MachineVerifier::runOnMachineFunction(MachineFunction &MF) {
 231   raw_ostream *OutFile = 0;
 232   if (OutFileName) {
 233     std::string ErrorInfo;
 234     OutFile = new raw_fd_ostream(OutFileName, ErrorInfo,
 235                                  raw_fd_ostream::F_Append);
 236     if (!ErrorInfo.empty()) {
 237       errs() << "Error opening '" << OutFileName << "': " << ErrorInfo << '\n';
 238       exit(1);
 239     }
 240
 241     OS = OutFile;
 242   } else {
 243     OS = &errs();
 244   }
 245
 246   foundErrors = 0;
 247
 248   this->MF = &MF;
 249   TM = &MF.getTarget();
 250   TRI = TM->getRegisterInfo();
 251   MRI = &MF.getRegInfo();
 252
 253   LiveVars = NULL;
 254   LiveInts = NULL;
 255   LiveStks = NULL;
 256   Indexes = NULL;
 257   if (PASS) {
 258     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 259     // We don't want to verify LiveVariables if LiveIntervals is available.
 260     if (!LiveInts)
 261       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 262     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 263     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 264   }
 265
 266   visitMachineFunctionBefore();
 267   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 268        MFI!=MFE; ++MFI) {
 269     visitMachineBasicBlockBefore(MFI);
 270     for (MachineBasicBlock::const_iterator MBBI = MFI->begin(),
 271            MBBE = MFI->end(); MBBI != MBBE; ++MBBI) {
 272       visitMachineInstrBefore(MBBI);
 273       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I)
 274         visitMachineOperand(&MBBI->getOperand(I), I);
 275       visitMachineInstrAfter(MBBI);
 276     }
 277     visitMachineBasicBlockAfter(MFI);
 278   }
 279   visitMachineFunctionAfter();
 280
 281   if (OutFile)
 282     delete OutFile;
 283   else if (foundErrors)
 284     report_fatal_error("Found "+Twine(foundErrors)+" machine code errors.");
 285
 286   // Clean up.
 287   regsLive.clear();
 288   regsDefined.clear();
 289   regsDead.clear();
 290   regsKilled.clear();
 291   regsLiveInButUnused.clear();
 292   MBBInfoMap.clear();
 293
 294   return false;                 // no changes
 295 }
 296
 297 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 298   assert(MF);
 299   *OS << '\n';
 300   if (!foundErrors++)
 301     MF->print(*OS, Indexes);
 302   *OS << "*** Bad machine code: " << msg << " ***\n"
 303       << "- function:    " << MF->getFunction()->getNameStr() << "\n";
 304 }
 305
 306 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 307   assert(MBB);
 308   report(msg, MBB->getParent());
 309   *OS << "- basic block: " << MBB->getName()
 310       << " " << (void*)MBB
 311       << " (BB#" << MBB->getNumber() << ")";
 312   if (Indexes)
 313     *OS << " [" << Indexes->getMBBStartIdx(MBB)
 314         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 315   *OS << '\n';
 316 }
 317
 318 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 319   assert(MI);
 320   report(msg, MI->getParent());
 321   *OS << "- instruction: ";
 322   if (Indexes && Indexes->hasIndex(MI))
 323     *OS << Indexes->getInstructionIndex(MI) << '\t';
 324   MI->print(*OS, TM);
 325 }
 326
 327 void MachineVerifier::report(const char *msg,
 328                              const MachineOperand *MO, unsigned MONum) {
 329   assert(MO);
 330   report(msg, MO->getParent());
 331   *OS << "- operand " << MONum << ":   ";
 332   MO->print(*OS, TM);
 333   *OS << "\n";
 334 }
 335
 336 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 337   BBInfo &MInfo = MBBInfoMap[MBB];
 338   if (!MInfo.reachable) {
 339     MInfo.reachable = true;
 340     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 341            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 342       markReachable(*SuI);
 343   }
 344 }
 345
 346 void MachineVerifier::visitMachineFunctionBefore() {
 347   regsReserved = TRI->getReservedRegs(*MF);
 348
 349   // A sub-register of a reserved register is also reserved
 350   for (int Reg = regsReserved.find_first(); Reg>=0;
 351        Reg = regsReserved.find_next(Reg)) {
 352     for (const unsigned *Sub = TRI->getSubRegisters(Reg); *Sub; ++Sub) {
 353       // FIXME: This should probably be:
 354       // assert(regsReserved.test(*Sub) && "Non-reserved sub-register");
 355       regsReserved.set(*Sub);
 356     }
 357   }
 358   markReachable(&MF->front());
 359 }
 360
 361 // Does iterator point to a and b as the first two elements?
 362 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 363                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 364   if (*i == a)
 365     return *++i == b;
 366   if (*i == b)
 367     return *++i == a;
 368   return false;
 369 }
 370
 371 void
 372 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 373   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 374
 375   // Count the number of landing pad successors.
 376   unsigned LandingPadSuccs = 0;
 377   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 378        E = MBB->succ_end(); I != E; ++I)
 379     LandingPadSuccs += (*I)->isLandingPad();
 380   if (LandingPadSuccs > 1)
 381     report("MBB has more than one landing pad successor", MBB);
 382
 383   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 384   MachineBasicBlock *TBB = 0, *FBB = 0;
 385   SmallVector<MachineOperand, 4> Cond;
 386   if (!TII->AnalyzeBranch(*const_cast<MachineBasicBlock *>(MBB),
 387                           TBB, FBB, Cond)) {
 388     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 389     // check whether its answers match up with reality.
 390     if (!TBB && !FBB) {
 391       // Block falls through to its successor.
 392       MachineFunction::const_iterator MBBI = MBB;
 393       ++MBBI;
 394       if (MBBI == MF->end()) {
 395         // It's possible that the block legitimately ends with a noreturn
 396         // call or an unreachable, in which case it won't actually fall
 397         // out the bottom of the function.
 398       } else if (MBB->succ_size() == LandingPadSuccs) {
 399         // It's possible that the block legitimately ends with a noreturn
 400         // call or an unreachable, in which case it won't actuall fall
 401         // out of the block.
 402       } else if (MBB->succ_size() != 1+LandingPadSuccs) {
 403         report("MBB exits via unconditional fall-through but doesn't have "
 404                "exactly one CFG successor!", MBB);
 405       } else if (!MBB->isSuccessor(MBBI)) {
 406         report("MBB exits via unconditional fall-through but its successor "
 407                "differs from its CFG successor!", MBB);
 408       }
 409       if (!MBB->empty() && MBB->back().getDesc().isBarrier() &&
 410           !TII->isPredicated(&MBB->back())) {
 411         report("MBB exits via unconditional fall-through but ends with a "
 412                "barrier instruction!", MBB);
 413       }
 414       if (!Cond.empty()) {
 415         report("MBB exits via unconditional fall-through but has a condition!",
 416                MBB);
 417       }
 418     } else if (TBB && !FBB && Cond.empty()) {
 419       // Block unconditionally branches somewhere.
 420       if (MBB->succ_size() != 1+LandingPadSuccs) {
 421         report("MBB exits via unconditional branch but doesn't have "
 422                "exactly one CFG successor!", MBB);
 423       } else if (!MBB->isSuccessor(TBB)) {
 424         report("MBB exits via unconditional branch but the CFG "
 425                "successor doesn't match the actual successor!", MBB);
 426       }
 427       if (MBB->empty()) {
 428         report("MBB exits via unconditional branch but doesn't contain "
 429                "any instructions!", MBB);
 430       } else if (!MBB->back().getDesc().isBarrier()) {
 431         report("MBB exits via unconditional branch but doesn't end with a "
 432                "barrier instruction!", MBB);
 433       } else if (!MBB->back().getDesc().isTerminator()) {
 434         report("MBB exits via unconditional branch but the branch isn't a "
 435                "terminator instruction!", MBB);
 436       }
 437     } else if (TBB && !FBB && !Cond.empty()) {
 438       // Block conditionally branches somewhere, otherwise falls through.
 439       MachineFunction::const_iterator MBBI = MBB;
 440       ++MBBI;
 441       if (MBBI == MF->end()) {
 442         report("MBB conditionally falls through out of function!", MBB);
 443       } if (MBB->succ_size() != 2) {
 444         report("MBB exits via conditional branch/fall-through but doesn't have "
 445                "exactly two CFG successors!", MBB);
 446       } else if (!matchPair(MBB->succ_begin(), TBB, MBBI)) {
 447         report("MBB exits via conditional branch/fall-through but the CFG "
 448                "successors don't match the actual successors!", MBB);
 449       }
 450       if (MBB->empty()) {
 451         report("MBB exits via conditional branch/fall-through but doesn't "
 452                "contain any instructions!", MBB);
 453       } else if (MBB->back().getDesc().isBarrier()) {
 454         report("MBB exits via conditional branch/fall-through but ends with a "
 455                "barrier instruction!", MBB);
 456       } else if (!MBB->back().getDesc().isTerminator()) {
 457         report("MBB exits via conditional branch/fall-through but the branch "
 458                "isn't a terminator instruction!", MBB);
 459       }
 460     } else if (TBB && FBB) {
 461       // Block conditionally branches somewhere, otherwise branches
 462       // somewhere else.
 463       if (MBB->succ_size() != 2) {
 464         report("MBB exits via conditional branch/branch but doesn't have "
 465                "exactly two CFG successors!", MBB);
 466       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 467         report("MBB exits via conditional branch/branch but the CFG "
 468                "successors don't match the actual successors!", MBB);
 469       }
 470       if (MBB->empty()) {
 471         report("MBB exits via conditional branch/branch but doesn't "
 472                "contain any instructions!", MBB);
 473       } else if (!MBB->back().getDesc().isBarrier()) {
 474         report("MBB exits via conditional branch/branch but doesn't end with a "
 475                "barrier instruction!", MBB);
 476       } else if (!MBB->back().getDesc().isTerminator()) {
 477         report("MBB exits via conditional branch/branch but the branch "
 478                "isn't a terminator instruction!", MBB);
 479       }
 480       if (Cond.empty()) {
 481         report("MBB exits via conditinal branch/branch but there's no "
 482                "condition!", MBB);
 483       }
 484     } else {
 485       report("AnalyzeBranch returned invalid data!", MBB);
 486     }
 487   }
 488
 489   regsLive.clear();
 490   for (MachineBasicBlock::livein_iterator I = MBB->livein_begin(),
 491          E = MBB->livein_end(); I != E; ++I) {
 492     if (!TargetRegisterInfo::isPhysicalRegister(*I)) {
 493       report("MBB live-in list contains non-physical register", MBB);
 494       continue;
 495     }
 496     regsLive.insert(*I);
 497     for (const unsigned *R = TRI->getSubRegisters(*I); *R; R++)
 498       regsLive.insert(*R);
 499   }
 500   regsLiveInButUnused = regsLive;
 501
 502   const MachineFrameInfo *MFI = MF->getFrameInfo();
 503   assert(MFI && "Function has no frame info");
 504   BitVector PR = MFI->getPristineRegs(MBB);
 505   for (int I = PR.find_first(); I>0; I = PR.find_next(I)) {
 506     regsLive.insert(I);
 507     for (const unsigned *R = TRI->getSubRegisters(I); *R; R++)
 508       regsLive.insert(*R);
 509   }
 510
 511   regsKilled.clear();
 512   regsDefined.clear();
 513 }
 514
 515 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 516   const TargetInstrDesc &TI = MI->getDesc();
 517   if (MI->getNumOperands() < TI.getNumOperands()) {
 518     report("Too few operands", MI);
 519     *OS << TI.getNumOperands() << " operands expected, but "
 520         << MI->getNumExplicitOperands() << " given.\n";
 521   }
 522
 523   // Check the MachineMemOperands for basic consistency.
 524   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 525        E = MI->memoperands_end(); I != E; ++I) {
 526     if ((*I)->isLoad() && !TI.mayLoad())
 527       report("Missing mayLoad flag", MI);
 528     if ((*I)->isStore() && !TI.mayStore())
 529       report("Missing mayStore flag", MI);
 530   }
 531
 532   // Debug values must not have a slot index.
 533   // Other instructions must have one.
 534   if (LiveInts) {
 535     bool mapped = !LiveInts->isNotInMIMap(MI);
 536     if (MI->isDebugValue()) {
 537       if (mapped)
 538         report("Debug instruction has a slot index", MI);
 539     } else {
 540       if (!mapped)
 541         report("Missing slot index", MI);
 542     }
 543   }
 544
 545 }
 546
 547 void
 548 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 549   const MachineInstr *MI = MO->getParent();
 550   const TargetInstrDesc &TI = MI->getDesc();
 551
 552   // The first TI.NumDefs operands must be explicit register defines
 553   if (MONum < TI.getNumDefs()) {
 554     if (!MO->isReg())
 555       report("Explicit definition must be a register", MO, MONum);
 556     else if (!MO->isDef())
 557       report("Explicit definition marked as use", MO, MONum);
 558     else if (MO->isImplicit())
 559       report("Explicit definition marked as implicit", MO, MONum);
 560   } else if (MONum < TI.getNumOperands()) {
 561     // Don't check if it's a variadic instruction. See, e.g., LDM_RET in the arm
 562     // back end.
 563     if (MO->isReg() && MONum != TI.getNumOperands()-1) {
 564       if (MO->isDef())
 565         report("Explicit operand marked as def", MO, MONum);
 566       if (MO->isImplicit())
 567         report("Explicit operand marked as implicit", MO, MONum);
 568     }
 569   } else {
 570     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
 571     if (MO->isReg() && !MO->isImplicit() && !TI.isVariadic() && MO->getReg())
 572       report("Extra explicit operand on non-variadic instruction", MO, MONum);
 573   }
 574
 575   switch (MO->getType()) {
 576   case MachineOperand::MO_Register: {
 577     const unsigned Reg = MO->getReg();
 578     if (!Reg)
 579       return;
 580
 581     // Check Live Variables.
 582     if (MO->isUndef()) {
 583       // An <undef> doesn't refer to any register, so just skip it.
 584     } else if (MO->isUse()) {
 585       regsLiveInButUnused.erase(Reg);
 586
 587       bool isKill = false;
 588       unsigned defIdx;
 589       if (MI->isRegTiedToDefOperand(MONum, &defIdx)) {
 590         // A two-addr use counts as a kill if use and def are the same.
 591         unsigned DefReg = MI->getOperand(defIdx).getReg();
 592         if (Reg == DefReg) {
 593           isKill = true;
 594           // And in that case an explicit kill flag is not allowed.
 595           if (MO->isKill())
 596             report("Illegal kill flag on two-address instruction operand",
 597                    MO, MONum);
 598         } else if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 599           report("Two-address instruction operands must be identical",
 600                  MO, MONum);
 601         }
 602       } else
 603         isKill = MO->isKill();
 604
 605       if (isKill)
 606         addRegWithSubRegs(regsKilled, Reg);
 607
 608       // Check that LiveVars knows this kill.
 609       if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
 610           MO->isKill()) {
 611         LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
 612         if (std::find(VI.Kills.begin(),
 613                       VI.Kills.end(), MI) == VI.Kills.end())
 614           report("Kill missing from LiveVariables", MO, MONum);
 615       }
 616
 617       // Check LiveInts liveness and kill.
 618       if (TargetRegisterInfo::isVirtualRegister(Reg) &&
 619           LiveInts && !LiveInts->isNotInMIMap(MI)) {
 620         SlotIndex UseIdx = LiveInts->getInstructionIndex(MI).getUseIndex();
 621         if (LiveInts->hasInterval(Reg)) {
 622           const LiveInterval &LI = LiveInts->getInterval(Reg);
 623           if (!LI.liveAt(UseIdx)) {
 624             report("No live range at use", MO, MONum);
 625             *OS << UseIdx << " is not live in " << LI << '\n';
 626           }
 627           // Verify isKill == LI.killedAt.
 628           if (!MI->isRegTiedToDefOperand(MONum)) {
 629             // MI could kill register without a kill flag on MO.
 630             bool miKill = MI->killsRegister(Reg);
 631             bool liKill = LI.killedAt(UseIdx.getDefIndex());
 632             if (miKill && !liKill) {
 633               report("Live range continues after kill flag", MO, MONum);
 634               *OS << "Live range: " << LI << '\n';
 635             }
 636             if (!miKill && liKill) {
 637               report("Live range ends without kill flag", MO, MONum);
 638               *OS << "Live range: " << LI << '\n';
 639             }
 640           }
 641         } else {
 642           report("Virtual register has no Live interval", MO, MONum);
 643         }
 644       }
 645
 646       // Use of a dead register.
 647       if (!regsLive.count(Reg)) {
 648         if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 649           // Reserved registers may be used even when 'dead'.
 650           if (!isReserved(Reg))
 651             report("Using an undefined physical register", MO, MONum);
 652         } else {
 653           BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 654           // We don't know which virtual registers are live in, so only complain
 655           // if vreg was killed in this MBB. Otherwise keep track of vregs that
 656           // must be live in. PHI instructions are handled separately.
 657           if (MInfo.regsKilled.count(Reg))
 658             report("Using a killed virtual register", MO, MONum);
 659           else if (!MI->isPHI())
 660             MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
 661         }
 662       }
 663     } else {
 664       assert(MO->isDef());
 665       // Register defined.
 666       // TODO: verify that earlyclobber ops are not used.
 667       if (MO->isDead())
 668         addRegWithSubRegs(regsDead, Reg);
 669       else
 670         addRegWithSubRegs(regsDefined, Reg);
 671
 672       // Check LiveInts for a live range, but only for virtual registers.
 673       if (LiveInts && TargetRegisterInfo::isVirtualRegister(Reg) &&
 674           !LiveInts->isNotInMIMap(MI)) {
 675         SlotIndex DefIdx = LiveInts->getInstructionIndex(MI).getDefIndex();
 676         if (LiveInts->hasInterval(Reg)) {
 677           const LiveInterval &LI = LiveInts->getInterval(Reg);
 678           if (const VNInfo *VNI = LI.getVNInfoAt(DefIdx)) {
 679             assert(VNI && "NULL valno is not allowed");
 680             if (VNI->def != DefIdx) {
 681               report("Inconsistent valno->def", MO, MONum);
 682               *OS << "Valno " << VNI->id << " is not defined at "
 683                   << DefIdx << " in " << LI << '\n';
 684             }
 685           } else {
 686             report("No live range at def", MO, MONum);
 687             *OS << DefIdx << " is not live in " << LI << '\n';
 688           }
 689         } else {
 690           report("Virtual register has no Live interval", MO, MONum);
 691         }
 692       }
 693     }
 694
 695     // Check register classes.
 696     if (MONum < TI.getNumOperands() && !MO->isImplicit()) {
 697       const TargetOperandInfo &TOI = TI.OpInfo[MONum];
 698       unsigned SubIdx = MO->getSubReg();
 699
 700       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 701         unsigned sr = Reg;
 702         if (SubIdx) {
 703           unsigned s = TRI->getSubReg(Reg, SubIdx);
 704           if (!s) {
 705             report("Invalid subregister index for physical register",
 706                    MO, MONum);
 707             return;
 708           }
 709           sr = s;
 710         }
 711         if (const TargetRegisterClass *DRC = TOI.getRegClass(TRI)) {
 712           if (!DRC->contains(sr)) {
 713             report("Illegal physical register for instruction", MO, MONum);
 714             *OS << TRI->getName(sr) << " is not a "
 715                 << DRC->getName() << " register.\n";
 716           }
 717         }
 718       } else {
 719         // Virtual register.
 720         const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 721         if (SubIdx) {
 722           const TargetRegisterClass *SRC = RC->getSubRegisterRegClass(SubIdx);
 723           if (!SRC) {
 724             report("Invalid subregister index for virtual register", MO, MONum);
 725             *OS << "Register class " << RC->getName()
 726                 << " does not support subreg index " << SubIdx << "\n";
 727             return;
 728           }
 729           RC = SRC;
 730         }
 731         if (const TargetRegisterClass *DRC = TOI.getRegClass(TRI)) {
 732           if (RC != DRC && !RC->hasSuperClass(DRC)) {
 733             report("Illegal virtual register for instruction", MO, MONum);
 734             *OS << "Expected a " << DRC->getName() << " register, but got a "
 735                 << RC->getName() << " register\n";
 736           }
 737         }
 738       }
 739     }
 740     break;
 741   }
 742
 743   case MachineOperand::MO_MachineBasicBlock:
 744     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
 745       report("PHI operand is not in the CFG", MO, MONum);
 746     break;
 747
 748   case MachineOperand::MO_FrameIndex:
 749     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
 750         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 751       LiveInterval &LI = LiveStks->getInterval(MO->getIndex());
 752       SlotIndex Idx = LiveInts->getInstructionIndex(MI);
 753       if (TI.mayLoad() && !LI.liveAt(Idx.getUseIndex())) {
 754         report("Instruction loads from dead spill slot", MO, MONum);
 755         *OS << "Live stack: " << LI << '\n';
 756       }
 757       if (TI.mayStore() && !LI.liveAt(Idx.getDefIndex())) {
 758         report("Instruction stores to dead spill slot", MO, MONum);
 759         *OS << "Live stack: " << LI << '\n';
 760       }
 761     }
 762     break;
 763
 764   default:
 765     break;
 766   }
 767 }
 768
 769 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
 770   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 771   set_union(MInfo.regsKilled, regsKilled);
 772   set_subtract(regsLive, regsKilled); regsKilled.clear();
 773   set_subtract(regsLive, regsDead);   regsDead.clear();
 774   set_union(regsLive, regsDefined);   regsDefined.clear();
 775 }
 776
 777 void
 778 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
 779   MBBInfoMap[MBB].regsLiveOut = regsLive;
 780   regsLive.clear();
 781 }
 782
 783 // Calculate the largest possible vregsPassed sets. These are the registers that
 784 // can pass through an MBB live, but may not be live every time. It is assumed
 785 // that all vregsPassed sets are empty before the call.
 786 void MachineVerifier::calcRegsPassed() {
 787   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
 788   // have any vregsPassed.
 789   DenseSet<const MachineBasicBlock*> todo;
 790   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 791        MFI != MFE; ++MFI) {
 792     const MachineBasicBlock &MBB(*MFI);
 793     BBInfo &MInfo = MBBInfoMap[&MBB];
 794     if (!MInfo.reachable)
 795       continue;
 796     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
 797            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
 798       BBInfo &SInfo = MBBInfoMap[*SuI];
 799       if (SInfo.addPassed(MInfo.regsLiveOut))
 800         todo.insert(*SuI);
 801     }
 802   }
 803
 804   // Iteratively push vregsPassed to successors. This will converge to the same
 805   // final state regardless of DenseSet iteration order.
 806   while (!todo.empty()) {
 807     const MachineBasicBlock *MBB = *todo.begin();
 808     todo.erase(MBB);
 809     BBInfo &MInfo = MBBInfoMap[MBB];
 810     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 811            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
 812       if (*SuI == MBB)
 813         continue;
 814       BBInfo &SInfo = MBBInfoMap[*SuI];
 815       if (SInfo.addPassed(MInfo.vregsPassed))
 816         todo.insert(*SuI);
 817     }
 818   }
 819 }
 820
 821 // Calculate the set of virtual registers that must be passed through each basic
 822 // block in order to satisfy the requirements of successor blocks. This is very
 823 // similar to calcRegsPassed, only backwards.
 824 void MachineVerifier::calcRegsRequired() {
 825   // First push live-in regs to predecessors' vregsRequired.
 826   DenseSet<const MachineBasicBlock*> todo;
 827   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 828        MFI != MFE; ++MFI) {
 829     const MachineBasicBlock &MBB(*MFI);
 830     BBInfo &MInfo = MBBInfoMap[&MBB];
 831     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
 832            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
 833       BBInfo &PInfo = MBBInfoMap[*PrI];
 834       if (PInfo.addRequired(MInfo.vregsLiveIn))
 835         todo.insert(*PrI);
 836     }
 837   }
 838
 839   // Iteratively push vregsRequired to predecessors. This will converge to the
 840   // same final state regardless of DenseSet iteration order.
 841   while (!todo.empty()) {
 842     const MachineBasicBlock *MBB = *todo.begin();
 843     todo.erase(MBB);
 844     BBInfo &MInfo = MBBInfoMap[MBB];
 845     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 846            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
 847       if (*PrI == MBB)
 848         continue;
 849       BBInfo &SInfo = MBBInfoMap[*PrI];
 850       if (SInfo.addRequired(MInfo.vregsRequired))
 851         todo.insert(*PrI);
 852     }
 853   }
 854 }
 855
 856 // Check PHI instructions at the beginning of MBB. It is assumed that
 857 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
 858 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
 859   for (MachineBasicBlock::const_iterator BBI = MBB->begin(), BBE = MBB->end();
 860        BBI != BBE && BBI->isPHI(); ++BBI) {
 861     DenseSet<const MachineBasicBlock*> seen;
 862
 863     for (unsigned i = 1, e = BBI->getNumOperands(); i != e; i += 2) {
 864       unsigned Reg = BBI->getOperand(i).getReg();
 865       const MachineBasicBlock *Pre = BBI->getOperand(i + 1).getMBB();
 866       if (!Pre->isSuccessor(MBB))
 867         continue;
 868       seen.insert(Pre);
 869       BBInfo &PrInfo = MBBInfoMap[Pre];
 870       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
 871         report("PHI operand is not live-out from predecessor",
 872                &BBI->getOperand(i), i);
 873     }
 874
 875     // Did we see all predecessors?
 876     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 877            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
 878       if (!seen.count(*PrI)) {
 879         report("Missing PHI operand", BBI);
 880         *OS << "BB#" << (*PrI)->getNumber()
 881             << " is a predecessor according to the CFG.\n";
 882       }
 883     }
 884   }
 885 }
 886
 887 void MachineVerifier::visitMachineFunctionAfter() {
 888   calcRegsPassed();
 889
 890   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 891        MFI != MFE; ++MFI) {
 892     BBInfo &MInfo = MBBInfoMap[MFI];
 893
 894     // Skip unreachable MBBs.
 895     if (!MInfo.reachable)
 896       continue;
 897
 898     checkPHIOps(MFI);
 899   }
 900
 901   // Now check liveness info if available
 902   if (LiveVars || LiveInts)
 903     calcRegsRequired();
 904   if (LiveVars)
 905     verifyLiveVariables();
 906   if (LiveInts)
 907     verifyLiveIntervals();
 908 }
 909
 910 void MachineVerifier::verifyLiveVariables() {
 911   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
 912   for (unsigned Reg = TargetRegisterInfo::FirstVirtualRegister,
 913          RegE = MRI->getLastVirtReg()-1; Reg != RegE; ++Reg) {
 914     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
 915     for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 916          MFI != MFE; ++MFI) {
 917       BBInfo &MInfo = MBBInfoMap[MFI];
 918
 919       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
 920       if (MInfo.vregsRequired.count(Reg)) {
 921         if (!VI.AliveBlocks.test(MFI->getNumber())) {
 922           report("LiveVariables: Block missing from AliveBlocks", MFI);
 923           *OS << "Virtual register %reg" << Reg
 924               << " must be live through the block.\n";
 925         }
 926       } else {
 927         if (VI.AliveBlocks.test(MFI->getNumber())) {
 928           report("LiveVariables: Block should not be in AliveBlocks", MFI);
 929           *OS << "Virtual register %reg" << Reg
 930               << " is not needed live through the block.\n";
 931         }
 932       }
 933     }
 934   }
 935 }
 936
 937 void MachineVerifier::verifyLiveIntervals() {
 938   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
 939   for (LiveIntervals::const_iterator LVI = LiveInts->begin(),
 940        LVE = LiveInts->end(); LVI != LVE; ++LVI) {
 941     const LiveInterval &LI = *LVI->second;
 942
 943     // Spilling and splitting may leave unused registers around. Skip them.
 944     if (MRI->use_empty(LI.reg))
 945       continue;
 946
 947     // Physical registers have much weirdness going on, mostly from coalescing.
 948     // We should probably fix it, but for now just ignore them.
 949     if (TargetRegisterInfo::isPhysicalRegister(LI.reg))
 950       continue;
 951
 952     assert(LVI->first == LI.reg && "Invalid reg to interval mapping");
 953
 954     for (LiveInterval::const_vni_iterator I = LI.vni_begin(), E = LI.vni_end();
 955          I!=E; ++I) {
 956       VNInfo *VNI = *I;
 957       const VNInfo *DefVNI = LI.getVNInfoAt(VNI->def);
 958
 959       if (!DefVNI) {
 960         if (!VNI->isUnused()) {
 961           report("Valno not live at def and not marked unused", MF);
 962           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
 963         }
 964         continue;
 965       }
 966
 967       if (VNI->isUnused())
 968         continue;
 969
 970       if (DefVNI != VNI) {
 971         report("Live range at def has different valno", MF);
 972         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 973             << " where valno #" << DefVNI->id << " is live in " << LI << '\n';
 974         continue;
 975       }
 976
 977       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
 978       if (!MBB) {
 979         report("Invalid definition index", MF);
 980         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 981             << " in " << LI << '\n';
 982         continue;
 983       }
 984
 985       if (VNI->isPHIDef()) {
 986         if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
 987           report("PHIDef value is not defined at MBB start", MF);
 988           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 989               << ", not at the beginning of BB#" << MBB->getNumber()
 990               << " in " << LI << '\n';
 991         }
 992       } else {
 993         // Non-PHI def.
 994         if (!VNI->def.isDef()) {
 995           report("Non-PHI def must be at a DEF slot", MF);
 996           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 997               << " in " << LI << '\n';
 998         }
 999         const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
1000         if (!MI) {
1001           report("No instruction at def index", MF);
1002           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1003               << " in " << LI << '\n';
1004         } else if (!MI->modifiesRegister(LI.reg, TRI)) {
1005           report("Defining instruction does not modify register", MI);
1006           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
1007         }
1008       }
1009     }
1010
1011     for (LiveInterval::const_iterator I = LI.begin(), E = LI.end(); I!=E; ++I) {
1012       const VNInfo *VNI = I->valno;
1013       assert(VNI && "Live range has no valno");
1014
1015       if (VNI->id >= LI.getNumValNums() || VNI != LI.getValNumInfo(VNI->id)) {
1016         report("Foreign valno in live range", MF);
1017         I->print(*OS);
1018         *OS << " has a valno not in " << LI << '\n';
1019       }
1020
1021       if (VNI->isUnused()) {
1022         report("Live range valno is marked unused", MF);
1023         I->print(*OS);
1024         *OS << " in " << LI << '\n';
1025       }
1026
1027       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(I->start);
1028       if (!MBB) {
1029         report("Bad start of live segment, no basic block", MF);
1030         I->print(*OS);
1031         *OS << " in " << LI << '\n';
1032         continue;
1033       }
1034       SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1035       if (I->start != MBBStartIdx && I->start != VNI->def) {
1036         report("Live segment must begin at MBB entry or valno def", MBB);
1037         I->print(*OS);
1038         *OS << " in " << LI << '\n' << "Basic block starts at "
1039             << MBBStartIdx << '\n';
1040       }
1041
1042       const MachineBasicBlock *EndMBB =
1043                                 LiveInts->getMBBFromIndex(I->end.getPrevSlot());
1044       if (!EndMBB) {
1045         report("Bad end of live segment, no basic block", MF);
1046         I->print(*OS);
1047         *OS << " in " << LI << '\n';
1048         continue;
1049       }
1050       if (I->end != LiveInts->getMBBEndIdx(EndMBB)) {
1051         // The live segment is ending inside EndMBB
1052         const MachineInstr *MI =
1053                         LiveInts->getInstructionFromIndex(I->end.getPrevSlot());
1054         if (!MI) {
1055           report("Live segment doesn't end at a valid instruction", EndMBB);
1056         I->print(*OS);
1057         *OS << " in " << LI << '\n' << "Basic block starts at "
1058             << MBBStartIdx << '\n';
1059         } else if (TargetRegisterInfo::isVirtualRegister(LI.reg) &&
1060                    !MI->readsVirtualRegister(LI.reg)) {
1061           // FIXME: Should we require a kill flag?
1062           report("Instruction killing live segment doesn't read register", MI);
1063           I->print(*OS);
1064           *OS << " in " << LI << '\n';
1065         }
1066       }
1067
1068       // Now check all the basic blocks in this live segment.
1069       MachineFunction::const_iterator MFI = MBB;
1070       // Is LI live-in to MBB and not a PHIDef?
1071       if (I->start == VNI->def) {
1072         // Not live-in to any blocks.
1073         if (MBB == EndMBB)
1074           continue;
1075         // Skip this block.
1076         ++MFI;
1077       }
1078       for (;;) {
1079         assert(LiveInts->isLiveInToMBB(LI, MFI));
1080         // We don't know how to track physregs into a landing pad.
1081         if (TargetRegisterInfo::isPhysicalRegister(LI.reg) &&
1082             MFI->isLandingPad()) {
1083           if (&*MFI == EndMBB)
1084             break;
1085           ++MFI;
1086           continue;
1087         }
1088         // Check that VNI is live-out of all predecessors.
1089         for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1090              PE = MFI->pred_end(); PI != PE; ++PI) {
1091           SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI).getPrevSlot();
1092           const VNInfo *PVNI = LI.getVNInfoAt(PEnd);
1093           if (!PVNI) {
1094             report("Register not marked live out of predecessor", *PI);
1095             *OS << "Valno #" << VNI->id << " live into BB#" << MFI->getNumber()
1096                 << '@' << LiveInts->getMBBStartIdx(MFI) << ", not live at "
1097                 << PEnd << " in " << LI << '\n';
1098           } else if (PVNI != VNI) {
1099             report("Different value live out of predecessor", *PI);
1100             *OS << "Valno #" << PVNI->id << " live out of BB#"
1101                 << (*PI)->getNumber() << '@' << PEnd
1102                 << "\nValno #" << VNI->id << " live into BB#" << MFI->getNumber()
1103                 << '@' << LiveInts->getMBBStartIdx(MFI) << " in " << LI << '\n';
1104           }
1105         }
1106         if (&*MFI == EndMBB)
1107           break;
1108         ++MFI;
1109       }
1110     }
1111
1112     // Check the LI only has one connected component.
1113     if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1114       ConnectedVNInfoEqClasses ConEQ(*LiveInts);
1115       unsigned NumComp = ConEQ.Classify(&LI);
1116       if (NumComp > 1) {
1117         report("Multiple connected components in live interval", MF);
1118         *OS << NumComp << " components in " << LI << '\n';
1119         for (unsigned comp = 0; comp != NumComp; ++comp) {
1120           *OS << comp << ": valnos";
1121           for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
1122                E = LI.vni_end(); I!=E; ++I)
1123             if (comp == ConEQ.getEqClass(*I))
1124               *OS << ' ' << (*I)->id;
1125           *OS << '\n';
1126         }
1127       }
1128     }
1129   }
1130 }
1131