lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/Function.h"
  27 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/LiveStackAnalysis.h"
  30 #include "llvm/CodeGen/MachineFunctionPass.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineMemOperand.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/Passes.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetRegisterInfo.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/ADT/DenseSet.h"
  39 #include "llvm/ADT/SetOperations.h"
  40 #include "llvm/ADT/SmallVector.h"
  41 #include "llvm/Support/Debug.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/raw_ostream.h"
  44 using namespace llvm;
  45
  46 namespace {
  47   struct MachineVerifier {
  48
  49     MachineVerifier(Pass *pass) :
  50       PASS(pass),
  51       OutFileName(getenv("LLVM_VERIFY_MACHINEINSTRS"))
  52       {}
  53
  54     bool runOnMachineFunction(MachineFunction &MF);
  55
  56     Pass *const PASS;
  57     const char *const OutFileName;
  58     raw_ostream *OS;
  59     const MachineFunction *MF;
  60     const TargetMachine *TM;
  61     const TargetRegisterInfo *TRI;
  62     const MachineRegisterInfo *MRI;
  63
  64     unsigned foundErrors;
  65
  66     typedef SmallVector<unsigned, 16> RegVector;
  67     typedef DenseSet<unsigned> RegSet;
  68     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  69
  70     BitVector regsReserved;
  71     RegSet regsLive;
  72     RegVector regsDefined, regsDead, regsKilled;
  73     RegSet regsLiveInButUnused;
  74
  75     // Add Reg and any sub-registers to RV
  76     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  77       RV.push_back(Reg);
  78       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  79         for (const unsigned *R = TRI->getSubRegisters(Reg); *R; R++)
  80           RV.push_back(*R);
  81     }
  82
  83     struct BBInfo {
  84       // Is this MBB reachable from the MF entry point?
  85       bool reachable;
  86
  87       // Vregs that must be live in because they are used without being
  88       // defined. Map value is the user.
  89       RegMap vregsLiveIn;
  90
  91       // Regs killed in MBB. They may be defined again, and will then be in both
  92       // regsKilled and regsLiveOut.
  93       RegSet regsKilled;
  94
  95       // Regs defined in MBB and live out. Note that vregs passing through may
  96       // be live out without being mentioned here.
  97       RegSet regsLiveOut;
  98
  99       // Vregs that pass through MBB untouched. This set is disjoint from
 100       // regsKilled and regsLiveOut.
 101       RegSet vregsPassed;
 102
 103       // Vregs that must pass through MBB because they are needed by a successor
 104       // block. This set is disjoint from regsLiveOut.
 105       RegSet vregsRequired;
 106
 107       BBInfo() : reachable(false) {}
 108
 109       // Add register to vregsPassed if it belongs there. Return true if
 110       // anything changed.
 111       bool addPassed(unsigned Reg) {
 112         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 113           return false;
 114         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 115           return false;
 116         return vregsPassed.insert(Reg).second;
 117       }
 118
 119       // Same for a full set.
 120       bool addPassed(const RegSet &RS) {
 121         bool changed = false;
 122         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 123           if (addPassed(*I))
 124             changed = true;
 125         return changed;
 126       }
 127
 128       // Add register to vregsRequired if it belongs there. Return true if
 129       // anything changed.
 130       bool addRequired(unsigned Reg) {
 131         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 132           return false;
 133         if (regsLiveOut.count(Reg))
 134           return false;
 135         return vregsRequired.insert(Reg).second;
 136       }
 137
 138       // Same for a full set.
 139       bool addRequired(const RegSet &RS) {
 140         bool changed = false;
 141         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 142           if (addRequired(*I))
 143             changed = true;
 144         return changed;
 145       }
 146
 147       // Same for a full map.
 148       bool addRequired(const RegMap &RM) {
 149         bool changed = false;
 150         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 151           if (addRequired(I->first))
 152             changed = true;
 153         return changed;
 154       }
 155
 156       // Live-out registers are either in regsLiveOut or vregsPassed.
 157       bool isLiveOut(unsigned Reg) const {
 158         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 159       }
 160     };
 161
 162     // Extra register info per MBB.
 163     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 164
 165     bool isReserved(unsigned Reg) {
 166       return Reg < regsReserved.size() && regsReserved.test(Reg);
 167     }
 168
 169     // Analysis information if available
 170     LiveVariables *LiveVars;
 171     LiveIntervals *LiveInts;
 172     LiveStacks *LiveStks;
 173     SlotIndexes *Indexes;
 174
 175     void visitMachineFunctionBefore();
 176     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 177     void visitMachineInstrBefore(const MachineInstr *MI);
 178     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 179     void visitMachineInstrAfter(const MachineInstr *MI);
 180     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 181     void visitMachineFunctionAfter();
 182
 183     void report(const char *msg, const MachineFunction *MF);
 184     void report(const char *msg, const MachineBasicBlock *MBB);
 185     void report(const char *msg, const MachineInstr *MI);
 186     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 187
 188     void markReachable(const MachineBasicBlock *MBB);
 189     void calcRegsPassed();
 190     void checkPHIOps(const MachineBasicBlock *MBB);
 191
 192     void calcRegsRequired();
 193     void verifyLiveVariables();
 194     void verifyLiveIntervals();
 195   };
 196
 197   struct MachineVerifierPass : public MachineFunctionPass {
 198     static char ID; // Pass ID, replacement for typeid
 199
 200     MachineVerifierPass()
 201       : MachineFunctionPass(ID) {
 202         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 203       }
 204
 205     void getAnalysisUsage(AnalysisUsage &AU) const {
 206       AU.setPreservesAll();
 207       MachineFunctionPass::getAnalysisUsage(AU);
 208     }
 209
 210     bool runOnMachineFunction(MachineFunction &MF) {
 211       MF.verify(this);
 212       return false;
 213     }
 214   };
 215
 216 }
 217
 218 char MachineVerifierPass::ID = 0;
 219 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 220                 "Verify generated machine code", false, false)
 221
 222 FunctionPass *llvm::createMachineVerifierPass() {
 223   return new MachineVerifierPass();
 224 }
 225
 226 void MachineFunction::verify(Pass *p) const {
 227   MachineVerifier(p).runOnMachineFunction(const_cast<MachineFunction&>(*this));
 228 }
 229
 230 bool MachineVerifier::runOnMachineFunction(MachineFunction &MF) {
 231   raw_ostream *OutFile = 0;
 232   if (OutFileName) {
 233     std::string ErrorInfo;
 234     OutFile = new raw_fd_ostream(OutFileName, ErrorInfo,
 235                                  raw_fd_ostream::F_Append);
 236     if (!ErrorInfo.empty()) {
 237       errs() << "Error opening '" << OutFileName << "': " << ErrorInfo << '\n';
 238       exit(1);
 239     }
 240
 241     OS = OutFile;
 242   } else {
 243     OS = &errs();
 244   }
 245
 246   foundErrors = 0;
 247
 248   this->MF = &MF;
 249   TM = &MF.getTarget();
 250   TRI = TM->getRegisterInfo();
 251   MRI = &MF.getRegInfo();
 252
 253   LiveVars = NULL;
 254   LiveInts = NULL;
 255   LiveStks = NULL;
 256   Indexes = NULL;
 257   if (PASS) {
 258     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 259     // We don't want to verify LiveVariables if LiveIntervals is available.
 260     if (!LiveInts)
 261       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 262     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 263     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 264   }
 265
 266   visitMachineFunctionBefore();
 267   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 268        MFI!=MFE; ++MFI) {
 269     visitMachineBasicBlockBefore(MFI);
 270     for (MachineBasicBlock::const_iterator MBBI = MFI->begin(),
 271            MBBE = MFI->end(); MBBI != MBBE; ++MBBI) {
 272       visitMachineInstrBefore(MBBI);
 273       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I)
 274         visitMachineOperand(&MBBI->getOperand(I), I);
 275       visitMachineInstrAfter(MBBI);
 276     }
 277     visitMachineBasicBlockAfter(MFI);
 278   }
 279   visitMachineFunctionAfter();
 280
 281   if (OutFile)
 282     delete OutFile;
 283   else if (foundErrors)
 284     report_fatal_error("Found "+Twine(foundErrors)+" machine code errors.");
 285
 286   // Clean up.
 287   regsLive.clear();
 288   regsDefined.clear();
 289   regsDead.clear();
 290   regsKilled.clear();
 291   regsLiveInButUnused.clear();
 292   MBBInfoMap.clear();
 293
 294   return false;                 // no changes
 295 }
 296
 297 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 298   assert(MF);
 299   *OS << '\n';
 300   if (!foundErrors++)
 301     MF->print(*OS, Indexes);
 302   *OS << "*** Bad machine code: " << msg << " ***\n"
 303       << "- function:    " << MF->getFunction()->getNameStr() << "\n";
 304 }
 305
 306 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 307   assert(MBB);
 308   report(msg, MBB->getParent());
 309   *OS << "- basic block: " << MBB->getName()
 310       << " " << (void*)MBB
 311       << " (BB#" << MBB->getNumber() << ")";
 312   if (Indexes)
 313     *OS << " [" << Indexes->getMBBStartIdx(MBB)
 314         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 315   *OS << '\n';
 316 }
 317
 318 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 319   assert(MI);
 320   report(msg, MI->getParent());
 321   *OS << "- instruction: ";
 322   if (Indexes && Indexes->hasIndex(MI))
 323     *OS << Indexes->getInstructionIndex(MI) << '\t';
 324   MI->print(*OS, TM);
 325 }
 326
 327 void MachineVerifier::report(const char *msg,
 328                              const MachineOperand *MO, unsigned MONum) {
 329   assert(MO);
 330   report(msg, MO->getParent());
 331   *OS << "- operand " << MONum << ":   ";
 332   MO->print(*OS, TM);
 333   *OS << "\n";
 334 }
 335
 336 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 337   BBInfo &MInfo = MBBInfoMap[MBB];
 338   if (!MInfo.reachable) {
 339     MInfo.reachable = true;
 340     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 341            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 342       markReachable(*SuI);
 343   }
 344 }
 345
 346 void MachineVerifier::visitMachineFunctionBefore() {
 347   regsReserved = TRI->getReservedRegs(*MF);
 348
 349   // A sub-register of a reserved register is also reserved
 350   for (int Reg = regsReserved.find_first(); Reg>=0;
 351        Reg = regsReserved.find_next(Reg)) {
 352     for (const unsigned *Sub = TRI->getSubRegisters(Reg); *Sub; ++Sub) {
 353       // FIXME: This should probably be:
 354       // assert(regsReserved.test(*Sub) && "Non-reserved sub-register");
 355       regsReserved.set(*Sub);
 356     }
 357   }
 358   markReachable(&MF->front());
 359 }
 360
 361 // Does iterator point to a and b as the first two elements?
 362 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 363                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 364   if (*i == a)
 365     return *++i == b;
 366   if (*i == b)
 367     return *++i == a;
 368   return false;
 369 }
 370
 371 void
 372 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 373   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 374
 375   // Count the number of landing pad successors.
 376   unsigned LandingPadSuccs = 0;
 377   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 378        E = MBB->succ_end(); I != E; ++I)
 379     LandingPadSuccs += (*I)->isLandingPad();
 380   if (LandingPadSuccs > 1)
 381     report("MBB has more than one landing pad successor", MBB);
 382
 383   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 384   MachineBasicBlock *TBB = 0, *FBB = 0;
 385   SmallVector<MachineOperand, 4> Cond;
 386   if (!TII->AnalyzeBranch(*const_cast<MachineBasicBlock *>(MBB),
 387                           TBB, FBB, Cond)) {
 388     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 389     // check whether its answers match up with reality.
 390     if (!TBB && !FBB) {
 391       // Block falls through to its successor.
 392       MachineFunction::const_iterator MBBI = MBB;
 393       ++MBBI;
 394       if (MBBI == MF->end()) {
 395         // It's possible that the block legitimately ends with a noreturn
 396         // call or an unreachable, in which case it won't actually fall
 397         // out the bottom of the function.
 398       } else if (MBB->succ_size() == LandingPadSuccs) {
 399         // It's possible that the block legitimately ends with a noreturn
 400         // call or an unreachable, in which case it won't actuall fall
 401         // out of the block.
 402       } else if (MBB->succ_size() != 1+LandingPadSuccs) {
 403         report("MBB exits via unconditional fall-through but doesn't have "
 404                "exactly one CFG successor!", MBB);
 405       } else if (!MBB->isSuccessor(MBBI)) {
 406         report("MBB exits via unconditional fall-through but its successor "
 407                "differs from its CFG successor!", MBB);
 408       }
 409       if (!MBB->empty() && MBB->back().getDesc().isBarrier() &&
 410           !TII->isPredicated(&MBB->back())) {
 411         report("MBB exits via unconditional fall-through but ends with a "
 412                "barrier instruction!", MBB);
 413       }
 414       if (!Cond.empty()) {
 415         report("MBB exits via unconditional fall-through but has a condition!",
 416                MBB);
 417       }
 418     } else if (TBB && !FBB && Cond.empty()) {
 419       // Block unconditionally branches somewhere.
 420       if (MBB->succ_size() != 1+LandingPadSuccs) {
 421         report("MBB exits via unconditional branch but doesn't have "
 422                "exactly one CFG successor!", MBB);
 423       } else if (!MBB->isSuccessor(TBB)) {
 424         report("MBB exits via unconditional branch but the CFG "
 425                "successor doesn't match the actual successor!", MBB);
 426       }
 427       if (MBB->empty()) {
 428         report("MBB exits via unconditional branch but doesn't contain "
 429                "any instructions!", MBB);
 430       } else if (!MBB->back().getDesc().isBarrier()) {
 431         report("MBB exits via unconditional branch but doesn't end with a "
 432                "barrier instruction!", MBB);
 433       } else if (!MBB->back().getDesc().isTerminator()) {
 434         report("MBB exits via unconditional branch but the branch isn't a "
 435                "terminator instruction!", MBB);
 436       }
 437     } else if (TBB && !FBB && !Cond.empty()) {
 438       // Block conditionally branches somewhere, otherwise falls through.
 439       MachineFunction::const_iterator MBBI = MBB;
 440       ++MBBI;
 441       if (MBBI == MF->end()) {
 442         report("MBB conditionally falls through out of function!", MBB);
 443       } if (MBB->succ_size() != 2) {
 444         report("MBB exits via conditional branch/fall-through but doesn't have "
 445                "exactly two CFG successors!", MBB);
 446       } else if (!matchPair(MBB->succ_begin(), TBB, MBBI)) {
 447         report("MBB exits via conditional branch/fall-through but the CFG "
 448                "successors don't match the actual successors!", MBB);
 449       }
 450       if (MBB->empty()) {
 451         report("MBB exits via conditional branch/fall-through but doesn't "
 452                "contain any instructions!", MBB);
 453       } else if (MBB->back().getDesc().isBarrier()) {
 454         report("MBB exits via conditional branch/fall-through but ends with a "
 455                "barrier instruction!", MBB);
 456       } else if (!MBB->back().getDesc().isTerminator()) {
 457         report("MBB exits via conditional branch/fall-through but the branch "
 458                "isn't a terminator instruction!", MBB);
 459       }
 460     } else if (TBB && FBB) {
 461       // Block conditionally branches somewhere, otherwise branches
 462       // somewhere else.
 463       if (MBB->succ_size() != 2) {
 464         report("MBB exits via conditional branch/branch but doesn't have "
 465                "exactly two CFG successors!", MBB);
 466       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 467         report("MBB exits via conditional branch/branch but the CFG "
 468                "successors don't match the actual successors!", MBB);
 469       }
 470       if (MBB->empty()) {
 471         report("MBB exits via conditional branch/branch but doesn't "
 472                "contain any instructions!", MBB);
 473       } else if (!MBB->back().getDesc().isBarrier()) {
 474         report("MBB exits via conditional branch/branch but doesn't end with a "
 475                "barrier instruction!", MBB);
 476       } else if (!MBB->back().getDesc().isTerminator()) {
 477         report("MBB exits via conditional branch/branch but the branch "
 478                "isn't a terminator instruction!", MBB);
 479       }
 480       if (Cond.empty()) {
 481         report("MBB exits via conditinal branch/branch but there's no "
 482                "condition!", MBB);
 483       }
 484     } else {
 485       report("AnalyzeBranch returned invalid data!", MBB);
 486     }
 487   }
 488
 489   regsLive.clear();
 490   for (MachineBasicBlock::livein_iterator I = MBB->livein_begin(),
 491          E = MBB->livein_end(); I != E; ++I) {
 492     if (!TargetRegisterInfo::isPhysicalRegister(*I)) {
 493       report("MBB live-in list contains non-physical register", MBB);
 494       continue;
 495     }
 496     regsLive.insert(*I);
 497     for (const unsigned *R = TRI->getSubRegisters(*I); *R; R++)
 498       regsLive.insert(*R);
 499   }
 500   regsLiveInButUnused = regsLive;
 501
 502   const MachineFrameInfo *MFI = MF->getFrameInfo();
 503   assert(MFI && "Function has no frame info");
 504   BitVector PR = MFI->getPristineRegs(MBB);
 505   for (int I = PR.find_first(); I>0; I = PR.find_next(I)) {
 506     regsLive.insert(I);
 507     for (const unsigned *R = TRI->getSubRegisters(I); *R; R++)
 508       regsLive.insert(*R);
 509   }
 510
 511   regsKilled.clear();
 512   regsDefined.clear();
 513 }
 514
 515 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 516   const TargetInstrDesc &TI = MI->getDesc();
 517   if (MI->getNumOperands() < TI.getNumOperands()) {
 518     report("Too few operands", MI);
 519     *OS << TI.getNumOperands() << " operands expected, but "
 520         << MI->getNumExplicitOperands() << " given.\n";
 521   }
 522
 523   // Check the MachineMemOperands for basic consistency.
 524   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 525        E = MI->memoperands_end(); I != E; ++I) {
 526     if ((*I)->isLoad() && !TI.mayLoad())
 527       report("Missing mayLoad flag", MI);
 528     if ((*I)->isStore() && !TI.mayStore())
 529       report("Missing mayStore flag", MI);
 530   }
 531
 532   // Debug values must not have a slot index.
 533   // Other instructions must have one.
 534   if (LiveInts) {
 535     bool mapped = !LiveInts->isNotInMIMap(MI);
 536     if (MI->isDebugValue()) {
 537       if (mapped)
 538         report("Debug instruction has a slot index", MI);
 539     } else {
 540       if (!mapped)
 541         report("Missing slot index", MI);
 542     }
 543   }
 544
 545 }
 546
 547 void
 548 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 549   const MachineInstr *MI = MO->getParent();
 550   const TargetInstrDesc &TI = MI->getDesc();
 551
 552   // The first TI.NumDefs operands must be explicit register defines
 553   if (MONum < TI.getNumDefs()) {
 554     if (!MO->isReg())
 555       report("Explicit definition must be a register", MO, MONum);
 556     else if (!MO->isDef())
 557       report("Explicit definition marked as use", MO, MONum);
 558     else if (MO->isImplicit())
 559       report("Explicit definition marked as implicit", MO, MONum);
 560   } else if (MONum < TI.getNumOperands()) {
 561     if (MO->isReg()) {
 562       if (MO->isDef())
 563         report("Explicit operand marked as def", MO, MONum);
 564       if (MO->isImplicit())
 565         report("Explicit operand marked as implicit", MO, MONum);
 566     }
 567   } else {
 568     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
 569     if (MO->isReg() && !MO->isImplicit() && !TI.isVariadic() && MO->getReg())
 570       report("Extra explicit operand on non-variadic instruction", MO, MONum);
 571   }
 572
 573   switch (MO->getType()) {
 574   case MachineOperand::MO_Register: {
 575     const unsigned Reg = MO->getReg();
 576     if (!Reg)
 577       return;
 578
 579     // Check Live Variables.
 580     if (MO->isUndef()) {
 581       // An <undef> doesn't refer to any register, so just skip it.
 582     } else if (MO->isUse()) {
 583       regsLiveInButUnused.erase(Reg);
 584
 585       bool isKill = false;
 586       unsigned defIdx;
 587       if (MI->isRegTiedToDefOperand(MONum, &defIdx)) {
 588         // A two-addr use counts as a kill if use and def are the same.
 589         unsigned DefReg = MI->getOperand(defIdx).getReg();
 590         if (Reg == DefReg) {
 591           isKill = true;
 592           // ANd in that case an explicit kill flag is not allowed.
 593           if (MO->isKill())
 594             report("Illegal kill flag on two-address instruction operand",
 595                    MO, MONum);
 596         } else if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 597           report("Two-address instruction operands must be identical",
 598                  MO, MONum);
 599         }
 600       } else
 601         isKill = MO->isKill();
 602
 603       if (isKill)
 604         addRegWithSubRegs(regsKilled, Reg);
 605
 606       // Check that LiveVars knows this kill.
 607       if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
 608           MO->isKill()) {
 609         LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
 610         if (std::find(VI.Kills.begin(),
 611                       VI.Kills.end(), MI) == VI.Kills.end())
 612           report("Kill missing from LiveVariables", MO, MONum);
 613       }
 614
 615       // Check LiveInts liveness and kill.
 616       if (TargetRegisterInfo::isVirtualRegister(Reg) &&
 617           LiveInts && !LiveInts->isNotInMIMap(MI)) {
 618         SlotIndex UseIdx = LiveInts->getInstructionIndex(MI).getUseIndex();
 619         if (LiveInts->hasInterval(Reg)) {
 620           const LiveInterval &LI = LiveInts->getInterval(Reg);
 621           if (!LI.liveAt(UseIdx)) {
 622             report("No live range at use", MO, MONum);
 623             *OS << UseIdx << " is not live in " << LI << '\n';
 624           }
 625           // TODO: Verify isKill == LI.killedAt.
 626         } else {
 627           report("Virtual register has no Live interval", MO, MONum);
 628         }
 629       }
 630
 631       // Use of a dead register.
 632       if (!regsLive.count(Reg)) {
 633         if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 634           // Reserved registers may be used even when 'dead'.
 635           if (!isReserved(Reg))
 636             report("Using an undefined physical register", MO, MONum);
 637         } else {
 638           BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 639           // We don't know which virtual registers are live in, so only complain
 640           // if vreg was killed in this MBB. Otherwise keep track of vregs that
 641           // must be live in. PHI instructions are handled separately.
 642           if (MInfo.regsKilled.count(Reg))
 643             report("Using a killed virtual register", MO, MONum);
 644           else if (!MI->isPHI())
 645             MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
 646         }
 647       }
 648     } else {
 649       assert(MO->isDef());
 650       // Register defined.
 651       // TODO: verify that earlyclobber ops are not used.
 652       if (MO->isDead())
 653         addRegWithSubRegs(regsDead, Reg);
 654       else
 655         addRegWithSubRegs(regsDefined, Reg);
 656
 657       // Check LiveInts for a live range, but only for virtual registers.
 658       if (LiveInts && TargetRegisterInfo::isVirtualRegister(Reg) &&
 659           !LiveInts->isNotInMIMap(MI)) {
 660         SlotIndex DefIdx = LiveInts->getInstructionIndex(MI).getDefIndex();
 661         if (LiveInts->hasInterval(Reg)) {
 662           const LiveInterval &LI = LiveInts->getInterval(Reg);
 663           if (const VNInfo *VNI = LI.getVNInfoAt(DefIdx)) {
 664             assert(VNI && "NULL valno is not allowed");
 665             if (VNI->def != DefIdx) {
 666               report("Inconsistent valno->def", MO, MONum);
 667               *OS << "Valno " << VNI->id << " is not defined at "
 668                   << DefIdx << " in " << LI << '\n';
 669             }
 670           } else {
 671             report("No live range at def", MO, MONum);
 672             *OS << DefIdx << " is not live in " << LI << '\n';
 673           }
 674         } else {
 675           report("Virtual register has no Live interval", MO, MONum);
 676         }
 677       }
 678     }
 679
 680     // Check register classes.
 681     if (MONum < TI.getNumOperands() && !MO->isImplicit()) {
 682       const TargetOperandInfo &TOI = TI.OpInfo[MONum];
 683       unsigned SubIdx = MO->getSubReg();
 684
 685       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 686         unsigned sr = Reg;
 687         if (SubIdx) {
 688           unsigned s = TRI->getSubReg(Reg, SubIdx);
 689           if (!s) {
 690             report("Invalid subregister index for physical register",
 691                    MO, MONum);
 692             return;
 693           }
 694           sr = s;
 695         }
 696         if (const TargetRegisterClass *DRC = TOI.getRegClass(TRI)) {
 697           if (!DRC->contains(sr)) {
 698             report("Illegal physical register for instruction", MO, MONum);
 699             *OS << TRI->getName(sr) << " is not a "
 700                 << DRC->getName() << " register.\n";
 701           }
 702         }
 703       } else {
 704         // Virtual register.
 705         const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 706         if (SubIdx) {
 707           const TargetRegisterClass *SRC = RC->getSubRegisterRegClass(SubIdx);
 708           if (!SRC) {
 709             report("Invalid subregister index for virtual register", MO, MONum);
 710             *OS << "Register class " << RC->getName()
 711                 << " does not support subreg index " << SubIdx << "\n";
 712             return;
 713           }
 714           RC = SRC;
 715         }
 716         if (const TargetRegisterClass *DRC = TOI.getRegClass(TRI)) {
 717           if (RC != DRC && !RC->hasSuperClass(DRC)) {
 718             report("Illegal virtual register for instruction", MO, MONum);
 719             *OS << "Expected a " << DRC->getName() << " register, but got a "
 720                 << RC->getName() << " register\n";
 721           }
 722         }
 723       }
 724     }
 725     break;
 726   }
 727
 728   case MachineOperand::MO_MachineBasicBlock:
 729     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
 730       report("PHI operand is not in the CFG", MO, MONum);
 731     break;
 732
 733   case MachineOperand::MO_FrameIndex:
 734     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
 735         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 736       LiveInterval &LI = LiveStks->getInterval(MO->getIndex());
 737       SlotIndex Idx = LiveInts->getInstructionIndex(MI);
 738       if (TI.mayLoad() && !LI.liveAt(Idx.getUseIndex())) {
 739         report("Instruction loads from dead spill slot", MO, MONum);
 740         *OS << "Live stack: " << LI << '\n';
 741       }
 742       if (TI.mayStore() && !LI.liveAt(Idx.getDefIndex())) {
 743         report("Instruction stores to dead spill slot", MO, MONum);
 744         *OS << "Live stack: " << LI << '\n';
 745       }
 746     }
 747     break;
 748
 749   default:
 750     break;
 751   }
 752 }
 753
 754 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
 755   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 756   set_union(MInfo.regsKilled, regsKilled);
 757   set_subtract(regsLive, regsKilled); regsKilled.clear();
 758   set_subtract(regsLive, regsDead);   regsDead.clear();
 759   set_union(regsLive, regsDefined);   regsDefined.clear();
 760 }
 761
 762 void
 763 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
 764   MBBInfoMap[MBB].regsLiveOut = regsLive;
 765   regsLive.clear();
 766 }
 767
 768 // Calculate the largest possible vregsPassed sets. These are the registers that
 769 // can pass through an MBB live, but may not be live every time. It is assumed
 770 // that all vregsPassed sets are empty before the call.
 771 void MachineVerifier::calcRegsPassed() {
 772   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
 773   // have any vregsPassed.
 774   DenseSet<const MachineBasicBlock*> todo;
 775   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 776        MFI != MFE; ++MFI) {
 777     const MachineBasicBlock &MBB(*MFI);
 778     BBInfo &MInfo = MBBInfoMap[&MBB];
 779     if (!MInfo.reachable)
 780       continue;
 781     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
 782            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
 783       BBInfo &SInfo = MBBInfoMap[*SuI];
 784       if (SInfo.addPassed(MInfo.regsLiveOut))
 785         todo.insert(*SuI);
 786     }
 787   }
 788
 789   // Iteratively push vregsPassed to successors. This will converge to the same
 790   // final state regardless of DenseSet iteration order.
 791   while (!todo.empty()) {
 792     const MachineBasicBlock *MBB = *todo.begin();
 793     todo.erase(MBB);
 794     BBInfo &MInfo = MBBInfoMap[MBB];
 795     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 796            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
 797       if (*SuI == MBB)
 798         continue;
 799       BBInfo &SInfo = MBBInfoMap[*SuI];
 800       if (SInfo.addPassed(MInfo.vregsPassed))
 801         todo.insert(*SuI);
 802     }
 803   }
 804 }
 805
 806 // Calculate the set of virtual registers that must be passed through each basic
 807 // block in order to satisfy the requirements of successor blocks. This is very
 808 // similar to calcRegsPassed, only backwards.
 809 void MachineVerifier::calcRegsRequired() {
 810   // First push live-in regs to predecessors' vregsRequired.
 811   DenseSet<const MachineBasicBlock*> todo;
 812   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 813        MFI != MFE; ++MFI) {
 814     const MachineBasicBlock &MBB(*MFI);
 815     BBInfo &MInfo = MBBInfoMap[&MBB];
 816     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
 817            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
 818       BBInfo &PInfo = MBBInfoMap[*PrI];
 819       if (PInfo.addRequired(MInfo.vregsLiveIn))
 820         todo.insert(*PrI);
 821     }
 822   }
 823
 824   // Iteratively push vregsRequired to predecessors. This will converge to the
 825   // same final state regardless of DenseSet iteration order.
 826   while (!todo.empty()) {
 827     const MachineBasicBlock *MBB = *todo.begin();
 828     todo.erase(MBB);
 829     BBInfo &MInfo = MBBInfoMap[MBB];
 830     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 831            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
 832       if (*PrI == MBB)
 833         continue;
 834       BBInfo &SInfo = MBBInfoMap[*PrI];
 835       if (SInfo.addRequired(MInfo.vregsRequired))
 836         todo.insert(*PrI);
 837     }
 838   }
 839 }
 840
 841 // Check PHI instructions at the beginning of MBB. It is assumed that
 842 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
 843 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
 844   for (MachineBasicBlock::const_iterator BBI = MBB->begin(), BBE = MBB->end();
 845        BBI != BBE && BBI->isPHI(); ++BBI) {
 846     DenseSet<const MachineBasicBlock*> seen;
 847
 848     for (unsigned i = 1, e = BBI->getNumOperands(); i != e; i += 2) {
 849       unsigned Reg = BBI->getOperand(i).getReg();
 850       const MachineBasicBlock *Pre = BBI->getOperand(i + 1).getMBB();
 851       if (!Pre->isSuccessor(MBB))
 852         continue;
 853       seen.insert(Pre);
 854       BBInfo &PrInfo = MBBInfoMap[Pre];
 855       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
 856         report("PHI operand is not live-out from predecessor",
 857                &BBI->getOperand(i), i);
 858     }
 859
 860     // Did we see all predecessors?
 861     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 862            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
 863       if (!seen.count(*PrI)) {
 864         report("Missing PHI operand", BBI);
 865         *OS << "BB#" << (*PrI)->getNumber()
 866             << " is a predecessor according to the CFG.\n";
 867       }
 868     }
 869   }
 870 }
 871
 872 void MachineVerifier::visitMachineFunctionAfter() {
 873   calcRegsPassed();
 874
 875   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 876        MFI != MFE; ++MFI) {
 877     BBInfo &MInfo = MBBInfoMap[MFI];
 878
 879     // Skip unreachable MBBs.
 880     if (!MInfo.reachable)
 881       continue;
 882
 883     checkPHIOps(MFI);
 884   }
 885
 886   // Now check liveness info if available
 887   if (LiveVars || LiveInts)
 888     calcRegsRequired();
 889   if (LiveVars)
 890     verifyLiveVariables();
 891   if (LiveInts)
 892     verifyLiveIntervals();
 893 }
 894
 895 void MachineVerifier::verifyLiveVariables() {
 896   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
 897   for (unsigned Reg = TargetRegisterInfo::FirstVirtualRegister,
 898          RegE = MRI->getLastVirtReg()-1; Reg != RegE; ++Reg) {
 899     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
 900     for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 901          MFI != MFE; ++MFI) {
 902       BBInfo &MInfo = MBBInfoMap[MFI];
 903
 904       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
 905       if (MInfo.vregsRequired.count(Reg)) {
 906         if (!VI.AliveBlocks.test(MFI->getNumber())) {
 907           report("LiveVariables: Block missing from AliveBlocks", MFI);
 908           *OS << "Virtual register %reg" << Reg
 909               << " must be live through the block.\n";
 910         }
 911       } else {
 912         if (VI.AliveBlocks.test(MFI->getNumber())) {
 913           report("LiveVariables: Block should not be in AliveBlocks", MFI);
 914           *OS << "Virtual register %reg" << Reg
 915               << " is not needed live through the block.\n";
 916         }
 917       }
 918     }
 919   }
 920 }
 921
 922 void MachineVerifier::verifyLiveIntervals() {
 923   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
 924   for (LiveIntervals::const_iterator LVI = LiveInts->begin(),
 925        LVE = LiveInts->end(); LVI != LVE; ++LVI) {
 926     const LiveInterval &LI = *LVI->second;
 927
 928     // Spilling and splitting may leave unused registers around. Skip them.
 929     if (MRI->use_empty(LI.reg))
 930       continue;
 931
 932     // Physical registers have much weirdness going on, mostly from coalescing.
 933     // We should probably fix it, but for now just ignore them.
 934     if (TargetRegisterInfo::isPhysicalRegister(LI.reg))
 935       continue;
 936
 937     assert(LVI->first == LI.reg && "Invalid reg to interval mapping");
 938
 939     for (LiveInterval::const_vni_iterator I = LI.vni_begin(), E = LI.vni_end();
 940          I!=E; ++I) {
 941       VNInfo *VNI = *I;
 942       const VNInfo *DefVNI = LI.getVNInfoAt(VNI->def);
 943
 944       if (!DefVNI) {
 945         if (!VNI->isUnused()) {
 946           report("Valno not live at def and not marked unused", MF);
 947           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
 948         }
 949         continue;
 950       }
 951
 952       if (VNI->isUnused())
 953         continue;
 954
 955       if (DefVNI != VNI) {
 956         report("Live range at def has different valno", MF);
 957         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 958             << " where valno #" << DefVNI->id << " is live in " << LI << '\n';
 959         continue;
 960       }
 961
 962       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
 963       if (!MBB) {
 964         report("Invalid definition index", MF);
 965         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 966             << " in " << LI << '\n';
 967         continue;
 968       }
 969
 970       if (VNI->isPHIDef()) {
 971         if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
 972           report("PHIDef value is not defined at MBB start", MF);
 973           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 974               << ", not at the beginning of BB#" << MBB->getNumber()
 975               << " in " << LI << '\n';
 976         }
 977       } else {
 978         // Non-PHI def.
 979         if (!VNI->def.isDef()) {
 980           report("Non-PHI def must be at a DEF slot", MF);
 981           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 982               << " in " << LI << '\n';
 983         }
 984         const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
 985         if (!MI) {
 986           report("No instruction at def index", MF);
 987           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
 988               << " in " << LI << '\n';
 989         } else if (!MI->modifiesRegister(LI.reg, TRI)) {
 990           report("Defining instruction does not modify register", MI);
 991           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
 992         }
 993       }
 994     }
 995
 996     for (LiveInterval::const_iterator I = LI.begin(), E = LI.end(); I!=E; ++I) {
 997       const VNInfo *VNI = I->valno;
 998       assert(VNI && "Live range has no valno");
 999
1000       if (VNI->id >= LI.getNumValNums() || VNI != LI.getValNumInfo(VNI->id)) {
1001         report("Foreign valno in live range", MF);
1002         I->print(*OS);
1003         *OS << " has a valno not in " << LI << '\n';
1004       }
1005
1006       if (VNI->isUnused()) {
1007         report("Live range valno is marked unused", MF);
1008         I->print(*OS);
1009         *OS << " in " << LI << '\n';
1010       }
1011
1012       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(I->start);
1013       if (!MBB) {
1014         report("Bad start of live segment, no basic block", MF);
1015         I->print(*OS);
1016         *OS << " in " << LI << '\n';
1017         continue;
1018       }
1019       SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1020       if (I->start != MBBStartIdx && I->start != VNI->def) {
1021         report("Live segment must begin at MBB entry or valno def", MBB);
1022         I->print(*OS);
1023         *OS << " in " << LI << '\n' << "Basic block starts at "
1024             << MBBStartIdx << '\n';
1025       }
1026
1027       const MachineBasicBlock *EndMBB =
1028                                 LiveInts->getMBBFromIndex(I->end.getPrevSlot());
1029       if (!EndMBB) {
1030         report("Bad end of live segment, no basic block", MF);
1031         I->print(*OS);
1032         *OS << " in " << LI << '\n';
1033         continue;
1034       }
1035       if (I->end != LiveInts->getMBBEndIdx(EndMBB)) {
1036         // The live segment is ending inside EndMBB
1037         const MachineInstr *MI =
1038                         LiveInts->getInstructionFromIndex(I->end.getPrevSlot());
1039         if (!MI) {
1040           report("Live segment doesn't end at a valid instruction", EndMBB);
1041         I->print(*OS);
1042         *OS << " in " << LI << '\n' << "Basic block starts at "
1043             << MBBStartIdx << '\n';
1044         } else if (TargetRegisterInfo::isVirtualRegister(LI.reg) &&
1045                    !MI->readsVirtualRegister(LI.reg)) {
1046           // FIXME: Should we require a kill flag?
1047           report("Instruction killing live segment doesn't read register", MI);
1048           I->print(*OS);
1049           *OS << " in " << LI << '\n';
1050         }
1051       }
1052
1053       // Now check all the basic blocks in this live segment.
1054       MachineFunction::const_iterator MFI = MBB;
1055       // Is LI live-in to MBB and not a PHIDef?
1056       if (I->start == VNI->def) {
1057         // Not live-in to any blocks.
1058         if (MBB == EndMBB)
1059           continue;
1060         // Skip this block.
1061         ++MFI;
1062       }
1063       for (;;) {
1064         assert(LiveInts->isLiveInToMBB(LI, MFI));
1065         // We don't know how to track physregs into a landing pad.
1066         if (TargetRegisterInfo::isPhysicalRegister(LI.reg) &&
1067             MFI->isLandingPad()) {
1068           if (&*MFI == EndMBB)
1069             break;
1070           ++MFI;
1071           continue;
1072         }
1073         // Check that VNI is live-out of all predecessors.
1074         for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1075              PE = MFI->pred_end(); PI != PE; ++PI) {
1076           SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI).getPrevSlot();
1077           const VNInfo *PVNI = LI.getVNInfoAt(PEnd);
1078           if (!PVNI) {
1079             report("Register not marked live out of predecessor", *PI);
1080             *OS << "Valno #" << VNI->id << " live into BB#" << MFI->getNumber()
1081                 << '@' << LiveInts->getMBBStartIdx(MFI) << ", not live at "
1082                 << PEnd << " in " << LI << '\n';
1083           } else if (PVNI != VNI) {
1084             report("Different value live out of predecessor", *PI);
1085             *OS << "Valno #" << PVNI->id << " live out of BB#"
1086                 << (*PI)->getNumber() << '@' << PEnd
1087                 << "\nValno #" << VNI->id << " live into BB#" << MFI->getNumber()
1088                 << '@' << LiveInts->getMBBStartIdx(MFI) << " in " << LI << '\n';
1089           }
1090         }
1091         if (&*MFI == EndMBB)
1092           break;
1093         ++MFI;
1094       }
1095     }
1096
1097     // Check the LI only has one connected component.
1098     if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1099       ConnectedVNInfoEqClasses ConEQ(*LiveInts);
1100       unsigned NumComp = ConEQ.Classify(&LI);
1101       if (NumComp > 1) {
1102         report("Multiple connected components in live interval", MF);
1103         *OS << NumComp << " components in " << LI << '\n';
1104         for (unsigned comp = 0; comp != NumComp; ++comp) {
1105           *OS << comp << ": valnos";
1106           for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
1107                E = LI.vni_end(); I!=E; ++I)
1108             if (comp == ConEQ.getEqClass(*I))
1109               *OS << ' ' << (*I)->id;
1110           *OS << '\n';
1111         }
1112       }
1113     }
1114   }
1115 }
1116