lib/CodeGen/AggressiveAntiDepBreaker.cpp

   1 //===----- AggressiveAntiDepBreaker.cpp - Anti-dep breaker ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AggressiveAntiDepBreaker class, which
  11 // implements register anti-dependence breaking during post-RA
  12 // scheduling. It attempts to break all anti-dependencies within a
  13 // block.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "AggressiveAntiDepBreaker.h"
  18 #include "llvm/CodeGen/MachineBasicBlock.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineInstr.h"
  21 #include "llvm/CodeGen/RegisterClassInfo.h"
  22 #include "llvm/Support/CommandLine.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/ErrorHandling.h"
  25 #include "llvm/Support/raw_ostream.h"
  26 #include "llvm/Target/TargetInstrInfo.h"
  27 #include "llvm/Target/TargetRegisterInfo.h"
  28 using namespace llvm;
  29
  30 #define DEBUG_TYPE "post-RA-sched"
  31
  32 // If DebugDiv > 0 then only break antidep with (ID % DebugDiv) == DebugMod
  33 static cl::opt<int>
  34 DebugDiv("agg-antidep-debugdiv",
  35          cl::desc("Debug control for aggressive anti-dep breaker"),
  36          cl::init(0), cl::Hidden);
  37 static cl::opt<int>
  38 DebugMod("agg-antidep-debugmod",
  39          cl::desc("Debug control for aggressive anti-dep breaker"),
  40          cl::init(0), cl::Hidden);
  41
  42 AggressiveAntiDepState::AggressiveAntiDepState(const unsigned TargetRegs,
  43                                                MachineBasicBlock *BB) :
  44   NumTargetRegs(TargetRegs), GroupNodes(TargetRegs, 0),
  45   GroupNodeIndices(TargetRegs, 0),
  46   KillIndices(TargetRegs, 0),
  47   DefIndices(TargetRegs, 0)
  48 {
  49   const unsigned BBSize = BB->size();
  50   for (unsigned i = 0; i < NumTargetRegs; ++i) {
  51     // Initialize all registers to be in their own group. Initially we
  52     // assign the register to the same-indexed GroupNode.
  53     GroupNodeIndices[i] = i;
  54     // Initialize the indices to indicate that no registers are live.
  55     KillIndices[i] = ~0u;
  56     DefIndices[i] = BBSize;
  57   }
  58 }
  59
  60 unsigned AggressiveAntiDepState::GetGroup(unsigned Reg) {
  61   unsigned Node = GroupNodeIndices[Reg];
  62   while (GroupNodes[Node] != Node)
  63     Node = GroupNodes[Node];
  64
  65   return Node;
  66 }
  67
  68 void AggressiveAntiDepState::GetGroupRegs(
  69   unsigned Group,
  70   std::vector<unsigned> &Regs,
  71   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference> *RegRefs)
  72 {
  73   for (unsigned Reg = 0; Reg != NumTargetRegs; ++Reg) {
  74     if ((GetGroup(Reg) == Group) && (RegRefs->count(Reg) > 0))
  75       Regs.push_back(Reg);
  76   }
  77 }
  78
  79 unsigned AggressiveAntiDepState::UnionGroups(unsigned Reg1, unsigned Reg2)
  80 {
  81   assert(GroupNodes[0] == 0 && "GroupNode 0 not parent!");
  82   assert(GroupNodeIndices[0] == 0 && "Reg 0 not in Group 0!");
  83
  84   // find group for each register
  85   unsigned Group1 = GetGroup(Reg1);
  86   unsigned Group2 = GetGroup(Reg2);
  87
  88   // if either group is 0, then that must become the parent
  89   unsigned Parent = (Group1 == 0) ? Group1 : Group2;
  90   unsigned Other = (Parent == Group1) ? Group2 : Group1;
  91   GroupNodes.at(Other) = Parent;
  92   return Parent;
  93 }
  94
  95 unsigned AggressiveAntiDepState::LeaveGroup(unsigned Reg)
  96 {
  97   // Create a new GroupNode for Reg. Reg's existing GroupNode must
  98   // stay as is because there could be other GroupNodes referring to
  99   // it.
 100   unsigned idx = GroupNodes.size();
 101   GroupNodes.push_back(idx);
 102   GroupNodeIndices[Reg] = idx;
 103   return idx;
 104 }
 105
 106 bool AggressiveAntiDepState::IsLive(unsigned Reg)
 107 {
 108   // KillIndex must be defined and DefIndex not defined for a register
 109   // to be live.
 110   return((KillIndices[Reg] != ~0u) && (DefIndices[Reg] == ~0u));
 111 }
 112
 113 AggressiveAntiDepBreaker::AggressiveAntiDepBreaker(
 114     MachineFunction &MFi, const RegisterClassInfo &RCI,
 115     TargetSubtargetInfo::RegClassVector &CriticalPathRCs)
 116     : AntiDepBreaker(), MF(MFi), MRI(MF.getRegInfo()),
 117       TII(MF.getSubtarget().getInstrInfo()),
 118       TRI(MF.getSubtarget().getRegisterInfo()), RegClassInfo(RCI),
 119       State(nullptr) {
 120   /* Collect a bitset of all registers that are only broken if they
 121      are on the critical path. */
 122   for (unsigned i = 0, e = CriticalPathRCs.size(); i < e; ++i) {
 123     BitVector CPSet = TRI->getAllocatableSet(MF, CriticalPathRCs[i]);
 124     if (CriticalPathSet.none())
 125       CriticalPathSet = CPSet;
 126     else
 127       CriticalPathSet |= CPSet;
 128    }
 129
 130   DEBUG(dbgs() << "AntiDep Critical-Path Registers:");
 131   DEBUG(for (int r = CriticalPathSet.find_first(); r != -1;
 132              r = CriticalPathSet.find_next(r))
 133           dbgs() << " " << TRI->getName(r));
 134   DEBUG(dbgs() << '\n');
 135 }
 136
 137 AggressiveAntiDepBreaker::~AggressiveAntiDepBreaker() {
 138   delete State;
 139 }
 140
 141 void AggressiveAntiDepBreaker::StartBlock(MachineBasicBlock *BB) {
 142   assert(!State);
 143   State = new AggressiveAntiDepState(TRI->getNumRegs(), BB);
 144
 145   bool IsReturnBlock = (!BB->empty() && BB->back().isReturn());
 146   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 147   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 148
 149   // Examine the live-in regs of all successors.
 150   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 151          SE = BB->succ_end(); SI != SE; ++SI)
 152     for (unsigned LI : (*SI)->liveins()) {
 153       for (MCRegAliasIterator AI(LI, TRI, true); AI.isValid(); ++AI) {
 154         unsigned Reg = *AI;
 155         State->UnionGroups(Reg, 0);
 156         KillIndices[Reg] = BB->size();
 157         DefIndices[Reg] = ~0u;
 158       }
 159     }
 160
 161   // Mark live-out callee-saved registers. In a return block this is
 162   // all callee-saved registers. In non-return this is any
 163   // callee-saved register that is not saved in the prolog.
 164   const MachineFrameInfo *MFI = MF.getFrameInfo();
 165   BitVector Pristine = MFI->getPristineRegs(MF);
 166   for (const MCPhysReg *I = TRI->getCalleeSavedRegs(&MF); *I; ++I) {
 167     unsigned Reg = *I;
 168     if (!IsReturnBlock && !Pristine.test(Reg)) continue;
 169     for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI) {
 170       unsigned AliasReg = *AI;
 171       State->UnionGroups(AliasReg, 0);
 172       KillIndices[AliasReg] = BB->size();
 173       DefIndices[AliasReg] = ~0u;
 174     }
 175   }
 176 }
 177
 178 void AggressiveAntiDepBreaker::FinishBlock() {
 179   delete State;
 180   State = nullptr;
 181 }
 182
 183 void AggressiveAntiDepBreaker::Observe(MachineInstr *MI, unsigned Count,
 184                                        unsigned InsertPosIndex) {
 185   assert(Count < InsertPosIndex && "Instruction index out of expected range!");
 186
 187   std::set<unsigned> PassthruRegs;
 188   GetPassthruRegs(MI, PassthruRegs);
 189   PrescanInstruction(MI, Count, PassthruRegs);
 190   ScanInstruction(MI, Count);
 191
 192   DEBUG(dbgs() << "Observe: ");
 193   DEBUG(MI->dump());
 194   DEBUG(dbgs() << "\tRegs:");
 195
 196   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 197   for (unsigned Reg = 0; Reg != TRI->getNumRegs(); ++Reg) {
 198     // If Reg is current live, then mark that it can't be renamed as
 199     // we don't know the extent of its live-range anymore (now that it
 200     // has been scheduled). If it is not live but was defined in the
 201     // previous schedule region, then set its def index to the most
 202     // conservative location (i.e. the beginning of the previous
 203     // schedule region).
 204     if (State->IsLive(Reg)) {
 205       DEBUG(if (State->GetGroup(Reg) != 0)
 206               dbgs() << " " << TRI->getName(Reg) << "=g" <<
 207                 State->GetGroup(Reg) << "->g0(region live-out)");
 208       State->UnionGroups(Reg, 0);
 209     } else if ((DefIndices[Reg] < InsertPosIndex)
 210                && (DefIndices[Reg] >= Count)) {
 211       DefIndices[Reg] = Count;
 212     }
 213   }
 214   DEBUG(dbgs() << '\n');
 215 }
 216
 217 bool AggressiveAntiDepBreaker::IsImplicitDefUse(MachineInstr *MI,
 218                                                 MachineOperand& MO)
 219 {
 220   if (!MO.isReg() || !MO.isImplicit())
 221     return false;
 222
 223   unsigned Reg = MO.getReg();
 224   if (Reg == 0)
 225     return false;
 226
 227   MachineOperand *Op = nullptr;
 228   if (MO.isDef())
 229     Op = MI->findRegisterUseOperand(Reg, true);
 230   else
 231     Op = MI->findRegisterDefOperand(Reg);
 232
 233   return(Op && Op->isImplicit());
 234 }
 235
 236 void AggressiveAntiDepBreaker::GetPassthruRegs(MachineInstr *MI,
 237                                            std::set<unsigned>& PassthruRegs) {
 238   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239     MachineOperand &MO = MI->getOperand(i);
 240     if (!MO.isReg()) continue;
 241     if ((MO.isDef() && MI->isRegTiedToUseOperand(i)) ||
 242         IsImplicitDefUse(MI, MO)) {
 243       const unsigned Reg = MO.getReg();
 244       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
 245            SubRegs.isValid(); ++SubRegs)
 246         PassthruRegs.insert(*SubRegs);
 247     }
 248   }
 249 }
 250
 251 /// AntiDepEdges - Return in Edges the anti- and output- dependencies
 252 /// in SU that we want to consider for breaking.
 253 static void AntiDepEdges(const SUnit *SU, std::vector<const SDep*>& Edges) {
 254   SmallSet<unsigned, 4> RegSet;
 255   for (SUnit::const_pred_iterator P = SU->Preds.begin(), PE = SU->Preds.end();
 256        P != PE; ++P) {
 257     if ((P->getKind() == SDep::Anti) || (P->getKind() == SDep::Output)) {
 258       if (RegSet.insert(P->getReg()).second)
 259         Edges.push_back(&*P);
 260     }
 261   }
 262 }
 263
 264 /// CriticalPathStep - Return the next SUnit after SU on the bottom-up
 265 /// critical path.
 266 static const SUnit *CriticalPathStep(const SUnit *SU) {
 267   const SDep *Next = nullptr;
 268   unsigned NextDepth = 0;
 269   // Find the predecessor edge with the greatest depth.
 270   if (SU) {
 271     for (SUnit::const_pred_iterator P = SU->Preds.begin(), PE = SU->Preds.end();
 272          P != PE; ++P) {
 273       const SUnit *PredSU = P->getSUnit();
 274       unsigned PredLatency = P->getLatency();
 275       unsigned PredTotalLatency = PredSU->getDepth() + PredLatency;
 276       // In the case of a latency tie, prefer an anti-dependency edge over
 277       // other types of edges.
 278       if (NextDepth < PredTotalLatency ||
 279           (NextDepth == PredTotalLatency && P->getKind() == SDep::Anti)) {
 280         NextDepth = PredTotalLatency;
 281         Next = &*P;
 282       }
 283     }
 284   }
 285
 286   return (Next) ? Next->getSUnit() : nullptr;
 287 }
 288
 289 void AggressiveAntiDepBreaker::HandleLastUse(unsigned Reg, unsigned KillIdx,
 290                                              const char *tag,
 291                                              const char *header,
 292                                              const char *footer) {
 293   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 294   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 295   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 296     RegRefs = State->GetRegRefs();
 297
 298   // FIXME: We must leave subregisters of live super registers as live, so that
 299   // we don't clear out the register tracking information for subregisters of
 300   // super registers we're still tracking (and with which we're unioning
 301   // subregister definitions).
 302   for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI)
 303     if (TRI->isSuperRegister(Reg, *AI) && State->IsLive(*AI)) {
 304       DEBUG(if (!header && footer) dbgs() << footer);
 305       return;
 306     }
 307
 308   if (!State->IsLive(Reg)) {
 309     KillIndices[Reg] = KillIdx;
 310     DefIndices[Reg] = ~0u;
 311     RegRefs.erase(Reg);
 312     State->LeaveGroup(Reg);
 313     DEBUG(if (header) {
 314         dbgs() << header << TRI->getName(Reg); header = nullptr; });
 315     DEBUG(dbgs() << "->g" << State->GetGroup(Reg) << tag);
 316   }
 317   // Repeat for subregisters.
 318   for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
 319     unsigned SubregReg = *SubRegs;
 320     if (!State->IsLive(SubregReg)) {
 321       KillIndices[SubregReg] = KillIdx;
 322       DefIndices[SubregReg] = ~0u;
 323       RegRefs.erase(SubregReg);
 324       State->LeaveGroup(SubregReg);
 325       DEBUG(if (header) {
 326           dbgs() << header << TRI->getName(Reg); header = nullptr; });
 327       DEBUG(dbgs() << " " << TRI->getName(SubregReg) << "->g" <<
 328             State->GetGroup(SubregReg) << tag);
 329     }
 330   }
 331
 332   DEBUG(if (!header && footer) dbgs() << footer);
 333 }
 334
 335 void AggressiveAntiDepBreaker::PrescanInstruction(MachineInstr *MI,
 336                                                   unsigned Count,
 337                                              std::set<unsigned>& PassthruRegs) {
 338   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 339   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 340     RegRefs = State->GetRegRefs();
 341
 342   // Handle dead defs by simulating a last-use of the register just
 343   // after the def. A dead def can occur because the def is truly
 344   // dead, or because only a subregister is live at the def. If we
 345   // don't do this the dead def will be incorrectly merged into the
 346   // previous def.
 347   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 348     MachineOperand &MO = MI->getOperand(i);
 349     if (!MO.isReg() || !MO.isDef()) continue;
 350     unsigned Reg = MO.getReg();
 351     if (Reg == 0) continue;
 352
 353     HandleLastUse(Reg, Count + 1, "", "\tDead Def: ", "\n");
 354   }
 355
 356   DEBUG(dbgs() << "\tDef Groups:");
 357   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 358     MachineOperand &MO = MI->getOperand(i);
 359     if (!MO.isReg() || !MO.isDef()) continue;
 360     unsigned Reg = MO.getReg();
 361     if (Reg == 0) continue;
 362
 363     DEBUG(dbgs() << " " << TRI->getName(Reg) << "=g" << State->GetGroup(Reg));
 364
 365     // If MI's defs have a special allocation requirement, don't allow
 366     // any def registers to be changed. Also assume all registers
 367     // defined in a call must not be changed (ABI).
 368     if (MI->isCall() || MI->hasExtraDefRegAllocReq() ||
 369         TII->isPredicated(MI)) {
 370       DEBUG(if (State->GetGroup(Reg) != 0) dbgs() << "->g0(alloc-req)");
 371       State->UnionGroups(Reg, 0);
 372     }
 373
 374     // Any aliased that are live at this point are completely or
 375     // partially defined here, so group those aliases with Reg.
 376     for (MCRegAliasIterator AI(Reg, TRI, false); AI.isValid(); ++AI) {
 377       unsigned AliasReg = *AI;
 378       if (State->IsLive(AliasReg)) {
 379         State->UnionGroups(Reg, AliasReg);
 380         DEBUG(dbgs() << "->g" << State->GetGroup(Reg) << "(via " <<
 381               TRI->getName(AliasReg) << ")");
 382       }
 383     }
 384
 385     // Note register reference...
 386     const TargetRegisterClass *RC = nullptr;
 387     if (i < MI->getDesc().getNumOperands())
 388       RC = TII->getRegClass(MI->getDesc(), i, TRI, MF);
 389     AggressiveAntiDepState::RegisterReference RR = { &MO, RC };
 390     RegRefs.insert(std::make_pair(Reg, RR));
 391   }
 392
 393   DEBUG(dbgs() << '\n');
 394
 395   // Scan the register defs for this instruction and update
 396   // live-ranges.
 397   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 398     MachineOperand &MO = MI->getOperand(i);
 399     if (!MO.isReg() || !MO.isDef()) continue;
 400     unsigned Reg = MO.getReg();
 401     if (Reg == 0) continue;
 402     // Ignore KILLs and passthru registers for liveness...
 403     if (MI->isKill() || (PassthruRegs.count(Reg) != 0))
 404       continue;
 405
 406     // Update def for Reg and aliases.
 407     for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI) {
 408       // We need to be careful here not to define already-live super registers.
 409       // If the super register is already live, then this definition is not
 410       // a definition of the whole super register (just a partial insertion
 411       // into it). Earlier subregister definitions (which we've not yet visited
 412       // because we're iterating bottom-up) need to be linked to the same group
 413       // as this definition.
 414       if (TRI->isSuperRegister(Reg, *AI) && State->IsLive(*AI))
 415         continue;
 416
 417       DefIndices[*AI] = Count;
 418     }
 419   }
 420 }
 421
 422 void AggressiveAntiDepBreaker::ScanInstruction(MachineInstr *MI,
 423                                                unsigned Count) {
 424   DEBUG(dbgs() << "\tUse Groups:");
 425   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 426     RegRefs = State->GetRegRefs();
 427
 428   // If MI's uses have special allocation requirement, don't allow
 429   // any use registers to be changed. Also assume all registers
 430   // used in a call must not be changed (ABI).
 431   // FIXME: The issue with predicated instruction is more complex. We are being
 432   // conservatively here because the kill markers cannot be trusted after
 433   // if-conversion:
 434   // %R6<def> = LDR %SP, %reg0, 92, pred:14, pred:%reg0; mem:LD4[FixedStack14]
 435   // ...
 436   // STR %R0, %R6<kill>, %reg0, 0, pred:0, pred:%CPSR; mem:ST4[%395]
 437   // %R6<def> = LDR %SP, %reg0, 100, pred:0, pred:%CPSR; mem:LD4[FixedStack12]
 438   // STR %R0, %R6<kill>, %reg0, 0, pred:14, pred:%reg0; mem:ST4[%396](align=8)
 439   //
 440   // The first R6 kill is not really a kill since it's killed by a predicated
 441   // instruction which may not be executed. The second R6 def may or may not
 442   // re-define R6 so it's not safe to change it since the last R6 use cannot be
 443   // changed.
 444   bool Special = MI->isCall() ||
 445     MI->hasExtraSrcRegAllocReq() ||
 446     TII->isPredicated(MI);
 447
 448   // Scan the register uses for this instruction and update
 449   // live-ranges, groups and RegRefs.
 450   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 451     MachineOperand &MO = MI->getOperand(i);
 452     if (!MO.isReg() || !MO.isUse()) continue;
 453     unsigned Reg = MO.getReg();
 454     if (Reg == 0) continue;
 455
 456     DEBUG(dbgs() << " " << TRI->getName(Reg) << "=g" <<
 457           State->GetGroup(Reg));
 458
 459     // It wasn't previously live but now it is, this is a kill. Forget
 460     // the previous live-range information and start a new live-range
 461     // for the register.
 462     HandleLastUse(Reg, Count, "(last-use)");
 463
 464     if (Special) {
 465       DEBUG(if (State->GetGroup(Reg) != 0) dbgs() << "->g0(alloc-req)");
 466       State->UnionGroups(Reg, 0);
 467     }
 468
 469     // Note register reference...
 470     const TargetRegisterClass *RC = nullptr;
 471     if (i < MI->getDesc().getNumOperands())
 472       RC = TII->getRegClass(MI->getDesc(), i, TRI, MF);
 473     AggressiveAntiDepState::RegisterReference RR = { &MO, RC };
 474     RegRefs.insert(std::make_pair(Reg, RR));
 475   }
 476
 477   DEBUG(dbgs() << '\n');
 478
 479   // Form a group of all defs and uses of a KILL instruction to ensure
 480   // that all registers are renamed as a group.
 481   if (MI->isKill()) {
 482     DEBUG(dbgs() << "\tKill Group:");
 483
 484     unsigned FirstReg = 0;
 485     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 486       MachineOperand &MO = MI->getOperand(i);
 487       if (!MO.isReg()) continue;
 488       unsigned Reg = MO.getReg();
 489       if (Reg == 0) continue;
 490
 491       if (FirstReg != 0) {
 492         DEBUG(dbgs() << "=" << TRI->getName(Reg));
 493         State->UnionGroups(FirstReg, Reg);
 494       } else {
 495         DEBUG(dbgs() << " " << TRI->getName(Reg));
 496         FirstReg = Reg;
 497       }
 498     }
 499
 500     DEBUG(dbgs() << "->g" << State->GetGroup(FirstReg) << '\n');
 501   }
 502 }
 503
 504 BitVector AggressiveAntiDepBreaker::GetRenameRegisters(unsigned Reg) {
 505   BitVector BV(TRI->getNumRegs(), false);
 506   bool first = true;
 507
 508   // Check all references that need rewriting for Reg. For each, use
 509   // the corresponding register class to narrow the set of registers
 510   // that are appropriate for renaming.
 511   for (const auto &Q : make_range(State->GetRegRefs().equal_range(Reg))) {
 512     const TargetRegisterClass *RC = Q.second.RC;
 513     if (!RC) continue;
 514
 515     BitVector RCBV = TRI->getAllocatableSet(MF, RC);
 516     if (first) {
 517       BV |= RCBV;
 518       first = false;
 519     } else {
 520       BV &= RCBV;
 521     }
 522
 523     DEBUG(dbgs() << " " << TRI->getRegClassName(RC));
 524   }
 525
 526   return BV;
 527 }
 528
 529 bool AggressiveAntiDepBreaker::FindSuitableFreeRegisters(
 530                                 unsigned AntiDepGroupIndex,
 531                                 RenameOrderType& RenameOrder,
 532                                 std::map<unsigned, unsigned> &RenameMap) {
 533   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 534   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 535   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 536     RegRefs = State->GetRegRefs();
 537
 538   // Collect all referenced registers in the same group as
 539   // AntiDepReg. These all need to be renamed together if we are to
 540   // break the anti-dependence.
 541   std::vector<unsigned> Regs;
 542   State->GetGroupRegs(AntiDepGroupIndex, Regs, &RegRefs);
 543   assert(Regs.size() > 0 && "Empty register group!");
 544   if (Regs.size() == 0)
 545     return false;
 546
 547   // Find the "superest" register in the group. At the same time,
 548   // collect the BitVector of registers that can be used to rename
 549   // each register.
 550   DEBUG(dbgs() << "\tRename Candidates for Group g" << AntiDepGroupIndex
 551         << ":\n");
 552   std::map<unsigned, BitVector> RenameRegisterMap;
 553   unsigned SuperReg = 0;
 554   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 555     unsigned Reg = Regs[i];
 556     if ((SuperReg == 0) || TRI->isSuperRegister(SuperReg, Reg))
 557       SuperReg = Reg;
 558
 559     // If Reg has any references, then collect possible rename regs
 560     if (RegRefs.count(Reg) > 0) {
 561       DEBUG(dbgs() << "\t\t" << TRI->getName(Reg) << ":");
 562
 563       BitVector BV = GetRenameRegisters(Reg);
 564       RenameRegisterMap.insert(std::pair<unsigned, BitVector>(Reg, BV));
 565
 566       DEBUG(dbgs() << " ::");
 567       DEBUG(for (int r = BV.find_first(); r != -1; r = BV.find_next(r))
 568               dbgs() << " " << TRI->getName(r));
 569       DEBUG(dbgs() << "\n");
 570     }
 571   }
 572
 573   // All group registers should be a subreg of SuperReg.
 574   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 575     unsigned Reg = Regs[i];
 576     if (Reg == SuperReg) continue;
 577     bool IsSub = TRI->isSubRegister(SuperReg, Reg);
 578     // FIXME: remove this once PR18663 has been properly fixed. For now,
 579     // return a conservative answer:
 580     // assert(IsSub && "Expecting group subregister");
 581     if (!IsSub)
 582       return false;
 583   }
 584
 585 #ifndef NDEBUG
 586   // If DebugDiv > 0 then only rename (renamecnt % DebugDiv) == DebugMod
 587   if (DebugDiv > 0) {
 588     static int renamecnt = 0;
 589     if (renamecnt++ % DebugDiv != DebugMod)
 590       return false;
 591
 592     dbgs() << "*** Performing rename " << TRI->getName(SuperReg) <<
 593       " for debug ***\n";
 594   }
 595 #endif
 596
 597   // Check each possible rename register for SuperReg in round-robin
 598   // order. If that register is available, and the corresponding
 599   // registers are available for the other group subregisters, then we
 600   // can use those registers to rename.
 601
 602   // FIXME: Using getMinimalPhysRegClass is very conservative. We should
 603   // check every use of the register and find the largest register class
 604   // that can be used in all of them.
 605   const TargetRegisterClass *SuperRC =
 606     TRI->getMinimalPhysRegClass(SuperReg, MVT::Other);
 607
 608   ArrayRef<MCPhysReg> Order = RegClassInfo.getOrder(SuperRC);
 609   if (Order.empty()) {
 610     DEBUG(dbgs() << "\tEmpty Super Regclass!!\n");
 611     return false;
 612   }
 613
 614   DEBUG(dbgs() << "\tFind Registers:");
 615
 616   RenameOrder.insert(RenameOrderType::value_type(SuperRC, Order.size()));
 617
 618   unsigned OrigR = RenameOrder[SuperRC];
 619   unsigned EndR = ((OrigR == Order.size()) ? 0 : OrigR);
 620   unsigned R = OrigR;
 621   do {
 622     if (R == 0) R = Order.size();
 623     --R;
 624     const unsigned NewSuperReg = Order[R];
 625     // Don't consider non-allocatable registers
 626     if (!MRI.isAllocatable(NewSuperReg)) continue;
 627     // Don't replace a register with itself.
 628     if (NewSuperReg == SuperReg) continue;
 629
 630     DEBUG(dbgs() << " [" << TRI->getName(NewSuperReg) << ':');
 631     RenameMap.clear();
 632
 633     // For each referenced group register (which must be a SuperReg or
 634     // a subregister of SuperReg), find the corresponding subregister
 635     // of NewSuperReg and make sure it is free to be renamed.
 636     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 637       unsigned Reg = Regs[i];
 638       unsigned NewReg = 0;
 639       if (Reg == SuperReg) {
 640         NewReg = NewSuperReg;
 641       } else {
 642         unsigned NewSubRegIdx = TRI->getSubRegIndex(SuperReg, Reg);
 643         if (NewSubRegIdx != 0)
 644           NewReg = TRI->getSubReg(NewSuperReg, NewSubRegIdx);
 645       }
 646
 647       DEBUG(dbgs() << " " << TRI->getName(NewReg));
 648
 649       // Check if Reg can be renamed to NewReg.
 650       BitVector BV = RenameRegisterMap[Reg];
 651       if (!BV.test(NewReg)) {
 652         DEBUG(dbgs() << "(no rename)");
 653         goto next_super_reg;
 654       }
 655
 656       // If NewReg is dead and NewReg's most recent def is not before
 657       // Regs's kill, it's safe to replace Reg with NewReg. We
 658       // must also check all aliases of NewReg, because we can't define a
 659       // register when any sub or super is already live.
 660       if (State->IsLive(NewReg) || (KillIndices[Reg] > DefIndices[NewReg])) {
 661         DEBUG(dbgs() << "(live)");
 662         goto next_super_reg;
 663       } else {
 664         bool found = false;
 665         for (MCRegAliasIterator AI(NewReg, TRI, false); AI.isValid(); ++AI) {
 666           unsigned AliasReg = *AI;
 667           if (State->IsLive(AliasReg) ||
 668               (KillIndices[Reg] > DefIndices[AliasReg])) {
 669             DEBUG(dbgs() << "(alias " << TRI->getName(AliasReg) << " live)");
 670             found = true;
 671             break;
 672           }
 673         }
 674         if (found)
 675           goto next_super_reg;
 676       }
 677
 678       // We cannot rename 'Reg' to 'NewReg' if one of the uses of 'Reg' also
 679       // defines 'NewReg' via an early-clobber operand.
 680       for (const auto &Q : make_range(RegRefs.equal_range(Reg))) {
 681         MachineInstr *UseMI = Q.second.Operand->getParent();
 682         int Idx = UseMI->findRegisterDefOperandIdx(NewReg, false, true, TRI);
 683         if (Idx == -1)
 684           continue;
 685
 686         if (UseMI->getOperand(Idx).isEarlyClobber()) {
 687           DEBUG(dbgs() << "(ec)");
 688           goto next_super_reg;
 689         }
 690       }
 691
 692       // Record that 'Reg' can be renamed to 'NewReg'.
 693       RenameMap.insert(std::pair<unsigned, unsigned>(Reg, NewReg));
 694     }
 695
 696     // If we fall-out here, then every register in the group can be
 697     // renamed, as recorded in RenameMap.
 698     RenameOrder.erase(SuperRC);
 699     RenameOrder.insert(RenameOrderType::value_type(SuperRC, R));
 700     DEBUG(dbgs() << "]\n");
 701     return true;
 702
 703   next_super_reg:
 704     DEBUG(dbgs() << ']');
 705   } while (R != EndR);
 706
 707   DEBUG(dbgs() << '\n');
 708
 709   // No registers are free and available!
 710   return false;
 711 }
 712
 713 /// BreakAntiDependencies - Identifiy anti-dependencies within the
 714 /// ScheduleDAG and break them by renaming registers.
 715 ///
 716 unsigned AggressiveAntiDepBreaker::BreakAntiDependencies(
 717                               const std::vector<SUnit>& SUnits,
 718                               MachineBasicBlock::iterator Begin,
 719                               MachineBasicBlock::iterator End,
 720                               unsigned InsertPosIndex,
 721                               DbgValueVector &DbgValues) {
 722
 723   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 724   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 725   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 726     RegRefs = State->GetRegRefs();
 727
 728   // The code below assumes that there is at least one instruction,
 729   // so just duck out immediately if the block is empty.
 730   if (SUnits.empty()) return 0;
 731
 732   // For each regclass the next register to use for renaming.
 733   RenameOrderType RenameOrder;
 734
 735   // ...need a map from MI to SUnit.
 736   std::map<MachineInstr *, const SUnit *> MISUnitMap;
 737   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 738     const SUnit *SU = &SUnits[i];
 739     MISUnitMap.insert(std::pair<MachineInstr *, const SUnit *>(SU->getInstr(),
 740                                                                SU));
 741   }
 742
 743   // Track progress along the critical path through the SUnit graph as
 744   // we walk the instructions. This is needed for regclasses that only
 745   // break critical-path anti-dependencies.
 746   const SUnit *CriticalPathSU = nullptr;
 747   MachineInstr *CriticalPathMI = nullptr;
 748   if (CriticalPathSet.any()) {
 749     for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 750       const SUnit *SU = &SUnits[i];
 751       if (!CriticalPathSU ||
 752           ((SU->getDepth() + SU->Latency) >
 753            (CriticalPathSU->getDepth() + CriticalPathSU->Latency))) {
 754         CriticalPathSU = SU;
 755       }
 756     }
 757
 758     CriticalPathMI = CriticalPathSU->getInstr();
 759   }
 760
 761 #ifndef NDEBUG
 762   DEBUG(dbgs() << "\n===== Aggressive anti-dependency breaking\n");
 763   DEBUG(dbgs() << "Available regs:");
 764   for (unsigned Reg = 0; Reg < TRI->getNumRegs(); ++Reg) {
 765     if (!State->IsLive(Reg))
 766       DEBUG(dbgs() << " " << TRI->getName(Reg));
 767   }
 768   DEBUG(dbgs() << '\n');
 769 #endif
 770
 771   // Attempt to break anti-dependence edges. Walk the instructions
 772   // from the bottom up, tracking information about liveness as we go
 773   // to help determine which registers are available.
 774   unsigned Broken = 0;
 775   unsigned Count = InsertPosIndex - 1;
 776   for (MachineBasicBlock::iterator I = End, E = Begin;
 777        I != E; --Count) {
 778     MachineInstr *MI = --I;
 779
 780     if (MI->isDebugValue())
 781       continue;
 782
 783     DEBUG(dbgs() << "Anti: ");
 784     DEBUG(MI->dump());
 785
 786     std::set<unsigned> PassthruRegs;
 787     GetPassthruRegs(MI, PassthruRegs);
 788
 789     // Process the defs in MI...
 790     PrescanInstruction(MI, Count, PassthruRegs);
 791
 792     // The dependence edges that represent anti- and output-
 793     // dependencies that are candidates for breaking.
 794     std::vector<const SDep *> Edges;
 795     const SUnit *PathSU = MISUnitMap[MI];
 796     AntiDepEdges(PathSU, Edges);
 797
 798     // If MI is not on the critical path, then we don't rename
 799     // registers in the CriticalPathSet.
 800     BitVector *ExcludeRegs = nullptr;
 801     if (MI == CriticalPathMI) {
 802       CriticalPathSU = CriticalPathStep(CriticalPathSU);
 803       CriticalPathMI = (CriticalPathSU) ? CriticalPathSU->getInstr() : nullptr;
 804     } else if (CriticalPathSet.any()) {
 805       ExcludeRegs = &CriticalPathSet;
 806     }
 807
 808     // Ignore KILL instructions (they form a group in ScanInstruction
 809     // but don't cause any anti-dependence breaking themselves)
 810     if (!MI->isKill()) {
 811       // Attempt to break each anti-dependency...
 812       for (unsigned i = 0, e = Edges.size(); i != e; ++i) {
 813         const SDep *Edge = Edges[i];
 814         SUnit *NextSU = Edge->getSUnit();
 815
 816         if ((Edge->getKind() != SDep::Anti) &&
 817             (Edge->getKind() != SDep::Output)) continue;
 818
 819         unsigned AntiDepReg = Edge->getReg();
 820         DEBUG(dbgs() << "\tAntidep reg: " << TRI->getName(AntiDepReg));
 821         assert(AntiDepReg != 0 && "Anti-dependence on reg0?");
 822
 823         if (!MRI.isAllocatable(AntiDepReg)) {
 824           // Don't break anti-dependencies on non-allocatable registers.
 825           DEBUG(dbgs() << " (non-allocatable)\n");
 826           continue;
 827         } else if (ExcludeRegs && ExcludeRegs->test(AntiDepReg)) {
 828           // Don't break anti-dependencies for critical path registers
 829           // if not on the critical path
 830           DEBUG(dbgs() << " (not critical-path)\n");
 831           continue;
 832         } else if (PassthruRegs.count(AntiDepReg) != 0) {
 833           // If the anti-dep register liveness "passes-thru", then
 834           // don't try to change it. It will be changed along with
 835           // the use if required to break an earlier antidep.
 836           DEBUG(dbgs() << " (passthru)\n");
 837           continue;
 838         } else {
 839           // No anti-dep breaking for implicit deps
 840           MachineOperand *AntiDepOp = MI->findRegisterDefOperand(AntiDepReg);
 841           assert(AntiDepOp && "Can't find index for defined register operand");
 842           if (!AntiDepOp || AntiDepOp->isImplicit()) {
 843             DEBUG(dbgs() << " (implicit)\n");
 844             continue;
 845           }
 846
 847           // If the SUnit has other dependencies on the SUnit that
 848           // it anti-depends on, don't bother breaking the
 849           // anti-dependency since those edges would prevent such
 850           // units from being scheduled past each other
 851           // regardless.
 852           //
 853           // Also, if there are dependencies on other SUnits with the
 854           // same register as the anti-dependency, don't attempt to
 855           // break it.
 856           for (SUnit::const_pred_iterator P = PathSU->Preds.begin(),
 857                  PE = PathSU->Preds.end(); P != PE; ++P) {
 858             if (P->getSUnit() == NextSU ?
 859                 (P->getKind() != SDep::Anti || P->getReg() != AntiDepReg) :
 860                 (P->getKind() == SDep::Data && P->getReg() == AntiDepReg)) {
 861               AntiDepReg = 0;
 862               break;
 863             }
 864           }
 865           for (SUnit::const_pred_iterator P = PathSU->Preds.begin(),
 866                  PE = PathSU->Preds.end(); P != PE; ++P) {
 867             if ((P->getSUnit() == NextSU) && (P->getKind() != SDep::Anti) &&
 868                 (P->getKind() != SDep::Output)) {
 869               DEBUG(dbgs() << " (real dependency)\n");
 870               AntiDepReg = 0;
 871               break;
 872             } else if ((P->getSUnit() != NextSU) &&
 873                        (P->getKind() == SDep::Data) &&
 874                        (P->getReg() == AntiDepReg)) {
 875               DEBUG(dbgs() << " (other dependency)\n");
 876               AntiDepReg = 0;
 877               break;
 878             }
 879           }
 880
 881           if (AntiDepReg == 0) continue;
 882         }
 883
 884         assert(AntiDepReg != 0);
 885         if (AntiDepReg == 0) continue;
 886
 887         // Determine AntiDepReg's register group.
 888         const unsigned GroupIndex = State->GetGroup(AntiDepReg);
 889         if (GroupIndex == 0) {
 890           DEBUG(dbgs() << " (zero group)\n");
 891           continue;
 892         }
 893
 894         DEBUG(dbgs() << '\n');
 895
 896         // Look for a suitable register to use to break the anti-dependence.
 897         std::map<unsigned, unsigned> RenameMap;
 898         if (FindSuitableFreeRegisters(GroupIndex, RenameOrder, RenameMap)) {
 899           DEBUG(dbgs() << "\tBreaking anti-dependence edge on "
 900                 << TRI->getName(AntiDepReg) << ":");
 901
 902           // Handle each group register...
 903           for (std::map<unsigned, unsigned>::iterator
 904                  S = RenameMap.begin(), E = RenameMap.end(); S != E; ++S) {
 905             unsigned CurrReg = S->first;
 906             unsigned NewReg = S->second;
 907
 908             DEBUG(dbgs() << " " << TRI->getName(CurrReg) << "->" <<
 909                   TRI->getName(NewReg) << "(" <<
 910                   RegRefs.count(CurrReg) << " refs)");
 911
 912             // Update the references to the old register CurrReg to
 913             // refer to the new register NewReg.
 914             for (const auto &Q : make_range(RegRefs.equal_range(CurrReg))) {
 915               Q.second.Operand->setReg(NewReg);
 916               // If the SU for the instruction being updated has debug
 917               // information related to the anti-dependency register, make
 918               // sure to update that as well.
 919               const SUnit *SU = MISUnitMap[Q.second.Operand->getParent()];
 920               if (!SU) continue;
 921               for (DbgValueVector::iterator DVI = DbgValues.begin(),
 922                      DVE = DbgValues.end(); DVI != DVE; ++DVI)
 923                 if (DVI->second == Q.second.Operand->getParent())
 924                   UpdateDbgValue(DVI->first, AntiDepReg, NewReg);
 925             }
 926
 927             // We just went back in time and modified history; the
 928             // liveness information for CurrReg is now inconsistent. Set
 929             // the state as if it were dead.
 930             State->UnionGroups(NewReg, 0);
 931             RegRefs.erase(NewReg);
 932             DefIndices[NewReg] = DefIndices[CurrReg];
 933             KillIndices[NewReg] = KillIndices[CurrReg];
 934
 935             State->UnionGroups(CurrReg, 0);
 936             RegRefs.erase(CurrReg);
 937             DefIndices[CurrReg] = KillIndices[CurrReg];
 938             KillIndices[CurrReg] = ~0u;
 939             assert(((KillIndices[CurrReg] == ~0u) !=
 940                     (DefIndices[CurrReg] == ~0u)) &&
 941                    "Kill and Def maps aren't consistent for AntiDepReg!");
 942           }
 943
 944           ++Broken;
 945           DEBUG(dbgs() << '\n');
 946         }
 947       }
 948     }
 949
 950     ScanInstruction(MI, Count);
 951   }
 952
 953   return Broken;
 954 }