include/llvm/MC/MCInstrItineraries.h

   1 //===-- llvm/MC/MCInstrItineraries.h - Scheduling ---------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the structures used for instruction
  11 // itineraries, stages, and operand reads/writes.  This is used by
  12 // schedulers to determine instruction stages and latencies.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_MC_MCINSTRITINERARIES_H
  17 #define LLVM_MC_MCINSTRITINERARIES_H
  18
  19 #include <algorithm>
  20
  21 namespace llvm {
  22
  23 //===----------------------------------------------------------------------===//
  24 /// Instruction stage - These values represent a non-pipelined step in
  25 /// the execution of an instruction.  Cycles represents the number of
  26 /// discrete time slots needed to complete the stage.  Units represent
  27 /// the choice of functional units that can be used to complete the
  28 /// stage.  Eg. IntUnit1, IntUnit2. NextCycles indicates how many
  29 /// cycles should elapse from the start of this stage to the start of
  30 /// the next stage in the itinerary. A value of -1 indicates that the
  31 /// next stage should start immediately after the current one.
  32 /// For example:
  33 ///
  34 ///   { 1, x, -1 }
  35 ///      indicates that the stage occupies FU x for 1 cycle and that
  36 ///      the next stage starts immediately after this one.
  37 ///
  38 ///   { 2, x|y, 1 }
  39 ///      indicates that the stage occupies either FU x or FU y for 2
  40 ///      consecuative cycles and that the next stage starts one cycle
  41 ///      after this stage starts. That is, the stage requirements
  42 ///      overlap in time.
  43 ///
  44 ///   { 1, x, 0 }
  45 ///      indicates that the stage occupies FU x for 1 cycle and that
  46 ///      the next stage starts in this same cycle. This can be used to
  47 ///      indicate that the instruction requires multiple stages at the
  48 ///      same time.
  49 ///
  50 /// FU reservation can be of two different kinds:
  51 ///  - FUs which instruction actually requires
  52 ///  - FUs which instruction just reserves. Reserved unit is not available for
  53 ///    execution of other instruction. However, several instructions can reserve
  54 ///    the same unit several times.
  55 /// Such two types of units reservation is used to model instruction domain
  56 /// change stalls, FUs using the same resource (e.g. same register file), etc.
  57
  58 struct InstrStage {
  59   enum ReservationKinds {
  60     Required = 0,
  61     Reserved = 1
  62   };
  63
  64   unsigned Cycles_;  ///< Length of stage in machine cycles
  65   unsigned Units_;   ///< Choice of functional units
  66   int NextCycles_;   ///< Number of machine cycles to next stage
  67   ReservationKinds Kind_; ///< Kind of the FU reservation
  68
  69   /// getCycles - returns the number of cycles the stage is occupied
  70   unsigned getCycles() const {
  71     return Cycles_;
  72   }
  73
  74   /// getUnits - returns the choice of FUs
  75   unsigned getUnits() const {
  76     return Units_;
  77   }
  78
  79   ReservationKinds getReservationKind() const {
  80     return Kind_;
  81   }
  82
  83   /// getNextCycles - returns the number of cycles from the start of
  84   /// this stage to the start of the next stage in the itinerary
  85   unsigned getNextCycles() const {
  86     return (NextCycles_ >= 0) ? (unsigned)NextCycles_ : Cycles_;
  87   }
  88 };
  89
  90
  91 //===----------------------------------------------------------------------===//
  92 /// Instruction itinerary - An itinerary represents the scheduling
  93 /// information for an instruction. This includes a set of stages
  94 /// occupies by the instruction, and the pipeline cycle in which
  95 /// operands are read and written.
  96 ///
  97 struct InstrItinerary {
  98   unsigned NumMicroOps;        ///< # of micro-ops, 0 means it's variable
  99   unsigned FirstStage;         ///< Index of first stage in itinerary
 100   unsigned LastStage;          ///< Index of last + 1 stage in itinerary
 101   unsigned FirstOperandCycle;  ///< Index of first operand rd/wr
 102   unsigned LastOperandCycle;   ///< Index of last + 1 operand rd/wr
 103 };
 104
 105
 106 //===----------------------------------------------------------------------===//
 107 /// Instruction itinerary properties - These properties provide general
 108 /// information about the microarchitecture to the scheduler.
 109 ///
 110 struct InstrItineraryProps {
 111   // IssueWidth is the maximum number of instructions that may be scheduled in
 112   // the same per-cycle group.
 113   unsigned IssueWidth;
 114
 115   // MinLatency is the minimum latency between a register write
 116   // followed by a data dependent read. This determines which
 117   // instructions may be scheduled in the same per-cycle group. This
 118   // is distinct from *expected* latency, which determines the likely
 119   // critical path but does not guarantee a pipeline
 120   // hazard. MinLatency can always be overridden by the number of
 121   // InstrStage cycles.
 122   //
 123   // (-1) Standard in-order processor.
 124   //      Use InstrItinerary OperandCycles as MinLatency.
 125   //      If no OperandCycles exist, then use the cycle of the last InstrStage.
 126   //
 127   //  (0) Out-of-order processor, or in-order with bundled dependencies.
 128   //      RAW dependencies may be dispatched in the same cycle.
 129   //      Optional InstrItinerary OperandCycles provides expected latency.
 130   //
 131   // (>0) In-order processor with variable latencies.
 132   //      Use the greater of this value or the cycle of the last InstrStage.
 133   //      Optional InstrItinerary OperandCycles provides expected latency.
 134   //      TODO: can't yet specify both min and expected latency per operand.
 135   int MinLatency;
 136
 137   // LoadLatency is the expected latency of load instructions.
 138   //
 139   // If MinLatency >= 0, this may be overriden for individual load opcodes by
 140   // InstrItinerary OperandCycles.
 141   unsigned LoadLatency;
 142
 143   // HighLatency is the expected latency of "very high latency" operations.
 144   // See TargetInstrInfo::isHighLatencyDef().
 145   // By default, this is set to an arbitrarily high number of cycles
 146   // likely to have some impact on scheduling heuristics.
 147   // If MinLatency >= 0, this may be overriden by InstrItinData OperandCycles.
 148   unsigned HighLatency;
 149
 150   InstrItineraryProps(): IssueWidth(1), MinLatency(-1), LoadLatency(4),
 151                          HighLatency(10) {}
 152
 153   InstrItineraryProps(unsigned iw, int ml, unsigned ll, unsigned hl):
 154     IssueWidth(iw), MinLatency(ml), LoadLatency(ll), HighLatency(hl) {}
 155 };
 156
 157 //===----------------------------------------------------------------------===//
 158 /// Encapsulate all subtarget specific information for scheduling for use with
 159 /// SubtargetInfoKV.
 160 struct InstrItinerarySubtargetValue {
 161   const InstrItineraryProps *Props;
 162   const InstrItinerary *Itineraries;
 163 };
 164
 165 //===----------------------------------------------------------------------===//
 166 /// Instruction itinerary Data - Itinerary data supplied by a subtarget to be
 167 /// used by a target.
 168 ///
 169 class InstrItineraryData {
 170 public:
 171   InstrItineraryProps Props;
 172   const InstrStage     *Stages;         ///< Array of stages selected
 173   const unsigned       *OperandCycles;  ///< Array of operand cycles selected
 174   const unsigned       *Forwardings;    ///< Array of pipeline forwarding pathes
 175   const InstrItinerary *Itineraries;    ///< Array of itineraries selected
 176
 177   /// Ctors.
 178   ///
 179   InstrItineraryData() : Stages(0), OperandCycles(0), Forwardings(0),
 180                          Itineraries(0) {}
 181
 182   InstrItineraryData(const InstrItineraryProps *P, const InstrStage *S,
 183                      const unsigned *OS, const unsigned *F,
 184                      const InstrItinerary *I)
 185     : Props(*P), Stages(S), OperandCycles(OS), Forwardings(F), Itineraries(I) {}
 186
 187   /// isEmpty - Returns true if there are no itineraries.
 188   ///
 189   bool isEmpty() const { return Itineraries == 0; }
 190
 191   /// isEndMarker - Returns true if the index is for the end marker
 192   /// itinerary.
 193   ///
 194   bool isEndMarker(unsigned ItinClassIndx) const {
 195     return ((Itineraries[ItinClassIndx].FirstStage == ~0U) &&
 196             (Itineraries[ItinClassIndx].LastStage == ~0U));
 197   }
 198
 199   /// beginStage - Return the first stage of the itinerary.
 200   ///
 201   const InstrStage *beginStage(unsigned ItinClassIndx) const {
 202     unsigned StageIdx = Itineraries[ItinClassIndx].FirstStage;
 203     return Stages + StageIdx;
 204   }
 205
 206   /// endStage - Return the last+1 stage of the itinerary.
 207   ///
 208   const InstrStage *endStage(unsigned ItinClassIndx) const {
 209     unsigned StageIdx = Itineraries[ItinClassIndx].LastStage;
 210     return Stages + StageIdx;
 211   }
 212
 213   /// getStageLatency - Return the total stage latency of the given
 214   /// class.  The latency is the maximum completion time for any stage
 215   /// in the itinerary.
 216   ///
 217   /// InstrStages override the itinerary's MinLatency property. In fact, if the
 218   /// stage latencies, which may be zero, are less than MinLatency,
 219   /// getStageLatency returns a value less than MinLatency.
 220   ///
 221   /// If no stages exist, MinLatency is used. If MinLatency is invalid (<0),
 222   /// then it defaults to one cycle.
 223   unsigned getStageLatency(unsigned ItinClassIndx) const {
 224     // If the target doesn't provide itinerary information, use a simple
 225     // non-zero default value for all instructions.  Some target's provide a
 226     // dummy (Generic) itinerary which should be handled as if it's itinerary is
 227     // empty. We identify this by looking for a reference to stage zero (invalid
 228     // stage). This is different from beginStage == endStage != 0, which could
 229     // be used for zero-latency pseudo ops.
 230     if (isEmpty() || Itineraries[ItinClassIndx].FirstStage == 0)
 231       return (Props.MinLatency < 0) ? 1 : Props.MinLatency;
 232
 233     // Calculate the maximum completion time for any stage.
 234     unsigned Latency = 0, StartCycle = 0;
 235     for (const InstrStage *IS = beginStage(ItinClassIndx),
 236            *E = endStage(ItinClassIndx); IS != E; ++IS) {
 237       Latency = std::max(Latency, StartCycle + IS->getCycles());
 238       StartCycle += IS->getNextCycles();
 239     }
 240
 241     return Latency;
 242   }
 243
 244   /// getOperandCycle - Return the cycle for the given class and
 245   /// operand. Return -1 if no cycle is specified for the operand.
 246   ///
 247   int getOperandCycle(unsigned ItinClassIndx, unsigned OperandIdx) const {
 248     if (isEmpty())
 249       return -1;
 250
 251     unsigned FirstIdx = Itineraries[ItinClassIndx].FirstOperandCycle;
 252     unsigned LastIdx = Itineraries[ItinClassIndx].LastOperandCycle;
 253     if ((FirstIdx + OperandIdx) >= LastIdx)
 254       return -1;
 255
 256     return (int)OperandCycles[FirstIdx + OperandIdx];
 257   }
 258
 259   /// hasPipelineForwarding - Return true if there is a pipeline forwarding
 260   /// between instructions of itinerary classes DefClass and UseClasses so that
 261   /// value produced by an instruction of itinerary class DefClass, operand
 262   /// index DefIdx can be bypassed when it's read by an instruction of
 263   /// itinerary class UseClass, operand index UseIdx.
 264   bool hasPipelineForwarding(unsigned DefClass, unsigned DefIdx,
 265                              unsigned UseClass, unsigned UseIdx) const {
 266     unsigned FirstDefIdx = Itineraries[DefClass].FirstOperandCycle;
 267     unsigned LastDefIdx = Itineraries[DefClass].LastOperandCycle;
 268     if ((FirstDefIdx + DefIdx) >= LastDefIdx)
 269       return false;
 270     if (Forwardings[FirstDefIdx + DefIdx] == 0)
 271       return false;
 272
 273     unsigned FirstUseIdx = Itineraries[UseClass].FirstOperandCycle;
 274     unsigned LastUseIdx = Itineraries[UseClass].LastOperandCycle;
 275     if ((FirstUseIdx + UseIdx) >= LastUseIdx)
 276       return false;
 277
 278     return Forwardings[FirstDefIdx + DefIdx] ==
 279       Forwardings[FirstUseIdx + UseIdx];
 280   }
 281
 282   /// getOperandLatency - Compute and return the use operand latency of a given
 283   /// itinerary class and operand index if the value is produced by an
 284   /// instruction of the specified itinerary class and def operand index.
 285   int getOperandLatency(unsigned DefClass, unsigned DefIdx,
 286                         unsigned UseClass, unsigned UseIdx) const {
 287     if (isEmpty())
 288       return -1;
 289
 290     int DefCycle = getOperandCycle(DefClass, DefIdx);
 291     if (DefCycle == -1)
 292       return -1;
 293
 294     int UseCycle = getOperandCycle(UseClass, UseIdx);
 295     if (UseCycle == -1)
 296       return -1;
 297
 298     UseCycle = DefCycle - UseCycle + 1;
 299     if (UseCycle > 0 &&
 300         hasPipelineForwarding(DefClass, DefIdx, UseClass, UseIdx))
 301       // FIXME: This assumes one cycle benefit for every pipeline forwarding.
 302       --UseCycle;
 303     return UseCycle;
 304   }
 305
 306   /// isMicroCoded - Return true if the instructions in the given class decode
 307   /// to more than one micro-ops.
 308   bool isMicroCoded(unsigned ItinClassIndx) const {
 309     if (isEmpty())
 310       return false;
 311     return Itineraries[ItinClassIndx].NumMicroOps != 1;
 312   }
 313 };
 314
 315
 316 } // End llvm namespace
 317
 318 #endif