include/llvm/CodeGen/MachineRegisterInfo.h

   1 //===-- llvm/CodeGen/MachineRegisterInfo.h ----------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the MachineRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_CODEGEN_MACHINEREGISTERINFO_H
  15 #define LLVM_CODEGEN_MACHINEREGISTERINFO_H
  16
  17 #include "llvm/Target/TargetRegisterInfo.h"
  18 #include "llvm/ADT/BitVector.h"
  19 #include "llvm/ADT/iterator.h"
  20 #include <vector>
  21
  22 namespace llvm {
  23
  24 /// MachineRegisterInfo - Keep track of information for virtual and physical
  25 /// registers, including vreg register classes, use/def chains for registers,
  26 /// etc.
  27 class MachineRegisterInfo {
  28   /// VRegInfo - Information we keep for each virtual register.  The entries in
  29   /// this vector are actually converted to vreg numbers by adding the
  30   /// TargetRegisterInfo::FirstVirtualRegister delta to their index.
  31   ///
  32   /// Each element in this list contains the register class of the vreg and the
  33   /// start of the use/def list for the register.
  34   std::vector<std::pair<const TargetRegisterClass*, MachineOperand*> > VRegInfo;
  35
  36   /// RegClassVRegMap - This vector acts as a map from TargetRegisterClass to
  37   /// virtual registers. For each target register class, it keeps a list of
  38   /// virtual registers belonging to the class.
  39   std::vector<std::vector<unsigned> > RegClass2VRegMap;
  40
  41   /// PhysRegUseDefLists - This is an array of the head of the use/def list for
  42   /// physical registers.
  43   MachineOperand **PhysRegUseDefLists;
  44
  45   /// UsedPhysRegs - This is a bit vector that is computed and set by the
  46   /// register allocator, and must be kept up to date by passes that run after
  47   /// register allocation (though most don't modify this).  This is used
  48   /// so that the code generator knows which callee save registers to save and
  49   /// for other target specific uses.
  50   BitVector UsedPhysRegs;
  51
  52   /// LiveIns/LiveOuts - Keep track of the physical registers that are
  53   /// livein/liveout of the function.  Live in values are typically arguments in
  54   /// registers, live out values are typically return values in registers.
  55   /// LiveIn values are allowed to have virtual registers associated with them,
  56   /// stored in the second element.
  57   std::vector<std::pair<unsigned, unsigned> > LiveIns;
  58   std::vector<unsigned> LiveOuts;
  59
  60   MachineRegisterInfo(const MachineRegisterInfo&); // DO NOT IMPLEMENT
  61   void operator=(const MachineRegisterInfo&);      // DO NOT IMPLEMENT
  62 public:
  63   explicit MachineRegisterInfo(const TargetRegisterInfo &TRI);
  64   ~MachineRegisterInfo();
  65
  66   //===--------------------------------------------------------------------===//
  67   // Register Info
  68   //===--------------------------------------------------------------------===//
  69
  70   /// reg_begin/reg_end - Provide iteration support to walk over all definitions
  71   /// and uses of a register within the MachineFunction that corresponds to this
  72   /// MachineRegisterInfo object.
  73   template<bool Uses, bool Defs>
  74   class defusechain_iterator;
  75
  76   /// reg_iterator/reg_begin/reg_end - Walk all defs and uses of the specified
  77   /// register.
  78   typedef defusechain_iterator<true,true> reg_iterator;
  79   reg_iterator reg_begin(unsigned RegNo) const {
  80     return reg_iterator(getRegUseDefListHead(RegNo));
  81   }
  82   static reg_iterator reg_end() { return reg_iterator(0); }
  83
  84   /// reg_empty - Return true if there are no instructions using or defining the
  85   /// specified register (it may be live-in).
  86   bool reg_empty(unsigned RegNo) const { return reg_begin(RegNo) == reg_end(); }
  87
  88   /// def_iterator/def_begin/def_end - Walk all defs of the specified register.
  89   typedef defusechain_iterator<false,true> def_iterator;
  90   def_iterator def_begin(unsigned RegNo) const {
  91     return def_iterator(getRegUseDefListHead(RegNo));
  92   }
  93   static def_iterator def_end() { return def_iterator(0); }
  94
  95   /// def_empty - Return true if there are no instructions defining the
  96   /// specified register (it may be live-in).
  97   bool def_empty(unsigned RegNo) const { return def_begin(RegNo) == def_end(); }
  98
  99   /// use_iterator/use_begin/use_end - Walk all uses of the specified register.
 100   typedef defusechain_iterator<true,false> use_iterator;
 101   use_iterator use_begin(unsigned RegNo) const {
 102     return use_iterator(getRegUseDefListHead(RegNo));
 103   }
 104   static use_iterator use_end() { return use_iterator(0); }
 105
 106   /// use_empty - Return true if there are no instructions using the specified
 107   /// register.
 108   bool use_empty(unsigned RegNo) const { return use_begin(RegNo) == use_end(); }
 109
 110
 111   /// replaceRegWith - Replace all instances of FromReg with ToReg in the
 112   /// machine function.  This is like llvm-level X->replaceAllUsesWith(Y),
 113   /// except that it also changes any definitions of the register as well.
 114   void replaceRegWith(unsigned FromReg, unsigned ToReg);
 115
 116   /// getRegUseDefListHead - Return the head pointer for the register use/def
 117   /// list for the specified virtual or physical register.
 118   MachineOperand *&getRegUseDefListHead(unsigned RegNo) {
 119     if (RegNo < TargetRegisterInfo::FirstVirtualRegister)
 120       return PhysRegUseDefLists[RegNo];
 121     RegNo -= TargetRegisterInfo::FirstVirtualRegister;
 122     return VRegInfo[RegNo].second;
 123   }
 124
 125   MachineOperand *getRegUseDefListHead(unsigned RegNo) const {
 126     if (RegNo < TargetRegisterInfo::FirstVirtualRegister)
 127       return PhysRegUseDefLists[RegNo];
 128     RegNo -= TargetRegisterInfo::FirstVirtualRegister;
 129     return VRegInfo[RegNo].second;
 130   }
 131
 132   /// getVRegDef - Return the machine instr that defines the specified virtual
 133   /// register or null if none is found.  This assumes that the code is in SSA
 134   /// form, so there should only be one definition.
 135   MachineInstr *getVRegDef(unsigned Reg) const;
 136
 137 #ifndef NDEBUG
 138   void dumpUses(unsigned RegNo) const;
 139 #endif
 140
 141   //===--------------------------------------------------------------------===//
 142   // Virtual Register Info
 143   //===--------------------------------------------------------------------===//
 144
 145   /// getRegClass - Return the register class of the specified virtual register.
 146   ///
 147   const TargetRegisterClass *getRegClass(unsigned Reg) const {
 148     Reg -= TargetRegisterInfo::FirstVirtualRegister;
 149     assert(Reg < VRegInfo.size() && "Invalid vreg!");
 150     return VRegInfo[Reg].first;
 151   }
 152
 153   /// setRegClass - Set the register class of the specified virtual register.
 154   ///
 155   void setRegClass(unsigned Reg, const TargetRegisterClass *RC) {
 156     unsigned VR = Reg;
 157     Reg -= TargetRegisterInfo::FirstVirtualRegister;
 158     assert(Reg < VRegInfo.size() && "Invalid vreg!");
 159     const TargetRegisterClass *OldRC = VRegInfo[Reg].first;
 160     VRegInfo[Reg].first = RC;
 161
 162     // Remove from old register class's vregs list. This may be slow but
 163     // fortunately this operation is rarely needed.
 164     std::vector<unsigned> &VRegs = RegClass2VRegMap[OldRC->getID()];
 165     std::vector<unsigned>::iterator I=std::find(VRegs.begin(), VRegs.end(), VR);
 166     VRegs.erase(I);
 167
 168     // Add to new register class's vregs list.
 169     RegClass2VRegMap[RC->getID()].push_back(VR);
 170   }
 171
 172   /// createVirtualRegister - Create and return a new virtual register in the
 173   /// function with the specified register class.
 174   ///
 175   unsigned createVirtualRegister(const TargetRegisterClass *RegClass);
 176
 177   /// getLastVirtReg - Return the highest currently assigned virtual register.
 178   ///
 179   unsigned getLastVirtReg() const {
 180     return (unsigned)VRegInfo.size()+TargetRegisterInfo::FirstVirtualRegister-1;
 181   }
 182
 183   /// getRegClassVirtRegs - Return the list of virtual registers of the given
 184   /// target register class.
 185   std::vector<unsigned> &getRegClassVirtRegs(const TargetRegisterClass *RC) {
 186     return RegClass2VRegMap[RC->getID()];
 187   }
 188
 189   //===--------------------------------------------------------------------===//
 190   // Physical Register Use Info
 191   //===--------------------------------------------------------------------===//
 192
 193   /// isPhysRegUsed - Return true if the specified register is used in this
 194   /// function.  This only works after register allocation.
 195   bool isPhysRegUsed(unsigned Reg) const { return UsedPhysRegs[Reg]; }
 196
 197   /// setPhysRegUsed - Mark the specified register used in this function.
 198   /// This should only be called during and after register allocation.
 199   void setPhysRegUsed(unsigned Reg) { UsedPhysRegs[Reg] = true; }
 200
 201   /// setPhysRegUnused - Mark the specified register unused in this function.
 202   /// This should only be called during and after register allocation.
 203   void setPhysRegUnused(unsigned Reg) { UsedPhysRegs[Reg] = false; }
 204
 205
 206   //===--------------------------------------------------------------------===//
 207   // LiveIn/LiveOut Management
 208   //===--------------------------------------------------------------------===//
 209
 210   /// addLiveIn/Out - Add the specified register as a live in/out.  Note that it
 211   /// is an error to add the same register to the same set more than once.
 212   void addLiveIn(unsigned Reg, unsigned vreg = 0) {
 213     LiveIns.push_back(std::make_pair(Reg, vreg));
 214   }
 215   void addLiveOut(unsigned Reg) { LiveOuts.push_back(Reg); }
 216
 217   // Iteration support for live in/out sets.  These sets are kept in sorted
 218   // order by their register number.
 219   typedef std::vector<std::pair<unsigned,unsigned> >::const_iterator
 220   livein_iterator;
 221   typedef std::vector<unsigned>::const_iterator liveout_iterator;
 222   livein_iterator livein_begin() const { return LiveIns.begin(); }
 223   livein_iterator livein_end()   const { return LiveIns.end(); }
 224   bool            livein_empty() const { return LiveIns.empty(); }
 225   liveout_iterator liveout_begin() const { return LiveOuts.begin(); }
 226   liveout_iterator liveout_end()   const { return LiveOuts.end(); }
 227   bool             liveout_empty() const { return LiveOuts.empty(); }
 228
 229   bool isLiveIn(unsigned Reg) const {
 230     for (livein_iterator I = livein_begin(), E = livein_end(); I != E; ++I)
 231       if (I->first == Reg || I->second == Reg)
 232         return true;
 233     return false;
 234   }
 235
 236 private:
 237   void HandleVRegListReallocation();
 238
 239 public:
 240   /// defusechain_iterator - This class provides iterator support for machine
 241   /// operands in the function that use or define a specific register.  If
 242   /// ReturnUses is true it returns uses of registers, if ReturnDefs is true it
 243   /// returns defs.  If neither are true then you are silly and it always
 244   /// returns end().
 245   template<bool ReturnUses, bool ReturnDefs>
 246   class defusechain_iterator
 247     : public forward_iterator<MachineInstr, ptrdiff_t> {
 248     MachineOperand *Op;
 249     explicit defusechain_iterator(MachineOperand *op) : Op(op) {
 250       // If the first node isn't one we're interested in, advance to one that
 251       // we are interested in.
 252       if (op) {
 253         if ((!ReturnUses && op->isUse()) ||
 254             (!ReturnDefs && op->isDef()))
 255           ++*this;
 256       }
 257     }
 258     friend class MachineRegisterInfo;
 259   public:
 260     typedef forward_iterator<MachineInstr, ptrdiff_t>::reference reference;
 261     typedef forward_iterator<MachineInstr, ptrdiff_t>::pointer pointer;
 262
 263     defusechain_iterator(const defusechain_iterator &I) : Op(I.Op) {}
 264     defusechain_iterator() : Op(0) {}
 265
 266     bool operator==(const defusechain_iterator &x) const {
 267       return Op == x.Op;
 268     }
 269     bool operator!=(const defusechain_iterator &x) const {
 270       return !operator==(x);
 271     }
 272
 273     /// atEnd - return true if this iterator is equal to reg_end() on the value.
 274     bool atEnd() const { return Op == 0; }
 275
 276     // Iterator traversal: forward iteration only
 277     defusechain_iterator &operator++() {          // Preincrement
 278       assert(Op && "Cannot increment end iterator!");
 279       Op = Op->getNextOperandForReg();
 280
 281       // If this is an operand we don't care about, skip it.
 282       while (Op && ((!ReturnUses && Op->isUse()) ||
 283                     (!ReturnDefs && Op->isDef())))
 284         Op = Op->getNextOperandForReg();
 285
 286       return *this;
 287     }
 288     defusechain_iterator operator++(int) {        // Postincrement
 289       defusechain_iterator tmp = *this; ++*this; return tmp;
 290     }
 291
 292     MachineOperand &getOperand() const {
 293       assert(Op && "Cannot dereference end iterator!");
 294       return *Op;
 295     }
 296
 297     /// getOperandNo - Return the operand # of this MachineOperand in its
 298     /// MachineInstr.
 299     unsigned getOperandNo() const {
 300       assert(Op && "Cannot dereference end iterator!");
 301       return Op - &Op->getParent()->getOperand(0);
 302     }
 303
 304     // Retrieve a reference to the current operand.
 305     MachineInstr &operator*() const {
 306       assert(Op && "Cannot dereference end iterator!");
 307       return *Op->getParent();
 308     }
 309
 310     MachineInstr *operator->() const {
 311       assert(Op && "Cannot dereference end iterator!");
 312       return Op->getParent();
 313     }
 314   };
 315
 316 };
 317
 318 } // End llvm namespace
 319
 320 #endif