usb: dwc3: add a quirk xhci_slow_suspend_quirk
[firefly-linux-kernel-4.4.55.git] / drivers / usb / dwc3 / core.h
1 /**
2  * core.h - DesignWare USB3 DRD Core Header
3  *
4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
5  *
6  * Authors: Felipe Balbi <balbi@ti.com>,
7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
8  *
9  * This program is free software: you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License version 2  of
11  * the License as published by the Free Software Foundation.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  */
18
19 #ifndef __DRIVERS_USB_DWC3_CORE_H
20 #define __DRIVERS_USB_DWC3_CORE_H
21
22 #include <linux/device.h>
23 #include <linux/spinlock.h>
24 #include <linux/ioport.h>
25 #include <linux/list.h>
26 #include <linux/dma-mapping.h>
27 #include <linux/mm.h>
28 #include <linux/debugfs.h>
29
30 #include <linux/usb/ch9.h>
31 #include <linux/usb/gadget.h>
32 #include <linux/usb/otg.h>
33 #include <linux/ulpi/interface.h>
34
35 #include <linux/phy/phy.h>
36
37 #define DWC3_MSG_MAX    500
38
39 /* Global constants */
40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
41 #define DWC3_EP0_BOUNCE_SIZE    512
42 #define DWC3_ENDPOINTS_NUM      32
43 #define DWC3_XHCI_RESOURCES_NUM 2
44
45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
46 #define DWC3_EVENT_SIZE         4       /* bytes */
47 #define DWC3_EVENT_MAX_NUM      64      /* 2 events/endpoint */
48 #define DWC3_EVENT_BUFFERS_SIZE (DWC3_EVENT_SIZE * DWC3_EVENT_MAX_NUM)
49 #define DWC3_EVENT_TYPE_MASK    0xfe
50
51 #define DWC3_EVENT_TYPE_DEV     0
52 #define DWC3_EVENT_TYPE_CARKIT  3
53 #define DWC3_EVENT_TYPE_I2C     4
54
55 #define DWC3_DEVICE_EVENT_DISCONNECT            0
56 #define DWC3_DEVICE_EVENT_RESET                 1
57 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
58 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
59 #define DWC3_DEVICE_EVENT_WAKEUP                4
60 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
61 #define DWC3_DEVICE_EVENT_EOPF                  6
62 #define DWC3_DEVICE_EVENT_SOF                   7
63 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
64 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
65 #define DWC3_DEVICE_EVENT_OVERFLOW              11
66
67 #define DWC3_GEVNTCOUNT_MASK    0xfffc
68 #define DWC3_GSNPSID_MASK       0xffff0000
69 #define DWC3_GSNPSREV_MASK      0xffff
70
71 /* DWC3 registers memory space boundries */
72 #define DWC3_XHCI_REGS_START            0x0
73 #define DWC3_XHCI_REGS_END              0x7fff
74 #define DWC3_GLOBALS_REGS_START         0xc100
75 #define DWC3_GLOBALS_REGS_END           0xc6ff
76 #define DWC3_DEVICE_REGS_START          0xc700
77 #define DWC3_DEVICE_REGS_END            0xcbff
78 #define DWC3_OTG_REGS_START             0xcc00
79 #define DWC3_OTG_REGS_END               0xccff
80
81 /* Global Registers */
82 #define DWC3_GSBUSCFG0          0xc100
83 #define DWC3_GSBUSCFG1          0xc104
84 #define DWC3_GTXTHRCFG          0xc108
85 #define DWC3_GRXTHRCFG          0xc10c
86 #define DWC3_GCTL               0xc110
87 #define DWC3_GEVTEN             0xc114
88 #define DWC3_GSTS               0xc118
89 #define DWC3_GUCTL1             0xc11c
90 #define DWC3_GSNPSID            0xc120
91 #define DWC3_GGPIO              0xc124
92 #define DWC3_GUID               0xc128
93 #define DWC3_GUCTL              0xc12c
94 #define DWC3_GBUSERRADDR0       0xc130
95 #define DWC3_GBUSERRADDR1       0xc134
96 #define DWC3_GPRTBIMAP0         0xc138
97 #define DWC3_GPRTBIMAP1         0xc13c
98 #define DWC3_GHWPARAMS0         0xc140
99 #define DWC3_GHWPARAMS1         0xc144
100 #define DWC3_GHWPARAMS2         0xc148
101 #define DWC3_GHWPARAMS3         0xc14c
102 #define DWC3_GHWPARAMS4         0xc150
103 #define DWC3_GHWPARAMS5         0xc154
104 #define DWC3_GHWPARAMS6         0xc158
105 #define DWC3_GHWPARAMS7         0xc15c
106 #define DWC3_GDBGFIFOSPACE      0xc160
107 #define DWC3_GDBGLTSSM          0xc164
108 #define DWC3_GPRTBIMAP_HS0      0xc180
109 #define DWC3_GPRTBIMAP_HS1      0xc184
110 #define DWC3_GPRTBIMAP_FS0      0xc188
111 #define DWC3_GPRTBIMAP_FS1      0xc18c
112
113 #define DWC3_VER_NUMBER         0xc1a0
114 #define DWC3_VER_TYPE           0xc1a4
115
116 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
117 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
118
119 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
120
121 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
122
123 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
124 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
125
126 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
127 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
128 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
129 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
130
131 #define DWC3_GHWPARAMS8         0xc600
132 #define DWC3_GFLADJ             0xc630
133
134 /* Device Registers */
135 #define DWC3_DCFG               0xc700
136 #define DWC3_DCTL               0xc704
137 #define DWC3_DEVTEN             0xc708
138 #define DWC3_DSTS               0xc70c
139 #define DWC3_DGCMDPAR           0xc710
140 #define DWC3_DGCMD              0xc714
141 #define DWC3_DALEPENA           0xc720
142
143 #define DWC3_DEP_BASE(n)        (0xc800 + (n * 0x10))
144 #define DWC3_DEPCMDPAR2         0x00
145 #define DWC3_DEPCMDPAR1         0x04
146 #define DWC3_DEPCMDPAR0         0x08
147 #define DWC3_DEPCMD             0x0c
148
149 /* OTG Registers */
150 #define DWC3_OCFG               0xcc00
151 #define DWC3_OCTL               0xcc04
152 #define DWC3_OEVT               0xcc08
153 #define DWC3_OEVTEN             0xcc0C
154 #define DWC3_OSTS               0xcc10
155
156 /* Bit fields */
157
158 /* Global Debug Queue/FIFO Space Available Register */
159 #define DWC3_GDBGFIFOSPACE_NUM(n)       ((n) & 0x1f)
160 #define DWC3_GDBGFIFOSPACE_TYPE(n)      (((n) << 5) & 0x1e0)
161 #define DWC3_GDBGFIFOSPACE_SPACE_AVAILABLE(n) (((n) >> 16) & 0xffff)
162
163 #define DWC3_TXFIFOQ            1
164 #define DWC3_RXFIFOQ            3
165 #define DWC3_TXREQQ             5
166 #define DWC3_RXREQQ             7
167 #define DWC3_RXINFOQ            9
168 #define DWC3_DESCFETCHQ         13
169 #define DWC3_EVENTQ             15
170
171 /* Global RX Threshold Configuration Register */
172 #define DWC3_GRXTHRCFG_MAXRXBURSTSIZE(n) (((n) & 0x1f) << 19)
173 #define DWC3_GRXTHRCFG_RXPKTCNT(n) (((n) & 0xf) << 24)
174 #define DWC3_GRXTHRCFG_PKTCNTSEL (1 << 29)
175
176 /* Global Configuration Register */
177 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
178 #define DWC3_GCTL_U2RSTECN      (1 << 16)
179 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
180 #define DWC3_GCTL_CLK_BUS       (0)
181 #define DWC3_GCTL_CLK_PIPE      (1)
182 #define DWC3_GCTL_CLK_PIPEHALF  (2)
183 #define DWC3_GCTL_CLK_MASK      (3)
184
185 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
186 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
187 #define DWC3_GCTL_PRTCAP_HOST   1
188 #define DWC3_GCTL_PRTCAP_DEVICE 2
189 #define DWC3_GCTL_PRTCAP_OTG    3
190
191 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
192 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
193 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
194 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
195 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
196 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
197 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
198 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
199
200 /* Global USB2 PHY Configuration Register */
201 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
202 #define DWC3_GUSB2PHYCFG_U2_FREECLK_EXISTS      (1 << 30)
203 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
204 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
205 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
206 #define DWC3_GUSB2PHYCFG_PHYIF(n)       (n << 3)
207 #define DWC3_GUSB2PHYCFG_PHYIF_MASK     DWC3_GUSB2PHYCFG_PHYIF(1)
208 #define DWC3_GUSB2PHYCFG_USBTRDTIM(n)   (n << 10)
209 #define DWC3_GUSB2PHYCFG_USBTRDTIM_MASK DWC3_GUSB2PHYCFG_USBTRDTIM(0xf)
210 #define USBTRDTIM_UTMI_8_BIT            9
211 #define USBTRDTIM_UTMI_16_BIT           5
212 #define UTMI_PHYIF_16_BIT               1
213 #define UTMI_PHYIF_8_BIT                0
214
215 /* Global USB2 PHY Vendor Control Register */
216 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
217 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
218 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
219 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
220 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
221 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
222
223 /* Global USB3 PIPE Control Register */
224 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
225 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
226 #define DWC3_GUSB3PIPECTL_DISRXDETINP3  (1 << 28)
227 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
228 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
229 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
230 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
231 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
232 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
233 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
234 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
235 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
236 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
237
238 /* Global TX Fifo Size Register */
239 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
240 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
241
242 /* Global Event Size Registers */
243 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
244 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
245
246 /* Global HWPARAMS0 Register */
247 #define DWC3_GHWPARAMS0_USB3_MODE(n)    ((n) & 0x3)
248 #define DWC3_GHWPARAMS0_MBUS_TYPE(n)    (((n) >> 3) & 0x7)
249 #define DWC3_GHWPARAMS0_SBUS_TYPE(n)    (((n) >> 6) & 0x3)
250 #define DWC3_GHWPARAMS0_MDWIDTH(n)      (((n) >> 8) & 0xff)
251 #define DWC3_GHWPARAMS0_SDWIDTH(n)      (((n) >> 16) & 0xff)
252 #define DWC3_GHWPARAMS0_AWIDTH(n)       (((n) >> 24) & 0xff)
253
254 /* Global HWPARAMS1 Register */
255 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
256 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
257 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
258 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
259 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
260 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
261
262 /* Global HWPARAMS3 Register */
263 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
264 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
265 #define DWC3_GHWPARAMS3_SSPHY_IFC_ENA           1
266 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
267 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
268 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
269 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
270 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
271 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
272 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
273 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
274
275 /* Global HWPARAMS4 Register */
276 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
277 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
278
279 /* Global HWPARAMS6 Register */
280 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
281
282 /* Global HWPARAMS7 Register */
283 #define DWC3_GHWPARAMS7_RAM1_DEPTH(n)   ((n) & 0xffff)
284 #define DWC3_GHWPARAMS7_RAM2_DEPTH(n)   (((n) >> 16) & 0xffff)
285
286 /* Global Frame Length Adjustment Register */
287 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
288 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
289
290 /* Device Configuration Register */
291 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
292 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
293
294 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
295 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
296 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
297 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
298 #define DWC3_DCFG_LOWSPEED      (2 << 0)
299 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
300
301 #define DWC3_DCFG_NUMP_SHIFT    17
302 #define DWC3_DCFG_NUMP(n)       (((n) >> DWC3_DCFG_NUMP_SHIFT) & 0x1f)
303 #define DWC3_DCFG_NUMP_MASK     (0x1f << DWC3_DCFG_NUMP_SHIFT)
304 #define DWC3_DCFG_LPM_CAP       (1 << 22)
305
306 /* Device Control Register */
307 #define DWC3_DCTL_RUN_STOP      (1 << 31)
308 #define DWC3_DCTL_CSFTRST       (1 << 30)
309 #define DWC3_DCTL_LSFTRST       (1 << 29)
310
311 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
312 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
313
314 #define DWC3_DCTL_APPL1RES      (1 << 23)
315
316 /* These apply for core versions 1.87a and earlier */
317 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
318 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
319 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
320 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
321 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
322 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
323 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
324
325 /* These apply for core versions 1.94a and later */
326 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
327 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
328
329 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
330 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
331 #define DWC3_DCTL_CRS                   (1 << 17)
332 #define DWC3_DCTL_CSS                   (1 << 16)
333
334 #define DWC3_DCTL_INITU2ENA             (1 << 12)
335 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
336 #define DWC3_DCTL_INITU1ENA             (1 << 10)
337 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
338 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
339
340 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
341 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
342
343 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
344 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
345 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
346 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
347 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
348 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
349 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
350
351 /* Device Event Enable Register */
352 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
353 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
354 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
355 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
356 #define DWC3_DEVTEN_SOFEN               (1 << 7)
357 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
358 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
359 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
360 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
361 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
362 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
363 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
364
365 /* Device Status Register */
366 #define DWC3_DSTS_DCNRD                 (1 << 29)
367
368 /* This applies for core versions 1.87a and earlier */
369 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
370
371 /* These apply for core versions 1.94a and later */
372 #define DWC3_DSTS_RSS                   (1 << 25)
373 #define DWC3_DSTS_SSS                   (1 << 24)
374
375 #define DWC3_DSTS_COREIDLE              (1 << 23)
376 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
377
378 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
379 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
380
381 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
382
383 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
384 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
385
386 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
387
388 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
389 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
390 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
391 #define DWC3_DSTS_LOWSPEED              (2 << 0)
392 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
393
394 /* Device Generic Command Register */
395 #define DWC3_DGCMD_SET_LMP              0x01
396 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
397 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
398
399 /* These apply for core versions 1.94a and later */
400 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
401 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
402
403 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
404 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
405 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
406 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
407
408 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
409 #define DWC3_DGCMD_CMDACT               (1 << 10)
410 #define DWC3_DGCMD_CMDIOC               (1 << 8)
411
412 /* Device Generic Command Parameter Register */
413 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
414 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
415 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
416 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
417 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
418 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
419
420 /* Device Endpoint Command Register */
421 #define DWC3_DEPCMD_PARAM_SHIFT         16
422 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
423 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
424 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
425 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
426 #define DWC3_DEPCMD_CLEARPENDIN         (1 << 11)
427 #define DWC3_DEPCMD_CMDACT              (1 << 10)
428 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
429
430 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
431 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
432 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
433 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
434 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
435 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
436 /* This applies for core versions 1.90a and earlier */
437 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
438 /* This applies for core versions 1.94a and later */
439 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
440 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
441 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
442
443 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
444 #define DWC3_DALEPENA_EP(n)             (1 << n)
445
446 #define DWC3_DEPCMD_TYPE_CONTROL        0
447 #define DWC3_DEPCMD_TYPE_ISOC           1
448 #define DWC3_DEPCMD_TYPE_BULK           2
449 #define DWC3_DEPCMD_TYPE_INTR           3
450
451 /* Structures */
452
453 struct dwc3_trb;
454
455 /**
456  * struct dwc3_event_buffer - Software event buffer representation
457  * @buf: _THE_ buffer
458  * @length: size of this buffer
459  * @lpos: event offset
460  * @count: cache of last read event count register
461  * @flags: flags related to this event buffer
462  * @dma: dma_addr_t
463  * @dwc: pointer to DWC controller
464  */
465 struct dwc3_event_buffer {
466         void                    *buf;
467         unsigned                length;
468         unsigned int            lpos;
469         unsigned int            count;
470         unsigned int            flags;
471
472 #define DWC3_EVENT_PENDING      BIT(0)
473
474         dma_addr_t              dma;
475
476         struct dwc3             *dwc;
477 };
478
479 #define DWC3_EP_FLAG_STALLED    (1 << 0)
480 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
481
482 #define DWC3_EP_DIRECTION_TX    true
483 #define DWC3_EP_DIRECTION_RX    false
484
485 #define DWC3_TRB_NUM            256
486
487 /**
488  * struct dwc3_ep - device side endpoint representation
489  * @endpoint: usb endpoint
490  * @pending_list: list of pending requests for this endpoint
491  * @started_list: list of started requests on this endpoint
492  * @lock: spinlock for endpoint request queue traversal
493  * @regs: pointer to first endpoint register
494  * @trb_pool: array of transaction buffers
495  * @trb_pool_dma: dma address of @trb_pool
496  * @trb_enqueue: enqueue 'pointer' into TRB array
497  * @trb_dequeue: dequeue 'pointer' into TRB array
498  * @desc: usb_endpoint_descriptor pointer
499  * @dwc: pointer to DWC controller
500  * @saved_state: ep state saved during hibernation
501  * @flags: endpoint flags (wedged, stalled, ...)
502  * @number: endpoint number (1 - 15)
503  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
504  * @resource_index: Resource transfer index
505  * @interval: the interval on which the ISOC transfer is started
506  * @allocated_requests: number of requests allocated
507  * @queued_requests: number of requests queued for transfer
508  * @name: a human readable name e.g. ep1out-bulk
509  * @direction: true for TX, false for RX
510  * @stream_capable: true when streams are enabled
511  */
512 struct dwc3_ep {
513         struct usb_ep           endpoint;
514         struct list_head        pending_list;
515         struct list_head        started_list;
516
517         spinlock_t              lock;
518         void __iomem            *regs;
519
520         struct dwc3_trb         *trb_pool;
521         dma_addr_t              trb_pool_dma;
522         const struct usb_ss_ep_comp_descriptor *comp_desc;
523         struct dwc3             *dwc;
524
525         u32                     saved_state;
526         unsigned                flags;
527 #define DWC3_EP_ENABLED         (1 << 0)
528 #define DWC3_EP_STALL           (1 << 1)
529 #define DWC3_EP_WEDGE           (1 << 2)
530 #define DWC3_EP_BUSY            (1 << 4)
531 #define DWC3_EP_PENDING_REQUEST (1 << 5)
532 #define DWC3_EP_MISSED_ISOC     (1 << 6)
533
534         /* This last one is specific to EP0 */
535 #define DWC3_EP0_DIR_IN         (1 << 31)
536
537         /*
538          * IMPORTANT: we *know* we have 256 TRBs in our @trb_pool, so we will
539          * use a u8 type here. If anybody decides to increase number of TRBs to
540          * anything larger than 256 - I can't see why people would want to do
541          * this though - then this type needs to be changed.
542          *
543          * By using u8 types we ensure that our % operator when incrementing
544          * enqueue and dequeue get optimized away by the compiler.
545          */
546         u8                      trb_enqueue;
547         u8                      trb_dequeue;
548
549         u8                      number;
550         u8                      type;
551         u8                      resource_index;
552         u32                     allocated_requests;
553         u32                     queued_requests;
554         u32                     interval;
555
556         char                    name[20];
557
558         unsigned                direction:1;
559         unsigned                stream_capable:1;
560 };
561
562 enum dwc3_phy {
563         DWC3_PHY_UNKNOWN = 0,
564         DWC3_PHY_USB3,
565         DWC3_PHY_USB2,
566 };
567
568 enum dwc3_ep0_next {
569         DWC3_EP0_UNKNOWN = 0,
570         DWC3_EP0_COMPLETE,
571         DWC3_EP0_NRDY_DATA,
572         DWC3_EP0_NRDY_STATUS,
573 };
574
575 enum dwc3_ep0_state {
576         EP0_UNCONNECTED         = 0,
577         EP0_SETUP_PHASE,
578         EP0_DATA_PHASE,
579         EP0_STATUS_PHASE,
580 };
581
582 enum dwc3_link_state {
583         /* In SuperSpeed */
584         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
585         DWC3_LINK_STATE_U1              = 0x01,
586         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
587         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
588         DWC3_LINK_STATE_SS_DIS          = 0x04,
589         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
590         DWC3_LINK_STATE_SS_INACT        = 0x06,
591         DWC3_LINK_STATE_POLL            = 0x07,
592         DWC3_LINK_STATE_RECOV           = 0x08,
593         DWC3_LINK_STATE_HRESET          = 0x09,
594         DWC3_LINK_STATE_CMPLY           = 0x0a,
595         DWC3_LINK_STATE_LPBK            = 0x0b,
596         DWC3_LINK_STATE_RESET           = 0x0e,
597         DWC3_LINK_STATE_RESUME          = 0x0f,
598         DWC3_LINK_STATE_MASK            = 0x0f,
599 };
600
601 /* TRB Length, PCM and Status */
602 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
603 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
604 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
605 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
606
607 #define DWC3_TRBSTS_OK                  0
608 #define DWC3_TRBSTS_MISSED_ISOC         1
609 #define DWC3_TRBSTS_SETUP_PENDING       2
610 #define DWC3_TRB_STS_XFER_IN_PROG       4
611
612 /* TRB Control */
613 #define DWC3_TRB_CTRL_HWO               (1 << 0)
614 #define DWC3_TRB_CTRL_LST               (1 << 1)
615 #define DWC3_TRB_CTRL_CHN               (1 << 2)
616 #define DWC3_TRB_CTRL_CSP               (1 << 3)
617 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
618 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
619 #define DWC3_TRB_CTRL_IOC               (1 << 11)
620 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
621
622 #define DWC3_TRBCTL_TYPE(n)             ((n) & (0x3f << 4))
623 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
624 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
625 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
626 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
627 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
628 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
629 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
630 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
631
632 /**
633  * struct dwc3_trb - transfer request block (hw format)
634  * @bpl: DW0-3
635  * @bph: DW4-7
636  * @size: DW8-B
637  * @trl: DWC-F
638  */
639 struct dwc3_trb {
640         u32             bpl;
641         u32             bph;
642         u32             size;
643         u32             ctrl;
644 } __packed;
645
646 /**
647  * dwc3_hwparams - copy of HWPARAMS registers
648  * @hwparams0 - GHWPARAMS0
649  * @hwparams1 - GHWPARAMS1
650  * @hwparams2 - GHWPARAMS2
651  * @hwparams3 - GHWPARAMS3
652  * @hwparams4 - GHWPARAMS4
653  * @hwparams5 - GHWPARAMS5
654  * @hwparams6 - GHWPARAMS6
655  * @hwparams7 - GHWPARAMS7
656  * @hwparams8 - GHWPARAMS8
657  */
658 struct dwc3_hwparams {
659         u32     hwparams0;
660         u32     hwparams1;
661         u32     hwparams2;
662         u32     hwparams3;
663         u32     hwparams4;
664         u32     hwparams5;
665         u32     hwparams6;
666         u32     hwparams7;
667         u32     hwparams8;
668 };
669
670 /* HWPARAMS0 */
671 #define DWC3_MODE(n)            ((n) & 0x7)
672
673 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
674
675 /* HWPARAMS1 */
676 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
677
678 /* HWPARAMS3 */
679 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
680 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
681 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
682                         (DWC3_NUM_EPS_MASK)) >> 12)
683 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
684                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
685
686 /* HWPARAMS7 */
687 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
688
689 /**
690  * struct dwc3_request - representation of a transfer request
691  * @request: struct usb_request to be transferred
692  * @list: a list_head used for request queueing
693  * @dep: struct dwc3_ep owning this request
694  * @first_trb_index: index to first trb used by this request
695  * @epnum: endpoint number to which this request refers
696  * @trb: pointer to struct dwc3_trb
697  * @trb_dma: DMA address of @trb
698  * @direction: IN or OUT direction flag
699  * @mapped: true when request has been dma-mapped
700  * @queued: true when request has been queued to HW
701  */
702 struct dwc3_request {
703         struct usb_request      request;
704         struct list_head        list;
705         struct dwc3_ep          *dep;
706
707         u8                      first_trb_index;
708         u8                      epnum;
709         struct dwc3_trb         *trb;
710         dma_addr_t              trb_dma;
711
712         unsigned                direction:1;
713         unsigned                mapped:1;
714         unsigned                started:1;
715 };
716
717 /*
718  * struct dwc3_scratchpad_array - hibernation scratchpad array
719  * (format defined by hw)
720  */
721 struct dwc3_scratchpad_array {
722         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
723 };
724
725 /**
726  * struct dwc3 - representation of our controller
727  * @ctrl_req: usb control request which is used for ep0
728  * @ep0_trb: trb which is used for the ctrl_req
729  * @ep0_bounce: bounce buffer for ep0
730  * @zlp_buf: used when request->zero is set
731  * @setup_buf: used while precessing STD USB requests
732  * @ctrl_req_addr: dma address of ctrl_req
733  * @ep0_trb: dma address of ep0_trb
734  * @ep0_usb_req: dummy req used while handling STD USB requests
735  * @ep0_bounce_addr: dma address of ep0_bounce
736  * @scratch_addr: dma address of scratchbuf
737  * @lock: for synchronizing
738  * @dev: pointer to our struct device
739  * @xhci: pointer to our xHCI child
740  * @event_buffer_list: a list of event buffers
741  * @gadget: device side representation of the peripheral controller
742  * @gadget_driver: pointer to the gadget driver
743  * @regs: base address for our registers
744  * @regs_size: address space size
745  * @fladj: frame length adjustment
746  * @irq_gadget: peripheral controller's IRQ number
747  * @nr_scratch: number of scratch buffers
748  * @u1u2: only used on revisions <1.83a for workaround
749  * @maximum_speed: maximum speed requested (mainly for testing purposes)
750  * @revision: revision register contents
751  * @dr_mode: requested mode of operation
752  * @hsphy_mode: UTMI phy mode, one of following:
753  *              - USBPHY_INTERFACE_MODE_UTMI
754  *              - USBPHY_INTERFACE_MODE_UTMIW
755  * @usb2_phy: pointer to USB2 PHY
756  * @usb3_phy: pointer to USB3 PHY
757  * @usb2_generic_phy: pointer to USB2 PHY
758  * @usb3_generic_phy: pointer to USB3 PHY
759  * @ulpi: pointer to ulpi interface
760  * @dcfg: saved contents of DCFG register
761  * @gctl: saved contents of GCTL register
762  * @isoch_delay: wValue from Set Isochronous Delay request;
763  * @u2sel: parameter from Set SEL request.
764  * @u2pel: parameter from Set SEL request.
765  * @u1sel: parameter from Set SEL request.
766  * @u1pel: parameter from Set SEL request.
767  * @num_out_eps: number of out endpoints
768  * @num_in_eps: number of in endpoints
769  * @ep0_next_event: hold the next expected event
770  * @ep0state: state of endpoint zero
771  * @link_state: link state
772  * @speed: device speed (super, high, full, low)
773  * @mem: points to start of memory which is used for this struct.
774  * @hwparams: copy of hwparams registers
775  * @root: debugfs root folder pointer
776  * @regset: debugfs pointer to regdump file
777  * @test_mode: true when we're entering a USB test mode
778  * @test_mode_nr: test feature selector
779  * @lpm_nyet_threshold: LPM NYET response threshold
780  * @hird_threshold: HIRD threshold
781  * @hsphy_interface: "utmi" or "ulpi"
782  * @connected: true when we're connected to a host, false otherwise
783  * @delayed_status: true when gadget driver asks for delayed status
784  * @ep0_bounced: true when we used bounce buffer
785  * @ep0_expect_in: true when we expect a DATA IN transfer
786  * @has_hibernation: true when dwc3 was configured with Hibernation
787  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
788  *                      there's now way for software to detect this in runtime.
789  * @is_utmi_l1_suspend: the core asserts output signal
790  *      0       - utmi_sleep_n
791  *      1       - utmi_l1_suspend_n
792  * @is_fpga: true when we are using the FPGA board
793  * @pending_events: true when we have pending IRQs to be handled
794  * @pullups_connected: true when Run/Stop bit is set
795  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
796  * @start_config_issued: true when StartConfig command has been issued
797  * @three_stage_setup: set if we perform a three phase setup
798  * @usb3_lpm_capable: set if hadrware supports Link Power Management
799  * @disable_scramble_quirk: set if we enable the disable scramble quirk
800  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
801  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
802  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
803  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
804  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
805  * @lfps_filter_quirk: set if we enable LFPS filter quirk
806  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
807  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
808  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
809  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
810  *                      disabling the suspend signal to the PHY.
811  * @dis_u2_freeclk_exists_quirk : set if we clear u2_freeclk_exists
812  *                      in GUSB2PHYCFG, specify that USB2 PHY doesn't
813  *                      provide a free-running PHY clock.
814  * @dis_del_phy_power_chg_quirk: set if we disable delay phy power
815  *                      change quirk.
816  * @xhci_slow_suspend_quirk: set if need an extraordinary delay to wait
817  *                      for xHC enter the Halted state after the Run/Stop
818  *                      (R/S) bit is cleared to '0'.
819  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
820  * @tx_de_emphasis: Tx de-emphasis value
821  *      0       - -6dB de-emphasis
822  *      1       - -3.5dB de-emphasis
823  *      2       - No de-emphasis
824  *      3       - Reserved
825  */
826 struct dwc3 {
827         struct usb_ctrlrequest  *ctrl_req;
828         struct dwc3_trb         *ep0_trb;
829         void                    *ep0_bounce;
830         void                    *zlp_buf;
831         void                    *scratchbuf;
832         u8                      *setup_buf;
833         dma_addr_t              ctrl_req_addr;
834         dma_addr_t              ep0_trb_addr;
835         dma_addr_t              ep0_bounce_addr;
836         dma_addr_t              scratch_addr;
837         struct dwc3_request     ep0_usb_req;
838
839         /* device lock */
840         spinlock_t              lock;
841
842         struct device           *dev;
843
844         struct platform_device  *xhci;
845         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
846
847         struct dwc3_event_buffer *ev_buf;
848         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
849
850         struct usb_gadget       gadget;
851         struct usb_gadget_driver *gadget_driver;
852
853         struct usb_phy          *usb2_phy;
854         struct usb_phy          *usb3_phy;
855
856         struct phy              *usb2_generic_phy;
857         struct phy              *usb3_generic_phy;
858
859         struct ulpi             *ulpi;
860
861         void __iomem            *regs;
862         size_t                  regs_size;
863
864         enum usb_dr_mode        dr_mode;
865         enum usb_phy_interface  hsphy_mode;
866
867         u32                     fladj;
868         u32                     irq_gadget;
869         u32                     nr_scratch;
870         u32                     u1u2;
871         u32                     maximum_speed;
872
873         /*
874          * All 3.1 IP version constants are greater than the 3.0 IP
875          * version constants. This works for most version checks in
876          * dwc3. However, in the future, this may not apply as
877          * features may be developed on newer versions of the 3.0 IP
878          * that are not in the 3.1 IP.
879          */
880         u32                     revision;
881
882 #define DWC3_REVISION_173A      0x5533173a
883 #define DWC3_REVISION_175A      0x5533175a
884 #define DWC3_REVISION_180A      0x5533180a
885 #define DWC3_REVISION_183A      0x5533183a
886 #define DWC3_REVISION_185A      0x5533185a
887 #define DWC3_REVISION_187A      0x5533187a
888 #define DWC3_REVISION_188A      0x5533188a
889 #define DWC3_REVISION_190A      0x5533190a
890 #define DWC3_REVISION_194A      0x5533194a
891 #define DWC3_REVISION_200A      0x5533200a
892 #define DWC3_REVISION_202A      0x5533202a
893 #define DWC3_REVISION_210A      0x5533210a
894 #define DWC3_REVISION_220A      0x5533220a
895 #define DWC3_REVISION_230A      0x5533230a
896 #define DWC3_REVISION_240A      0x5533240a
897 #define DWC3_REVISION_250A      0x5533250a
898 #define DWC3_REVISION_260A      0x5533260a
899 #define DWC3_REVISION_270A      0x5533270a
900 #define DWC3_REVISION_280A      0x5533280a
901
902 /*
903  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
904  * just so dwc31 revisions are always larger than dwc3.
905  */
906 #define DWC3_REVISION_IS_DWC31          0x80000000
907 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_DWC31)
908
909         enum dwc3_ep0_next      ep0_next_event;
910         enum dwc3_ep0_state     ep0state;
911         enum dwc3_link_state    link_state;
912
913         u16                     isoch_delay;
914         u16                     u2sel;
915         u16                     u2pel;
916         u8                      u1sel;
917         u8                      u1pel;
918
919         u8                      speed;
920
921         u8                      num_out_eps;
922         u8                      num_in_eps;
923
924         void                    *mem;
925
926         struct dwc3_hwparams    hwparams;
927         struct dentry           *root;
928         struct debugfs_regset32 *regset;
929
930         u8                      test_mode;
931         u8                      test_mode_nr;
932         u8                      lpm_nyet_threshold;
933         u8                      hird_threshold;
934
935         const char              *hsphy_interface;
936
937         unsigned                connected:1;
938         unsigned                delayed_status:1;
939         unsigned                ep0_bounced:1;
940         unsigned                ep0_expect_in:1;
941         unsigned                has_hibernation:1;
942         unsigned                has_lpm_erratum:1;
943         unsigned                is_utmi_l1_suspend:1;
944         unsigned                is_fpga:1;
945         unsigned                pending_events:1;
946         unsigned                pullups_connected:1;
947         unsigned                setup_packet_pending:1;
948         unsigned                three_stage_setup:1;
949         unsigned                usb3_lpm_capable:1;
950
951         unsigned                disable_scramble_quirk:1;
952         unsigned                u2exit_lfps_quirk:1;
953         unsigned                u2ss_inp3_quirk:1;
954         unsigned                req_p1p2p3_quirk:1;
955         unsigned                del_p1p2p3_quirk:1;
956         unsigned                del_phy_power_chg_quirk:1;
957         unsigned                lfps_filter_quirk:1;
958         unsigned                rx_detect_poll_quirk:1;
959         unsigned                dis_u3_susphy_quirk:1;
960         unsigned                dis_u2_susphy_quirk:1;
961         unsigned                dis_enblslpm_quirk:1;
962         unsigned                dis_rxdet_inp3_quirk:1;
963         unsigned                dis_u2_freeclk_exists_quirk:1;
964         unsigned                dis_del_phy_power_chg_quirk:1;
965         unsigned                xhci_slow_suspend_quirk:1;
966
967         unsigned                tx_de_emphasis_quirk:1;
968         unsigned                tx_de_emphasis:2;
969 };
970
971 /* -------------------------------------------------------------------------- */
972
973 /* -------------------------------------------------------------------------- */
974
975 struct dwc3_event_type {
976         u32     is_devspec:1;
977         u32     type:7;
978         u32     reserved8_31:24;
979 } __packed;
980
981 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
982 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
983 #define DWC3_DEPEVT_XFERNOTREADY        0x03
984 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
985 #define DWC3_DEPEVT_STREAMEVT           0x06
986 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
987
988 /**
989  * struct dwc3_event_depvt - Device Endpoint Events
990  * @one_bit: indicates this is an endpoint event (not used)
991  * @endpoint_number: number of the endpoint
992  * @endpoint_event: The event we have:
993  *      0x00    - Reserved
994  *      0x01    - XferComplete
995  *      0x02    - XferInProgress
996  *      0x03    - XferNotReady
997  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
998  *      0x05    - Reserved
999  *      0x06    - StreamEvt
1000  *      0x07    - EPCmdCmplt
1001  * @reserved11_10: Reserved, don't use.
1002  * @status: Indicates the status of the event. Refer to databook for
1003  *      more information.
1004  * @parameters: Parameters of the current event. Refer to databook for
1005  *      more information.
1006  */
1007 struct dwc3_event_depevt {
1008         u32     one_bit:1;
1009         u32     endpoint_number:5;
1010         u32     endpoint_event:4;
1011         u32     reserved11_10:2;
1012         u32     status:4;
1013
1014 /* Within XferNotReady */
1015 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
1016
1017 /* Within XferComplete */
1018 #define DEPEVT_STATUS_BUSERR    (1 << 0)
1019 #define DEPEVT_STATUS_SHORT     (1 << 1)
1020 #define DEPEVT_STATUS_IOC       (1 << 2)
1021 #define DEPEVT_STATUS_LST       (1 << 3)
1022
1023 /* Stream event only */
1024 #define DEPEVT_STREAMEVT_FOUND          1
1025 #define DEPEVT_STREAMEVT_NOTFOUND       2
1026
1027 /* Control-only Status */
1028 #define DEPEVT_STATUS_CONTROL_DATA      1
1029 #define DEPEVT_STATUS_CONTROL_STATUS    2
1030
1031 /* In response to Start Transfer */
1032 #define DEPEVT_TRANSFER_NO_RESOURCE     1
1033 #define DEPEVT_TRANSFER_BUS_EXPIRY      2
1034
1035         u32     parameters:16;
1036 } __packed;
1037
1038 /**
1039  * struct dwc3_event_devt - Device Events
1040  * @one_bit: indicates this is a non-endpoint event (not used)
1041  * @device_event: indicates it's a device event. Should read as 0x00
1042  * @type: indicates the type of device event.
1043  *      0       - DisconnEvt
1044  *      1       - USBRst
1045  *      2       - ConnectDone
1046  *      3       - ULStChng
1047  *      4       - WkUpEvt
1048  *      5       - Reserved
1049  *      6       - EOPF
1050  *      7       - SOF
1051  *      8       - Reserved
1052  *      9       - ErrticErr
1053  *      10      - CmdCmplt
1054  *      11      - EvntOverflow
1055  *      12      - VndrDevTstRcved
1056  * @reserved15_12: Reserved, not used
1057  * @event_info: Information about this event
1058  * @reserved31_25: Reserved, not used
1059  */
1060 struct dwc3_event_devt {
1061         u32     one_bit:1;
1062         u32     device_event:7;
1063         u32     type:4;
1064         u32     reserved15_12:4;
1065         u32     event_info:9;
1066         u32     reserved31_25:7;
1067 } __packed;
1068
1069 /**
1070  * struct dwc3_event_gevt - Other Core Events
1071  * @one_bit: indicates this is a non-endpoint event (not used)
1072  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
1073  * @phy_port_number: self-explanatory
1074  * @reserved31_12: Reserved, not used.
1075  */
1076 struct dwc3_event_gevt {
1077         u32     one_bit:1;
1078         u32     device_event:7;
1079         u32     phy_port_number:4;
1080         u32     reserved31_12:20;
1081 } __packed;
1082
1083 /**
1084  * union dwc3_event - representation of Event Buffer contents
1085  * @raw: raw 32-bit event
1086  * @type: the type of the event
1087  * @depevt: Device Endpoint Event
1088  * @devt: Device Event
1089  * @gevt: Global Event
1090  */
1091 union dwc3_event {
1092         u32                             raw;
1093         struct dwc3_event_type          type;
1094         struct dwc3_event_depevt        depevt;
1095         struct dwc3_event_devt          devt;
1096         struct dwc3_event_gevt          gevt;
1097 };
1098
1099 /**
1100  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1101  * parameters
1102  * @param2: third parameter
1103  * @param1: second parameter
1104  * @param0: first parameter
1105  */
1106 struct dwc3_gadget_ep_cmd_params {
1107         u32     param2;
1108         u32     param1;
1109         u32     param0;
1110 };
1111
1112 /*
1113  * DWC3 Features to be used as Driver Data
1114  */
1115
1116 #define DWC3_HAS_PERIPHERAL             BIT(0)
1117 #define DWC3_HAS_XHCI                   BIT(1)
1118 #define DWC3_HAS_OTG                    BIT(3)
1119
1120 /* prototypes */
1121 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1122 u32 dwc3_core_fifo_space(struct dwc3_ep *dep, u8 type);
1123
1124 /* check whether we are on the DWC_usb31 core */
1125 static inline bool dwc3_is_usb31(struct dwc3 *dwc)
1126 {
1127         return !!(dwc->revision & DWC3_REVISION_IS_DWC31);
1128 }
1129
1130 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1131 int dwc3_host_init(struct dwc3 *dwc);
1132 void dwc3_host_exit(struct dwc3 *dwc);
1133 #else
1134 static inline int dwc3_host_init(struct dwc3 *dwc)
1135 { return 0; }
1136 static inline void dwc3_host_exit(struct dwc3 *dwc)
1137 { }
1138 #endif
1139
1140 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1141 int dwc3_gadget_init(struct dwc3 *dwc);
1142 void dwc3_gadget_exit(struct dwc3 *dwc);
1143 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1144 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1145 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1146 int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1147                 struct dwc3_gadget_ep_cmd_params *params);
1148 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1149 #else
1150 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1151 { return 0; }
1152 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1153 { }
1154 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1155 { return 0; }
1156 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1157 { return 0; }
1158 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1159                 enum dwc3_link_state state)
1160 { return 0; }
1161
1162 static inline int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1163                 struct dwc3_gadget_ep_cmd_params *params)
1164 { return 0; }
1165 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1166                 int cmd, u32 param)
1167 { return 0; }
1168 #endif
1169
1170 /* power management interface */
1171 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1172 int dwc3_gadget_suspend(struct dwc3 *dwc);
1173 int dwc3_gadget_resume(struct dwc3 *dwc);
1174 void dwc3_gadget_process_pending_events(struct dwc3 *dwc);
1175 #else
1176 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1177 {
1178         return 0;
1179 }
1180
1181 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1182 {
1183         return 0;
1184 }
1185
1186 static inline void dwc3_gadget_process_pending_events(struct dwc3 *dwc)
1187 {
1188 }
1189 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1190
1191 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1192 int dwc3_ulpi_init(struct dwc3 *dwc);
1193 void dwc3_ulpi_exit(struct dwc3 *dwc);
1194 #else
1195 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1196 { return 0; }
1197 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1198 { }
1199 #endif
1200
1201 #endif /* __DRIVERS_USB_DWC3_CORE_H */