docs/CodeGenerator.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <title>The LLVM Target-Independent Code Generator</title>
   6   <link rel="stylesheet" href="llvm.css" type="text/css">
   7 </head>
   8 <body>
   9
  10 <div class="doc_title">
  11   The LLVM Target-Independent Code Generator
  12 </div>
  13
  14 <ol>
  15   <li><a href="#introduction">Introduction</a>
  16     <ul>
  17       <li><a href="#required">Required components in the code generator</a></li>
  18       <li><a href="#high-level-design">The high-level design of the code
  19           generator</a></li>
  20       <li><a href="#tablegen">Using TableGen for target description</a></li>
  21     </ul>
  22   </li>
  23   <li><a href="#targetdesc">Target description classes</a>
  24     <ul>
  25       <li><a href="#targetmachine">The <tt>TargetMachine</tt> class</a></li>
  26       <li><a href="#targetdata">The <tt>TargetData</tt> class</a></li>
  27       <li><a href="#targetlowering">The <tt>TargetLowering</tt> class</a></li>
  28       <li><a href="#mregisterinfo">The <tt>MRegisterInfo</tt> class</a></li>
  29       <li><a href="#targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a></li>
  30       <li><a href="#targetframeinfo">The <tt>TargetFrameInfo</tt> class</a></li>
  31       <li><a href="#targetsubtarget">The <tt>TargetSubtarget</tt> class</a></li>
  32       <li><a href="#targetjitinfo">The <tt>TargetJITInfo</tt> class</a></li>
  33     </ul>
  34   </li>
  35   <li><a href="#codegendesc">Machine code description classes</a>
  36     <ul>
  37     <li><a href="#machineinstr">The <tt>MachineInstr</tt> class</a></li>
  38     <li><a href="#machinebasicblock">The <tt>MachineBasicBlock</tt>
  39                                      class</a></li>
  40     <li><a href="#machinefunction">The <tt>MachineFunction</tt> class</a></li>
  41     </ul>
  42   </li>
  43   <li><a href="#codegenalgs">Target-independent code generation algorithms</a>
  44     <ul>
  45     <li><a href="#instselect">Instruction Selection</a>
  46       <ul>
  47       <li><a href="#selectiondag_intro">Introduction to SelectionDAGs</a></li>
  48       <li><a href="#selectiondag_process">SelectionDAG Code Generation
  49                                           Process</a></li>
  50       <li><a href="#selectiondag_build">Initial SelectionDAG
  51                                         Construction</a></li>
  52       <li><a href="#selectiondag_legalize">SelectionDAG Legalize Phase</a></li>
  53       <li><a href="#selectiondag_optimize">SelectionDAG Optimization
  54                                            Phase: the DAG Combiner</a></li>
  55       <li><a href="#selectiondag_select">SelectionDAG Select Phase</a></li>
  56       <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation
  57                                         Phase</a></li>
  58       <li><a href="#selectiondag_future">Future directions for the
  59                                          SelectionDAG</a></li>
  60       </ul></li>
  61      <li><a href="#liveintervals">Live Intervals</a>
  62        <ul>
  63        <li><a href="#livevariable_analysis">Live Variable Analysis</a></li>
  64        <li><a href="#liveintervals_analysis">Live Intervals Analysis</a></li>
  65        </ul></li>
  66     <li><a href="#regalloc">Register Allocation</a>
  67       <ul>
  68       <li><a href="#regAlloc_represent">How registers are represented in
  69                                         LLVM</a></li>
  70       <li><a href="#regAlloc_howTo">Mapping virtual registers to physical
  71                                     registers</a></li>
  72       <li><a href="#regAlloc_twoAddr">Handling two address instructions</a></li>
  73       <li><a href="#regAlloc_ssaDecon">The SSA deconstruction phase</a></li>
  74       <li><a href="#regAlloc_fold">Instruction folding</a></li>
  75       <li><a href="#regAlloc_builtIn">Built in register allocators</a></li>
  76       </ul></li>
  77     <li><a href="#codeemit">Code Emission</a>
  78         <ul>
  79         <li><a href="#codeemit_asm">Generating Assembly Code</a></li>
  80         <li><a href="#codeemit_bin">Generating Binary Machine Code</a></li>
  81         </ul></li>
  82     </ul>
  83   </li>
  84   <li><a href="#targetimpls">Target-specific Implementation Notes</a>
  85     <ul>
  86     <li><a href="#x86">The X86 backend</a></li>
  87     </ul>
  88   </li>
  89
  90 </ol>
  91
  92 <div class="doc_author">
  93   <p>Written by <a href="mailto:sabre@nondot.org">Chris Lattner</a>,
  94                 <a href="mailto:isanbard@gmail.com">Bill Wendling</a>, and
  95                 <a href="mailto:pronesto@gmail.com">Fernando Magno Quintao
  96                                                     Pereira</a></p>
  97 </div>
  98
  99 <div class="doc_warning">
 100   <p>Warning: This is a work in progress.</p>
 101 </div>
 102
 103 <!-- *********************************************************************** -->
 104 <div class="doc_section">
 105   <a name="introduction">Introduction</a>
 106 </div>
 107 <!-- *********************************************************************** -->
 108
 109 <div class="doc_text">
 110
 111 <p>The LLVM target-independent code generator is a framework that provides a
 112 suite of reusable components for translating the LLVM internal representation to
 113 the machine code for a specified target&mdash;either in assembly form (suitable
 114 for a static compiler) or in binary machine code format (usable for a JIT
 115 compiler). The LLVM target-independent code generator consists of five main
 116 components:</p>
 117
 118 <ol>
 119 <li><a href="#targetdesc">Abstract target description</a> interfaces which
 120 capture important properties about various aspects of the machine, independently
 121 of how they will be used.  These interfaces are defined in
 122 <tt>include/llvm/Target/</tt>.</li>
 123
 124 <li>Classes used to represent the <a href="#codegendesc">machine code</a> being
 125 generated for a target.  These classes are intended to be abstract enough to
 126 represent the machine code for <i>any</i> target machine.  These classes are
 127 defined in <tt>include/llvm/CodeGen/</tt>.</li>
 128
 129 <li><a href="#codegenalgs">Target-independent algorithms</a> used to implement
 130 various phases of native code generation (register allocation, scheduling, stack
 131 frame representation, etc).  This code lives in <tt>lib/CodeGen/</tt>.</li>
 132
 133 <li><a href="#targetimpls">Implementations of the abstract target description
 134 interfaces</a> for particular targets.  These machine descriptions make use of
 135 the components provided by LLVM, and can optionally provide custom
 136 target-specific passes, to build complete code generators for a specific target.
 137 Target descriptions live in <tt>lib/Target/</tt>.</li>
 138
 139 <li><a href="#jit">The target-independent JIT components</a>.  The LLVM JIT is
 140 completely target independent (it uses the <tt>TargetJITInfo</tt> structure to
 141 interface for target-specific issues.  The code for the target-independent
 142 JIT lives in <tt>lib/ExecutionEngine/JIT</tt>.</li>
 143
 144 </ol>
 145
 146 <p>
 147 Depending on which part of the code generator you are interested in working on,
 148 different pieces of this will be useful to you.  In any case, you should be
 149 familiar with the <a href="#targetdesc">target description</a> and <a
 150 href="#codegendesc">machine code representation</a> classes.  If you want to add
 151 a backend for a new target, you will need to <a href="#targetimpls">implement the
 152 target description</a> classes for your new target and understand the <a
 153 href="LangRef.html">LLVM code representation</a>.  If you are interested in
 154 implementing a new <a href="#codegenalgs">code generation algorithm</a>, it
 155 should only depend on the target-description and machine code representation
 156 classes, ensuring that it is portable.
 157 </p>
 158
 159 </div>
 160
 161 <!-- ======================================================================= -->
 162 <div class="doc_subsection">
 163  <a name="required">Required components in the code generator</a>
 164 </div>
 165
 166 <div class="doc_text">
 167
 168 <p>The two pieces of the LLVM code generator are the high-level interface to the
 169 code generator and the set of reusable components that can be used to build
 170 target-specific backends.  The two most important interfaces (<a
 171 href="#targetmachine"><tt>TargetMachine</tt></a> and <a
 172 href="#targetdata"><tt>TargetData</tt></a>) are the only ones that are
 173 required to be defined for a backend to fit into the LLVM system, but the others
 174 must be defined if the reusable code generator components are going to be
 175 used.</p>
 176
 177 <p>This design has two important implications.  The first is that LLVM can
 178 support completely non-traditional code generation targets.  For example, the C
 179 backend does not require register allocation, instruction selection, or any of
 180 the other standard components provided by the system.  As such, it only
 181 implements these two interfaces, and does its own thing.  Another example of a
 182 code generator like this is a (purely hypothetical) backend that converts LLVM
 183 to the GCC RTL form and uses GCC to emit machine code for a target.</p>
 184
 185 <p>This design also implies that it is possible to design and
 186 implement radically different code generators in the LLVM system that do not
 187 make use of any of the built-in components.  Doing so is not recommended at all,
 188 but could be required for radically different targets that do not fit into the
 189 LLVM machine description model: FPGAs for example.</p>
 190
 191 </div>
 192
 193 <!-- ======================================================================= -->
 194 <div class="doc_subsection">
 195  <a name="high-level-design">The high-level design of the code generator</a>
 196 </div>
 197
 198 <div class="doc_text">
 199
 200 <p>The LLVM target-independent code generator is designed to support efficient and
 201 quality code generation for standard register-based microprocessors.  Code
 202 generation in this model is divided into the following stages:</p>
 203
 204 <ol>
 205 <li><b><a href="#instselect">Instruction Selection</a></b> - This phase
 206 determines an efficient way to express the input LLVM code in the target
 207 instruction set.
 208 This stage produces the initial code for the program in the target instruction
 209 set, then makes use of virtual registers in SSA form and physical registers that
 210 represent any required register assignments due to target constraints or calling
 211 conventions.  This step turns the LLVM code into a DAG of target
 212 instructions.</li>
 213
 214 <li><b><a href="#selectiondag_sched">Scheduling and Formation</a></b> - This
 215 phase takes the DAG of target instructions produced by the instruction selection
 216 phase, determines an ordering of the instructions, then emits the instructions
 217 as <tt><a href="#machineinstr">MachineInstr</a></tt>s with that ordering.  Note
 218 that we describe this in the <a href="#instselect">instruction selection
 219 section</a> because it operates on a <a
 220 href="#selectiondag_intro">SelectionDAG</a>.
 221 </li>
 222
 223 <li><b><a href="#ssamco">SSA-based Machine Code Optimizations</a></b> - This
 224 optional stage consists of a series of machine-code optimizations that
 225 operate on the SSA-form produced by the instruction selector.  Optimizations
 226 like modulo-scheduling or peephole optimization work here.
 227 </li>
 228
 229 <li><b><a href="#regalloc">Register Allocation</a></b> - The
 230 target code is transformed from an infinite virtual register file in SSA form
 231 to the concrete register file used by the target.  This phase introduces spill
 232 code and eliminates all virtual register references from the program.</li>
 233
 234 <li><b><a href="#proepicode">Prolog/Epilog Code Insertion</a></b> - Once the
 235 machine code has been generated for the function and the amount of stack space
 236 required is known (used for LLVM alloca's and spill slots), the prolog and
 237 epilog code for the function can be inserted and "abstract stack location
 238 references" can be eliminated.  This stage is responsible for implementing
 239 optimizations like frame-pointer elimination and stack packing.</li>
 240
 241 <li><b><a href="#latemco">Late Machine Code Optimizations</a></b> - Optimizations
 242 that operate on "final" machine code can go here, such as spill code scheduling
 243 and peephole optimizations.</li>
 244
 245 <li><b><a href="#codeemit">Code Emission</a></b> - The final stage actually
 246 puts out the code for the current function, either in the target assembler
 247 format or in machine code.</li>
 248
 249 </ol>
 250
 251 <p>The code generator is based on the assumption that the instruction selector
 252 will use an optimal pattern matching selector to create high-quality sequences of
 253 native instructions.  Alternative code generator designs based on pattern
 254 expansion and aggressive iterative peephole optimization are much slower.  This
 255 design permits efficient compilation (important for JIT environments) and
 256 aggressive optimization (used when generating code offline) by allowing
 257 components of varying levels of sophistication to be used for any step of
 258 compilation.</p>
 259
 260 <p>In addition to these stages, target implementations can insert arbitrary
 261 target-specific passes into the flow.  For example, the X86 target uses a
 262 special pass to handle the 80x87 floating point stack architecture.  Other
 263 targets with unusual requirements can be supported with custom passes as
 264 needed.</p>
 265
 266 </div>
 267
 268
 269 <!-- ======================================================================= -->
 270 <div class="doc_subsection">
 271  <a name="tablegen">Using TableGen for target description</a>
 272 </div>
 273
 274 <div class="doc_text">
 275
 276 <p>The target description classes require a detailed description of the target
 277 architecture.  These target descriptions often have a large amount of common
 278 information (e.g., an <tt>add</tt> instruction is almost identical to a
 279 <tt>sub</tt> instruction).
 280 In order to allow the maximum amount of commonality to be factored out, the LLVM
 281 code generator uses the <a href="TableGenFundamentals.html">TableGen</a> tool to
 282 describe big chunks of the target machine, which allows the use of
 283 domain-specific and target-specific abstractions to reduce the amount of
 284 repetition.</p>
 285
 286 <p>As LLVM continues to be developed and refined, we plan to move more and more
 287 of the target description to the <tt>.td</tt> form.  Doing so gives us a
 288 number of advantages.  The most important is that it makes it easier to port
 289 LLVM because it reduces the amount of C++ code that has to be written, and the
 290 surface area of the code generator that needs to be understood before someone
 291 can get something working.  Second, it makes it easier to change things. In
 292 particular, if tables and other things are all emitted by <tt>tblgen</tt>, we
 293 only need a change in one place (<tt>tblgen</tt>) to update all of the targets
 294 to a new interface.</p>
 295
 296 </div>
 297
 298 <!-- *********************************************************************** -->
 299 <div class="doc_section">
 300   <a name="targetdesc">Target description classes</a>
 301 </div>
 302 <!-- *********************************************************************** -->
 303
 304 <div class="doc_text">
 305
 306 <p>The LLVM target description classes (located in the
 307 <tt>include/llvm/Target</tt> directory) provide an abstract description of the
 308 target machine independent of any particular client.  These classes are
 309 designed to capture the <i>abstract</i> properties of the target (such as the
 310 instructions and registers it has), and do not incorporate any particular pieces
 311 of code generation algorithms.</p>
 312
 313 <p>All of the target description classes (except the <tt><a
 314 href="#targetdata">TargetData</a></tt> class) are designed to be subclassed by
 315 the concrete target implementation, and have virtual methods implemented.  To
 316 get to these implementations, the <tt><a
 317 href="#targetmachine">TargetMachine</a></tt> class provides accessors that
 318 should be implemented by the target.</p>
 319
 320 </div>
 321
 322 <!-- ======================================================================= -->
 323 <div class="doc_subsection">
 324   <a name="targetmachine">The <tt>TargetMachine</tt> class</a>
 325 </div>
 326
 327 <div class="doc_text">
 328
 329 <p>The <tt>TargetMachine</tt> class provides virtual methods that are used to
 330 access the target-specific implementations of the various target description
 331 classes via the <tt>get*Info</tt> methods (<tt>getInstrInfo</tt>,
 332 <tt>getRegisterInfo</tt>, <tt>getFrameInfo</tt>, etc.).  This class is
 333 designed to be specialized by
 334 a concrete target implementation (e.g., <tt>X86TargetMachine</tt>) which
 335 implements the various virtual methods.  The only required target description
 336 class is the <a href="#targetdata"><tt>TargetData</tt></a> class, but if the
 337 code generator components are to be used, the other interfaces should be
 338 implemented as well.</p>
 339
 340 </div>
 341
 342
 343 <!-- ======================================================================= -->
 344 <div class="doc_subsection">
 345   <a name="targetdata">The <tt>TargetData</tt> class</a>
 346 </div>
 347
 348 <div class="doc_text">
 349
 350 <p>The <tt>TargetData</tt> class is the only required target description class,
 351 and it is the only class that is not extensible (you cannot derived  a new
 352 class from it).  <tt>TargetData</tt> specifies information about how the target
 353 lays out memory for structures, the alignment requirements for various data
 354 types, the size of pointers in the target, and whether the target is
 355 little-endian or big-endian.</p>
 356
 357 </div>
 358
 359 <!-- ======================================================================= -->
 360 <div class="doc_subsection">
 361   <a name="targetlowering">The <tt>TargetLowering</tt> class</a>
 362 </div>
 363
 364 <div class="doc_text">
 365
 366 <p>The <tt>TargetLowering</tt> class is used by SelectionDAG based instruction
 367 selectors primarily to describe how LLVM code should be lowered to SelectionDAG
 368 operations.  Among other things, this class indicates:</p>
 369
 370 <ul>
 371   <li>an initial register class to use for various <tt>ValueType</tt>s</li>
 372   <li>which operations are natively supported by the target machine</li>
 373   <li>the return type of <tt>setcc</tt> operations</li>
 374   <li>the type to use for shift amounts</li>
 375   <li>various high-level characteristics, like whether it is profitable to turn
 376       division by a constant into a multiplication sequence</li>
 377 </ol>
 378
 379 </div>
 380
 381 <!-- ======================================================================= -->
 382 <div class="doc_subsection">
 383   <a name="mregisterinfo">The <tt>MRegisterInfo</tt> class</a>
 384 </div>
 385
 386 <div class="doc_text">
 387
 388 <p>The <tt>MRegisterInfo</tt> class (which will eventually be renamed to
 389 <tt>TargetRegisterInfo</tt>) is used to describe the register file of the
 390 target and any interactions between the registers.</p>
 391
 392 <p>Registers in the code generator are represented in the code generator by
 393 unsigned integers.  Physical registers (those that actually exist in the target
 394 description) are unique small numbers, and virtual registers are generally
 395 large.  Note that register #0 is reserved as a flag value.</p>
 396
 397 <p>Each register in the processor description has an associated
 398 <tt>TargetRegisterDesc</tt> entry, which provides a textual name for the
 399 register (used for assembly output and debugging dumps) and a set of aliases
 400 (used to indicate whether one register overlaps with another).
 401 </p>
 402
 403 <p>In addition to the per-register description, the <tt>MRegisterInfo</tt> class
 404 exposes a set of processor specific register classes (instances of the
 405 <tt>TargetRegisterClass</tt> class).  Each register class contains sets of
 406 registers that have the same properties (for example, they are all 32-bit
 407 integer registers).  Each SSA virtual register created by the instruction
 408 selector has an associated register class.  When the register allocator runs, it
 409 replaces virtual registers with a physical register in the set.</p>
 410
 411 <p>
 412 The target-specific implementations of these classes is auto-generated from a <a
 413 href="TableGenFundamentals.html">TableGen</a> description of the register file.
 414 </p>
 415
 416 </div>
 417
 418 <!-- ======================================================================= -->
 419 <div class="doc_subsection">
 420   <a name="targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a>
 421 </div>
 422
 423 <div class="doc_text">
 424   <p>The <tt>TargetInstrInfo</tt> class is used to describe the machine
 425   instructions supported by the target. It is essentially an array of
 426   <tt>TargetInstrDescriptor</tt> objects, each of which describes one
 427   instruction the target supports. Descriptors define things like the mnemonic
 428   for the opcode, the number of operands, the list of implicit register uses
 429   and defs, whether the instruction has certain target-independent properties
 430   (accesses memory, is commutable, etc), and holds any target-specific
 431   flags.</p>
 432 </div>
 433
 434 <!-- ======================================================================= -->
 435 <div class="doc_subsection">
 436   <a name="targetframeinfo">The <tt>TargetFrameInfo</tt> class</a>
 437 </div>
 438
 439 <div class="doc_text">
 440   <p>The <tt>TargetFrameInfo</tt> class is used to provide information about the
 441   stack frame layout of the target. It holds the direction of stack growth,
 442   the known stack alignment on entry to each function, and the offset to the
 443   local area.  The offset to the local area is the offset from the stack
 444   pointer on function entry to the first location where function data (local
 445   variables, spill locations) can be stored.</p>
 446 </div>
 447
 448 <!-- ======================================================================= -->
 449 <div class="doc_subsection">
 450   <a name="targetsubtarget">The <tt>TargetSubtarget</tt> class</a>
 451 </div>
 452
 453 <div class="doc_text">
 454   <p>The <tt>TargetSubtarget</tt> class is used to provide information about the
 455   specific chip set being targeted.  A sub-target informs code generation of
 456   which instructions are supported, instruction latencies and instruction
 457   execution itinerary; i.e., which processing units are used, in what order, and
 458   for how long.</p>
 459 </div>
 460
 461
 462 <!-- ======================================================================= -->
 463 <div class="doc_subsection">
 464   <a name="targetjitinfo">The <tt>TargetJITInfo</tt> class</a>
 465 </div>
 466
 467 <div class="doc_text">
 468   <p>The <tt>TargetJITInfo</tt> class exposes an abstract interface used by the
 469   Just-In-Time code generator to perform target-specific activities, such as
 470   emitting stubs.  If a <tt>TargetMachine</tt> supports JIT code generation, it
 471   should provide one of these objects through the <tt>getJITInfo</tt>
 472   method.</p>
 473 </div>
 474
 475 <!-- *********************************************************************** -->
 476 <div class="doc_section">
 477   <a name="codegendesc">Machine code description classes</a>
 478 </div>
 479 <!-- *********************************************************************** -->
 480
 481 <div class="doc_text">
 482
 483 <p>At the high-level, LLVM code is translated to a machine specific
 484 representation formed out of
 485 <a href="#machinefunction"><tt>MachineFunction</tt></a>,
 486 <a href="#machinebasicblock"><tt>MachineBasicBlock</tt></a>, and <a
 487 href="#machineinstr"><tt>MachineInstr</tt></a> instances
 488 (defined in <tt>include/llvm/CodeGen</tt>).  This representation is completely
 489 target agnostic, representing instructions in their most abstract form: an
 490 opcode and a series of operands.  This representation is designed to support
 491 both an SSA representation for machine code, as well as a register allocated,
 492 non-SSA form.</p>
 493
 494 </div>
 495
 496 <!-- ======================================================================= -->
 497 <div class="doc_subsection">
 498   <a name="machineinstr">The <tt>MachineInstr</tt> class</a>
 499 </div>
 500
 501 <div class="doc_text">
 502
 503 <p>Target machine instructions are represented as instances of the
 504 <tt>MachineInstr</tt> class.  This class is an extremely abstract way of
 505 representing machine instructions.  In particular, it only keeps track of
 506 an opcode number and a set of operands.</p>
 507
 508 <p>The opcode number is a simple unsigned integer that only has meaning to a
 509 specific backend.  All of the instructions for a target should be defined in
 510 the <tt>*InstrInfo.td</tt> file for the target. The opcode enum values
 511 are auto-generated from this description.  The <tt>MachineInstr</tt> class does
 512 not have any information about how to interpret the instruction (i.e., what the
 513 semantics of the instruction are); for that you must refer to the
 514 <tt><a href="#targetinstrinfo">TargetInstrInfo</a></tt> class.</p>
 515
 516 <p>The operands of a machine instruction can be of several different types:
 517 a register reference, a constant integer, a basic block reference, etc.  In
 518 addition, a machine operand should be marked as a def or a use of the value
 519 (though only registers are allowed to be defs).</p>
 520
 521 <p>By convention, the LLVM code generator orders instruction operands so that
 522 all register definitions come before the register uses, even on architectures
 523 that are normally printed in other orders.  For example, the SPARC add
 524 instruction: "<tt>add %i1, %i2, %i3</tt>" adds the "%i1", and "%i2" registers
 525 and stores the result into the "%i3" register.  In the LLVM code generator,
 526 the operands should be stored as "<tt>%i3, %i1, %i2</tt>": with the destination
 527 first.</p>
 528
 529 <p>Keeping destination (definition) operands at the beginning of the operand
 530 list has several advantages.  In particular, the debugging printer will print
 531 the instruction like this:</p>
 532
 533 <div class="doc_code">
 534 <pre>
 535 %r3 = add %i1, %i2
 536 </pre>
 537 </div>
 538
 539 <p>Also if the first operand is a def, it is easier to <a
 540 href="#buildmi">create instructions</a> whose only def is the first
 541 operand.</p>
 542
 543 </div>
 544
 545 <!-- _______________________________________________________________________ -->
 546 <div class="doc_subsubsection">
 547   <a name="buildmi">Using the <tt>MachineInstrBuilder.h</tt> functions</a>
 548 </div>
 549
 550 <div class="doc_text">
 551
 552 <p>Machine instructions are created by using the <tt>BuildMI</tt> functions,
 553 located in the <tt>include/llvm/CodeGen/MachineInstrBuilder.h</tt> file.  The
 554 <tt>BuildMI</tt> functions make it easy to build arbitrary machine
 555 instructions.  Usage of the <tt>BuildMI</tt> functions look like this:</p>
 556
 557 <div class="doc_code">
 558 <pre>
 559 // Create a 'DestReg = mov 42' (rendered in X86 assembly as 'mov DestReg, 42')
 560 // instruction.  The '1' specifies how many operands will be added.
 561 MachineInstr *MI = BuildMI(X86::MOV32ri, 1, DestReg).addImm(42);
 562
 563 // Create the same instr, but insert it at the end of a basic block.
 564 MachineBasicBlock &amp;MBB = ...
 565 BuildMI(MBB, X86::MOV32ri, 1, DestReg).addImm(42);
 566
 567 // Create the same instr, but insert it before a specified iterator point.
 568 MachineBasicBlock::iterator MBBI = ...
 569 BuildMI(MBB, MBBI, X86::MOV32ri, 1, DestReg).addImm(42);
 570
 571 // Create a 'cmp Reg, 0' instruction, no destination reg.
 572 MI = BuildMI(X86::CMP32ri, 2).addReg(Reg).addImm(0);
 573 // Create an 'sahf' instruction which takes no operands and stores nothing.
 574 MI = BuildMI(X86::SAHF, 0);
 575
 576 // Create a self looping branch instruction.
 577 BuildMI(MBB, X86::JNE, 1).addMBB(&amp;MBB);
 578 </pre>
 579 </div>
 580
 581 <p>The key thing to remember with the <tt>BuildMI</tt> functions is that you
 582 have to specify the number of operands that the machine instruction will take.
 583 This allows for efficient memory allocation.  You also need to specify if
 584 operands default to be uses of values, not definitions.  If you need to add a
 585 definition operand (other than the optional destination register), you must
 586 explicitly mark it as such:</p>
 587
 588 <div class="doc_code">
 589 <pre>
 590 MI.addReg(Reg, MachineOperand::Def);
 591 </pre>
 592 </div>
 593
 594 </div>
 595
 596 <!-- _______________________________________________________________________ -->
 597 <div class="doc_subsubsection">
 598   <a name="fixedregs">Fixed (preassigned) registers</a>
 599 </div>
 600
 601 <div class="doc_text">
 602
 603 <p>One important issue that the code generator needs to be aware of is the
 604 presence of fixed registers.  In particular, there are often places in the
 605 instruction stream where the register allocator <em>must</em> arrange for a
 606 particular value to be in a particular register.  This can occur due to
 607 limitations of the instruction set (e.g., the X86 can only do a 32-bit divide
 608 with the <tt>EAX</tt>/<tt>EDX</tt> registers), or external factors like calling
 609 conventions.  In any case, the instruction selector should emit code that
 610 copies a virtual register into or out of a physical register when needed.</p>
 611
 612 <p>For example, consider this simple LLVM example:</p>
 613
 614 <div class="doc_code">
 615 <pre>
 616 int %test(int %X, int %Y) {
 617   %Z = div int %X, %Y
 618   ret int %Z
 619 }
 620 </pre>
 621 </div>
 622
 623 <p>The X86 instruction selector produces this machine code for the <tt>div</tt>
 624 and <tt>ret</tt> (use
 625 "<tt>llc X.bc -march=x86 -print-machineinstrs</tt>" to get this):</p>
 626
 627 <div class="doc_code">
 628 <pre>
 629 ;; Start of div
 630 %EAX = mov %reg1024           ;; Copy X (in reg1024) into EAX
 631 %reg1027 = sar %reg1024, 31
 632 %EDX = mov %reg1027           ;; Sign extend X into EDX
 633 idiv %reg1025                 ;; Divide by Y (in reg1025)
 634 %reg1026 = mov %EAX           ;; Read the result (Z) out of EAX
 635
 636 ;; Start of ret
 637 %EAX = mov %reg1026           ;; 32-bit return value goes in EAX
 638 ret
 639 </pre>
 640 </div>
 641
 642 <p>By the end of code generation, the register allocator has coalesced
 643 the registers and deleted the resultant identity moves producing the
 644 following code:</p>
 645
 646 <div class="doc_code">
 647 <pre>
 648 ;; X is in EAX, Y is in ECX
 649 mov %EAX, %EDX
 650 sar %EDX, 31
 651 idiv %ECX
 652 ret
 653 </pre>
 654 </div>
 655
 656 <p>This approach is extremely general (if it can handle the X86 architecture,
 657 it can handle anything!) and allows all of the target specific
 658 knowledge about the instruction stream to be isolated in the instruction
 659 selector.  Note that physical registers should have a short lifetime for good
 660 code generation, and all physical registers are assumed dead on entry to and
 661 exit from basic blocks (before register allocation).  Thus, if you need a value
 662 to be live across basic block boundaries, it <em>must</em> live in a virtual
 663 register.</p>
 664
 665 </div>
 666
 667 <!-- _______________________________________________________________________ -->
 668 <div class="doc_subsubsection">
 669   <a name="ssa">Machine code in SSA form</a>
 670 </div>
 671
 672 <div class="doc_text">
 673
 674 <p><tt>MachineInstr</tt>'s are initially selected in SSA-form, and
 675 are maintained in SSA-form until register allocation happens.  For the most
 676 part, this is trivially simple since LLVM is already in SSA form; LLVM PHI nodes
 677 become machine code PHI nodes, and virtual registers are only allowed to have a
 678 single definition.</p>
 679
 680 <p>After register allocation, machine code is no longer in SSA-form because there
 681 are no virtual registers left in the code.</p>
 682
 683 </div>
 684
 685 <!-- ======================================================================= -->
 686 <div class="doc_subsection">
 687   <a name="machinebasicblock">The <tt>MachineBasicBlock</tt> class</a>
 688 </div>
 689
 690 <div class="doc_text">
 691
 692 <p>The <tt>MachineBasicBlock</tt> class contains a list of machine instructions
 693 (<tt><a href="#machineinstr">MachineInstr</a></tt> instances).  It roughly
 694 corresponds to the LLVM code input to the instruction selector, but there can be
 695 a one-to-many mapping (i.e. one LLVM basic block can map to multiple machine
 696 basic blocks). The <tt>MachineBasicBlock</tt> class has a
 697 "<tt>getBasicBlock</tt>" method, which returns the LLVM basic block that it
 698 comes from.</p>
 699
 700 </div>
 701
 702 <!-- ======================================================================= -->
 703 <div class="doc_subsection">
 704   <a name="machinefunction">The <tt>MachineFunction</tt> class</a>
 705 </div>
 706
 707 <div class="doc_text">
 708
 709 <p>The <tt>MachineFunction</tt> class contains a list of machine basic blocks
 710 (<tt><a href="#machinebasicblock">MachineBasicBlock</a></tt> instances).  It
 711 corresponds one-to-one with the LLVM function input to the instruction selector.
 712 In addition to a list of basic blocks, the <tt>MachineFunction</tt> contains a
 713 a <tt>MachineConstantPool</tt>, a <tt>MachineFrameInfo</tt>, a
 714 <tt>MachineFunctionInfo</tt>, a <tt>SSARegMap</tt>, and a set of live in and
 715 live out registers for the function.  See
 716 <tt>include/llvm/CodeGen/MachineFunction.h</tt> for more information.</p>
 717
 718 </div>
 719
 720 <!-- *********************************************************************** -->
 721 <div class="doc_section">
 722   <a name="codegenalgs">Target-independent code generation algorithms</a>
 723 </div>
 724 <!-- *********************************************************************** -->
 725
 726 <div class="doc_text">
 727
 728 <p>This section documents the phases described in the <a
 729 href="#high-level-design">high-level design of the code generator</a>.  It
 730 explains how they work and some of the rationale behind their design.</p>
 731
 732 </div>
 733
 734 <!-- ======================================================================= -->
 735 <div class="doc_subsection">
 736   <a name="instselect">Instruction Selection</a>
 737 </div>
 738
 739 <div class="doc_text">
 740 <p>
 741 Instruction Selection is the process of translating LLVM code presented to the
 742 code generator into target-specific machine instructions.  There are several
 743 well-known ways to do this in the literature.  In LLVM there are two main forms:
 744 the SelectionDAG based instruction selector framework and an old-style 'simple'
 745 instruction selector, which effectively peephole selects each LLVM instruction
 746 into a series of machine instructions.  We recommend that all targets use the
 747 SelectionDAG infrastructure.
 748 </p>
 749
 750 <p>Portions of the DAG instruction selector are generated from the target
 751 description (<tt>*.td</tt>) files.  Our goal is for the entire instruction
 752 selector to be generated from these <tt>.td</tt> files.</p>
 753 </div>
 754
 755 <!-- _______________________________________________________________________ -->
 756 <div class="doc_subsubsection">
 757   <a name="selectiondag_intro">Introduction to SelectionDAGs</a>
 758 </div>
 759
 760 <div class="doc_text">
 761
 762 <p>The SelectionDAG provides an abstraction for code representation in a way
 763 that is amenable to instruction selection using automatic techniques
 764 (e.g. dynamic-programming based optimal pattern matching selectors). It is also
 765 well-suited to other phases of code generation; in particular,
 766 instruction scheduling (SelectionDAG's are very close to scheduling DAGs
 767 post-selection).  Additionally, the SelectionDAG provides a host representation
 768 where a large variety of very-low-level (but target-independent)
 769 <a href="#selectiondag_optimize">optimizations</a> may be
 770 performed; ones which require extensive information about the instructions
 771 efficiently supported by the target.</p>
 772
 773 <p>The SelectionDAG is a Directed-Acyclic-Graph whose nodes are instances of the
 774 <tt>SDNode</tt> class.  The primary payload of the <tt>SDNode</tt> is its
 775 operation code (Opcode) that indicates what operation the node performs and
 776 the operands to the operation.
 777 The various operation node types are described at the top of the
 778 <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt> file.</p>
 779
 780 <p>Although most operations define a single value, each node in the graph may
 781 define multiple values.  For example, a combined div/rem operation will define
 782 both the dividend and the remainder. Many other situations require multiple
 783 values as well.  Each node also has some number of operands, which are edges
 784 to the node defining the used value.  Because nodes may define multiple values,
 785 edges are represented by instances of the <tt>SDOperand</tt> class, which is
 786 a <tt>&lt;SDNode, unsigned&gt;</tt> pair, indicating the node and result
 787 value being used, respectively.  Each value produced by an <tt>SDNode</tt> has
 788 an associated <tt>MVT::ValueType</tt> indicating what type the value is.</p>
 789
 790 <p>SelectionDAGs contain two different kinds of values: those that represent
 791 data flow and those that represent control flow dependencies.  Data values are
 792 simple edges with an integer or floating point value type.  Control edges are
 793 represented as "chain" edges which are of type <tt>MVT::Other</tt>.  These edges
 794 provide an ordering between nodes that have side effects (such as
 795 loads, stores, calls, returns, etc).  All nodes that have side effects should
 796 take a token chain as input and produce a new one as output.  By convention,
 797 token chain inputs are always operand #0, and chain results are always the last
 798 value produced by an operation.</p>
 799
 800 <p>A SelectionDAG has designated "Entry" and "Root" nodes.  The Entry node is
 801 always a marker node with an Opcode of <tt>ISD::EntryToken</tt>.  The Root node
 802 is the final side-effecting node in the token chain. For example, in a single
 803 basic block function it would be the return node.</p>
 804
 805 <p>One important concept for SelectionDAGs is the notion of a "legal" vs.
 806 "illegal" DAG.  A legal DAG for a target is one that only uses supported
 807 operations and supported types.  On a 32-bit PowerPC, for example, a DAG with
 808 a value of type i1, i8, i16, or i64 would be illegal, as would a DAG that uses a
 809 SREM or UREM operation.  The
 810 <a href="#selectiondag_legalize">legalize</a> phase is responsible for turning
 811 an illegal DAG into a legal DAG.</p>
 812
 813 </div>
 814
 815 <!-- _______________________________________________________________________ -->
 816 <div class="doc_subsubsection">
 817   <a name="selectiondag_process">SelectionDAG Instruction Selection Process</a>
 818 </div>
 819
 820 <div class="doc_text">
 821
 822 <p>SelectionDAG-based instruction selection consists of the following steps:</p>
 823
 824 <ol>
 825 <li><a href="#selectiondag_build">Build initial DAG</a> - This stage
 826     performs a simple translation from the input LLVM code to an illegal
 827     SelectionDAG.</li>
 828 <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> - This stage
 829     performs simple optimizations on the SelectionDAG to simplify it, and
 830     recognize meta instructions (like rotates and <tt>div</tt>/<tt>rem</tt>
 831     pairs) for targets that support these meta operations.  This makes the
 832     resultant code more efficient and the <a href="#selectiondag_select">select
 833     instructions from DAG</a> phase (below) simpler.</li>
 834 <li><a href="#selectiondag_legalize">Legalize SelectionDAG</a> - This stage
 835     converts the illegal SelectionDAG to a legal SelectionDAG by eliminating
 836     unsupported operations and data types.</li>
 837 <li><a href="#selectiondag_optimize">Optimize SelectionDAG (#2)</a> - This
 838     second run of the SelectionDAG optimizes the newly legalized DAG to
 839     eliminate inefficiencies introduced by legalization.</li>
 840 <li><a href="#selectiondag_select">Select instructions from DAG</a> - Finally,
 841     the target instruction selector matches the DAG operations to target
 842     instructions.  This process translates the target-independent input DAG into
 843     another DAG of target instructions.</li>
 844 <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation</a>
 845     - The last phase assigns a linear order to the instructions in the
 846     target-instruction DAG and emits them into the MachineFunction being
 847     compiled.  This step uses traditional prepass scheduling techniques.</li>
 848 </ol>
 849
 850 <p>After all of these steps are complete, the SelectionDAG is destroyed and the
 851 rest of the code generation passes are run.</p>
 852
 853 <p>One great way to visualize what is going on here is to take advantage of a
 854 few LLC command line options.  In particular, the <tt>-view-isel-dags</tt>
 855 option pops up a window with the SelectionDAG input to the Select phase for all
 856 of the code compiled (if you only get errors printed to the console while using
 857 this, you probably <a href="ProgrammersManual.html#ViewGraph">need to configure
 858 your system</a> to add support for it).  The <tt>-view-sched-dags</tt> option
 859 views the SelectionDAG output from the Select phase and input to the Scheduler
 860 phase.</p>
 861
 862 </div>
 863
 864 <!-- _______________________________________________________________________ -->
 865 <div class="doc_subsubsection">
 866   <a name="selectiondag_build">Initial SelectionDAG Construction</a>
 867 </div>
 868
 869 <div class="doc_text">
 870
 871 <p>The initial SelectionDAG is na&iuml;vely peephole expanded from the LLVM
 872 input by the <tt>SelectionDAGLowering</tt> class in the
 873 <tt>lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp</tt> file.  The intent of this
 874 pass is to expose as much low-level, target-specific details to the SelectionDAG
 875 as possible.  This pass is mostly hard-coded (e.g. an LLVM <tt>add</tt> turns
 876 into an <tt>SDNode add</tt> while a <tt>geteelementptr</tt> is expanded into the
 877 obvious arithmetic). This pass requires target-specific hooks to lower calls,
 878 returns, varargs, etc.  For these features, the
 879 <tt><a href="#targetlowering">TargetLowering</a></tt> interface is used.</p>
 880
 881 </div>
 882
 883 <!-- _______________________________________________________________________ -->
 884 <div class="doc_subsubsection">
 885   <a name="selectiondag_legalize">SelectionDAG Legalize Phase</a>
 886 </div>
 887
 888 <div class="doc_text">
 889
 890 <p>The Legalize phase is in charge of converting a DAG to only use the types and
 891 operations that are natively supported by the target.  This involves two major
 892 tasks:</p>
 893
 894 <ol>
 895 <li><p>Convert values of unsupported types to values of supported types.</p>
 896     <p>There are two main ways of doing this: converting small types to
 897        larger types ("promoting"), and breaking up large integer types
 898        into smaller ones ("expanding").  For example, a target might require
 899        that all f32 values are promoted to f64 and that all i1/i8/i16 values
 900        are promoted to i32.  The same target might require that all i64 values
 901        be expanded into i32 values.  These changes can insert sign and zero
 902        extensions as needed to make sure that the final code has the same
 903        behavior as the input.</p>
 904     <p>A target implementation tells the legalizer which types are supported
 905        (and which register class to use for them) by calling the
 906        <tt>addRegisterClass</tt> method in its TargetLowering constructor.</p>
 907 </li>
 908
 909 <li><p>Eliminate operations that are not supported by the target.</p>
 910     <p>Targets often have weird constraints, such as not supporting every
 911        operation on every supported datatype (e.g. X86 does not support byte
 912        conditional moves and PowerPC does not support sign-extending loads from
 913        a 16-bit memory location).  Legalize takes care of this by open-coding
 914        another sequence of operations to emulate the operation ("expansion"), by
 915        promoting one type to a larger type that supports the operation
 916        ("promotion"), or by using a target-specific hook to implement the
 917        legalization ("custom").</p>
 918     <p>A target implementation tells the legalizer which operations are not
 919        supported (and which of the above three actions to take) by calling the
 920        <tt>setOperationAction</tt> method in its <tt>TargetLowering</tt>
 921        constructor.</p>
 922 </li>
 923 </ol>
 924
 925 <p>Prior to the existance of the Legalize pass, we required that every target
 926 <a href="#selectiondag_optimize">selector</a> supported and handled every
 927 operator and type even if they are not natively supported.  The introduction of
 928 the Legalize phase allows all of the cannonicalization patterns to be shared
 929 across targets, and makes it very easy to optimize the cannonicalized code
 930 because it is still in the form of a DAG.</p>
 931
 932 </div>
 933
 934 <!-- _______________________________________________________________________ -->
 935 <div class="doc_subsubsection">
 936   <a name="selectiondag_optimize">SelectionDAG Optimization Phase: the DAG
 937   Combiner</a>
 938 </div>
 939
 940 <div class="doc_text">
 941
 942 <p>The SelectionDAG optimization phase is run twice for code generation: once
 943 immediately after the DAG is built and once after legalization.  The first run
 944 of the pass allows the initial code to be cleaned up (e.g. performing
 945 optimizations that depend on knowing that the operators have restricted type
 946 inputs).  The second run of the pass cleans up the messy code generated by the
 947 Legalize pass, which allows Legalize to be very simple (it can focus on making
 948 code legal instead of focusing on generating <em>good</em> and legal code).</p>
 949
 950 <p>One important class of optimizations performed is optimizing inserted sign
 951 and zero extension instructions.  We currently use ad-hoc techniques, but could
 952 move to more rigorous techniques in the future.  Here are some good papers on
 953 the subject:</p>
 954
 955 <p>
 956  "<a href="http://www.eecs.harvard.edu/~nr/pubs/widen-abstract.html">Widening
 957  integer arithmetic</a>"<br>
 958  Kevin Redwine and Norman Ramsey<br>
 959  International Conference on Compiler Construction (CC) 2004
 960 </p>
 961
 962
 963 <p>
 964  "<a href="http://portal.acm.org/citation.cfm?doid=512529.512552">Effective
 965  sign extension elimination</a>"<br>
 966  Motohiro Kawahito, Hideaki Komatsu, and Toshio Nakatani<br>
 967  Proceedings of the ACM SIGPLAN 2002 Conference on Programming Language Design
 968  and Implementation.
 969 </p>
 970
 971 </div>
 972
 973 <!-- _______________________________________________________________________ -->
 974 <div class="doc_subsubsection">
 975   <a name="selectiondag_select">SelectionDAG Select Phase</a>
 976 </div>
 977
 978 <div class="doc_text">
 979
 980 <p>The Select phase is the bulk of the target-specific code for instruction
 981 selection.  This phase takes a legal SelectionDAG as input, pattern matches the
 982 instructions supported by the target to this DAG, and produces a new DAG of
 983 target code.  For example, consider the following LLVM fragment:</p>
 984
 985 <div class="doc_code">
 986 <pre>
 987 %t1 = add float %W, %X
 988 %t2 = mul float %t1, %Y
 989 %t3 = add float %t2, %Z
 990 </pre>
 991 </div>
 992
 993 <p>This LLVM code corresponds to a SelectionDAG that looks basically like
 994 this:</p>
 995
 996 <div class="doc_code">
 997 <pre>
 998 (fadd:f32 (fmul:f32 (fadd:f32 W, X), Y), Z)
 999 </pre>
1000 </div>
1001
1002 <p>If a target supports floating point multiply-and-add (FMA) operations, one
1003 of the adds can be merged with the multiply.  On the PowerPC, for example, the
1004 output of the instruction selector might look like this DAG:</p>
1005
1006 <div class="doc_code">
1007 <pre>
1008 (FMADDS (FADDS W, X), Y, Z)
1009 </pre>
1010 </div>
1011
1012 <p>The <tt>FMADDS</tt> instruction is a ternary instruction that multiplies its
1013 first two operands and adds the third (as single-precision floating-point
1014 numbers).  The <tt>FADDS</tt> instruction is a simple binary single-precision
1015 add instruction.  To perform this pattern match, the PowerPC backend includes
1016 the following instruction definitions:</p>
1017
1018 <div class="doc_code">
1019 <pre>
1020 def FMADDS : AForm_1&lt;59, 29,
1021                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1022                     "fmadds $FRT, $FRA, $FRC, $FRB",
1023                     [<b>(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1024                                            F4RC:$FRB))</b>]&gt;;
1025 def FADDS : AForm_2&lt;59, 21,
1026                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
1027                     "fadds $FRT, $FRA, $FRB",
1028                     [<b>(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))</b>]&gt;;
1029 </pre>
1030 </div>
1031
1032 <p>The portion of the instruction definition in bold indicates the pattern used
1033 to match the instruction.  The DAG operators (like <tt>fmul</tt>/<tt>fadd</tt>)
1034 are defined in the <tt>lib/Target/TargetSelectionDAG.td</tt> file.
1035 "<tt>F4RC</tt>" is the register class of the input and result values.<p>
1036
1037 <p>The TableGen DAG instruction selector generator reads the instruction
1038 patterns in the <tt>.td</tt> file and automatically builds parts of the pattern
1039 matching code for your target.  It has the following strengths:</p>
1040
1041 <ul>
1042 <li>At compiler-compiler time, it analyzes your instruction patterns and tells
1043     you if your patterns make sense or not.</li>
1044 <li>It can handle arbitrary constraints on operands for the pattern match.  In
1045     particular, it is straight-forward to say things like "match any immediate
1046     that is a 13-bit sign-extended value".  For examples, see the
1047     <tt>immSExt16</tt> and related <tt>tblgen</tt> classes in the PowerPC
1048     backend.</li>
1049 <li>It knows several important identities for the patterns defined.  For
1050     example, it knows that addition is commutative, so it allows the
1051     <tt>FMADDS</tt> pattern above to match "<tt>(fadd X, (fmul Y, Z))</tt>" as
1052     well as "<tt>(fadd (fmul X, Y), Z)</tt>", without the target author having
1053     to specially handle this case.</li>
1054 <li>It has a full-featured type-inferencing system.  In particular, you should
1055     rarely have to explicitly tell the system what type parts of your patterns
1056     are.  In the <tt>FMADDS</tt> case above, we didn't have to tell
1057     <tt>tblgen</tt> that all of the nodes in the pattern are of type 'f32'.  It
1058     was able to infer and propagate this knowledge from the fact that
1059     <tt>F4RC</tt> has type 'f32'.</li>
1060 <li>Targets can define their own (and rely on built-in) "pattern fragments".
1061     Pattern fragments are chunks of reusable patterns that get inlined into your
1062     patterns during compiler-compiler time.  For example, the integer
1063     "<tt>(not x)</tt>" operation is actually defined as a pattern fragment that
1064     expands as "<tt>(xor x, -1)</tt>", since the SelectionDAG does not have a
1065     native '<tt>not</tt>' operation.  Targets can define their own short-hand
1066     fragments as they see fit.  See the definition of '<tt>not</tt>' and
1067     '<tt>ineg</tt>' for examples.</li>
1068 <li>In addition to instructions, targets can specify arbitrary patterns that
1069     map to one or more instructions using the 'Pat' class.  For example,
1070     the PowerPC has no way to load an arbitrary integer immediate into a
1071     register in one instruction. To tell tblgen how to do this, it defines:
1072     <br>
1073     <br>
1074     <div class="doc_code">
1075     <pre>
1076 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1077 def : Pat&lt;(i32 imm:$imm),
1078           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))&gt;;
1079     </pre>
1080     </div>
1081     <br>
1082     If none of the single-instruction patterns for loading an immediate into a
1083     register match, this will be used.  This rule says "match an arbitrary i32
1084     immediate, turning it into an <tt>ORI</tt> ('or a 16-bit immediate') and an
1085     <tt>LIS</tt> ('load 16-bit immediate, where the immediate is shifted to the
1086     left 16 bits') instruction".  To make this work, the
1087     <tt>LO16</tt>/<tt>HI16</tt> node transformations are used to manipulate the
1088     input immediate (in this case, take the high or low 16-bits of the
1089     immediate).</li>
1090 <li>While the system does automate a lot, it still allows you to write custom
1091     C++ code to match special cases if there is something that is hard to
1092     express.</li>
1093 </ul>
1094
1095 <p>While it has many strengths, the system currently has some limitations,
1096 primarily because it is a work in progress and is not yet finished:</p>
1097
1098 <ul>
1099 <li>Overall, there is no way to define or match SelectionDAG nodes that define
1100     multiple values (e.g. <tt>ADD_PARTS</tt>, <tt>LOAD</tt>, <tt>CALL</tt>,
1101     etc).  This is the biggest reason that you currently still <em>have to</em>
1102     write custom C++ code for your instruction selector.</li>
1103 <li>There is no great way to support matching complex addressing modes yet.  In
1104     the future, we will extend pattern fragments to allow them to define
1105     multiple values (e.g. the four operands of the <a href="#x86_memory">X86
1106     addressing mode</a>).  In addition, we'll extend fragments so that a
1107     fragment can match multiple different patterns.</li>
1108 <li>We don't automatically infer flags like isStore/isLoad yet.</li>
1109 <li>We don't automatically generate the set of supported registers and
1110     operations for the <a href="#"selectiondag_legalize>Legalizer</a> yet.</li>
1111 <li>We don't have a way of tying in custom legalized nodes yet.</li>
1112 </ul>
1113
1114 <p>Despite these limitations, the instruction selector generator is still quite
1115 useful for most of the binary and logical operations in typical instruction
1116 sets.  If you run into any problems or can't figure out how to do something,
1117 please let Chris know!</p>
1118
1119 </div>
1120
1121 <!-- _______________________________________________________________________ -->
1122 <div class="doc_subsubsection">
1123   <a name="selectiondag_sched">SelectionDAG Scheduling and Formation Phase</a>
1124 </div>
1125
1126 <div class="doc_text">
1127
1128 <p>The scheduling phase takes the DAG of target instructions from the selection
1129 phase and assigns an order.  The scheduler can pick an order depending on
1130 various constraints of the machines (i.e. order for minimal register pressure or
1131 try to cover instruction latencies).  Once an order is established, the DAG is
1132 converted to a list of <tt><a href="#machineinstr">MachineInstr</a></tt>s and
1133 the SelectionDAG is destroyed.</p>
1134
1135 <p>Note that this phase is logically separate from the instruction selection
1136 phase, but is tied to it closely in the code because it operates on
1137 SelectionDAGs.</p>
1138
1139 </div>
1140
1141 <!-- _______________________________________________________________________ -->
1142 <div class="doc_subsubsection">
1143   <a name="selectiondag_future">Future directions for the SelectionDAG</a>
1144 </div>
1145
1146 <div class="doc_text">
1147
1148 <ol>
1149 <li>Optional function-at-a-time selection.</li>
1150 <li>Auto-generate entire selector from <tt>.td</tt> file.</li>
1151 </li>
1152 </ol>
1153
1154 </div>
1155
1156 <!-- ======================================================================= -->
1157 <div class="doc_subsection">
1158   <a name="ssamco">SSA-based Machine Code Optimizations</a>
1159 </div>
1160 <div class="doc_text"><p>To Be Written</p></div>
1161
1162 <!-- ======================================================================= -->
1163 <div class="doc_subsection">
1164   <a name="liveintervals">Live Intervals</a>
1165 </div>
1166
1167 <div class="doc_text">
1168
1169 <p>Live Intervals are the ranges (intervals) where a variable is <i>live</i>.
1170 They are used by some <a href="#regalloc">register allocator</a> passes to
1171 determine if two or more virtual registers which require the same physical
1172 register are live at the same point in the program (i.e., theyconflict).  When
1173 this situation occurs, one virtual register must be <i>spilled</i>.</p>
1174
1175 </div>
1176
1177 <!-- _______________________________________________________________________ -->
1178 <div class="doc_subsubsection">
1179   <a name="livevariable_analysis">Live Variable Analysis</a>
1180 </div>
1181
1182 <div class="doc_text">
1183
1184 <p>The first step in determining the live intervals of variables is to
1185 calculate the set of registers that are immediately dead after the
1186 instruction (i.e., the instruction calculates the value, but it is
1187 never used) and the set of registers that are used by the instruction,
1188 but are never used after the instruction (i.e., they are killed). Live
1189 variable information is computed for each <i>virtual</i> register and
1190 <i>register allocatable</i> physical register in the function.  This
1191 is done in a very efficient manner because it uses SSA to sparsely
1192 compute lifetime information for virtual registers (which are in SSA
1193 form) and only has to track physical registers within a block.  Before
1194 register allocation, LLVM can assume that physical registers are only
1195 live within a single basic block.  This allows it to do a single,
1196 local analysis to resolve physical register lifetimes within each
1197 basic block. If a physical register is not register allocatable (e.g.,
1198 a stack pointer or condition codes), it is not tracked.</p>
1199
1200 <p>Physical registers may be live in to or out of a function. Live in values
1201 are typically arguments in registers. Live out values are typically return
1202 values in registers. Live in values are marked as such, and are given a dummy
1203 "defining" instruction during live intervals analysis. If the last basic block
1204 of a function is a <tt>return</tt>, then it's marked as using all live out
1205 values in the function.</p>
1206
1207 <p><tt>PHI</tt> nodes need to be handled specially, because the calculation
1208 of the live variable information from a depth first traversal of the CFG of
1209 the function won't guarantee that a virtual register used by the <tt>PHI</tt>
1210 node is defined before it's used. When a <tt>PHI</tt> node is encounted, only
1211 the definition is handled, because the uses will be handled in other basic
1212 blocks.</p>
1213
1214 <p>For each <tt>PHI</tt> node of the current basic block, we simulate an
1215 assignment at the end of the current basic block and traverse the successor
1216 basic blocks. If a successor basic block has a <tt>PHI</tt> node and one of
1217 the <tt>PHI</tt> node's operands is coming from the current basic block,
1218 then the variable is marked as <i>alive</i> within the current basic block
1219 and all of its predecessor basic blocks, until the basic block with the
1220 defining instruction is encountered.</p>
1221
1222 </div>
1223
1224 <!-- _______________________________________________________________________ -->
1225 <div class="doc_subsubsection">
1226   <a name="liveintervals_analysis">Live Intervals Analysis</a>
1227 </div>
1228
1229 <div class="doc_text">
1230 <p>To Be Written</p>
1231 </ol>
1232
1233 </div>
1234
1235 <!-- ======================================================================= -->
1236 <div class="doc_subsection">
1237   <a name="regalloc">Register Allocation</a>
1238 </div>
1239
1240 <div class="doc_text">
1241
1242 <p>The <i>Register Allocation problem</i> consists in mapping a
1243 program <i>P<sub>v</sub></i>, that can use an unbounded number of
1244 virtual registers, to a program <i>P<sub>p</sub></i> that contains a
1245 finite (possibly small) number of physical registers. Each target
1246 architecture has a different number of physical registers. If the
1247 number of physical registers is not enough to accommodate all the
1248 virtual registers, some of them will have to be mapped into
1249 memory. These virtuals are called <i>spilled virtuals</i>.</p>
1250
1251 </div>
1252
1253 <!-- _______________________________________________________________________ -->
1254
1255 <div class="doc_subsubsection">
1256   <a name="regAlloc_represent">How registers are represented in LLVM</a>
1257 </div>
1258
1259 <div class="doc_text">
1260
1261 <p>In LLVM, physical registers are denoted by integer numbers that
1262 normally range from 1 to 1023. To see how this numbering is defined
1263 for a particular architecture, you can read the
1264 <tt>GenRegisterNames.inc</tt> file for that architecture. For
1265 instance, by inspecting
1266 <tt>lib/Target/X86/X86GenRegisterNames.inc</tt> we see that the 32-bit
1267 register <tt>EAX</tt> is denoted by 15, and the MMX register
1268 <tt>MM0</tt> is mapped to 48.</p>
1269
1270 <p>Some architectures contain registers that share the same physical
1271 location. A notable example is the X86 platform. For instance, in the
1272 X86 architecture, the registers <tt>EAX</tt>, <tt>AX</tt> and
1273 <tt>AL</tt> share the first eight bits. These physical registers are
1274 marked as <i>aliased</i> in LLVM. Given a particular architecture, you
1275 can check which registers are aliased by inspecting its
1276 <tt>RegisterInfo.td</tt> file. Moreover, the method
1277 <tt>MRegisterInfo::getAliasSet(p_reg)</tt> returns an array containing
1278 all the physical registers aliased to the register <tt>p_reg</tt>.</p>
1279
1280 <p>Physical registers, in LLVM, are grouped in <i>Register Classes</i>.
1281 Elements in the same register class are functionally equivalent, and can
1282 be interchangeably used. Each virtual register can only be mapped to
1283 physical registers of a particular class. For instance, in the X86
1284 architecture, some virtuals can only be allocated to 8 bit registers.
1285 A register class is described by <tt>TargetRegisterClass</tt> objects.
1286 To discover if a virtual register is compatible with a given physical,
1287 this code can be used:
1288 </p>
1289
1290 <div class="doc_code">
1291 <pre>
1292 bool RegMapping_Fer::compatible_class(MachineFunction &mf,
1293                                       unsigned v_reg,
1294                                       unsigned p_reg) {
1295   assert(MRegisterInfo::isPhysicalRegister(p_reg) &&
1296          "Target register must be physical");
1297   const TargetRegisterClass *trc = mf.getSSARegMap()->getRegClass(v_reg);
1298   return trc->contains(p_reg);
1299 }
1300 </pre>
1301 </div>
1302
1303 <p>Sometimes, mostly for debugging purposes, it is useful to change
1304 the number of physical registers available in the target
1305 architecture. This must be done statically, inside the
1306 <tt>TargetRegsterInfo.td</tt> file. Just <tt>grep</tt> for
1307 <tt>RegisterClass</tt>, the last parameter of which is a list of
1308 registers. Just commenting some out is one simple way to avoid them
1309 being used. A more polite way is to explicitly exclude some registers
1310 from the <i>allocation order</i>. See the definition of the
1311 <tt>GR</tt> register class in
1312 <tt>lib/Target/IA64/IA64RegisterInfo.td</tt> for an example of this
1313 (e.g., <tt>numReservedRegs</tt> registers are hidden.)</p>
1314
1315 <p>Virtual registers are also denoted by integer numbers. Contrary to
1316 physical registers, different virtual registers never share the same
1317 number. The smallest virtual register is normally assigned the number
1318 1024. This may change, so, in order to know which is the first virtual
1319 register, you should access
1320 <tt>MRegisterInfo::FirstVirtualRegister</tt>. Any register whose
1321 number is greater than or equal to
1322 <tt>MRegisterInfo::FirstVirtualRegister</tt> is considered a virtual
1323 register. Whereas physical registers are statically defined in a
1324 <tt>TargetRegisterInfo.td</tt> file and cannot be created by the
1325 application developer, that is not the case with virtual registers.
1326 In order to create new virtual registers, use the method
1327 <tt>SSARegMap::createVirtualRegister()</tt>. This method will return a
1328 virtual register with the highest code.
1329 </p>
1330
1331 <p>Before register allocation, the operands of an instruction are
1332 mostly virtual registers, although physical registers may also be
1333 used. In order to check if a given machine operand is a register, use
1334 the boolean function <tt>MachineOperand::isRegister()</tt>. To obtain
1335 the integer code of a register, use
1336 <tt>MachineOperand::getReg()</tt>. An instruction may define or use a
1337 register. For instance, <tt>ADD reg:1026 := reg:1025 reg:1024</tt>
1338 defines the registers 1024, and uses registers 1025 and 1026. Given a
1339 register operand, the method <tt>MachineOperand::isUse()</tt> informs
1340 if that register is being used by the instruction. The method
1341 <tt>MachineOperand::isDef()</tt> informs if that registers is being
1342 defined.</p>
1343
1344 <p>We will call physical registers present in the LLVM bytecode before
1345 register allocation <i>pre-colored registers</i>. Pre-colored
1346 registers are used in many different situations, for instance, to pass
1347 parameters of functions calls, and to store results of particular
1348 instructions. There are two types of pre-colored registers: the ones
1349 <i>implicitly</i> defined, and those <i>explicitly</i>
1350 defined. Explicitly defined registers are normal operands, and can be
1351 accessed with <tt>MachineInstr::getOperand(int)::getReg()</tt>.  In
1352 order to check which registers are implicitly defined by an
1353 instruction, use the
1354 <tt>TargetInstrInfo::get(opcode)::ImplicitDefs</tt>, where
1355 <tt>opcode</tt> is the opcode of the target instruction. One important
1356 difference between explicit and implicit physical registers is that
1357 the latter are defined statically for each instruction, whereas the
1358 former may vary depending on the program being compiled. For example,
1359 an instruction that represents a function call will always implicitly
1360 define or use the same set of physical registers. To read the
1361 registers implicitly used by an instruction, use
1362 <tt>TargetInstrInfo::get(opcode)::ImplicitUses</tt>. Pre-colored
1363 registers impose constraints on any register allocation algorithm. The
1364 register allocator must make sure that none of them is been
1365 overwritten by the values of virtual registers while still alive.</p>
1366
1367 </div>
1368
1369 <!-- _______________________________________________________________________ -->
1370
1371 <div class="doc_subsubsection">
1372   <a name="regAlloc_howTo">Mapping virtual registers to physical registers</a>
1373 </div>
1374
1375 <div class="doc_text">
1376
1377 <p>There are two ways to map virtual registers to physical registers (or to
1378 memory slots). The first way, that we will call <i>direct mapping</i>,
1379 is based on the use of methods of the classes <tt>MRegisterInfo</tt>,
1380 and <tt>MachineOperand</tt>. The second way, that we will call
1381 <i>indirect mapping</i>, relies on the <tt>VirtRegMap</tt> class in
1382 order to insert loads and stores sending and getting values to and from
1383 memory.</p>
1384
1385 <p>The direct mapping provides more flexibility to the developer of
1386 the register allocator; however, it is more error prone, and demands
1387 more implementation work.  Basically, the programmer will have to
1388 specify where load and store instructions should be inserted in the
1389 target function being compiled in order to get and store values in
1390 memory. To assign a physical register to a virtual register present in
1391 a given operand, use <tt>MachineOperand::setReg(p_reg)</tt>. To insert
1392 a store instruction, use
1393 <tt>MRegisterInfo::storeRegToStackSlot(...)</tt>, and to insert a load
1394 instruction, use <tt>MRegisterInfo::loadRegFromStackSlot</tt>.</p>
1395
1396 <p>The indirect mapping shields the application developer from the
1397 complexities of inserting load and store instructions. In order to map
1398 a virtual register to a physical one, use
1399 <tt>VirtRegMap::assignVirt2Phys(vreg, preg)</tt>.  In order to map a
1400 certain virtual register to memory, use
1401 <tt>VirtRegMap::assignVirt2StackSlot(vreg)</tt>. This method will
1402 return the stack slot where <tt>vreg</tt>'s value will be located.  If
1403 it is necessary to map another virtual register to the same stack
1404 slot, use <tt>VirtRegMap::assignVirt2StackSlot(vreg,
1405 stack_location)</tt>. One important point to consider when using the
1406 indirect mapping, is that even if a virtual register is mapped to
1407 memory, it still needs to be mapped to a physical register. This
1408 physical register is the location where the virtual register is
1409 supposed to be found before being stored or after being reloaded.</p>
1410
1411 <p>If the indirect strategy is used, after all the virtual registers
1412 have been mapped to physical registers or stack slots, it is necessary
1413 to use a spiller object to place load and store instructions in the
1414 code. Every virtual that has been mapped to a stack slot will be
1415 stored to memory after been defined and will be loaded before being
1416 used. The implementation of the spiller tries to recycle load/store
1417 instructions, avoiding unnecessary instructions. For an example of how
1418 to invoke the spiller, see
1419 <tt>RegAllocLinearScan::runOnMachineFunction</tt> in
1420 <tt>lib/CodeGen/RegAllocLinearScan.cpp</tt>.</p>
1421
1422 </div>
1423
1424 <!-- _______________________________________________________________________ -->
1425 <div class="doc_subsubsection">
1426   <a name="regAlloc_twoAddr">Handling two address instructions</a>
1427 </div>
1428
1429 <div class="doc_text">
1430
1431 <p>With very rare exceptions (e.g., function calls), the LLVM machine
1432 code instructions are three address instructions. That is, each
1433 instruction is expected to define at most one register, and to use at
1434 most two registers.  However, some architectures use two address
1435 instructions. In this case, the defined register is also one of the
1436 used register. For instance, an instruction such as <tt>ADD %EAX,
1437 %EBX</tt>, in X86 is actually equivalent to <tt>%EAX = %EAX +
1438 %EBX</tt>.</p>
1439
1440 <p>In order to produce correct code, LLVM must convert three address
1441 instructions that represent two address instructions into true two
1442 address instructions. LLVM provides the pass
1443 <tt>TwoAddressInstructionPass</tt> for this specific purpose. It must
1444 be run before register allocation takes place. After its execution,
1445 the resulting code may no longer be in SSA form. This happens, for
1446 instance, in situations where an instruction such as <tt>%a = ADD %b
1447 %c</tt> is converted to two instructions such as:</p>
1448
1449 <div class="doc_code">
1450 <pre>
1451 %a = MOVE %b
1452 %a = ADD %a %b
1453 </pre>
1454 </div>
1455
1456 <p>Notice that, internally, the second instruction is represented as
1457 <tt>ADD %a[def/use] %b</tt>. I.e., the register operand <tt>%a</tt> is
1458 both used and defined by the instruction.</p>
1459
1460 </div>
1461
1462 <!-- _______________________________________________________________________ -->
1463 <div class="doc_subsubsection">
1464   <a name="regAlloc_ssaDecon">The SSA deconstruction phase</a>
1465 </div>
1466
1467 <div class="doc_text">
1468
1469 <p>An important transformation that happens during register allocation is called
1470 the <i>SSA Deconstruction Phase</i>. The SSA form simplifies many
1471 analyses that are performed on the control flow graph of
1472 programs. However, traditional instruction sets do not implement
1473 PHI instructions. Thus, in order to generate executable code, compilers
1474 must replace PHI instructions with other instructions that preserve their
1475 semantics.</p>
1476
1477 <p>There are many ways in which PHI instructions can safely be removed
1478 from the target code. The most traditional PHI deconstruction
1479 algorithm replaces PHI instructions with copy instructions. That is
1480 the strategy adopted by LLVM. The SSA deconstruction algorithm is
1481 implemented in n<tt>lib/CodeGen/>PHIElimination.cpp</tt>. In order to
1482 invoke this pass, the identifier <tt>PHIEliminationID</tt> must be
1483 marked as required in the code of the register allocator.</p>
1484
1485 </div>
1486
1487 <!-- _______________________________________________________________________ -->
1488 <div class="doc_subsubsection">
1489   <a name="regAlloc_fold">Instruction folding</a>
1490 </div>
1491
1492 <div class="doc_text">
1493
1494 <p><i>Instruction folding</i> is an optimization performed during
1495 register allocation that removes unnecessary copy instructions. For
1496 instance, a sequence of instructions such as:</p>
1497
1498 <div class="doc_code">
1499 <pre>
1500 %EBX = LOAD %mem_address
1501 %EAX = COPY %EBX
1502 </pre>
1503 </div>
1504
1505 <p>can be safely substituted by the single instruction:
1506
1507 <div class="doc_code">
1508 <pre>
1509 %EAX = LOAD %mem_address
1510 </pre>
1511 </div>
1512
1513 <p>Instructions can be folded with the
1514 <tt>MRegisterInfo::foldMemoryOperand(...)</tt> method. Care must be
1515 taken when folding instructions; a folded instruction can be quite
1516 different from the original instruction. See
1517 <tt>LiveIntervals::addIntervalsForSpills</tt> in
1518 <tt>lib/CodeGen/LiveIntervalAnalysis.cpp</tt> for an example of its use.</p>
1519
1520 </div>
1521
1522 <!-- _______________________________________________________________________ -->
1523
1524 <div class="doc_subsubsection">
1525   <a name="regAlloc_builtIn">Built in register allocators</a>
1526 </div>
1527
1528 <div class="doc_text">
1529
1530 <p>The LLVM infrastructure provides the application developer with
1531 three different register allocators:</p>
1532
1533 <ul>
1534   <li><i>Simple</i> - This is a very simple implementation that does
1535       not keep values in registers across instructions. This register
1536       allocator immediately spills every value right after it is
1537       computed, and reloads all used operands from memory to temporary
1538       registers before each instruction.</li>
1539   <li><i>Local</i> - This register allocator is an improvement on the
1540       <i>Simple</i> implementation. It allocates registers on a basic
1541       block level, attempting to keep values in registers and reusing
1542       registers as appropriate.</li>
1543   <li><i>Linear Scan</i> - <i>The default allocator</i>. This is the
1544       well-know linear scan register allocator. Whereas the
1545       <i>Simple</i> and <i>Local</i> algorithms use a direct mapping
1546       implementation technique, the <i>Linear Scan</i> implementation
1547       uses a spiller in order to place load and stores.</li>
1548 </ul>
1549
1550 <p>The type of register allocator used in <tt>llc</tt> can be chosen with the
1551 command line option <tt>-regalloc=...</tt>:</p>
1552
1553 <div class="doc_code">
1554 <pre>
1555 $ llc -f -regalloc=simple file.bc -o sp.s;
1556 $ llc -f -regalloc=local file.bc -o lc.s;
1557 $ llc -f -regalloc=linearscan file.bc -o ln.s;
1558 </pre>
1559 </div>
1560
1561 </div>
1562
1563 <!-- ======================================================================= -->
1564 <div class="doc_subsection">
1565   <a name="proepicode">Prolog/Epilog Code Insertion</a>
1566 </div>
1567 <div class="doc_text"><p>To Be Written</p></div>
1568 <!-- ======================================================================= -->
1569 <div class="doc_subsection">
1570   <a name="latemco">Late Machine Code Optimizations</a>
1571 </div>
1572 <div class="doc_text"><p>To Be Written</p></div>
1573 <!-- ======================================================================= -->
1574 <div class="doc_subsection">
1575   <a name="codeemit">Code Emission</a>
1576 </div>
1577 <div class="doc_text"><p>To Be Written</p></div>
1578 <!-- _______________________________________________________________________ -->
1579 <div class="doc_subsubsection">
1580   <a name="codeemit_asm">Generating Assembly Code</a>
1581 </div>
1582 <div class="doc_text"><p>To Be Written</p></div>
1583 <!-- _______________________________________________________________________ -->
1584 <div class="doc_subsubsection">
1585   <a name="codeemit_bin">Generating Binary Machine Code</a>
1586 </div>
1587
1588 <div class="doc_text">
1589    <p>For the JIT or <tt>.o</tt> file writer</p>
1590 </div>
1591
1592
1593 <!-- *********************************************************************** -->
1594 <div class="doc_section">
1595   <a name="targetimpls">Target-specific Implementation Notes</a>
1596 </div>
1597 <!-- *********************************************************************** -->
1598
1599 <div class="doc_text">
1600
1601 <p>This section of the document explains features or design decisions that
1602 are specific to the code generator for a particular target.</p>
1603
1604 </div>
1605
1606
1607 <!-- ======================================================================= -->
1608 <div class="doc_subsection">
1609   <a name="x86">The X86 backend</a>
1610 </div>
1611
1612 <div class="doc_text">
1613
1614 <p>The X86 code generator lives in the <tt>lib/Target/X86</tt> directory.  This
1615 code generator currently targets a generic P6-like processor.  As such, it
1616 produces a few P6-and-above instructions (like conditional moves), but it does
1617 not make use of newer features like MMX or SSE.  In the future, the X86 backend
1618 will have sub-target support added for specific processor families and
1619 implementations.</p>
1620
1621 </div>
1622
1623 <!-- _______________________________________________________________________ -->
1624 <div class="doc_subsubsection">
1625   <a name="x86_tt">X86 Target Triples Supported</a>
1626 </div>
1627
1628 <div class="doc_text">
1629
1630 <p>The following are the known target triples that are supported by the X86
1631 backend.  This is not an exhaustive list, and it would be useful to add those
1632 that people test.</p>
1633
1634 <ul>
1635 <li><b>i686-pc-linux-gnu</b> - Linux</li>
1636 <li><b>i386-unknown-freebsd5.3</b> - FreeBSD 5.3</li>
1637 <li><b>i686-pc-cygwin</b> - Cygwin on Win32</li>
1638 <li><b>i686-pc-mingw32</b> - MingW on Win32</li>
1639 <li><b>i686-apple-darwin*</b> - Apple Darwin on X86</li>
1640 </ul>
1641
1642 </div>
1643
1644 <!-- _______________________________________________________________________ -->
1645 <div class="doc_subsubsection">
1646   <a name="x86_memory">Representing X86 addressing modes in MachineInstrs</a>
1647 </div>
1648
1649 <div class="doc_text">
1650
1651 <p>The x86 has a very flexible way of accessing memory.  It is capable of
1652 forming memory addresses of the following expression directly in integer
1653 instructions (which use ModR/M addressing):</p>
1654
1655 <div class="doc_code">
1656 <pre>
1657 Base + [1,2,4,8] * IndexReg + Disp32
1658 </pre>
1659 </div>
1660
1661 <p>In order to represent this, LLVM tracks no less than 4 operands for each
1662 memory operand of this form.  This means that the "load" form of '<tt>mov</tt>'
1663 has the following <tt>MachineOperand</tt>s in this order:</p>
1664
1665 <pre>
1666 Index:        0     |    1        2       3           4
1667 Meaning:   DestReg, | BaseReg,  Scale, IndexReg, Displacement
1668 OperandTy: VirtReg, | VirtReg, UnsImm, VirtReg,   SignExtImm
1669 </pre>
1670
1671 <p>Stores, and all other instructions, treat the four memory operands in the
1672 same way and in the same order.</p>
1673
1674 </div>
1675
1676 <!-- _______________________________________________________________________ -->
1677 <div class="doc_subsubsection">
1678   <a name="x86_names">Instruction naming</a>
1679 </div>
1680
1681 <div class="doc_text">
1682
1683 <p>An instruction name consists of the base name, a default operand size, and a
1684 a character per operand with an optional special size. For example:</p>
1685
1686 <p>
1687 <tt>ADD8rr</tt> -&gt; add, 8-bit register, 8-bit register<br>
1688 <tt>IMUL16rmi</tt> -&gt; imul, 16-bit register, 16-bit memory, 16-bit immediate<br>
1689 <tt>IMUL16rmi8</tt> -&gt; imul, 16-bit register, 16-bit memory, 8-bit immediate<br>
1690 <tt>MOVSX32rm16</tt> -&gt; movsx, 32-bit register, 16-bit memory
1691 </p>
1692
1693 </div>
1694
1695 <!-- *********************************************************************** -->
1696 <hr>
1697 <address>
1698   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
1699   src="http://jigsaw.w3.org/css-validator/images/vcss" alt="Valid CSS!"></a>
1700   <a href="http://validator.w3.org/check/referer"><img
1701   src="http://www.w3.org/Icons/valid-html401" alt="Valid HTML 4.01!" /></a>
1702
1703   <a href="mailto:sabre@nondot.org">Chris Lattner</a><br>
1704   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a><br>
1705   Last modified: $Date$
1706 </address>
1707
1708 </body>
1709 </html>