docs/CodeGenerator.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <meta http-equiv="content-type" content="text/html; charset=utf-8">
   6   <title>The LLVM Target-Independent Code Generator</title>
   7   <link rel="stylesheet" href="llvm.css" type="text/css">
   8 </head>
   9 <body>
  10
  11 <div class="doc_title">
  12   The LLVM Target-Independent Code Generator
  13 </div>
  14
  15 <ol>
  16   <li><a href="#introduction">Introduction</a>
  17     <ul>
  18       <li><a href="#required">Required components in the code generator</a></li>
  19       <li><a href="#high-level-design">The high-level design of the code
  20           generator</a></li>
  21       <li><a href="#tablegen">Using TableGen for target description</a></li>
  22     </ul>
  23   </li>
  24   <li><a href="#targetdesc">Target description classes</a>
  25     <ul>
  26       <li><a href="#targetmachine">The <tt>TargetMachine</tt> class</a></li>
  27       <li><a href="#targetdata">The <tt>TargetData</tt> class</a></li>
  28       <li><a href="#targetlowering">The <tt>TargetLowering</tt> class</a></li>
  29       <li><a href="#targetregisterinfo">The <tt>TargetRegisterInfo</tt> class</a></li>
  30       <li><a href="#targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a></li>
  31       <li><a href="#targetframeinfo">The <tt>TargetFrameInfo</tt> class</a></li>
  32       <li><a href="#targetsubtarget">The <tt>TargetSubtarget</tt> class</a></li>
  33       <li><a href="#targetjitinfo">The <tt>TargetJITInfo</tt> class</a></li>
  34     </ul>
  35   </li>
  36   <li><a href="#codegendesc">Machine code description classes</a>
  37     <ul>
  38     <li><a href="#machineinstr">The <tt>MachineInstr</tt> class</a></li>
  39     <li><a href="#machinebasicblock">The <tt>MachineBasicBlock</tt>
  40                                      class</a></li>
  41     <li><a href="#machinefunction">The <tt>MachineFunction</tt> class</a></li>
  42     </ul>
  43   </li>
  44   <li><a href="#codegenalgs">Target-independent code generation algorithms</a>
  45     <ul>
  46     <li><a href="#instselect">Instruction Selection</a>
  47       <ul>
  48       <li><a href="#selectiondag_intro">Introduction to SelectionDAGs</a></li>
  49       <li><a href="#selectiondag_process">SelectionDAG Code Generation
  50                                           Process</a></li>
  51       <li><a href="#selectiondag_build">Initial SelectionDAG
  52                                         Construction</a></li>
  53       <li><a href="#selectiondag_legalize">SelectionDAG Legalize Phase</a></li>
  54       <li><a href="#selectiondag_optimize">SelectionDAG Optimization
  55                                            Phase: the DAG Combiner</a></li>
  56       <li><a href="#selectiondag_select">SelectionDAG Select Phase</a></li>
  57       <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation
  58                                         Phase</a></li>
  59       <li><a href="#selectiondag_future">Future directions for the
  60                                          SelectionDAG</a></li>
  61       </ul></li>
  62      <li><a href="#liveintervals">Live Intervals</a>
  63        <ul>
  64        <li><a href="#livevariable_analysis">Live Variable Analysis</a></li>
  65        <li><a href="#liveintervals_analysis">Live Intervals Analysis</a></li>
  66        </ul></li>
  67     <li><a href="#regalloc">Register Allocation</a>
  68       <ul>
  69       <li><a href="#regAlloc_represent">How registers are represented in
  70                                         LLVM</a></li>
  71       <li><a href="#regAlloc_howTo">Mapping virtual registers to physical
  72                                     registers</a></li>
  73       <li><a href="#regAlloc_twoAddr">Handling two address instructions</a></li>
  74       <li><a href="#regAlloc_ssaDecon">The SSA deconstruction phase</a></li>
  75       <li><a href="#regAlloc_fold">Instruction folding</a></li>
  76       <li><a href="#regAlloc_builtIn">Built in register allocators</a></li>
  77       </ul></li>
  78     <li><a href="#codeemit">Code Emission</a>
  79         <ul>
  80         <li><a href="#codeemit_asm">Generating Assembly Code</a></li>
  81         <li><a href="#codeemit_bin">Generating Binary Machine Code</a></li>
  82         </ul></li>
  83     </ul>
  84   </li>
  85   <li><a href="#targetimpls">Target-specific Implementation Notes</a>
  86     <ul>
  87     <li><a href="#tailcallopt">Tail call optimization</a></li>
  88     <li><a href="#x86">The X86 backend</a></li>
  89     <li><a href="#ppc">The PowerPC backend</a>
  90       <ul>
  91       <li><a href="#ppc_abi">LLVM PowerPC ABI</a></li>
  92       <li><a href="#ppc_frame">Frame Layout</a></li>
  93       <li><a href="#ppc_prolog">Prolog/Epilog</a></li>
  94       <li><a href="#ppc_dynamic">Dynamic Allocation</a></li>
  95       </ul></li>
  96     </ul></li>
  97
  98 </ol>
  99
 100 <div class="doc_author">
 101   <p>Written by <a href="mailto:sabre@nondot.org">Chris Lattner</a>,
 102                 <a href="mailto:isanbard@gmail.com">Bill Wendling</a>,
 103                 <a href="mailto:pronesto@gmail.com">Fernando Magno Quintao
 104                                                     Pereira</a> and
 105                 <a href="mailto:jlaskey@mac.com">Jim Laskey</a></p>
 106 </div>
 107
 108 <div class="doc_warning">
 109   <p>Warning: This is a work in progress.</p>
 110 </div>
 111
 112 <!-- *********************************************************************** -->
 113 <div class="doc_section">
 114   <a name="introduction">Introduction</a>
 115 </div>
 116 <!-- *********************************************************************** -->
 117
 118 <div class="doc_text">
 119
 120 <p>The LLVM target-independent code generator is a framework that provides a
 121 suite of reusable components for translating the LLVM internal representation to
 122 the machine code for a specified target&mdash;either in assembly form (suitable
 123 for a static compiler) or in binary machine code format (usable for a JIT
 124 compiler). The LLVM target-independent code generator consists of five main
 125 components:</p>
 126
 127 <ol>
 128 <li><a href="#targetdesc">Abstract target description</a> interfaces which
 129 capture important properties about various aspects of the machine, independently
 130 of how they will be used.  These interfaces are defined in
 131 <tt>include/llvm/Target/</tt>.</li>
 132
 133 <li>Classes used to represent the <a href="#codegendesc">machine code</a> being
 134 generated for a target.  These classes are intended to be abstract enough to
 135 represent the machine code for <i>any</i> target machine.  These classes are
 136 defined in <tt>include/llvm/CodeGen/</tt>.</li>
 137
 138 <li><a href="#codegenalgs">Target-independent algorithms</a> used to implement
 139 various phases of native code generation (register allocation, scheduling, stack
 140 frame representation, etc).  This code lives in <tt>lib/CodeGen/</tt>.</li>
 141
 142 <li><a href="#targetimpls">Implementations of the abstract target description
 143 interfaces</a> for particular targets.  These machine descriptions make use of
 144 the components provided by LLVM, and can optionally provide custom
 145 target-specific passes, to build complete code generators for a specific target.
 146 Target descriptions live in <tt>lib/Target/</tt>.</li>
 147
 148 <li><a href="#jit">The target-independent JIT components</a>.  The LLVM JIT is
 149 completely target independent (it uses the <tt>TargetJITInfo</tt> structure to
 150 interface for target-specific issues.  The code for the target-independent
 151 JIT lives in <tt>lib/ExecutionEngine/JIT</tt>.</li>
 152
 153 </ol>
 154
 155 <p>
 156 Depending on which part of the code generator you are interested in working on,
 157 different pieces of this will be useful to you.  In any case, you should be
 158 familiar with the <a href="#targetdesc">target description</a> and <a
 159 href="#codegendesc">machine code representation</a> classes.  If you want to add
 160 a backend for a new target, you will need to <a href="#targetimpls">implement the
 161 target description</a> classes for your new target and understand the <a
 162 href="LangRef.html">LLVM code representation</a>.  If you are interested in
 163 implementing a new <a href="#codegenalgs">code generation algorithm</a>, it
 164 should only depend on the target-description and machine code representation
 165 classes, ensuring that it is portable.
 166 </p>
 167
 168 </div>
 169
 170 <!-- ======================================================================= -->
 171 <div class="doc_subsection">
 172  <a name="required">Required components in the code generator</a>
 173 </div>
 174
 175 <div class="doc_text">
 176
 177 <p>The two pieces of the LLVM code generator are the high-level interface to the
 178 code generator and the set of reusable components that can be used to build
 179 target-specific backends.  The two most important interfaces (<a
 180 href="#targetmachine"><tt>TargetMachine</tt></a> and <a
 181 href="#targetdata"><tt>TargetData</tt></a>) are the only ones that are
 182 required to be defined for a backend to fit into the LLVM system, but the others
 183 must be defined if the reusable code generator components are going to be
 184 used.</p>
 185
 186 <p>This design has two important implications.  The first is that LLVM can
 187 support completely non-traditional code generation targets.  For example, the C
 188 backend does not require register allocation, instruction selection, or any of
 189 the other standard components provided by the system.  As such, it only
 190 implements these two interfaces, and does its own thing.  Another example of a
 191 code generator like this is a (purely hypothetical) backend that converts LLVM
 192 to the GCC RTL form and uses GCC to emit machine code for a target.</p>
 193
 194 <p>This design also implies that it is possible to design and
 195 implement radically different code generators in the LLVM system that do not
 196 make use of any of the built-in components.  Doing so is not recommended at all,
 197 but could be required for radically different targets that do not fit into the
 198 LLVM machine description model: FPGAs for example.</p>
 199
 200 </div>
 201
 202 <!-- ======================================================================= -->
 203 <div class="doc_subsection">
 204  <a name="high-level-design">The high-level design of the code generator</a>
 205 </div>
 206
 207 <div class="doc_text">
 208
 209 <p>The LLVM target-independent code generator is designed to support efficient and
 210 quality code generation for standard register-based microprocessors.  Code
 211 generation in this model is divided into the following stages:</p>
 212
 213 <ol>
 214 <li><b><a href="#instselect">Instruction Selection</a></b> - This phase
 215 determines an efficient way to express the input LLVM code in the target
 216 instruction set.
 217 This stage produces the initial code for the program in the target instruction
 218 set, then makes use of virtual registers in SSA form and physical registers that
 219 represent any required register assignments due to target constraints or calling
 220 conventions.  This step turns the LLVM code into a DAG of target
 221 instructions.</li>
 222
 223 <li><b><a href="#selectiondag_sched">Scheduling and Formation</a></b> - This
 224 phase takes the DAG of target instructions produced by the instruction selection
 225 phase, determines an ordering of the instructions, then emits the instructions
 226 as <tt><a href="#machineinstr">MachineInstr</a></tt>s with that ordering.  Note
 227 that we describe this in the <a href="#instselect">instruction selection
 228 section</a> because it operates on a <a
 229 href="#selectiondag_intro">SelectionDAG</a>.
 230 </li>
 231
 232 <li><b><a href="#ssamco">SSA-based Machine Code Optimizations</a></b> - This
 233 optional stage consists of a series of machine-code optimizations that
 234 operate on the SSA-form produced by the instruction selector.  Optimizations
 235 like modulo-scheduling or peephole optimization work here.
 236 </li>
 237
 238 <li><b><a href="#regalloc">Register Allocation</a></b> - The
 239 target code is transformed from an infinite virtual register file in SSA form
 240 to the concrete register file used by the target.  This phase introduces spill
 241 code and eliminates all virtual register references from the program.</li>
 242
 243 <li><b><a href="#proepicode">Prolog/Epilog Code Insertion</a></b> - Once the
 244 machine code has been generated for the function and the amount of stack space
 245 required is known (used for LLVM alloca's and spill slots), the prolog and
 246 epilog code for the function can be inserted and "abstract stack location
 247 references" can be eliminated.  This stage is responsible for implementing
 248 optimizations like frame-pointer elimination and stack packing.</li>
 249
 250 <li><b><a href="#latemco">Late Machine Code Optimizations</a></b> - Optimizations
 251 that operate on "final" machine code can go here, such as spill code scheduling
 252 and peephole optimizations.</li>
 253
 254 <li><b><a href="#codeemit">Code Emission</a></b> - The final stage actually
 255 puts out the code for the current function, either in the target assembler
 256 format or in machine code.</li>
 257
 258 </ol>
 259
 260 <p>The code generator is based on the assumption that the instruction selector
 261 will use an optimal pattern matching selector to create high-quality sequences of
 262 native instructions.  Alternative code generator designs based on pattern
 263 expansion and aggressive iterative peephole optimization are much slower.  This
 264 design permits efficient compilation (important for JIT environments) and
 265 aggressive optimization (used when generating code offline) by allowing
 266 components of varying levels of sophistication to be used for any step of
 267 compilation.</p>
 268
 269 <p>In addition to these stages, target implementations can insert arbitrary
 270 target-specific passes into the flow.  For example, the X86 target uses a
 271 special pass to handle the 80x87 floating point stack architecture.  Other
 272 targets with unusual requirements can be supported with custom passes as
 273 needed.</p>
 274
 275 </div>
 276
 277
 278 <!-- ======================================================================= -->
 279 <div class="doc_subsection">
 280  <a name="tablegen">Using TableGen for target description</a>
 281 </div>
 282
 283 <div class="doc_text">
 284
 285 <p>The target description classes require a detailed description of the target
 286 architecture.  These target descriptions often have a large amount of common
 287 information (e.g., an <tt>add</tt> instruction is almost identical to a
 288 <tt>sub</tt> instruction).
 289 In order to allow the maximum amount of commonality to be factored out, the LLVM
 290 code generator uses the <a href="TableGenFundamentals.html">TableGen</a> tool to
 291 describe big chunks of the target machine, which allows the use of
 292 domain-specific and target-specific abstractions to reduce the amount of
 293 repetition.</p>
 294
 295 <p>As LLVM continues to be developed and refined, we plan to move more and more
 296 of the target description to the <tt>.td</tt> form.  Doing so gives us a
 297 number of advantages.  The most important is that it makes it easier to port
 298 LLVM because it reduces the amount of C++ code that has to be written, and the
 299 surface area of the code generator that needs to be understood before someone
 300 can get something working.  Second, it makes it easier to change things. In
 301 particular, if tables and other things are all emitted by <tt>tblgen</tt>, we
 302 only need a change in one place (<tt>tblgen</tt>) to update all of the targets
 303 to a new interface.</p>
 304
 305 </div>
 306
 307 <!-- *********************************************************************** -->
 308 <div class="doc_section">
 309   <a name="targetdesc">Target description classes</a>
 310 </div>
 311 <!-- *********************************************************************** -->
 312
 313 <div class="doc_text">
 314
 315 <p>The LLVM target description classes (located in the
 316 <tt>include/llvm/Target</tt> directory) provide an abstract description of the
 317 target machine independent of any particular client.  These classes are
 318 designed to capture the <i>abstract</i> properties of the target (such as the
 319 instructions and registers it has), and do not incorporate any particular pieces
 320 of code generation algorithms.</p>
 321
 322 <p>All of the target description classes (except the <tt><a
 323 href="#targetdata">TargetData</a></tt> class) are designed to be subclassed by
 324 the concrete target implementation, and have virtual methods implemented.  To
 325 get to these implementations, the <tt><a
 326 href="#targetmachine">TargetMachine</a></tt> class provides accessors that
 327 should be implemented by the target.</p>
 328
 329 </div>
 330
 331 <!-- ======================================================================= -->
 332 <div class="doc_subsection">
 333   <a name="targetmachine">The <tt>TargetMachine</tt> class</a>
 334 </div>
 335
 336 <div class="doc_text">
 337
 338 <p>The <tt>TargetMachine</tt> class provides virtual methods that are used to
 339 access the target-specific implementations of the various target description
 340 classes via the <tt>get*Info</tt> methods (<tt>getInstrInfo</tt>,
 341 <tt>getRegisterInfo</tt>, <tt>getFrameInfo</tt>, etc.).  This class is
 342 designed to be specialized by
 343 a concrete target implementation (e.g., <tt>X86TargetMachine</tt>) which
 344 implements the various virtual methods.  The only required target description
 345 class is the <a href="#targetdata"><tt>TargetData</tt></a> class, but if the
 346 code generator components are to be used, the other interfaces should be
 347 implemented as well.</p>
 348
 349 </div>
 350
 351
 352 <!-- ======================================================================= -->
 353 <div class="doc_subsection">
 354   <a name="targetdata">The <tt>TargetData</tt> class</a>
 355 </div>
 356
 357 <div class="doc_text">
 358
 359 <p>The <tt>TargetData</tt> class is the only required target description class,
 360 and it is the only class that is not extensible (you cannot derived  a new
 361 class from it).  <tt>TargetData</tt> specifies information about how the target
 362 lays out memory for structures, the alignment requirements for various data
 363 types, the size of pointers in the target, and whether the target is
 364 little-endian or big-endian.</p>
 365
 366 </div>
 367
 368 <!-- ======================================================================= -->
 369 <div class="doc_subsection">
 370   <a name="targetlowering">The <tt>TargetLowering</tt> class</a>
 371 </div>
 372
 373 <div class="doc_text">
 374
 375 <p>The <tt>TargetLowering</tt> class is used by SelectionDAG based instruction
 376 selectors primarily to describe how LLVM code should be lowered to SelectionDAG
 377 operations.  Among other things, this class indicates:</p>
 378
 379 <ul>
 380   <li>an initial register class to use for various <tt>ValueType</tt>s</li>
 381   <li>which operations are natively supported by the target machine</li>
 382   <li>the return type of <tt>setcc</tt> operations</li>
 383   <li>the type to use for shift amounts</li>
 384   <li>various high-level characteristics, like whether it is profitable to turn
 385       division by a constant into a multiplication sequence</li>
 386 </ul>
 387
 388 </div>
 389
 390 <!-- ======================================================================= -->
 391 <div class="doc_subsection">
 392   <a name="targetregisterinfo">The <tt>TargetRegisterInfo</tt> class</a>
 393 </div>
 394
 395 <div class="doc_text">
 396
 397 <p>The <tt>TargetRegisterInfo</tt> class is used to describe the register
 398 file of the target and any interactions between the registers.</p>
 399
 400 <p>Registers in the code generator are represented in the code generator by
 401 unsigned integers.  Physical registers (those that actually exist in the target
 402 description) are unique small numbers, and virtual registers are generally
 403 large.  Note that register #0 is reserved as a flag value.</p>
 404
 405 <p>Each register in the processor description has an associated
 406 <tt>TargetRegisterDesc</tt> entry, which provides a textual name for the
 407 register (used for assembly output and debugging dumps) and a set of aliases
 408 (used to indicate whether one register overlaps with another).
 409 </p>
 410
 411 <p>In addition to the per-register description, the <tt>TargetRegisterInfo</tt>
 412 class exposes a set of processor specific register classes (instances of the
 413 <tt>TargetRegisterClass</tt> class).  Each register class contains sets of
 414 registers that have the same properties (for example, they are all 32-bit
 415 integer registers).  Each SSA virtual register created by the instruction
 416 selector has an associated register class.  When the register allocator runs, it
 417 replaces virtual registers with a physical register in the set.</p>
 418
 419 <p>
 420 The target-specific implementations of these classes is auto-generated from a <a
 421 href="TableGenFundamentals.html">TableGen</a> description of the register file.
 422 </p>
 423
 424 </div>
 425
 426 <!-- ======================================================================= -->
 427 <div class="doc_subsection">
 428   <a name="targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a>
 429 </div>
 430
 431 <div class="doc_text">
 432   <p>The <tt>TargetInstrInfo</tt> class is used to describe the machine
 433   instructions supported by the target. It is essentially an array of
 434   <tt>TargetInstrDescriptor</tt> objects, each of which describes one
 435   instruction the target supports. Descriptors define things like the mnemonic
 436   for the opcode, the number of operands, the list of implicit register uses
 437   and defs, whether the instruction has certain target-independent properties
 438   (accesses memory, is commutable, etc), and holds any target-specific
 439   flags.</p>
 440 </div>
 441
 442 <!-- ======================================================================= -->
 443 <div class="doc_subsection">
 444   <a name="targetframeinfo">The <tt>TargetFrameInfo</tt> class</a>
 445 </div>
 446
 447 <div class="doc_text">
 448   <p>The <tt>TargetFrameInfo</tt> class is used to provide information about the
 449   stack frame layout of the target. It holds the direction of stack growth,
 450   the known stack alignment on entry to each function, and the offset to the
 451   local area.  The offset to the local area is the offset from the stack
 452   pointer on function entry to the first location where function data (local
 453   variables, spill locations) can be stored.</p>
 454 </div>
 455
 456 <!-- ======================================================================= -->
 457 <div class="doc_subsection">
 458   <a name="targetsubtarget">The <tt>TargetSubtarget</tt> class</a>
 459 </div>
 460
 461 <div class="doc_text">
 462   <p>The <tt>TargetSubtarget</tt> class is used to provide information about the
 463   specific chip set being targeted.  A sub-target informs code generation of
 464   which instructions are supported, instruction latencies and instruction
 465   execution itinerary; i.e., which processing units are used, in what order, and
 466   for how long.</p>
 467 </div>
 468
 469
 470 <!-- ======================================================================= -->
 471 <div class="doc_subsection">
 472   <a name="targetjitinfo">The <tt>TargetJITInfo</tt> class</a>
 473 </div>
 474
 475 <div class="doc_text">
 476   <p>The <tt>TargetJITInfo</tt> class exposes an abstract interface used by the
 477   Just-In-Time code generator to perform target-specific activities, such as
 478   emitting stubs.  If a <tt>TargetMachine</tt> supports JIT code generation, it
 479   should provide one of these objects through the <tt>getJITInfo</tt>
 480   method.</p>
 481 </div>
 482
 483 <!-- *********************************************************************** -->
 484 <div class="doc_section">
 485   <a name="codegendesc">Machine code description classes</a>
 486 </div>
 487 <!-- *********************************************************************** -->
 488
 489 <div class="doc_text">
 490
 491 <p>At the high-level, LLVM code is translated to a machine specific
 492 representation formed out of
 493 <a href="#machinefunction"><tt>MachineFunction</tt></a>,
 494 <a href="#machinebasicblock"><tt>MachineBasicBlock</tt></a>, and <a
 495 href="#machineinstr"><tt>MachineInstr</tt></a> instances
 496 (defined in <tt>include/llvm/CodeGen</tt>).  This representation is completely
 497 target agnostic, representing instructions in their most abstract form: an
 498 opcode and a series of operands.  This representation is designed to support
 499 both an SSA representation for machine code, as well as a register allocated,
 500 non-SSA form.</p>
 501
 502 </div>
 503
 504 <!-- ======================================================================= -->
 505 <div class="doc_subsection">
 506   <a name="machineinstr">The <tt>MachineInstr</tt> class</a>
 507 </div>
 508
 509 <div class="doc_text">
 510
 511 <p>Target machine instructions are represented as instances of the
 512 <tt>MachineInstr</tt> class.  This class is an extremely abstract way of
 513 representing machine instructions.  In particular, it only keeps track of
 514 an opcode number and a set of operands.</p>
 515
 516 <p>The opcode number is a simple unsigned integer that only has meaning to a
 517 specific backend.  All of the instructions for a target should be defined in
 518 the <tt>*InstrInfo.td</tt> file for the target. The opcode enum values
 519 are auto-generated from this description.  The <tt>MachineInstr</tt> class does
 520 not have any information about how to interpret the instruction (i.e., what the
 521 semantics of the instruction are); for that you must refer to the
 522 <tt><a href="#targetinstrinfo">TargetInstrInfo</a></tt> class.</p>
 523
 524 <p>The operands of a machine instruction can be of several different types:
 525 a register reference, a constant integer, a basic block reference, etc.  In
 526 addition, a machine operand should be marked as a def or a use of the value
 527 (though only registers are allowed to be defs).</p>
 528
 529 <p>By convention, the LLVM code generator orders instruction operands so that
 530 all register definitions come before the register uses, even on architectures
 531 that are normally printed in other orders.  For example, the SPARC add
 532 instruction: "<tt>add %i1, %i2, %i3</tt>" adds the "%i1", and "%i2" registers
 533 and stores the result into the "%i3" register.  In the LLVM code generator,
 534 the operands should be stored as "<tt>%i3, %i1, %i2</tt>": with the destination
 535 first.</p>
 536
 537 <p>Keeping destination (definition) operands at the beginning of the operand
 538 list has several advantages.  In particular, the debugging printer will print
 539 the instruction like this:</p>
 540
 541 <div class="doc_code">
 542 <pre>
 543 %r3 = add %i1, %i2
 544 </pre>
 545 </div>
 546
 547 <p>Also if the first operand is a def, it is easier to <a
 548 href="#buildmi">create instructions</a> whose only def is the first
 549 operand.</p>
 550
 551 </div>
 552
 553 <!-- _______________________________________________________________________ -->
 554 <div class="doc_subsubsection">
 555   <a name="buildmi">Using the <tt>MachineInstrBuilder.h</tt> functions</a>
 556 </div>
 557
 558 <div class="doc_text">
 559
 560 <p>Machine instructions are created by using the <tt>BuildMI</tt> functions,
 561 located in the <tt>include/llvm/CodeGen/MachineInstrBuilder.h</tt> file.  The
 562 <tt>BuildMI</tt> functions make it easy to build arbitrary machine
 563 instructions.  Usage of the <tt>BuildMI</tt> functions look like this:</p>
 564
 565 <div class="doc_code">
 566 <pre>
 567 // Create a 'DestReg = mov 42' (rendered in X86 assembly as 'mov DestReg, 42')
 568 // instruction.  The '1' specifies how many operands will be added.
 569 MachineInstr *MI = BuildMI(X86::MOV32ri, 1, DestReg).addImm(42);
 570
 571 // Create the same instr, but insert it at the end of a basic block.
 572 MachineBasicBlock &amp;MBB = ...
 573 BuildMI(MBB, X86::MOV32ri, 1, DestReg).addImm(42);
 574
 575 // Create the same instr, but insert it before a specified iterator point.
 576 MachineBasicBlock::iterator MBBI = ...
 577 BuildMI(MBB, MBBI, X86::MOV32ri, 1, DestReg).addImm(42);
 578
 579 // Create a 'cmp Reg, 0' instruction, no destination reg.
 580 MI = BuildMI(X86::CMP32ri, 2).addReg(Reg).addImm(0);
 581 // Create an 'sahf' instruction which takes no operands and stores nothing.
 582 MI = BuildMI(X86::SAHF, 0);
 583
 584 // Create a self looping branch instruction.
 585 BuildMI(MBB, X86::JNE, 1).addMBB(&amp;MBB);
 586 </pre>
 587 </div>
 588
 589 <p>The key thing to remember with the <tt>BuildMI</tt> functions is that you
 590 have to specify the number of operands that the machine instruction will take.
 591 This allows for efficient memory allocation.  You also need to specify if
 592 operands default to be uses of values, not definitions.  If you need to add a
 593 definition operand (other than the optional destination register), you must
 594 explicitly mark it as such:</p>
 595
 596 <div class="doc_code">
 597 <pre>
 598 MI.addReg(Reg, MachineOperand::Def);
 599 </pre>
 600 </div>
 601
 602 </div>
 603
 604 <!-- _______________________________________________________________________ -->
 605 <div class="doc_subsubsection">
 606   <a name="fixedregs">Fixed (preassigned) registers</a>
 607 </div>
 608
 609 <div class="doc_text">
 610
 611 <p>One important issue that the code generator needs to be aware of is the
 612 presence of fixed registers.  In particular, there are often places in the
 613 instruction stream where the register allocator <em>must</em> arrange for a
 614 particular value to be in a particular register.  This can occur due to
 615 limitations of the instruction set (e.g., the X86 can only do a 32-bit divide
 616 with the <tt>EAX</tt>/<tt>EDX</tt> registers), or external factors like calling
 617 conventions.  In any case, the instruction selector should emit code that
 618 copies a virtual register into or out of a physical register when needed.</p>
 619
 620 <p>For example, consider this simple LLVM example:</p>
 621
 622 <div class="doc_code">
 623 <pre>
 624 define i32 @test(i32 %X, i32 %Y) {
 625   %Z = udiv i32 %X, %Y
 626   ret i32 %Z
 627 }
 628 </pre>
 629 </div>
 630
 631 <p>The X86 instruction selector produces this machine code for the <tt>div</tt>
 632 and <tt>ret</tt> (use
 633 "<tt>llc X.bc -march=x86 -print-machineinstrs</tt>" to get this):</p>
 634
 635 <div class="doc_code">
 636 <pre>
 637 ;; Start of div
 638 %EAX = mov %reg1024           ;; Copy X (in reg1024) into EAX
 639 %reg1027 = sar %reg1024, 31
 640 %EDX = mov %reg1027           ;; Sign extend X into EDX
 641 idiv %reg1025                 ;; Divide by Y (in reg1025)
 642 %reg1026 = mov %EAX           ;; Read the result (Z) out of EAX
 643
 644 ;; Start of ret
 645 %EAX = mov %reg1026           ;; 32-bit return value goes in EAX
 646 ret
 647 </pre>
 648 </div>
 649
 650 <p>By the end of code generation, the register allocator has coalesced
 651 the registers and deleted the resultant identity moves producing the
 652 following code:</p>
 653
 654 <div class="doc_code">
 655 <pre>
 656 ;; X is in EAX, Y is in ECX
 657 mov %EAX, %EDX
 658 sar %EDX, 31
 659 idiv %ECX
 660 ret
 661 </pre>
 662 </div>
 663
 664 <p>This approach is extremely general (if it can handle the X86 architecture,
 665 it can handle anything!) and allows all of the target specific
 666 knowledge about the instruction stream to be isolated in the instruction
 667 selector.  Note that physical registers should have a short lifetime for good
 668 code generation, and all physical registers are assumed dead on entry to and
 669 exit from basic blocks (before register allocation).  Thus, if you need a value
 670 to be live across basic block boundaries, it <em>must</em> live in a virtual
 671 register.</p>
 672
 673 </div>
 674
 675 <!-- _______________________________________________________________________ -->
 676 <div class="doc_subsubsection">
 677   <a name="ssa">Machine code in SSA form</a>
 678 </div>
 679
 680 <div class="doc_text">
 681
 682 <p><tt>MachineInstr</tt>'s are initially selected in SSA-form, and
 683 are maintained in SSA-form until register allocation happens.  For the most
 684 part, this is trivially simple since LLVM is already in SSA form; LLVM PHI nodes
 685 become machine code PHI nodes, and virtual registers are only allowed to have a
 686 single definition.</p>
 687
 688 <p>After register allocation, machine code is no longer in SSA-form because there
 689 are no virtual registers left in the code.</p>
 690
 691 </div>
 692
 693 <!-- ======================================================================= -->
 694 <div class="doc_subsection">
 695   <a name="machinebasicblock">The <tt>MachineBasicBlock</tt> class</a>
 696 </div>
 697
 698 <div class="doc_text">
 699
 700 <p>The <tt>MachineBasicBlock</tt> class contains a list of machine instructions
 701 (<tt><a href="#machineinstr">MachineInstr</a></tt> instances).  It roughly
 702 corresponds to the LLVM code input to the instruction selector, but there can be
 703 a one-to-many mapping (i.e. one LLVM basic block can map to multiple machine
 704 basic blocks). The <tt>MachineBasicBlock</tt> class has a
 705 "<tt>getBasicBlock</tt>" method, which returns the LLVM basic block that it
 706 comes from.</p>
 707
 708 </div>
 709
 710 <!-- ======================================================================= -->
 711 <div class="doc_subsection">
 712   <a name="machinefunction">The <tt>MachineFunction</tt> class</a>
 713 </div>
 714
 715 <div class="doc_text">
 716
 717 <p>The <tt>MachineFunction</tt> class contains a list of machine basic blocks
 718 (<tt><a href="#machinebasicblock">MachineBasicBlock</a></tt> instances).  It
 719 corresponds one-to-one with the LLVM function input to the instruction selector.
 720 In addition to a list of basic blocks, the <tt>MachineFunction</tt> contains a
 721 a <tt>MachineConstantPool</tt>, a <tt>MachineFrameInfo</tt>, a
 722 <tt>MachineFunctionInfo</tt>, and a <tt>MachineRegisterInfo</tt>.  See
 723 <tt>include/llvm/CodeGen/MachineFunction.h</tt> for more information.</p>
 724
 725 </div>
 726
 727 <!-- *********************************************************************** -->
 728 <div class="doc_section">
 729   <a name="codegenalgs">Target-independent code generation algorithms</a>
 730 </div>
 731 <!-- *********************************************************************** -->
 732
 733 <div class="doc_text">
 734
 735 <p>This section documents the phases described in the <a
 736 href="#high-level-design">high-level design of the code generator</a>.  It
 737 explains how they work and some of the rationale behind their design.</p>
 738
 739 </div>
 740
 741 <!-- ======================================================================= -->
 742 <div class="doc_subsection">
 743   <a name="instselect">Instruction Selection</a>
 744 </div>
 745
 746 <div class="doc_text">
 747 <p>
 748 Instruction Selection is the process of translating LLVM code presented to the
 749 code generator into target-specific machine instructions.  There are several
 750 well-known ways to do this in the literature.  LLVM uses a SelectionDAG based
 751 instruction selector.
 752 </p>
 753
 754 <p>Portions of the DAG instruction selector are generated from the target
 755 description (<tt>*.td</tt>) files.  Our goal is for the entire instruction
 756 selector to be generated from these <tt>.td</tt> files, though currently
 757 there are still things that require custom C++ code.</p>
 758 </div>
 759
 760 <!-- _______________________________________________________________________ -->
 761 <div class="doc_subsubsection">
 762   <a name="selectiondag_intro">Introduction to SelectionDAGs</a>
 763 </div>
 764
 765 <div class="doc_text">
 766
 767 <p>The SelectionDAG provides an abstraction for code representation in a way
 768 that is amenable to instruction selection using automatic techniques
 769 (e.g. dynamic-programming based optimal pattern matching selectors). It is also
 770 well-suited to other phases of code generation; in particular,
 771 instruction scheduling (SelectionDAG's are very close to scheduling DAGs
 772 post-selection).  Additionally, the SelectionDAG provides a host representation
 773 where a large variety of very-low-level (but target-independent)
 774 <a href="#selectiondag_optimize">optimizations</a> may be
 775 performed; ones which require extensive information about the instructions
 776 efficiently supported by the target.</p>
 777
 778 <p>The SelectionDAG is a Directed-Acyclic-Graph whose nodes are instances of the
 779 <tt>SDNode</tt> class.  The primary payload of the <tt>SDNode</tt> is its
 780 operation code (Opcode) that indicates what operation the node performs and
 781 the operands to the operation.
 782 The various operation node types are described at the top of the
 783 <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt> file.</p>
 784
 785 <p>Although most operations define a single value, each node in the graph may
 786 define multiple values.  For example, a combined div/rem operation will define
 787 both the dividend and the remainder. Many other situations require multiple
 788 values as well.  Each node also has some number of operands, which are edges
 789 to the node defining the used value.  Because nodes may define multiple values,
 790 edges are represented by instances of the <tt>SDValue</tt> class, which is
 791 a <tt>&lt;SDNode, unsigned&gt;</tt> pair, indicating the node and result
 792 value being used, respectively.  Each value produced by an <tt>SDNode</tt> has
 793 an associated <tt>MVT</tt> (Machine Value Type) indicating what the type of the
 794 value is.</p>
 795
 796 <p>SelectionDAGs contain two different kinds of values: those that represent
 797 data flow and those that represent control flow dependencies.  Data values are
 798 simple edges with an integer or floating point value type.  Control edges are
 799 represented as "chain" edges which are of type <tt>MVT::Other</tt>.  These edges
 800 provide an ordering between nodes that have side effects (such as
 801 loads, stores, calls, returns, etc).  All nodes that have side effects should
 802 take a token chain as input and produce a new one as output.  By convention,
 803 token chain inputs are always operand #0, and chain results are always the last
 804 value produced by an operation.</p>
 805
 806 <p>A SelectionDAG has designated "Entry" and "Root" nodes.  The Entry node is
 807 always a marker node with an Opcode of <tt>ISD::EntryToken</tt>.  The Root node
 808 is the final side-effecting node in the token chain. For example, in a single
 809 basic block function it would be the return node.</p>
 810
 811 <p>One important concept for SelectionDAGs is the notion of a "legal" vs.
 812 "illegal" DAG.  A legal DAG for a target is one that only uses supported
 813 operations and supported types.  On a 32-bit PowerPC, for example, a DAG with
 814 a value of type i1, i8, i16, or i64 would be illegal, as would a DAG that uses a
 815 SREM or UREM operation.  The
 816 <a href="#selectiondag_legalize">legalize</a> phase is responsible for turning
 817 an illegal DAG into a legal DAG.</p>
 818
 819 </div>
 820
 821 <!-- _______________________________________________________________________ -->
 822 <div class="doc_subsubsection">
 823   <a name="selectiondag_process">SelectionDAG Instruction Selection Process</a>
 824 </div>
 825
 826 <div class="doc_text">
 827
 828 <p>SelectionDAG-based instruction selection consists of the following steps:</p>
 829
 830 <ol>
 831 <li><a href="#selectiondag_build">Build initial DAG</a> - This stage
 832     performs a simple translation from the input LLVM code to an illegal
 833     SelectionDAG.</li>
 834 <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> - This stage
 835     performs simple optimizations on the SelectionDAG to simplify it, and
 836     recognize meta instructions (like rotates and <tt>div</tt>/<tt>rem</tt>
 837     pairs) for targets that support these meta operations.  This makes the
 838     resultant code more efficient and the <a href="#selectiondag_select">select
 839     instructions from DAG</a> phase (below) simpler.</li>
 840 <li><a href="#selectiondag_legalize">Legalize SelectionDAG</a> - This stage
 841     converts the illegal SelectionDAG to a legal SelectionDAG by eliminating
 842     unsupported operations and data types.</li>
 843 <li><a href="#selectiondag_optimize">Optimize SelectionDAG (#2)</a> - This
 844     second run of the SelectionDAG optimizes the newly legalized DAG to
 845     eliminate inefficiencies introduced by legalization.</li>
 846 <li><a href="#selectiondag_select">Select instructions from DAG</a> - Finally,
 847     the target instruction selector matches the DAG operations to target
 848     instructions.  This process translates the target-independent input DAG into
 849     another DAG of target instructions.</li>
 850 <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation</a>
 851     - The last phase assigns a linear order to the instructions in the
 852     target-instruction DAG and emits them into the MachineFunction being
 853     compiled.  This step uses traditional prepass scheduling techniques.</li>
 854 </ol>
 855
 856 <p>After all of these steps are complete, the SelectionDAG is destroyed and the
 857 rest of the code generation passes are run.</p>
 858
 859 <p>One great way to visualize what is going on here is to take advantage of a
 860 few LLC command line options.  The following options pop up a window displaying
 861 the SelectionDAG at specific times (if you only get errors printed to the console
 862 while using this, you probably
 863 <a href="ProgrammersManual.html#ViewGraph">need to configure your system</a> to
 864 add support for it).</p>
 865
 866 <ul>
 867 <li><tt>-view-dag-combine1-dags</tt> displays the DAG after being built, before
 868     the first optimization pass.</li>
 869 <li><tt>-view-legalize-dags</tt> displays the DAG before Legalization.</li>
 870 <li><tt>-view-dag-combine2-dags</tt> displays the DAG before the second
 871     optimization pass.</li>
 872 <li><tt>-view-isel-dags</tt> displays the DAG before the Select phase.</li>
 873 <li><tt>-view-sched-dags</tt> displays the DAG before Scheduling.</li>
 874 </ul>
 875
 876 <p>The <tt>-view-sunit-dags</tt> displays the Scheduler's dependency graph.
 877 This graph is based on the final SelectionDAG, with nodes that must be
 878 scheduled together bundled into a single scheduling-unit node, and with
 879 immediate operands and other nodes that aren't relevent for scheduling
 880 omitted.
 881 </p>
 882
 883 </div>
 884
 885 <!-- _______________________________________________________________________ -->
 886 <div class="doc_subsubsection">
 887   <a name="selectiondag_build">Initial SelectionDAG Construction</a>
 888 </div>
 889
 890 <div class="doc_text">
 891
 892 <p>The initial SelectionDAG is na&iuml;vely peephole expanded from the LLVM
 893 input by the <tt>SelectionDAGLowering</tt> class in the
 894 <tt>lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp</tt> file.  The intent of this
 895 pass is to expose as much low-level, target-specific details to the SelectionDAG
 896 as possible.  This pass is mostly hard-coded (e.g. an LLVM <tt>add</tt> turns
 897 into an <tt>SDNode add</tt> while a <tt>geteelementptr</tt> is expanded into the
 898 obvious arithmetic). This pass requires target-specific hooks to lower calls,
 899 returns, varargs, etc.  For these features, the
 900 <tt><a href="#targetlowering">TargetLowering</a></tt> interface is used.</p>
 901
 902 </div>
 903
 904 <!-- _______________________________________________________________________ -->
 905 <div class="doc_subsubsection">
 906   <a name="selectiondag_legalize">SelectionDAG Legalize Phase</a>
 907 </div>
 908
 909 <div class="doc_text">
 910
 911 <p>The Legalize phase is in charge of converting a DAG to only use the types and
 912 operations that are natively supported by the target.  This involves two major
 913 tasks:</p>
 914
 915 <ol>
 916 <li><p>Convert values of unsupported types to values of supported types.</p>
 917     <p>There are two main ways of doing this: converting small types to
 918        larger types ("promoting"), and breaking up large integer types
 919        into smaller ones ("expanding").  For example, a target might require
 920        that all f32 values are promoted to f64 and that all i1/i8/i16 values
 921        are promoted to i32.  The same target might require that all i64 values
 922        be expanded into i32 values.  These changes can insert sign and zero
 923        extensions as needed to make sure that the final code has the same
 924        behavior as the input.</p>
 925     <p>A target implementation tells the legalizer which types are supported
 926        (and which register class to use for them) by calling the
 927        <tt>addRegisterClass</tt> method in its TargetLowering constructor.</p>
 928 </li>
 929
 930 <li><p>Eliminate operations that are not supported by the target.</p>
 931     <p>Targets often have weird constraints, such as not supporting every
 932        operation on every supported datatype (e.g. X86 does not support byte
 933        conditional moves and PowerPC does not support sign-extending loads from
 934        a 16-bit memory location).  Legalize takes care of this by open-coding
 935        another sequence of operations to emulate the operation ("expansion"), by
 936        promoting one type to a larger type that supports the operation
 937        ("promotion"), or by using a target-specific hook to implement the
 938        legalization ("custom").</p>
 939     <p>A target implementation tells the legalizer which operations are not
 940        supported (and which of the above three actions to take) by calling the
 941        <tt>setOperationAction</tt> method in its <tt>TargetLowering</tt>
 942        constructor.</p>
 943 </li>
 944 </ol>
 945
 946 <p>Prior to the existance of the Legalize pass, we required that every target
 947 <a href="#selectiondag_optimize">selector</a> supported and handled every
 948 operator and type even if they are not natively supported.  The introduction of
 949 the Legalize phase allows all of the cannonicalization patterns to be shared
 950 across targets, and makes it very easy to optimize the cannonicalized code
 951 because it is still in the form of a DAG.</p>
 952
 953 </div>
 954
 955 <!-- _______________________________________________________________________ -->
 956 <div class="doc_subsubsection">
 957   <a name="selectiondag_optimize">SelectionDAG Optimization Phase: the DAG
 958   Combiner</a>
 959 </div>
 960
 961 <div class="doc_text">
 962
 963 <p>The SelectionDAG optimization phase is run twice for code generation: once
 964 immediately after the DAG is built and once after legalization.  The first run
 965 of the pass allows the initial code to be cleaned up (e.g. performing
 966 optimizations that depend on knowing that the operators have restricted type
 967 inputs).  The second run of the pass cleans up the messy code generated by the
 968 Legalize pass, which allows Legalize to be very simple (it can focus on making
 969 code legal instead of focusing on generating <em>good</em> and legal code).</p>
 970
 971 <p>One important class of optimizations performed is optimizing inserted sign
 972 and zero extension instructions.  We currently use ad-hoc techniques, but could
 973 move to more rigorous techniques in the future.  Here are some good papers on
 974 the subject:</p>
 975
 976 <p>
 977  "<a href="http://www.eecs.harvard.edu/~nr/pubs/widen-abstract.html">Widening
 978  integer arithmetic</a>"<br>
 979  Kevin Redwine and Norman Ramsey<br>
 980  International Conference on Compiler Construction (CC) 2004
 981 </p>
 982
 983
 984 <p>
 985  "<a href="http://portal.acm.org/citation.cfm?doid=512529.512552">Effective
 986  sign extension elimination</a>"<br>
 987  Motohiro Kawahito, Hideaki Komatsu, and Toshio Nakatani<br>
 988  Proceedings of the ACM SIGPLAN 2002 Conference on Programming Language Design
 989  and Implementation.
 990 </p>
 991
 992 </div>
 993
 994 <!-- _______________________________________________________________________ -->
 995 <div class="doc_subsubsection">
 996   <a name="selectiondag_select">SelectionDAG Select Phase</a>
 997 </div>
 998
 999 <div class="doc_text">
1000
1001 <p>The Select phase is the bulk of the target-specific code for instruction
1002 selection.  This phase takes a legal SelectionDAG as input, pattern matches the
1003 instructions supported by the target to this DAG, and produces a new DAG of
1004 target code.  For example, consider the following LLVM fragment:</p>
1005
1006 <div class="doc_code">
1007 <pre>
1008 %t1 = add float %W, %X
1009 %t2 = mul float %t1, %Y
1010 %t3 = add float %t2, %Z
1011 </pre>
1012 </div>
1013
1014 <p>This LLVM code corresponds to a SelectionDAG that looks basically like
1015 this:</p>
1016
1017 <div class="doc_code">
1018 <pre>
1019 (fadd:f32 (fmul:f32 (fadd:f32 W, X), Y), Z)
1020 </pre>
1021 </div>
1022
1023 <p>If a target supports floating point multiply-and-add (FMA) operations, one
1024 of the adds can be merged with the multiply.  On the PowerPC, for example, the
1025 output of the instruction selector might look like this DAG:</p>
1026
1027 <div class="doc_code">
1028 <pre>
1029 (FMADDS (FADDS W, X), Y, Z)
1030 </pre>
1031 </div>
1032
1033 <p>The <tt>FMADDS</tt> instruction is a ternary instruction that multiplies its
1034 first two operands and adds the third (as single-precision floating-point
1035 numbers).  The <tt>FADDS</tt> instruction is a simple binary single-precision
1036 add instruction.  To perform this pattern match, the PowerPC backend includes
1037 the following instruction definitions:</p>
1038
1039 <div class="doc_code">
1040 <pre>
1041 def FMADDS : AForm_1&lt;59, 29,
1042                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1043                     "fmadds $FRT, $FRA, $FRC, $FRB",
1044                     [<b>(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1045                                            F4RC:$FRB))</b>]&gt;;
1046 def FADDS : AForm_2&lt;59, 21,
1047                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
1048                     "fadds $FRT, $FRA, $FRB",
1049                     [<b>(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))</b>]&gt;;
1050 </pre>
1051 </div>
1052
1053 <p>The portion of the instruction definition in bold indicates the pattern used
1054 to match the instruction.  The DAG operators (like <tt>fmul</tt>/<tt>fadd</tt>)
1055 are defined in the <tt>lib/Target/TargetSelectionDAG.td</tt> file.
1056 "<tt>F4RC</tt>" is the register class of the input and result values.<p>
1057
1058 <p>The TableGen DAG instruction selector generator reads the instruction
1059 patterns in the <tt>.td</tt> file and automatically builds parts of the pattern
1060 matching code for your target.  It has the following strengths:</p>
1061
1062 <ul>
1063 <li>At compiler-compiler time, it analyzes your instruction patterns and tells
1064     you if your patterns make sense or not.</li>
1065 <li>It can handle arbitrary constraints on operands for the pattern match.  In
1066     particular, it is straight-forward to say things like "match any immediate
1067     that is a 13-bit sign-extended value".  For examples, see the
1068     <tt>immSExt16</tt> and related <tt>tblgen</tt> classes in the PowerPC
1069     backend.</li>
1070 <li>It knows several important identities for the patterns defined.  For
1071     example, it knows that addition is commutative, so it allows the
1072     <tt>FMADDS</tt> pattern above to match "<tt>(fadd X, (fmul Y, Z))</tt>" as
1073     well as "<tt>(fadd (fmul X, Y), Z)</tt>", without the target author having
1074     to specially handle this case.</li>
1075 <li>It has a full-featured type-inferencing system.  In particular, you should
1076     rarely have to explicitly tell the system what type parts of your patterns
1077     are.  In the <tt>FMADDS</tt> case above, we didn't have to tell
1078     <tt>tblgen</tt> that all of the nodes in the pattern are of type 'f32'.  It
1079     was able to infer and propagate this knowledge from the fact that
1080     <tt>F4RC</tt> has type 'f32'.</li>
1081 <li>Targets can define their own (and rely on built-in) "pattern fragments".
1082     Pattern fragments are chunks of reusable patterns that get inlined into your
1083     patterns during compiler-compiler time.  For example, the integer
1084     "<tt>(not x)</tt>" operation is actually defined as a pattern fragment that
1085     expands as "<tt>(xor x, -1)</tt>", since the SelectionDAG does not have a
1086     native '<tt>not</tt>' operation.  Targets can define their own short-hand
1087     fragments as they see fit.  See the definition of '<tt>not</tt>' and
1088     '<tt>ineg</tt>' for examples.</li>
1089 <li>In addition to instructions, targets can specify arbitrary patterns that
1090     map to one or more instructions using the 'Pat' class.  For example,
1091     the PowerPC has no way to load an arbitrary integer immediate into a
1092     register in one instruction. To tell tblgen how to do this, it defines:
1093     <br>
1094     <br>
1095     <div class="doc_code">
1096     <pre>
1097 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1098 def : Pat&lt;(i32 imm:$imm),
1099           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))&gt;;
1100     </pre>
1101     </div>
1102     <br>
1103     If none of the single-instruction patterns for loading an immediate into a
1104     register match, this will be used.  This rule says "match an arbitrary i32
1105     immediate, turning it into an <tt>ORI</tt> ('or a 16-bit immediate') and an
1106     <tt>LIS</tt> ('load 16-bit immediate, where the immediate is shifted to the
1107     left 16 bits') instruction".  To make this work, the
1108     <tt>LO16</tt>/<tt>HI16</tt> node transformations are used to manipulate the
1109     input immediate (in this case, take the high or low 16-bits of the
1110     immediate).</li>
1111 <li>While the system does automate a lot, it still allows you to write custom
1112     C++ code to match special cases if there is something that is hard to
1113     express.</li>
1114 </ul>
1115
1116 <p>While it has many strengths, the system currently has some limitations,
1117 primarily because it is a work in progress and is not yet finished:</p>
1118
1119 <ul>
1120 <li>Overall, there is no way to define or match SelectionDAG nodes that define
1121     multiple values (e.g. <tt>ADD_PARTS</tt>, <tt>LOAD</tt>, <tt>CALL</tt>,
1122     etc).  This is the biggest reason that you currently still <em>have to</em>
1123     write custom C++ code for your instruction selector.</li>
1124 <li>There is no great way to support matching complex addressing modes yet.  In
1125     the future, we will extend pattern fragments to allow them to define
1126     multiple values (e.g. the four operands of the <a href="#x86_memory">X86
1127     addressing mode</a>, which are currently matched with custom C++ code).
1128     In addition, we'll extend fragments so that a
1129     fragment can match multiple different patterns.</li>
1130 <li>We don't automatically infer flags like isStore/isLoad yet.</li>
1131 <li>We don't automatically generate the set of supported registers and
1132     operations for the <a href="#selectiondag_legalize">Legalizer</a> yet.</li>
1133 <li>We don't have a way of tying in custom legalized nodes yet.</li>
1134 </ul>
1135
1136 <p>Despite these limitations, the instruction selector generator is still quite
1137 useful for most of the binary and logical operations in typical instruction
1138 sets.  If you run into any problems or can't figure out how to do something,
1139 please let Chris know!</p>
1140
1141 </div>
1142
1143 <!-- _______________________________________________________________________ -->
1144 <div class="doc_subsubsection">
1145   <a name="selectiondag_sched">SelectionDAG Scheduling and Formation Phase</a>
1146 </div>
1147
1148 <div class="doc_text">
1149
1150 <p>The scheduling phase takes the DAG of target instructions from the selection
1151 phase and assigns an order.  The scheduler can pick an order depending on
1152 various constraints of the machines (i.e. order for minimal register pressure or
1153 try to cover instruction latencies).  Once an order is established, the DAG is
1154 converted to a list of <tt><a href="#machineinstr">MachineInstr</a></tt>s and
1155 the SelectionDAG is destroyed.</p>
1156
1157 <p>Note that this phase is logically separate from the instruction selection
1158 phase, but is tied to it closely in the code because it operates on
1159 SelectionDAGs.</p>
1160
1161 </div>
1162
1163 <!-- _______________________________________________________________________ -->
1164 <div class="doc_subsubsection">
1165   <a name="selectiondag_future">Future directions for the SelectionDAG</a>
1166 </div>
1167
1168 <div class="doc_text">
1169
1170 <ol>
1171 <li>Optional function-at-a-time selection.</li>
1172 <li>Auto-generate entire selector from <tt>.td</tt> file.</li>
1173 </ol>
1174
1175 </div>
1176
1177 <!-- ======================================================================= -->
1178 <div class="doc_subsection">
1179   <a name="ssamco">SSA-based Machine Code Optimizations</a>
1180 </div>
1181 <div class="doc_text"><p>To Be Written</p></div>
1182
1183 <!-- ======================================================================= -->
1184 <div class="doc_subsection">
1185   <a name="liveintervals">Live Intervals</a>
1186 </div>
1187
1188 <div class="doc_text">
1189
1190 <p>Live Intervals are the ranges (intervals) where a variable is <i>live</i>.
1191 They are used by some <a href="#regalloc">register allocator</a> passes to
1192 determine if two or more virtual registers which require the same physical
1193 register are live at the same point in the program (i.e., they conflict).  When
1194 this situation occurs, one virtual register must be <i>spilled</i>.</p>
1195
1196 </div>
1197
1198 <!-- _______________________________________________________________________ -->
1199 <div class="doc_subsubsection">
1200   <a name="livevariable_analysis">Live Variable Analysis</a>
1201 </div>
1202
1203 <div class="doc_text">
1204
1205 <p>The first step in determining the live intervals of variables is to
1206 calculate the set of registers that are immediately dead after the
1207 instruction (i.e., the instruction calculates the value, but it is
1208 never used) and the set of registers that are used by the instruction,
1209 but are never used after the instruction (i.e., they are killed). Live
1210 variable information is computed for each <i>virtual</i> register and
1211 <i>register allocatable</i> physical register in the function.  This
1212 is done in a very efficient manner because it uses SSA to sparsely
1213 compute lifetime information for virtual registers (which are in SSA
1214 form) and only has to track physical registers within a block.  Before
1215 register allocation, LLVM can assume that physical registers are only
1216 live within a single basic block.  This allows it to do a single,
1217 local analysis to resolve physical register lifetimes within each
1218 basic block. If a physical register is not register allocatable (e.g.,
1219 a stack pointer or condition codes), it is not tracked.</p>
1220
1221 <p>Physical registers may be live in to or out of a function. Live in values
1222 are typically arguments in registers. Live out values are typically return
1223 values in registers. Live in values are marked as such, and are given a dummy
1224 "defining" instruction during live intervals analysis. If the last basic block
1225 of a function is a <tt>return</tt>, then it's marked as using all live out
1226 values in the function.</p>
1227
1228 <p><tt>PHI</tt> nodes need to be handled specially, because the calculation
1229 of the live variable information from a depth first traversal of the CFG of
1230 the function won't guarantee that a virtual register used by the <tt>PHI</tt>
1231 node is defined before it's used. When a <tt>PHI</tt> node is encounted, only
1232 the definition is handled, because the uses will be handled in other basic
1233 blocks.</p>
1234
1235 <p>For each <tt>PHI</tt> node of the current basic block, we simulate an
1236 assignment at the end of the current basic block and traverse the successor
1237 basic blocks. If a successor basic block has a <tt>PHI</tt> node and one of
1238 the <tt>PHI</tt> node's operands is coming from the current basic block,
1239 then the variable is marked as <i>alive</i> within the current basic block
1240 and all of its predecessor basic blocks, until the basic block with the
1241 defining instruction is encountered.</p>
1242
1243 </div>
1244
1245 <!-- _______________________________________________________________________ -->
1246 <div class="doc_subsubsection">
1247   <a name="liveintervals_analysis">Live Intervals Analysis</a>
1248 </div>
1249
1250 <div class="doc_text">
1251
1252 <p>We now have the information available to perform the live intervals analysis
1253 and build the live intervals themselves.  We start off by numbering the basic
1254 blocks and machine instructions.  We then handle the "live-in" values.  These
1255 are in physical registers, so the physical register is assumed to be killed by
1256 the end of the basic block.  Live intervals for virtual registers are computed
1257 for some ordering of the machine instructions <tt>[1, N]</tt>.  A live interval
1258 is an interval <tt>[i, j)</tt>, where <tt>1 <= i <= j < N</tt>, for which a
1259 variable is live.</p>
1260
1261 <p><i><b>More to come...</b></i></p>
1262
1263 </div>
1264
1265 <!-- ======================================================================= -->
1266 <div class="doc_subsection">
1267   <a name="regalloc">Register Allocation</a>
1268 </div>
1269
1270 <div class="doc_text">
1271
1272 <p>The <i>Register Allocation problem</i> consists in mapping a program
1273 <i>P<sub>v</sub></i>, that can use an unbounded number of virtual
1274 registers, to a program <i>P<sub>p</sub></i> that contains a finite
1275 (possibly small) number of physical registers. Each target architecture has
1276 a different number of physical registers. If the number of physical
1277 registers is not enough to accommodate all the virtual registers, some of
1278 them will have to be mapped into memory. These virtuals are called
1279 <i>spilled virtuals</i>.</p>
1280
1281 </div>
1282
1283 <!-- _______________________________________________________________________ -->
1284
1285 <div class="doc_subsubsection">
1286   <a name="regAlloc_represent">How registers are represented in LLVM</a>
1287 </div>
1288
1289 <div class="doc_text">
1290
1291 <p>In LLVM, physical registers are denoted by integer numbers that
1292 normally range from 1 to 1023. To see how this numbering is defined
1293 for a particular architecture, you can read the
1294 <tt>GenRegisterNames.inc</tt> file for that architecture. For
1295 instance, by inspecting
1296 <tt>lib/Target/X86/X86GenRegisterNames.inc</tt> we see that the 32-bit
1297 register <tt>EAX</tt> is denoted by 15, and the MMX register
1298 <tt>MM0</tt> is mapped to 48.</p>
1299
1300 <p>Some architectures contain registers that share the same physical
1301 location. A notable example is the X86 platform. For instance, in the
1302 X86 architecture, the registers <tt>EAX</tt>, <tt>AX</tt> and
1303 <tt>AL</tt> share the first eight bits. These physical registers are
1304 marked as <i>aliased</i> in LLVM. Given a particular architecture, you
1305 can check which registers are aliased by inspecting its
1306 <tt>RegisterInfo.td</tt> file. Moreover, the method
1307 <tt>TargetRegisterInfo::getAliasSet(p_reg)</tt> returns an array containing
1308 all the physical registers aliased to the register <tt>p_reg</tt>.</p>
1309
1310 <p>Physical registers, in LLVM, are grouped in <i>Register Classes</i>.
1311 Elements in the same register class are functionally equivalent, and can
1312 be interchangeably used. Each virtual register can only be mapped to
1313 physical registers of a particular class. For instance, in the X86
1314 architecture, some virtuals can only be allocated to 8 bit registers.
1315 A register class is described by <tt>TargetRegisterClass</tt> objects.
1316 To discover if a virtual register is compatible with a given physical,
1317 this code can be used:
1318 </p>
1319
1320 <div class="doc_code">
1321 <pre>
1322 bool RegMapping_Fer::compatible_class(MachineFunction &amp;mf,
1323                                       unsigned v_reg,
1324                                       unsigned p_reg) {
1325   assert(TargetRegisterInfo::isPhysicalRegister(p_reg) &amp;&amp;
1326          "Target register must be physical");
1327   const TargetRegisterClass *trc = mf.getRegInfo().getRegClass(v_reg);
1328   return trc-&gt;contains(p_reg);
1329 }
1330 </pre>
1331 </div>
1332
1333 <p>Sometimes, mostly for debugging purposes, it is useful to change
1334 the number of physical registers available in the target
1335 architecture. This must be done statically, inside the
1336 <tt>TargetRegsterInfo.td</tt> file. Just <tt>grep</tt> for
1337 <tt>RegisterClass</tt>, the last parameter of which is a list of
1338 registers. Just commenting some out is one simple way to avoid them
1339 being used. A more polite way is to explicitly exclude some registers
1340 from the <i>allocation order</i>. See the definition of the
1341 <tt>GR</tt> register class in
1342 <tt>lib/Target/IA64/IA64RegisterInfo.td</tt> for an example of this
1343 (e.g., <tt>numReservedRegs</tt> registers are hidden.)</p>
1344
1345 <p>Virtual registers are also denoted by integer numbers. Contrary to
1346 physical registers, different virtual registers never share the same
1347 number. The smallest virtual register is normally assigned the number
1348 1024. This may change, so, in order to know which is the first virtual
1349 register, you should access
1350 <tt>TargetRegisterInfo::FirstVirtualRegister</tt>. Any register whose
1351 number is greater than or equal to
1352 <tt>TargetRegisterInfo::FirstVirtualRegister</tt> is considered a virtual
1353 register. Whereas physical registers are statically defined in a
1354 <tt>TargetRegisterInfo.td</tt> file and cannot be created by the
1355 application developer, that is not the case with virtual registers.
1356 In order to create new virtual registers, use the method
1357 <tt>MachineRegisterInfo::createVirtualRegister()</tt>. This method will return a
1358 virtual register with the highest code.
1359 </p>
1360
1361 <p>Before register allocation, the operands of an instruction are
1362 mostly virtual registers, although physical registers may also be
1363 used. In order to check if a given machine operand is a register, use
1364 the boolean function <tt>MachineOperand::isRegister()</tt>. To obtain
1365 the integer code of a register, use
1366 <tt>MachineOperand::getReg()</tt>. An instruction may define or use a
1367 register. For instance, <tt>ADD reg:1026 := reg:1025 reg:1024</tt>
1368 defines the registers 1024, and uses registers 1025 and 1026. Given a
1369 register operand, the method <tt>MachineOperand::isUse()</tt> informs
1370 if that register is being used by the instruction. The method
1371 <tt>MachineOperand::isDef()</tt> informs if that registers is being
1372 defined.</p>
1373
1374 <p>We will call physical registers present in the LLVM bitcode before
1375 register allocation <i>pre-colored registers</i>. Pre-colored
1376 registers are used in many different situations, for instance, to pass
1377 parameters of functions calls, and to store results of particular
1378 instructions. There are two types of pre-colored registers: the ones
1379 <i>implicitly</i> defined, and those <i>explicitly</i>
1380 defined. Explicitly defined registers are normal operands, and can be
1381 accessed with <tt>MachineInstr::getOperand(int)::getReg()</tt>.  In
1382 order to check which registers are implicitly defined by an
1383 instruction, use the
1384 <tt>TargetInstrInfo::get(opcode)::ImplicitDefs</tt>, where
1385 <tt>opcode</tt> is the opcode of the target instruction. One important
1386 difference between explicit and implicit physical registers is that
1387 the latter are defined statically for each instruction, whereas the
1388 former may vary depending on the program being compiled. For example,
1389 an instruction that represents a function call will always implicitly
1390 define or use the same set of physical registers. To read the
1391 registers implicitly used by an instruction, use
1392 <tt>TargetInstrInfo::get(opcode)::ImplicitUses</tt>. Pre-colored
1393 registers impose constraints on any register allocation algorithm. The
1394 register allocator must make sure that none of them is been
1395 overwritten by the values of virtual registers while still alive.</p>
1396
1397 </div>
1398
1399 <!-- _______________________________________________________________________ -->
1400
1401 <div class="doc_subsubsection">
1402   <a name="regAlloc_howTo">Mapping virtual registers to physical registers</a>
1403 </div>
1404
1405 <div class="doc_text">
1406
1407 <p>There are two ways to map virtual registers to physical registers (or to
1408 memory slots). The first way, that we will call <i>direct mapping</i>,
1409 is based on the use of methods of the classes <tt>TargetRegisterInfo</tt>,
1410 and <tt>MachineOperand</tt>. The second way, that we will call
1411 <i>indirect mapping</i>, relies on the <tt>VirtRegMap</tt> class in
1412 order to insert loads and stores sending and getting values to and from
1413 memory.</p>
1414
1415 <p>The direct mapping provides more flexibility to the developer of
1416 the register allocator; however, it is more error prone, and demands
1417 more implementation work.  Basically, the programmer will have to
1418 specify where load and store instructions should be inserted in the
1419 target function being compiled in order to get and store values in
1420 memory. To assign a physical register to a virtual register present in
1421 a given operand, use <tt>MachineOperand::setReg(p_reg)</tt>. To insert
1422 a store instruction, use
1423 <tt>TargetRegisterInfo::storeRegToStackSlot(...)</tt>, and to insert a load
1424 instruction, use <tt>TargetRegisterInfo::loadRegFromStackSlot</tt>.</p>
1425
1426 <p>The indirect mapping shields the application developer from the
1427 complexities of inserting load and store instructions. In order to map
1428 a virtual register to a physical one, use
1429 <tt>VirtRegMap::assignVirt2Phys(vreg, preg)</tt>.  In order to map a
1430 certain virtual register to memory, use
1431 <tt>VirtRegMap::assignVirt2StackSlot(vreg)</tt>. This method will
1432 return the stack slot where <tt>vreg</tt>'s value will be located.  If
1433 it is necessary to map another virtual register to the same stack
1434 slot, use <tt>VirtRegMap::assignVirt2StackSlot(vreg,
1435 stack_location)</tt>. One important point to consider when using the
1436 indirect mapping, is that even if a virtual register is mapped to
1437 memory, it still needs to be mapped to a physical register. This
1438 physical register is the location where the virtual register is
1439 supposed to be found before being stored or after being reloaded.</p>
1440
1441 <p>If the indirect strategy is used, after all the virtual registers
1442 have been mapped to physical registers or stack slots, it is necessary
1443 to use a spiller object to place load and store instructions in the
1444 code. Every virtual that has been mapped to a stack slot will be
1445 stored to memory after been defined and will be loaded before being
1446 used. The implementation of the spiller tries to recycle load/store
1447 instructions, avoiding unnecessary instructions. For an example of how
1448 to invoke the spiller, see
1449 <tt>RegAllocLinearScan::runOnMachineFunction</tt> in
1450 <tt>lib/CodeGen/RegAllocLinearScan.cpp</tt>.</p>
1451
1452 </div>
1453
1454 <!-- _______________________________________________________________________ -->
1455 <div class="doc_subsubsection">
1456   <a name="regAlloc_twoAddr">Handling two address instructions</a>
1457 </div>
1458
1459 <div class="doc_text">
1460
1461 <p>With very rare exceptions (e.g., function calls), the LLVM machine
1462 code instructions are three address instructions. That is, each
1463 instruction is expected to define at most one register, and to use at
1464 most two registers.  However, some architectures use two address
1465 instructions. In this case, the defined register is also one of the
1466 used register. For instance, an instruction such as <tt>ADD %EAX,
1467 %EBX</tt>, in X86 is actually equivalent to <tt>%EAX = %EAX +
1468 %EBX</tt>.</p>
1469
1470 <p>In order to produce correct code, LLVM must convert three address
1471 instructions that represent two address instructions into true two
1472 address instructions. LLVM provides the pass
1473 <tt>TwoAddressInstructionPass</tt> for this specific purpose. It must
1474 be run before register allocation takes place. After its execution,
1475 the resulting code may no longer be in SSA form. This happens, for
1476 instance, in situations where an instruction such as <tt>%a = ADD %b
1477 %c</tt> is converted to two instructions such as:</p>
1478
1479 <div class="doc_code">
1480 <pre>
1481 %a = MOVE %b
1482 %a = ADD %a %c
1483 </pre>
1484 </div>
1485
1486 <p>Notice that, internally, the second instruction is represented as
1487 <tt>ADD %a[def/use] %c</tt>. I.e., the register operand <tt>%a</tt> is
1488 both used and defined by the instruction.</p>
1489
1490 </div>
1491
1492 <!-- _______________________________________________________________________ -->
1493 <div class="doc_subsubsection">
1494   <a name="regAlloc_ssaDecon">The SSA deconstruction phase</a>
1495 </div>
1496
1497 <div class="doc_text">
1498
1499 <p>An important transformation that happens during register allocation is called
1500 the <i>SSA Deconstruction Phase</i>. The SSA form simplifies many
1501 analyses that are performed on the control flow graph of
1502 programs. However, traditional instruction sets do not implement
1503 PHI instructions. Thus, in order to generate executable code, compilers
1504 must replace PHI instructions with other instructions that preserve their
1505 semantics.</p>
1506
1507 <p>There are many ways in which PHI instructions can safely be removed
1508 from the target code. The most traditional PHI deconstruction
1509 algorithm replaces PHI instructions with copy instructions. That is
1510 the strategy adopted by LLVM. The SSA deconstruction algorithm is
1511 implemented in n<tt>lib/CodeGen/>PHIElimination.cpp</tt>. In order to
1512 invoke this pass, the identifier <tt>PHIEliminationID</tt> must be
1513 marked as required in the code of the register allocator.</p>
1514
1515 </div>
1516
1517 <!-- _______________________________________________________________________ -->
1518 <div class="doc_subsubsection">
1519   <a name="regAlloc_fold">Instruction folding</a>
1520 </div>
1521
1522 <div class="doc_text">
1523
1524 <p><i>Instruction folding</i> is an optimization performed during
1525 register allocation that removes unnecessary copy instructions. For
1526 instance, a sequence of instructions such as:</p>
1527
1528 <div class="doc_code">
1529 <pre>
1530 %EBX = LOAD %mem_address
1531 %EAX = COPY %EBX
1532 </pre>
1533 </div>
1534
1535 <p>can be safely substituted by the single instruction:
1536
1537 <div class="doc_code">
1538 <pre>
1539 %EAX = LOAD %mem_address
1540 </pre>
1541 </div>
1542
1543 <p>Instructions can be folded with the
1544 <tt>TargetRegisterInfo::foldMemoryOperand(...)</tt> method. Care must be
1545 taken when folding instructions; a folded instruction can be quite
1546 different from the original instruction. See
1547 <tt>LiveIntervals::addIntervalsForSpills</tt> in
1548 <tt>lib/CodeGen/LiveIntervalAnalysis.cpp</tt> for an example of its use.</p>
1549
1550 </div>
1551
1552 <!-- _______________________________________________________________________ -->
1553
1554 <div class="doc_subsubsection">
1555   <a name="regAlloc_builtIn">Built in register allocators</a>
1556 </div>
1557
1558 <div class="doc_text">
1559
1560 <p>The LLVM infrastructure provides the application developer with
1561 three different register allocators:</p>
1562
1563 <ul>
1564   <li><i>Simple</i> - This is a very simple implementation that does
1565       not keep values in registers across instructions. This register
1566       allocator immediately spills every value right after it is
1567       computed, and reloads all used operands from memory to temporary
1568       registers before each instruction.</li>
1569   <li><i>Local</i> - This register allocator is an improvement on the
1570       <i>Simple</i> implementation. It allocates registers on a basic
1571       block level, attempting to keep values in registers and reusing
1572       registers as appropriate.</li>
1573   <li><i>Linear Scan</i> - <i>The default allocator</i>. This is the
1574       well-know linear scan register allocator. Whereas the
1575       <i>Simple</i> and <i>Local</i> algorithms use a direct mapping
1576       implementation technique, the <i>Linear Scan</i> implementation
1577       uses a spiller in order to place load and stores.</li>
1578 </ul>
1579
1580 <p>The type of register allocator used in <tt>llc</tt> can be chosen with the
1581 command line option <tt>-regalloc=...</tt>:</p>
1582
1583 <div class="doc_code">
1584 <pre>
1585 $ llc -f -regalloc=simple file.bc -o sp.s;
1586 $ llc -f -regalloc=local file.bc -o lc.s;
1587 $ llc -f -regalloc=linearscan file.bc -o ln.s;
1588 </pre>
1589 </div>
1590
1591 </div>
1592
1593 <!-- ======================================================================= -->
1594 <div class="doc_subsection">
1595   <a name="proepicode">Prolog/Epilog Code Insertion</a>
1596 </div>
1597 <div class="doc_text"><p>To Be Written</p></div>
1598 <!-- ======================================================================= -->
1599 <div class="doc_subsection">
1600   <a name="latemco">Late Machine Code Optimizations</a>
1601 </div>
1602 <div class="doc_text"><p>To Be Written</p></div>
1603 <!-- ======================================================================= -->
1604 <div class="doc_subsection">
1605   <a name="codeemit">Code Emission</a>
1606 </div>
1607 <div class="doc_text"><p>To Be Written</p></div>
1608 <!-- _______________________________________________________________________ -->
1609 <div class="doc_subsubsection">
1610   <a name="codeemit_asm">Generating Assembly Code</a>
1611 </div>
1612 <div class="doc_text"><p>To Be Written</p></div>
1613 <!-- _______________________________________________________________________ -->
1614 <div class="doc_subsubsection">
1615   <a name="codeemit_bin">Generating Binary Machine Code</a>
1616 </div>
1617
1618 <div class="doc_text">
1619    <p>For the JIT or <tt>.o</tt> file writer</p>
1620 </div>
1621
1622
1623 <!-- *********************************************************************** -->
1624 <div class="doc_section">
1625   <a name="targetimpls">Target-specific Implementation Notes</a>
1626 </div>
1627 <!-- *********************************************************************** -->
1628
1629 <div class="doc_text">
1630
1631 <p>This section of the document explains features or design decisions that
1632 are specific to the code generator for a particular target.</p>
1633
1634 </div>
1635
1636 <!-- ======================================================================= -->
1637 <div class="doc_subsection">
1638   <a name="tailcallopt">Tail call optimization</a>
1639 </div>
1640
1641 <div class="doc_text">
1642   <p>Tail call optimization, callee reusing the stack of the caller, is currently supported on x86/x86-64 and PowerPC. It is performed if:
1643     <ul>
1644       <li>Caller and callee have the calling convention <tt>fastcc</tt>.</li>
1645       <li>The call is a tail call - in tail position (ret immediately follows call and ret uses value of call or is void).</li>
1646       <li>Option <tt>-tailcallopt</tt> is enabled.</li>
1647       <li>Platform specific constraints are met.</li>
1648     </ul>
1649   </p>
1650
1651   <p>x86/x86-64 constraints:
1652     <ul>
1653       <li>No variable argument lists are used.</li>
1654       <li>On x86-64 when generating GOT/PIC code only module-local calls (visibility = hidden or protected) are supported.</li>
1655     </ul>
1656   </p>
1657   <p>PowerPC constraints:
1658     <ul>
1659       <li>No variable argument lists are used.</li>
1660       <li>No byval parameters are used.</li>
1661       <li>On ppc32/64 GOT/PIC only module-local calls (visibility = hidden or protected) are supported.</li>
1662     </ul>
1663   </p>
1664   <p>Example:</p>
1665   <p>Call as <tt>llc -tailcallopt test.ll</tt>.
1666     <div class="doc_code">
1667       <pre>
1668 declare fastcc i32 @tailcallee(i32 inreg %a1, i32 inreg %a2, i32 %a3, i32 %a4)
1669
1670 define fastcc i32 @tailcaller(i32 %in1, i32 %in2) {
1671   %l1 = add i32 %in1, %in2
1672   %tmp = tail call fastcc i32 @tailcallee(i32 %in1 inreg, i32 %in2 inreg, i32 %in1, i32 %l1)
1673   ret i32 %tmp
1674 }</pre>
1675     </div>
1676   </p>
1677   <p>Implications of <tt>-tailcallopt</tt>:</p>
1678   <p>To support tail call optimization in situations where the callee has more arguments than the caller a 'callee pops arguments' convention is used. This currently causes each <tt>fastcc</tt> call that is not tail call optimized (because one or more of above constraints are not met) to be followed by a readjustment of the stack. So performance might be worse in such cases.</p>
1679   <p>On x86 and x86-64 one register is reserved for indirect tail calls (e.g via a function pointer). So there is one less register for integer argument passing. For x86 this means 2 registers (if <tt>inreg</tt> parameter attribute is used) and for x86-64 this means 5 register are used.</p>
1680 </div>
1681 <!-- ======================================================================= -->
1682 <div class="doc_subsection">
1683   <a name="x86">The X86 backend</a>
1684 </div>
1685
1686 <div class="doc_text">
1687
1688 <p>The X86 code generator lives in the <tt>lib/Target/X86</tt> directory.  This
1689 code generator is capable of targeting a variety of x86-32 and x86-64
1690 processors, and includes support for ISA extensions such as MMX and SSE.
1691 </p>
1692
1693 </div>
1694
1695 <!-- _______________________________________________________________________ -->
1696 <div class="doc_subsubsection">
1697   <a name="x86_tt">X86 Target Triples Supported</a>
1698 </div>
1699
1700 <div class="doc_text">
1701
1702 <p>The following are the known target triples that are supported by the X86
1703 backend.  This is not an exhaustive list, and it would be useful to add those
1704 that people test.</p>
1705
1706 <ul>
1707 <li><b>i686-pc-linux-gnu</b> - Linux</li>
1708 <li><b>i386-unknown-freebsd5.3</b> - FreeBSD 5.3</li>
1709 <li><b>i686-pc-cygwin</b> - Cygwin on Win32</li>
1710 <li><b>i686-pc-mingw32</b> - MingW on Win32</li>
1711 <li><b>i386-pc-mingw32msvc</b> - MingW crosscompiler on Linux</li>
1712 <li><b>i686-apple-darwin*</b> - Apple Darwin on X86</li>
1713 </ul>
1714
1715 </div>
1716
1717 <!-- _______________________________________________________________________ -->
1718 <div class="doc_subsubsection">
1719   <a name="x86_cc">X86 Calling Conventions supported</a>
1720 </div>
1721
1722
1723 <div class="doc_text">
1724
1725 <p>The folowing target-specific calling conventions are known to backend:</p>
1726
1727 <ul>
1728 <li><b>x86_StdCall</b> - stdcall calling convention seen on Microsoft Windows
1729 platform (CC ID = 64).</li>
1730 <li><b>x86_FastCall</b> - fastcall calling convention seen on Microsoft Windows
1731 platform (CC ID = 65).</li>
1732 </ul>
1733
1734 </div>
1735
1736 <!-- _______________________________________________________________________ -->
1737 <div class="doc_subsubsection">
1738   <a name="x86_memory">Representing X86 addressing modes in MachineInstrs</a>
1739 </div>
1740
1741 <div class="doc_text">
1742
1743 <p>The x86 has a very flexible way of accessing memory.  It is capable of
1744 forming memory addresses of the following expression directly in integer
1745 instructions (which use ModR/M addressing):</p>
1746
1747 <div class="doc_code">
1748 <pre>
1749 Base + [1,2,4,8] * IndexReg + Disp32
1750 </pre>
1751 </div>
1752
1753 <p>In order to represent this, LLVM tracks no less than 4 operands for each
1754 memory operand of this form.  This means that the "load" form of '<tt>mov</tt>'
1755 has the following <tt>MachineOperand</tt>s in this order:</p>
1756
1757 <pre>
1758 Index:        0     |    1        2       3           4
1759 Meaning:   DestReg, | BaseReg,  Scale, IndexReg, Displacement
1760 OperandTy: VirtReg, | VirtReg, UnsImm, VirtReg,   SignExtImm
1761 </pre>
1762
1763 <p>Stores, and all other instructions, treat the four memory operands in the
1764 same way and in the same order.</p>
1765
1766 </div>
1767
1768 <!-- _______________________________________________________________________ -->
1769 <div class="doc_subsubsection">
1770   <a name="x86_names">Instruction naming</a>
1771 </div>
1772
1773 <div class="doc_text">
1774
1775 <p>An instruction name consists of the base name, a default operand size, and a
1776 a character per operand with an optional special size. For example:</p>
1777
1778 <p>
1779 <tt>ADD8rr</tt> -&gt; add, 8-bit register, 8-bit register<br>
1780 <tt>IMUL16rmi</tt> -&gt; imul, 16-bit register, 16-bit memory, 16-bit immediate<br>
1781 <tt>IMUL16rmi8</tt> -&gt; imul, 16-bit register, 16-bit memory, 8-bit immediate<br>
1782 <tt>MOVSX32rm16</tt> -&gt; movsx, 32-bit register, 16-bit memory
1783 </p>
1784
1785 </div>
1786
1787 <!-- ======================================================================= -->
1788 <div class="doc_subsection">
1789   <a name="ppc">The PowerPC backend</a>
1790 </div>
1791
1792 <div class="doc_text">
1793 <p>The PowerPC code generator lives in the lib/Target/PowerPC directory.  The
1794 code generation is retargetable to several variations or <i>subtargets</i> of
1795 the PowerPC ISA; including ppc32, ppc64 and altivec.
1796 </p>
1797 </div>
1798
1799 <!-- _______________________________________________________________________ -->
1800 <div class="doc_subsubsection">
1801   <a name="ppc_abi">LLVM PowerPC ABI</a>
1802 </div>
1803
1804 <div class="doc_text">
1805 <p>LLVM follows the AIX PowerPC ABI, with two deviations. LLVM uses a PC
1806 relative (PIC) or static addressing for accessing global values, so no TOC (r2)
1807 is used. Second, r31 is used as a frame pointer to allow dynamic growth of a
1808 stack frame.  LLVM takes advantage of having no TOC to provide space to save
1809 the frame pointer in the PowerPC linkage area of the caller frame.  Other
1810 details of PowerPC ABI can be found at <a href=
1811 "http://developer.apple.com/documentation/DeveloperTools/Conceptual/LowLevelABI/Articles/32bitPowerPC.html"
1812 >PowerPC ABI.</a> Note: This link describes the 32 bit ABI.  The
1813 64 bit ABI is similar except space for GPRs are 8 bytes wide (not 4) and r13 is
1814 reserved for system use.</p>
1815 </div>
1816
1817 <!-- _______________________________________________________________________ -->
1818 <div class="doc_subsubsection">
1819   <a name="ppc_frame">Frame Layout</a>
1820 </div>
1821
1822 <div class="doc_text">
1823 <p>The size of a PowerPC frame is usually fixed for the duration of a
1824 function&rsquo;s invocation.  Since the frame is fixed size, all references into
1825 the frame can be accessed via fixed offsets from the stack pointer.  The
1826 exception to this is when dynamic alloca or variable sized arrays are present,
1827 then a base pointer (r31) is used as a proxy for the stack pointer and stack
1828 pointer is free to grow or shrink.  A base pointer is also used if llvm-gcc is
1829 not passed the -fomit-frame-pointer flag. The stack pointer is always aligned to
1830 16 bytes, so that space allocated for altivec vectors will be properly
1831 aligned.</p>
1832 <p>An invocation frame is layed out as follows (low memory at top);</p>
1833 </div>
1834
1835 <div class="doc_text">
1836 <table class="layout">
1837         <tr>
1838                 <td>Linkage<br><br></td>
1839         </tr>
1840         <tr>
1841                 <td>Parameter area<br><br></td>
1842         </tr>
1843         <tr>
1844                 <td>Dynamic area<br><br></td>
1845         </tr>
1846         <tr>
1847                 <td>Locals area<br><br></td>
1848         </tr>
1849         <tr>
1850                 <td>Saved registers area<br><br></td>
1851         </tr>
1852         <tr style="border-style: none hidden none hidden;">
1853                 <td><br></td>
1854         </tr>
1855         <tr>
1856                 <td>Previous Frame<br><br></td>
1857         </tr>
1858 </table>
1859 </div>
1860
1861 <div class="doc_text">
1862 <p>The <i>linkage</i> area is used by a callee to save special registers prior
1863 to allocating its own frame.  Only three entries are relevant to LLVM. The
1864 first entry is the previous stack pointer (sp), aka link.  This allows probing
1865 tools like gdb or exception handlers to quickly scan the frames in the stack.  A
1866 function epilog can also use the link to pop the frame from the stack.  The
1867 third entry in the linkage area is used to save the return address from the lr
1868 register. Finally, as mentioned above, the last entry is used to save the
1869 previous frame pointer (r31.)  The entries in the linkage area are the size of a
1870 GPR, thus the linkage area is 24 bytes long in 32 bit mode and 48 bytes in 64
1871 bit mode.</p>
1872 </div>
1873
1874 <div class="doc_text">
1875 <p>32 bit linkage area</p>
1876 <table class="layout">
1877         <tr>
1878                 <td>0</td>
1879                 <td>Saved SP (r1)</td>
1880         </tr>
1881         <tr>
1882                 <td>4</td>
1883                 <td>Saved CR</td>
1884         </tr>
1885         <tr>
1886                 <td>8</td>
1887                 <td>Saved LR</td>
1888         </tr>
1889         <tr>
1890                 <td>12</td>
1891                 <td>Reserved</td>
1892         </tr>
1893         <tr>
1894                 <td>16</td>
1895                 <td>Reserved</td>
1896         </tr>
1897         <tr>
1898                 <td>20</td>
1899                 <td>Saved FP (r31)</td>
1900         </tr>
1901 </table>
1902 </div>
1903
1904 <div class="doc_text">
1905 <p>64 bit linkage area</p>
1906 <table class="layout">
1907         <tr>
1908                 <td>0</td>
1909                 <td>Saved SP (r1)</td>
1910         </tr>
1911         <tr>
1912                 <td>8</td>
1913                 <td>Saved CR</td>
1914         </tr>
1915         <tr>
1916                 <td>16</td>
1917                 <td>Saved LR</td>
1918         </tr>
1919         <tr>
1920                 <td>24</td>
1921                 <td>Reserved</td>
1922         </tr>
1923         <tr>
1924                 <td>32</td>
1925                 <td>Reserved</td>
1926         </tr>
1927         <tr>
1928                 <td>40</td>
1929                 <td>Saved FP (r31)</td>
1930         </tr>
1931 </table>
1932 </div>
1933
1934 <div class="doc_text">
1935 <p>The <i>parameter area</i> is used to store arguments being passed to a callee
1936 function.  Following the PowerPC ABI, the first few arguments are actually
1937 passed in registers, with the space in the parameter area unused.  However, if
1938 there are not enough registers or the callee is a thunk or vararg function,
1939 these register arguments can be spilled into the parameter area.  Thus, the
1940 parameter area must be large enough to store all the parameters for the largest
1941 call sequence made by the caller.  The size must also be mimimally large enough
1942 to spill registers r3-r10.  This allows callees blind to the call signature,
1943 such as thunks and vararg functions, enough space to cache the argument
1944 registers.  Therefore, the parameter area is minimally 32 bytes (64 bytes in 64
1945 bit mode.)  Also note that since the parameter area is a fixed offset from the
1946 top of the frame, that a callee can access its spilt arguments using fixed
1947 offsets from the stack pointer (or base pointer.)</p>
1948 </div>
1949
1950 <div class="doc_text">
1951 <p>Combining the information about the linkage, parameter areas and alignment. A
1952 stack frame is minimally 64 bytes in 32 bit mode and 128 bytes in 64 bit
1953 mode.</p>
1954 </div>
1955
1956 <div class="doc_text">
1957 <p>The <i>dynamic area</i> starts out as size zero.  If a function uses dynamic
1958 alloca then space is added to the stack, the linkage and parameter areas are
1959 shifted to top of stack, and the new space is available immediately below the
1960 linkage and parameter areas.  The cost of shifting the linkage and parameter
1961 areas is minor since only the link value needs to be copied.  The link value can
1962 be easily fetched by adding the original frame size to the base pointer.  Note
1963 that allocations in the dynamic space need to observe 16 byte aligment.</p>
1964 </div>
1965
1966 <div class="doc_text">
1967 <p>The <i>locals area</i> is where the llvm compiler reserves space for local
1968 variables.</p>
1969 </div>
1970
1971 <div class="doc_text">
1972 <p>The <i>saved registers area</i> is where the llvm compiler spills callee saved
1973 registers on entry to the callee.</p>
1974 </div>
1975
1976 <!-- _______________________________________________________________________ -->
1977 <div class="doc_subsubsection">
1978   <a name="ppc_prolog">Prolog/Epilog</a>
1979 </div>
1980
1981 <div class="doc_text">
1982 <p>The llvm prolog and epilog are the same as described in the PowerPC ABI, with
1983 the following exceptions.  Callee saved registers are spilled after the frame is
1984 created.  This allows the llvm epilog/prolog support to be common with other
1985 targets.  The base pointer callee saved register r31 is saved in the TOC slot of
1986 linkage area.  This simplifies allocation of space for the base pointer and
1987 makes it convenient to locate programatically and during debugging.</p>
1988 </div>
1989
1990 <!-- _______________________________________________________________________ -->
1991 <div class="doc_subsubsection">
1992   <a name="ppc_dynamic">Dynamic Allocation</a>
1993 </div>
1994
1995 <div class="doc_text">
1996 <p></p>
1997 </div>
1998
1999 <div class="doc_text">
2000 <p><i>TODO - More to come.</i></p>
2001 </div>
2002
2003
2004 <!-- *********************************************************************** -->
2005 <hr>
2006 <address>
2007   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
2008   src="http://jigsaw.w3.org/css-validator/images/vcss" alt="Valid CSS!"></a>
2009   <a href="http://validator.w3.org/check/referer"><img
2010   src="http://www.w3.org/Icons/valid-html401" alt="Valid HTML 4.01!" /></a>
2011
2012   <a href="mailto:sabre@nondot.org">Chris Lattner</a><br>
2013   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a><br>
2014   Last modified: $Date$
2015 </address>
2016
2017 </body>
2018 </html>