utils/TableGen/SubtargetEmitter.cpp

   1 //===- SubtargetEmitter.cpp - Generate subtarget enumerations -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend emits subtarget enumerations.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "CodeGenTarget.h"
  15 #include "CodeGenSchedule.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/ADT/StringExtras.h"
  18 #include "llvm/MC/MCInstrItineraries.h"
  19 #include "llvm/Support/Debug.h"
  20 #include "llvm/Support/Format.h"
  21 #include "llvm/TableGen/Error.h"
  22 #include "llvm/TableGen/Record.h"
  23 #include "llvm/TableGen/TableGenBackend.h"
  24 #include <algorithm>
  25 #include <map>
  26 #include <string>
  27 #include <vector>
  28 using namespace llvm;
  29
  30 #define DEBUG_TYPE "subtarget-emitter"
  31
  32 namespace {
  33 class SubtargetEmitter {
  34   // Each processor has a SchedClassDesc table with an entry for each SchedClass.
  35   // The SchedClassDesc table indexes into a global write resource table, write
  36   // latency table, and read advance table.
  37   struct SchedClassTables {
  38     std::vector<std::vector<MCSchedClassDesc> > ProcSchedClasses;
  39     std::vector<MCWriteProcResEntry> WriteProcResources;
  40     std::vector<MCWriteLatencyEntry> WriteLatencies;
  41     std::vector<std::string> WriterNames;
  42     std::vector<MCReadAdvanceEntry> ReadAdvanceEntries;
  43
  44     // Reserve an invalid entry at index 0
  45     SchedClassTables() {
  46       ProcSchedClasses.resize(1);
  47       WriteProcResources.resize(1);
  48       WriteLatencies.resize(1);
  49       WriterNames.push_back("InvalidWrite");
  50       ReadAdvanceEntries.resize(1);
  51     }
  52   };
  53
  54   struct LessWriteProcResources {
  55     bool operator()(const MCWriteProcResEntry &LHS,
  56                     const MCWriteProcResEntry &RHS) {
  57       return LHS.ProcResourceIdx < RHS.ProcResourceIdx;
  58     }
  59   };
  60
  61   RecordKeeper &Records;
  62   CodeGenSchedModels &SchedModels;
  63   std::string Target;
  64
  65   void Enumeration(raw_ostream &OS, const char *ClassName, bool isBits);
  66   unsigned FeatureKeyValues(raw_ostream &OS);
  67   unsigned CPUKeyValues(raw_ostream &OS);
  68   void FormItineraryStageString(const std::string &Names,
  69                                 Record *ItinData, std::string &ItinString,
  70                                 unsigned &NStages);
  71   void FormItineraryOperandCycleString(Record *ItinData, std::string &ItinString,
  72                                        unsigned &NOperandCycles);
  73   void FormItineraryBypassString(const std::string &Names,
  74                                  Record *ItinData,
  75                                  std::string &ItinString, unsigned NOperandCycles);
  76   void EmitStageAndOperandCycleData(raw_ostream &OS,
  77                                     std::vector<std::vector<InstrItinerary> >
  78                                       &ProcItinLists);
  79   void EmitItineraries(raw_ostream &OS,
  80                        std::vector<std::vector<InstrItinerary> >
  81                          &ProcItinLists);
  82   void EmitProcessorProp(raw_ostream &OS, const Record *R, const char *Name,
  83                          char Separator);
  84   void EmitProcessorResources(const CodeGenProcModel &ProcModel,
  85                               raw_ostream &OS);
  86   Record *FindWriteResources(const CodeGenSchedRW &SchedWrite,
  87                              const CodeGenProcModel &ProcModel);
  88   Record *FindReadAdvance(const CodeGenSchedRW &SchedRead,
  89                           const CodeGenProcModel &ProcModel);
  90   void ExpandProcResources(RecVec &PRVec, std::vector<int64_t> &Cycles,
  91                            const CodeGenProcModel &ProcModel);
  92   void GenSchedClassTables(const CodeGenProcModel &ProcModel,
  93                            SchedClassTables &SchedTables);
  94   void EmitSchedClassTables(SchedClassTables &SchedTables, raw_ostream &OS);
  95   void EmitProcessorModels(raw_ostream &OS);
  96   void EmitProcessorLookup(raw_ostream &OS);
  97   void EmitSchedModelHelpers(std::string ClassName, raw_ostream &OS);
  98   void EmitSchedModel(raw_ostream &OS);
  99   void ParseFeaturesFunction(raw_ostream &OS, unsigned NumFeatures,
 100                              unsigned NumProcs);
 101
 102 public:
 103   SubtargetEmitter(RecordKeeper &R, CodeGenTarget &TGT):
 104     Records(R), SchedModels(TGT.getSchedModels()), Target(TGT.getName()) {}
 105
 106   void run(raw_ostream &o);
 107
 108 };
 109 } // End anonymous namespace
 110
 111 //
 112 // Enumeration - Emit the specified class as an enumeration.
 113 //
 114 void SubtargetEmitter::Enumeration(raw_ostream &OS,
 115                                    const char *ClassName,
 116                                    bool isBits) {
 117   // Get all records of class and sort
 118   std::vector<Record*> DefList = Records.getAllDerivedDefinitions(ClassName);
 119   std::sort(DefList.begin(), DefList.end(), LessRecord());
 120
 121   unsigned N = DefList.size();
 122   if (N == 0)
 123     return;
 124   if (N > 64) {
 125     errs() << "Too many (> 64) subtarget features!\n";
 126     exit(1);
 127   }
 128
 129   OS << "namespace " << Target << " {\n";
 130
 131   // For bit flag enumerations with more than 32 items, emit constants.
 132   // Emit an enum for everything else.
 133   if (isBits && N > 32) {
 134     // For each record
 135     for (unsigned i = 0; i < N; i++) {
 136       // Next record
 137       Record *Def = DefList[i];
 138
 139       // Get and emit name and expression (1 << i)
 140       OS << "  const uint64_t " << Def->getName() << " = 1ULL << " << i << ";\n";
 141     }
 142   } else {
 143     // Open enumeration
 144     OS << "enum {\n";
 145
 146     // For each record
 147     for (unsigned i = 0; i < N;) {
 148       // Next record
 149       Record *Def = DefList[i];
 150
 151       // Get and emit name
 152       OS << "  " << Def->getName();
 153
 154       // If bit flags then emit expression (1 << i)
 155       if (isBits)  OS << " = " << " 1ULL << " << i;
 156
 157       // Depending on 'if more in the list' emit comma
 158       if (++i < N) OS << ",";
 159
 160       OS << "\n";
 161     }
 162
 163     // Close enumeration
 164     OS << "};\n";
 165   }
 166
 167   OS << "}\n";
 168 }
 169
 170 //
 171 // FeatureKeyValues - Emit data of all the subtarget features.  Used by the
 172 // command line.
 173 //
 174 unsigned SubtargetEmitter::FeatureKeyValues(raw_ostream &OS) {
 175   // Gather and sort all the features
 176   std::vector<Record*> FeatureList =
 177                            Records.getAllDerivedDefinitions("SubtargetFeature");
 178
 179   if (FeatureList.empty())
 180     return 0;
 181
 182   std::sort(FeatureList.begin(), FeatureList.end(), LessRecordFieldName());
 183
 184   // Begin feature table
 185   OS << "// Sorted (by key) array of values for CPU features.\n"
 186      << "extern const llvm::SubtargetFeatureKV " << Target
 187      << "FeatureKV[] = {\n";
 188
 189   // For each feature
 190   unsigned NumFeatures = 0;
 191   for (unsigned i = 0, N = FeatureList.size(); i < N; ++i) {
 192     // Next feature
 193     Record *Feature = FeatureList[i];
 194
 195     const std::string &Name = Feature->getName();
 196     const std::string &CommandLineName = Feature->getValueAsString("Name");
 197     const std::string &Desc = Feature->getValueAsString("Desc");
 198
 199     if (CommandLineName.empty()) continue;
 200
 201     // Emit as { "feature", "description", featureEnum, i1 | i2 | ... | in }
 202     OS << "  { "
 203        << "\"" << CommandLineName << "\", "
 204        << "\"" << Desc << "\", "
 205        << Target << "::" << Name << ", ";
 206
 207     const std::vector<Record*> &ImpliesList =
 208       Feature->getValueAsListOfDefs("Implies");
 209
 210     if (ImpliesList.empty()) {
 211       OS << "0ULL";
 212     } else {
 213       for (unsigned j = 0, M = ImpliesList.size(); j < M;) {
 214         OS << Target << "::" << ImpliesList[j]->getName();
 215         if (++j < M) OS << " | ";
 216       }
 217     }
 218
 219     OS << " }";
 220     ++NumFeatures;
 221
 222     // Depending on 'if more in the list' emit comma
 223     if ((i + 1) < N) OS << ",";
 224
 225     OS << "\n";
 226   }
 227
 228   // End feature table
 229   OS << "};\n";
 230
 231   return NumFeatures;
 232 }
 233
 234 //
 235 // CPUKeyValues - Emit data of all the subtarget processors.  Used by command
 236 // line.
 237 //
 238 unsigned SubtargetEmitter::CPUKeyValues(raw_ostream &OS) {
 239   // Gather and sort processor information
 240   std::vector<Record*> ProcessorList =
 241                           Records.getAllDerivedDefinitions("Processor");
 242   std::sort(ProcessorList.begin(), ProcessorList.end(), LessRecordFieldName());
 243
 244   // Begin processor table
 245   OS << "// Sorted (by key) array of values for CPU subtype.\n"
 246      << "extern const llvm::SubtargetFeatureKV " << Target
 247      << "SubTypeKV[] = {\n";
 248
 249   // For each processor
 250   for (unsigned i = 0, N = ProcessorList.size(); i < N;) {
 251     // Next processor
 252     Record *Processor = ProcessorList[i];
 253
 254     const std::string &Name = Processor->getValueAsString("Name");
 255     const std::vector<Record*> &FeatureList =
 256       Processor->getValueAsListOfDefs("Features");
 257
 258     // Emit as { "cpu", "description", f1 | f2 | ... fn },
 259     OS << "  { "
 260        << "\"" << Name << "\", "
 261        << "\"Select the " << Name << " processor\", ";
 262
 263     if (FeatureList.empty()) {
 264       OS << "0ULL";
 265     } else {
 266       for (unsigned j = 0, M = FeatureList.size(); j < M;) {
 267         OS << Target << "::" << FeatureList[j]->getName();
 268         if (++j < M) OS << " | ";
 269       }
 270     }
 271
 272     // The "0" is for the "implies" section of this data structure.
 273     OS << ", 0ULL }";
 274
 275     // Depending on 'if more in the list' emit comma
 276     if (++i < N) OS << ",";
 277
 278     OS << "\n";
 279   }
 280
 281   // End processor table
 282   OS << "};\n";
 283
 284   return ProcessorList.size();
 285 }
 286
 287 //
 288 // FormItineraryStageString - Compose a string containing the stage
 289 // data initialization for the specified itinerary.  N is the number
 290 // of stages.
 291 //
 292 void SubtargetEmitter::FormItineraryStageString(const std::string &Name,
 293                                                 Record *ItinData,
 294                                                 std::string &ItinString,
 295                                                 unsigned &NStages) {
 296   // Get states list
 297   const std::vector<Record*> &StageList =
 298     ItinData->getValueAsListOfDefs("Stages");
 299
 300   // For each stage
 301   unsigned N = NStages = StageList.size();
 302   for (unsigned i = 0; i < N;) {
 303     // Next stage
 304     const Record *Stage = StageList[i];
 305
 306     // Form string as ,{ cycles, u1 | u2 | ... | un, timeinc, kind }
 307     int Cycles = Stage->getValueAsInt("Cycles");
 308     ItinString += "  { " + itostr(Cycles) + ", ";
 309
 310     // Get unit list
 311     const std::vector<Record*> &UnitList = Stage->getValueAsListOfDefs("Units");
 312
 313     // For each unit
 314     for (unsigned j = 0, M = UnitList.size(); j < M;) {
 315       // Add name and bitwise or
 316       ItinString += Name + "FU::" + UnitList[j]->getName();
 317       if (++j < M) ItinString += " | ";
 318     }
 319
 320     int TimeInc = Stage->getValueAsInt("TimeInc");
 321     ItinString += ", " + itostr(TimeInc);
 322
 323     int Kind = Stage->getValueAsInt("Kind");
 324     ItinString += ", (llvm::InstrStage::ReservationKinds)" + itostr(Kind);
 325
 326     // Close off stage
 327     ItinString += " }";
 328     if (++i < N) ItinString += ", ";
 329   }
 330 }
 331
 332 //
 333 // FormItineraryOperandCycleString - Compose a string containing the
 334 // operand cycle initialization for the specified itinerary.  N is the
 335 // number of operands that has cycles specified.
 336 //
 337 void SubtargetEmitter::FormItineraryOperandCycleString(Record *ItinData,
 338                          std::string &ItinString, unsigned &NOperandCycles) {
 339   // Get operand cycle list
 340   const std::vector<int64_t> &OperandCycleList =
 341     ItinData->getValueAsListOfInts("OperandCycles");
 342
 343   // For each operand cycle
 344   unsigned N = NOperandCycles = OperandCycleList.size();
 345   for (unsigned i = 0; i < N;) {
 346     // Next operand cycle
 347     const int OCycle = OperandCycleList[i];
 348
 349     ItinString += "  " + itostr(OCycle);
 350     if (++i < N) ItinString += ", ";
 351   }
 352 }
 353
 354 void SubtargetEmitter::FormItineraryBypassString(const std::string &Name,
 355                                                  Record *ItinData,
 356                                                  std::string &ItinString,
 357                                                  unsigned NOperandCycles) {
 358   const std::vector<Record*> &BypassList =
 359     ItinData->getValueAsListOfDefs("Bypasses");
 360   unsigned N = BypassList.size();
 361   unsigned i = 0;
 362   for (; i < N;) {
 363     ItinString += Name + "Bypass::" + BypassList[i]->getName();
 364     if (++i < NOperandCycles) ItinString += ", ";
 365   }
 366   for (; i < NOperandCycles;) {
 367     ItinString += " 0";
 368     if (++i < NOperandCycles) ItinString += ", ";
 369   }
 370 }
 371
 372 //
 373 // EmitStageAndOperandCycleData - Generate unique itinerary stages and operand
 374 // cycle tables. Create a list of InstrItinerary objects (ProcItinLists) indexed
 375 // by CodeGenSchedClass::Index.
 376 //
 377 void SubtargetEmitter::
 378 EmitStageAndOperandCycleData(raw_ostream &OS,
 379                              std::vector<std::vector<InstrItinerary> >
 380                                &ProcItinLists) {
 381
 382   // Multiple processor models may share an itinerary record. Emit it once.
 383   SmallPtrSet<Record*, 8> ItinsDefSet;
 384
 385   // Emit functional units for all the itineraries.
 386   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
 387          PE = SchedModels.procModelEnd(); PI != PE; ++PI) {
 388
 389     if (!ItinsDefSet.insert(PI->ItinsDef).second)
 390       continue;
 391
 392     std::vector<Record*> FUs = PI->ItinsDef->getValueAsListOfDefs("FU");
 393     if (FUs.empty())
 394       continue;
 395
 396     const std::string &Name = PI->ItinsDef->getName();
 397     OS << "\n// Functional units for \"" << Name << "\"\n"
 398        << "namespace " << Name << "FU {\n";
 399
 400     for (unsigned j = 0, FUN = FUs.size(); j < FUN; ++j)
 401       OS << "  const unsigned " << FUs[j]->getName()
 402          << " = 1 << " << j << ";\n";
 403
 404     OS << "}\n";
 405
 406     std::vector<Record*> BPs = PI->ItinsDef->getValueAsListOfDefs("BP");
 407     if (!BPs.empty()) {
 408       OS << "\n// Pipeline forwarding pathes for itineraries \"" << Name
 409          << "\"\n" << "namespace " << Name << "Bypass {\n";
 410
 411       OS << "  const unsigned NoBypass = 0;\n";
 412       for (unsigned j = 0, BPN = BPs.size(); j < BPN; ++j)
 413         OS << "  const unsigned " << BPs[j]->getName()
 414            << " = 1 << " << j << ";\n";
 415
 416       OS << "}\n";
 417     }
 418   }
 419
 420   // Begin stages table
 421   std::string StageTable = "\nextern const llvm::InstrStage " + Target +
 422                            "Stages[] = {\n";
 423   StageTable += "  { 0, 0, 0, llvm::InstrStage::Required }, // No itinerary\n";
 424
 425   // Begin operand cycle table
 426   std::string OperandCycleTable = "extern const unsigned " + Target +
 427     "OperandCycles[] = {\n";
 428   OperandCycleTable += "  0, // No itinerary\n";
 429
 430   // Begin pipeline bypass table
 431   std::string BypassTable = "extern const unsigned " + Target +
 432     "ForwardingPaths[] = {\n";
 433   BypassTable += " 0, // No itinerary\n";
 434
 435   // For each Itinerary across all processors, add a unique entry to the stages,
 436   // operand cycles, and pipepine bypess tables. Then add the new Itinerary
 437   // object with computed offsets to the ProcItinLists result.
 438   unsigned StageCount = 1, OperandCycleCount = 1;
 439   std::map<std::string, unsigned> ItinStageMap, ItinOperandMap;
 440   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
 441          PE = SchedModels.procModelEnd(); PI != PE; ++PI) {
 442     const CodeGenProcModel &ProcModel = *PI;
 443
 444     // Add process itinerary to the list.
 445     ProcItinLists.resize(ProcItinLists.size()+1);
 446
 447     // If this processor defines no itineraries, then leave the itinerary list
 448     // empty.
 449     std::vector<InstrItinerary> &ItinList = ProcItinLists.back();
 450     if (!ProcModel.hasItineraries())
 451       continue;
 452
 453     const std::string &Name = ProcModel.ItinsDef->getName();
 454
 455     ItinList.resize(SchedModels.numInstrSchedClasses());
 456     assert(ProcModel.ItinDefList.size() == ItinList.size() && "bad Itins");
 457
 458     for (unsigned SchedClassIdx = 0, SchedClassEnd = ItinList.size();
 459          SchedClassIdx < SchedClassEnd; ++SchedClassIdx) {
 460
 461       // Next itinerary data
 462       Record *ItinData = ProcModel.ItinDefList[SchedClassIdx];
 463
 464       // Get string and stage count
 465       std::string ItinStageString;
 466       unsigned NStages = 0;
 467       if (ItinData)
 468         FormItineraryStageString(Name, ItinData, ItinStageString, NStages);
 469
 470       // Get string and operand cycle count
 471       std::string ItinOperandCycleString;
 472       unsigned NOperandCycles = 0;
 473       std::string ItinBypassString;
 474       if (ItinData) {
 475         FormItineraryOperandCycleString(ItinData, ItinOperandCycleString,
 476                                         NOperandCycles);
 477
 478         FormItineraryBypassString(Name, ItinData, ItinBypassString,
 479                                   NOperandCycles);
 480       }
 481
 482       // Check to see if stage already exists and create if it doesn't
 483       unsigned FindStage = 0;
 484       if (NStages > 0) {
 485         FindStage = ItinStageMap[ItinStageString];
 486         if (FindStage == 0) {
 487           // Emit as { cycles, u1 | u2 | ... | un, timeinc }, // indices
 488           StageTable += ItinStageString + ", // " + itostr(StageCount);
 489           if (NStages > 1)
 490             StageTable += "-" + itostr(StageCount + NStages - 1);
 491           StageTable += "\n";
 492           // Record Itin class number.
 493           ItinStageMap[ItinStageString] = FindStage = StageCount;
 494           StageCount += NStages;
 495         }
 496       }
 497
 498       // Check to see if operand cycle already exists and create if it doesn't
 499       unsigned FindOperandCycle = 0;
 500       if (NOperandCycles > 0) {
 501         std::string ItinOperandString = ItinOperandCycleString+ItinBypassString;
 502         FindOperandCycle = ItinOperandMap[ItinOperandString];
 503         if (FindOperandCycle == 0) {
 504           // Emit as  cycle, // index
 505           OperandCycleTable += ItinOperandCycleString + ", // ";
 506           std::string OperandIdxComment = itostr(OperandCycleCount);
 507           if (NOperandCycles > 1)
 508             OperandIdxComment += "-"
 509               + itostr(OperandCycleCount + NOperandCycles - 1);
 510           OperandCycleTable += OperandIdxComment + "\n";
 511           // Record Itin class number.
 512           ItinOperandMap[ItinOperandCycleString] =
 513             FindOperandCycle = OperandCycleCount;
 514           // Emit as bypass, // index
 515           BypassTable += ItinBypassString + ", // " + OperandIdxComment + "\n";
 516           OperandCycleCount += NOperandCycles;
 517         }
 518       }
 519
 520       // Set up itinerary as location and location + stage count
 521       int NumUOps = ItinData ? ItinData->getValueAsInt("NumMicroOps") : 0;
 522       InstrItinerary Intinerary = { NumUOps, FindStage, FindStage + NStages,
 523                                     FindOperandCycle,
 524                                     FindOperandCycle + NOperandCycles};
 525
 526       // Inject - empty slots will be 0, 0
 527       ItinList[SchedClassIdx] = Intinerary;
 528     }
 529   }
 530
 531   // Closing stage
 532   StageTable += "  { 0, 0, 0, llvm::InstrStage::Required } // End stages\n";
 533   StageTable += "};\n";
 534
 535   // Closing operand cycles
 536   OperandCycleTable += "  0 // End operand cycles\n";
 537   OperandCycleTable += "};\n";
 538
 539   BypassTable += " 0 // End bypass tables\n";
 540   BypassTable += "};\n";
 541
 542   // Emit tables.
 543   OS << StageTable;
 544   OS << OperandCycleTable;
 545   OS << BypassTable;
 546 }
 547
 548 //
 549 // EmitProcessorData - Generate data for processor itineraries that were
 550 // computed during EmitStageAndOperandCycleData(). ProcItinLists lists all
 551 // Itineraries for each processor. The Itinerary lists are indexed on
 552 // CodeGenSchedClass::Index.
 553 //
 554 void SubtargetEmitter::
 555 EmitItineraries(raw_ostream &OS,
 556                 std::vector<std::vector<InstrItinerary> > &ProcItinLists) {
 557
 558   // Multiple processor models may share an itinerary record. Emit it once.
 559   SmallPtrSet<Record*, 8> ItinsDefSet;
 560
 561   // For each processor's machine model
 562   std::vector<std::vector<InstrItinerary> >::iterator
 563       ProcItinListsIter = ProcItinLists.begin();
 564   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
 565          PE = SchedModels.procModelEnd(); PI != PE; ++PI, ++ProcItinListsIter) {
 566
 567     Record *ItinsDef = PI->ItinsDef;
 568     if (!ItinsDefSet.insert(ItinsDef).second)
 569       continue;
 570
 571     // Get processor itinerary name
 572     const std::string &Name = ItinsDef->getName();
 573
 574     // Get the itinerary list for the processor.
 575     assert(ProcItinListsIter != ProcItinLists.end() && "bad iterator");
 576     std::vector<InstrItinerary> &ItinList = *ProcItinListsIter;
 577
 578     // Empty itineraries aren't referenced anywhere in the tablegen output
 579     // so don't emit them.
 580     if (ItinList.empty())
 581       continue;
 582
 583     OS << "\n";
 584     OS << "static const llvm::InstrItinerary ";
 585
 586     // Begin processor itinerary table
 587     OS << Name << "[] = {\n";
 588
 589     // For each itinerary class in CodeGenSchedClass::Index order.
 590     for (unsigned j = 0, M = ItinList.size(); j < M; ++j) {
 591       InstrItinerary &Intinerary = ItinList[j];
 592
 593       // Emit Itinerary in the form of
 594       // { firstStage, lastStage, firstCycle, lastCycle } // index
 595       OS << "  { " <<
 596         Intinerary.NumMicroOps << ", " <<
 597         Intinerary.FirstStage << ", " <<
 598         Intinerary.LastStage << ", " <<
 599         Intinerary.FirstOperandCycle << ", " <<
 600         Intinerary.LastOperandCycle << " }" <<
 601         ", // " << j << " " << SchedModels.getSchedClass(j).Name << "\n";
 602     }
 603     // End processor itinerary table
 604     OS << "  { 0, ~0U, ~0U, ~0U, ~0U } // end marker\n";
 605     OS << "};\n";
 606   }
 607 }
 608
 609 // Emit either the value defined in the TableGen Record, or the default
 610 // value defined in the C++ header. The Record is null if the processor does not
 611 // define a model.
 612 void SubtargetEmitter::EmitProcessorProp(raw_ostream &OS, const Record *R,
 613                                          const char *Name, char Separator) {
 614   OS << "  ";
 615   int V = R ? R->getValueAsInt(Name) : -1;
 616   if (V >= 0)
 617     OS << V << Separator << " // " << Name;
 618   else
 619     OS << "MCSchedModel::Default" << Name << Separator;
 620   OS << '\n';
 621 }
 622
 623 void SubtargetEmitter::EmitProcessorResources(const CodeGenProcModel &ProcModel,
 624                                               raw_ostream &OS) {
 625   char Sep = ProcModel.ProcResourceDefs.empty() ? ' ' : ',';
 626
 627   OS << "\n// {Name, NumUnits, SuperIdx, IsBuffered}\n";
 628   OS << "static const llvm::MCProcResourceDesc "
 629      << ProcModel.ModelName << "ProcResources" << "[] = {\n"
 630      << "  {DBGFIELD(\"InvalidUnit\")     0, 0, 0}" << Sep << "\n";
 631
 632   for (unsigned i = 0, e = ProcModel.ProcResourceDefs.size(); i < e; ++i) {
 633     Record *PRDef = ProcModel.ProcResourceDefs[i];
 634
 635     Record *SuperDef = nullptr;
 636     unsigned SuperIdx = 0;
 637     unsigned NumUnits = 0;
 638     int BufferSize = PRDef->getValueAsInt("BufferSize");
 639     if (PRDef->isSubClassOf("ProcResGroup")) {
 640       RecVec ResUnits = PRDef->getValueAsListOfDefs("Resources");
 641       for (RecIter RUI = ResUnits.begin(), RUE = ResUnits.end();
 642            RUI != RUE; ++RUI) {
 643         NumUnits += (*RUI)->getValueAsInt("NumUnits");
 644       }
 645     }
 646     else {
 647       // Find the SuperIdx
 648       if (PRDef->getValueInit("Super")->isComplete()) {
 649         SuperDef = SchedModels.findProcResUnits(
 650           PRDef->getValueAsDef("Super"), ProcModel);
 651         SuperIdx = ProcModel.getProcResourceIdx(SuperDef);
 652       }
 653       NumUnits = PRDef->getValueAsInt("NumUnits");
 654     }
 655     // Emit the ProcResourceDesc
 656     if (i+1 == e)
 657       Sep = ' ';
 658     OS << "  {DBGFIELD(\"" << PRDef->getName() << "\") ";
 659     if (PRDef->getName().size() < 15)
 660       OS.indent(15 - PRDef->getName().size());
 661     OS << NumUnits << ", " << SuperIdx << ", "
 662        << BufferSize << "}" << Sep << " // #" << i+1;
 663     if (SuperDef)
 664       OS << ", Super=" << SuperDef->getName();
 665     OS << "\n";
 666   }
 667   OS << "};\n";
 668 }
 669
 670 // Find the WriteRes Record that defines processor resources for this
 671 // SchedWrite.
 672 Record *SubtargetEmitter::FindWriteResources(
 673   const CodeGenSchedRW &SchedWrite, const CodeGenProcModel &ProcModel) {
 674
 675   // Check if the SchedWrite is already subtarget-specific and directly
 676   // specifies a set of processor resources.
 677   if (SchedWrite.TheDef->isSubClassOf("SchedWriteRes"))
 678     return SchedWrite.TheDef;
 679
 680   Record *AliasDef = nullptr;
 681   for (RecIter AI = SchedWrite.Aliases.begin(), AE = SchedWrite.Aliases.end();
 682        AI != AE; ++AI) {
 683     const CodeGenSchedRW &AliasRW =
 684       SchedModels.getSchedRW((*AI)->getValueAsDef("AliasRW"));
 685     if (AliasRW.TheDef->getValueInit("SchedModel")->isComplete()) {
 686       Record *ModelDef = AliasRW.TheDef->getValueAsDef("SchedModel");
 687       if (&SchedModels.getProcModel(ModelDef) != &ProcModel)
 688         continue;
 689     }
 690     if (AliasDef)
 691       PrintFatalError(AliasRW.TheDef->getLoc(), "Multiple aliases "
 692                     "defined for processor " + ProcModel.ModelName +
 693                     " Ensure only one SchedAlias exists per RW.");
 694     AliasDef = AliasRW.TheDef;
 695   }
 696   if (AliasDef && AliasDef->isSubClassOf("SchedWriteRes"))
 697     return AliasDef;
 698
 699   // Check this processor's list of write resources.
 700   Record *ResDef = nullptr;
 701   for (RecIter WRI = ProcModel.WriteResDefs.begin(),
 702          WRE = ProcModel.WriteResDefs.end(); WRI != WRE; ++WRI) {
 703     if (!(*WRI)->isSubClassOf("WriteRes"))
 704       continue;
 705     if (AliasDef == (*WRI)->getValueAsDef("WriteType")
 706         || SchedWrite.TheDef == (*WRI)->getValueAsDef("WriteType")) {
 707       if (ResDef) {
 708         PrintFatalError((*WRI)->getLoc(), "Resources are defined for both "
 709                       "SchedWrite and its alias on processor " +
 710                       ProcModel.ModelName);
 711       }
 712       ResDef = *WRI;
 713     }
 714   }
 715   // TODO: If ProcModel has a base model (previous generation processor),
 716   // then call FindWriteResources recursively with that model here.
 717   if (!ResDef) {
 718     PrintFatalError(ProcModel.ModelDef->getLoc(),
 719                   std::string("Processor does not define resources for ")
 720                   + SchedWrite.TheDef->getName());
 721   }
 722   return ResDef;
 723 }
 724
 725 /// Find the ReadAdvance record for the given SchedRead on this processor or
 726 /// return NULL.
 727 Record *SubtargetEmitter::FindReadAdvance(const CodeGenSchedRW &SchedRead,
 728                                           const CodeGenProcModel &ProcModel) {
 729   // Check for SchedReads that directly specify a ReadAdvance.
 730   if (SchedRead.TheDef->isSubClassOf("SchedReadAdvance"))
 731     return SchedRead.TheDef;
 732
 733   // Check this processor's list of aliases for SchedRead.
 734   Record *AliasDef = nullptr;
 735   for (RecIter AI = SchedRead.Aliases.begin(), AE = SchedRead.Aliases.end();
 736        AI != AE; ++AI) {
 737     const CodeGenSchedRW &AliasRW =
 738       SchedModels.getSchedRW((*AI)->getValueAsDef("AliasRW"));
 739     if (AliasRW.TheDef->getValueInit("SchedModel")->isComplete()) {
 740       Record *ModelDef = AliasRW.TheDef->getValueAsDef("SchedModel");
 741       if (&SchedModels.getProcModel(ModelDef) != &ProcModel)
 742         continue;
 743     }
 744     if (AliasDef)
 745       PrintFatalError(AliasRW.TheDef->getLoc(), "Multiple aliases "
 746                     "defined for processor " + ProcModel.ModelName +
 747                     " Ensure only one SchedAlias exists per RW.");
 748     AliasDef = AliasRW.TheDef;
 749   }
 750   if (AliasDef && AliasDef->isSubClassOf("SchedReadAdvance"))
 751     return AliasDef;
 752
 753   // Check this processor's ReadAdvanceList.
 754   Record *ResDef = nullptr;
 755   for (RecIter RAI = ProcModel.ReadAdvanceDefs.begin(),
 756          RAE = ProcModel.ReadAdvanceDefs.end(); RAI != RAE; ++RAI) {
 757     if (!(*RAI)->isSubClassOf("ReadAdvance"))
 758       continue;
 759     if (AliasDef == (*RAI)->getValueAsDef("ReadType")
 760         || SchedRead.TheDef == (*RAI)->getValueAsDef("ReadType")) {
 761       if (ResDef) {
 762         PrintFatalError((*RAI)->getLoc(), "Resources are defined for both "
 763                       "SchedRead and its alias on processor " +
 764                       ProcModel.ModelName);
 765       }
 766       ResDef = *RAI;
 767     }
 768   }
 769   // TODO: If ProcModel has a base model (previous generation processor),
 770   // then call FindReadAdvance recursively with that model here.
 771   if (!ResDef && SchedRead.TheDef->getName() != "ReadDefault") {
 772     PrintFatalError(ProcModel.ModelDef->getLoc(),
 773                   std::string("Processor does not define resources for ")
 774                   + SchedRead.TheDef->getName());
 775   }
 776   return ResDef;
 777 }
 778
 779 // Expand an explicit list of processor resources into a full list of implied
 780 // resource groups and super resources that cover them.
 781 void SubtargetEmitter::ExpandProcResources(RecVec &PRVec,
 782                                            std::vector<int64_t> &Cycles,
 783                                            const CodeGenProcModel &PM) {
 784   // Default to 1 resource cycle.
 785   Cycles.resize(PRVec.size(), 1);
 786   for (unsigned i = 0, e = PRVec.size(); i != e; ++i) {
 787     Record *PRDef = PRVec[i];
 788     RecVec SubResources;
 789     if (PRDef->isSubClassOf("ProcResGroup"))
 790       SubResources = PRDef->getValueAsListOfDefs("Resources");
 791     else {
 792       SubResources.push_back(PRDef);
 793       PRDef = SchedModels.findProcResUnits(PRVec[i], PM);
 794       for (Record *SubDef = PRDef;
 795            SubDef->getValueInit("Super")->isComplete();) {
 796         if (SubDef->isSubClassOf("ProcResGroup")) {
 797           // Disallow this for simplicitly.
 798           PrintFatalError(SubDef->getLoc(), "Processor resource group "
 799                           " cannot be a super resources.");
 800         }
 801         Record *SuperDef =
 802           SchedModels.findProcResUnits(SubDef->getValueAsDef("Super"), PM);
 803         PRVec.push_back(SuperDef);
 804         Cycles.push_back(Cycles[i]);
 805         SubDef = SuperDef;
 806       }
 807     }
 808     for (RecIter PRI = PM.ProcResourceDefs.begin(),
 809            PRE = PM.ProcResourceDefs.end();
 810          PRI != PRE; ++PRI) {
 811       if (*PRI == PRDef || !(*PRI)->isSubClassOf("ProcResGroup"))
 812         continue;
 813       RecVec SuperResources = (*PRI)->getValueAsListOfDefs("Resources");
 814       RecIter SubI = SubResources.begin(), SubE = SubResources.end();
 815       for( ; SubI != SubE; ++SubI) {
 816         if (std::find(SuperResources.begin(), SuperResources.end(), *SubI)
 817             == SuperResources.end()) {
 818           break;
 819         }
 820       }
 821       if (SubI == SubE) {
 822         PRVec.push_back(*PRI);
 823         Cycles.push_back(Cycles[i]);
 824       }
 825     }
 826   }
 827 }
 828
 829 // Generate the SchedClass table for this processor and update global
 830 // tables. Must be called for each processor in order.
 831 void SubtargetEmitter::GenSchedClassTables(const CodeGenProcModel &ProcModel,
 832                                            SchedClassTables &SchedTables) {
 833   SchedTables.ProcSchedClasses.resize(SchedTables.ProcSchedClasses.size() + 1);
 834   if (!ProcModel.hasInstrSchedModel())
 835     return;
 836
 837   std::vector<MCSchedClassDesc> &SCTab = SchedTables.ProcSchedClasses.back();
 838   for (CodeGenSchedModels::SchedClassIter SCI = SchedModels.schedClassBegin(),
 839          SCE = SchedModels.schedClassEnd(); SCI != SCE; ++SCI) {
 840     DEBUG(SCI->dump(&SchedModels));
 841
 842     SCTab.resize(SCTab.size() + 1);
 843     MCSchedClassDesc &SCDesc = SCTab.back();
 844     // SCDesc.Name is guarded by NDEBUG
 845     SCDesc.NumMicroOps = 0;
 846     SCDesc.BeginGroup = false;
 847     SCDesc.EndGroup = false;
 848     SCDesc.WriteProcResIdx = 0;
 849     SCDesc.WriteLatencyIdx = 0;
 850     SCDesc.ReadAdvanceIdx = 0;
 851
 852     // A Variant SchedClass has no resources of its own.
 853     bool HasVariants = false;
 854     for (std::vector<CodeGenSchedTransition>::const_iterator
 855            TI = SCI->Transitions.begin(), TE = SCI->Transitions.end();
 856          TI != TE; ++TI) {
 857       if (TI->ProcIndices[0] == 0) {
 858         HasVariants = true;
 859         break;
 860       }
 861       IdxIter PIPos = std::find(TI->ProcIndices.begin(),
 862                                 TI->ProcIndices.end(), ProcModel.Index);
 863       if (PIPos != TI->ProcIndices.end()) {
 864         HasVariants = true;
 865         break;
 866       }
 867     }
 868     if (HasVariants) {
 869       SCDesc.NumMicroOps = MCSchedClassDesc::VariantNumMicroOps;
 870       continue;
 871     }
 872
 873     // Determine if the SchedClass is actually reachable on this processor. If
 874     // not don't try to locate the processor resources, it will fail.
 875     // If ProcIndices contains 0, this class applies to all processors.
 876     assert(!SCI->ProcIndices.empty() && "expect at least one procidx");
 877     if (SCI->ProcIndices[0] != 0) {
 878       IdxIter PIPos = std::find(SCI->ProcIndices.begin(),
 879                                 SCI->ProcIndices.end(), ProcModel.Index);
 880       if (PIPos == SCI->ProcIndices.end())
 881         continue;
 882     }
 883     IdxVec Writes = SCI->Writes;
 884     IdxVec Reads = SCI->Reads;
 885     if (!SCI->InstRWs.empty()) {
 886       // This class has a default ReadWrite list which can be overriden by
 887       // InstRW definitions.
 888       Record *RWDef = nullptr;
 889       for (RecIter RWI = SCI->InstRWs.begin(), RWE = SCI->InstRWs.end();
 890            RWI != RWE; ++RWI) {
 891         Record *RWModelDef = (*RWI)->getValueAsDef("SchedModel");
 892         if (&ProcModel == &SchedModels.getProcModel(RWModelDef)) {
 893           RWDef = *RWI;
 894           break;
 895         }
 896       }
 897       if (RWDef) {
 898         Writes.clear();
 899         Reads.clear();
 900         SchedModels.findRWs(RWDef->getValueAsListOfDefs("OperandReadWrites"),
 901                             Writes, Reads);
 902       }
 903     }
 904     if (Writes.empty()) {
 905       // Check this processor's itinerary class resources.
 906       for (RecIter II = ProcModel.ItinRWDefs.begin(),
 907              IE = ProcModel.ItinRWDefs.end(); II != IE; ++II) {
 908         RecVec Matched = (*II)->getValueAsListOfDefs("MatchedItinClasses");
 909         if (std::find(Matched.begin(), Matched.end(), SCI->ItinClassDef)
 910             != Matched.end()) {
 911           SchedModels.findRWs((*II)->getValueAsListOfDefs("OperandReadWrites"),
 912                               Writes, Reads);
 913           break;
 914         }
 915       }
 916       if (Writes.empty()) {
 917         DEBUG(dbgs() << ProcModel.ModelName
 918               << " does not have resources for class " << SCI->Name << '\n');
 919       }
 920     }
 921     // Sum resources across all operand writes.
 922     std::vector<MCWriteProcResEntry> WriteProcResources;
 923     std::vector<MCWriteLatencyEntry> WriteLatencies;
 924     std::vector<std::string> WriterNames;
 925     std::vector<MCReadAdvanceEntry> ReadAdvanceEntries;
 926     for (IdxIter WI = Writes.begin(), WE = Writes.end(); WI != WE; ++WI) {
 927       IdxVec WriteSeq;
 928       SchedModels.expandRWSeqForProc(*WI, WriteSeq, /*IsRead=*/false,
 929                                      ProcModel);
 930
 931       // For each operand, create a latency entry.
 932       MCWriteLatencyEntry WLEntry;
 933       WLEntry.Cycles = 0;
 934       unsigned WriteID = WriteSeq.back();
 935       WriterNames.push_back(SchedModels.getSchedWrite(WriteID).Name);
 936       // If this Write is not referenced by a ReadAdvance, don't distinguish it
 937       // from other WriteLatency entries.
 938       if (!SchedModels.hasReadOfWrite(
 939             SchedModels.getSchedWrite(WriteID).TheDef)) {
 940         WriteID = 0;
 941       }
 942       WLEntry.WriteResourceID = WriteID;
 943
 944       for (IdxIter WSI = WriteSeq.begin(), WSE = WriteSeq.end();
 945            WSI != WSE; ++WSI) {
 946
 947         Record *WriteRes =
 948           FindWriteResources(SchedModels.getSchedWrite(*WSI), ProcModel);
 949
 950         // Mark the parent class as invalid for unsupported write types.
 951         if (WriteRes->getValueAsBit("Unsupported")) {
 952           SCDesc.NumMicroOps = MCSchedClassDesc::InvalidNumMicroOps;
 953           break;
 954         }
 955         WLEntry.Cycles += WriteRes->getValueAsInt("Latency");
 956         SCDesc.NumMicroOps += WriteRes->getValueAsInt("NumMicroOps");
 957         SCDesc.BeginGroup |= WriteRes->getValueAsBit("BeginGroup");
 958         SCDesc.EndGroup |= WriteRes->getValueAsBit("EndGroup");
 959
 960         // Create an entry for each ProcResource listed in WriteRes.
 961         RecVec PRVec = WriteRes->getValueAsListOfDefs("ProcResources");
 962         std::vector<int64_t> Cycles =
 963           WriteRes->getValueAsListOfInts("ResourceCycles");
 964
 965         ExpandProcResources(PRVec, Cycles, ProcModel);
 966
 967         for (unsigned PRIdx = 0, PREnd = PRVec.size();
 968              PRIdx != PREnd; ++PRIdx) {
 969           MCWriteProcResEntry WPREntry;
 970           WPREntry.ProcResourceIdx = ProcModel.getProcResourceIdx(PRVec[PRIdx]);
 971           assert(WPREntry.ProcResourceIdx && "Bad ProcResourceIdx");
 972           WPREntry.Cycles = Cycles[PRIdx];
 973           // If this resource is already used in this sequence, add the current
 974           // entry's cycles so that the same resource appears to be used
 975           // serially, rather than multiple parallel uses. This is important for
 976           // in-order machine where the resource consumption is a hazard.
 977           unsigned WPRIdx = 0, WPREnd = WriteProcResources.size();
 978           for( ; WPRIdx != WPREnd; ++WPRIdx) {
 979             if (WriteProcResources[WPRIdx].ProcResourceIdx
 980                 == WPREntry.ProcResourceIdx) {
 981               WriteProcResources[WPRIdx].Cycles += WPREntry.Cycles;
 982               break;
 983             }
 984           }
 985           if (WPRIdx == WPREnd)
 986             WriteProcResources.push_back(WPREntry);
 987         }
 988       }
 989       WriteLatencies.push_back(WLEntry);
 990     }
 991     // Create an entry for each operand Read in this SchedClass.
 992     // Entries must be sorted first by UseIdx then by WriteResourceID.
 993     for (unsigned UseIdx = 0, EndIdx = Reads.size();
 994          UseIdx != EndIdx; ++UseIdx) {
 995       Record *ReadAdvance =
 996         FindReadAdvance(SchedModels.getSchedRead(Reads[UseIdx]), ProcModel);
 997       if (!ReadAdvance)
 998         continue;
 999
1000       // Mark the parent class as invalid for unsupported write types.
1001       if (ReadAdvance->getValueAsBit("Unsupported")) {
1002         SCDesc.NumMicroOps = MCSchedClassDesc::InvalidNumMicroOps;
1003         break;
1004       }
1005       RecVec ValidWrites = ReadAdvance->getValueAsListOfDefs("ValidWrites");
1006       IdxVec WriteIDs;
1007       if (ValidWrites.empty())
1008         WriteIDs.push_back(0);
1009       else {
1010         for (RecIter VWI = ValidWrites.begin(), VWE = ValidWrites.end();
1011              VWI != VWE; ++VWI) {
1012           WriteIDs.push_back(SchedModels.getSchedRWIdx(*VWI, /*IsRead=*/false));
1013         }
1014       }
1015       std::sort(WriteIDs.begin(), WriteIDs.end());
1016       for(IdxIter WI = WriteIDs.begin(), WE = WriteIDs.end(); WI != WE; ++WI) {
1017         MCReadAdvanceEntry RAEntry;
1018         RAEntry.UseIdx = UseIdx;
1019         RAEntry.WriteResourceID = *WI;
1020         RAEntry.Cycles = ReadAdvance->getValueAsInt("Cycles");
1021         ReadAdvanceEntries.push_back(RAEntry);
1022       }
1023     }
1024     if (SCDesc.NumMicroOps == MCSchedClassDesc::InvalidNumMicroOps) {
1025       WriteProcResources.clear();
1026       WriteLatencies.clear();
1027       ReadAdvanceEntries.clear();
1028     }
1029     // Add the information for this SchedClass to the global tables using basic
1030     // compression.
1031     //
1032     // WritePrecRes entries are sorted by ProcResIdx.
1033     std::sort(WriteProcResources.begin(), WriteProcResources.end(),
1034               LessWriteProcResources());
1035
1036     SCDesc.NumWriteProcResEntries = WriteProcResources.size();
1037     std::vector<MCWriteProcResEntry>::iterator WPRPos =
1038       std::search(SchedTables.WriteProcResources.begin(),
1039                   SchedTables.WriteProcResources.end(),
1040                   WriteProcResources.begin(), WriteProcResources.end());
1041     if (WPRPos != SchedTables.WriteProcResources.end())
1042       SCDesc.WriteProcResIdx = WPRPos - SchedTables.WriteProcResources.begin();
1043     else {
1044       SCDesc.WriteProcResIdx = SchedTables.WriteProcResources.size();
1045       SchedTables.WriteProcResources.insert(WPRPos, WriteProcResources.begin(),
1046                                             WriteProcResources.end());
1047     }
1048     // Latency entries must remain in operand order.
1049     SCDesc.NumWriteLatencyEntries = WriteLatencies.size();
1050     std::vector<MCWriteLatencyEntry>::iterator WLPos =
1051       std::search(SchedTables.WriteLatencies.begin(),
1052                   SchedTables.WriteLatencies.end(),
1053                   WriteLatencies.begin(), WriteLatencies.end());
1054     if (WLPos != SchedTables.WriteLatencies.end()) {
1055       unsigned idx = WLPos - SchedTables.WriteLatencies.begin();
1056       SCDesc.WriteLatencyIdx = idx;
1057       for (unsigned i = 0, e = WriteLatencies.size(); i < e; ++i)
1058         if (SchedTables.WriterNames[idx + i].find(WriterNames[i]) ==
1059             std::string::npos) {
1060           SchedTables.WriterNames[idx + i] += std::string("_") + WriterNames[i];
1061         }
1062     }
1063     else {
1064       SCDesc.WriteLatencyIdx = SchedTables.WriteLatencies.size();
1065       SchedTables.WriteLatencies.insert(SchedTables.WriteLatencies.end(),
1066                                         WriteLatencies.begin(),
1067                                         WriteLatencies.end());
1068       SchedTables.WriterNames.insert(SchedTables.WriterNames.end(),
1069                                      WriterNames.begin(), WriterNames.end());
1070     }
1071     // ReadAdvanceEntries must remain in operand order.
1072     SCDesc.NumReadAdvanceEntries = ReadAdvanceEntries.size();
1073     std::vector<MCReadAdvanceEntry>::iterator RAPos =
1074       std::search(SchedTables.ReadAdvanceEntries.begin(),
1075                   SchedTables.ReadAdvanceEntries.end(),
1076                   ReadAdvanceEntries.begin(), ReadAdvanceEntries.end());
1077     if (RAPos != SchedTables.ReadAdvanceEntries.end())
1078       SCDesc.ReadAdvanceIdx = RAPos - SchedTables.ReadAdvanceEntries.begin();
1079     else {
1080       SCDesc.ReadAdvanceIdx = SchedTables.ReadAdvanceEntries.size();
1081       SchedTables.ReadAdvanceEntries.insert(RAPos, ReadAdvanceEntries.begin(),
1082                                             ReadAdvanceEntries.end());
1083     }
1084   }
1085 }
1086
1087 // Emit SchedClass tables for all processors and associated global tables.
1088 void SubtargetEmitter::EmitSchedClassTables(SchedClassTables &SchedTables,
1089                                             raw_ostream &OS) {
1090   // Emit global WriteProcResTable.
1091   OS << "\n// {ProcResourceIdx, Cycles}\n"
1092      << "extern const llvm::MCWriteProcResEntry "
1093      << Target << "WriteProcResTable[] = {\n"
1094      << "  { 0,  0}, // Invalid\n";
1095   for (unsigned WPRIdx = 1, WPREnd = SchedTables.WriteProcResources.size();
1096        WPRIdx != WPREnd; ++WPRIdx) {
1097     MCWriteProcResEntry &WPREntry = SchedTables.WriteProcResources[WPRIdx];
1098     OS << "  {" << format("%2d", WPREntry.ProcResourceIdx) << ", "
1099        << format("%2d", WPREntry.Cycles) << "}";
1100     if (WPRIdx + 1 < WPREnd)
1101       OS << ',';
1102     OS << " // #" << WPRIdx << '\n';
1103   }
1104   OS << "}; // " << Target << "WriteProcResTable\n";
1105
1106   // Emit global WriteLatencyTable.
1107   OS << "\n// {Cycles, WriteResourceID}\n"
1108      << "extern const llvm::MCWriteLatencyEntry "
1109      << Target << "WriteLatencyTable[] = {\n"
1110      << "  { 0,  0}, // Invalid\n";
1111   for (unsigned WLIdx = 1, WLEnd = SchedTables.WriteLatencies.size();
1112        WLIdx != WLEnd; ++WLIdx) {
1113     MCWriteLatencyEntry &WLEntry = SchedTables.WriteLatencies[WLIdx];
1114     OS << "  {" << format("%2d", WLEntry.Cycles) << ", "
1115        << format("%2d", WLEntry.WriteResourceID) << "}";
1116     if (WLIdx + 1 < WLEnd)
1117       OS << ',';
1118     OS << " // #" << WLIdx << " " << SchedTables.WriterNames[WLIdx] << '\n';
1119   }
1120   OS << "}; // " << Target << "WriteLatencyTable\n";
1121
1122   // Emit global ReadAdvanceTable.
1123   OS << "\n// {UseIdx, WriteResourceID, Cycles}\n"
1124      << "extern const llvm::MCReadAdvanceEntry "
1125      << Target << "ReadAdvanceTable[] = {\n"
1126      << "  {0,  0,  0}, // Invalid\n";
1127   for (unsigned RAIdx = 1, RAEnd = SchedTables.ReadAdvanceEntries.size();
1128        RAIdx != RAEnd; ++RAIdx) {
1129     MCReadAdvanceEntry &RAEntry = SchedTables.ReadAdvanceEntries[RAIdx];
1130     OS << "  {" << RAEntry.UseIdx << ", "
1131        << format("%2d", RAEntry.WriteResourceID) << ", "
1132        << format("%2d", RAEntry.Cycles) << "}";
1133     if (RAIdx + 1 < RAEnd)
1134       OS << ',';
1135     OS << " // #" << RAIdx << '\n';
1136   }
1137   OS << "}; // " << Target << "ReadAdvanceTable\n";
1138
1139   // Emit a SchedClass table for each processor.
1140   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
1141          PE = SchedModels.procModelEnd(); PI != PE; ++PI) {
1142     if (!PI->hasInstrSchedModel())
1143       continue;
1144
1145     std::vector<MCSchedClassDesc> &SCTab =
1146       SchedTables.ProcSchedClasses[1 + (PI - SchedModels.procModelBegin())];
1147
1148     OS << "\n// {Name, NumMicroOps, BeginGroup, EndGroup,"
1149        << " WriteProcResIdx,#, WriteLatencyIdx,#, ReadAdvanceIdx,#}\n";
1150     OS << "static const llvm::MCSchedClassDesc "
1151        << PI->ModelName << "SchedClasses[] = {\n";
1152
1153     // The first class is always invalid. We no way to distinguish it except by
1154     // name and position.
1155     assert(SchedModels.getSchedClass(0).Name == "NoInstrModel"
1156            && "invalid class not first");
1157     OS << "  {DBGFIELD(\"InvalidSchedClass\")  "
1158        << MCSchedClassDesc::InvalidNumMicroOps
1159        << ", 0, 0,  0, 0,  0, 0,  0, 0},\n";
1160
1161     for (unsigned SCIdx = 1, SCEnd = SCTab.size(); SCIdx != SCEnd; ++SCIdx) {
1162       MCSchedClassDesc &MCDesc = SCTab[SCIdx];
1163       const CodeGenSchedClass &SchedClass = SchedModels.getSchedClass(SCIdx);
1164       OS << "  {DBGFIELD(\"" << SchedClass.Name << "\") ";
1165       if (SchedClass.Name.size() < 18)
1166         OS.indent(18 - SchedClass.Name.size());
1167       OS << MCDesc.NumMicroOps
1168          << ", " << MCDesc.BeginGroup << ", " << MCDesc.EndGroup
1169          << ", " << format("%2d", MCDesc.WriteProcResIdx)
1170          << ", " << MCDesc.NumWriteProcResEntries
1171          << ", " << format("%2d", MCDesc.WriteLatencyIdx)
1172          << ", " << MCDesc.NumWriteLatencyEntries
1173          << ", " << format("%2d", MCDesc.ReadAdvanceIdx)
1174          << ", " << MCDesc.NumReadAdvanceEntries << "}";
1175       if (SCIdx + 1 < SCEnd)
1176         OS << ',';
1177       OS << " // #" << SCIdx << '\n';
1178     }
1179     OS << "}; // " << PI->ModelName << "SchedClasses\n";
1180   }
1181 }
1182
1183 void SubtargetEmitter::EmitProcessorModels(raw_ostream &OS) {
1184   // For each processor model.
1185   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
1186          PE = SchedModels.procModelEnd(); PI != PE; ++PI) {
1187     // Emit processor resource table.
1188     if (PI->hasInstrSchedModel())
1189       EmitProcessorResources(*PI, OS);
1190     else if(!PI->ProcResourceDefs.empty())
1191       PrintFatalError(PI->ModelDef->getLoc(), "SchedMachineModel defines "
1192                     "ProcResources without defining WriteRes SchedWriteRes");
1193
1194     // Begin processor itinerary properties
1195     OS << "\n";
1196     OS << "static const llvm::MCSchedModel " << PI->ModelName << " = {\n";
1197     EmitProcessorProp(OS, PI->ModelDef, "IssueWidth", ',');
1198     EmitProcessorProp(OS, PI->ModelDef, "MicroOpBufferSize", ',');
1199     EmitProcessorProp(OS, PI->ModelDef, "LoopMicroOpBufferSize", ',');
1200     EmitProcessorProp(OS, PI->ModelDef, "LoadLatency", ',');
1201     EmitProcessorProp(OS, PI->ModelDef, "HighLatency", ',');
1202     EmitProcessorProp(OS, PI->ModelDef, "MispredictPenalty", ',');
1203
1204     OS << "  " << (bool)(PI->ModelDef ?
1205                          PI->ModelDef->getValueAsBit("PostRAScheduler") : 0)
1206        << ", // " << "PostRAScheduler\n";
1207
1208     OS << "  " << (bool)(PI->ModelDef ?
1209                          PI->ModelDef->getValueAsBit("CompleteModel") : 0)
1210        << ", // " << "CompleteModel\n";
1211
1212     OS << "  " << PI->Index << ", // Processor ID\n";
1213     if (PI->hasInstrSchedModel())
1214       OS << "  " << PI->ModelName << "ProcResources" << ",\n"
1215          << "  " << PI->ModelName << "SchedClasses" << ",\n"
1216          << "  " << PI->ProcResourceDefs.size()+1 << ",\n"
1217          << "  " << (SchedModels.schedClassEnd()
1218                      - SchedModels.schedClassBegin()) << ",\n";
1219     else
1220       OS << "  0, 0, 0, 0, // No instruction-level machine model.\n";
1221     if (PI->hasItineraries())
1222       OS << "  " << PI->ItinsDef->getName() << "};\n";
1223     else
1224       OS << "  nullptr}; // No Itinerary\n";
1225   }
1226 }
1227
1228 //
1229 // EmitProcessorLookup - generate cpu name to itinerary lookup table.
1230 //
1231 void SubtargetEmitter::EmitProcessorLookup(raw_ostream &OS) {
1232   // Gather and sort processor information
1233   std::vector<Record*> ProcessorList =
1234                           Records.getAllDerivedDefinitions("Processor");
1235   std::sort(ProcessorList.begin(), ProcessorList.end(), LessRecordFieldName());
1236
1237   // Begin processor table
1238   OS << "\n";
1239   OS << "// Sorted (by key) array of itineraries for CPU subtype.\n"
1240      << "extern const llvm::SubtargetInfoKV "
1241      << Target << "ProcSchedKV[] = {\n";
1242
1243   // For each processor
1244   for (unsigned i = 0, N = ProcessorList.size(); i < N;) {
1245     // Next processor
1246     Record *Processor = ProcessorList[i];
1247
1248     const std::string &Name = Processor->getValueAsString("Name");
1249     const std::string &ProcModelName =
1250       SchedModels.getModelForProc(Processor).ModelName;
1251
1252     // Emit as { "cpu", procinit },
1253     OS << "  { \"" << Name << "\", (const void *)&" << ProcModelName << " }";
1254
1255     // Depending on ''if more in the list'' emit comma
1256     if (++i < N) OS << ",";
1257
1258     OS << "\n";
1259   }
1260
1261   // End processor table
1262   OS << "};\n";
1263 }
1264
1265 //
1266 // EmitSchedModel - Emits all scheduling model tables, folding common patterns.
1267 //
1268 void SubtargetEmitter::EmitSchedModel(raw_ostream &OS) {
1269   OS << "#ifdef DBGFIELD\n"
1270      << "#error \"<target>GenSubtargetInfo.inc requires a DBGFIELD macro\"\n"
1271      << "#endif\n"
1272      << "#ifndef NDEBUG\n"
1273      << "#define DBGFIELD(x) x,\n"
1274      << "#else\n"
1275      << "#define DBGFIELD(x)\n"
1276      << "#endif\n";
1277
1278   if (SchedModels.hasItineraries()) {
1279     std::vector<std::vector<InstrItinerary> > ProcItinLists;
1280     // Emit the stage data
1281     EmitStageAndOperandCycleData(OS, ProcItinLists);
1282     EmitItineraries(OS, ProcItinLists);
1283   }
1284   OS << "\n// ===============================================================\n"
1285      << "// Data tables for the new per-operand machine model.\n";
1286
1287   SchedClassTables SchedTables;
1288   for (CodeGenSchedModels::ProcIter PI = SchedModels.procModelBegin(),
1289          PE = SchedModels.procModelEnd(); PI != PE; ++PI) {
1290     GenSchedClassTables(*PI, SchedTables);
1291   }
1292   EmitSchedClassTables(SchedTables, OS);
1293
1294   // Emit the processor machine model
1295   EmitProcessorModels(OS);
1296   // Emit the processor lookup data
1297   EmitProcessorLookup(OS);
1298
1299   OS << "#undef DBGFIELD";
1300 }
1301
1302 void SubtargetEmitter::EmitSchedModelHelpers(std::string ClassName,
1303                                              raw_ostream &OS) {
1304   OS << "unsigned " << ClassName
1305      << "\n::resolveSchedClass(unsigned SchedClass, const MachineInstr *MI,"
1306      << " const TargetSchedModel *SchedModel) const {\n";
1307
1308   std::vector<Record*> Prologs = Records.getAllDerivedDefinitions("PredicateProlog");
1309   std::sort(Prologs.begin(), Prologs.end(), LessRecord());
1310   for (std::vector<Record*>::const_iterator
1311          PI = Prologs.begin(), PE = Prologs.end(); PI != PE; ++PI) {
1312     OS << (*PI)->getValueAsString("Code") << '\n';
1313   }
1314   IdxVec VariantClasses;
1315   for (CodeGenSchedModels::SchedClassIter SCI = SchedModels.schedClassBegin(),
1316          SCE = SchedModels.schedClassEnd(); SCI != SCE; ++SCI) {
1317     if (SCI->Transitions.empty())
1318       continue;
1319     VariantClasses.push_back(SCI->Index);
1320   }
1321   if (!VariantClasses.empty()) {
1322     OS << "  switch (SchedClass) {\n";
1323     for (IdxIter VCI = VariantClasses.begin(), VCE = VariantClasses.end();
1324          VCI != VCE; ++VCI) {
1325       const CodeGenSchedClass &SC = SchedModels.getSchedClass(*VCI);
1326       OS << "  case " << *VCI << ": // " << SC.Name << '\n';
1327       IdxVec ProcIndices;
1328       for (std::vector<CodeGenSchedTransition>::const_iterator
1329              TI = SC.Transitions.begin(), TE = SC.Transitions.end();
1330            TI != TE; ++TI) {
1331         IdxVec PI;
1332         std::set_union(TI->ProcIndices.begin(), TI->ProcIndices.end(),
1333                        ProcIndices.begin(), ProcIndices.end(),
1334                        std::back_inserter(PI));
1335         ProcIndices.swap(PI);
1336       }
1337       for (IdxIter PI = ProcIndices.begin(), PE = ProcIndices.end();
1338            PI != PE; ++PI) {
1339         OS << "    ";
1340         if (*PI != 0)
1341           OS << "if (SchedModel->getProcessorID() == " << *PI << ") ";
1342         OS << "{ // " << (SchedModels.procModelBegin() + *PI)->ModelName
1343            << '\n';
1344         for (std::vector<CodeGenSchedTransition>::const_iterator
1345                TI = SC.Transitions.begin(), TE = SC.Transitions.end();
1346              TI != TE; ++TI) {
1347           if (*PI != 0 && !std::count(TI->ProcIndices.begin(),
1348                                       TI->ProcIndices.end(), *PI)) {
1349               continue;
1350           }
1351           OS << "      if (";
1352           for (RecIter RI = TI->PredTerm.begin(), RE = TI->PredTerm.end();
1353                RI != RE; ++RI) {
1354             if (RI != TI->PredTerm.begin())
1355               OS << "\n          && ";
1356             OS << "(" << (*RI)->getValueAsString("Predicate") << ")";
1357           }
1358           OS << ")\n"
1359              << "        return " << TI->ToClassIdx << "; // "
1360              << SchedModels.getSchedClass(TI->ToClassIdx).Name << '\n';
1361         }
1362         OS << "    }\n";
1363         if (*PI == 0)
1364           break;
1365       }
1366       if (SC.isInferred())
1367         OS << "    return " << SC.Index << ";\n";
1368       OS << "    break;\n";
1369     }
1370     OS << "  };\n";
1371   }
1372   OS << "  report_fatal_error(\"Expected a variant SchedClass\");\n"
1373      << "} // " << ClassName << "::resolveSchedClass\n";
1374 }
1375
1376 //
1377 // ParseFeaturesFunction - Produces a subtarget specific function for parsing
1378 // the subtarget features string.
1379 //
1380 void SubtargetEmitter::ParseFeaturesFunction(raw_ostream &OS,
1381                                              unsigned NumFeatures,
1382                                              unsigned NumProcs) {
1383   std::vector<Record*> Features =
1384                        Records.getAllDerivedDefinitions("SubtargetFeature");
1385   std::sort(Features.begin(), Features.end(), LessRecord());
1386
1387   OS << "// ParseSubtargetFeatures - Parses features string setting specified\n"
1388      << "// subtarget options.\n"
1389      << "void llvm::";
1390   OS << Target;
1391   OS << "Subtarget::ParseSubtargetFeatures(StringRef CPU, StringRef FS) {\n"
1392      << "  DEBUG(dbgs() << \"\\nFeatures:\" << FS);\n"
1393      << "  DEBUG(dbgs() << \"\\nCPU:\" << CPU << \"\\n\\n\");\n";
1394
1395   if (Features.empty()) {
1396     OS << "}\n";
1397     return;
1398   }
1399
1400   OS << "  InitMCProcessorInfo(CPU, FS);\n"
1401      << "  uint64_t Bits = getFeatureBits();\n";
1402
1403   for (unsigned i = 0; i < Features.size(); i++) {
1404     // Next record
1405     Record *R = Features[i];
1406     const std::string &Instance = R->getName();
1407     const std::string &Value = R->getValueAsString("Value");
1408     const std::string &Attribute = R->getValueAsString("Attribute");
1409
1410     if (Value=="true" || Value=="false")
1411       OS << "  if ((Bits & " << Target << "::"
1412          << Instance << ") != 0) "
1413          << Attribute << " = " << Value << ";\n";
1414     else
1415       OS << "  if ((Bits & " << Target << "::"
1416          << Instance << ") != 0 && "
1417          << Attribute << " < " << Value << ") "
1418          << Attribute << " = " << Value << ";\n";
1419   }
1420
1421   OS << "}\n";
1422 }
1423
1424 //
1425 // SubtargetEmitter::run - Main subtarget enumeration emitter.
1426 //
1427 void SubtargetEmitter::run(raw_ostream &OS) {
1428   emitSourceFileHeader("Subtarget Enumeration Source Fragment", OS);
1429
1430   OS << "\n#ifdef GET_SUBTARGETINFO_ENUM\n";
1431   OS << "#undef GET_SUBTARGETINFO_ENUM\n";
1432
1433   OS << "namespace llvm {\n";
1434   Enumeration(OS, "SubtargetFeature", true);
1435   OS << "} // End llvm namespace \n";
1436   OS << "#endif // GET_SUBTARGETINFO_ENUM\n\n";
1437
1438   OS << "\n#ifdef GET_SUBTARGETINFO_MC_DESC\n";
1439   OS << "#undef GET_SUBTARGETINFO_MC_DESC\n";
1440
1441   OS << "namespace llvm {\n";
1442 #if 0
1443   OS << "namespace {\n";
1444 #endif
1445   unsigned NumFeatures = FeatureKeyValues(OS);
1446   OS << "\n";
1447   unsigned NumProcs = CPUKeyValues(OS);
1448   OS << "\n";
1449   EmitSchedModel(OS);
1450   OS << "\n";
1451 #if 0
1452   OS << "}\n";
1453 #endif
1454
1455   // MCInstrInfo initialization routine.
1456   OS << "static inline void Init" << Target
1457      << "MCSubtargetInfo(MCSubtargetInfo *II, "
1458      << "StringRef TT, StringRef CPU, StringRef FS) {\n";
1459   OS << "  II->InitMCSubtargetInfo(TT, CPU, FS, ";
1460   if (NumFeatures)
1461     OS << Target << "FeatureKV, ";
1462   else
1463     OS << "None, ";
1464   if (NumProcs)
1465     OS << Target << "SubTypeKV, ";
1466   else
1467     OS << "None, ";
1468   OS << '\n'; OS.indent(22);
1469   OS << Target << "ProcSchedKV, "
1470      << Target << "WriteProcResTable, "
1471      << Target << "WriteLatencyTable, "
1472      << Target << "ReadAdvanceTable, ";
1473   if (SchedModels.hasItineraries()) {
1474     OS << '\n'; OS.indent(22);
1475     OS << Target << "Stages, "
1476        << Target << "OperandCycles, "
1477        << Target << "ForwardingPaths";
1478   } else
1479     OS << "0, 0, 0";
1480   OS << ");\n}\n\n";
1481
1482   OS << "} // End llvm namespace \n";
1483
1484   OS << "#endif // GET_SUBTARGETINFO_MC_DESC\n\n";
1485
1486   OS << "\n#ifdef GET_SUBTARGETINFO_TARGET_DESC\n";
1487   OS << "#undef GET_SUBTARGETINFO_TARGET_DESC\n";
1488
1489   OS << "#include \"llvm/Support/Debug.h\"\n";
1490   ParseFeaturesFunction(OS, NumFeatures, NumProcs);
1491
1492   OS << "#endif // GET_SUBTARGETINFO_TARGET_DESC\n\n";
1493
1494   // Create a TargetSubtargetInfo subclass to hide the MC layer initialization.
1495   OS << "\n#ifdef GET_SUBTARGETINFO_HEADER\n";
1496   OS << "#undef GET_SUBTARGETINFO_HEADER\n";
1497
1498   std::string ClassName = Target + "GenSubtargetInfo";
1499   OS << "namespace llvm {\n";
1500   OS << "class DFAPacketizer;\n";
1501   OS << "struct " << ClassName << " : public TargetSubtargetInfo {\n"
1502      << "  explicit " << ClassName << "(StringRef TT, StringRef CPU, "
1503      << "StringRef FS);\n"
1504      << "public:\n"
1505      << "  unsigned resolveSchedClass(unsigned SchedClass, const MachineInstr *DefMI,"
1506      << " const TargetSchedModel *SchedModel) const override;\n"
1507      << "  DFAPacketizer *createDFAPacketizer(const InstrItineraryData *IID)"
1508      << " const;\n"
1509      << "};\n";
1510   OS << "} // End llvm namespace \n";
1511
1512   OS << "#endif // GET_SUBTARGETINFO_HEADER\n\n";
1513
1514   OS << "\n#ifdef GET_SUBTARGETINFO_CTOR\n";
1515   OS << "#undef GET_SUBTARGETINFO_CTOR\n";
1516
1517   OS << "#include \"llvm/CodeGen/TargetSchedule.h\"\n";
1518   OS << "namespace llvm {\n";
1519   OS << "extern const llvm::SubtargetFeatureKV " << Target << "FeatureKV[];\n";
1520   OS << "extern const llvm::SubtargetFeatureKV " << Target << "SubTypeKV[];\n";
1521   OS << "extern const llvm::SubtargetInfoKV " << Target << "ProcSchedKV[];\n";
1522   OS << "extern const llvm::MCWriteProcResEntry "
1523      << Target << "WriteProcResTable[];\n";
1524   OS << "extern const llvm::MCWriteLatencyEntry "
1525      << Target << "WriteLatencyTable[];\n";
1526   OS << "extern const llvm::MCReadAdvanceEntry "
1527      << Target << "ReadAdvanceTable[];\n";
1528
1529   if (SchedModels.hasItineraries()) {
1530     OS << "extern const llvm::InstrStage " << Target << "Stages[];\n";
1531     OS << "extern const unsigned " << Target << "OperandCycles[];\n";
1532     OS << "extern const unsigned " << Target << "ForwardingPaths[];\n";
1533   }
1534
1535   OS << ClassName << "::" << ClassName << "(StringRef TT, StringRef CPU, "
1536      << "StringRef FS)\n"
1537      << "  : TargetSubtargetInfo() {\n"
1538      << "  InitMCSubtargetInfo(TT, CPU, FS, ";
1539   if (NumFeatures)
1540     OS << "makeArrayRef(" << Target << "FeatureKV, " << NumFeatures << "), ";
1541   else
1542     OS << "None, ";
1543   if (NumProcs)
1544     OS << "makeArrayRef(" << Target << "SubTypeKV, " << NumProcs << "), ";
1545   else
1546     OS << "None, ";
1547   OS << '\n'; OS.indent(22);
1548   OS << Target << "ProcSchedKV, "
1549      << Target << "WriteProcResTable, "
1550      << Target << "WriteLatencyTable, "
1551      << Target << "ReadAdvanceTable, ";
1552   OS << '\n'; OS.indent(22);
1553   if (SchedModels.hasItineraries()) {
1554     OS << Target << "Stages, "
1555        << Target << "OperandCycles, "
1556        << Target << "ForwardingPaths";
1557   } else
1558     OS << "0, 0, 0";
1559   OS << ");\n}\n\n";
1560
1561   EmitSchedModelHelpers(ClassName, OS);
1562
1563   OS << "} // End llvm namespace \n";
1564
1565   OS << "#endif // GET_SUBTARGETINFO_CTOR\n\n";
1566 }
1567
1568 namespace llvm {
1569
1570 void EmitSubtarget(RecordKeeper &RK, raw_ostream &OS) {
1571   CodeGenTarget CGTarget(RK);
1572   SubtargetEmitter(RK, CGTarget).run(OS);
1573 }
1574
1575 } // End llvm namespace