utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void
  31 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  32                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  33   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  34
  35   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  36   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  37
  38   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  39
  40   EmitSourceFileHeader("Target Register Enum Values", OS);
  41
  42   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  43   OS << "#undef GET_REGINFO_ENUM\n";
  44
  45   OS << "namespace llvm {\n\n";
  46
  47   OS << "class MCRegisterClass;\n"
  48      << "extern const MCRegisterClass " << Namespace
  49      << "MCRegisterClasses[];\n\n";
  50
  51   if (!Namespace.empty())
  52     OS << "namespace " << Namespace << " {\n";
  53   OS << "enum {\n  NoRegister,\n";
  54
  55   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  56     OS << "  " << Registers[i]->getName() << " = " <<
  57       Registers[i]->EnumValue << ",\n";
  58   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  59          "Register enum value mismatch!");
  60   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  61   OS << "};\n";
  62   if (!Namespace.empty())
  63     OS << "}\n";
  64
  65   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  66   if (!RegisterClasses.empty()) {
  67
  68     // RegisterClass enums are stored as uint16_t in the tables.
  69     assert(RegisterClasses.size() <= 0xffff &&
  70            "Too many register classes to fit in tables");
  71
  72     OS << "\n// Register classes\n";
  73     if (!Namespace.empty())
  74       OS << "namespace " << Namespace << " {\n";
  75     OS << "enum {\n";
  76     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  77       if (i) OS << ",\n";
  78       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  79       OS << " = " << i;
  80     }
  81     OS << "\n  };\n";
  82     if (!Namespace.empty())
  83       OS << "}\n";
  84   }
  85
  86   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  87   // If the only definition is the default NoRegAltName, we don't need to
  88   // emit anything.
  89   if (RegAltNameIndices.size() > 1) {
  90     OS << "\n// Register alternate name indices\n";
  91     if (!Namespace.empty())
  92       OS << "namespace " << Namespace << " {\n";
  93     OS << "enum {\n";
  94     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  95       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  96     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  97     OS << "};\n";
  98     if (!Namespace.empty())
  99       OS << "}\n";
 100   }
 101
 102   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 103   if (!SubRegIndices.empty()) {
 104     OS << "\n// Subregister indices\n";
 105     std::string Namespace =
 106       SubRegIndices[0]->getNamespace();
 107     if (!Namespace.empty())
 108       OS << "namespace " << Namespace << " {\n";
 109     OS << "enum {\n  NoSubRegister,\n";
 110     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 111       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 112     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 113     if (!Namespace.empty())
 114       OS << "}\n";
 115   }
 116
 117   OS << "} // End llvm namespace \n";
 118   OS << "#endif // GET_REGINFO_ENUM\n\n";
 119 }
 120
 121 void RegisterInfoEmitter::
 122 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 123                     const std::string &ClassName) {
 124   unsigned NumRCs = RegBank.getRegClasses().size();
 125   unsigned NumSets = RegBank.getNumRegPressureSets();
 126
 127   OS << "/// Get the weight in units of pressure for this register class.\n"
 128      << "unsigned " << ClassName << "::\n"
 129      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 130      << "  static const unsigned RCWeightTable[] = {\n";
 131   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 132     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 133     const CodeGenRegister::Set &Regs = RC.getMembers();
 134     if (Regs.empty())
 135       OS << "    0";
 136     else
 137       OS << "    " << (*Regs.begin())->getWeight(RegBank);
 138     OS << ",  \t// " << RC.getName() << "\n";
 139   }
 140   OS << "    0 };\n"
 141      << "  return RCWeightTable[RC->getID()];\n"
 142      << "}\n\n";
 143
 144   OS << "\n"
 145      << "// Get the number of dimensions of register pressure.\n"
 146      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 147      << "  return " << NumSets << ";\n}\n\n";
 148
 149   OS << "// Get the register unit pressure limit for this dimension.\n"
 150      << "// This limit must be adjusted dynamically for reserved registers.\n"
 151      << "unsigned " << ClassName << "::\n"
 152      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 153      << "  static const unsigned PressureLimitTable[] = {\n";
 154   for (unsigned i = 0; i < NumSets; ++i ) {
 155     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 156     unsigned Weight = 0;
 157     for (RegUnitSet::iterator
 158            I = RegUnits.Units.begin(), E = RegUnits.Units.end(); I != E; ++I) {
 159       Weight += RegBank.getRegUnitWeight(*I);
 160     }
 161     OS << "    " << Weight
 162        << ",  \t// " << i << ": " << RegBank.getRegPressureSet(i).Name << "\n";
 163   }
 164   OS << "    0 };\n"
 165      << "  return PressureLimitTable[Idx];\n"
 166      << "}\n\n";
 167
 168   OS << "/// Get the dimensions of register pressure "
 169      << "impacted by this register class.\n"
 170      << "/// Returns a -1 terminated array of pressure set IDs\n"
 171      << "const int* " << ClassName << "::\n"
 172      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 173      << "  static const int RCSetsTable[] = {\n    ";
 174   std::vector<unsigned> RCSetStarts(NumRCs);
 175   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 176     RCSetStarts[i] = StartIdx;
 177     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 178     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 179            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 180       OS << *PSetI << ",  ";
 181       ++StartIdx;
 182     }
 183     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 184     ++StartIdx;
 185   }
 186   OS << "-1 };\n";
 187   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 188   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 189     OS << RCSetStarts[i] << ",";
 190   }
 191   OS << "0 };\n"
 192      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 193      << "  return &RCSetsTable[SetListStart];\n"
 194      << "}\n\n";
 195 }
 196
 197 void
 198 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 199                                        const std::vector<CodeGenRegister*> &Regs,
 200                                           bool isCtor) {
 201   // Collect all information about dwarf register numbers
 202   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 203   DwarfRegNumsMapTy DwarfRegNums;
 204
 205   // First, just pull all provided information to the map
 206   unsigned maxLength = 0;
 207   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 208     Record *Reg = Regs[i]->TheDef;
 209     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 210     maxLength = std::max((size_t)maxLength, RegNums.size());
 211     if (DwarfRegNums.count(Reg))
 212       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 213              << "specified multiple times\n";
 214     DwarfRegNums[Reg] = RegNums;
 215   }
 216
 217   if (!maxLength)
 218     return;
 219
 220   // Now we know maximal length of number list. Append -1's, where needed
 221   for (DwarfRegNumsMapTy::iterator
 222        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 223     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 224       I->second.push_back(-1);
 225
 226   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 227
 228   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 229
 230   // Emit reverse information about the dwarf register numbers.
 231   for (unsigned j = 0; j < 2; ++j) {
 232     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 233       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 234       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 235       OS << i << "Dwarf2L[]";
 236
 237       if (!isCtor) {
 238         OS << " = {\n";
 239
 240         // Store the mapping sorted by the LLVM reg num so lookup can be done
 241         // with a binary search.
 242         std::map<uint64_t, Record*> Dwarf2LMap;
 243         for (DwarfRegNumsMapTy::iterator
 244                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 245           int DwarfRegNo = I->second[i];
 246           if (DwarfRegNo < 0)
 247             continue;
 248           Dwarf2LMap[DwarfRegNo] = I->first;
 249         }
 250
 251         for (std::map<uint64_t, Record*>::iterator
 252                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 253           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 254              << " },\n";
 255
 256         OS << "};\n";
 257       } else {
 258         OS << ";\n";
 259       }
 260
 261       // We have to store the size in a const global, it's used in multiple
 262       // places.
 263       OS << "extern const unsigned " << Namespace
 264          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 265       if (!isCtor)
 266         OS << " = sizeof(" << Namespace
 267            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 268            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 269       else
 270         OS << ";\n\n";
 271     }
 272   }
 273
 274   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 275     Record *Reg = Regs[i]->TheDef;
 276     const RecordVal *V = Reg->getValue("DwarfAlias");
 277     if (!V || !V->getValue())
 278       continue;
 279
 280     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 281     Record *Alias = DI->getDef();
 282     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 283   }
 284
 285   // Emit information about the dwarf register numbers.
 286   for (unsigned j = 0; j < 2; ++j) {
 287     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 288       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 289       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 290       OS << i << "L2Dwarf[]";
 291       if (!isCtor) {
 292         OS << " = {\n";
 293         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 294         // with a binary search.
 295         for (DwarfRegNumsMapTy::iterator
 296                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 297           int RegNo = I->second[i];
 298           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 299             continue;
 300
 301           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 302              << "U },\n";
 303         }
 304         OS << "};\n";
 305       } else {
 306         OS << ";\n";
 307       }
 308
 309       // We have to store the size in a const global, it's used in multiple
 310       // places.
 311       OS << "extern const unsigned " << Namespace
 312          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 313       if (!isCtor)
 314         OS << " = sizeof(" << Namespace
 315            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 316            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 317       else
 318         OS << ";\n\n";
 319     }
 320   }
 321 }
 322
 323 void
 324 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 325                                     const std::vector<CodeGenRegister*> &Regs,
 326                                     bool isCtor) {
 327   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 328   // to the MCRegisterInfo object.
 329   unsigned maxLength = 0;
 330   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 331     Record *Reg = Regs[i]->TheDef;
 332     maxLength = std::max((size_t)maxLength,
 333                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 334   }
 335
 336   if (!maxLength)
 337     return;
 338
 339   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 340
 341   // Emit reverse information about the dwarf register numbers.
 342   for (unsigned j = 0; j < 2; ++j) {
 343     OS << "  switch (";
 344     if (j == 0)
 345       OS << "DwarfFlavour";
 346     else
 347       OS << "EHFlavour";
 348     OS << ") {\n"
 349      << "  default:\n"
 350      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 351
 352     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 353       OS << "  case " << i << ":\n";
 354       OS << "    ";
 355       if (!isCtor)
 356         OS << "RI->";
 357       std::string Tmp;
 358       raw_string_ostream(Tmp) << Namespace
 359                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 360                               << "Dwarf2L";
 361       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 362       if (j == 0)
 363           OS << "false";
 364         else
 365           OS << "true";
 366       OS << ");\n";
 367       OS << "    break;\n";
 368     }
 369     OS << "  }\n";
 370   }
 371
 372   // Emit information about the dwarf register numbers.
 373   for (unsigned j = 0; j < 2; ++j) {
 374     OS << "  switch (";
 375     if (j == 0)
 376       OS << "DwarfFlavour";
 377     else
 378       OS << "EHFlavour";
 379     OS << ") {\n"
 380        << "  default:\n"
 381        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 382
 383     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 384       OS << "  case " << i << ":\n";
 385       OS << "    ";
 386       if (!isCtor)
 387         OS << "RI->";
 388       std::string Tmp;
 389       raw_string_ostream(Tmp) << Namespace
 390                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 391                               << "L2Dwarf";
 392       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 393       if (j == 0)
 394           OS << "false";
 395         else
 396           OS << "true";
 397       OS << ");\n";
 398       OS << "    break;\n";
 399     }
 400     OS << "  }\n";
 401   }
 402 }
 403
 404 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 405 // Width is the number of bits per hex number.
 406 static void printBitVectorAsHex(raw_ostream &OS,
 407                                 const BitVector &Bits,
 408                                 unsigned Width) {
 409   assert(Width <= 32 && "Width too large");
 410   unsigned Digits = (Width + 3) / 4;
 411   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 412     unsigned Value = 0;
 413     for (unsigned j = 0; j != Width && i + j != e; ++j)
 414       Value |= Bits.test(i + j) << j;
 415     OS << format("0x%0*x, ", Digits, Value);
 416   }
 417 }
 418
 419 // Helper to emit a set of bits into a constant byte array.
 420 class BitVectorEmitter {
 421   BitVector Values;
 422 public:
 423   void add(unsigned v) {
 424     if (v >= Values.size())
 425       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 426     Values[v] = true;
 427   }
 428
 429   void print(raw_ostream &OS) {
 430     printBitVectorAsHex(OS, Values, 8);
 431   }
 432 };
 433
 434 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 435   OS << getQualifiedName(Reg->TheDef);
 436 }
 437
 438 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 439   OS << getEnumName(VT);
 440 }
 441
 442 //
 443 // runMCDesc - Print out MC register descriptions.
 444 //
 445 void
 446 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 447                                CodeGenRegBank &RegBank) {
 448   EmitSourceFileHeader("MC Register Information", OS);
 449
 450   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 451   OS << "#undef GET_REGINFO_MC_DESC\n";
 452
 453   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 454   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 455   RegBank.computeOverlaps(Overlaps);
 456
 457   // The lists of sub-registers, super-registers, and overlaps all go in the
 458   // same array. That allows us to share suffixes.
 459   typedef std::vector<const CodeGenRegister*> RegVec;
 460   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 461   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 462   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 463
 464   // Precompute register lists for the SequenceToOffsetTable.
 465   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 466     const CodeGenRegister *Reg = Regs[i];
 467
 468     // Compute the ordered sub-register list.
 469     SetVector<const CodeGenRegister*> SR;
 470     Reg->addSubRegsPreOrder(SR, RegBank);
 471     RegVec &SubRegList = SubRegLists[i];
 472     SubRegList.assign(SR.begin(), SR.end());
 473     RegSeqs.add(SubRegList);
 474
 475     // Super-registers are already computed.
 476     const RegVec &SuperRegList = Reg->getSuperRegs();
 477     RegSeqs.add(SuperRegList);
 478
 479     // The list of overlaps doesn't need to have any particular order, except
 480     // Reg itself must be the first element. Pick an ordering that has one of
 481     // the other lists as a suffix.
 482     RegVec &OverlapList = OverlapLists[i];
 483     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 484                            SubRegList : SuperRegList;
 485     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 486
 487     // First element is Reg itself.
 488     OverlapList.push_back(Reg);
 489     Omit.insert(Reg);
 490
 491     // Any elements not in Suffix.
 492     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 493     std::set_difference(OSet.begin(), OSet.end(),
 494                         Omit.begin(), Omit.end(),
 495                         std::back_inserter(OverlapList),
 496                         CodeGenRegister::Less());
 497
 498     // Finally, Suffix itself.
 499     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 500     RegSeqs.add(OverlapList);
 501   }
 502
 503   // Compute the final layout of the sequence table.
 504   RegSeqs.layout();
 505
 506   OS << "namespace llvm {\n\n";
 507
 508   const std::string &TargetName = Target.getName();
 509
 510   // Emit the shared table of register lists.
 511   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 512   RegSeqs.emit(OS, printRegister);
 513   OS << "};\n\n";
 514
 515   OS << "extern const MCRegisterDesc " << TargetName
 516      << "RegDesc[] = { // Descriptors\n";
 517   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 518
 519   // Emit the register descriptors now.
 520   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 521     const CodeGenRegister *Reg = Regs[i];
 522     OS << "  { \"" << Reg->getName() << "\", "
 523        << RegSeqs.get(OverlapLists[i]) << ", "
 524        << RegSeqs.get(SubRegLists[i]) << ", "
 525        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 526   }
 527   OS << "};\n\n";      // End of register descriptors...
 528
 529   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 530
 531   // Loop over all of the register classes... emitting each one.
 532   OS << "namespace {     // Register classes...\n";
 533
 534   // Emit the register enum value arrays for each RegisterClass
 535   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 536     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 537     ArrayRef<Record*> Order = RC.getOrder();
 538
 539     // Give the register class a legal C name if it's anonymous.
 540     std::string Name = RC.getName();
 541
 542     // Emit the register list now.
 543     OS << "  // " << Name << " Register Class...\n"
 544        << "  const uint16_t " << Name
 545        << "[] = {\n    ";
 546     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 547       Record *Reg = Order[i];
 548       OS << getQualifiedName(Reg) << ", ";
 549     }
 550     OS << "\n  };\n\n";
 551
 552     OS << "  // " << Name << " Bit set.\n"
 553        << "  const uint8_t " << Name
 554        << "Bits[] = {\n    ";
 555     BitVectorEmitter BVE;
 556     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 557       Record *Reg = Order[i];
 558       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 559     }
 560     BVE.print(OS);
 561     OS << "\n  };\n\n";
 562
 563   }
 564   OS << "}\n\n";
 565
 566   OS << "extern const MCRegisterClass " << TargetName
 567      << "MCRegisterClasses[] = {\n";
 568
 569   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 570     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 571
 572     // Asserts to make sure values will fit in table assuming types from
 573     // MCRegisterInfo.h
 574     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 575     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 576     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 577
 578     OS << "  { " << '\"' << RC.getName() << "\", "
 579        << RC.getName() << ", " << RC.getName() << "Bits, "
 580        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 581        << RC.getQualifiedName() + "RegClassID" << ", "
 582        << RC.SpillSize/8 << ", "
 583        << RC.SpillAlignment/8 << ", "
 584        << RC.CopyCost << ", "
 585        << RC.Allocatable << " },\n";
 586   }
 587
 588   OS << "};\n\n";
 589
 590   // Emit the data table for getSubReg().
 591   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 592   if (SubRegIndices.size()) {
 593     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 594        << SubRegIndices.size() << "] = {\n";
 595     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 596       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 597       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 598       if (SRM.empty()) {
 599         OS << "  {0},\n";
 600         continue;
 601       }
 602       OS << "  {";
 603       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 604         // FIXME: We really should keep this to 80 columns...
 605         CodeGenRegister::SubRegMap::const_iterator SubReg =
 606           SRM.find(SubRegIndices[j]);
 607         if (SubReg != SRM.end())
 608           OS << getQualifiedName(SubReg->second->TheDef);
 609         else
 610           OS << "0";
 611         if (j != je - 1)
 612           OS << ", ";
 613       }
 614       OS << "}" << (i != e ? "," : "") << "\n";
 615     }
 616     OS << "};\n\n";
 617     OS << "const uint16_t *get" << TargetName
 618        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 619        << "SubRegTable;\n}\n\n";
 620   }
 621
 622   EmitRegMappingTables(OS, Regs, false);
 623
 624   // MCRegisterInfo initialization routine.
 625   OS << "static inline void Init" << TargetName
 626      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 627      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 628   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 629      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 630      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 631   if (SubRegIndices.size() != 0)
 632     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 633        << SubRegIndices.size() << ");\n\n";
 634   else
 635     OS << "NULL, 0);\n\n";
 636
 637   EmitRegMapping(OS, Regs, false);
 638
 639   OS << "}\n\n";
 640
 641   OS << "} // End llvm namespace \n";
 642   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 643 }
 644
 645 void
 646 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 647                                      CodeGenRegBank &RegBank) {
 648   EmitSourceFileHeader("Register Information Header Fragment", OS);
 649
 650   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 651   OS << "#undef GET_REGINFO_HEADER\n";
 652
 653   const std::string &TargetName = Target.getName();
 654   std::string ClassName = TargetName + "GenRegisterInfo";
 655
 656   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 657
 658   OS << "namespace llvm {\n\n";
 659
 660   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 661      << "  explicit " << ClassName
 662      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 663      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 664      << "     { return false; }\n"
 665      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 666      << "  const TargetRegisterClass *"
 667         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 668      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 669         "const TargetRegisterClass*, const TargetRegisterClass*, "
 670         "unsigned) const;\n"
 671      << "  unsigned getRegClassWeight(const TargetRegisterClass *RC) const;\n"
 672      << "  unsigned getNumRegPressureSets() const;\n"
 673      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 674      << "  const int *getRegClassPressureSets("
 675      << "const TargetRegisterClass *RC) const;\n"
 676      << "};\n\n";
 677
 678   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 679
 680   if (!RegisterClasses.empty()) {
 681     OS << "namespace " << RegisterClasses[0]->Namespace
 682        << " { // Register classes\n";
 683
 684     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 685       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 686       const std::string &Name = RC.getName();
 687
 688       // Output the extern for the instance.
 689       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 690       // Output the extern for the pointer to the instance (should remove).
 691       OS << "  static const TargetRegisterClass * const " << Name
 692          << "RegisterClass = &" << Name << "RegClass;\n";
 693     }
 694     OS << "} // end of namespace " << TargetName << "\n\n";
 695   }
 696   OS << "} // End llvm namespace \n";
 697   OS << "#endif // GET_REGINFO_HEADER\n\n";
 698 }
 699
 700 //
 701 // runTargetDesc - Output the target register and register file descriptions.
 702 //
 703 void
 704 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 705                                    CodeGenRegBank &RegBank){
 706   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 707
 708   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 709   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 710
 711   OS << "namespace llvm {\n\n";
 712
 713   // Get access to MCRegisterClass data.
 714   OS << "extern const MCRegisterClass " << Target.getName()
 715      << "MCRegisterClasses[];\n";
 716
 717   // Start out by emitting each of the register classes.
 718   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 719
 720   // Collect all registers belonging to any allocatable class.
 721   std::set<Record*> AllocatableRegs;
 722
 723   // Collect allocatable registers.
 724   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 725     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 726     ArrayRef<Record*> Order = RC.getOrder();
 727
 728     if (RC.Allocatable)
 729       AllocatableRegs.insert(Order.begin(), Order.end());
 730   }
 731
 732   // Build a shared array of value types.
 733   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 734   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 735     VTSeqs.add(RegisterClasses[rc]->VTs);
 736   VTSeqs.layout();
 737   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 738   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 739   OS << "};\n";
 740
 741   // Now that all of the structs have been emitted, emit the instances.
 742   if (!RegisterClasses.empty()) {
 743     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 744
 745     OS << "\nstatic const TargetRegisterClass *const "
 746        << "NullRegClasses[] = { NULL };\n\n";
 747
 748     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 749
 750     if (NumSubRegIndices) {
 751       // Compute the super-register classes for each RegisterClass
 752       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 753         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 754         for (DenseMap<Record*,Record*>::const_iterator
 755              i = RC.SubRegClasses.begin(),
 756              e = RC.SubRegClasses.end(); i != e; ++i) {
 757           // Find the register class number of i->second for SuperRegClassMap.
 758           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 759           assert(RC2 && "Invalid register class in SubRegClasses");
 760           SuperRegClassMap[RC2->EnumValue].insert(rc);
 761         }
 762       }
 763
 764       // Emit the super-register classes for each RegisterClass
 765       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 766         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 767
 768         // Give the register class a legal C name if it's anonymous.
 769         std::string Name = RC.getName();
 770
 771         OS << "// " << Name
 772            << " Super-register Classes...\n"
 773            << "static const TargetRegisterClass *const "
 774            << Name << "SuperRegClasses[] = {\n  ";
 775
 776         bool Empty = true;
 777         std::map<unsigned, std::set<unsigned> >::iterator I =
 778           SuperRegClassMap.find(rc);
 779         if (I != SuperRegClassMap.end()) {
 780           for (std::set<unsigned>::iterator II = I->second.begin(),
 781                  EE = I->second.end(); II != EE; ++II) {
 782             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 783             if (!Empty)
 784               OS << ", ";
 785             OS << "&" << RC2.getQualifiedName() << "RegClass";
 786             Empty = false;
 787           }
 788         }
 789
 790         OS << (!Empty ? ", " : "") << "NULL";
 791         OS << "\n};\n\n";
 792       }
 793     }
 794
 795     // Emit the sub-classes array for each RegisterClass
 796     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 797       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 798
 799       // Give the register class a legal C name if it's anonymous.
 800       std::string Name = RC.getName();
 801
 802       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 803       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 804       OS << "\n};\n\n";
 805     }
 806
 807     // Emit NULL terminated super-class lists.
 808     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 809       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 810       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 811
 812       // Skip classes without supers.  We can reuse NullRegClasses.
 813       if (Supers.empty())
 814         continue;
 815
 816       OS << "static const TargetRegisterClass *const "
 817          << RC.getName() << "Superclasses[] = {\n";
 818       for (unsigned i = 0; i != Supers.size(); ++i)
 819         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 820       OS << "  NULL\n};\n\n";
 821     }
 822
 823     // Emit methods.
 824     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 825       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 826       if (!RC.AltOrderSelect.empty()) {
 827         OS << "\nstatic inline unsigned " << RC.getName()
 828            << "AltOrderSelect(const MachineFunction &MF) {"
 829            << RC.AltOrderSelect << "}\n\n"
 830            << "static ArrayRef<uint16_t> " << RC.getName()
 831            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 832         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 833           ArrayRef<Record*> Elems = RC.getOrder(oi);
 834           if (!Elems.empty()) {
 835             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 836             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 837               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 838             OS << " };\n";
 839           }
 840         }
 841         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 842            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 843            << "  const ArrayRef<uint16_t> Order[] = {\n"
 844            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 845         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 846           if (RC.getOrder(oi).empty())
 847             OS << "),\n    ArrayRef<uint16_t>(";
 848           else
 849             OS << "),\n    makeArrayRef(AltOrder" << oi;
 850         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 851            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 852            << ");\n  return Order[Select];\n}\n";
 853         }
 854     }
 855
 856     // Now emit the actual value-initialized register class instances.
 857     OS << "namespace " << RegisterClasses[0]->Namespace
 858        << " {   // Register class instances\n";
 859
 860     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 861       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 862       OS << "  extern const TargetRegisterClass "
 863          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 864          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 865          << "RegClassID],\n    "
 866          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 867          << RC.getName() << "SubclassMask,\n    ";
 868       if (RC.getSuperClasses().empty())
 869         OS << "NullRegClasses,\n    ";
 870       else
 871         OS << RC.getName() << "Superclasses,\n    ";
 872       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 873          << "RegClasses,\n    ";
 874       if (RC.AltOrderSelect.empty())
 875         OS << "0\n";
 876       else
 877         OS << RC.getName() << "GetRawAllocationOrder\n";
 878       OS << "  };\n\n";
 879     }
 880
 881     OS << "}\n";
 882   }
 883
 884   OS << "\nnamespace {\n";
 885   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 886   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 887     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 888        << "RegClass,\n";
 889   OS << "  };\n";
 890   OS << "}\n";       // End of anonymous namespace...
 891
 892   // Emit extra information about registers.
 893   const std::string &TargetName = Target.getName();
 894   OS << "\nstatic const TargetRegisterInfoDesc "
 895      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
 896   OS << "  { 0, 0 },\n";
 897
 898   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 899   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 900     const CodeGenRegister &Reg = *Regs[i];
 901     OS << "  { ";
 902     OS << Reg.CostPerUse << ", "
 903        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 904   }
 905   OS << "};\n";      // End of register descriptors...
 906
 907
 908   // Calculate the mapping of subregister+index pairs to physical registers.
 909   // This will also create further anonymous indices.
 910   unsigned NamedIndices = RegBank.getNumNamedIndices();
 911
 912   // Emit SubRegIndex names, skipping 0
 913   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 914   OS << "\nstatic const char *const " << TargetName
 915      << "SubRegIndexTable[] = { \"";
 916   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 917     OS << SubRegIndices[i]->getName();
 918     if (i+1 != e)
 919       OS << "\", \"";
 920   }
 921   OS << "\" };\n\n";
 922
 923   // Emit names of the anonymous subreg indices.
 924   if (SubRegIndices.size() > NamedIndices) {
 925     OS << "  enum {";
 926     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 927       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 928       if (i+1 != e)
 929         OS << ',';
 930     }
 931     OS << "\n  };\n\n";
 932   }
 933   OS << "\n";
 934
 935   std::string ClassName = Target.getName() + "GenRegisterInfo";
 936
 937   // Emit composeSubRegIndices
 938   OS << "unsigned " << ClassName
 939      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 940      << "  switch (IdxA) {\n"
 941      << "  default:\n    return IdxB;\n";
 942   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 943     bool Open = false;
 944     for (unsigned j = 0; j != e; ++j) {
 945       if (CodeGenSubRegIndex *Comp =
 946             SubRegIndices[i]->compose(SubRegIndices[j])) {
 947         if (!Open) {
 948           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 949              << ": switch(IdxB) {\n    default: return IdxB;\n";
 950           Open = true;
 951         }
 952         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 953            << ": return " << Comp->getQualifiedName() << ";\n";
 954       }
 955     }
 956     if (Open)
 957       OS << "    }\n";
 958   }
 959   OS << "  }\n}\n\n";
 960
 961   // Emit getSubClassWithSubReg.
 962   OS << "const TargetRegisterClass *" << ClassName
 963      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 964         " const {\n";
 965   if (SubRegIndices.empty()) {
 966     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 967        << "  return RC;\n";
 968   } else {
 969     // Use the smallest type that can hold a regclass ID with room for a
 970     // sentinel.
 971     if (RegisterClasses.size() < UINT8_MAX)
 972       OS << "  static const uint8_t Table[";
 973     else if (RegisterClasses.size() < UINT16_MAX)
 974       OS << "  static const uint16_t Table[";
 975     else
 976       throw "Too many register classes.";
 977     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 978     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 979       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 980       OS << "    {\t// " << RC.getName() << "\n";
 981       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 982         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 983         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 984           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 985              << " -> " << SRC->getName() << "\n";
 986         else
 987           OS << "      0,\t// " << Idx->getName() << "\n";
 988       }
 989       OS << "    },\n";
 990     }
 991     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 992        << "  if (!Idx) return RC;\n  --Idx;\n"
 993        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 994        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 995        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 996   }
 997   OS << "}\n\n";
 998
 999   // Emit getMatchingSuperRegClass.
1000   OS << "const TargetRegisterClass *" << ClassName
1001      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
1002         " const TargetRegisterClass *B, unsigned Idx) const {\n";
1003   if (SubRegIndices.empty()) {
1004     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
1005   } else {
1006     // We need to find the largest sub-class of A such that every register has
1007     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
1008     // super-register classes that map into B. Then compute the largest common
1009     // sub-class with A by taking advantage of the register class ordering,
1010     // like getCommonSubClass().
1011
1012     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
1013     // the number of 32-bit words required to represent all register classes.
1014     const unsigned BVWords = (RegisterClasses.size()+31)/32;
1015     BitVector BV(RegisterClasses.size());
1016
1017     OS << "  static const uint32_t Table[" << RegisterClasses.size()
1018        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
1019     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1020       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1021       OS << "    {\t// " << RC.getName() << "\n";
1022       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1023         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1024         BV.reset();
1025         RC.getSuperRegClasses(Idx, BV);
1026         OS << "      { ";
1027         printBitVectorAsHex(OS, BV, 32);
1028         OS << "},\t// " << Idx->getName() << '\n';
1029       }
1030       OS << "    },\n";
1031     }
1032     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
1033        << "  --Idx;\n"
1034        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1035        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
1036        << "  const uint32_t *SC = A->getSubClassMask();\n"
1037        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
1038        << "    if (unsigned Common = TV[i] & SC[i])\n"
1039        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
1040        << "  return 0;\n";
1041   }
1042   OS << "}\n\n";
1043
1044   EmitRegUnitPressure(OS, RegBank, ClassName);
1045
1046   // Emit the constructor of the class...
1047   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1048   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
1049   if (SubRegIndices.size() != 0)
1050     OS << "extern const uint16_t *get" << TargetName
1051        << "SubRegTable();\n";
1052
1053   EmitRegMappingTables(OS, Regs, true);
1054
1055   OS << ClassName << "::\n" << ClassName
1056      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1057      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1058      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1059      << "             " << TargetName << "SubRegIndexTable) {\n"
1060      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1061      << Regs.size()+1 << ", RA,\n                     " << TargetName
1062      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1063      << "                     " << TargetName << "RegLists,\n"
1064      << "                     ";
1065   if (SubRegIndices.size() != 0)
1066     OS << "get" << TargetName << "SubRegTable(), "
1067        << SubRegIndices.size() << ");\n\n";
1068   else
1069     OS << "NULL, 0);\n\n";
1070
1071   EmitRegMapping(OS, Regs, true);
1072
1073   OS << "}\n\n";
1074
1075
1076   // Emit CalleeSavedRegs information.
1077   std::vector<Record*> CSRSets =
1078     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1079   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1080     Record *CSRSet = CSRSets[i];
1081     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1082     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1083
1084     // Emit the *_SaveList list of callee-saved registers.
1085     OS << "static const uint16_t " << CSRSet->getName()
1086        << "_SaveList[] = { ";
1087     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1088       OS << getQualifiedName((*Regs)[r]) << ", ";
1089     OS << "0 };\n";
1090
1091     // Emit the *_RegMask bit mask of call-preserved registers.
1092     OS << "static const uint32_t " << CSRSet->getName()
1093        << "_RegMask[] = { ";
1094     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1095     OS << "};\n";
1096   }
1097   OS << "\n\n";
1098
1099   OS << "} // End llvm namespace \n";
1100   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1101 }
1102
1103 void RegisterInfoEmitter::run(raw_ostream &OS) {
1104   CodeGenTarget Target(Records);
1105   CodeGenRegBank &RegBank = Target.getRegBank();
1106   RegBank.computeDerivedInfo();
1107
1108   runEnums(OS, Target, RegBank);
1109   runMCDesc(OS, Target, RegBank);
1110   runTargetHeader(OS, Target, RegBank);
1111   runTargetDesc(OS, Target, RegBank);
1112 }