utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Error.h"
  21 #include "llvm/TableGen/Record.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/StringExtras.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/ADT/Twine.h"
  26 #include "llvm/Support/Format.h"
  27 #include <algorithm>
  28 #include <set>
  29 using namespace llvm;
  30
  31 // runEnums - Print out enum values for all of the registers.
  32 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  33                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  34   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  35
  36   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  37   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  38
  39   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  40
  41   EmitSourceFileHeader("Target Register Enum Values", OS);
  42
  43   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  44   OS << "#undef GET_REGINFO_ENUM\n";
  45
  46   OS << "namespace llvm {\n\n";
  47
  48   OS << "class MCRegisterClass;\n"
  49      << "extern const MCRegisterClass " << Namespace
  50      << "MCRegisterClasses[];\n\n";
  51
  52   if (!Namespace.empty())
  53     OS << "namespace " << Namespace << " {\n";
  54   OS << "enum {\n  NoRegister,\n";
  55
  56   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  57     OS << "  " << Registers[i]->getName() << " = " <<
  58       Registers[i]->EnumValue << ",\n";
  59   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  60          "Register enum value mismatch!");
  61   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  62   OS << "};\n";
  63   if (!Namespace.empty())
  64     OS << "}\n";
  65
  66   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  67   if (!RegisterClasses.empty()) {
  68
  69     // RegisterClass enums are stored as uint16_t in the tables.
  70     assert(RegisterClasses.size() <= 0xffff &&
  71            "Too many register classes to fit in tables");
  72
  73     OS << "\n// Register classes\n";
  74     if (!Namespace.empty())
  75       OS << "namespace " << Namespace << " {\n";
  76     OS << "enum {\n";
  77     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  78       if (i) OS << ",\n";
  79       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  80       OS << " = " << i;
  81     }
  82     OS << "\n  };\n";
  83     if (!Namespace.empty())
  84       OS << "}\n";
  85   }
  86
  87   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  88   // If the only definition is the default NoRegAltName, we don't need to
  89   // emit anything.
  90   if (RegAltNameIndices.size() > 1) {
  91     OS << "\n// Register alternate name indices\n";
  92     if (!Namespace.empty())
  93       OS << "namespace " << Namespace << " {\n";
  94     OS << "enum {\n";
  95     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  96       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  97     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  98     OS << "};\n";
  99     if (!Namespace.empty())
 100       OS << "}\n";
 101   }
 102
 103   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 104   if (!SubRegIndices.empty()) {
 105     OS << "\n// Subregister indices\n";
 106     std::string Namespace =
 107       SubRegIndices[0]->getNamespace();
 108     if (!Namespace.empty())
 109       OS << "namespace " << Namespace << " {\n";
 110     OS << "enum {\n  NoSubRegister,\n";
 111     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 112       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 113     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 114     if (!Namespace.empty())
 115       OS << "}\n";
 116   }
 117
 118   OS << "} // End llvm namespace \n";
 119   OS << "#endif // GET_REGINFO_ENUM\n\n";
 120 }
 121
 122 void RegisterInfoEmitter::
 123 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 124                     const std::string &ClassName) {
 125   unsigned NumRCs = RegBank.getRegClasses().size();
 126   unsigned NumSets = RegBank.getNumRegPressureSets();
 127
 128   OS << "/// Get the weight in units of pressure for this register class.\n"
 129      << "const RegClassWeight &" << ClassName << "::\n"
 130      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 131      << "  static const RegClassWeight RCWeightTable[] = {\n";
 132   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 133     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 134     const CodeGenRegister::Set &Regs = RC.getMembers();
 135     if (Regs.empty())
 136       OS << "    {0, 0";
 137     else {
 138       std::vector<unsigned> RegUnits;
 139       RC.buildRegUnitSet(RegUnits);
 140       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 141          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 142     }
 143     OS << "},  \t// " << RC.getName() << "\n";
 144   }
 145   OS << "    {0, 0} };\n"
 146      << "  return RCWeightTable[RC->getID()];\n"
 147      << "}\n\n";
 148
 149   OS << "\n"
 150      << "// Get the number of dimensions of register pressure.\n"
 151      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 152      << "  return " << NumSets << ";\n}\n\n";
 153
 154   OS << "// Get the name of this register unit pressure set.\n"
 155      << "const char *" << ClassName << "::\n"
 156      << "getRegPressureSetName(unsigned Idx) const {\n"
 157      << "  static const char *PressureNameTable[] = {\n";
 158   for (unsigned i = 0; i < NumSets; ++i ) {
 159     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 160   }
 161   OS << "    0 };\n"
 162      << "  return PressureNameTable[Idx];\n"
 163      << "}\n\n";
 164
 165   OS << "// Get the register unit pressure limit for this dimension.\n"
 166      << "// This limit must be adjusted dynamically for reserved registers.\n"
 167      << "unsigned " << ClassName << "::\n"
 168      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 169      << "  static const unsigned PressureLimitTable[] = {\n";
 170   for (unsigned i = 0; i < NumSets; ++i ) {
 171     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 172     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 173        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 174   }
 175   OS << "    0 };\n"
 176      << "  return PressureLimitTable[Idx];\n"
 177      << "}\n\n";
 178
 179   OS << "/// Get the dimensions of register pressure "
 180      << "impacted by this register class.\n"
 181      << "/// Returns a -1 terminated array of pressure set IDs\n"
 182      << "const int* " << ClassName << "::\n"
 183      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 184      << "  static const int RCSetsTable[] = {\n    ";
 185   std::vector<unsigned> RCSetStarts(NumRCs);
 186   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 187     RCSetStarts[i] = StartIdx;
 188     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 189     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 190            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 191       OS << *PSetI << ",  ";
 192       ++StartIdx;
 193     }
 194     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 195     ++StartIdx;
 196   }
 197   OS << "-1 };\n";
 198   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 199   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 200     OS << RCSetStarts[i] << ",";
 201   }
 202   OS << "0 };\n"
 203      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 204      << "  return &RCSetsTable[SetListStart];\n"
 205      << "}\n\n";
 206 }
 207
 208 void
 209 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 210                                        const std::vector<CodeGenRegister*> &Regs,
 211                                           bool isCtor) {
 212   // Collect all information about dwarf register numbers
 213   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 214   DwarfRegNumsMapTy DwarfRegNums;
 215
 216   // First, just pull all provided information to the map
 217   unsigned maxLength = 0;
 218   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 219     Record *Reg = Regs[i]->TheDef;
 220     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 221     maxLength = std::max((size_t)maxLength, RegNums.size());
 222     if (DwarfRegNums.count(Reg))
 223       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 224                    getQualifiedName(Reg) + "specified multiple times");
 225     DwarfRegNums[Reg] = RegNums;
 226   }
 227
 228   if (!maxLength)
 229     return;
 230
 231   // Now we know maximal length of number list. Append -1's, where needed
 232   for (DwarfRegNumsMapTy::iterator
 233        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 234     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 235       I->second.push_back(-1);
 236
 237   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 238
 239   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 240
 241   // Emit reverse information about the dwarf register numbers.
 242   for (unsigned j = 0; j < 2; ++j) {
 243     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 244       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 245       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 246       OS << i << "Dwarf2L[]";
 247
 248       if (!isCtor) {
 249         OS << " = {\n";
 250
 251         // Store the mapping sorted by the LLVM reg num so lookup can be done
 252         // with a binary search.
 253         std::map<uint64_t, Record*> Dwarf2LMap;
 254         for (DwarfRegNumsMapTy::iterator
 255                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 256           int DwarfRegNo = I->second[i];
 257           if (DwarfRegNo < 0)
 258             continue;
 259           Dwarf2LMap[DwarfRegNo] = I->first;
 260         }
 261
 262         for (std::map<uint64_t, Record*>::iterator
 263                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 264           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 265              << " },\n";
 266
 267         OS << "};\n";
 268       } else {
 269         OS << ";\n";
 270       }
 271
 272       // We have to store the size in a const global, it's used in multiple
 273       // places.
 274       OS << "extern const unsigned " << Namespace
 275          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 276       if (!isCtor)
 277         OS << " = sizeof(" << Namespace
 278            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 279            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 280       else
 281         OS << ";\n\n";
 282     }
 283   }
 284
 285   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 286     Record *Reg = Regs[i]->TheDef;
 287     const RecordVal *V = Reg->getValue("DwarfAlias");
 288     if (!V || !V->getValue())
 289       continue;
 290
 291     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 292     Record *Alias = DI->getDef();
 293     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 294   }
 295
 296   // Emit information about the dwarf register numbers.
 297   for (unsigned j = 0; j < 2; ++j) {
 298     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 299       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 300       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 301       OS << i << "L2Dwarf[]";
 302       if (!isCtor) {
 303         OS << " = {\n";
 304         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 305         // with a binary search.
 306         for (DwarfRegNumsMapTy::iterator
 307                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 308           int RegNo = I->second[i];
 309           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 310             continue;
 311
 312           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 313              << "U },\n";
 314         }
 315         OS << "};\n";
 316       } else {
 317         OS << ";\n";
 318       }
 319
 320       // We have to store the size in a const global, it's used in multiple
 321       // places.
 322       OS << "extern const unsigned " << Namespace
 323          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 324       if (!isCtor)
 325         OS << " = sizeof(" << Namespace
 326            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 327            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 328       else
 329         OS << ";\n\n";
 330     }
 331   }
 332 }
 333
 334 void
 335 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 336                                     const std::vector<CodeGenRegister*> &Regs,
 337                                     bool isCtor) {
 338   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 339   // to the MCRegisterInfo object.
 340   unsigned maxLength = 0;
 341   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 342     Record *Reg = Regs[i]->TheDef;
 343     maxLength = std::max((size_t)maxLength,
 344                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 345   }
 346
 347   if (!maxLength)
 348     return;
 349
 350   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 351
 352   // Emit reverse information about the dwarf register numbers.
 353   for (unsigned j = 0; j < 2; ++j) {
 354     OS << "  switch (";
 355     if (j == 0)
 356       OS << "DwarfFlavour";
 357     else
 358       OS << "EHFlavour";
 359     OS << ") {\n"
 360      << "  default:\n"
 361      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 362
 363     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 364       OS << "  case " << i << ":\n";
 365       OS << "    ";
 366       if (!isCtor)
 367         OS << "RI->";
 368       std::string Tmp;
 369       raw_string_ostream(Tmp) << Namespace
 370                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 371                               << "Dwarf2L";
 372       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 373       if (j == 0)
 374           OS << "false";
 375         else
 376           OS << "true";
 377       OS << ");\n";
 378       OS << "    break;\n";
 379     }
 380     OS << "  }\n";
 381   }
 382
 383   // Emit information about the dwarf register numbers.
 384   for (unsigned j = 0; j < 2; ++j) {
 385     OS << "  switch (";
 386     if (j == 0)
 387       OS << "DwarfFlavour";
 388     else
 389       OS << "EHFlavour";
 390     OS << ") {\n"
 391        << "  default:\n"
 392        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 393
 394     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 395       OS << "  case " << i << ":\n";
 396       OS << "    ";
 397       if (!isCtor)
 398         OS << "RI->";
 399       std::string Tmp;
 400       raw_string_ostream(Tmp) << Namespace
 401                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 402                               << "L2Dwarf";
 403       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 404       if (j == 0)
 405           OS << "false";
 406         else
 407           OS << "true";
 408       OS << ");\n";
 409       OS << "    break;\n";
 410     }
 411     OS << "  }\n";
 412   }
 413 }
 414
 415 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 416 // Width is the number of bits per hex number.
 417 static void printBitVectorAsHex(raw_ostream &OS,
 418                                 const BitVector &Bits,
 419                                 unsigned Width) {
 420   assert(Width <= 32 && "Width too large");
 421   unsigned Digits = (Width + 3) / 4;
 422   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 423     unsigned Value = 0;
 424     for (unsigned j = 0; j != Width && i + j != e; ++j)
 425       Value |= Bits.test(i + j) << j;
 426     OS << format("0x%0*x, ", Digits, Value);
 427   }
 428 }
 429
 430 // Helper to emit a set of bits into a constant byte array.
 431 class BitVectorEmitter {
 432   BitVector Values;
 433 public:
 434   void add(unsigned v) {
 435     if (v >= Values.size())
 436       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 437     Values[v] = true;
 438   }
 439
 440   void print(raw_ostream &OS) {
 441     printBitVectorAsHex(OS, Values, 8);
 442   }
 443 };
 444
 445 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 446   OS << getQualifiedName(Reg->TheDef);
 447 }
 448
 449 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 450   OS << getEnumName(VT);
 451 }
 452
 453 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 454   OS << Idx->getQualifiedName();
 455 }
 456
 457 //
 458 // runMCDesc - Print out MC register descriptions.
 459 //
 460 void
 461 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 462                                CodeGenRegBank &RegBank) {
 463   EmitSourceFileHeader("MC Register Information", OS);
 464
 465   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 466   OS << "#undef GET_REGINFO_MC_DESC\n";
 467
 468   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 469
 470   // The lists of sub-registers, super-registers, and overlaps all go in the
 471   // same array. That allows us to share suffixes.
 472   typedef std::vector<const CodeGenRegister*> RegVec;
 473   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 474   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 475   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 476
 477   // Precompute register lists for the SequenceToOffsetTable.
 478   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 479     const CodeGenRegister *Reg = Regs[i];
 480
 481     // Compute the ordered sub-register list.
 482     SetVector<const CodeGenRegister*> SR;
 483     Reg->addSubRegsPreOrder(SR, RegBank);
 484     RegVec &SubRegList = SubRegLists[i];
 485     SubRegList.assign(SR.begin(), SR.end());
 486     RegSeqs.add(SubRegList);
 487
 488     // Super-registers are already computed.
 489     const RegVec &SuperRegList = Reg->getSuperRegs();
 490     RegSeqs.add(SuperRegList);
 491
 492     // The list of overlaps doesn't need to have any particular order, except
 493     // Reg itself must be the first element. Pick an ordering that has one of
 494     // the other lists as a suffix.
 495     RegVec &OverlapList = OverlapLists[i];
 496     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 497                            SubRegList : SuperRegList;
 498     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 499
 500     // First element is Reg itself.
 501     OverlapList.push_back(Reg);
 502     Omit.insert(Reg);
 503
 504     // Any elements not in Suffix.
 505     CodeGenRegister::Set OSet;
 506     Reg->computeOverlaps(OSet, RegBank);
 507     std::set_difference(OSet.begin(), OSet.end(),
 508                         Omit.begin(), Omit.end(),
 509                         std::back_inserter(OverlapList),
 510                         CodeGenRegister::Less());
 511
 512     // Finally, Suffix itself.
 513     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 514     RegSeqs.add(OverlapList);
 515   }
 516
 517   // Compute the final layout of the sequence table.
 518   RegSeqs.layout();
 519
 520   OS << "namespace llvm {\n\n";
 521
 522   const std::string &TargetName = Target.getName();
 523
 524   // Emit the shared table of register lists.
 525   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 526   RegSeqs.emit(OS, printRegister);
 527   OS << "};\n\n";
 528
 529   OS << "extern const MCRegisterDesc " << TargetName
 530      << "RegDesc[] = { // Descriptors\n";
 531   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 532
 533   // Emit the register descriptors now.
 534   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 535     const CodeGenRegister *Reg = Regs[i];
 536     OS << "  { \"" << Reg->getName() << "\", "
 537        << RegSeqs.get(OverlapLists[i]) << ", "
 538        << RegSeqs.get(SubRegLists[i]) << ", "
 539        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 540   }
 541   OS << "};\n\n";      // End of register descriptors...
 542
 543   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 544
 545   // Loop over all of the register classes... emitting each one.
 546   OS << "namespace {     // Register classes...\n";
 547
 548   // Emit the register enum value arrays for each RegisterClass
 549   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 550     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 551     ArrayRef<Record*> Order = RC.getOrder();
 552
 553     // Give the register class a legal C name if it's anonymous.
 554     std::string Name = RC.getName();
 555
 556     // Emit the register list now.
 557     OS << "  // " << Name << " Register Class...\n"
 558        << "  const uint16_t " << Name
 559        << "[] = {\n    ";
 560     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 561       Record *Reg = Order[i];
 562       OS << getQualifiedName(Reg) << ", ";
 563     }
 564     OS << "\n  };\n\n";
 565
 566     OS << "  // " << Name << " Bit set.\n"
 567        << "  const uint8_t " << Name
 568        << "Bits[] = {\n    ";
 569     BitVectorEmitter BVE;
 570     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 571       Record *Reg = Order[i];
 572       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 573     }
 574     BVE.print(OS);
 575     OS << "\n  };\n\n";
 576
 577   }
 578   OS << "}\n\n";
 579
 580   OS << "extern const MCRegisterClass " << TargetName
 581      << "MCRegisterClasses[] = {\n";
 582
 583   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 584     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 585
 586     // Asserts to make sure values will fit in table assuming types from
 587     // MCRegisterInfo.h
 588     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 589     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 590     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 591
 592     OS << "  { " << '\"' << RC.getName() << "\", "
 593        << RC.getName() << ", " << RC.getName() << "Bits, "
 594        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 595        << RC.getQualifiedName() + "RegClassID" << ", "
 596        << RC.SpillSize/8 << ", "
 597        << RC.SpillAlignment/8 << ", "
 598        << RC.CopyCost << ", "
 599        << RC.Allocatable << " },\n";
 600   }
 601
 602   OS << "};\n\n";
 603
 604   // Emit the data table for getSubReg().
 605   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 606   if (SubRegIndices.size()) {
 607     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 608        << SubRegIndices.size() << "] = {\n";
 609     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 610       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 611       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 612       if (SRM.empty()) {
 613         OS << "  {0},\n";
 614         continue;
 615       }
 616       OS << "  {";
 617       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 618         // FIXME: We really should keep this to 80 columns...
 619         CodeGenRegister::SubRegMap::const_iterator SubReg =
 620           SRM.find(SubRegIndices[j]);
 621         if (SubReg != SRM.end())
 622           OS << getQualifiedName(SubReg->second->TheDef);
 623         else
 624           OS << "0";
 625         if (j != je - 1)
 626           OS << ", ";
 627       }
 628       OS << "}" << (i != e ? "," : "") << "\n";
 629     }
 630     OS << "};\n\n";
 631     OS << "const uint16_t *get" << TargetName
 632        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 633        << "SubRegTable;\n}\n\n";
 634   }
 635
 636   EmitRegMappingTables(OS, Regs, false);
 637
 638   // Emit Reg encoding table
 639   OS << "extern const uint16_t " << TargetName;
 640   OS << "RegEncodingTable[] = {\n";
 641   // Add entry for NoRegister
 642   OS << "  0,\n";
 643   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 644     Record *Reg = Regs[i]->TheDef;
 645     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 646     uint64_t Value = 0;
 647     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 648       if (BitInit *B = dynamic_cast<BitInit*>(BI->getBit(b)))
 649       Value |= (uint64_t)B->getValue() << b;
 650     }
 651     OS << "  " << Value << ",\n";
 652   }
 653   OS << "};\n";       // End of HW encoding table
 654
 655   // MCRegisterInfo initialization routine.
 656   OS << "static inline void Init" << TargetName
 657      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 658      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 659   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 660      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 661      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 662   if (SubRegIndices.size() != 0)
 663     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 664        << SubRegIndices.size() << ",\n";
 665   else
 666     OS << "NULL, 0,\n";
 667
 668   OS << "  " << TargetName << "RegEncodingTable);\n\n";
 669
 670   EmitRegMapping(OS, Regs, false);
 671
 672   OS << "}\n\n";
 673
 674   OS << "} // End llvm namespace \n";
 675   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 676 }
 677
 678 void
 679 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 680                                      CodeGenRegBank &RegBank) {
 681   EmitSourceFileHeader("Register Information Header Fragment", OS);
 682
 683   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 684   OS << "#undef GET_REGINFO_HEADER\n";
 685
 686   const std::string &TargetName = Target.getName();
 687   std::string ClassName = TargetName + "GenRegisterInfo";
 688
 689   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 690
 691   OS << "namespace llvm {\n\n";
 692
 693   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 694      << "  explicit " << ClassName
 695      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 696      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 697      << "     { return false; }\n";
 698   if (!RegBank.getSubRegIndices().empty()) {
 699     OS << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 700       << "  const TargetRegisterClass *"
 701       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 702   }
 703   OS << "  const RegClassWeight &getRegClassWeight("
 704      << "const TargetRegisterClass *RC) const;\n"
 705      << "  unsigned getNumRegPressureSets() const;\n"
 706      << "  const char *getRegPressureSetName(unsigned Idx) const;\n"
 707      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 708      << "  const int *getRegClassPressureSets("
 709      << "const TargetRegisterClass *RC) const;\n"
 710      << "};\n\n";
 711
 712   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 713
 714   if (!RegisterClasses.empty()) {
 715     OS << "namespace " << RegisterClasses[0]->Namespace
 716        << " { // Register classes\n";
 717
 718     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 719       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 720       const std::string &Name = RC.getName();
 721
 722       // Output the extern for the instance.
 723       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 724     }
 725     OS << "} // end of namespace " << TargetName << "\n\n";
 726   }
 727   OS << "} // End llvm namespace \n";
 728   OS << "#endif // GET_REGINFO_HEADER\n\n";
 729 }
 730
 731 //
 732 // runTargetDesc - Output the target register and register file descriptions.
 733 //
 734 void
 735 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 736                                    CodeGenRegBank &RegBank){
 737   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 738
 739   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 740   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 741
 742   OS << "namespace llvm {\n\n";
 743
 744   // Get access to MCRegisterClass data.
 745   OS << "extern const MCRegisterClass " << Target.getName()
 746      << "MCRegisterClasses[];\n";
 747
 748   // Start out by emitting each of the register classes.
 749   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 750   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 751
 752   // Collect all registers belonging to any allocatable class.
 753   std::set<Record*> AllocatableRegs;
 754
 755   // Collect allocatable registers.
 756   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 757     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 758     ArrayRef<Record*> Order = RC.getOrder();
 759
 760     if (RC.Allocatable)
 761       AllocatableRegs.insert(Order.begin(), Order.end());
 762   }
 763
 764   // Build a shared array of value types.
 765   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 766   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 767     VTSeqs.add(RegisterClasses[rc]->VTs);
 768   VTSeqs.layout();
 769   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 770   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 771   OS << "};\n";
 772
 773   // Emit SubRegIndex names, skipping 0
 774   OS << "\nstatic const char *const SubRegIndexTable[] = { \"";
 775   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 776     OS << SubRegIndices[i]->getName();
 777     if (i+1 != e)
 778       OS << "\", \"";
 779   }
 780   OS << "\" };\n\n";
 781
 782   // Emit names of the anonymous subreg indices.
 783   unsigned NamedIndices = RegBank.getNumNamedIndices();
 784   if (SubRegIndices.size() > NamedIndices) {
 785     OS << "  enum {";
 786     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 787       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 788       if (i+1 != e)
 789         OS << ',';
 790     }
 791     OS << "\n  };\n\n";
 792   }
 793   OS << "\n";
 794
 795   // Now that all of the structs have been emitted, emit the instances.
 796   if (!RegisterClasses.empty()) {
 797     OS << "\nstatic const TargetRegisterClass *const "
 798        << "NullRegClasses[] = { NULL };\n\n";
 799
 800     // Emit register class bit mask tables. The first bit mask emitted for a
 801     // register class, RC, is the set of sub-classes, including RC itself.
 802     //
 803     // If RC has super-registers, also create a list of subreg indices and bit
 804     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
 805     // SuperRC, that satisfies:
 806     //
 807     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
 808     //
 809     // The 0-terminated list of subreg indices starts at:
 810     //
 811     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
 812     //
 813     // The corresponding bitmasks follow the sub-class mask in memory. Each
 814     // mask has RCMaskWords uint32_t entries.
 815     //
 816     // Every bit mask present in the list has at least one bit set.
 817
 818     // Compress the sub-reg index lists.
 819     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
 820     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
 821     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
 822     BitVector MaskBV(RegisterClasses.size());
 823
 824     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 825       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 826       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
 827       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 828
 829       // Emit super-reg class masks for any relevant SubRegIndices that can
 830       // project into RC.
 831       IdxList &SRIList = SuperRegIdxLists[rc];
 832       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 833         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 834         MaskBV.reset();
 835         RC.getSuperRegClasses(Idx, MaskBV);
 836         if (MaskBV.none())
 837           continue;
 838         SRIList.push_back(Idx);
 839         OS << "\n  ";
 840         printBitVectorAsHex(OS, MaskBV, 32);
 841         OS << "// " << Idx->getName();
 842       }
 843       SuperRegIdxSeqs.add(SRIList);
 844       OS << "\n};\n\n";
 845     }
 846
 847     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
 848     SuperRegIdxSeqs.layout();
 849     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
 850     OS << "};\n\n";
 851
 852     // Emit NULL terminated super-class lists.
 853     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 854       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 855       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 856
 857       // Skip classes without supers.  We can reuse NullRegClasses.
 858       if (Supers.empty())
 859         continue;
 860
 861       OS << "static const TargetRegisterClass *const "
 862          << RC.getName() << "Superclasses[] = {\n";
 863       for (unsigned i = 0; i != Supers.size(); ++i)
 864         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 865       OS << "  NULL\n};\n\n";
 866     }
 867
 868     // Emit methods.
 869     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 870       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 871       if (!RC.AltOrderSelect.empty()) {
 872         OS << "\nstatic inline unsigned " << RC.getName()
 873            << "AltOrderSelect(const MachineFunction &MF) {"
 874            << RC.AltOrderSelect << "}\n\n"
 875            << "static ArrayRef<uint16_t> " << RC.getName()
 876            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 877         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 878           ArrayRef<Record*> Elems = RC.getOrder(oi);
 879           if (!Elems.empty()) {
 880             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 881             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 882               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 883             OS << " };\n";
 884           }
 885         }
 886         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 887            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 888            << "  const ArrayRef<uint16_t> Order[] = {\n"
 889            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 890         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 891           if (RC.getOrder(oi).empty())
 892             OS << "),\n    ArrayRef<uint16_t>(";
 893           else
 894             OS << "),\n    makeArrayRef(AltOrder" << oi;
 895         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 896            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 897            << ");\n  return Order[Select];\n}\n";
 898         }
 899     }
 900
 901     // Now emit the actual value-initialized register class instances.
 902     OS << "namespace " << RegisterClasses[0]->Namespace
 903        << " {   // Register class instances\n";
 904
 905     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 906       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 907       OS << "  extern const TargetRegisterClass "
 908          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 909          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 910          << "RegClassID],\n    "
 911          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 912          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
 913          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
 914       if (RC.getSuperClasses().empty())
 915         OS << "NullRegClasses,\n    ";
 916       else
 917         OS << RC.getName() << "Superclasses,\n    ";
 918       if (RC.AltOrderSelect.empty())
 919         OS << "0\n";
 920       else
 921         OS << RC.getName() << "GetRawAllocationOrder\n";
 922       OS << "  };\n\n";
 923     }
 924
 925     OS << "}\n";
 926   }
 927
 928   OS << "\nnamespace {\n";
 929   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 930   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 931     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 932        << "RegClass,\n";
 933   OS << "  };\n";
 934   OS << "}\n";       // End of anonymous namespace...
 935
 936   // Emit extra information about registers.
 937   const std::string &TargetName = Target.getName();
 938   OS << "\nstatic const TargetRegisterInfoDesc "
 939      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
 940   OS << "  { 0, 0 },\n";
 941
 942   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 943   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 944     const CodeGenRegister &Reg = *Regs[i];
 945     OS << "  { ";
 946     OS << Reg.CostPerUse << ", "
 947        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 948   }
 949   OS << "};\n";      // End of register descriptors...
 950
 951
 952   std::string ClassName = Target.getName() + "GenRegisterInfo";
 953
 954   // Emit composeSubRegIndices
 955   if (!SubRegIndices.empty()) {
 956     OS << "unsigned " << ClassName
 957       << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 958       << "  switch (IdxA) {\n"
 959       << "  default:\n    return IdxB;\n";
 960     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 961       bool Open = false;
 962       for (unsigned j = 0; j != e; ++j) {
 963         if (CodeGenSubRegIndex *Comp =
 964             SubRegIndices[i]->compose(SubRegIndices[j])) {
 965           if (!Open) {
 966             OS << "  case " << SubRegIndices[i]->getQualifiedName()
 967               << ": switch(IdxB) {\n    default: return IdxB;\n";
 968             Open = true;
 969           }
 970           OS << "    case " << SubRegIndices[j]->getQualifiedName()
 971             << ": return " << Comp->getQualifiedName() << ";\n";
 972         }
 973       }
 974       if (Open)
 975         OS << "    }\n";
 976     }
 977     OS << "  }\n}\n\n";
 978   }
 979
 980   // Emit getSubClassWithSubReg.
 981   if (!SubRegIndices.empty()) {
 982     OS << "const TargetRegisterClass *" << ClassName
 983        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 984        << " const {\n";
 985     // Use the smallest type that can hold a regclass ID with room for a
 986     // sentinel.
 987     if (RegisterClasses.size() < UINT8_MAX)
 988       OS << "  static const uint8_t Table[";
 989     else if (RegisterClasses.size() < UINT16_MAX)
 990       OS << "  static const uint16_t Table[";
 991     else
 992       throw "Too many register classes.";
 993     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 994     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 995       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 996       OS << "    {\t// " << RC.getName() << "\n";
 997       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 998         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 999         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1000           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1001              << " -> " << SRC->getName() << "\n";
1002         else
1003           OS << "      0,\t// " << Idx->getName() << "\n";
1004       }
1005       OS << "    },\n";
1006     }
1007     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1008        << "  if (!Idx) return RC;\n  --Idx;\n"
1009        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1010        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1011        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1012   }
1013
1014   EmitRegUnitPressure(OS, RegBank, ClassName);
1015
1016   // Emit the constructor of the class...
1017   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1018   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
1019   if (SubRegIndices.size() != 0)
1020     OS << "extern const uint16_t *get" << TargetName
1021        << "SubRegTable();\n";
1022   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1023
1024   EmitRegMappingTables(OS, Regs, true);
1025
1026   OS << ClassName << "::\n" << ClassName
1027      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1028      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1029      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1030      << "             SubRegIndexTable) {\n"
1031      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1032      << Regs.size()+1 << ", RA,\n                     " << TargetName
1033      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1034      << "                     " << TargetName << "RegLists,\n"
1035      << "                     ";
1036   if (SubRegIndices.size() != 0)
1037     OS << "get" << TargetName << "SubRegTable(), "
1038        << SubRegIndices.size() << ",\n";
1039   else
1040     OS << "NULL, 0,\n";
1041
1042   OS << "                     " << TargetName << "RegEncodingTable);\n\n";
1043
1044   EmitRegMapping(OS, Regs, true);
1045
1046   OS << "}\n\n";
1047
1048
1049   // Emit CalleeSavedRegs information.
1050   std::vector<Record*> CSRSets =
1051     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1052   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1053     Record *CSRSet = CSRSets[i];
1054     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1055     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1056
1057     // Emit the *_SaveList list of callee-saved registers.
1058     OS << "static const uint16_t " << CSRSet->getName()
1059        << "_SaveList[] = { ";
1060     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1061       OS << getQualifiedName((*Regs)[r]) << ", ";
1062     OS << "0 };\n";
1063
1064     // Emit the *_RegMask bit mask of call-preserved registers.
1065     OS << "static const uint32_t " << CSRSet->getName()
1066        << "_RegMask[] = { ";
1067     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1068     OS << "};\n";
1069   }
1070   OS << "\n\n";
1071
1072   OS << "} // End llvm namespace \n";
1073   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1074 }
1075
1076 void RegisterInfoEmitter::run(raw_ostream &OS) {
1077   CodeGenTarget Target(Records);
1078   CodeGenRegBank &RegBank = Target.getRegBank();
1079   RegBank.computeDerivedInfo();
1080
1081   runEnums(OS, Target, RegBank);
1082   runMCDesc(OS, Target, RegBank);
1083   runTargetHeader(OS, Target, RegBank);
1084   runTargetDesc(OS, Target, RegBank);
1085 }