utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "CodeGenRegisters.h"
  17 #include "CodeGenTarget.h"
  18 #include "SequenceToOffsetTable.h"
  19 #include "llvm/ADT/BitVector.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/Twine.h"
  23 #include "llvm/Support/Format.h"
  24 #include "llvm/TableGen/Error.h"
  25 #include "llvm/TableGen/Record.h"
  26 #include "llvm/TableGen/TableGenBackend.h"
  27 #include <algorithm>
  28 #include <set>
  29 #include <vector>
  30 using namespace llvm;
  31
  32 namespace {
  33 class RegisterInfoEmitter {
  34   RecordKeeper &Records;
  35 public:
  36   RegisterInfoEmitter(RecordKeeper &R) : Records(R) {}
  37
  38   // runEnums - Print out enum values for all of the registers.
  39   void runEnums(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  40
  41   // runMCDesc - Print out MC register descriptions.
  42   void runMCDesc(raw_ostream &o, CodeGenTarget &Target, CodeGenRegBank &Bank);
  43
  44   // runTargetHeader - Emit a header fragment for the register info emitter.
  45   void runTargetHeader(raw_ostream &o, CodeGenTarget &Target,
  46                        CodeGenRegBank &Bank);
  47
  48   // runTargetDesc - Output the target register and register file descriptions.
  49   void runTargetDesc(raw_ostream &o, CodeGenTarget &Target,
  50                      CodeGenRegBank &Bank);
  51
  52   // run - Output the register file description.
  53   void run(raw_ostream &o);
  54
  55 private:
  56   void EmitRegMapping(raw_ostream &o,
  57                       const std::vector<CodeGenRegister*> &Regs, bool isCtor);
  58   void EmitRegMappingTables(raw_ostream &o,
  59                             const std::vector<CodeGenRegister*> &Regs,
  60                             bool isCtor);
  61   void EmitRegClasses(raw_ostream &OS, CodeGenTarget &Target);
  62
  63   void EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
  64                            const std::string &ClassName);
  65 };
  66 } // End anonymous namespace
  67
  68 // runEnums - Print out enum values for all of the registers.
  69 void RegisterInfoEmitter::runEnums(raw_ostream &OS,
  70                                    CodeGenTarget &Target, CodeGenRegBank &Bank) {
  71   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  72
  73   // Register enums are stored as uint16_t in the tables. Make sure we'll fit.
  74   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  75
  76   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  77
  78   emitSourceFileHeader("Target Register Enum Values", OS);
  79
  80   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  81   OS << "#undef GET_REGINFO_ENUM\n";
  82
  83   OS << "namespace llvm {\n\n";
  84
  85   OS << "class MCRegisterClass;\n"
  86      << "extern const MCRegisterClass " << Namespace
  87      << "MCRegisterClasses[];\n\n";
  88
  89   if (!Namespace.empty())
  90     OS << "namespace " << Namespace << " {\n";
  91   OS << "enum {\n  NoRegister,\n";
  92
  93   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  94     OS << "  " << Registers[i]->getName() << " = " <<
  95       Registers[i]->EnumValue << ",\n";
  96   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  97          "Register enum value mismatch!");
  98   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  99   OS << "};\n";
 100   if (!Namespace.empty())
 101     OS << "}\n";
 102
 103   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
 104   if (!RegisterClasses.empty()) {
 105
 106     // RegisterClass enums are stored as uint16_t in the tables.
 107     assert(RegisterClasses.size() <= 0xffff &&
 108            "Too many register classes to fit in tables");
 109
 110     OS << "\n// Register classes\n";
 111     if (!Namespace.empty())
 112       OS << "namespace " << Namespace << " {\n";
 113     OS << "enum {\n";
 114     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 115       if (i) OS << ",\n";
 116       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
 117       OS << " = " << i;
 118     }
 119     OS << "\n  };\n";
 120     if (!Namespace.empty())
 121       OS << "}\n";
 122   }
 123
 124   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
 125   // If the only definition is the default NoRegAltName, we don't need to
 126   // emit anything.
 127   if (RegAltNameIndices.size() > 1) {
 128     OS << "\n// Register alternate name indices\n";
 129     if (!Namespace.empty())
 130       OS << "namespace " << Namespace << " {\n";
 131     OS << "enum {\n";
 132     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
 133       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
 134     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
 135     OS << "};\n";
 136     if (!Namespace.empty())
 137       OS << "}\n";
 138   }
 139
 140   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 141   if (!SubRegIndices.empty()) {
 142     OS << "\n// Subregister indices\n";
 143     std::string Namespace =
 144       SubRegIndices[0]->getNamespace();
 145     if (!Namespace.empty())
 146       OS << "namespace " << Namespace << " {\n";
 147     OS << "enum {\n  NoSubRegister,\n";
 148     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 149       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 150     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 151     if (!Namespace.empty())
 152       OS << "}\n";
 153   }
 154
 155   OS << "} // End llvm namespace \n";
 156   OS << "#endif // GET_REGINFO_ENUM\n\n";
 157 }
 158
 159 void RegisterInfoEmitter::
 160 EmitRegUnitPressure(raw_ostream &OS, const CodeGenRegBank &RegBank,
 161                     const std::string &ClassName) {
 162   unsigned NumRCs = RegBank.getRegClasses().size();
 163   unsigned NumSets = RegBank.getNumRegPressureSets();
 164
 165   OS << "/// Get the weight in units of pressure for this register class.\n"
 166      << "const RegClassWeight &" << ClassName << "::\n"
 167      << "getRegClassWeight(const TargetRegisterClass *RC) const {\n"
 168      << "  static const RegClassWeight RCWeightTable[] = {\n";
 169   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 170     const CodeGenRegisterClass &RC = *RegBank.getRegClasses()[i];
 171     const CodeGenRegister::Set &Regs = RC.getMembers();
 172     if (Regs.empty())
 173       OS << "    {0, 0";
 174     else {
 175       std::vector<unsigned> RegUnits;
 176       RC.buildRegUnitSet(RegUnits);
 177       OS << "    {" << (*Regs.begin())->getWeight(RegBank)
 178          << ", " << RegBank.getRegUnitSetWeight(RegUnits);
 179     }
 180     OS << "},  \t// " << RC.getName() << "\n";
 181   }
 182   OS << "    {0, 0} };\n"
 183      << "  return RCWeightTable[RC->getID()];\n"
 184      << "}\n\n";
 185
 186   OS << "\n"
 187      << "// Get the number of dimensions of register pressure.\n"
 188      << "unsigned " << ClassName << "::getNumRegPressureSets() const {\n"
 189      << "  return " << NumSets << ";\n}\n\n";
 190
 191   OS << "// Get the name of this register unit pressure set.\n"
 192      << "const char *" << ClassName << "::\n"
 193      << "getRegPressureSetName(unsigned Idx) const {\n"
 194      << "  static const char *PressureNameTable[] = {\n";
 195   for (unsigned i = 0; i < NumSets; ++i ) {
 196     OS << "    \"" << RegBank.getRegPressureSet(i).Name << "\",\n";
 197   }
 198   OS << "    0 };\n"
 199      << "  return PressureNameTable[Idx];\n"
 200      << "}\n\n";
 201
 202   OS << "// Get the register unit pressure limit for this dimension.\n"
 203      << "// This limit must be adjusted dynamically for reserved registers.\n"
 204      << "unsigned " << ClassName << "::\n"
 205      << "getRegPressureSetLimit(unsigned Idx) const {\n"
 206      << "  static const unsigned PressureLimitTable[] = {\n";
 207   for (unsigned i = 0; i < NumSets; ++i ) {
 208     const RegUnitSet &RegUnits = RegBank.getRegPressureSet(i);
 209     OS << "    " << RegBank.getRegUnitSetWeight(RegUnits.Units)
 210        << ",  \t// " << i << ": " << RegUnits.Name << "\n";
 211   }
 212   OS << "    0 };\n"
 213      << "  return PressureLimitTable[Idx];\n"
 214      << "}\n\n";
 215
 216   OS << "/// Get the dimensions of register pressure "
 217      << "impacted by this register class.\n"
 218      << "/// Returns a -1 terminated array of pressure set IDs\n"
 219      << "const int* " << ClassName << "::\n"
 220      << "getRegClassPressureSets(const TargetRegisterClass *RC) const {\n"
 221      << "  static const int RCSetsTable[] = {\n    ";
 222   std::vector<unsigned> RCSetStarts(NumRCs);
 223   for (unsigned i = 0, StartIdx = 0, e = NumRCs; i != e; ++i) {
 224     RCSetStarts[i] = StartIdx;
 225     ArrayRef<unsigned> PSetIDs = RegBank.getRCPressureSetIDs(i);
 226     for (ArrayRef<unsigned>::iterator PSetI = PSetIDs.begin(),
 227            PSetE = PSetIDs.end(); PSetI != PSetE; ++PSetI) {
 228       OS << *PSetI << ",  ";
 229       ++StartIdx;
 230     }
 231     OS << "-1,  \t// " << RegBank.getRegClasses()[i]->getName() << "\n    ";
 232     ++StartIdx;
 233   }
 234   OS << "-1 };\n";
 235   OS << "  static const unsigned RCSetStartTable[] = {\n    ";
 236   for (unsigned i = 0, e = NumRCs; i != e; ++i) {
 237     OS << RCSetStarts[i] << ",";
 238   }
 239   OS << "0 };\n"
 240      << "  unsigned SetListStart = RCSetStartTable[RC->getID()];\n"
 241      << "  return &RCSetsTable[SetListStart];\n"
 242      << "}\n\n";
 243 }
 244
 245 void
 246 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 247                                        const std::vector<CodeGenRegister*> &Regs,
 248                                           bool isCtor) {
 249   // Collect all information about dwarf register numbers
 250   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 251   DwarfRegNumsMapTy DwarfRegNums;
 252
 253   // First, just pull all provided information to the map
 254   unsigned maxLength = 0;
 255   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 256     Record *Reg = Regs[i]->TheDef;
 257     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 258     maxLength = std::max((size_t)maxLength, RegNums.size());
 259     if (DwarfRegNums.count(Reg))
 260       PrintWarning(Reg->getLoc(), Twine("DWARF numbers for register ") +
 261                    getQualifiedName(Reg) + "specified multiple times");
 262     DwarfRegNums[Reg] = RegNums;
 263   }
 264
 265   if (!maxLength)
 266     return;
 267
 268   // Now we know maximal length of number list. Append -1's, where needed
 269   for (DwarfRegNumsMapTy::iterator
 270        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 271     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 272       I->second.push_back(-1);
 273
 274   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 275
 276   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 277
 278   // Emit reverse information about the dwarf register numbers.
 279   for (unsigned j = 0; j < 2; ++j) {
 280     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 281       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 282       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 283       OS << i << "Dwarf2L[]";
 284
 285       if (!isCtor) {
 286         OS << " = {\n";
 287
 288         // Store the mapping sorted by the LLVM reg num so lookup can be done
 289         // with a binary search.
 290         std::map<uint64_t, Record*> Dwarf2LMap;
 291         for (DwarfRegNumsMapTy::iterator
 292                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 293           int DwarfRegNo = I->second[i];
 294           if (DwarfRegNo < 0)
 295             continue;
 296           Dwarf2LMap[DwarfRegNo] = I->first;
 297         }
 298
 299         for (std::map<uint64_t, Record*>::iterator
 300                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 301           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 302              << " },\n";
 303
 304         OS << "};\n";
 305       } else {
 306         OS << ";\n";
 307       }
 308
 309       // We have to store the size in a const global, it's used in multiple
 310       // places.
 311       OS << "extern const unsigned " << Namespace
 312          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 313       if (!isCtor)
 314         OS << " = sizeof(" << Namespace
 315            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 316            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 317       else
 318         OS << ";\n\n";
 319     }
 320   }
 321
 322   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 323     Record *Reg = Regs[i]->TheDef;
 324     const RecordVal *V = Reg->getValue("DwarfAlias");
 325     if (!V || !V->getValue())
 326       continue;
 327
 328     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 329     Record *Alias = DI->getDef();
 330     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 331   }
 332
 333   // Emit information about the dwarf register numbers.
 334   for (unsigned j = 0; j < 2; ++j) {
 335     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 336       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 337       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 338       OS << i << "L2Dwarf[]";
 339       if (!isCtor) {
 340         OS << " = {\n";
 341         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 342         // with a binary search.
 343         for (DwarfRegNumsMapTy::iterator
 344                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 345           int RegNo = I->second[i];
 346           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 347             continue;
 348
 349           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 350              << "U },\n";
 351         }
 352         OS << "};\n";
 353       } else {
 354         OS << ";\n";
 355       }
 356
 357       // We have to store the size in a const global, it's used in multiple
 358       // places.
 359       OS << "extern const unsigned " << Namespace
 360          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 361       if (!isCtor)
 362         OS << " = sizeof(" << Namespace
 363            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 364            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 365       else
 366         OS << ";\n\n";
 367     }
 368   }
 369 }
 370
 371 void
 372 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 373                                     const std::vector<CodeGenRegister*> &Regs,
 374                                     bool isCtor) {
 375   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 376   // to the MCRegisterInfo object.
 377   unsigned maxLength = 0;
 378   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 379     Record *Reg = Regs[i]->TheDef;
 380     maxLength = std::max((size_t)maxLength,
 381                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 382   }
 383
 384   if (!maxLength)
 385     return;
 386
 387   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 388
 389   // Emit reverse information about the dwarf register numbers.
 390   for (unsigned j = 0; j < 2; ++j) {
 391     OS << "  switch (";
 392     if (j == 0)
 393       OS << "DwarfFlavour";
 394     else
 395       OS << "EHFlavour";
 396     OS << ") {\n"
 397      << "  default:\n"
 398      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 399
 400     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 401       OS << "  case " << i << ":\n";
 402       OS << "    ";
 403       if (!isCtor)
 404         OS << "RI->";
 405       std::string Tmp;
 406       raw_string_ostream(Tmp) << Namespace
 407                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 408                               << "Dwarf2L";
 409       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 410       if (j == 0)
 411           OS << "false";
 412         else
 413           OS << "true";
 414       OS << ");\n";
 415       OS << "    break;\n";
 416     }
 417     OS << "  }\n";
 418   }
 419
 420   // Emit information about the dwarf register numbers.
 421   for (unsigned j = 0; j < 2; ++j) {
 422     OS << "  switch (";
 423     if (j == 0)
 424       OS << "DwarfFlavour";
 425     else
 426       OS << "EHFlavour";
 427     OS << ") {\n"
 428        << "  default:\n"
 429        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 430
 431     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 432       OS << "  case " << i << ":\n";
 433       OS << "    ";
 434       if (!isCtor)
 435         OS << "RI->";
 436       std::string Tmp;
 437       raw_string_ostream(Tmp) << Namespace
 438                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 439                               << "L2Dwarf";
 440       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 441       if (j == 0)
 442           OS << "false";
 443         else
 444           OS << "true";
 445       OS << ");\n";
 446       OS << "    break;\n";
 447     }
 448     OS << "  }\n";
 449   }
 450 }
 451
 452 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 453 // Width is the number of bits per hex number.
 454 static void printBitVectorAsHex(raw_ostream &OS,
 455                                 const BitVector &Bits,
 456                                 unsigned Width) {
 457   assert(Width <= 32 && "Width too large");
 458   unsigned Digits = (Width + 3) / 4;
 459   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 460     unsigned Value = 0;
 461     for (unsigned j = 0; j != Width && i + j != e; ++j)
 462       Value |= Bits.test(i + j) << j;
 463     OS << format("0x%0*x, ", Digits, Value);
 464   }
 465 }
 466
 467 // Helper to emit a set of bits into a constant byte array.
 468 class BitVectorEmitter {
 469   BitVector Values;
 470 public:
 471   void add(unsigned v) {
 472     if (v >= Values.size())
 473       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 474     Values[v] = true;
 475   }
 476
 477   void print(raw_ostream &OS) {
 478     printBitVectorAsHex(OS, Values, 8);
 479   }
 480 };
 481
 482 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 483   OS << getEnumName(VT);
 484 }
 485
 486 static void printSubRegIndex(raw_ostream &OS, const CodeGenSubRegIndex *Idx) {
 487   OS << Idx->getQualifiedName();
 488 }
 489
 490 // Differentially encoded register and regunit lists allow for better
 491 // compression on regular register banks. The sequence is computed from the
 492 // differential list as:
 493 //
 494 //   out[0] = InitVal;
 495 //   out[n+1] = out[n] + diff[n]; // n = 0, 1, ...
 496 //
 497 // The initial value depends on the specific list. The list is terminated by a
 498 // 0 differential which means we can't encode repeated elements.
 499
 500 typedef SmallVector<uint16_t, 4> DiffVec;
 501
 502 // Differentially encode a sequence of numbers into V. The starting value and
 503 // terminating 0 are not added to V, so it will have the same size as List.
 504 static
 505 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, ArrayRef<unsigned> List) {
 506   assert(V.empty() && "Clear DiffVec before diffEncode.");
 507   uint16_t Val = uint16_t(InitVal);
 508   for (unsigned i = 0; i != List.size(); ++i) {
 509     uint16_t Cur = List[i];
 510     V.push_back(Cur - Val);
 511     Val = Cur;
 512   }
 513   return V;
 514 }
 515
 516 template<typename Iter>
 517 static
 518 DiffVec &diffEncode(DiffVec &V, unsigned InitVal, Iter Begin, Iter End) {
 519   assert(V.empty() && "Clear DiffVec before diffEncode.");
 520   uint16_t Val = uint16_t(InitVal);
 521   for (Iter I = Begin; I != End; ++I) {
 522     uint16_t Cur = (*I)->EnumValue;
 523     V.push_back(Cur - Val);
 524     Val = Cur;
 525   }
 526   return V;
 527 }
 528
 529 static void printDiff16(raw_ostream &OS, uint16_t Val) {
 530   OS << Val;
 531 }
 532
 533 //
 534 // runMCDesc - Print out MC register descriptions.
 535 //
 536 void
 537 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 538                                CodeGenRegBank &RegBank) {
 539   emitSourceFileHeader("MC Register Information", OS);
 540
 541   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 542   OS << "#undef GET_REGINFO_MC_DESC\n";
 543
 544   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 545
 546   // The lists of sub-registers, super-registers, and overlaps all go in the
 547   // same array. That allows us to share suffixes.
 548   typedef std::vector<const CodeGenRegister*> RegVec;
 549
 550   // Differentially encoded lists.
 551   SequenceToOffsetTable<DiffVec> DiffSeqs;
 552   SmallVector<DiffVec, 4> SubRegLists(Regs.size());
 553   SmallVector<DiffVec, 4> SuperRegLists(Regs.size());
 554   SmallVector<DiffVec, 4> OverlapLists(Regs.size());
 555   SmallVector<DiffVec, 4> RegUnitLists(Regs.size());
 556   SmallVector<unsigned, 4> RegUnitInitScale(Regs.size());
 557
 558   SequenceToOffsetTable<std::string> RegStrings;
 559
 560   // Precompute register lists for the SequenceToOffsetTable.
 561   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 562     const CodeGenRegister *Reg = Regs[i];
 563
 564     RegStrings.add(Reg->getName());
 565
 566     // Compute the ordered sub-register list.
 567     SetVector<const CodeGenRegister*> SR;
 568     Reg->addSubRegsPreOrder(SR, RegBank);
 569     diffEncode(SubRegLists[i], Reg->EnumValue, SR.begin(), SR.end());
 570     DiffSeqs.add(SubRegLists[i]);
 571
 572     // Super-registers are already computed.
 573     const RegVec &SuperRegList = Reg->getSuperRegs();
 574     diffEncode(SuperRegLists[i], Reg->EnumValue,
 575                SuperRegList.begin(), SuperRegList.end());
 576     DiffSeqs.add(SuperRegLists[i]);
 577
 578     // The list of overlaps doesn't need to have any particular order, and Reg
 579     // itself must be omitted.
 580     DiffVec &OverlapList = OverlapLists[i];
 581     CodeGenRegister::Set OSet;
 582     Reg->computeOverlaps(OSet, RegBank);
 583     OSet.erase(Reg);
 584     diffEncode(OverlapList, Reg->EnumValue, OSet.begin(), OSet.end());
 585     DiffSeqs.add(OverlapList);
 586
 587     // Differentially encode the register unit list, seeded by register number.
 588     // First compute a scale factor that allows more diff-lists to be reused:
 589     //
 590     //   D0 -> (S0, S1)
 591     //   D1 -> (S2, S3)
 592     //
 593     // A scale factor of 2 allows D0 and D1 to share a diff-list. The initial
 594     // value for the differential decoder is the register number multiplied by
 595     // the scale.
 596     //
 597     // Check the neighboring registers for arithmetic progressions.
 598     unsigned ScaleA = ~0u, ScaleB = ~0u;
 599     ArrayRef<unsigned> RUs = Reg->getNativeRegUnits();
 600     if (i > 0 && Regs[i-1]->getNativeRegUnits().size() == RUs.size())
 601       ScaleB = RUs.front() - Regs[i-1]->getNativeRegUnits().front();
 602     if (i+1 != Regs.size() &&
 603         Regs[i+1]->getNativeRegUnits().size() == RUs.size())
 604       ScaleA = Regs[i+1]->getNativeRegUnits().front() - RUs.front();
 605     unsigned Scale = std::min(ScaleB, ScaleA);
 606     // Default the scale to 0 if it can't be encoded in 4 bits.
 607     if (Scale >= 16)
 608       Scale = 0;
 609     RegUnitInitScale[i] = Scale;
 610     DiffSeqs.add(diffEncode(RegUnitLists[i], Scale * Reg->EnumValue, RUs));
 611   }
 612
 613   // Compute the final layout of the sequence table.
 614   DiffSeqs.layout();
 615
 616   OS << "namespace llvm {\n\n";
 617
 618   const std::string &TargetName = Target.getName();
 619
 620   // Emit the shared table of differential lists.
 621   OS << "extern const uint16_t " << TargetName << "RegDiffLists[] = {\n";
 622   DiffSeqs.emit(OS, printDiff16);
 623   OS << "};\n\n";
 624
 625   // Emit the string table.
 626   RegStrings.layout();
 627   OS << "extern const char " << TargetName << "RegStrings[] = {\n";
 628   RegStrings.emit(OS, printChar);
 629   OS << "};\n\n";
 630
 631   OS << "extern const MCRegisterDesc " << TargetName
 632      << "RegDesc[] = { // Descriptors\n";
 633   OS << "  { " << RegStrings.get("") << ", 0, 0, 0, 0 },\n";
 634
 635   // Emit the register descriptors now.
 636   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 637     const CodeGenRegister *Reg = Regs[i];
 638     OS << "  { " << RegStrings.get(Reg->getName()) << ", "
 639        << DiffSeqs.get(OverlapLists[i]) << ", "
 640        << DiffSeqs.get(SubRegLists[i]) << ", "
 641        << DiffSeqs.get(SuperRegLists[i]) << ", "
 642        << (DiffSeqs.get(RegUnitLists[i])*16 + RegUnitInitScale[i]) << " },\n";
 643   }
 644   OS << "};\n\n";      // End of register descriptors...
 645
 646   // Emit the table of register unit roots. Each regunit has one or two root
 647   // registers.
 648   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2] = {\n";
 649   for (unsigned i = 0, e = RegBank.getNumNativeRegUnits(); i != e; ++i) {
 650     ArrayRef<const CodeGenRegister*> Roots = RegBank.getRegUnit(i).getRoots();
 651     assert(!Roots.empty() && "All regunits must have a root register.");
 652     assert(Roots.size() <= 2 && "More than two roots not supported yet.");
 653     OS << "  { " << getQualifiedName(Roots.front()->TheDef);
 654     for (unsigned r = 1; r != Roots.size(); ++r)
 655       OS << ", " << getQualifiedName(Roots[r]->TheDef);
 656     OS << " },\n";
 657   }
 658   OS << "};\n\n";
 659
 660   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 661
 662   // Loop over all of the register classes... emitting each one.
 663   OS << "namespace {     // Register classes...\n";
 664
 665   // Emit the register enum value arrays for each RegisterClass
 666   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 667     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 668     ArrayRef<Record*> Order = RC.getOrder();
 669
 670     // Give the register class a legal C name if it's anonymous.
 671     std::string Name = RC.getName();
 672
 673     // Emit the register list now.
 674     OS << "  // " << Name << " Register Class...\n"
 675        << "  const uint16_t " << Name
 676        << "[] = {\n    ";
 677     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 678       Record *Reg = Order[i];
 679       OS << getQualifiedName(Reg) << ", ";
 680     }
 681     OS << "\n  };\n\n";
 682
 683     OS << "  // " << Name << " Bit set.\n"
 684        << "  const uint8_t " << Name
 685        << "Bits[] = {\n    ";
 686     BitVectorEmitter BVE;
 687     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 688       Record *Reg = Order[i];
 689       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 690     }
 691     BVE.print(OS);
 692     OS << "\n  };\n\n";
 693
 694   }
 695   OS << "}\n\n";
 696
 697   OS << "extern const MCRegisterClass " << TargetName
 698      << "MCRegisterClasses[] = {\n";
 699
 700   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 701     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 702
 703     // Asserts to make sure values will fit in table assuming types from
 704     // MCRegisterInfo.h
 705     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 706     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 707     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 708
 709     OS << "  { " << '\"' << RC.getName() << "\", "
 710        << RC.getName() << ", " << RC.getName() << "Bits, "
 711        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 712        << RC.getQualifiedName() + "RegClassID" << ", "
 713        << RC.SpillSize/8 << ", "
 714        << RC.SpillAlignment/8 << ", "
 715        << RC.CopyCost << ", "
 716        << RC.Allocatable << " },\n";
 717   }
 718
 719   OS << "};\n\n";
 720
 721   // Emit the data table for getSubReg().
 722   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 723   if (SubRegIndices.size()) {
 724     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 725        << SubRegIndices.size() << "] = {\n";
 726     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 727       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 728       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 729       if (SRM.empty()) {
 730         OS << "  {0},\n";
 731         continue;
 732       }
 733       OS << "  {";
 734       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 735         // FIXME: We really should keep this to 80 columns...
 736         CodeGenRegister::SubRegMap::const_iterator SubReg =
 737           SRM.find(SubRegIndices[j]);
 738         if (SubReg != SRM.end())
 739           OS << getQualifiedName(SubReg->second->TheDef);
 740         else
 741           OS << "0";
 742         if (j != je - 1)
 743           OS << ", ";
 744       }
 745       OS << "}" << (i != e ? "," : "") << "\n";
 746     }
 747     OS << "};\n\n";
 748     OS << "const uint16_t *get" << TargetName
 749        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 750        << "SubRegTable;\n}\n\n";
 751   }
 752
 753   EmitRegMappingTables(OS, Regs, false);
 754
 755   // Emit Reg encoding table
 756   OS << "extern const uint16_t " << TargetName;
 757   OS << "RegEncodingTable[] = {\n";
 758   // Add entry for NoRegister
 759   OS << "  0,\n";
 760   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 761     Record *Reg = Regs[i]->TheDef;
 762     BitsInit *BI = Reg->getValueAsBitsInit("HWEncoding");
 763     uint64_t Value = 0;
 764     for (unsigned b = 0, be = BI->getNumBits(); b != be; ++b) {
 765       if (BitInit *B = dynamic_cast<BitInit*>(BI->getBit(b)))
 766       Value |= (uint64_t)B->getValue() << b;
 767     }
 768     OS << "  " << Value << ",\n";
 769   }
 770   OS << "};\n";       // End of HW encoding table
 771
 772   // MCRegisterInfo initialization routine.
 773   OS << "static inline void Init" << TargetName
 774      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 775      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 776   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 777      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 778      << RegisterClasses.size() << ", "
 779      << TargetName << "RegUnitRoots, "
 780      << RegBank.getNumNativeRegUnits() << ", "
 781      << TargetName << "RegDiffLists, "
 782      << TargetName << "RegStrings, ";
 783   if (SubRegIndices.size() != 0)
 784     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 785        << SubRegIndices.size() << ",\n";
 786   else
 787     OS << "NULL, 0,\n";
 788
 789   OS << "  " << TargetName << "RegEncodingTable);\n\n";
 790
 791   EmitRegMapping(OS, Regs, false);
 792
 793   OS << "}\n\n";
 794
 795   OS << "} // End llvm namespace \n";
 796   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 797 }
 798
 799 void
 800 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 801                                      CodeGenRegBank &RegBank) {
 802   emitSourceFileHeader("Register Information Header Fragment", OS);
 803
 804   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 805   OS << "#undef GET_REGINFO_HEADER\n";
 806
 807   const std::string &TargetName = Target.getName();
 808   std::string ClassName = TargetName + "GenRegisterInfo";
 809
 810   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n\n";
 811
 812   OS << "namespace llvm {\n\n";
 813
 814   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 815      << "  explicit " << ClassName
 816      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 817      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 818      << "     { return false; }\n";
 819   if (!RegBank.getSubRegIndices().empty()) {
 820     OS << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 821       << "  const TargetRegisterClass *"
 822       "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n";
 823   }
 824   OS << "  const RegClassWeight &getRegClassWeight("
 825      << "const TargetRegisterClass *RC) const;\n"
 826      << "  unsigned getNumRegPressureSets() const;\n"
 827      << "  const char *getRegPressureSetName(unsigned Idx) const;\n"
 828      << "  unsigned getRegPressureSetLimit(unsigned Idx) const;\n"
 829      << "  const int *getRegClassPressureSets("
 830      << "const TargetRegisterClass *RC) const;\n"
 831      << "};\n\n";
 832
 833   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 834
 835   if (!RegisterClasses.empty()) {
 836     OS << "namespace " << RegisterClasses[0]->Namespace
 837        << " { // Register classes\n";
 838
 839     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 840       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 841       const std::string &Name = RC.getName();
 842
 843       // Output the extern for the instance.
 844       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 845     }
 846     OS << "} // end of namespace " << TargetName << "\n\n";
 847   }
 848   OS << "} // End llvm namespace \n";
 849   OS << "#endif // GET_REGINFO_HEADER\n\n";
 850 }
 851
 852 //
 853 // runTargetDesc - Output the target register and register file descriptions.
 854 //
 855 void
 856 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 857                                    CodeGenRegBank &RegBank){
 858   emitSourceFileHeader("Target Register and Register Classes Information", OS);
 859
 860   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 861   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 862
 863   OS << "namespace llvm {\n\n";
 864
 865   // Get access to MCRegisterClass data.
 866   OS << "extern const MCRegisterClass " << Target.getName()
 867      << "MCRegisterClasses[];\n";
 868
 869   // Start out by emitting each of the register classes.
 870   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 871   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 872
 873   // Collect all registers belonging to any allocatable class.
 874   std::set<Record*> AllocatableRegs;
 875
 876   // Collect allocatable registers.
 877   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 878     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 879     ArrayRef<Record*> Order = RC.getOrder();
 880
 881     if (RC.Allocatable)
 882       AllocatableRegs.insert(Order.begin(), Order.end());
 883   }
 884
 885   // Build a shared array of value types.
 886   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 887   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 888     VTSeqs.add(RegisterClasses[rc]->VTs);
 889   VTSeqs.layout();
 890   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 891   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 892   OS << "};\n";
 893
 894   // Emit SubRegIndex names, skipping 0
 895   OS << "\nstatic const char *const SubRegIndexTable[] = { \"";
 896   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 897     OS << SubRegIndices[i]->getName();
 898     if (i+1 != e)
 899       OS << "\", \"";
 900   }
 901   OS << "\" };\n\n";
 902
 903   // Emit names of the anonymous subreg indices.
 904   unsigned NamedIndices = RegBank.getNumNamedIndices();
 905   if (SubRegIndices.size() > NamedIndices) {
 906     OS << "  enum {";
 907     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 908       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 909       if (i+1 != e)
 910         OS << ',';
 911     }
 912     OS << "\n  };\n\n";
 913   }
 914   OS << "\n";
 915
 916   // Now that all of the structs have been emitted, emit the instances.
 917   if (!RegisterClasses.empty()) {
 918     OS << "\nstatic const TargetRegisterClass *const "
 919        << "NullRegClasses[] = { NULL };\n\n";
 920
 921     // Emit register class bit mask tables. The first bit mask emitted for a
 922     // register class, RC, is the set of sub-classes, including RC itself.
 923     //
 924     // If RC has super-registers, also create a list of subreg indices and bit
 925     // masks, (Idx, Mask). The bit mask has a bit for every superreg regclass,
 926     // SuperRC, that satisfies:
 927     //
 928     //   For all SuperReg in SuperRC: SuperReg:Idx in RC
 929     //
 930     // The 0-terminated list of subreg indices starts at:
 931     //
 932     //   RC->getSuperRegIndices() = SuperRegIdxSeqs + ...
 933     //
 934     // The corresponding bitmasks follow the sub-class mask in memory. Each
 935     // mask has RCMaskWords uint32_t entries.
 936     //
 937     // Every bit mask present in the list has at least one bit set.
 938
 939     // Compress the sub-reg index lists.
 940     typedef std::vector<const CodeGenSubRegIndex*> IdxList;
 941     SmallVector<IdxList, 8> SuperRegIdxLists(RegisterClasses.size());
 942     SequenceToOffsetTable<IdxList> SuperRegIdxSeqs;
 943     BitVector MaskBV(RegisterClasses.size());
 944
 945     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 946       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 947       OS << "static const uint32_t " << RC.getName() << "SubClassMask[] = {\n  ";
 948       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 949
 950       // Emit super-reg class masks for any relevant SubRegIndices that can
 951       // project into RC.
 952       IdxList &SRIList = SuperRegIdxLists[rc];
 953       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 954         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 955         MaskBV.reset();
 956         RC.getSuperRegClasses(Idx, MaskBV);
 957         if (MaskBV.none())
 958           continue;
 959         SRIList.push_back(Idx);
 960         OS << "\n  ";
 961         printBitVectorAsHex(OS, MaskBV, 32);
 962         OS << "// " << Idx->getName();
 963       }
 964       SuperRegIdxSeqs.add(SRIList);
 965       OS << "\n};\n\n";
 966     }
 967
 968     OS << "static const uint16_t SuperRegIdxSeqs[] = {\n";
 969     SuperRegIdxSeqs.layout();
 970     SuperRegIdxSeqs.emit(OS, printSubRegIndex);
 971     OS << "};\n\n";
 972
 973     // Emit NULL terminated super-class lists.
 974     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 975       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 976       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 977
 978       // Skip classes without supers.  We can reuse NullRegClasses.
 979       if (Supers.empty())
 980         continue;
 981
 982       OS << "static const TargetRegisterClass *const "
 983          << RC.getName() << "Superclasses[] = {\n";
 984       for (unsigned i = 0; i != Supers.size(); ++i)
 985         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 986       OS << "  NULL\n};\n\n";
 987     }
 988
 989     // Emit methods.
 990     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 991       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 992       if (!RC.AltOrderSelect.empty()) {
 993         OS << "\nstatic inline unsigned " << RC.getName()
 994            << "AltOrderSelect(const MachineFunction &MF) {"
 995            << RC.AltOrderSelect << "}\n\n"
 996            << "static ArrayRef<uint16_t> " << RC.getName()
 997            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 998         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 999           ArrayRef<Record*> Elems = RC.getOrder(oi);
1000           if (!Elems.empty()) {
1001             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
1002             for (unsigned elem = 0; elem != Elems.size(); ++elem)
1003               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
1004             OS << " };\n";
1005           }
1006         }
1007         OS << "  const MCRegisterClass &MCR = " << Target.getName()
1008            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
1009            << "  const ArrayRef<uint16_t> Order[] = {\n"
1010            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
1011         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
1012           if (RC.getOrder(oi).empty())
1013             OS << "),\n    ArrayRef<uint16_t>(";
1014           else
1015             OS << "),\n    makeArrayRef(AltOrder" << oi;
1016         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
1017            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
1018            << ");\n  return Order[Select];\n}\n";
1019         }
1020     }
1021
1022     // Now emit the actual value-initialized register class instances.
1023     OS << "namespace " << RegisterClasses[0]->Namespace
1024        << " {   // Register class instances\n";
1025
1026     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
1027       const CodeGenRegisterClass &RC = *RegisterClasses[i];
1028       OS << "  extern const TargetRegisterClass "
1029          << RegisterClasses[i]->getName() << "RegClass = {\n    "
1030          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
1031          << "RegClassID],\n    "
1032          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
1033          << RC.getName() << "SubClassMask,\n    SuperRegIdxSeqs + "
1034          << SuperRegIdxSeqs.get(SuperRegIdxLists[i]) << ",\n    ";
1035       if (RC.getSuperClasses().empty())
1036         OS << "NullRegClasses,\n    ";
1037       else
1038         OS << RC.getName() << "Superclasses,\n    ";
1039       if (RC.AltOrderSelect.empty())
1040         OS << "0\n";
1041       else
1042         OS << RC.getName() << "GetRawAllocationOrder\n";
1043       OS << "  };\n\n";
1044     }
1045
1046     OS << "}\n";
1047   }
1048
1049   OS << "\nnamespace {\n";
1050   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
1051   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
1052     OS << "    &" << RegisterClasses[i]->getQualifiedName()
1053        << "RegClass,\n";
1054   OS << "  };\n";
1055   OS << "}\n";       // End of anonymous namespace...
1056
1057   // Emit extra information about registers.
1058   const std::string &TargetName = Target.getName();
1059   OS << "\nstatic const TargetRegisterInfoDesc "
1060      << TargetName << "RegInfoDesc[] = { // Extra Descriptors\n";
1061   OS << "  { 0, 0 },\n";
1062
1063   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
1064   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1065     const CodeGenRegister &Reg = *Regs[i];
1066     OS << "  { ";
1067     OS << Reg.CostPerUse << ", "
1068        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
1069   }
1070   OS << "};\n";      // End of register descriptors...
1071
1072
1073   std::string ClassName = Target.getName() + "GenRegisterInfo";
1074
1075   // Emit composeSubRegIndices
1076   if (!SubRegIndices.empty()) {
1077     OS << "unsigned " << ClassName
1078       << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
1079       << "  switch (IdxA) {\n"
1080       << "  default:\n    return IdxB;\n";
1081     for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1082       bool Open = false;
1083       for (unsigned j = 0; j != e; ++j) {
1084         if (CodeGenSubRegIndex *Comp =
1085             SubRegIndices[i]->compose(SubRegIndices[j])) {
1086           if (!Open) {
1087             OS << "  case " << SubRegIndices[i]->getQualifiedName()
1088               << ": switch(IdxB) {\n    default: return IdxB;\n";
1089             Open = true;
1090           }
1091           OS << "    case " << SubRegIndices[j]->getQualifiedName()
1092             << ": return " << Comp->getQualifiedName() << ";\n";
1093         }
1094       }
1095       if (Open)
1096         OS << "    }\n";
1097     }
1098     OS << "  }\n}\n\n";
1099   }
1100
1101   // Emit getSubClassWithSubReg.
1102   if (!SubRegIndices.empty()) {
1103     OS << "const TargetRegisterClass *" << ClassName
1104        << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
1105        << " const {\n";
1106     // Use the smallest type that can hold a regclass ID with room for a
1107     // sentinel.
1108     if (RegisterClasses.size() < UINT8_MAX)
1109       OS << "  static const uint8_t Table[";
1110     else if (RegisterClasses.size() < UINT16_MAX)
1111       OS << "  static const uint16_t Table[";
1112     else
1113       throw "Too many register classes.";
1114     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
1115     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
1116       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
1117       OS << "    {\t// " << RC.getName() << "\n";
1118       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1119         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
1120         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
1121           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
1122              << " -> " << SRC->getName() << "\n";
1123         else
1124           OS << "      0,\t// " << Idx->getName() << "\n";
1125       }
1126       OS << "    },\n";
1127     }
1128     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
1129        << "  if (!Idx) return RC;\n  --Idx;\n"
1130        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
1131        << "  unsigned TV = Table[RC->getID()][Idx];\n"
1132        << "  return TV ? getRegClass(TV - 1) : 0;\n}\n\n";
1133   }
1134
1135   EmitRegUnitPressure(OS, RegBank, ClassName);
1136
1137   // Emit the constructor of the class...
1138   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
1139   OS << "extern const uint16_t " << TargetName << "RegDiffLists[];\n";
1140   OS << "extern const char " << TargetName << "RegStrings[];\n";
1141   OS << "extern const uint16_t " << TargetName << "RegUnitRoots[][2];\n";
1142   if (SubRegIndices.size() != 0)
1143     OS << "extern const uint16_t *get" << TargetName
1144        << "SubRegTable();\n";
1145   OS << "extern const uint16_t " << TargetName << "RegEncodingTable[];\n";
1146
1147   EmitRegMappingTables(OS, Regs, true);
1148
1149   OS << ClassName << "::\n" << ClassName
1150      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
1151      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
1152      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
1153      << "             SubRegIndexTable) {\n"
1154      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
1155      << Regs.size()+1 << ", RA,\n                     " << TargetName
1156      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
1157      << "                     " << TargetName << "RegUnitRoots,\n"
1158      << "                     " << RegBank.getNumNativeRegUnits() << ",\n"
1159      << "                     " << TargetName << "RegDiffLists,\n"
1160      << "                     " << TargetName << "RegStrings,\n"
1161      << "                     ";
1162   if (SubRegIndices.size() != 0)
1163     OS << "get" << TargetName << "SubRegTable(), "
1164        << SubRegIndices.size() << ",\n";
1165   else
1166     OS << "NULL, 0,\n";
1167
1168   OS << "                     " << TargetName << "RegEncodingTable);\n\n";
1169
1170   EmitRegMapping(OS, Regs, true);
1171
1172   OS << "}\n\n";
1173
1174
1175   // Emit CalleeSavedRegs information.
1176   std::vector<Record*> CSRSets =
1177     Records.getAllDerivedDefinitions("CalleeSavedRegs");
1178   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1179     Record *CSRSet = CSRSets[i];
1180     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1181     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1182
1183     // Emit the *_SaveList list of callee-saved registers.
1184     OS << "static const uint16_t " << CSRSet->getName()
1185        << "_SaveList[] = { ";
1186     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1187       OS << getQualifiedName((*Regs)[r]) << ", ";
1188     OS << "0 };\n";
1189
1190     // Emit the *_RegMask bit mask of call-preserved registers.
1191     OS << "static const uint32_t " << CSRSet->getName()
1192        << "_RegMask[] = { ";
1193     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1194     OS << "};\n";
1195   }
1196   OS << "\n\n";
1197
1198   OS << "} // End llvm namespace \n";
1199   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1200 }
1201
1202 void RegisterInfoEmitter::run(raw_ostream &OS) {
1203   CodeGenTarget Target(Records);
1204   CodeGenRegBank &RegBank = Target.getRegBank();
1205   RegBank.computeDerivedInfo();
1206
1207   runEnums(OS, Target, RegBank);
1208   runMCDesc(OS, Target, RegBank);
1209   runTargetHeader(OS, Target, RegBank);
1210   runTargetDesc(OS, Target, RegBank);
1211 }
1212
1213 namespace llvm {
1214
1215 void EmitRegisterInfo(RecordKeeper &RK, raw_ostream &OS) {
1216   RegisterInfoEmitter(RK).run(OS);
1217 }
1218
1219 } // End llvm namespace