lib/Target/X86/X86TargetTransformInfo.cpp

   1 //===-- X86TargetTransformInfo.cpp - X86 specific TTI pass ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 /// \file
  10 /// This file implements a TargetTransformInfo analysis pass specific to the
  11 /// X86 target machine. It uses the target's detailed information to provide
  12 /// more precise answers to certain TTI queries, while letting the target
  13 /// independent and default TTI implementations handle the rest.
  14 ///
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "x86tti"
  18 #include "X86.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/Analysis/TargetTransformInfo.h"
  21 #include "llvm/IR/IntrinsicInst.h"
  22 #include "llvm/Support/Debug.h"
  23 #include "llvm/Target/CostTable.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 using namespace llvm;
  26
  27 // Declare the pass initialization routine locally as target-specific passes
  28 // don't havve a target-wide initialization entry point, and so we rely on the
  29 // pass constructor initialization.
  30 namespace llvm {
  31 void initializeX86TTIPass(PassRegistry &);
  32 }
  33
  34 namespace {
  35
  36 class X86TTI final : public ImmutablePass, public TargetTransformInfo {
  37   const X86Subtarget *ST;
  38   const X86TargetLowering *TLI;
  39
  40   /// Estimate the overhead of scalarizing an instruction. Insert and Extract
  41   /// are set if the result needs to be inserted and/or extracted from vectors.
  42   unsigned getScalarizationOverhead(Type *Ty, bool Insert, bool Extract) const;
  43
  44 public:
  45   X86TTI() : ImmutablePass(ID), ST(0), TLI(0) {
  46     llvm_unreachable("This pass cannot be directly constructed");
  47   }
  48
  49   X86TTI(const X86TargetMachine *TM)
  50     : ImmutablePass(ID), ST(TM->getSubtargetImpl()),
  51       TLI(TM->getTargetLowering()) {
  52     initializeX86TTIPass(*PassRegistry::getPassRegistry());
  53   }
  54
  55   void initializePass() override {
  56     pushTTIStack(this);
  57   }
  58
  59   void getAnalysisUsage(AnalysisUsage &AU) const override {
  60     TargetTransformInfo::getAnalysisUsage(AU);
  61   }
  62
  63   /// Pass identification.
  64   static char ID;
  65
  66   /// Provide necessary pointer adjustments for the two base classes.
  67   void *getAdjustedAnalysisPointer(const void *ID) override {
  68     if (ID == &TargetTransformInfo::ID)
  69       return (TargetTransformInfo*)this;
  70     return this;
  71   }
  72
  73   /// \name Scalar TTI Implementations
  74   /// @{
  75   PopcntSupportKind getPopcntSupport(unsigned TyWidth) const override;
  76
  77   /// @}
  78
  79   /// \name Vector TTI Implementations
  80   /// @{
  81
  82   unsigned getNumberOfRegisters(bool Vector) const override;
  83   unsigned getRegisterBitWidth(bool Vector) const override;
  84   unsigned getMaximumUnrollFactor() const override;
  85   unsigned getArithmeticInstrCost(unsigned Opcode, Type *Ty, OperandValueKind,
  86                                   OperandValueKind) const override;
  87   unsigned getShuffleCost(ShuffleKind Kind, Type *Tp,
  88                           int Index, Type *SubTp) const override;
  89   unsigned getCastInstrCost(unsigned Opcode, Type *Dst,
  90                             Type *Src) const override;
  91   unsigned getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
  92                               Type *CondTy) const override;
  93   unsigned getVectorInstrCost(unsigned Opcode, Type *Val,
  94                               unsigned Index) const override;
  95   unsigned getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
  96                            unsigned AddressSpace) const override;
  97
  98   unsigned getAddressComputationCost(Type *PtrTy,
  99                                      bool IsComplex) const override;
 100
 101   unsigned getReductionCost(unsigned Opcode, Type *Ty,
 102                             bool IsPairwiseForm) const override;
 103
 104   unsigned getIntImmCost(const APInt &Imm, Type *Ty) const override;
 105
 106   unsigned getIntImmCost(unsigned Opcode, unsigned Idx, const APInt &Imm,
 107                          Type *Ty) const override;
 108   unsigned getIntImmCost(Intrinsic::ID IID, unsigned Idx, const APInt &Imm,
 109                          Type *Ty) const override;
 110
 111   /// @}
 112 };
 113
 114 } // end anonymous namespace
 115
 116 INITIALIZE_AG_PASS(X86TTI, TargetTransformInfo, "x86tti",
 117                    "X86 Target Transform Info", true, true, false)
 118 char X86TTI::ID = 0;
 119
 120 ImmutablePass *
 121 llvm::createX86TargetTransformInfoPass(const X86TargetMachine *TM) {
 122   return new X86TTI(TM);
 123 }
 124
 125
 126 //===----------------------------------------------------------------------===//
 127 //
 128 // X86 cost model.
 129 //
 130 //===----------------------------------------------------------------------===//
 131
 132 X86TTI::PopcntSupportKind X86TTI::getPopcntSupport(unsigned TyWidth) const {
 133   assert(isPowerOf2_32(TyWidth) && "Ty width must be power of 2");
 134   // TODO: Currently the __builtin_popcount() implementation using SSE3
 135   //   instructions is inefficient. Once the problem is fixed, we should
 136   //   call ST->hasSSE3() instead of ST->hasPOPCNT().
 137   return ST->hasPOPCNT() ? PSK_FastHardware : PSK_Software;
 138 }
 139
 140 unsigned X86TTI::getNumberOfRegisters(bool Vector) const {
 141   if (Vector && !ST->hasSSE1())
 142     return 0;
 143
 144   if (ST->is64Bit())
 145     return 16;
 146   return 8;
 147 }
 148
 149 unsigned X86TTI::getRegisterBitWidth(bool Vector) const {
 150   if (Vector) {
 151     if (ST->hasAVX()) return 256;
 152     if (ST->hasSSE1()) return 128;
 153     return 0;
 154   }
 155
 156   if (ST->is64Bit())
 157     return 64;
 158   return 32;
 159
 160 }
 161
 162 unsigned X86TTI::getMaximumUnrollFactor() const {
 163   if (ST->isAtom())
 164     return 1;
 165
 166   // Sandybridge and Haswell have multiple execution ports and pipelined
 167   // vector units.
 168   if (ST->hasAVX())
 169     return 4;
 170
 171   return 2;
 172 }
 173
 174 unsigned X86TTI::getArithmeticInstrCost(unsigned Opcode, Type *Ty,
 175                                         OperandValueKind Op1Info,
 176                                         OperandValueKind Op2Info) const {
 177   // Legalize the type.
 178   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Ty);
 179
 180   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 181   assert(ISD && "Invalid opcode");
 182
 183   static const CostTblEntry<MVT::SimpleValueType> AVX2CostTable[] = {
 184     // Shifts on v4i64/v8i32 on AVX2 is legal even though we declare to
 185     // customize them to detect the cases where shift amount is a scalar one.
 186     { ISD::SHL,     MVT::v4i32,    1 },
 187     { ISD::SRL,     MVT::v4i32,    1 },
 188     { ISD::SRA,     MVT::v4i32,    1 },
 189     { ISD::SHL,     MVT::v8i32,    1 },
 190     { ISD::SRL,     MVT::v8i32,    1 },
 191     { ISD::SRA,     MVT::v8i32,    1 },
 192     { ISD::SHL,     MVT::v2i64,    1 },
 193     { ISD::SRL,     MVT::v2i64,    1 },
 194     { ISD::SHL,     MVT::v4i64,    1 },
 195     { ISD::SRL,     MVT::v4i64,    1 },
 196
 197     { ISD::SHL,  MVT::v32i8,  42 }, // cmpeqb sequence.
 198     { ISD::SHL,  MVT::v16i16,  16*10 }, // Scalarized.
 199
 200     { ISD::SRL,  MVT::v32i8,  32*10 }, // Scalarized.
 201     { ISD::SRL,  MVT::v16i16,  8*10 }, // Scalarized.
 202
 203     { ISD::SRA,  MVT::v32i8,  32*10 }, // Scalarized.
 204     { ISD::SRA,  MVT::v16i16,  16*10 }, // Scalarized.
 205     { ISD::SRA,  MVT::v4i64,  4*10 }, // Scalarized.
 206
 207     // Vectorizing division is a bad idea. See the SSE2 table for more comments.
 208     { ISD::SDIV,  MVT::v32i8,  32*20 },
 209     { ISD::SDIV,  MVT::v16i16, 16*20 },
 210     { ISD::SDIV,  MVT::v8i32,  8*20 },
 211     { ISD::SDIV,  MVT::v4i64,  4*20 },
 212     { ISD::UDIV,  MVT::v32i8,  32*20 },
 213     { ISD::UDIV,  MVT::v16i16, 16*20 },
 214     { ISD::UDIV,  MVT::v8i32,  8*20 },
 215     { ISD::UDIV,  MVT::v4i64,  4*20 },
 216   };
 217
 218   // Look for AVX2 lowering tricks.
 219   if (ST->hasAVX2()) {
 220     if (ISD == ISD::SHL && LT.second == MVT::v16i16 &&
 221         (Op2Info == TargetTransformInfo::OK_UniformConstantValue ||
 222          Op2Info == TargetTransformInfo::OK_NonUniformConstantValue))
 223       // On AVX2, a packed v16i16 shift left by a constant build_vector
 224       // is lowered into a vector multiply (vpmullw).
 225       return LT.first;
 226
 227     int Idx = CostTableLookup(AVX2CostTable, ISD, LT.second);
 228     if (Idx != -1)
 229       return LT.first * AVX2CostTable[Idx].Cost;
 230   }
 231
 232   static const CostTblEntry<MVT::SimpleValueType>
 233   SSE2UniformConstCostTable[] = {
 234     // We don't correctly identify costs of casts because they are marked as
 235     // custom.
 236     // Constant splats are cheaper for the following instructions.
 237     { ISD::SHL,  MVT::v16i8,  1 }, // psllw.
 238     { ISD::SHL,  MVT::v8i16,  1 }, // psllw.
 239     { ISD::SHL,  MVT::v4i32,  1 }, // pslld
 240     { ISD::SHL,  MVT::v2i64,  1 }, // psllq.
 241
 242     { ISD::SRL,  MVT::v16i8,  1 }, // psrlw.
 243     { ISD::SRL,  MVT::v8i16,  1 }, // psrlw.
 244     { ISD::SRL,  MVT::v4i32,  1 }, // psrld.
 245     { ISD::SRL,  MVT::v2i64,  1 }, // psrlq.
 246
 247     { ISD::SRA,  MVT::v16i8,  4 }, // psrlw, pand, pxor, psubb.
 248     { ISD::SRA,  MVT::v8i16,  1 }, // psraw.
 249     { ISD::SRA,  MVT::v4i32,  1 }, // psrad.
 250   };
 251
 252   if (Op2Info == TargetTransformInfo::OK_UniformConstantValue &&
 253       ST->hasSSE2()) {
 254     int Idx = CostTableLookup(SSE2UniformConstCostTable, ISD, LT.second);
 255     if (Idx != -1)
 256       return LT.first * SSE2UniformConstCostTable[Idx].Cost;
 257   }
 258
 259   if (ISD == ISD::SHL &&
 260       Op2Info == TargetTransformInfo::OK_NonUniformConstantValue) {
 261     EVT VT = LT.second;
 262     if ((VT == MVT::v8i16 && ST->hasSSE2()) ||
 263         (VT == MVT::v4i32 && ST->hasSSE41()))
 264       // Vector shift left by non uniform constant can be lowered
 265       // into vector multiply (pmullw/pmulld).
 266       return LT.first;
 267     if (VT == MVT::v4i32 && ST->hasSSE2())
 268       // A vector shift left by non uniform constant is converted
 269       // into a vector multiply; the new multiply is eventually
 270       // lowered into a sequence of shuffles and 2 x pmuludq.
 271       ISD = ISD::MUL;
 272   }
 273
 274   static const CostTblEntry<MVT::SimpleValueType> SSE2CostTable[] = {
 275     // We don't correctly identify costs of casts because they are marked as
 276     // custom.
 277     // For some cases, where the shift amount is a scalar we would be able
 278     // to generate better code. Unfortunately, when this is the case the value
 279     // (the splat) will get hoisted out of the loop, thereby making it invisible
 280     // to ISel. The cost model must return worst case assumptions because it is
 281     // used for vectorization and we don't want to make vectorized code worse
 282     // than scalar code.
 283     { ISD::SHL,  MVT::v16i8,  30 }, // cmpeqb sequence.
 284     { ISD::SHL,  MVT::v8i16,  8*10 }, // Scalarized.
 285     { ISD::SHL,  MVT::v4i32,  2*5 }, // We optimized this using mul.
 286     { ISD::SHL,  MVT::v2i64,  2*10 }, // Scalarized.
 287     { ISD::SHL,  MVT::v4i64,  4*10 }, // Scalarized.
 288
 289     { ISD::SRL,  MVT::v16i8,  16*10 }, // Scalarized.
 290     { ISD::SRL,  MVT::v8i16,  8*10 }, // Scalarized.
 291     { ISD::SRL,  MVT::v4i32,  4*10 }, // Scalarized.
 292     { ISD::SRL,  MVT::v2i64,  2*10 }, // Scalarized.
 293
 294     { ISD::SRA,  MVT::v16i8,  16*10 }, // Scalarized.
 295     { ISD::SRA,  MVT::v8i16,  8*10 }, // Scalarized.
 296     { ISD::SRA,  MVT::v4i32,  4*10 }, // Scalarized.
 297     { ISD::SRA,  MVT::v2i64,  2*10 }, // Scalarized.
 298
 299     // It is not a good idea to vectorize division. We have to scalarize it and
 300     // in the process we will often end up having to spilling regular
 301     // registers. The overhead of division is going to dominate most kernels
 302     // anyways so try hard to prevent vectorization of division - it is
 303     // generally a bad idea. Assume somewhat arbitrarily that we have to be able
 304     // to hide "20 cycles" for each lane.
 305     { ISD::SDIV,  MVT::v16i8,  16*20 },
 306     { ISD::SDIV,  MVT::v8i16,  8*20 },
 307     { ISD::SDIV,  MVT::v4i32,  4*20 },
 308     { ISD::SDIV,  MVT::v2i64,  2*20 },
 309     { ISD::UDIV,  MVT::v16i8,  16*20 },
 310     { ISD::UDIV,  MVT::v8i16,  8*20 },
 311     { ISD::UDIV,  MVT::v4i32,  4*20 },
 312     { ISD::UDIV,  MVT::v2i64,  2*20 },
 313   };
 314
 315   if (ST->hasSSE2()) {
 316     int Idx = CostTableLookup(SSE2CostTable, ISD, LT.second);
 317     if (Idx != -1)
 318       return LT.first * SSE2CostTable[Idx].Cost;
 319   }
 320
 321   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTable[] = {
 322     // We don't have to scalarize unsupported ops. We can issue two half-sized
 323     // operations and we only need to extract the upper YMM half.
 324     // Two ops + 1 extract + 1 insert = 4.
 325     { ISD::MUL,     MVT::v16i16,   4 },
 326     { ISD::MUL,     MVT::v8i32,    4 },
 327     { ISD::SUB,     MVT::v8i32,    4 },
 328     { ISD::ADD,     MVT::v8i32,    4 },
 329     { ISD::SUB,     MVT::v4i64,    4 },
 330     { ISD::ADD,     MVT::v4i64,    4 },
 331     // A v4i64 multiply is custom lowered as two split v2i64 vectors that then
 332     // are lowered as a series of long multiplies(3), shifts(4) and adds(2)
 333     // Because we believe v4i64 to be a legal type, we must also include the
 334     // split factor of two in the cost table. Therefore, the cost here is 18
 335     // instead of 9.
 336     { ISD::MUL,     MVT::v4i64,    18 },
 337   };
 338
 339   // Look for AVX1 lowering tricks.
 340   if (ST->hasAVX() && !ST->hasAVX2()) {
 341     EVT VT = LT.second;
 342
 343     // v16i16 and v8i32 shifts by non-uniform constants are lowered into a
 344     // sequence of extract + two vector multiply + insert.
 345     if (ISD == ISD::SHL && (VT == MVT::v8i32 || VT == MVT::v16i16) &&
 346         Op2Info == TargetTransformInfo::OK_NonUniformConstantValue)
 347       ISD = ISD::MUL;
 348
 349     int Idx = CostTableLookup(AVX1CostTable, ISD, VT);
 350     if (Idx != -1)
 351       return LT.first * AVX1CostTable[Idx].Cost;
 352   }
 353
 354   // Custom lowering of vectors.
 355   static const CostTblEntry<MVT::SimpleValueType> CustomLowered[] = {
 356     // A v2i64/v4i64 and multiply is custom lowered as a series of long
 357     // multiplies(3), shifts(4) and adds(2).
 358     { ISD::MUL,     MVT::v2i64,    9 },
 359     { ISD::MUL,     MVT::v4i64,    9 },
 360   };
 361   int Idx = CostTableLookup(CustomLowered, ISD, LT.second);
 362   if (Idx != -1)
 363     return LT.first * CustomLowered[Idx].Cost;
 364
 365   // Special lowering of v4i32 mul on sse2, sse3: Lower v4i32 mul as 2x shuffle,
 366   // 2x pmuludq, 2x shuffle.
 367   if (ISD == ISD::MUL && LT.second == MVT::v4i32 && ST->hasSSE2() &&
 368       !ST->hasSSE41())
 369     return LT.first * 6;
 370
 371   // Fallback to the default implementation.
 372   return TargetTransformInfo::getArithmeticInstrCost(Opcode, Ty, Op1Info,
 373                                                      Op2Info);
 374 }
 375
 376 unsigned X86TTI::getShuffleCost(ShuffleKind Kind, Type *Tp, int Index,
 377                                 Type *SubTp) const {
 378   // We only estimate the cost of reverse shuffles.
 379   if (Kind != SK_Reverse)
 380     return TargetTransformInfo::getShuffleCost(Kind, Tp, Index, SubTp);
 381
 382   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Tp);
 383   unsigned Cost = 1;
 384   if (LT.second.getSizeInBits() > 128)
 385     Cost = 3; // Extract + insert + copy.
 386
 387   // Multiple by the number of parts.
 388   return Cost * LT.first;
 389 }
 390
 391 unsigned X86TTI::getCastInstrCost(unsigned Opcode, Type *Dst, Type *Src) const {
 392   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 393   assert(ISD && "Invalid opcode");
 394
 395   std::pair<unsigned, MVT> LTSrc = TLI->getTypeLegalizationCost(Src);
 396   std::pair<unsigned, MVT> LTDest = TLI->getTypeLegalizationCost(Dst);
 397
 398   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 399   SSE2ConvTbl[] = {
 400     // These are somewhat magic numbers justified by looking at the output of
 401     // Intel's IACA, running some kernels and making sure when we take
 402     // legalization into account the throughput will be overestimated.
 403     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v2i64, 2*10 },
 404     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v4i32, 4*10 },
 405     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v8i16, 8*10 },
 406     { ISD::UINT_TO_FP, MVT::v2f64, MVT::v16i8, 16*10 },
 407     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v2i64, 2*10 },
 408     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v4i32, 4*10 },
 409     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v8i16, 8*10 },
 410     { ISD::SINT_TO_FP, MVT::v2f64, MVT::v16i8, 16*10 },
 411     // There are faster sequences for float conversions.
 412     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v2i64, 15 },
 413     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v4i32, 15 },
 414     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v8i16, 15 },
 415     { ISD::UINT_TO_FP, MVT::v4f32, MVT::v16i8, 8 },
 416     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v2i64, 15 },
 417     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v4i32, 15 },
 418     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v8i16, 15 },
 419     { ISD::SINT_TO_FP, MVT::v4f32, MVT::v16i8, 8 },
 420   };
 421
 422   if (ST->hasSSE2() && !ST->hasAVX()) {
 423     int Idx =
 424         ConvertCostTableLookup(SSE2ConvTbl, ISD, LTDest.second, LTSrc.second);
 425     if (Idx != -1)
 426       return LTSrc.first * SSE2ConvTbl[Idx].Cost;
 427   }
 428
 429   EVT SrcTy = TLI->getValueType(Src);
 430   EVT DstTy = TLI->getValueType(Dst);
 431
 432   // The function getSimpleVT only handles simple value types.
 433   if (!SrcTy.isSimple() || !DstTy.isSimple())
 434     return TargetTransformInfo::getCastInstrCost(Opcode, Dst, Src);
 435
 436   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 437   AVX2ConversionTbl[] = {
 438     { ISD::SIGN_EXTEND, MVT::v16i16, MVT::v16i8,  1 },
 439     { ISD::ZERO_EXTEND, MVT::v16i16, MVT::v16i8,  1 },
 440     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i1,   3 },
 441     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i1,   3 },
 442     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i8,   3 },
 443     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i8,   3 },
 444     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i16,  1 },
 445     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i16,  1 },
 446     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i1,   3 },
 447     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i1,   3 },
 448     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i8,   3 },
 449     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i8,   3 },
 450     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i16,  3 },
 451     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i16,  3 },
 452     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i32,  1 },
 453     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i32,  1 },
 454
 455     { ISD::TRUNCATE,    MVT::v4i8,   MVT::v4i64,  2 },
 456     { ISD::TRUNCATE,    MVT::v4i16,  MVT::v4i64,  2 },
 457     { ISD::TRUNCATE,    MVT::v4i32,  MVT::v4i64,  2 },
 458     { ISD::TRUNCATE,    MVT::v8i8,   MVT::v8i32,  2 },
 459     { ISD::TRUNCATE,    MVT::v8i16,  MVT::v8i32,  2 },
 460     { ISD::TRUNCATE,    MVT::v8i32,  MVT::v8i64,  4 },
 461   };
 462
 463   static const TypeConversionCostTblEntry<MVT::SimpleValueType>
 464   AVXConversionTbl[] = {
 465     { ISD::SIGN_EXTEND, MVT::v16i16, MVT::v16i8, 4 },
 466     { ISD::ZERO_EXTEND, MVT::v16i16, MVT::v16i8, 4 },
 467     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i1,  7 },
 468     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i1,  4 },
 469     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i8,  7 },
 470     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i8,  4 },
 471     { ISD::SIGN_EXTEND, MVT::v8i32,  MVT::v8i16, 4 },
 472     { ISD::ZERO_EXTEND, MVT::v8i32,  MVT::v8i16, 4 },
 473     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i1,  6 },
 474     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i1,  4 },
 475     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i8,  6 },
 476     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i8,  4 },
 477     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i16, 6 },
 478     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i16, 3 },
 479     { ISD::SIGN_EXTEND, MVT::v4i64,  MVT::v4i32, 4 },
 480     { ISD::ZERO_EXTEND, MVT::v4i64,  MVT::v4i32, 4 },
 481
 482     { ISD::TRUNCATE,    MVT::v4i8,  MVT::v4i64,  4 },
 483     { ISD::TRUNCATE,    MVT::v4i16, MVT::v4i64,  4 },
 484     { ISD::TRUNCATE,    MVT::v4i32, MVT::v4i64,  4 },
 485     { ISD::TRUNCATE,    MVT::v8i8,  MVT::v8i32,  4 },
 486     { ISD::TRUNCATE,    MVT::v8i16, MVT::v8i32,  5 },
 487     { ISD::TRUNCATE,    MVT::v16i8, MVT::v16i16, 4 },
 488     { ISD::TRUNCATE,    MVT::v8i32, MVT::v8i64,  9 },
 489
 490     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i1,  8 },
 491     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i8,  8 },
 492     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i16, 5 },
 493     { ISD::SINT_TO_FP,  MVT::v8f32, MVT::v8i32, 1 },
 494     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i1,  3 },
 495     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i8,  3 },
 496     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i16, 3 },
 497     { ISD::SINT_TO_FP,  MVT::v4f32, MVT::v4i32, 1 },
 498     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i1,  3 },
 499     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i8,  3 },
 500     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i16, 3 },
 501     { ISD::SINT_TO_FP,  MVT::v4f64, MVT::v4i32, 1 },
 502
 503     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i1,  6 },
 504     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i8,  5 },
 505     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i16, 5 },
 506     { ISD::UINT_TO_FP,  MVT::v8f32, MVT::v8i32, 9 },
 507     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i1,  7 },
 508     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i8,  2 },
 509     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i16, 2 },
 510     { ISD::UINT_TO_FP,  MVT::v4f32, MVT::v4i32, 6 },
 511     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i1,  7 },
 512     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i8,  2 },
 513     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i16, 2 },
 514     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i32, 6 },
 515     // The generic code to compute the scalar overhead is currently broken.
 516     // Workaround this limitation by estimating the scalarization overhead
 517     // here. We have roughly 10 instructions per scalar element.
 518     // Multiply that by the vector width.
 519     // FIXME: remove that when PR19268 is fixed.
 520     { ISD::UINT_TO_FP,  MVT::v2f64, MVT::v2i64, 2*10 },
 521     { ISD::UINT_TO_FP,  MVT::v4f64, MVT::v4i64, 4*10 },
 522
 523     { ISD::FP_TO_SINT,  MVT::v8i8,  MVT::v8f32, 7 },
 524     { ISD::FP_TO_SINT,  MVT::v4i8,  MVT::v4f32, 1 },
 525     // This node is expanded into scalarized operations but BasicTTI is overly
 526     // optimistic estimating its cost.  It computes 3 per element (one
 527     // vector-extract, one scalar conversion and one vector-insert).  The
 528     // problem is that the inserts form a read-modify-write chain so latency
 529     // should be factored in too.  Inflating the cost per element by 1.
 530     { ISD::FP_TO_UINT,  MVT::v8i32, MVT::v8f32, 8*4 },
 531   };
 532
 533   if (ST->hasAVX2()) {
 534     int Idx = ConvertCostTableLookup(AVX2ConversionTbl, ISD,
 535                                      DstTy.getSimpleVT(), SrcTy.getSimpleVT());
 536     if (Idx != -1)
 537       return AVX2ConversionTbl[Idx].Cost;
 538   }
 539
 540   if (ST->hasAVX()) {
 541     int Idx = ConvertCostTableLookup(AVXConversionTbl, ISD, DstTy.getSimpleVT(),
 542                                      SrcTy.getSimpleVT());
 543     if (Idx != -1)
 544       return AVXConversionTbl[Idx].Cost;
 545   }
 546
 547   return TargetTransformInfo::getCastInstrCost(Opcode, Dst, Src);
 548 }
 549
 550 unsigned X86TTI::getCmpSelInstrCost(unsigned Opcode, Type *ValTy,
 551                                     Type *CondTy) const {
 552   // Legalize the type.
 553   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(ValTy);
 554
 555   MVT MTy = LT.second;
 556
 557   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 558   assert(ISD && "Invalid opcode");
 559
 560   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTbl[] = {
 561     { ISD::SETCC,   MVT::v2f64,   1 },
 562     { ISD::SETCC,   MVT::v4f32,   1 },
 563     { ISD::SETCC,   MVT::v2i64,   1 },
 564     { ISD::SETCC,   MVT::v4i32,   1 },
 565     { ISD::SETCC,   MVT::v8i16,   1 },
 566     { ISD::SETCC,   MVT::v16i8,   1 },
 567   };
 568
 569   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTbl[] = {
 570     { ISD::SETCC,   MVT::v4f64,   1 },
 571     { ISD::SETCC,   MVT::v8f32,   1 },
 572     // AVX1 does not support 8-wide integer compare.
 573     { ISD::SETCC,   MVT::v4i64,   4 },
 574     { ISD::SETCC,   MVT::v8i32,   4 },
 575     { ISD::SETCC,   MVT::v16i16,  4 },
 576     { ISD::SETCC,   MVT::v32i8,   4 },
 577   };
 578
 579   static const CostTblEntry<MVT::SimpleValueType> AVX2CostTbl[] = {
 580     { ISD::SETCC,   MVT::v4i64,   1 },
 581     { ISD::SETCC,   MVT::v8i32,   1 },
 582     { ISD::SETCC,   MVT::v16i16,  1 },
 583     { ISD::SETCC,   MVT::v32i8,   1 },
 584   };
 585
 586   if (ST->hasAVX2()) {
 587     int Idx = CostTableLookup(AVX2CostTbl, ISD, MTy);
 588     if (Idx != -1)
 589       return LT.first * AVX2CostTbl[Idx].Cost;
 590   }
 591
 592   if (ST->hasAVX()) {
 593     int Idx = CostTableLookup(AVX1CostTbl, ISD, MTy);
 594     if (Idx != -1)
 595       return LT.first * AVX1CostTbl[Idx].Cost;
 596   }
 597
 598   if (ST->hasSSE42()) {
 599     int Idx = CostTableLookup(SSE42CostTbl, ISD, MTy);
 600     if (Idx != -1)
 601       return LT.first * SSE42CostTbl[Idx].Cost;
 602   }
 603
 604   return TargetTransformInfo::getCmpSelInstrCost(Opcode, ValTy, CondTy);
 605 }
 606
 607 unsigned X86TTI::getVectorInstrCost(unsigned Opcode, Type *Val,
 608                                     unsigned Index) const {
 609   assert(Val->isVectorTy() && "This must be a vector type");
 610
 611   if (Index != -1U) {
 612     // Legalize the type.
 613     std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Val);
 614
 615     // This type is legalized to a scalar type.
 616     if (!LT.second.isVector())
 617       return 0;
 618
 619     // The type may be split. Normalize the index to the new type.
 620     unsigned Width = LT.second.getVectorNumElements();
 621     Index = Index % Width;
 622
 623     // Floating point scalars are already located in index #0.
 624     if (Val->getScalarType()->isFloatingPointTy() && Index == 0)
 625       return 0;
 626   }
 627
 628   return TargetTransformInfo::getVectorInstrCost(Opcode, Val, Index);
 629 }
 630
 631 unsigned X86TTI::getScalarizationOverhead(Type *Ty, bool Insert,
 632                                             bool Extract) const {
 633   assert (Ty->isVectorTy() && "Can only scalarize vectors");
 634   unsigned Cost = 0;
 635
 636   for (int i = 0, e = Ty->getVectorNumElements(); i < e; ++i) {
 637     if (Insert)
 638       Cost += TopTTI->getVectorInstrCost(Instruction::InsertElement, Ty, i);
 639     if (Extract)
 640       Cost += TopTTI->getVectorInstrCost(Instruction::ExtractElement, Ty, i);
 641   }
 642
 643   return Cost;
 644 }
 645
 646 unsigned X86TTI::getMemoryOpCost(unsigned Opcode, Type *Src, unsigned Alignment,
 647                                  unsigned AddressSpace) const {
 648   // Handle non-power-of-two vectors such as <3 x float>
 649   if (VectorType *VTy = dyn_cast<VectorType>(Src)) {
 650     unsigned NumElem = VTy->getVectorNumElements();
 651
 652     // Handle a few common cases:
 653     // <3 x float>
 654     if (NumElem == 3 && VTy->getScalarSizeInBits() == 32)
 655       // Cost = 64 bit store + extract + 32 bit store.
 656       return 3;
 657
 658     // <3 x double>
 659     if (NumElem == 3 && VTy->getScalarSizeInBits() == 64)
 660       // Cost = 128 bit store + unpack + 64 bit store.
 661       return 3;
 662
 663     // Assume that all other non-power-of-two numbers are scalarized.
 664     if (!isPowerOf2_32(NumElem)) {
 665       unsigned Cost = TargetTransformInfo::getMemoryOpCost(Opcode,
 666                                                            VTy->getScalarType(),
 667                                                            Alignment,
 668                                                            AddressSpace);
 669       unsigned SplitCost = getScalarizationOverhead(Src,
 670                                                     Opcode == Instruction::Load,
 671                                                     Opcode==Instruction::Store);
 672       return NumElem * Cost + SplitCost;
 673     }
 674   }
 675
 676   // Legalize the type.
 677   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(Src);
 678   assert((Opcode == Instruction::Load || Opcode == Instruction::Store) &&
 679          "Invalid Opcode");
 680
 681   // Each load/store unit costs 1.
 682   unsigned Cost = LT.first * 1;
 683
 684   // On Sandybridge 256bit load/stores are double pumped
 685   // (but not on Haswell).
 686   if (LT.second.getSizeInBits() > 128 && !ST->hasAVX2())
 687     Cost*=2;
 688
 689   return Cost;
 690 }
 691
 692 unsigned X86TTI::getAddressComputationCost(Type *Ty, bool IsComplex) const {
 693   // Address computations in vectorized code with non-consecutive addresses will
 694   // likely result in more instructions compared to scalar code where the
 695   // computation can more often be merged into the index mode. The resulting
 696   // extra micro-ops can significantly decrease throughput.
 697   unsigned NumVectorInstToHideOverhead = 10;
 698
 699   if (Ty->isVectorTy() && IsComplex)
 700     return NumVectorInstToHideOverhead;
 701
 702   return TargetTransformInfo::getAddressComputationCost(Ty, IsComplex);
 703 }
 704
 705 unsigned X86TTI::getReductionCost(unsigned Opcode, Type *ValTy,
 706                                   bool IsPairwise) const {
 707
 708   std::pair<unsigned, MVT> LT = TLI->getTypeLegalizationCost(ValTy);
 709
 710   MVT MTy = LT.second;
 711
 712   int ISD = TLI->InstructionOpcodeToISD(Opcode);
 713   assert(ISD && "Invalid opcode");
 714
 715   // We use the Intel Architecture Code Analyzer(IACA) to measure the throughput
 716   // and make it as the cost.
 717
 718   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTblPairWise[] = {
 719     { ISD::FADD,  MVT::v2f64,   2 },
 720     { ISD::FADD,  MVT::v4f32,   4 },
 721     { ISD::ADD,   MVT::v2i64,   2 },      // The data reported by the IACA tool is "1.6".
 722     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.5".
 723     { ISD::ADD,   MVT::v8i16,   5 },
 724   };
 725
 726   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTblPairWise[] = {
 727     { ISD::FADD,  MVT::v4f32,   4 },
 728     { ISD::FADD,  MVT::v4f64,   5 },
 729     { ISD::FADD,  MVT::v8f32,   7 },
 730     { ISD::ADD,   MVT::v2i64,   1 },      // The data reported by the IACA tool is "1.5".
 731     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.5".
 732     { ISD::ADD,   MVT::v4i64,   5 },      // The data reported by the IACA tool is "4.8".
 733     { ISD::ADD,   MVT::v8i16,   5 },
 734     { ISD::ADD,   MVT::v8i32,   5 },
 735   };
 736
 737   static const CostTblEntry<MVT::SimpleValueType> SSE42CostTblNoPairWise[] = {
 738     { ISD::FADD,  MVT::v2f64,   2 },
 739     { ISD::FADD,  MVT::v4f32,   4 },
 740     { ISD::ADD,   MVT::v2i64,   2 },      // The data reported by the IACA tool is "1.6".
 741     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "3.3".
 742     { ISD::ADD,   MVT::v8i16,   4 },      // The data reported by the IACA tool is "4.3".
 743   };
 744
 745   static const CostTblEntry<MVT::SimpleValueType> AVX1CostTblNoPairWise[] = {
 746     { ISD::FADD,  MVT::v4f32,   3 },
 747     { ISD::FADD,  MVT::v4f64,   3 },
 748     { ISD::FADD,  MVT::v8f32,   4 },
 749     { ISD::ADD,   MVT::v2i64,   1 },      // The data reported by the IACA tool is "1.5".
 750     { ISD::ADD,   MVT::v4i32,   3 },      // The data reported by the IACA tool is "2.8".
 751     { ISD::ADD,   MVT::v4i64,   3 },
 752     { ISD::ADD,   MVT::v8i16,   4 },
 753     { ISD::ADD,   MVT::v8i32,   5 },
 754   };
 755
 756   if (IsPairwise) {
 757     if (ST->hasAVX()) {
 758       int Idx = CostTableLookup(AVX1CostTblPairWise, ISD, MTy);
 759       if (Idx != -1)
 760         return LT.first * AVX1CostTblPairWise[Idx].Cost;
 761     }
 762
 763     if (ST->hasSSE42()) {
 764       int Idx = CostTableLookup(SSE42CostTblPairWise, ISD, MTy);
 765       if (Idx != -1)
 766         return LT.first * SSE42CostTblPairWise[Idx].Cost;
 767     }
 768   } else {
 769     if (ST->hasAVX()) {
 770       int Idx = CostTableLookup(AVX1CostTblNoPairWise, ISD, MTy);
 771       if (Idx != -1)
 772         return LT.first * AVX1CostTblNoPairWise[Idx].Cost;
 773     }
 774
 775     if (ST->hasSSE42()) {
 776       int Idx = CostTableLookup(SSE42CostTblNoPairWise, ISD, MTy);
 777       if (Idx != -1)
 778         return LT.first * SSE42CostTblNoPairWise[Idx].Cost;
 779     }
 780   }
 781
 782   return TargetTransformInfo::getReductionCost(Opcode, ValTy, IsPairwise);
 783 }
 784
 785 unsigned X86TTI::getIntImmCost(const APInt &Imm, Type *Ty) const {
 786   assert(Ty->isIntegerTy());
 787
 788   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 789   if (BitSize == 0)
 790     return ~0U;
 791
 792   if (Imm == 0)
 793     return TCC_Free;
 794
 795   if (Imm.getBitWidth() <= 64 &&
 796       (isInt<32>(Imm.getSExtValue()) || isUInt<32>(Imm.getZExtValue())))
 797     return TCC_Basic;
 798   else
 799     return 2 * TCC_Basic;
 800 }
 801
 802 unsigned X86TTI::getIntImmCost(unsigned Opcode, unsigned Idx, const APInt &Imm,
 803                                Type *Ty) const {
 804   assert(Ty->isIntegerTy());
 805
 806   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 807   if (BitSize == 0)
 808     return ~0U;
 809
 810   unsigned ImmIdx = ~0U;
 811   switch (Opcode) {
 812   default: return TCC_Free;
 813   case Instruction::GetElementPtr:
 814     if (Idx == 0)
 815       return 2 * TCC_Basic;
 816     return TCC_Free;
 817   case Instruction::Store:
 818     ImmIdx = 0;
 819     break;
 820   case Instruction::Add:
 821   case Instruction::Sub:
 822   case Instruction::Mul:
 823   case Instruction::UDiv:
 824   case Instruction::SDiv:
 825   case Instruction::URem:
 826   case Instruction::SRem:
 827   case Instruction::Shl:
 828   case Instruction::LShr:
 829   case Instruction::AShr:
 830   case Instruction::And:
 831   case Instruction::Or:
 832   case Instruction::Xor:
 833   case Instruction::ICmp:
 834     ImmIdx = 1;
 835     break;
 836   case Instruction::Trunc:
 837   case Instruction::ZExt:
 838   case Instruction::SExt:
 839   case Instruction::IntToPtr:
 840   case Instruction::PtrToInt:
 841   case Instruction::BitCast:
 842   case Instruction::PHI:
 843   case Instruction::Call:
 844   case Instruction::Select:
 845   case Instruction::Ret:
 846   case Instruction::Load:
 847     break;
 848   }
 849
 850   if ((Idx == ImmIdx) &&
 851       Imm.getBitWidth() <= 64 && isInt<32>(Imm.getSExtValue()))
 852     return TCC_Free;
 853
 854   return X86TTI::getIntImmCost(Imm, Ty);
 855 }
 856
 857 unsigned X86TTI::getIntImmCost(Intrinsic::ID IID, unsigned Idx,
 858                                const APInt &Imm, Type *Ty) const {
 859   assert(Ty->isIntegerTy());
 860
 861   unsigned BitSize = Ty->getPrimitiveSizeInBits();
 862   if (BitSize == 0)
 863     return ~0U;
 864
 865   switch (IID) {
 866   default: return TCC_Free;
 867   case Intrinsic::sadd_with_overflow:
 868   case Intrinsic::uadd_with_overflow:
 869   case Intrinsic::ssub_with_overflow:
 870   case Intrinsic::usub_with_overflow:
 871   case Intrinsic::smul_with_overflow:
 872   case Intrinsic::umul_with_overflow:
 873     if ((Idx == 1) && Imm.getBitWidth() <= 64 && isInt<32>(Imm.getSExtValue()))
 874       return TCC_Free;
 875     break;
 876   case Intrinsic::experimental_stackmap:
 877     if ((Idx < 2) || (Imm.getBitWidth() <= 64 && isInt<64>(Imm.getSExtValue())))
 878       return TCC_Free;
 879     break;
 880   case Intrinsic::experimental_patchpoint_void:
 881   case Intrinsic::experimental_patchpoint_i64:
 882     if ((Idx < 4) || (Imm.getBitWidth() <= 64 && isInt<64>(Imm.getSExtValue())))
 883       return TCC_Free;
 884     break;
 885   }
 886   return X86TTI::getIntImmCost(Imm, Ty);
 887 }