lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/MachineValueType.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Target/TargetFrameLowering.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/Target/TargetMachine.h"
  39 #include "llvm/Target/TargetOptions.h"
  40
  41 using namespace llvm;
  42
  43 #define GET_REGINFO_TARGET_DESC
  44 #include "X86GenRegisterInfo.inc"
  45
  46 cl::opt<bool>
  47 ForceStackAlign("force-align-stack",
  48                  cl::desc("Force align the stack to the minimum alignment"
  49                            " needed for the function."),
  50                  cl::init(false), cl::Hidden);
  51
  52 static cl::opt<bool>
  53 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  54           cl::desc("Enable use of a base pointer for complex stack frames"));
  55
  56 X86RegisterInfo::X86RegisterInfo(const Triple &TT)
  57     : X86GenRegisterInfo((TT.isArch64Bit() ? X86::RIP : X86::EIP),
  58                          X86_MC::getDwarfRegFlavour(TT, false),
  59                          X86_MC::getDwarfRegFlavour(TT, true),
  60                          (TT.isArch64Bit() ? X86::RIP : X86::EIP)) {
  61   X86_MC::InitLLVM2SEHRegisterMapping(this);
  62
  63   // Cache some information.
  64   Is64Bit = TT.isArch64Bit();
  65   IsWin64 = Is64Bit && TT.isOSWindows();
  66
  67   // Use a callee-saved register as the base pointer.  These registers must
  68   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  69   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  70   if (Is64Bit) {
  71     SlotSize = 8;
  72     // This matches the simplified 32-bit pointer code in the data layout
  73     // computation.
  74     // FIXME: Should use the data layout?
  75     bool Use64BitReg = TT.getEnvironment() != Triple::GNUX32;
  76     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  77     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  78     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  79   } else {
  80     SlotSize = 4;
  81     StackPtr = X86::ESP;
  82     FramePtr = X86::EBP;
  83     BasePtr = X86::ESI;
  84   }
  85 }
  86
  87 bool
  88 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  89   // ExeDepsFixer and PostRAScheduler require liveness.
  90   return true;
  91 }
  92
  93 int
  94 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  95   return getEncodingValue(i);
  96 }
  97
  98 const TargetRegisterClass *
  99 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 100                                        unsigned Idx) const {
 101   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 102   // It behaves just like the sub_8bit_hi index.
 103   if (!Is64Bit && Idx == X86::sub_8bit)
 104     Idx = X86::sub_8bit_hi;
 105
 106   // Forward to TableGen's default version.
 107   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 108 }
 109
 110 const TargetRegisterClass *
 111 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 112                                           const TargetRegisterClass *B,
 113                                           unsigned SubIdx) const {
 114   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 115   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 116     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 117     if (!A)
 118       return nullptr;
 119   }
 120   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 121 }
 122
 123 const TargetRegisterClass *
 124 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 125                                            const MachineFunction &MF) const {
 126   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 127   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 128   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 129   // reigster class inflation.
 130   //
 131   // The GR8_NOREX class is always used in a way that won't be constrained to a
 132   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 133   // full GR8 class.
 134   if (RC == &X86::GR8_NOREXRegClass)
 135     return RC;
 136
 137   const TargetRegisterClass *Super = RC;
 138   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 139   do {
 140     switch (Super->getID()) {
 141     case X86::GR8RegClassID:
 142     case X86::GR16RegClassID:
 143     case X86::GR32RegClassID:
 144     case X86::GR64RegClassID:
 145     case X86::FR32RegClassID:
 146     case X86::FR64RegClassID:
 147     case X86::RFP32RegClassID:
 148     case X86::RFP64RegClassID:
 149     case X86::RFP80RegClassID:
 150     case X86::VR128RegClassID:
 151     case X86::VR256RegClassID:
 152       // Don't return a super-class that would shrink the spill size.
 153       // That can happen with the vector and float classes.
 154       if (Super->getSize() == RC->getSize())
 155         return Super;
 156     }
 157     Super = *I++;
 158   } while (Super);
 159   return RC;
 160 }
 161
 162 const TargetRegisterClass *
 163 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 164                                     unsigned Kind) const {
 165   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 166   switch (Kind) {
 167   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 168   case 0: // Normal GPRs.
 169     if (Subtarget.isTarget64BitLP64())
 170       return &X86::GR64RegClass;
 171     return &X86::GR32RegClass;
 172   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 173     if (Subtarget.isTarget64BitLP64())
 174       return &X86::GR64_NOSPRegClass;
 175     return &X86::GR32_NOSPRegClass;
 176   case 2: // Available for tailcall (not callee-saved GPRs).
 177     if (IsWin64)
 178       return &X86::GR64_TCW64RegClass;
 179     else if (Is64Bit)
 180       return &X86::GR64_TCRegClass;
 181
 182     const Function *F = MF.getFunction();
 183     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 184     if (hasHipeCC)
 185       return &X86::GR32RegClass;
 186     return &X86::GR32_TCRegClass;
 187   }
 188 }
 189
 190 const TargetRegisterClass *
 191 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 192   if (RC == &X86::CCRRegClass) {
 193     if (Is64Bit)
 194       return &X86::GR64RegClass;
 195     else
 196       return &X86::GR32RegClass;
 197   }
 198   return RC;
 199 }
 200
 201 unsigned
 202 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 203                                      MachineFunction &MF) const {
 204   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 205
 206   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 207   switch (RC->getID()) {
 208   default:
 209     return 0;
 210   case X86::GR32RegClassID:
 211     return 4 - FPDiff;
 212   case X86::GR64RegClassID:
 213     return 12 - FPDiff;
 214   case X86::VR128RegClassID:
 215     return Is64Bit ? 10 : 4;
 216   case X86::VR64RegClassID:
 217     return 4;
 218   }
 219 }
 220
 221 const MCPhysReg *
 222 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 223   const X86Subtarget &Subtarget = MF->getSubtarget<X86Subtarget>();
 224   bool HasAVX = Subtarget.hasAVX();
 225   bool HasAVX512 = Subtarget.hasAVX512();
 226   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 227
 228   assert(MF && "MachineFunction required");
 229   switch (MF->getFunction()->getCallingConv()) {
 230   case CallingConv::GHC:
 231   case CallingConv::HiPE:
 232     return CSR_NoRegs_SaveList;
 233   case CallingConv::AnyReg:
 234     if (HasAVX)
 235       return CSR_64_AllRegs_AVX_SaveList;
 236     return CSR_64_AllRegs_SaveList;
 237   case CallingConv::PreserveMost:
 238     return CSR_64_RT_MostRegs_SaveList;
 239   case CallingConv::PreserveAll:
 240     if (HasAVX)
 241       return CSR_64_RT_AllRegs_AVX_SaveList;
 242     return CSR_64_RT_AllRegs_SaveList;
 243   case CallingConv::Intel_OCL_BI: {
 244     if (HasAVX512 && IsWin64)
 245       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 246     if (HasAVX512 && Is64Bit)
 247       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 248     if (HasAVX && IsWin64)
 249       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 250     if (HasAVX && Is64Bit)
 251       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 252     if (!HasAVX && !IsWin64 && Is64Bit)
 253       return CSR_64_Intel_OCL_BI_SaveList;
 254     break;
 255   }
 256   case CallingConv::Cold:
 257     if (Is64Bit)
 258       return CSR_64_MostRegs_SaveList;
 259     break;
 260   case CallingConv::X86_64_Win64:
 261     return CSR_Win64_SaveList;
 262   case CallingConv::X86_64_SysV:
 263     if (CallsEHReturn)
 264       return CSR_64EHRet_SaveList;
 265     return CSR_64_SaveList;
 266   default:
 267     break;
 268   }
 269
 270   if (Is64Bit) {
 271     if (IsWin64)
 272       return CSR_Win64_SaveList;
 273     if (CallsEHReturn)
 274       return CSR_64EHRet_SaveList;
 275     return CSR_64_SaveList;
 276   }
 277   if (CallsEHReturn)
 278     return CSR_32EHRet_SaveList;
 279   return CSR_32_SaveList;
 280 }
 281
 282 const uint32_t *
 283 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 284                                       CallingConv::ID CC) const {
 285   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 286   bool HasAVX = Subtarget.hasAVX();
 287   bool HasAVX512 = Subtarget.hasAVX512();
 288
 289   switch (CC) {
 290   case CallingConv::GHC:
 291   case CallingConv::HiPE:
 292     return CSR_NoRegs_RegMask;
 293   case CallingConv::AnyReg:
 294     if (HasAVX)
 295       return CSR_64_AllRegs_AVX_RegMask;
 296     return CSR_64_AllRegs_RegMask;
 297   case CallingConv::PreserveMost:
 298     return CSR_64_RT_MostRegs_RegMask;
 299   case CallingConv::PreserveAll:
 300     if (HasAVX)
 301       return CSR_64_RT_AllRegs_AVX_RegMask;
 302     return CSR_64_RT_AllRegs_RegMask;
 303   case CallingConv::Intel_OCL_BI: {
 304     if (HasAVX512 && IsWin64)
 305       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 306     if (HasAVX512 && Is64Bit)
 307       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 308     if (HasAVX && IsWin64)
 309       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 310     if (HasAVX && Is64Bit)
 311       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 312     if (!HasAVX && !IsWin64 && Is64Bit)
 313       return CSR_64_Intel_OCL_BI_RegMask;
 314     break;
 315   }
 316   case CallingConv::Cold:
 317     if (Is64Bit)
 318       return CSR_64_MostRegs_RegMask;
 319     break;
 320   default:
 321     break;
 322   case CallingConv::X86_64_Win64:
 323     return CSR_Win64_RegMask;
 324   case CallingConv::X86_64_SysV:
 325     return CSR_64_RegMask;
 326   }
 327
 328   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 329   // callsEHReturn().
 330   if (Is64Bit) {
 331     if (IsWin64)
 332       return CSR_Win64_RegMask;
 333     return CSR_64_RegMask;
 334   }
 335   return CSR_32_RegMask;
 336 }
 337
 338 const uint32_t*
 339 X86RegisterInfo::getNoPreservedMask() const {
 340   return CSR_NoRegs_RegMask;
 341 }
 342
 343 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 344   BitVector Reserved(getNumRegs());
 345   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 346
 347   // Set the stack-pointer register and its aliases as reserved.
 348   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 349        ++I)
 350     Reserved.set(*I);
 351
 352   // Set the instruction pointer register and its aliases as reserved.
 353   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 354        ++I)
 355     Reserved.set(*I);
 356
 357   // Set the frame-pointer register and its aliases as reserved if needed.
 358   if (TFI->hasFP(MF)) {
 359     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 360          ++I)
 361       Reserved.set(*I);
 362   }
 363
 364   // Set the base-pointer register and its aliases as reserved if needed.
 365   if (hasBasePointer(MF)) {
 366     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 367     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 368     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 369       report_fatal_error(
 370         "Stack realignment in presence of dynamic allocas is not supported with"
 371         "this calling convention.");
 372
 373     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 374                                               false);
 375     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 376          I.isValid(); ++I)
 377       Reserved.set(*I);
 378   }
 379
 380   // Mark the segment registers as reserved.
 381   Reserved.set(X86::CS);
 382   Reserved.set(X86::SS);
 383   Reserved.set(X86::DS);
 384   Reserved.set(X86::ES);
 385   Reserved.set(X86::FS);
 386   Reserved.set(X86::GS);
 387
 388   // Mark the floating point stack registers as reserved.
 389   for (unsigned n = 0; n != 8; ++n)
 390     Reserved.set(X86::ST0 + n);
 391
 392   // Reserve the registers that only exist in 64-bit mode.
 393   if (!Is64Bit) {
 394     // These 8-bit registers are part of the x86-64 extension even though their
 395     // super-registers are old 32-bits.
 396     Reserved.set(X86::SIL);
 397     Reserved.set(X86::DIL);
 398     Reserved.set(X86::BPL);
 399     Reserved.set(X86::SPL);
 400
 401     for (unsigned n = 0; n != 8; ++n) {
 402       // R8, R9, ...
 403       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 404         Reserved.set(*AI);
 405
 406       // XMM8, XMM9, ...
 407       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 408         Reserved.set(*AI);
 409     }
 410   }
 411   if (!Is64Bit || !MF.getSubtarget<X86Subtarget>().hasAVX512()) {
 412     for (unsigned n = 16; n != 32; ++n) {
 413       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 414         Reserved.set(*AI);
 415     }
 416   }
 417
 418   return Reserved;
 419 }
 420
 421 //===----------------------------------------------------------------------===//
 422 // Stack Frame Processing methods
 423 //===----------------------------------------------------------------------===//
 424
 425 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 426    const MachineFrameInfo *MFI = MF.getFrameInfo();
 427
 428    if (!EnableBasePointer)
 429      return false;
 430
 431    // When we need stack realignment, we can't address the stack from the frame
 432    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 433    // can't address variables from the stack pointer.  MS inline asm can
 434    // reference locals while also adjusting the stack pointer.  When we can't
 435    // use both the SP and the FP, we need a separate base pointer register.
 436    bool CantUseFP = needsStackRealignment(MF);
 437    bool CantUseSP =
 438        MFI->hasVarSizedObjects() || MFI->hasInlineAsmWithSPAdjust();
 439    return CantUseFP && CantUseSP;
 440 }
 441
 442 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 443   if (MF.getFunction()->hasFnAttribute("no-realign-stack"))
 444     return false;
 445
 446   const MachineFrameInfo *MFI = MF.getFrameInfo();
 447   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 448
 449   // Stack realignment requires a frame pointer.  If we already started
 450   // register allocation with frame pointer elimination, it is too late now.
 451   if (!MRI->canReserveReg(FramePtr))
 452     return false;
 453
 454   // If a base pointer is necessary.  Check that it isn't too late to reserve
 455   // it.
 456   if (MFI->hasVarSizedObjects())
 457     return MRI->canReserveReg(BasePtr);
 458   return true;
 459 }
 460
 461 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 462   const MachineFrameInfo *MFI = MF.getFrameInfo();
 463   const Function *F = MF.getFunction();
 464   unsigned StackAlign =
 465     MF.getSubtarget().getFrameLowering()->getStackAlignment();
 466   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 467                               F->hasFnAttribute(Attribute::StackAlignment));
 468
 469   // If we've requested that we force align the stack do so now.
 470   if (ForceStackAlign)
 471     return canRealignStack(MF);
 472
 473   return requiresRealignment && canRealignStack(MF);
 474 }
 475
 476 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 477                                            unsigned Reg, int &FrameIdx) const {
 478   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 479   // this function neither used nor tested.
 480   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 481 }
 482
 483 void
 484 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 485                                      int SPAdj, unsigned FIOperandNum,
 486                                      RegScavenger *RS) const {
 487   MachineInstr &MI = *II;
 488   MachineFunction &MF = *MI.getParent()->getParent();
 489   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 490   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 491   unsigned BasePtr;
 492
 493   unsigned Opc = MI.getOpcode();
 494   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 495   if (hasBasePointer(MF))
 496     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 497   else if (needsStackRealignment(MF))
 498     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 499   else if (AfterFPPop)
 500     BasePtr = StackPtr;
 501   else
 502     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 503
 504   // FRAME_ALLOC uses a single offset, with no register. It only works in the
 505   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 506   // offset is from the traditional base pointer location.  On 64-bit, the
 507   // offset is from the SP at the end of the prologue, not the FP location. This
 508   // matches the behavior of llvm.frameaddress.
 509   if (Opc == TargetOpcode::FRAME_ALLOC) {
 510     assert(TFI->hasFP(MF) && "frame alloc requires FP");
 511     MachineOperand &FI = MI.getOperand(FIOperandNum);
 512     const MachineFrameInfo *MFI = MF.getFrameInfo();
 513     int Offset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 514     bool IsWinEH = MF.getTarget().getMCAsmInfo()->usesWindowsCFI();
 515     if (IsWinEH)
 516       Offset += MFI->getStackSize();
 517     else
 518       Offset += SlotSize;
 519     FI.ChangeToImmediate(Offset);
 520     return;
 521   }
 522
 523   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 524   // register as source operand, semantic is the same and destination is
 525   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 526   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 527     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 528
 529   // This must be part of a four operand memory reference.  Replace the
 530   // FrameIndex with base register with EBP.  Add an offset to the offset.
 531   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 532
 533   // Now add the frame object offset to the offset from EBP.
 534   int FIOffset;
 535   if (AfterFPPop) {
 536     // Tail call jmp happens after FP is popped.
 537     const MachineFrameInfo *MFI = MF.getFrameInfo();
 538     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 539   } else
 540     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 541
 542   if (BasePtr == StackPtr)
 543     FIOffset += SPAdj;
 544
 545   // The frame index format for stackmaps and patchpoints is different from the
 546   // X86 format. It only has a FI and an offset.
 547   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 548     assert(BasePtr == FramePtr && "Expected the FP as base register");
 549     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 550     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 551     return;
 552   }
 553
 554   if (MI.getOperand(FIOperandNum+3).isImm()) {
 555     // Offset is a 32-bit integer.
 556     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 557     int Offset = FIOffset + Imm;
 558     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 559            "Requesting 64-bit offset in 32-bit immediate!");
 560     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 561   } else {
 562     // Offset is symbolic. This is extremely rare.
 563     uint64_t Offset = FIOffset +
 564       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 565     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 566   }
 567 }
 568
 569 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 570   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 571   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 572 }
 573
 574 unsigned
 575 X86RegisterInfo::getPtrSizedFrameRegister(const MachineFunction &MF) const {
 576   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 577   unsigned FrameReg = getFrameRegister(MF);
 578   if (Subtarget.isTarget64BitILP32())
 579     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 580   return FrameReg;
 581 }
 582
 583 namespace llvm {
 584 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 585                                 bool High) {
 586   switch (VT) {
 587   default: llvm_unreachable("Unexpected VT");
 588   case MVT::i8:
 589     if (High) {
 590       switch (Reg) {
 591       default: return getX86SubSuperRegister(Reg, MVT::i64);
 592       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 593         return X86::SI;
 594       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 595         return X86::DI;
 596       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 597         return X86::BP;
 598       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 599         return X86::SP;
 600       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 601         return X86::AH;
 602       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 603         return X86::DH;
 604       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 605         return X86::CH;
 606       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 607         return X86::BH;
 608       }
 609     } else {
 610       switch (Reg) {
 611       default: llvm_unreachable("Unexpected register");
 612       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 613         return X86::AL;
 614       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 615         return X86::DL;
 616       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 617         return X86::CL;
 618       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 619         return X86::BL;
 620       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 621         return X86::SIL;
 622       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 623         return X86::DIL;
 624       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 625         return X86::BPL;
 626       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 627         return X86::SPL;
 628       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 629         return X86::R8B;
 630       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 631         return X86::R9B;
 632       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 633         return X86::R10B;
 634       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 635         return X86::R11B;
 636       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 637         return X86::R12B;
 638       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 639         return X86::R13B;
 640       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 641         return X86::R14B;
 642       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 643         return X86::R15B;
 644       }
 645     }
 646   case MVT::i16:
 647     switch (Reg) {
 648     default: llvm_unreachable("Unexpected register");
 649     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 650       return X86::AX;
 651     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 652       return X86::DX;
 653     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 654       return X86::CX;
 655     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 656       return X86::BX;
 657     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 658       return X86::SI;
 659     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 660       return X86::DI;
 661     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 662       return X86::BP;
 663     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 664       return X86::SP;
 665     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 666       return X86::R8W;
 667     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 668       return X86::R9W;
 669     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 670       return X86::R10W;
 671     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 672       return X86::R11W;
 673     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 674       return X86::R12W;
 675     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 676       return X86::R13W;
 677     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 678       return X86::R14W;
 679     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 680       return X86::R15W;
 681     }
 682   case MVT::i32:
 683     switch (Reg) {
 684     default: llvm_unreachable("Unexpected register");
 685     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 686       return X86::EAX;
 687     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 688       return X86::EDX;
 689     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 690       return X86::ECX;
 691     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 692       return X86::EBX;
 693     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 694       return X86::ESI;
 695     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 696       return X86::EDI;
 697     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 698       return X86::EBP;
 699     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 700       return X86::ESP;
 701     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 702       return X86::R8D;
 703     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 704       return X86::R9D;
 705     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 706       return X86::R10D;
 707     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 708       return X86::R11D;
 709     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 710       return X86::R12D;
 711     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 712       return X86::R13D;
 713     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 714       return X86::R14D;
 715     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 716       return X86::R15D;
 717     }
 718   case MVT::i64:
 719     switch (Reg) {
 720     default: llvm_unreachable("Unexpected register");
 721     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 722       return X86::RAX;
 723     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 724       return X86::RDX;
 725     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 726       return X86::RCX;
 727     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 728       return X86::RBX;
 729     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 730       return X86::RSI;
 731     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 732       return X86::RDI;
 733     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 734       return X86::RBP;
 735     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 736       return X86::RSP;
 737     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 738       return X86::R8;
 739     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 740       return X86::R9;
 741     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 742       return X86::R10;
 743     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 744       return X86::R11;
 745     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 746       return X86::R12;
 747     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 748       return X86::R13;
 749     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 750       return X86::R14;
 751     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 752       return X86::R15;
 753     }
 754   }
 755 }
 756
 757 unsigned get512BitSuperRegister(unsigned Reg) {
 758   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 759     return X86::ZMM0 + (Reg - X86::XMM0);
 760   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 761     return X86::ZMM0 + (Reg - X86::YMM0);
 762   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 763     return Reg;
 764   llvm_unreachable("Unexpected SIMD register");
 765 }
 766
 767 }