lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/MachineValueType.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Target/TargetFrameLowering.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/Target/TargetMachine.h"
  39 #include "llvm/Target/TargetOptions.h"
  40
  41 using namespace llvm;
  42
  43 #define GET_REGINFO_TARGET_DESC
  44 #include "X86GenRegisterInfo.inc"
  45
  46 cl::opt<bool>
  47 ForceStackAlign("force-align-stack",
  48                  cl::desc("Force align the stack to the minimum alignment"
  49                            " needed for the function."),
  50                  cl::init(false), cl::Hidden);
  51
  52 static cl::opt<bool>
  53 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  54           cl::desc("Enable use of a base pointer for complex stack frames"));
  55
  56 X86RegisterInfo::X86RegisterInfo(const X86Subtarget &STI)
  57     : X86GenRegisterInfo(
  58           (STI.is64Bit() ? X86::RIP : X86::EIP),
  59           X86_MC::getDwarfRegFlavour(STI.getTargetTriple(), false),
  60           X86_MC::getDwarfRegFlavour(STI.getTargetTriple(), true),
  61           (STI.is64Bit() ? X86::RIP : X86::EIP)),
  62       Subtarget(STI) {
  63   X86_MC::InitLLVM2SEHRegisterMapping(this);
  64
  65   // Cache some information.
  66   Is64Bit = Subtarget.is64Bit();
  67   IsWin64 = Subtarget.isTargetWin64();
  68
  69   if (Is64Bit) {
  70     SlotSize = 8;
  71     StackPtr = X86::RSP;
  72     FramePtr = X86::RBP;
  73   } else {
  74     SlotSize = 4;
  75     StackPtr = X86::ESP;
  76     FramePtr = X86::EBP;
  77   }
  78   // Use a callee-saved register as the base pointer.  These registers must
  79   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  80   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  81   BasePtr = Is64Bit ? X86::RBX : X86::ESI;
  82 }
  83
  84 bool
  85 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  86   // ExeDepsFixer and PostRAScheduler require liveness.
  87   return true;
  88 }
  89
  90 int
  91 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  92   return getEncodingValue(i);
  93 }
  94
  95 const TargetRegisterClass *
  96 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
  97                                        unsigned Idx) const {
  98   // The sub_8bit sub-register index is more constrained in 32-bit mode.
  99   // It behaves just like the sub_8bit_hi index.
 100   if (!Is64Bit && Idx == X86::sub_8bit)
 101     Idx = X86::sub_8bit_hi;
 102
 103   // Forward to TableGen's default version.
 104   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 105 }
 106
 107 const TargetRegisterClass *
 108 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 109                                           const TargetRegisterClass *B,
 110                                           unsigned SubIdx) const {
 111   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 112   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 113     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 114     if (!A)
 115       return nullptr;
 116   }
 117   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 118 }
 119
 120 const TargetRegisterClass*
 121 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 122   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 123   // extrating sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 124   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 125   // reigster class inflation.
 126   //
 127   // The GR8_NOREX class is always used in a way that won't be constrained to a
 128   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 129   // full GR8 class.
 130   if (RC == &X86::GR8_NOREXRegClass)
 131     return RC;
 132
 133   const TargetRegisterClass *Super = RC;
 134   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 135   do {
 136     switch (Super->getID()) {
 137     case X86::GR8RegClassID:
 138     case X86::GR16RegClassID:
 139     case X86::GR32RegClassID:
 140     case X86::GR64RegClassID:
 141     case X86::FR32RegClassID:
 142     case X86::FR64RegClassID:
 143     case X86::RFP32RegClassID:
 144     case X86::RFP64RegClassID:
 145     case X86::RFP80RegClassID:
 146     case X86::VR128RegClassID:
 147     case X86::VR256RegClassID:
 148       // Don't return a super-class that would shrink the spill size.
 149       // That can happen with the vector and float classes.
 150       if (Super->getSize() == RC->getSize())
 151         return Super;
 152     }
 153     Super = *I++;
 154   } while (Super);
 155   return RC;
 156 }
 157
 158 const TargetRegisterClass *
 159 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 160                                     unsigned Kind) const {
 161   switch (Kind) {
 162   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 163   case 0: // Normal GPRs.
 164     if (Subtarget.isTarget64BitLP64())
 165       return &X86::GR64RegClass;
 166     return &X86::GR32RegClass;
 167   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 168     if (Subtarget.isTarget64BitLP64())
 169       return &X86::GR64_NOSPRegClass;
 170     return &X86::GR32_NOSPRegClass;
 171   case 2: // Available for tailcall (not callee-saved GPRs).
 172     if (Subtarget.isTargetWin64())
 173       return &X86::GR64_TCW64RegClass;
 174     else if (Subtarget.is64Bit())
 175       return &X86::GR64_TCRegClass;
 176
 177     const Function *F = MF.getFunction();
 178     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 179     if (hasHipeCC)
 180       return &X86::GR32RegClass;
 181     return &X86::GR32_TCRegClass;
 182   }
 183 }
 184
 185 const TargetRegisterClass *
 186 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 187   if (RC == &X86::CCRRegClass) {
 188     if (Is64Bit)
 189       return &X86::GR64RegClass;
 190     else
 191       return &X86::GR32RegClass;
 192   }
 193   return RC;
 194 }
 195
 196 unsigned
 197 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 198                                      MachineFunction &MF) const {
 199   const TargetFrameLowering *TFI =
 200       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 201
 202   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 203   switch (RC->getID()) {
 204   default:
 205     return 0;
 206   case X86::GR32RegClassID:
 207     return 4 - FPDiff;
 208   case X86::GR64RegClassID:
 209     return 12 - FPDiff;
 210   case X86::VR128RegClassID:
 211     return Subtarget.is64Bit() ? 10 : 4;
 212   case X86::VR64RegClassID:
 213     return 4;
 214   }
 215 }
 216
 217 const MCPhysReg *
 218 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 219   bool HasAVX = Subtarget.hasAVX();
 220   bool HasAVX512 = Subtarget.hasAVX512();
 221
 222   assert(MF && "MachineFunction required");
 223   switch (MF->getFunction()->getCallingConv()) {
 224   case CallingConv::GHC:
 225   case CallingConv::HiPE:
 226     return CSR_NoRegs_SaveList;
 227   case CallingConv::AnyReg:
 228     if (HasAVX)
 229       return CSR_64_AllRegs_AVX_SaveList;
 230     return CSR_64_AllRegs_SaveList;
 231   case CallingConv::PreserveMost:
 232     return CSR_64_RT_MostRegs_SaveList;
 233   case CallingConv::PreserveAll:
 234     if (HasAVX)
 235       return CSR_64_RT_AllRegs_AVX_SaveList;
 236     return CSR_64_RT_AllRegs_SaveList;
 237   case CallingConv::Intel_OCL_BI: {
 238     if (HasAVX512 && IsWin64)
 239       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 240     if (HasAVX512 && Is64Bit)
 241       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 242     if (HasAVX && IsWin64)
 243       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 244     if (HasAVX && Is64Bit)
 245       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 246     if (!HasAVX && !IsWin64 && Is64Bit)
 247       return CSR_64_Intel_OCL_BI_SaveList;
 248     break;
 249   }
 250   case CallingConv::Cold:
 251     if (Is64Bit)
 252       return CSR_64_MostRegs_SaveList;
 253     break;
 254   default:
 255     break;
 256   }
 257
 258   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 259   if (Is64Bit) {
 260     if (IsWin64)
 261       return CSR_Win64_SaveList;
 262     if (CallsEHReturn)
 263       return CSR_64EHRet_SaveList;
 264     return CSR_64_SaveList;
 265   }
 266   if (CallsEHReturn)
 267     return CSR_32EHRet_SaveList;
 268   return CSR_32_SaveList;
 269 }
 270
 271 const uint32_t*
 272 X86RegisterInfo::getCallPreservedMask(CallingConv::ID CC) const {
 273   bool HasAVX = Subtarget.hasAVX();
 274   bool HasAVX512 = Subtarget.hasAVX512();
 275
 276   switch (CC) {
 277   case CallingConv::GHC:
 278   case CallingConv::HiPE:
 279     return CSR_NoRegs_RegMask;
 280   case CallingConv::AnyReg:
 281     if (HasAVX)
 282       return CSR_64_AllRegs_AVX_RegMask;
 283     return CSR_64_AllRegs_RegMask;
 284   case CallingConv::PreserveMost:
 285     return CSR_64_RT_MostRegs_RegMask;
 286   case CallingConv::PreserveAll:
 287     if (HasAVX)
 288       return CSR_64_RT_AllRegs_AVX_RegMask;
 289     return CSR_64_RT_AllRegs_RegMask;
 290   case CallingConv::Intel_OCL_BI: {
 291     if (HasAVX512 && IsWin64)
 292       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 293     if (HasAVX512 && Is64Bit)
 294       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 295     if (HasAVX && IsWin64)
 296       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 297     if (HasAVX && Is64Bit)
 298       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 299     if (!HasAVX && !IsWin64 && Is64Bit)
 300       return CSR_64_Intel_OCL_BI_RegMask;
 301     break;
 302   }
 303   case CallingConv::Cold:
 304     if (Is64Bit)
 305       return CSR_64_MostRegs_RegMask;
 306     break;
 307   default:
 308     break;
 309   }
 310
 311   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 312   // callsEHReturn().
 313   if (Is64Bit) {
 314     if (IsWin64)
 315       return CSR_Win64_RegMask;
 316     return CSR_64_RegMask;
 317   }
 318   return CSR_32_RegMask;
 319 }
 320
 321 const uint32_t*
 322 X86RegisterInfo::getNoPreservedMask() const {
 323   return CSR_NoRegs_RegMask;
 324 }
 325
 326 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 327   BitVector Reserved(getNumRegs());
 328   const TargetFrameLowering *TFI =
 329       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 330
 331   // Set the stack-pointer register and its aliases as reserved.
 332   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 333        ++I)
 334     Reserved.set(*I);
 335
 336   // Set the instruction pointer register and its aliases as reserved.
 337   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 338        ++I)
 339     Reserved.set(*I);
 340
 341   // Set the frame-pointer register and its aliases as reserved if needed.
 342   if (TFI->hasFP(MF)) {
 343     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 344          ++I)
 345       Reserved.set(*I);
 346   }
 347
 348   // Set the base-pointer register and its aliases as reserved if needed.
 349   if (hasBasePointer(MF)) {
 350     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 351     const uint32_t* RegMask = getCallPreservedMask(CC);
 352     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 353       report_fatal_error(
 354         "Stack realignment in presence of dynamic allocas is not supported with"
 355         "this calling convention.");
 356
 357     for (MCSubRegIterator I(getBaseRegister(), this, /*IncludeSelf=*/true);
 358          I.isValid(); ++I)
 359       Reserved.set(*I);
 360   }
 361
 362   // Mark the segment registers as reserved.
 363   Reserved.set(X86::CS);
 364   Reserved.set(X86::SS);
 365   Reserved.set(X86::DS);
 366   Reserved.set(X86::ES);
 367   Reserved.set(X86::FS);
 368   Reserved.set(X86::GS);
 369
 370   // Mark the floating point stack registers as reserved.
 371   for (unsigned n = 0; n != 8; ++n)
 372     Reserved.set(X86::ST0 + n);
 373
 374   // Reserve the registers that only exist in 64-bit mode.
 375   if (!Is64Bit) {
 376     // These 8-bit registers are part of the x86-64 extension even though their
 377     // super-registers are old 32-bits.
 378     Reserved.set(X86::SIL);
 379     Reserved.set(X86::DIL);
 380     Reserved.set(X86::BPL);
 381     Reserved.set(X86::SPL);
 382
 383     for (unsigned n = 0; n != 8; ++n) {
 384       // R8, R9, ...
 385       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 386         Reserved.set(*AI);
 387
 388       // XMM8, XMM9, ...
 389       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 390         Reserved.set(*AI);
 391     }
 392   }
 393   if (!Is64Bit || !Subtarget.hasAVX512()) {
 394     for (unsigned n = 16; n != 32; ++n) {
 395       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 396         Reserved.set(*AI);
 397     }
 398   }
 399
 400   return Reserved;
 401 }
 402
 403 //===----------------------------------------------------------------------===//
 404 // Stack Frame Processing methods
 405 //===----------------------------------------------------------------------===//
 406
 407 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 408    const MachineFrameInfo *MFI = MF.getFrameInfo();
 409
 410    if (!EnableBasePointer)
 411      return false;
 412
 413    // When we need stack realignment, we can't address the stack from the frame
 414    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 415    // can't address variables from the stack pointer.  MS inline asm can
 416    // reference locals while also adjusting the stack pointer.  When we can't
 417    // use both the SP and the FP, we need a separate base pointer register.
 418    bool CantUseFP = needsStackRealignment(MF);
 419    bool CantUseSP =
 420        MFI->hasVarSizedObjects() || MFI->hasInlineAsmWithSPAdjust();
 421    return CantUseFP && CantUseSP;
 422 }
 423
 424 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 425   if (MF.getFunction()->hasFnAttribute("no-realign-stack"))
 426     return false;
 427
 428   const MachineFrameInfo *MFI = MF.getFrameInfo();
 429   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 430
 431   // Stack realignment requires a frame pointer.  If we already started
 432   // register allocation with frame pointer elimination, it is too late now.
 433   if (!MRI->canReserveReg(FramePtr))
 434     return false;
 435
 436   // If a base pointer is necessary.  Check that it isn't too late to reserve
 437   // it.
 438   if (MFI->hasVarSizedObjects())
 439     return MRI->canReserveReg(BasePtr);
 440   return true;
 441 }
 442
 443 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 444   const MachineFrameInfo *MFI = MF.getFrameInfo();
 445   const Function *F = MF.getFunction();
 446   unsigned StackAlign = MF.getTarget()
 447                             .getSubtargetImpl()
 448                             ->getFrameLowering()
 449                             ->getStackAlignment();
 450   bool requiresRealignment =
 451     ((MFI->getMaxAlignment() > StackAlign) ||
 452      F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
 453                                      Attribute::StackAlignment));
 454
 455   // If we've requested that we force align the stack do so now.
 456   if (ForceStackAlign)
 457     return canRealignStack(MF);
 458
 459   return requiresRealignment && canRealignStack(MF);
 460 }
 461
 462 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 463                                            unsigned Reg, int &FrameIdx) const {
 464   const TargetFrameLowering *TFI =
 465       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 466
 467   if (Reg == FramePtr && TFI->hasFP(MF)) {
 468     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 469     return true;
 470   }
 471   return false;
 472 }
 473
 474 void
 475 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 476                                      int SPAdj, unsigned FIOperandNum,
 477                                      RegScavenger *RS) const {
 478   assert(SPAdj == 0 && "Unexpected");
 479
 480   MachineInstr &MI = *II;
 481   MachineFunction &MF = *MI.getParent()->getParent();
 482   const TargetFrameLowering *TFI =
 483       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 484   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 485   unsigned BasePtr;
 486
 487   unsigned Opc = MI.getOpcode();
 488   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 489   if (hasBasePointer(MF))
 490     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 491   else if (needsStackRealignment(MF))
 492     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 493   else if (AfterFPPop)
 494     BasePtr = StackPtr;
 495   else
 496     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 497
 498   // This must be part of a four operand memory reference.  Replace the
 499   // FrameIndex with base register with EBP.  Add an offset to the offset.
 500   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 501
 502   // Now add the frame object offset to the offset from EBP.
 503   int FIOffset;
 504   if (AfterFPPop) {
 505     // Tail call jmp happens after FP is popped.
 506     const MachineFrameInfo *MFI = MF.getFrameInfo();
 507     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 508   } else
 509     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 510
 511   // The frame index format for stackmaps and patchpoints is different from the
 512   // X86 format. It only has a FI and an offset.
 513   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 514     assert(BasePtr == FramePtr && "Expected the FP as base register");
 515     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 516     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 517     return;
 518   }
 519
 520   if (MI.getOperand(FIOperandNum+3).isImm()) {
 521     // Offset is a 32-bit integer.
 522     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 523     int Offset = FIOffset + Imm;
 524     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 525            "Requesting 64-bit offset in 32-bit immediate!");
 526     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 527   } else {
 528     // Offset is symbolic. This is extremely rare.
 529     uint64_t Offset = FIOffset +
 530       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 531     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 532   }
 533 }
 534
 535 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 536   const TargetFrameLowering *TFI =
 537       MF.getTarget().getSubtargetImpl()->getFrameLowering();
 538   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 539 }
 540
 541 namespace llvm {
 542 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 543                                 bool High) {
 544   switch (VT) {
 545   default: llvm_unreachable("Unexpected VT");
 546   case MVT::i8:
 547     if (High) {
 548       switch (Reg) {
 549       default: return getX86SubSuperRegister(Reg, MVT::i64);
 550       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 551         return X86::SI;
 552       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 553         return X86::DI;
 554       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 555         return X86::BP;
 556       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 557         return X86::SP;
 558       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 559         return X86::AH;
 560       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 561         return X86::DH;
 562       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 563         return X86::CH;
 564       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 565         return X86::BH;
 566       }
 567     } else {
 568       switch (Reg) {
 569       default: llvm_unreachable("Unexpected register");
 570       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 571         return X86::AL;
 572       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 573         return X86::DL;
 574       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 575         return X86::CL;
 576       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 577         return X86::BL;
 578       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 579         return X86::SIL;
 580       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 581         return X86::DIL;
 582       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 583         return X86::BPL;
 584       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 585         return X86::SPL;
 586       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 587         return X86::R8B;
 588       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 589         return X86::R9B;
 590       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 591         return X86::R10B;
 592       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 593         return X86::R11B;
 594       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 595         return X86::R12B;
 596       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 597         return X86::R13B;
 598       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 599         return X86::R14B;
 600       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 601         return X86::R15B;
 602       }
 603     }
 604   case MVT::i16:
 605     switch (Reg) {
 606     default: llvm_unreachable("Unexpected register");
 607     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 608       return X86::AX;
 609     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 610       return X86::DX;
 611     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 612       return X86::CX;
 613     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 614       return X86::BX;
 615     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 616       return X86::SI;
 617     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 618       return X86::DI;
 619     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 620       return X86::BP;
 621     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 622       return X86::SP;
 623     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 624       return X86::R8W;
 625     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 626       return X86::R9W;
 627     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 628       return X86::R10W;
 629     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 630       return X86::R11W;
 631     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 632       return X86::R12W;
 633     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 634       return X86::R13W;
 635     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 636       return X86::R14W;
 637     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 638       return X86::R15W;
 639     }
 640   case MVT::i32:
 641     switch (Reg) {
 642     default: llvm_unreachable("Unexpected register");
 643     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 644       return X86::EAX;
 645     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 646       return X86::EDX;
 647     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 648       return X86::ECX;
 649     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 650       return X86::EBX;
 651     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 652       return X86::ESI;
 653     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 654       return X86::EDI;
 655     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 656       return X86::EBP;
 657     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 658       return X86::ESP;
 659     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 660       return X86::R8D;
 661     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 662       return X86::R9D;
 663     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 664       return X86::R10D;
 665     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 666       return X86::R11D;
 667     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 668       return X86::R12D;
 669     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 670       return X86::R13D;
 671     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 672       return X86::R14D;
 673     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 674       return X86::R15D;
 675     }
 676   case MVT::i64:
 677     switch (Reg) {
 678     default: llvm_unreachable("Unexpected register");
 679     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 680       return X86::RAX;
 681     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 682       return X86::RDX;
 683     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 684       return X86::RCX;
 685     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 686       return X86::RBX;
 687     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 688       return X86::RSI;
 689     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 690       return X86::RDI;
 691     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 692       return X86::RBP;
 693     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 694       return X86::RSP;
 695     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 696       return X86::R8;
 697     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 698       return X86::R9;
 699     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 700       return X86::R10;
 701     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 702       return X86::R11;
 703     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 704       return X86::R12;
 705     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 706       return X86::R13;
 707     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 708       return X86::R14;
 709     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 710       return X86::R15;
 711     }
 712   }
 713 }
 714
 715 unsigned get512BitSuperRegister(unsigned Reg) {
 716   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 717     return X86::ZMM0 + (Reg - X86::XMM0);
 718   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 719     return X86::ZMM0 + (Reg - X86::YMM0);
 720   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 721     return Reg;
 722   llvm_unreachable("Unexpected SIMD register");
 723 }
 724
 725 }