lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86FrameLowering.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/MachineValueType.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 using namespace llvm;
  43
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 static cl::opt<bool>
  54 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  55           cl::desc("Enable use of a base pointer for complex stack frames"));
  56
  57 X86RegisterInfo::X86RegisterInfo(const Triple &TT)
  58     : X86GenRegisterInfo((TT.isArch64Bit() ? X86::RIP : X86::EIP),
  59                          X86_MC::getDwarfRegFlavour(TT, false),
  60                          X86_MC::getDwarfRegFlavour(TT, true),
  61                          (TT.isArch64Bit() ? X86::RIP : X86::EIP)) {
  62   X86_MC::InitLLVM2SEHRegisterMapping(this);
  63
  64   // Cache some information.
  65   Is64Bit = TT.isArch64Bit();
  66   IsWin64 = Is64Bit && TT.isOSWindows();
  67
  68   // Use a callee-saved register as the base pointer.  These registers must
  69   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  70   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  71   if (Is64Bit) {
  72     SlotSize = 8;
  73     // This matches the simplified 32-bit pointer code in the data layout
  74     // computation.
  75     // FIXME: Should use the data layout?
  76     bool Use64BitReg = TT.getEnvironment() != Triple::GNUX32;
  77     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  78     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  79     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  80   } else {
  81     SlotSize = 4;
  82     StackPtr = X86::ESP;
  83     FramePtr = X86::EBP;
  84     BasePtr = X86::ESI;
  85   }
  86 }
  87
  88 bool
  89 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  90   // ExeDepsFixer and PostRAScheduler require liveness.
  91   return true;
  92 }
  93
  94 int
  95 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  96   return getEncodingValue(i);
  97 }
  98
  99 const TargetRegisterClass *
 100 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 101                                        unsigned Idx) const {
 102   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 103   // It behaves just like the sub_8bit_hi index.
 104   if (!Is64Bit && Idx == X86::sub_8bit)
 105     Idx = X86::sub_8bit_hi;
 106
 107   // Forward to TableGen's default version.
 108   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 109 }
 110
 111 const TargetRegisterClass *
 112 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 113                                           const TargetRegisterClass *B,
 114                                           unsigned SubIdx) const {
 115   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 116   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 117     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 118     if (!A)
 119       return nullptr;
 120   }
 121   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 122 }
 123
 124 const TargetRegisterClass *
 125 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 126                                            const MachineFunction &MF) const {
 127   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 128   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 129   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 130   // reigster class inflation.
 131   //
 132   // The GR8_NOREX class is always used in a way that won't be constrained to a
 133   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 134   // full GR8 class.
 135   if (RC == &X86::GR8_NOREXRegClass)
 136     return RC;
 137
 138   const TargetRegisterClass *Super = RC;
 139   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 140   do {
 141     switch (Super->getID()) {
 142     case X86::GR8RegClassID:
 143     case X86::GR16RegClassID:
 144     case X86::GR32RegClassID:
 145     case X86::GR64RegClassID:
 146     case X86::FR32RegClassID:
 147     case X86::FR64RegClassID:
 148     case X86::RFP32RegClassID:
 149     case X86::RFP64RegClassID:
 150     case X86::RFP80RegClassID:
 151     case X86::VR128RegClassID:
 152     case X86::VR256RegClassID:
 153       // Don't return a super-class that would shrink the spill size.
 154       // That can happen with the vector and float classes.
 155       if (Super->getSize() == RC->getSize())
 156         return Super;
 157     }
 158     Super = *I++;
 159   } while (Super);
 160   return RC;
 161 }
 162
 163 const TargetRegisterClass *
 164 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 165                                     unsigned Kind) const {
 166   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 167   switch (Kind) {
 168   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 169   case 0: // Normal GPRs.
 170     if (Subtarget.isTarget64BitLP64())
 171       return &X86::GR64RegClass;
 172     return &X86::GR32RegClass;
 173   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 174     if (Subtarget.isTarget64BitLP64())
 175       return &X86::GR64_NOSPRegClass;
 176     return &X86::GR32_NOSPRegClass;
 177   case 2: // Available for tailcall (not callee-saved GPRs).
 178     const Function *F = MF.getFunction();
 179     if (IsWin64 || (F && F->getCallingConv() == CallingConv::X86_64_Win64))
 180       return &X86::GR64_TCW64RegClass;
 181     else if (Is64Bit)
 182       return &X86::GR64_TCRegClass;
 183
 184     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 185     if (hasHipeCC)
 186       return &X86::GR32RegClass;
 187     return &X86::GR32_TCRegClass;
 188   }
 189 }
 190
 191 const TargetRegisterClass *
 192 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 193   if (RC == &X86::CCRRegClass) {
 194     if (Is64Bit)
 195       return &X86::GR64RegClass;
 196     else
 197       return &X86::GR32RegClass;
 198   }
 199   return RC;
 200 }
 201
 202 unsigned
 203 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 204                                      MachineFunction &MF) const {
 205   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 206
 207   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 208   switch (RC->getID()) {
 209   default:
 210     return 0;
 211   case X86::GR32RegClassID:
 212     return 4 - FPDiff;
 213   case X86::GR64RegClassID:
 214     return 12 - FPDiff;
 215   case X86::VR128RegClassID:
 216     return Is64Bit ? 10 : 4;
 217   case X86::VR64RegClassID:
 218     return 4;
 219   }
 220 }
 221
 222 const MCPhysReg *
 223 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 224   const X86Subtarget &Subtarget = MF->getSubtarget<X86Subtarget>();
 225   bool HasAVX = Subtarget.hasAVX();
 226   bool HasAVX512 = Subtarget.hasAVX512();
 227   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 228
 229   assert(MF && "MachineFunction required");
 230   switch (MF->getFunction()->getCallingConv()) {
 231   case CallingConv::GHC:
 232   case CallingConv::HiPE:
 233     return CSR_NoRegs_SaveList;
 234   case CallingConv::AnyReg:
 235     if (HasAVX)
 236       return CSR_64_AllRegs_AVX_SaveList;
 237     return CSR_64_AllRegs_SaveList;
 238   case CallingConv::PreserveMost:
 239     return CSR_64_RT_MostRegs_SaveList;
 240   case CallingConv::PreserveAll:
 241     if (HasAVX)
 242       return CSR_64_RT_AllRegs_AVX_SaveList;
 243     return CSR_64_RT_AllRegs_SaveList;
 244   case CallingConv::Intel_OCL_BI: {
 245     if (HasAVX512 && IsWin64)
 246       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 247     if (HasAVX512 && Is64Bit)
 248       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 249     if (HasAVX && IsWin64)
 250       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 251     if (HasAVX && Is64Bit)
 252       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 253     if (!HasAVX && !IsWin64 && Is64Bit)
 254       return CSR_64_Intel_OCL_BI_SaveList;
 255     break;
 256   }
 257   case CallingConv::Cold:
 258     if (Is64Bit)
 259       return CSR_64_MostRegs_SaveList;
 260     break;
 261   case CallingConv::X86_64_Win64:
 262     return CSR_Win64_SaveList;
 263   case CallingConv::X86_64_SysV:
 264     if (CallsEHReturn)
 265       return CSR_64EHRet_SaveList;
 266     return CSR_64_SaveList;
 267   default:
 268     break;
 269   }
 270
 271   if (Is64Bit) {
 272     if (IsWin64)
 273       return CSR_Win64_SaveList;
 274     if (CallsEHReturn)
 275       return CSR_64EHRet_SaveList;
 276     return CSR_64_SaveList;
 277   }
 278   if (CallsEHReturn)
 279     return CSR_32EHRet_SaveList;
 280   return CSR_32_SaveList;
 281 }
 282
 283 const uint32_t *
 284 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 285                                       CallingConv::ID CC) const {
 286   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 287   bool HasAVX = Subtarget.hasAVX();
 288   bool HasAVX512 = Subtarget.hasAVX512();
 289
 290   switch (CC) {
 291   case CallingConv::GHC:
 292   case CallingConv::HiPE:
 293     return CSR_NoRegs_RegMask;
 294   case CallingConv::AnyReg:
 295     if (HasAVX)
 296       return CSR_64_AllRegs_AVX_RegMask;
 297     return CSR_64_AllRegs_RegMask;
 298   case CallingConv::PreserveMost:
 299     return CSR_64_RT_MostRegs_RegMask;
 300   case CallingConv::PreserveAll:
 301     if (HasAVX)
 302       return CSR_64_RT_AllRegs_AVX_RegMask;
 303     return CSR_64_RT_AllRegs_RegMask;
 304   case CallingConv::Intel_OCL_BI: {
 305     if (HasAVX512 && IsWin64)
 306       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 307     if (HasAVX512 && Is64Bit)
 308       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 309     if (HasAVX && IsWin64)
 310       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 311     if (HasAVX && Is64Bit)
 312       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 313     if (!HasAVX && !IsWin64 && Is64Bit)
 314       return CSR_64_Intel_OCL_BI_RegMask;
 315     break;
 316   }
 317   case CallingConv::Cold:
 318     if (Is64Bit)
 319       return CSR_64_MostRegs_RegMask;
 320     break;
 321   default:
 322     break;
 323   case CallingConv::X86_64_Win64:
 324     return CSR_Win64_RegMask;
 325   case CallingConv::X86_64_SysV:
 326     return CSR_64_RegMask;
 327   }
 328
 329   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 330   // callsEHReturn().
 331   if (Is64Bit) {
 332     if (IsWin64)
 333       return CSR_Win64_RegMask;
 334     return CSR_64_RegMask;
 335   }
 336   return CSR_32_RegMask;
 337 }
 338
 339 const uint32_t*
 340 X86RegisterInfo::getNoPreservedMask() const {
 341   return CSR_NoRegs_RegMask;
 342 }
 343
 344 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 345   BitVector Reserved(getNumRegs());
 346   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 347
 348   // Set the stack-pointer register and its aliases as reserved.
 349   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 350        ++I)
 351     Reserved.set(*I);
 352
 353   // Set the instruction pointer register and its aliases as reserved.
 354   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 355        ++I)
 356     Reserved.set(*I);
 357
 358   // Set the frame-pointer register and its aliases as reserved if needed.
 359   if (TFI->hasFP(MF)) {
 360     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 361          ++I)
 362       Reserved.set(*I);
 363   }
 364
 365   // Set the base-pointer register and its aliases as reserved if needed.
 366   if (hasBasePointer(MF)) {
 367     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 368     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 369     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 370       report_fatal_error(
 371         "Stack realignment in presence of dynamic allocas is not supported with"
 372         "this calling convention.");
 373
 374     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 375                                               false);
 376     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 377          I.isValid(); ++I)
 378       Reserved.set(*I);
 379   }
 380
 381   // Mark the segment registers as reserved.
 382   Reserved.set(X86::CS);
 383   Reserved.set(X86::SS);
 384   Reserved.set(X86::DS);
 385   Reserved.set(X86::ES);
 386   Reserved.set(X86::FS);
 387   Reserved.set(X86::GS);
 388
 389   // Mark the floating point stack registers as reserved.
 390   for (unsigned n = 0; n != 8; ++n)
 391     Reserved.set(X86::ST0 + n);
 392
 393   // Reserve the registers that only exist in 64-bit mode.
 394   if (!Is64Bit) {
 395     // These 8-bit registers are part of the x86-64 extension even though their
 396     // super-registers are old 32-bits.
 397     Reserved.set(X86::SIL);
 398     Reserved.set(X86::DIL);
 399     Reserved.set(X86::BPL);
 400     Reserved.set(X86::SPL);
 401
 402     for (unsigned n = 0; n != 8; ++n) {
 403       // R8, R9, ...
 404       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 405         Reserved.set(*AI);
 406
 407       // XMM8, XMM9, ...
 408       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 409         Reserved.set(*AI);
 410     }
 411   }
 412   if (!Is64Bit || !MF.getSubtarget<X86Subtarget>().hasAVX512()) {
 413     for (unsigned n = 16; n != 32; ++n) {
 414       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 415         Reserved.set(*AI);
 416     }
 417   }
 418
 419   return Reserved;
 420 }
 421
 422 void X86RegisterInfo::adjustStackMapLiveOutMask(uint32_t *Mask) const {
 423   // Check if the EFLAGS register is marked as live-out. This shouldn't happen,
 424   // because the calling convention defines the EFLAGS register as NOT
 425   // preserved.
 426   //
 427   // Unfortunatelly the EFLAGS show up as live-out after branch folding. Adding
 428   // an assert to track this and clear the register afterwards to avoid
 429   // unnecessary crashes during release builds.
 430   assert(!(Mask[X86::EFLAGS / 32] & (1U << (X86::EFLAGS % 32))) &&
 431          "EFLAGS are not live-out from a patchpoint.");
 432
 433   // Also clean other registers that don't need preserving (IP).
 434   for (auto Reg : {X86::EFLAGS, X86::RIP, X86::EIP, X86::IP})
 435     Mask[Reg / 32] &= ~(1U << (Reg % 32));
 436 }
 437
 438 //===----------------------------------------------------------------------===//
 439 // Stack Frame Processing methods
 440 //===----------------------------------------------------------------------===//
 441
 442 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 443    const MachineFrameInfo *MFI = MF.getFrameInfo();
 444
 445    if (!EnableBasePointer)
 446      return false;
 447
 448    // When we need stack realignment, we can't address the stack from the frame
 449    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 450    // can't address variables from the stack pointer.  MS inline asm can
 451    // reference locals while also adjusting the stack pointer.  When we can't
 452    // use both the SP and the FP, we need a separate base pointer register.
 453    bool CantUseFP = needsStackRealignment(MF);
 454    bool CantUseSP =
 455        MFI->hasVarSizedObjects() || MFI->hasInlineAsmWithSPAdjust();
 456    return CantUseFP && CantUseSP;
 457 }
 458
 459 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 460   if (MF.getFunction()->hasFnAttribute("no-realign-stack"))
 461     return false;
 462
 463   const MachineFrameInfo *MFI = MF.getFrameInfo();
 464   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 465
 466   // Stack realignment requires a frame pointer.  If we already started
 467   // register allocation with frame pointer elimination, it is too late now.
 468   if (!MRI->canReserveReg(FramePtr))
 469     return false;
 470
 471   // If a base pointer is necessary.  Check that it isn't too late to reserve
 472   // it.
 473   if (MFI->hasVarSizedObjects())
 474     return MRI->canReserveReg(BasePtr);
 475   return true;
 476 }
 477
 478 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 479   const MachineFrameInfo *MFI = MF.getFrameInfo();
 480   const Function *F = MF.getFunction();
 481   unsigned StackAlign =
 482     MF.getSubtarget().getFrameLowering()->getStackAlignment();
 483   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 484                               F->hasFnAttribute(Attribute::StackAlignment));
 485
 486   // If we've requested that we force align the stack do so now.
 487   if (ForceStackAlign)
 488     return canRealignStack(MF);
 489
 490   return requiresRealignment && canRealignStack(MF);
 491 }
 492
 493 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 494                                            unsigned Reg, int &FrameIdx) const {
 495   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 496   // this function neither used nor tested.
 497   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 498 }
 499
 500 void
 501 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 502                                      int SPAdj, unsigned FIOperandNum,
 503                                      RegScavenger *RS) const {
 504   MachineInstr &MI = *II;
 505   MachineFunction &MF = *MI.getParent()->getParent();
 506   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 507   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 508   unsigned BasePtr;
 509
 510   unsigned Opc = MI.getOpcode();
 511   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm ||
 512                     Opc == X86::TCRETURNmi || Opc == X86::TCRETURNmi64;
 513   if (hasBasePointer(MF))
 514     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 515   else if (needsStackRealignment(MF))
 516     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 517   else if (AfterFPPop)
 518     BasePtr = StackPtr;
 519   else
 520     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 521
 522   // LOCAL_ESCAPE uses a single offset, with no register. It only works in the
 523   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 524   // offset is from the traditional base pointer location.  On 64-bit, the
 525   // offset is from the SP at the end of the prologue, not the FP location. This
 526   // matches the behavior of llvm.frameaddress.
 527   if (Opc == TargetOpcode::LOCAL_ESCAPE) {
 528     MachineOperand &FI = MI.getOperand(FIOperandNum);
 529     bool IsWinEH = MF.getTarget().getMCAsmInfo()->usesWindowsCFI();
 530     int Offset;
 531     if (IsWinEH)
 532       Offset = static_cast<const X86FrameLowering *>(TFI)
 533                      ->getFrameIndexOffsetFromSP(MF, FrameIndex);
 534     else
 535       Offset = TFI->getFrameIndexOffset(MF, FrameIndex);
 536     FI.ChangeToImmediate(Offset);
 537     return;
 538   }
 539
 540   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 541   // register as source operand, semantic is the same and destination is
 542   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 543   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 544     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 545
 546   // This must be part of a four operand memory reference.  Replace the
 547   // FrameIndex with base register with EBP.  Add an offset to the offset.
 548   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 549
 550   // Now add the frame object offset to the offset from EBP.
 551   int FIOffset;
 552   if (AfterFPPop) {
 553     // Tail call jmp happens after FP is popped.
 554     const MachineFrameInfo *MFI = MF.getFrameInfo();
 555     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 556   } else
 557     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 558
 559   if (BasePtr == StackPtr)
 560     FIOffset += SPAdj;
 561
 562   // The frame index format for stackmaps and patchpoints is different from the
 563   // X86 format. It only has a FI and an offset.
 564   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 565     assert(BasePtr == FramePtr && "Expected the FP as base register");
 566     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 567     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 568     return;
 569   }
 570
 571   if (MI.getOperand(FIOperandNum+3).isImm()) {
 572     // Offset is a 32-bit integer.
 573     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 574     int Offset = FIOffset + Imm;
 575     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 576            "Requesting 64-bit offset in 32-bit immediate!");
 577     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 578   } else {
 579     // Offset is symbolic. This is extremely rare.
 580     uint64_t Offset = FIOffset +
 581       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 582     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 583   }
 584 }
 585
 586 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 587   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 588   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 589 }
 590
 591 unsigned
 592 X86RegisterInfo::getPtrSizedFrameRegister(const MachineFunction &MF) const {
 593   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 594   unsigned FrameReg = getFrameRegister(MF);
 595   if (Subtarget.isTarget64BitILP32())
 596     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 597   return FrameReg;
 598 }
 599
 600 namespace llvm {
 601 unsigned getX86SubSuperRegisterOrZero(unsigned Reg, MVT::SimpleValueType VT,
 602                                       bool High) {
 603   switch (VT) {
 604   default: return 0;
 605   case MVT::i8:
 606     if (High) {
 607       switch (Reg) {
 608       default: return getX86SubSuperRegister(Reg, MVT::i64);
 609       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 610         return X86::SI;
 611       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 612         return X86::DI;
 613       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 614         return X86::BP;
 615       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 616         return X86::SP;
 617       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 618         return X86::AH;
 619       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 620         return X86::DH;
 621       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 622         return X86::CH;
 623       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 624         return X86::BH;
 625       }
 626     } else {
 627       switch (Reg) {
 628       default: return 0;
 629       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 630         return X86::AL;
 631       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 632         return X86::DL;
 633       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 634         return X86::CL;
 635       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 636         return X86::BL;
 637       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 638         return X86::SIL;
 639       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 640         return X86::DIL;
 641       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 642         return X86::BPL;
 643       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 644         return X86::SPL;
 645       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 646         return X86::R8B;
 647       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 648         return X86::R9B;
 649       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 650         return X86::R10B;
 651       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 652         return X86::R11B;
 653       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 654         return X86::R12B;
 655       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 656         return X86::R13B;
 657       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 658         return X86::R14B;
 659       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 660         return X86::R15B;
 661       }
 662     }
 663   case MVT::i16:
 664     switch (Reg) {
 665     default: return 0;
 666     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 667       return X86::AX;
 668     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 669       return X86::DX;
 670     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 671       return X86::CX;
 672     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 673       return X86::BX;
 674     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 675       return X86::SI;
 676     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 677       return X86::DI;
 678     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 679       return X86::BP;
 680     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 681       return X86::SP;
 682     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 683       return X86::R8W;
 684     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 685       return X86::R9W;
 686     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 687       return X86::R10W;
 688     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 689       return X86::R11W;
 690     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 691       return X86::R12W;
 692     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 693       return X86::R13W;
 694     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 695       return X86::R14W;
 696     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 697       return X86::R15W;
 698     }
 699   case MVT::i32:
 700     switch (Reg) {
 701     default: return 0;
 702     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 703       return X86::EAX;
 704     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 705       return X86::EDX;
 706     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 707       return X86::ECX;
 708     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 709       return X86::EBX;
 710     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 711       return X86::ESI;
 712     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 713       return X86::EDI;
 714     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 715       return X86::EBP;
 716     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 717       return X86::ESP;
 718     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 719       return X86::R8D;
 720     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 721       return X86::R9D;
 722     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 723       return X86::R10D;
 724     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 725       return X86::R11D;
 726     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 727       return X86::R12D;
 728     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 729       return X86::R13D;
 730     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 731       return X86::R14D;
 732     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 733       return X86::R15D;
 734     }
 735   case MVT::i64:
 736     switch (Reg) {
 737     default: return 0;
 738     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 739       return X86::RAX;
 740     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 741       return X86::RDX;
 742     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 743       return X86::RCX;
 744     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 745       return X86::RBX;
 746     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 747       return X86::RSI;
 748     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 749       return X86::RDI;
 750     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 751       return X86::RBP;
 752     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 753       return X86::RSP;
 754     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 755       return X86::R8;
 756     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 757       return X86::R9;
 758     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 759       return X86::R10;
 760     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 761       return X86::R11;
 762     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 763       return X86::R12;
 764     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 765       return X86::R13;
 766     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 767       return X86::R14;
 768     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 769       return X86::R15;
 770     }
 771   }
 772 }
 773
 774 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 775                                 bool High) {
 776   unsigned Res = getX86SubSuperRegisterOrZero(Reg, VT, High);
 777   if (Res == 0)
 778     llvm_unreachable("Unexpected register or VT");
 779   return Res;
 780 }
 781
 782 unsigned get512BitSuperRegister(unsigned Reg) {
 783   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 784     return X86::ZMM0 + (Reg - X86::XMM0);
 785   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 786     return X86::ZMM0 + (Reg - X86::YMM0);
 787   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 788     return Reg;
 789   llvm_unreachable("Unexpected SIMD register");
 790 }
 791
 792 }