lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86FrameLowering.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/ADT/BitVector.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineModuleInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/MachineValueType.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/Type.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetFrameLowering.h"
  38 #include "llvm/Target/TargetInstrInfo.h"
  39 #include "llvm/Target/TargetMachine.h"
  40 #include "llvm/Target/TargetOptions.h"
  41
  42 using namespace llvm;
  43
  44 #define GET_REGINFO_TARGET_DESC
  45 #include "X86GenRegisterInfo.inc"
  46
  47 static cl::opt<bool>
  48 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  49           cl::desc("Enable use of a base pointer for complex stack frames"));
  50
  51 X86RegisterInfo::X86RegisterInfo(const Triple &TT)
  52     : X86GenRegisterInfo((TT.isArch64Bit() ? X86::RIP : X86::EIP),
  53                          X86_MC::getDwarfRegFlavour(TT, false),
  54                          X86_MC::getDwarfRegFlavour(TT, true),
  55                          (TT.isArch64Bit() ? X86::RIP : X86::EIP)) {
  56   X86_MC::InitLLVM2SEHRegisterMapping(this);
  57
  58   // Cache some information.
  59   Is64Bit = TT.isArch64Bit();
  60   IsWin64 = Is64Bit && TT.isOSWindows();
  61
  62   // Use a callee-saved register as the base pointer.  These registers must
  63   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  64   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  65   if (Is64Bit) {
  66     SlotSize = 8;
  67     // This matches the simplified 32-bit pointer code in the data layout
  68     // computation.
  69     // FIXME: Should use the data layout?
  70     bool Use64BitReg = TT.getEnvironment() != Triple::GNUX32;
  71     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  72     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  73     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  74   } else {
  75     SlotSize = 4;
  76     StackPtr = X86::ESP;
  77     FramePtr = X86::EBP;
  78     BasePtr = X86::ESI;
  79   }
  80 }
  81
  82 bool
  83 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  84   // ExeDepsFixer and PostRAScheduler require liveness.
  85   return true;
  86 }
  87
  88 int
  89 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  90   return getEncodingValue(i);
  91 }
  92
  93 const TargetRegisterClass *
  94 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
  95                                        unsigned Idx) const {
  96   // The sub_8bit sub-register index is more constrained in 32-bit mode.
  97   // It behaves just like the sub_8bit_hi index.
  98   if (!Is64Bit && Idx == X86::sub_8bit)
  99     Idx = X86::sub_8bit_hi;
 100
 101   // Forward to TableGen's default version.
 102   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 103 }
 104
 105 const TargetRegisterClass *
 106 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 107                                           const TargetRegisterClass *B,
 108                                           unsigned SubIdx) const {
 109   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 110   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 111     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 112     if (!A)
 113       return nullptr;
 114   }
 115   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 116 }
 117
 118 const TargetRegisterClass *
 119 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 120                                            const MachineFunction &MF) const {
 121   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 122   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 123   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 124   // reigster class inflation.
 125   //
 126   // The GR8_NOREX class is always used in a way that won't be constrained to a
 127   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 128   // full GR8 class.
 129   if (RC == &X86::GR8_NOREXRegClass)
 130     return RC;
 131
 132   const TargetRegisterClass *Super = RC;
 133   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 134   do {
 135     switch (Super->getID()) {
 136     case X86::GR8RegClassID:
 137     case X86::GR16RegClassID:
 138     case X86::GR32RegClassID:
 139     case X86::GR64RegClassID:
 140     case X86::FR32RegClassID:
 141     case X86::FR64RegClassID:
 142     case X86::RFP32RegClassID:
 143     case X86::RFP64RegClassID:
 144     case X86::RFP80RegClassID:
 145     case X86::VR128RegClassID:
 146     case X86::VR256RegClassID:
 147       // Don't return a super-class that would shrink the spill size.
 148       // That can happen with the vector and float classes.
 149       if (Super->getSize() == RC->getSize())
 150         return Super;
 151     }
 152     Super = *I++;
 153   } while (Super);
 154   return RC;
 155 }
 156
 157 const TargetRegisterClass *
 158 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 159                                     unsigned Kind) const {
 160   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 161   switch (Kind) {
 162   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 163   case 0: // Normal GPRs.
 164     if (Subtarget.isTarget64BitLP64())
 165       return &X86::GR64RegClass;
 166     return &X86::GR32RegClass;
 167   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 168     if (Subtarget.isTarget64BitLP64())
 169       return &X86::GR64_NOSPRegClass;
 170     return &X86::GR32_NOSPRegClass;
 171   case 2: // NOREX GPRs.
 172     if (Subtarget.isTarget64BitLP64())
 173       return &X86::GR64_NOREXRegClass;
 174     return &X86::GR32_NOREXRegClass;
 175   case 3: // NOREX GPRs except the stack pointer (for encoding reasons).
 176     if (Subtarget.isTarget64BitLP64())
 177       return &X86::GR64_NOREX_NOSPRegClass;
 178     return &X86::GR32_NOREX_NOSPRegClass;
 179   case 4: // Available for tailcall (not callee-saved GPRs).
 180     const Function *F = MF.getFunction();
 181     if (IsWin64 || (F && F->getCallingConv() == CallingConv::X86_64_Win64))
 182       return &X86::GR64_TCW64RegClass;
 183     else if (Is64Bit)
 184       return &X86::GR64_TCRegClass;
 185
 186     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 187     if (hasHipeCC)
 188       return &X86::GR32RegClass;
 189     return &X86::GR32_TCRegClass;
 190   }
 191 }
 192
 193 const TargetRegisterClass *
 194 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 195   if (RC == &X86::CCRRegClass) {
 196     if (Is64Bit)
 197       return &X86::GR64RegClass;
 198     else
 199       return &X86::GR32RegClass;
 200   }
 201   return RC;
 202 }
 203
 204 unsigned
 205 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 206                                      MachineFunction &MF) const {
 207   const X86FrameLowering *TFI = getFrameLowering(MF);
 208
 209   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 210   switch (RC->getID()) {
 211   default:
 212     return 0;
 213   case X86::GR32RegClassID:
 214     return 4 - FPDiff;
 215   case X86::GR64RegClassID:
 216     return 12 - FPDiff;
 217   case X86::VR128RegClassID:
 218     return Is64Bit ? 10 : 4;
 219   case X86::VR64RegClassID:
 220     return 4;
 221   }
 222 }
 223
 224 const MCPhysReg *
 225 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 226   const X86Subtarget &Subtarget = MF->getSubtarget<X86Subtarget>();
 227   bool HasAVX = Subtarget.hasAVX();
 228   bool HasAVX512 = Subtarget.hasAVX512();
 229   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 230
 231   assert(MF && "MachineFunction required");
 232   switch (MF->getFunction()->getCallingConv()) {
 233   case CallingConv::GHC:
 234   case CallingConv::HiPE:
 235     return CSR_NoRegs_SaveList;
 236   case CallingConv::AnyReg:
 237     if (HasAVX)
 238       return CSR_64_AllRegs_AVX_SaveList;
 239     return CSR_64_AllRegs_SaveList;
 240   case CallingConv::PreserveMost:
 241     return CSR_64_RT_MostRegs_SaveList;
 242   case CallingConv::PreserveAll:
 243     if (HasAVX)
 244       return CSR_64_RT_AllRegs_AVX_SaveList;
 245     return CSR_64_RT_AllRegs_SaveList;
 246   case CallingConv::Intel_OCL_BI: {
 247     if (HasAVX512 && IsWin64)
 248       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 249     if (HasAVX512 && Is64Bit)
 250       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 251     if (HasAVX && IsWin64)
 252       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 253     if (HasAVX && Is64Bit)
 254       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 255     if (!HasAVX && !IsWin64 && Is64Bit)
 256       return CSR_64_Intel_OCL_BI_SaveList;
 257     break;
 258   }
 259   case CallingConv::HHVM:
 260     return CSR_64_HHVM_SaveList;
 261   case CallingConv::Cold:
 262     if (Is64Bit)
 263       return CSR_64_MostRegs_SaveList;
 264     break;
 265   case CallingConv::X86_64_Win64:
 266     return CSR_Win64_SaveList;
 267   case CallingConv::X86_64_SysV:
 268     if (CallsEHReturn)
 269       return CSR_64EHRet_SaveList;
 270     return CSR_64_SaveList;
 271   default:
 272     break;
 273   }
 274
 275   if (Is64Bit) {
 276     if (IsWin64)
 277       return CSR_Win64_SaveList;
 278     if (CallsEHReturn)
 279       return CSR_64EHRet_SaveList;
 280     return CSR_64_SaveList;
 281   }
 282   if (CallsEHReturn)
 283     return CSR_32EHRet_SaveList;
 284   return CSR_32_SaveList;
 285 }
 286
 287 const uint32_t *
 288 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 289                                       CallingConv::ID CC) const {
 290   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 291   bool HasAVX = Subtarget.hasAVX();
 292   bool HasAVX512 = Subtarget.hasAVX512();
 293
 294   switch (CC) {
 295   case CallingConv::GHC:
 296   case CallingConv::HiPE:
 297     return CSR_NoRegs_RegMask;
 298   case CallingConv::AnyReg:
 299     if (HasAVX)
 300       return CSR_64_AllRegs_AVX_RegMask;
 301     return CSR_64_AllRegs_RegMask;
 302   case CallingConv::PreserveMost:
 303     return CSR_64_RT_MostRegs_RegMask;
 304   case CallingConv::PreserveAll:
 305     if (HasAVX)
 306       return CSR_64_RT_AllRegs_AVX_RegMask;
 307     return CSR_64_RT_AllRegs_RegMask;
 308   case CallingConv::Intel_OCL_BI: {
 309     if (HasAVX512 && IsWin64)
 310       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 311     if (HasAVX512 && Is64Bit)
 312       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 313     if (HasAVX && IsWin64)
 314       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 315     if (HasAVX && Is64Bit)
 316       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 317     if (!HasAVX && !IsWin64 && Is64Bit)
 318       return CSR_64_Intel_OCL_BI_RegMask;
 319     break;
 320   }
 321   case CallingConv::HHVM:
 322     return CSR_64_HHVM_RegMask;
 323   case CallingConv::Cold:
 324     if (Is64Bit)
 325       return CSR_64_MostRegs_RegMask;
 326     break;
 327   default:
 328     break;
 329   case CallingConv::X86_64_Win64:
 330     return CSR_Win64_RegMask;
 331   case CallingConv::X86_64_SysV:
 332     return CSR_64_RegMask;
 333   }
 334
 335   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 336   // callsEHReturn().
 337   if (Is64Bit) {
 338     if (IsWin64)
 339       return CSR_Win64_RegMask;
 340     return CSR_64_RegMask;
 341   }
 342   return CSR_32_RegMask;
 343 }
 344
 345 const uint32_t*
 346 X86RegisterInfo::getNoPreservedMask() const {
 347   return CSR_NoRegs_RegMask;
 348 }
 349
 350 const uint32_t *X86RegisterInfo::getDarwinTLSCallPreservedMask() const {
 351   return CSR_64_TLS_Darwin_RegMask;
 352 }
 353
 354 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 355   BitVector Reserved(getNumRegs());
 356   const X86FrameLowering *TFI = getFrameLowering(MF);
 357
 358   // Set the stack-pointer register and its aliases as reserved.
 359   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 360        ++I)
 361     Reserved.set(*I);
 362
 363   // Set the instruction pointer register and its aliases as reserved.
 364   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 365        ++I)
 366     Reserved.set(*I);
 367
 368   // Set the frame-pointer register and its aliases as reserved if needed.
 369   if (TFI->hasFP(MF)) {
 370     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 371          ++I)
 372       Reserved.set(*I);
 373   }
 374
 375   // Set the base-pointer register and its aliases as reserved if needed.
 376   if (hasBasePointer(MF)) {
 377     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 378     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 379     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 380       report_fatal_error(
 381         "Stack realignment in presence of dynamic allocas is not supported with"
 382         "this calling convention.");
 383
 384     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 385                                               false);
 386     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 387          I.isValid(); ++I)
 388       Reserved.set(*I);
 389   }
 390
 391   // Mark the segment registers as reserved.
 392   Reserved.set(X86::CS);
 393   Reserved.set(X86::SS);
 394   Reserved.set(X86::DS);
 395   Reserved.set(X86::ES);
 396   Reserved.set(X86::FS);
 397   Reserved.set(X86::GS);
 398
 399   // Mark the floating point stack registers as reserved.
 400   for (unsigned n = 0; n != 8; ++n)
 401     Reserved.set(X86::ST0 + n);
 402
 403   // Reserve the registers that only exist in 64-bit mode.
 404   if (!Is64Bit) {
 405     // These 8-bit registers are part of the x86-64 extension even though their
 406     // super-registers are old 32-bits.
 407     Reserved.set(X86::SIL);
 408     Reserved.set(X86::DIL);
 409     Reserved.set(X86::BPL);
 410     Reserved.set(X86::SPL);
 411
 412     for (unsigned n = 0; n != 8; ++n) {
 413       // R8, R9, ...
 414       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 415         Reserved.set(*AI);
 416
 417       // XMM8, XMM9, ...
 418       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 419         Reserved.set(*AI);
 420     }
 421   }
 422   if (!Is64Bit || !MF.getSubtarget<X86Subtarget>().hasAVX512()) {
 423     for (unsigned n = 16; n != 32; ++n) {
 424       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 425         Reserved.set(*AI);
 426     }
 427   }
 428
 429   return Reserved;
 430 }
 431
 432 void X86RegisterInfo::adjustStackMapLiveOutMask(uint32_t *Mask) const {
 433   // Check if the EFLAGS register is marked as live-out. This shouldn't happen,
 434   // because the calling convention defines the EFLAGS register as NOT
 435   // preserved.
 436   //
 437   // Unfortunatelly the EFLAGS show up as live-out after branch folding. Adding
 438   // an assert to track this and clear the register afterwards to avoid
 439   // unnecessary crashes during release builds.
 440   assert(!(Mask[X86::EFLAGS / 32] & (1U << (X86::EFLAGS % 32))) &&
 441          "EFLAGS are not live-out from a patchpoint.");
 442
 443   // Also clean other registers that don't need preserving (IP).
 444   for (auto Reg : {X86::EFLAGS, X86::RIP, X86::EIP, X86::IP})
 445     Mask[Reg / 32] &= ~(1U << (Reg % 32));
 446 }
 447
 448 //===----------------------------------------------------------------------===//
 449 // Stack Frame Processing methods
 450 //===----------------------------------------------------------------------===//
 451
 452 static bool CantUseSP(const MachineFrameInfo *MFI) {
 453   return MFI->hasVarSizedObjects() || MFI->hasOpaqueSPAdjustment();
 454 }
 455
 456 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 457    const MachineFrameInfo *MFI = MF.getFrameInfo();
 458
 459    if (!EnableBasePointer)
 460      return false;
 461
 462    // When we need stack realignment, we can't address the stack from the frame
 463    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 464    // can't address variables from the stack pointer.  MS inline asm can
 465    // reference locals while also adjusting the stack pointer.  When we can't
 466    // use both the SP and the FP, we need a separate base pointer register.
 467    bool CantUseFP = needsStackRealignment(MF);
 468    return CantUseFP && CantUseSP(MFI);
 469 }
 470
 471 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 472   if (!TargetRegisterInfo::canRealignStack(MF))
 473     return false;
 474
 475   const MachineFrameInfo *MFI = MF.getFrameInfo();
 476   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 477
 478   // Stack realignment requires a frame pointer.  If we already started
 479   // register allocation with frame pointer elimination, it is too late now.
 480   if (!MRI->canReserveReg(FramePtr))
 481     return false;
 482
 483   // If a base pointer is necessary.  Check that it isn't too late to reserve
 484   // it.
 485   if (CantUseSP(MFI))
 486     return MRI->canReserveReg(BasePtr);
 487   return true;
 488 }
 489
 490 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 491                                            unsigned Reg, int &FrameIdx) const {
 492   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 493   // this function neither used nor tested.
 494   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 495 }
 496
 497 void
 498 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 499                                      int SPAdj, unsigned FIOperandNum,
 500                                      RegScavenger *RS) const {
 501   MachineInstr &MI = *II;
 502   MachineFunction &MF = *MI.getParent()->getParent();
 503   const X86FrameLowering *TFI = getFrameLowering(MF);
 504   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 505   unsigned BasePtr;
 506
 507   unsigned Opc = MI.getOpcode();
 508   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm ||
 509                     Opc == X86::TCRETURNmi || Opc == X86::TCRETURNmi64;
 510
 511   if (hasBasePointer(MF))
 512     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 513   else if (needsStackRealignment(MF))
 514     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 515   else if (AfterFPPop)
 516     BasePtr = StackPtr;
 517   else
 518     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 519
 520   // LOCAL_ESCAPE uses a single offset, with no register. It only works in the
 521   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 522   // offset is from the traditional base pointer location.  On 64-bit, the
 523   // offset is from the SP at the end of the prologue, not the FP location. This
 524   // matches the behavior of llvm.frameaddress.
 525   unsigned IgnoredFrameReg;
 526   if (Opc == TargetOpcode::LOCAL_ESCAPE) {
 527     MachineOperand &FI = MI.getOperand(FIOperandNum);
 528     int Offset;
 529     Offset = TFI->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 530     FI.ChangeToImmediate(Offset);
 531     return;
 532   }
 533
 534   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 535   // register as source operand, semantic is the same and destination is
 536   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 537   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 538     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 539
 540   // This must be part of a four operand memory reference.  Replace the
 541   // FrameIndex with base register with EBP.  Add an offset to the offset.
 542   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 543
 544   // Now add the frame object offset to the offset from EBP.
 545   int FIOffset;
 546   if (AfterFPPop) {
 547     // Tail call jmp happens after FP is popped.
 548     const MachineFrameInfo *MFI = MF.getFrameInfo();
 549     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 550   } else
 551     FIOffset = TFI->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 552
 553   if (BasePtr == StackPtr)
 554     FIOffset += SPAdj;
 555
 556   // The frame index format for stackmaps and patchpoints is different from the
 557   // X86 format. It only has a FI and an offset.
 558   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 559     assert(BasePtr == FramePtr && "Expected the FP as base register");
 560     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 561     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 562     return;
 563   }
 564
 565   if (MI.getOperand(FIOperandNum+3).isImm()) {
 566     // Offset is a 32-bit integer.
 567     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 568     int Offset = FIOffset + Imm;
 569     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 570            "Requesting 64-bit offset in 32-bit immediate!");
 571     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 572   } else {
 573     // Offset is symbolic. This is extremely rare.
 574     uint64_t Offset = FIOffset +
 575       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 576     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 577   }
 578 }
 579
 580 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 581   const X86FrameLowering *TFI = getFrameLowering(MF);
 582   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 583 }
 584
 585 unsigned
 586 X86RegisterInfo::getPtrSizedFrameRegister(const MachineFunction &MF) const {
 587   const X86Subtarget &Subtarget = MF.getSubtarget<X86Subtarget>();
 588   unsigned FrameReg = getFrameRegister(MF);
 589   if (Subtarget.isTarget64BitILP32())
 590     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 591   return FrameReg;
 592 }
 593
 594 namespace llvm {
 595 unsigned getX86SubSuperRegisterOrZero(unsigned Reg, MVT::SimpleValueType VT,
 596                                       bool High) {
 597   switch (VT) {
 598   default: return 0;
 599   case MVT::i8:
 600     if (High) {
 601       switch (Reg) {
 602       default: return getX86SubSuperRegister(Reg, MVT::i64);
 603       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 604         return X86::SI;
 605       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 606         return X86::DI;
 607       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 608         return X86::BP;
 609       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 610         return X86::SP;
 611       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 612         return X86::AH;
 613       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 614         return X86::DH;
 615       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 616         return X86::CH;
 617       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 618         return X86::BH;
 619       }
 620     } else {
 621       switch (Reg) {
 622       default: return 0;
 623       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 624         return X86::AL;
 625       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 626         return X86::DL;
 627       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 628         return X86::CL;
 629       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 630         return X86::BL;
 631       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 632         return X86::SIL;
 633       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 634         return X86::DIL;
 635       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 636         return X86::BPL;
 637       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 638         return X86::SPL;
 639       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 640         return X86::R8B;
 641       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 642         return X86::R9B;
 643       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 644         return X86::R10B;
 645       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 646         return X86::R11B;
 647       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 648         return X86::R12B;
 649       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 650         return X86::R13B;
 651       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 652         return X86::R14B;
 653       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 654         return X86::R15B;
 655       }
 656     }
 657   case MVT::i16:
 658     switch (Reg) {
 659     default: return 0;
 660     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 661       return X86::AX;
 662     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 663       return X86::DX;
 664     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 665       return X86::CX;
 666     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 667       return X86::BX;
 668     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 669       return X86::SI;
 670     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 671       return X86::DI;
 672     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 673       return X86::BP;
 674     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 675       return X86::SP;
 676     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 677       return X86::R8W;
 678     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 679       return X86::R9W;
 680     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 681       return X86::R10W;
 682     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 683       return X86::R11W;
 684     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 685       return X86::R12W;
 686     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 687       return X86::R13W;
 688     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 689       return X86::R14W;
 690     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 691       return X86::R15W;
 692     }
 693   case MVT::i32:
 694     switch (Reg) {
 695     default: return 0;
 696     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 697       return X86::EAX;
 698     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 699       return X86::EDX;
 700     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 701       return X86::ECX;
 702     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 703       return X86::EBX;
 704     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 705       return X86::ESI;
 706     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 707       return X86::EDI;
 708     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 709       return X86::EBP;
 710     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 711       return X86::ESP;
 712     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 713       return X86::R8D;
 714     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 715       return X86::R9D;
 716     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 717       return X86::R10D;
 718     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 719       return X86::R11D;
 720     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 721       return X86::R12D;
 722     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 723       return X86::R13D;
 724     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 725       return X86::R14D;
 726     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 727       return X86::R15D;
 728     }
 729   case MVT::i64:
 730     switch (Reg) {
 731     default: return 0;
 732     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 733       return X86::RAX;
 734     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 735       return X86::RDX;
 736     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 737       return X86::RCX;
 738     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 739       return X86::RBX;
 740     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 741       return X86::RSI;
 742     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 743       return X86::RDI;
 744     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 745       return X86::RBP;
 746     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 747       return X86::RSP;
 748     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 749       return X86::R8;
 750     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 751       return X86::R9;
 752     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 753       return X86::R10;
 754     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 755       return X86::R11;
 756     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 757       return X86::R12;
 758     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 759       return X86::R13;
 760     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 761       return X86::R14;
 762     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 763       return X86::R15;
 764     }
 765   }
 766 }
 767
 768 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 769                                 bool High) {
 770   unsigned Res = getX86SubSuperRegisterOrZero(Reg, VT, High);
 771   if (Res == 0)
 772     llvm_unreachable("Unexpected register or VT");
 773   return Res;
 774 }
 775
 776 unsigned get512BitSuperRegister(unsigned Reg) {
 777   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 778     return X86::ZMM0 + (Reg - X86::XMM0);
 779   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 780     return X86::ZMM0 + (Reg - X86::YMM0);
 781   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 782     return Reg;
 783   llvm_unreachable("Unexpected SIMD register");
 784 }
 785
 786 }